CN113452501A - 时间同步中分数延时值确定方法、装置、终端及存储介质 - Google Patents

Abstract

本发明公开了一种时间同步中分数延时值确定方法、装置、终端及存储介质，方法包括：将接收数据划分为L路并行数据，根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据；确定所述目标并行数据的定时误差序列，其中，所述定时误差序列中包括L个误差值；对所述目标并行数据的定时误差序列中的L个误差值求和得到求和结果，根据所述求和结果对所述分数延时值进行更新。本发明在确定分数延时值时不需要对定时误差序列进行求模的过程，处理效率高。

Description

时间同步中分数延时值确定方法、装置、终端及存储介质

技术领域

本发明涉及数字通信技术领域，特别涉及一种时间同步中分数延时值确定方法、装置、终端及存储介质。

背景技术

在数字通信系统中，虽然收发双方都使用高精度的时钟，但由于收发两边的时钟不同源，收发之间必然存在频谱偏差，这就会导致接收端存在符号频偏，造成最佳采样点的数据滑动现象，这对短时突然通信系统影响较小，但对长时间的高速数据传输系统影响很大，因此需要进行精确的符号抽样频率同步，即时间同步。

传统的FPGA并行时间同步中在NCO内部控制器中确定分数延时值的过程中，需要对并行数据进行求模，处理效率低。

因此，现有技术还有待改进和提高。

发明内容

针对现有技术的上述缺陷，本发明提供一种时间同步中分数延时值确定方法、装置、终端及存储介质，旨在解决现有技术中确定分数延时值需要进行求模处理效率低的问题。

为了解决上述技术问题，本发明所采用的技术方案如下：

本发明的第一方面，提供一种时间同步中分数延时值确定方法，所述方法包括：

将接收数据划分为L路并行数据，根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据；

确定所述目标并行数据的定时误差序列，其中，所述定时误差序列中包括L个误差值；

对所述目标并行数据的定时误差序列中的L个误差值求和得到求和结果，根据所述求和结果对所述分数延时值进行更新。

所述的时间同步中分数延时值确定方法，其中，所述根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据，包括：

通过内插滤波器根据当前的所述分数延时值对第n次L路数据进行数据内插。

所述的时间同步中分数延时值确定方法，其中，所述确定所述目标并行数据的定时误差序列，包括：

根据预设定时误差估计算法确定所述目标并行数据中的插值时刻和最佳插值判决时刻的误差；

对所述目标并行数据中的插值时刻和最佳插值判决时刻的误差进行滤波，去除高频分量，得到所述定时误差序列。

所述的时间同步中分数延时值确定方法，其中，所述预设定时误差估计算法为GA-TED算法。

所述的时间同步中分数延时值确定方法，其中，所述根据所述求和结果对所述分数延时值进行更新，包括：

根据第一预设公式对所述分数延时值进行更新；

所述第一预设公式为：

η[n]＝μ_n[0]/W_n+1[0]

μ_n[0]＝μ_n-1[0]+L*2^WIDTH-sum_n_W n>1

μ_n[0]＝W₀+L*2^WIDTH-sum_n_W n＝1

其中，η[n]为根据第n次L路数据更新后的所述分数延时值，sum_n_W为第n次L路数据对应的所述定时误差序列中L个误差值的和，W₀为预设参数，WIDTH为所述接收数据的量化位数，W_n+1[0]为第n+1次L路数据对应的所述定时误差序列中的第一个误差值。

所述的时间同步中分数延时值确定方法，其中，所述根据所述求和结果对所述分数延时值进行更新之后，所述方法还包括：

根据更新后的所述分数延时值对第m次L路数据进行数据内插，并根据进行了数据内插的L路数据对所述分数延时值进行更新；

其中，m>n。

所述的时间同步中分数延时值确定方法，其中，所述根据更新后的所述分数延时值对第m次L路数据进行数据内插之后，所述方法还包括：

当所述分数延时值收敛至稳定的常数后，根据收敛后的所述分数延时值对从所述接收数据的发送端处接收到的数据进行时间同步。

本发明的第二方面，提供一种时间同步中分数延时值确定装置，包括：

数据内插模块，所述数据内插模块用于将接收数据划分为L路并行数据，根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据；

误差检测模块，所述误差检测模块用于确定所述目标并行数据的定时误差序列，其中，所述定时误差序列中包括L个误差值；

分数延时值确定模块，所述分数延时值确定模块用于对所述目标并行数据的定时误差序列中的L个误差值求和得到求和结果，根据所述求和结果对所述分数延时值进行更新。

本发明的第三方面，提供一种终端，所述终端包括处理器、与处理器通信连接的计算机可读存储介质，所述计算机可读存储介质适于存储多条指令，所述处理器适于调用所述计算机可读存储介质中的指令，以执行实现上述任一项所述的时间同步中分数延时值确定方法的步骤。

本发明的第四方面，提供一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现上述任一项所述的时间同步中分数延时值确定方法的步骤。

与现有技术相比，本发明提供了一种时间同步中分数延时值确定方法、装置、终端及存储介质，所述的时间同步中分数延时值确定方法，将接收数据划分为L路并行数据，对每一次接收到L路数据进行内插后确定定时误差序列，在对分数延时值进行更新时，对定时误差序列进行求和，根据求和结果对分数延时值进行更新，而不需要对定时误差序列进行求模的过程，处理效率高。

附图说明

图1为本发明提供的时间同步中分数延时值确定方法的实施例的流程图；

图2为本发明提供的时间同步中分数延时值确定方法的实施例中时间同步的数据处理流程示意图；

图3为本发明提供的时间同步中分数延时值确定方法的实施例中内插滤波器的数据处理示意图；

图4为现有的并行求模实现框图；

图5为本发明提供的时间同步中分数延时值确定方法的实施例中NCO控制器的数据处理示意图；

图6为本发明提供的时间同步中分数延时值确定装置的实施例的结构原理图；

图7为本发明提供的终端的实施例的原理示意图。

具体实施方式

为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

本发明提供的时间同步中分数延时值确定方法，可以是由终端执行，所述终端为通信系统中的数据接收端，接收到发送端发送的数据后，可以根据本发明提供的时间同步中分数延时值确定方法确定分数延时值，对接收到的数据进行时间同步。

实施例一

如图1所示，所述时间同步中分数延时值确定方法的一个实施例中，包括步骤：

S100、将接收数据划分为L路并行数据，根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据。

终端接收到数据后，先进行端匹配滤波，然后将数据划分为L路并行进入时间同步模块以进行时间同步(Gardner)，具体地，时间同步的过程中需要确定分数延时值，根据分数延时值对数据进行内插，以调节采样点位置，使得在终端的最佳采样点位置与在发送端的最佳采样点位置一致。具体地，L＝2k(k＝1,2,3...)，第一路中的数据可以表示为：x₀[0]、x₁[0]、x₂[0]...，第二路中的数据可以表示为：x₀[1]、x₁[1]、x₂[1]...，第L路中的数据可以表示为：x₀[L-1]、x₁[L-1]、x₂[L-1]...，每路数据中的同一位置处的数据组成一次L路数据，即，第n次L路数据可以表示为：x_n[0]、x_n[1]...x_n[L-1],(n＝0,1,2...)。

所述根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据，包括：

通过内插滤波器根据当前的分数延时值对第n次L路数据进行数据内插。

如图2所示，当数据进入时间同步模块后，首先进入内插滤波器(Farrow滤波器)，每次L路数据进入所述内插滤波器后，所述内插滤波器根据当前的分数延时值对该L路数据进行数据内插，对于n＝0时的L路数据，即最开始的L路数据，可以设置分数延时值的初始值，利用该初始值对最开始的L路数据进行数据内插。

具体地，所述内插滤波器的并行实现结构采用快速卷积算法实现，以L＝2为例，所述内插滤波器的具体结构如图3所示，2路数据进入所述内插滤波器，先进行数据变换，将2路数据变换成3路数据，3路数据分别通过三个滤波器，过滤波器之后的3路数据再进行加减变换，最后得到并行的2路数据输出。随着并行路数(L)的增加，所述内插滤波器的实现结构会相对复杂，使用硬件资源也会随之增加，所以在满足通信系统需要的情况下尽量选择合适的并行路数，可以减少硬件资源的使用。

如图1所示，在对第n次L路数据进行数据内插，得到目标并行数据之后，本实施例提供的时间同步中分数延时值的确定方法，还包括步骤：

S200、确定所述目标并行数据的定时误差序列，其中，所述定时误差序列中包括L个误差值。

在获取到第n次L路数据对应的所述目标并行数据后，确定目标并行数据中的插值时刻和最佳差值判决时刻的误差，得到定时误差序列，具体地，所述确定所述目标并行数据的定时误差序列，包括：

S210、根据预设定时误差估计算法确定所述目标并行数据中的插值时刻和最佳插值判决时刻的误差；

S220、对所述目标并行数据中的插值时刻和最佳插值判决时刻的误差进行滤波，去除高频分量，得到所述定时误差序列。

具体地，所述最佳差值判决时刻是指对所述接收数据进行插值后使得数据的采样点与所述接收数据的发送端的采样点一致的插值时刻，在现有技术中，存在多种用于获取数据中的差值时刻和最佳插值判决时刻之间的误差的预设定时误差估计算法，可以采用其中的任一种确定所述目标并行数据中的插值时刻和最佳插值判决时刻的误差。在本实施例中，采用独立于信号速率的GA-TED(Gardner Timing Error Detection)算法作为所述预设定时误差估计算法，采用前后两个码元的插值来代表定时误差的方向，前后两个码元中间的采样点数据表示前后两个码元定时误差值的大小，在实现过程中可以用前后两个码元值的符号来代表误差的正负，这样处理的好处在于可以消除大部分噪声的影响，且能避免乘法运算，有利于减少硬件资源的消耗。

根据所述预设定时误差估计算法获取的所述目标并行数据中的插值时刻和最佳差值判决时刻的误差中代表了位同步信号的超前或者滞后，符号有正有负，在数值发生跳变时会产生高频分量，对所述目标并行数据中的插值时刻和最佳插值判决时刻的误差进行滤波，能够去除其中的高频分量，得到所述定时误差序列，具体地，如图2所示，可以通过环路滤波器来实现对误差的滤波，所述环路滤波器可以为二阶环路滤波器，二阶环路滤波器具有较好的跟踪性能，且开放滤波器参数接口，当码元速率发生改变时可以通过控制器改变参数。

请再次参阅图1，本实施例提供的时间同步中分数延时值确定方法，还包括步骤：

S300、对所述目标并行数据的定时误差序列中的L个误差值求和得到求和结果，根据所述求和结果对所述分数延时值进行更新。

在获取到所述目标并行数据的定时误差序列之后，根据所述定时误差序列确定新的所述分数延时值，即对所述分数延时值进行更新，具体地，可以是通过NCO控制器(Numerically Controlled Oscillator,数字控制振荡器)来实现对所述分数延时值进行更新。如图4所示，常规的时间同步方法中在NCO控制器内进行并行求模，在本实施例提供的方法中，对所述目标并行数据的定时误差序列中的L个误差值求和得到求和结果，根据所述求和结果对所述分数延时值进行更新。

图5为本发明提供的方法中NCO控制器的数据处理示意图，如图5所示，具体地，所述根据所述求和结果对所述分数延时值进行更新，包括：

根据第一预设公式对所述分数延时值进行更新；

所述第一预设公式为：

η[n]＝μ_n[0]/W_n+1[0]

μ_n[0]＝μ_n-1[0]+L*2^WIDTH-sum_n_W n>1

μ_n[0]＝W₀+L*2^WIDTH-sum_n_W n＝1

其中，η[n]为根据第n次L路数据更新后的所述分数延时值，sum_n_W为第n次L路数据对应的所述定时误差序列中L个误差值的和，W₀为预设参数，WIDTH为所述接收数据的量化位数，W_n+1[0]为第n+1次L路数据对应的所述定时误差序列中的第一个误差值。

如图2所示，对于第n次L路数据，在经过内插滤波器、定时误差估计模块、环路滤波器后，所述环路滤波器输出一个包括L个误差值的定时误差序列：W_n[0]、W_n[1]、W_n[2]...W_n[L-1]，对所述定时误差序列中的值进行求和，得到求和结果sum_n_W，再根据所述求和结果计算新的所述分数延时值。具体地，经过多次实际测试发现，环路滤波后输出的所述定时误差序列中的值服从一定规律，在初始值上下周期性波动，因此，在本实施例中，对NCO控制器内原有的并行求模算法中的多次求模运算转换为一次求和方式实现，每个时钟需要运算L词的求模步骤省略了，从而减少了运算时间，特别是对于现有的数字解调器的FPGA来说，本实施例提供的时间同步中分数延时值确定方法，缩短了时间同步模块中的最长路径延时，使得FPGA处理时钟大幅度提高，能够满足大宽带信号在FPGA实现符号同步算法，从而提高高速通信系统的通信速率。

根据所述求和结果对所述分数延时值进行更新之后，采用更新后的分数延时值对进入所述时间同步模块中的L路数据进行内插，具体地，所述根据所述求和结果对所述分数延时值进行更新之后，本实施例提供的方法，还包括步骤：

根据更新后的所述分数延时值对第m次L路数据进行数据内插，并根据进行了数据内插的L路数据对所述分数延时值进行更新。

具体地，第m次L路数据晚于第n次L路数据进入时间同步模块进行时间同步，也就是说，m＞n。在第n次L路数据进入所述时间同步模块后经过所述步骤S100-S300确定新的所述分数延时值需要一定的时间，所述NCO控制器将新的所述分数延时值发往所述内插滤波器，所述内插滤波器在接收到新的所述分数延时值前，按照更新前的所述分数延时值对输入的L路数据进行数据内插，接收到新的所述分数延时值时，进入所述内插滤波器的数据为第m次L路数据，在接收到新的所述分数延时值后，根据更新后的所述分数延时值对第m次L路数据进行数据内插。

所述根据更新后的所述分数延时值对第m次L路数据进行数据内插之后，所述方法还包括：

当所述分数延时值收敛至稳定的常数后，根据收敛后的所述分数延时值对从所述接收数据的发送端处接收到的数据进行时间同步。

对第m次L路数据进行数据内插之后，对所述分数延时值再次进行更新，之后再根据更新后的所述分数延时值对之后的L路数据进行数据内插，如此往复，直至所述分数延时值收敛，即所述分数延时值保持稳定的常数不变，将收敛后的所述分数延时值作为用于对从所述接收数据的发送端处接收到的数据进行时间同步的分数延时值。

经实际试验，以并行路数L＝8为例，按照现有的时间同步方法，FPGA综合软件Quartus布局布线后最高运行时钟55.46MHz，时间同步模块整体符号处理能力443.68Msps，通过本实施例提供的时间同步中分数延时值确定方法，可以实现FPGA综合软件Quartus布局布线后最高运行时钟156.1MHz，时间同步模块整体符号处理能力1248.8Msps。

综上所述，本实施例提供一种时间同步中分数延时值确定方法，将接收数据划分为L路并行数据，对每一次接收到L路数据进行内插后确定定时误差序列，在对分数延时值进行更新时，对定时误差序列进行求和，根据求和结果对分数延时值进行更新，而不需要对定时误差序列进行求模的过程，处理效率高。

应该理解的是，虽然本发明说明书附图中给出的的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取计算机可读存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本发明所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

实施例二

基于上述实施例，本发明还相应提供了一种时间同步中分数延时值确定装置，如图6所示，所述时间同步中分数延时值确定装置包括：

数据内插模块，所述数据内插模块用于将接收数据划分为L路并行数据，根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据，具体如实施例一中所述；

误差检测模块，所述误差检测模块用于确定所述目标并行数据的定时误差序列，其中，所述定时误差序列中包括L个误差值，具体如实施例一中所述；

分数延时值确定模块，所述分数延时值确定模块用于对所述目标并行数据的定时误差序列中的L个误差值求和得到求和结果，根据所述求和结果对所述分数延时值进行更新，具体如实施例一中所述。

实施例三

基于上述实施例，本发明还相应提供了一种终端，如图7所示，所述终端包括处理器10以及存储器20。图7仅示出了终端的部分组件，但是应理解的是，并不要求实施所有示出的组件，可以替代的实施更多或者更少的组件。

所述存储器20在一些实施例中可以是所述终端的内部存储单元，例如终端的硬盘或内存。所述存储器20在另一些实施例中也可以是所述终端的外部存储设备，例如所述终端上配备的插接式硬盘，智能存储卡(Smart Media Card,SMC)，安全数字(SecureDigital,SD)卡，闪存卡(Flash Card)等。进一步地，所述存储器20还可以既包括所述终端的内部存储单元也包括外部存储设备。所述存储器20用于存储安装于所述终端的应用软件及各类数据。所述存储器20还可以用于暂时地存储已经输出或者将要输出的数据。在一实施例中，存储器20上存储有时间同步中分数延时值确定程序30，该时间同步中分数延时值确定程序30可被处理器10所执行，从而实现本申请中时间同步中分数延时值确定方法。

所述处理器10在一些实施例中可以是一中央处理器(Central Processing Unit,CPU)，微处理器或其他芯片，用于运行所述存储器20中存储的程序代码或处理数据，例如执行所述时间同步中分数延时值确定方法等。

在一实施例中，当处理器10执行所述存储器20中时间同步中分数延时值确定程序30时实现以下步骤：

将接收数据划分为L路并行数据，根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据；

确定所述目标并行数据的定时误差序列，其中，所述定时误差序列中包括L个误差值；

对所述目标并行数据的定时误差序列中的L个误差值求和得到求和结果，根据所述求和结果对所述分数延时值进行更新。

其中，所述根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据，包括：

通过内插滤波器根据当前的所述分数延时值对第n次L路数据进行数据内插。

其中，所述确定所述目标并行数据的定时误差序列，包括：

根据预设定时误差估计算法确定所述目标并行数据中的插值时刻和最佳插值判决时刻的误差；

对所述目标并行数据中的插值时刻和最佳插值判决时刻的误差进行滤波，去除高频分量，得到所述定时误差序列。

其中，所述预设定时误差估计算法为GA-TED算法。

其中，所述根据所述求和结果对所述分数延时值进行更新，包括：

根据第一预设公式对所述分数延时值进行更新；

所述第一预设公式为：

η[n]＝μ_n[0]/W_n+1[0]

μ_n[0]＝μ_n-1[0]+L*2^WIDTH-sum_n_W n>1

μ_n[0]＝W₀+L*2^WIDTH-sum_n_W n＝1

其中，η[n]为根据第n次L路数据更新后的所述分数延时值，sum_n_W为第n次L路数据对应的所述定时误差序列中L个误差值的和，W₀为预设参数，WIDTH为所述接收数据的量化位数，W_n+1[0]为第n+1次L路数据对应的所述定时误差序列中的第一个误差值。

其中，所述根据所述求和结果对所述分数延时值进行更新之后，还包括：

根据更新后的所述分数延时值对第m次L路数据进行数据内插，并根据进行了数据内插的L路数据对所述分数延时值进行更新；

其中，m>n。

其中，所述根据更新后的所述分数延时值对第m次L路数据进行数据内插之后，还包括：

当所述分数延时值收敛至稳定的常数后，根据收敛后的所述分数延时值对从所述接收数据的发送端处接收到的数据进行时间同步。

实施例四

本发明还提供一种计算机可读存储介质，其中，存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现如上所述的时间同步中分数延时值确定方法的步骤。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种时间同步中分数延时值确定方法，其特征在于，所述方法包括：

将接收数据划分为L路并行数据，根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据；

确定所述目标并行数据的定时误差序列，其中，所述定时误差序列中包括L个误差值；

对所述目标并行数据的定时误差序列中的L个误差值求和得到求和结果，根据所述求和结果对所述分数延时值进行更新。

2.根据权利要求1所述的时间同步中分数延时值确定方法，其特征在于，所述根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据，包括：

通过内插滤波器根据当前的所述分数延时值对第n次L路数据进行数据内插。

3.根据权利要求1所述的时间同步中分数延时值确定方法，其特征在于，所述确定所述目标并行数据的定时误差序列，包括：

根据预设定时误差估计算法确定所述目标并行数据中的插值时刻和最佳插值判决时刻的误差；

对所述目标并行数据中的插值时刻和最佳插值判决时刻的误差进行滤波，去除高频分量，得到所述定时误差序列。

4.根据权利要求3所述的时间同步中分数延时值确定方法，其特征在于，所述预设定时误差估计算法为GA-TED算法。

5.根据权利要求1所述的时间同步中分数延时值确定方法，其特征在于，所述根据所述求和结果对所述分数延时值进行更新，包括：

根据第一预设公式对所述分数延时值进行更新；

所述第一预设公式为：

η[n]＝μ_n[0]/W_n+1[0]

μ_n[0]＝μ_n-1[0]+L*2^WIDTH-sum_nWn>1

μ_n[0]＝W₀+L*2^WIDTH-sum_nWn＝1

其中，η[n]为根据第n次L路数据更新后的所述分数延时值，sum_nW为第n次L路数据对应的所述定时误差序列中L个误差值的和，W₀为预设参数，WIDTH为所述接收数据的量化位数，W_n+1[0]为第n+1次L路数据对应的所述定时误差序列中的第一个误差值。

6.根据权利要求1-5任一项所述的时间同步中分数延时值确定方法，其特征在于，所述根据所述求和结果对所述分数延时值进行更新之后，所述方法还包括：

根据更新后的所述分数延时值对第m次L路数据进行数据内插，并根据进行了数据内插的L路数据对所述分数延时值进行更新；

其中，m>n。

7.根据权利要求6所述的时间同步中分数延时值确定方法，其特征在于，所述根据更新后的所述分数延时值对第m次L路数据进行数据内插之后，所述方法还包括：

当所述分数延时值收敛至稳定的常数后，根据收敛后的所述分数延时值对从所述接收数据的发送端处接收到的数据进行时间同步。

8.一种时间同步中分数延时值确定装置，其特征在于，包括：

数据内插模块，所述数据内插模块用于将接收数据划分为L路并行数据，根据当前的分数延时值对第n次L路数据进行数据内插，得到目标并行数据；

误差检测模块，所述误差检测模块用于确定所述目标并行数据的定时误差序列，其中，所述定时误差序列中包括L个误差值；

分数延时值确定模块，所述分数延时值确定模块用于对所述目标并行数据的定时误差序列中的L个误差值求和得到求和结果，根据所述求和结果对所述分数延时值进行更新。

9.一种终端，其特征在于，所述终端包括：处理器、与处理器通信连接的计算机可读存储介质，所述计算机可读存储介质适于存储多条指令，所述处理器适于调用所述计算机可读存储介质中的指令，以执行实现上述权利要求1-7任一项所述的时间同步中分数延时值确定方法的步骤。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现如权利要求1-7任一项所述的时间同步中分数延时值确定方法的步骤。

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