CN116318051B - 数字成形滤波方法、装置、数字成形滤波器及电子设备 - Google Patents
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Abstract
本申请实施例公开了一种数字成形滤波方法、装置、数字成形滤波器及电子设备。该方法包括：获取待滤波数据的码率脉冲信号和实时相位；根据码率脉冲信号对待滤波数据的符号进行读取，得到待滤波符号；将实时相位转换成函数并行表的查询地址，并基于函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；根据有限长单位冲激响应滤波器的系数对待滤波符号进行滤波处理。通过本申请，解决了相关技术中的数字成形滤波方式适应码率范围窄，无法适应符号速率跨度较大的应用场景的技术问题，达到了满足任意采样率下的任意码率成形滤波需求的技术效果。
Description
技术领域
本申请涉及信号处理技术领域，尤其涉及一种数字成形滤波方法、装置、数字成形滤波器及电子设备。
背景技术
在现代通信系统中，数字成形滤波器在收发设备中一般有两种放置方式，一种为放置在发射端，另一种为分别放置在发射端和接收端，又称为发射成形滤波器和接收匹配滤波器以实现信号最佳接收。以发射成形滤波器为例，其采用有限长单位冲激响应(FiniteImpulse Response，FIR)滤波器架构实现，FIR滤波器的系数即来自于平方根升余弦的冲激响应曲线；从平方根升余弦曲线中获取系数时，会有SPAN(跨符号个数)、SPS(每个符号的采样点数)两个参数，当实现一个SPAN为M，SPS为P的成形滤波器时，其滤波器抽头个数即为N＝M*P+1。FIR滤波器的处理过程的表达式如下所示：
其中，x(k)为输入信号，hn为滤波器系数。其实现结构如图1所示。
传统的成形滤波器实现时，为了得到N个符号的成形滤波结果，需要将原始的M个符号在滤波前，先插值到M*P个数据样本，然后再进行上述的M*P阶的FIR滤波处理。对于给定的跨符号个数M，当符号速率与系统采样速率之前的差异越大时，即P值越大，则滤波器所需的阶数则越大，则需要消耗的乘法器和加法器个数将成倍的增加，使得实现滤波器所需资源和成本倍增。为了解决此问题，传统的做法有两种：第一种是变采样时钟方式，即通过设计数字模拟转换器(Digital to analog converter，DAC)、模拟数字转换器(Analog todigital converter，ADC)的采样速率，使其工作在4倍或8倍符号速率；通过动态配置系统的工作时钟，使得所需的插值倍数控制在4倍或8倍，滤波器的阶数处于一个可以接受的范围内。第二种是在成形滤波器之后，再级联插值滤波器，通过插值滤波器来实现变采样速率。
但无论采用哪种方式，其适应的范围较窄；例如，通过控制DAC、ADC的采样速率方式，当符号速率跨越度较大时，比如从bps～几百Mbps范围变化时，则会导致硬件的采样时钟同样需要具备此等大范围程度的变化，这对硬件上产生高精度、低相噪的采样时钟提出了严峻的挑战，通常需要使用复杂的时钟网络来进行频带选择和模拟带通滤波，造成硬件设计的复杂度和成本的巨大增加。又例如，采用专用插值滤波器级联的方式则需要额外的插值滤波器来实现，且插值的倍数时需要动态可变的，将同样的插值倍数问题转移给了插值滤波器，问题本质并未得到解决，同样增加了系统的复杂度。同时对于这两种实现方式，均需要其插值倍数为整数，对于任意码率下的通信应用中，其插值倍数可能为非整数，进一步缩小了传统成形滤波器的应用范围；此外，对于进行超高码率的通信时，比如Gbps级别通信速率需求时，传统做法为将滤波器进行并行实现，当并行度为X时，其所需的资源将变为原来的X倍(即乘法器和加法器将均需要X*N个)，更加导致需要巨大的资源。
综上所述，传统的成形滤波方式有如下缺点：适应码率范围窄，无法适应符号速率跨度较大的应用场景；插值倍数需要额外的变速率插值滤波来实现；无法适应插值倍数为非整数的情况；无法适应超高码率通信系统。
针对上述的问题，尚未提出有效地解决方案。
发明内容
本申请实施例提供了一种数字成形滤波方法、装置、数字成形滤波器及电子设备，以至少解决相关技术中的数字成形滤波方式适应码率范围窄，无法适应符号速率跨度较大的应用场景的技术问题。
根据本申请实施例的一个方面，提供了一种数字成形滤波方法，包括：获取待滤波数据的码率脉冲信号和实时相位；根据所述码率脉冲信号对所述待滤波数据的符号进行读取，得到待滤波符号；将所述实时相位转换成函数并行表的查询地址，并基于所述函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；根据所述有限长单位冲激响应滤波器的系数对所述待滤波符号进行滤波处理。
可选地，所述函数并行表的数量是根据所述有限长单位冲激响应滤波器的跨符号个数确定。
可选地，在所述有限长单位冲激响应滤波器的跨符号个数为M时，构建M+1个函数并行表，并将预定数量的样本值按照顺序分别存储到M+1个函数并行表中。
可选地，将预定数量的样本值按照顺序分别存储到M+1个函数并行表中，包括：将成形滤波函数以所述有限长单位冲激响应滤波器的跨符号个数M，每个符号的采样点数P进行抽样，获取成形滤波函数的M*P个样本值；将M*P个样本值按照顺序等分成M份，分别存储在前M个函数并行表中，并将第1个函数并行表存储的样本值重复存储在第M+1个函数并行表中。
可选地，获取待滤波数据的码率脉冲信号和实时相位，包括：按照码率的频率控制字进行相位累加，当相位溢出时，则循环到下一个相位初始值后继续进行相位累加，同时得到所述待滤波数据的码率脉冲信号和实时相位，其中，所述相位初始值是根据码率的频率相位控制字确定。
可选地，所述方法还包括：通过设置相位累加器的位宽，控制相位识别精度和频率控制精度。
可选地，在根据所述码率脉冲信号对所述待滤波数据的符号进行读取之前，所述方法还包括：预先缓存所述待滤波数据。
根据本申请实施例的另一个方面，还提供了一种数字成形滤波装置，包括：第一处理单元，用于获取待滤波数据的码率脉冲信号和实时相位；第二处理单元，用于根据所述码率脉冲信号对所述待滤波数据的符号进行读取，得到待滤波符号；第三处理单元，用于将所述实时相位转换成函数并行表的查询地址，并基于所述函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；第四处理单元，用于根据所述有限长单位冲激响应滤波器的系数对所述待滤波符号进行滤波处理。
根据本申请实施例的另一个方面，还提供了一种数字成形滤波器，该滤波器包括上述中所述的数字成形滤波装置。
根据本申请实施例的另一个方面，还提供了一种电子设备，包括：处理器；用于存储处理器可执行指令的存储器；其中，所述处理器被配置为执行上述中任一项所述的方法步骤。
在本申请实施例中，采用获取待滤波数据的码率脉冲信号和实时相位；根据码率脉冲信号对待滤波数据的符号进行读取，得到待滤波符号；将实时相位转换成函数并行表的查询地址，并基于函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；根据有限长单位冲激响应滤波器的系数对待滤波符号进行滤波处理。也就是说，本申请实施例通过码率脉冲信号读取对待滤波数据中的待滤波符号；同时将实时相位转换成函数并行表的查询地址，以及基于函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；然后利用有限长单位冲激响应滤波器的系数对该待滤波符号进行滤波处理，进而解决了相关技术中的数字成形滤波方式适应码率范围窄，无法适应符号速率跨度较大的应用场景的技术问题，达到了满足任意采样率下的任意码率成形滤波需求的技术效果。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为现有技术的一种FIR滤波器的结构图；
图2为本申请实施例提供的一种数字成形滤波方法的流程图；
图3为本申请实施例提供的一种数字成形滤波装置的示意图；
图4为本申请可选实施例提供的一种数字成形滤波器的示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于限定特定顺序。在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
根据本申请实施例的一个方面，提供了一种数字成形滤波方法，图2为本申请实施例提供的一种数字成形滤波方法的流程图，如图2所示，该方法包括如下步骤：
步骤S202，获取待滤波数据的码率脉冲信号和实时相位；
可选地，码率脉冲信号和实时相位随着码率的频率控制字和相位控制字的变化而发生变化。
另外，上述码率可以为任意码率，其与采样率存在关联，即采样率为任意倍符号速率，不一定为整数倍，例如，采样率可以为2倍符号速率，也可以为2.5倍符号速率。
上述码率又称为符号速率；上述采样率又称为采样速率。
上述待滤波数据为待滤波符号序列，该序列中包括一个或多个待滤波符号。
步骤S204，根据码率脉冲信号对待滤波数据的符号进行读取，得到待滤波符号；
可选地，利用码率脉冲信号可以对有限长单位冲激响应滤波器所需处理的待滤波符号进行同步更新。
步骤S206，将实时相位转换成函数并行表的查询地址，并基于函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；
上述有限长单位冲激响应滤波器即FIR滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而滤波器是稳定的系统。
可选地，有限长单位冲激响应滤波器为M阶FIR滤波器，其中，M+1个FIR滤波器的系数来自于多个函数并行表。
需要说明的是，上述有限长单位冲激响应滤波器的系数是基于有限长单位冲激响应滤波器的平方根升余弦函数的冲激响应曲线确定的数据，并将作为样本值存储在函数并行表中。上述有限长单位冲激响应滤波器的系数随着采样时钟周期的变化而不断更新。
步骤S208，根据有限长单位冲激响应滤波器的系数对待滤波符号进行滤波处理。
上述有限长单位冲激响应滤波器的系数动态来自于多个函数并行表中获取多个样本值。
通过上述步骤，可以通过码率脉冲信号读取对待滤波数据中的待滤波符号；同时将实时相位转换成函数并行表的查询地址，以及基于函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；然后利用有限长单位冲激响应滤波器的系数对该待滤波符号进行滤波处理，进而解决了相关技术中的数字成形滤波方式适应码率范围窄，无法适应符号速率跨度较大的应用场景的技术问题，达到了满足任意采样率下的任意码率成形滤波需求的技术效果。
需要说明的是，上述方法为基于DDS技术的成形滤波方法，可以将将任意码率产生、成形滤波、插值滤波进行融合，依靠任意码率产生器的码相位进行成形滤波系数查表，获取多组成形滤波的多相滤波系数，再根据码率的符号速率等级设计成串行实现或并行实现多相滤波；该方法可以实现超高精度相位控制和实现任意采样率下的任意码率通信成形滤波需求。
此外，该方法在实现了任意码率(即符号速率与采样率可以为任意关系，不一定为整数倍)产生的同时，实现了原始样本数据的任意插值和成形滤波；同时FIR滤波部分由传统结构的M*P阶滤波变成了只需M阶滤波即可实现，成倍的减少了滤波器实现所需的乘法器和加法器的个数，对于FPGA/ASIC等工程实现而言则大大降低了数据处理的逻辑级数，使得滤波器可以工作在更高的采样速率下，当过采样倍数(插值倍数)P较大时，该方法具有非常明显的成本、资源和运行速度优势。
在一种可选的实施例中，函数并行表的数量是根据有限长单位冲激响应滤波器的跨符号个数确定。
可选地，若有限长单位冲激响应滤波器的跨符号个数为M，则函数并行表的个数为M+1。
需要说明的是，此时M阶有限长单位冲激响应滤波器，相对于传统的M*P阶有限长单位冲激响应滤波器，成倍的减少了滤波器实现所需的乘法器和加法器的个数，大大降低了数据处理的逻辑级数。
在一种可选的实施例中，在有限长单位冲激响应滤波器的跨符号个数为M时，构建M+1个函数并行表，并将预定数量的样本值按照顺序分别存储到M+1个函数并行表中。
可选地，上述预定数量的样本值是基于成形滤波函数以有限长单位冲激响应滤波器的跨符号个数和每个符号的采样点数进行抽样而得到成形滤波函数的样本值。
需要说明的是，在M+1个函数并行表中，第一个函数并行表和第M+1个函数并行表中存储的数据相同。
在一种可选的实施例中，将预定数量的样本值按照顺序分别存储到M+1个函数并行表中，包括：将成形滤波函数以有限长单位冲激响应滤波器的跨符号个数M，每个符号的采样点数P进行抽样，获取成形滤波函数的M*P个样本值；将M*P个样本值按照顺序等分成M份，分别存储在前M个函数并行表中，并将第1个函数并行表存储的样本值重复存储在第M+1个函数并行表中。
可选地，成形滤波函数以有限长单位冲激响应滤波器的跨符号个数和每个符号的采样点数进行抽样，则成形滤波函数的样本值的个数为跨符号个数和每个符号的采样点数的乘积。例如，成形滤波函数的M*P个样本值，其中，跨符号个数为M，每个符号的采样点数为P。进一步地，将M*P个样本值按照顺序等分成M份，将M份样本值分别存储在前M个函数并行表中，同时将第1个函数并行表存储的样本值重复存储在第M+1个函数并行表中。
需要说明的是，上述每个符号的采样点数可以为各码率对应的最大插值倍数。
在一种可选的实施例中，获取待滤波数据的码率脉冲信号和实时相位，包括：按照码率的频率控制字进行相位累加，当相位溢出时，则循环到下一个相位初始值后继续进行相位累加，同时得到待滤波数据的码率脉冲信号和实时相位，其中，相位初始值是根据码率的频率相位控制字确定。
可选地，相位累加器按照码率的频率控制字进行相位累加，若相位发生溢出，就会输出码率脉冲信号和实时相位。同时，循环到下一个相位初始值后继续进行相位累加，如此循环下去，会不断产生码率脉冲信号和实时相位。
需要说明的是，上述相位累加处理流程在预设采样率下实现码率脉冲信号和实时相位不断更新。
在一种可选的实施例中，上述方法还包括：通过设置相位累加器的位宽，控制相位识别精度和频率控制精度。
可选地，设置相位累加器的位宽为n，采样率为Fs，则其相位识别精度为其频率控制精度(即为码率的产生精度)为/>
在本申请的实施例中，通过控制相位累加器的位宽即可实现不同精度的相位识别和频率控制。
在一种可选的实施例中，在根据码率脉冲信号对待滤波数据的符号进行读取之前，上述方法还包括：预先缓存待滤波数据。
可选地，将待滤波数据预先缓存起来，利用码率脉冲信号对待滤波数据的符号进行读取，形成以数据重复方式的样本插值。
根据本申请实施例的另一个方面，还提供了一种数字成形滤波装置，图3为本申请实施例提供的一种数字成形滤波装置的示意图，如图3所示，该数字成形滤波装置包括：第一处理单元302、第二处理单元304、第三处理单元306和第四处理单元308。下面对该数字成形滤波装置进行详细说明。
第一处理单元302，用于获取待滤波数据的码率脉冲信号和实时相位；
第二处理单元304，与第一处理单元302连接，用于根据码率脉冲信号对待滤波数据的符号进行读取，得到待滤波符号；
第三处理单元306，与第二处理单元304连接，用于将实时相位转换成函数并行表的查询地址，并基于函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；
第四处理单元308，与第三处理单元306连接，用于根据有限长单位冲激响应滤波器的系数对待滤波符号进行滤波处理。
在本申请实施例中，该数字成形滤波装置通过码率脉冲信号读取对待滤波数据中的待滤波符号；同时将实时相位转换成函数并行表的查询地址，以及基于函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；然后利用有限长单位冲激响应滤波器的系数对该待滤波符号进行滤波处理，进而解决了相关技术中的数字成形滤波方式适应码率范围窄，无法适应符号速率跨度较大的应用场景的技术问题，达到了满足任意采样率下的任意码率成形滤波需求的技术效果。
此处需要说明的是，上述第一处理单元302、第二处理单元304、第三处理单元306和第四处理单元308对应于方法实施例中的步骤S202至S208，上述单元与对应的步骤所实现的示例和应用场景相同，但不限于上述方法实施例所公开的内容。
可选地，上述函数并行表的数量是根据有限长单位冲激响应滤波器的跨符号个数确定。
可选地，上述第三处理单元306包括：第一处理模块，用于在有限长单位冲激响应滤波器的跨符号个数为M时，构建M+1个函数并行表，并将预定数量的样本值按照顺序分别存储到M+1个函数并行表中。
可选地，上述第一处理模块包括：第一处理子模块，用于将预定数量的样本值按照顺序分别存储到M+1个函数并行表中，包括：将成形滤波函数以有限长单位冲激响应滤波器的跨符号个数M，每个符号的采样点数P进行抽样，获取成形滤波函数的M*P个样本值；第二处理子模块，用于将M*P个样本值按照顺序等分成M份，分别存储在前M个函数并行表中，并将第1个函数并行表存储的样本值重复存储在第M+1个函数并行表中。
可选地，第一处理单元302包括：第二处理模块，用于按照码率的频率控制字进行相位累加，当相位溢出时，则循环到下一个相位初始值后继续进行相位累加，同时得到待滤波数据的码率脉冲信号和实时相位，其中，相位初始值是根据码率的频率相位控制字确定。
可选地，上述装置还包括：设置单元，用于通过设置相位累加器的位宽，控制相位识别精度和频率控制精度。
可选地，上述装置还包括：缓存单元，用于在根据码率脉冲信号对待滤波数据的符号进行读取之前，预先缓存待滤波数据。
根据本申请实施例的另一个方面，还提供了一种数字成形滤波器，该滤波器包括上述中的数字成形滤波装置。
在本申请实施例中，该数字成形滤波器通过码率脉冲信号读取对待滤波数据中的待滤波符号；同时将实时相位转换成函数并行表的查询地址，以及基于函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；然后利用有限长单位冲激响应滤波器的系数对该待滤波符号进行滤波处理，进而解决了相关技术中的数字成形滤波方式适应码率范围窄，无法适应符号速率跨度较大的应用场景的技术问题，达到了满足任意采样率下的任意码率成形滤波需求的技术效果。
图4为本申请可选实施例提供的一种数字成形滤波器的示意图，如图4所示，该滤波器，主要由如下单元构成：
(1)待发送基带数据缓存单元(对应于上述缓存单元)：该单元为缓存功能，将需要成形滤波输出的符号先缓存与此，供码率读取控制单元以码率(符号速率)进行数据读取，形成以数据重复方式的样本插值。
(2)数据读取控制单元(对应于上述第二处理单元)：该单元在系统采样率下进行工作，每当码率脉冲到来时，从待发送基带数据缓存中读取一个符号，然后将符号值进行保持(即以数据重复方式完成了样本插值)。
(3)相位累加器单元(对应于上述第一处理单元)：该单元在系统采样率下进行工作，实现一个相位累加，该相位累加器的以码率的频率控制字值进行累加，当相位溢出时，则循环到下一个初始值后继续进行累加，同时输出一个码率脉冲信号。通过控制该相位累加器的位宽即可实现不同精度的相位识别和控制。即通过相位累加器的码率控制方式，可在定采样时钟的情况下实现任意码率的产生，结合数据读取控制单元的数据保持操作则实现了任意码率的插值，而无需使用额外的插值滤波器，也能适应非整数倍插值的情况。使得该成形滤波器可以适应符号速率跨度较大的应用场景。
(4)函数并行表单元(对应于上述第三处理单元)：该单元中实现了M+1(M为成形滤波器的跨符号个数)个函数表，每个表即为原成形滤波函数的M等分即扩展存储的结果。即先将成形滤波函数以跨符号个数为M，每个符号的采样点数P(即系统中各码率对应的最大插值倍数)进行抽样，即得到了成形滤波函数的M*P个样本值，然后将M*P个样本值按顺序等分成M份，然后按顺序存储至M各函数并行表中，并将第一个段表中内容重复存储在最后一个表中；因此每个表中有P个系数。在滤波时，该函数并行表根据相位累加器输出的实时相位进行P深度转换后，将转换后的值作为查表地址，同时从M+1个表中取出M+1个系数送给FIR滤波器进行滤波，每个采样时钟周期均会更新输出一组系数。
(5)FIR滤波器单元(对应于上述第四处理单元)：该单元实现了一个M阶FIR滤波器，其M+1个系数动态来自于函数并行表的输出。
根据本申请实施例的另一个方面，还提供了一种电子设备，包括：处理器；用于存储处理器可执行指令的存储器；其中，处理器被配置为执行上述中任一项的方法步骤。
本申请实施例提供了一种电子设备，该电子设备包括处理器、存储器及存储在存储器上并可在处理器上运行的程序，处理器执行程序时实现以下步骤：获取待滤波数据的码率脉冲信号和实时相位；根据码率脉冲信号对待滤波数据的符号进行读取，得到待滤波符号；将实时相位转换成函数并行表的查询地址，并基于函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；根据有限长单位冲激响应滤波器的系数对待滤波符号进行滤波处理。
根据本申请实施例的另一个方面，还提供了一种计算机可读存储介质，计算机可读存储介质包括存储的程序，其中，在程序运行时控制计算机可读存储介质所在设备执行上述中任一项的方法的步骤。
在本实施例中，上述计算机可读存储介质可以位于计算机网络中计算机终端群中的任意一个计算机终端中，和/或位于移动终端群中的任意一个移动终端中，上述计算机可读存储介质包括存储的程序。
可选地，在程序运行时控制计算机可读存储介质所在设备执行以下功能：获取待滤波数据的码率脉冲信号和实时相位；根据码率脉冲信号对待滤波数据的符号进行读取，得到待滤波符号；将实时相位转换成函数并行表的查询地址，并基于函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；根据有限长单位冲激响应滤波器的系数对待滤波符号进行滤波处理。
根据本申请实施例的另一个方面，还提供了一种计算机程序产品，当在数据处理设备上执行时，适于执行初始化有如下方法步骤的程序：获取待滤波数据的码率脉冲信号和实时相位；根据码率脉冲信号对待滤波数据的符号进行读取，得到待滤波符号；将实时相位转换成函数并行表的查询地址，并基于函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；根据有限长单位冲激响应滤波器的系数对待滤波符号进行滤波处理。
在本申请的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或单元的间接耦合或通信连接，可以是电性或其它的形式。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (8)
1.一种数字成形滤波方法，其特征在于，包括：
获取待滤波数据的码率脉冲信号和实时相位；
根据所述码率脉冲信号对所述待滤波数据的符号进行读取，得到待滤波符号；
将所述实时相位转换成函数并行表的查询地址，并基于所述函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；
根据所述有限长单位冲激响应滤波器的系数对所述待滤波符号进行滤波处理；
其中，所述码率脉冲信号和所述实时相位随着码率的频率控制字和相位控制字的变化而发生变化，其中，所述码率为任意码率；
所述函数并行表的数量是根据所述有限长单位冲激响应滤波器的跨符号个数确定；在所述有限长单位冲激响应滤波器的跨符号个数为M时，构建M+1个函数并行表，并将预定数量的样本值按照顺序分别存储到M+1个函数并行表中；其中，所述预定数量的样本值是基于成形滤波函数以有限长单位冲激响应滤波器的跨符号个数和每个符号的采样点数进行抽样而得到成形滤波函数的样本值；在M+1个函数并行表中，第一个函数并行表和第M+1个函数并行表中存储的数据相同。
2.根据权利要求1所述的方法，其特征在于，将预定数量的样本值按照顺序分别存储到M+1个函数并行表中，包括：
将成形滤波函数以所述有限长单位冲激响应滤波器的跨符号个数M，每个符号的采样点数P进行抽样，获取成形滤波函数的M*P个样本值；
将M*P个样本值按照顺序等分成M份，分别存储在前M个函数并行表中，并将第1个函数并行表存储的样本值重复存储在第M+1个函数并行表中。
3.根据权利要求1所述的方法，其特征在于，获取待滤波数据的码率脉冲信号和实时相位，包括：
按照码率的频率控制字进行相位累加，当相位溢出时，则循环到下一个相位初始值后继续进行相位累加，同时得到所述待滤波数据的码率脉冲信号和实时相位，其中，所述相位初始值是根据码率的频率相位控制字确定。
4.根据权利要求3所述的方法，其特征在于，所述方法还包括：
通过设置相位累加器的位宽，控制相位识别精度和频率控制精度。
5.根据权利要求1至4任一项所述的方法，其特征在于，在根据所述码率脉冲信号对所述待滤波数据的符号进行读取之前，所述方法还包括：
预先缓存所述待滤波数据。
6.一种数字成形滤波装置，其特征在于，包括：
第一处理单元，用于获取待滤波数据的码率脉冲信号和实时相位；
第二处理单元，用于根据所述码率脉冲信号对所述待滤波数据的符号进行读取，得到待滤波符号；
第三处理单元，用于将所述实时相位转换成函数并行表的查询地址，并基于所述函数并行表的查询地址从多个函数并行表中获取多个样本值作为有限长单位冲激响应滤波器的系数；
第四处理单元，用于根据所述有限长单位冲激响应滤波器的系数对所述待滤波符号进行滤波处理；
其中，所述码率脉冲信号和所述实时相位随着码率的频率控制字和相位控制字的变化而发生变化，其中，所述码率为任意码率；
所述函数并行表的数量是根据所述有限长单位冲激响应滤波器的跨符号个数确定；所述第三处理单元包括：第一处理模块，用于在所述有限长单位冲激响应滤波器的跨符号个数为M时，构建M+1个函数并行表，并将预定数量的样本值按照顺序分别存储到M+1个函数并行表中；其中，所述预定数量的样本值是基于成形滤波函数以有限长单位冲激响应滤波器的跨符号个数和每个符号的采样点数进行抽样而得到成形滤波函数的样本值；在M+1个函数并行表中，第一个函数并行表和第M+1个函数并行表中存储的数据相同。
7.一种数字成形滤波器，其特征在于，该滤波器包括权利要求6中所述的数字成形滤波装置。
8.一种电子设备，其特征在于，包括：处理器；用于存储处理器可执行指令的存储器；
其中，所述处理器被配置为执行权利要求1至5中任一项所述的方法步骤。
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Applications Claiming Priority (1)
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| CN202310257064.9A CN116318051B (zh) | 2023-03-16 | 2023-03-16 | 数字成形滤波方法、装置、数字成形滤波器及电子设备 |
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| CN101340182A (zh) * | 2008-08-28 | 2009-01-07 | 清华大学 | Fir数字滤波器组的低复杂度实现方法及装置 |
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Non-Patent Citations (1)
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| 高速成形滤波器的设计与实现;李爱红;肖山竹;张琛;张尔扬;;电路与系统学报(第04期);第90-93页 * |
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