CN113451334A - 阵列基板及其制作方法、显示面板 - Google Patents

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Abstract

本发明实施例提供一种阵列基板及其制作方法、显示面板，涉及显示技术领域，能够提高金属导电走线的防腐蚀性能，并且，解决现有工艺中，金属导电走线之间的线间距无法进一步缩短的问题，实现显示面板的高PPI。阵列基板包括衬底基板，平坦层和金属导电层。平坦层设置于衬底基板的一侧，平坦层中设有凹槽；沿第一方向，凹槽侧壁之间的尺寸大于凹槽的开口尺寸。金属导电层设置于平坦层远离衬底基板的一侧。金属导电层包括依次层叠的第一金属膜层，第二金属膜层和第三金属膜层。金属导电层包括第一金属导电图案，第一金属导电图案位于凹槽内。本发明用于显示装置中。

Description

阵列基板及其制作方法、显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示面板。
背景技术
有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板由于具有薄、轻、主动发光、成本低、易形成柔性结构、视角宽等优点，因而越来越受到关注。
在OLED显示面板的制造过程中，对应于OLED显示面板的高像素密度(Pixel PerInch，简称PPI)的需求，对金属导电走线的线宽和线间距的要求日益严苛。然而，目前的制备方法制作的金属导电走线的线间距存在极限值。若线间距小于该极限值，在工艺制备过程中受曝光设备工艺能力限制，光阻材料无法有效曝光，经刻蚀后线间形成金属残留膜层，将导致金属导线走线之间的短路，且无法实现OLED显示面板的高PPI效果。
发明内容
本发明的实施例提供一种阵列基板及其制作方法、显示面板，能够提高金属导电走线的防腐蚀性能，并且，解决现有工艺中，金属导电走线之间的线间距无法进一步缩短的问题，实现显示面板的高PPI。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，本发明实施例提供一种阵列基板。所述阵列基板包括衬底基板，平坦层和金属导电层。所述平坦层设置于所述衬底基板的一侧，所述平坦层中设有凹槽；所述凹槽包括底部、侧壁和开口，沿第一方向，所述凹槽侧壁之间的尺寸大于所述凹槽的开口尺寸。所述金属导电层设置于所述平坦层远离所述衬底基板的一侧。所述金属导电层包括依次层叠的第一金属膜层，第二金属膜层和第三金属膜层。所述金属导电层包括第一金属导电图案，所述第一金属导电图案位于所述凹槽内。其中，所述第一金属膜层附着于所述凹槽的底部和侧壁上；所述第二金属膜层填充所述凹槽；所述第三金属膜层封闭所述凹槽的开口，且与所述第一金属膜层的位于所述凹槽侧壁上的部分相接，以将所述第二金属膜层包裹在内。
上述阵列基板包括衬底基板，平坦层和金属导电层。平坦层中设有凹槽。金属导电层包括第一金属导电图案，第一金属导电图案位于凹槽内。并且，采用“三明治式”结构的金属导电层，该金属导电层包括依次层叠的第一金属膜层，第二金属膜层和第三金属膜层。通过第一金属导电膜层和第三金属导电膜层将第二金属导电膜层包裹在凹槽内，保证第二金属导电膜层不会暴露在空气中，提高第一金属导电图案的防腐蚀性。并且，第一金属导电图案是在金属导电层形成过程中，直接形成在凹槽内，无需额外的工艺步骤，降低了第一金属导电图案的制作工艺步骤和复杂度。
在一些实施例中，沿所述第一方向，所述凹槽的开口边缘和与所述开口边缘位于同一侧的侧壁之间的尺寸为2500埃～5000埃。所述凹槽的深度为5000埃～10000埃。
在一些实施例中，所述平坦层的厚度范围为1μm～2.5μm。
在一些实施例中，所述阵列基板还包括：钝化层，所述钝化层设置于所述平坦层远离所述衬底基板的一侧；所述钝化层包括钝化图案。所述金属导电层还包括第二金属导电图案；所述第二金属导电图案位于所述钝化图案远离所述衬底基板的一侧。
在一些实施例中，所述第一金属导电图案和所述第二金属导电图案沿第二方向延伸。以及，沿所述第一方向，所述第一金属导电图案和所述第二金属导电图案之间具有间隔。所述第一方向与所述第二方向垂直。
在一些实施例中，相邻的所述第一金属导电图案与所述第二金属导电图案之间的间隔尺寸为0.4μm～1.2μm。
在一些实施例中，所述阵列基板还包括：多个薄膜晶体管，以及，缓冲层，半导体层，栅绝缘层，栅极层，层间绝缘层，源漏极金属层。所述缓冲层设置于所述衬底基板上。所述半导体层设置于所述缓冲层远离所述衬底基板的一侧，所述半导体层包括所述多个薄膜晶体管的有源层。所述栅绝缘层设置于所述半导体层远离所述衬底基板的一侧。所述栅极层设置于所述栅绝缘层远离所述衬底基板的一侧；所述栅极层包括所述多个薄膜晶体管的栅极。所述层间绝缘层设置于所述栅极层远离所述衬底基板的一侧。所述源漏极金属层设置于所述层间绝缘层远离所述栅极层的一侧，所述源漏极金属层包括所述多个薄膜晶体管的源极和漏极。所述平坦层设置于所述源漏极金属层远离所述层间绝缘层的一侧。所述金属导电层包括多条数据线和/或多条电源信号线，所述第一金属导电图案和所述第二金属导电图案为所述多条数据线，和/或，所述第一金属导电图案和所述第二金属导电图案为所述多条电源信号线。
另一方面，本发明实施例提供一种显示面板，该显示面板包括如上述任一实施例提供的阵列基板。
本公开实施例提供的显示面板所能实现的有益效果，与上述技术方案提供的阵列基板所能达到的有益效果相同，在此不做赘述。
又一方面，本发明实施例提供一种如上述任一实施例提供的阵列基板的制作方法。所述制作方法包括：
提供衬底基板；
在所述衬底基板上形成平坦层；
在所述平坦层远离所述衬底基板一侧形成初始钝化层；
在所述初始钝化层中形成通孔；
在所述平坦层中形成与所述通孔位置对应的凹槽；所述凹槽包括底部、侧壁和开口，沿第一方向，所述凹槽侧壁之间的尺寸大于所述凹槽的开口尺寸；所述通孔在所述衬底基板上的正投影位于所述凹槽在所述衬底基板上的正投影内；
形成金属导电层；所述金属导电层包括依次层叠的第一金属膜层，第二金属膜层和第三金属膜层。
所述形成金属导电层，包括：在所述凹槽内形成第一金属导电图案。
其中，所述第一金属膜层附着于所述凹槽的底部和侧壁上；所述第二金属膜层填充所述凹槽；所述第三金属膜层封闭所述凹槽的开口，且与所述第一金属膜层的位于所述凹槽侧壁上的部分相接，以将所述第二金属膜层包裹在内。
在一些实施例中，所述形成金属导电层，还包括：形成第二金属导电图案。所述形成金属导电层，包括：
在所述凹槽内和所述初始钝化层远离所述衬底基板的一侧形成初始金属导电层。
图案化所述初始金属导电层和所述初始钝化层，形成所述金属导电层和所述钝化层，所述金属导电层包括第一金属导电图案和第二金属导电图案。
本公开实施例提供的阵列基板的制作方法所能实现的有益效果，与上述技术方案提供的阵列基板所能达到的有益效果相同，在此不做赘述。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一些实施例提供的显示面板的结构示意图；
图2为本发明一些实施例提供的显示面板的剖面结构示意图；
图3为图2中G区域的放大结构示意图；
图4为本发明一些实施例提供的阵列基板的部分结构示意图；
图5为本发明另一些实施例提供的阵列基板的部分结构示意图；
图6为本发明一些实施例提供的阵列基板的制作流程示意图；
图7为本发明另一些实施例提供的阵列基板的制作流程示意图；
图8为本发明一些实施例提供的阵列基板的制作方法流程图；
图9为本发明另一些实施例提供的阵列基板的制作方法流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
随着显示技术的发展，基于对显示面板的高PPI的需求，对金属导电走线的线宽和线间距的要求日益严苛。然而，目前采用的曝光设备、刻蚀设备均有其极限能力，当工艺需求超出设备能力时，将不能保证所需的工艺水平。因此，所制作的金属导电走线的线间距也存在极限值。若线间距小于该极限值，受曝光设备的解像力限制，无法对光阻材料进行所需图案的有效曝光，从而，无法有效显影光阻材料，导致部分光阻材料残留等工艺不良问题。以及，受微观负载效应等影响，即使光阻材料有效曝光，刻蚀设备无法将对应区域膜层材料完全刻蚀，产生膜层材料残留，影响后续金属导线走线的导电性能。
以及，采用湿法刻蚀金属导电走线，容易产生金属残留，降低OLED显示面板的刻蚀精度，影响OLED显示面板的高PPI效果。并且，金属导电走线通常为多层金属层的叠层结构，例如钛/铝/钛(Ti/Al/Ti)叠层结构，在采用湿法刻蚀或干法刻蚀形成金属导电走线的过程中，位于中间层的铝会从金属导电走线的侧面暴露在空气中，容易受到水氧腐蚀，造成金属导电走线断路。
基于此，如图1所示，本发明一些实施例提供一种显示装置1001，显示装置1001包括显示面板1000，该显示面板1000可应用于实现可视化的显示电子信息的面板或装置，能够实现高PPI的需求，同时提高金属导电走线的防腐蚀效果。示例性的，该显示面板1000可以是应用在智能手机、平板电脑、电视机、显示器、笔记本电脑以及其他可穿戴电子设备(例如手表)等任何具有显示功能的产品或部件上的显示面板。
上述显示面板1000可以是有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板，量子点电致发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板，或液晶(Liquid Crystal Display，简称LCD)显示面板。
OLED显示面板由于具有薄、轻、主动发光、成本低、易形成柔性结构、视角宽等优点，因而越来越受到关注。以下实施例以OLED显示面板为例进行说明。
如图2所示，上述显示面板1000包括阵列基板100，多个发光器件01和封装盖板16。该阵列基板100包括多个薄膜晶体管(Thin Film Transistor，简称TFT)；以及，衬底基板1，缓冲层2，半导体层3，栅绝缘层4，栅极层5，层间绝缘层6和源漏极金属层7。
每个发光器件01包括像素阳极12、发光功能层14和阴极层15。像素阳极11采用的材料可以包括导电氧化物，诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟(In2O3)、氧化铟镓(IGO)或氧化铝锌(AZO)。例如，多个像素阳极11采用的材料包括氧化铟锡(ITO)。
像素界定层13设置在多个像素阳极12和第一平坦层10远离衬底基板1的一侧，像素界定层13限定出多个开口；每个开口暴露一个像素阳极12的至少一部分。像素界定层13采用的材料包括无机绝缘材料和有机绝缘材料中的至少一种，诸如氮化硅(SiNx)、氮氧化硅(SiON)和氧化硅(SiOx)。
发光功能层14设置在多个像素阳极12远离衬底基板1的一侧，每个发光功能层14位于一个开口内。多个发光功能层14具体可以为单层结构，也可以为多层结构。示例性地，发光功能层14仅包括发光层。或者，发光功能层14包括空穴注入层、空穴传输层、发光层、电子传输层、电子注入层。发光功能层14采用的材料包括无机发光材料或有机发光材料。示例性地，有机发光材料的类型不同，发出光线的颜色也不同。
阴极层15设置在发光功能层14远离衬底基板1的一侧，阴极层15延伸至像素界定层13远离衬底基板1的一侧，且覆盖像素界定层13。阴极层15采用的材料可以包括(半)透明层，该(半)透明层包括银Ag、镁Mg、铝Al、铂Pt、金Au、镍Ni、铬Cr、锂Li和/或它们的合金。例如，阴极层14采用的材料包括铝Al。
缓冲层2设置于衬底基板1上。缓冲层2采用的材料可以包括诸如氮化硅(SiNx，x>0)、氮氧化硅(SiON)和氧化硅(SiOx，x>0)的无机绝缘材料，并且可以包括包含上述无机绝缘材料的单层或多层结构。缓冲层2能够起到在衬底基板1上制作图案时提供缓冲作用。
薄膜晶体管TFT可以包括有源层31、栅极51、源极71和漏极72。半导体层3设置于缓冲层2远离衬底基板1的一侧，半导体层3包括多个薄膜晶体管TFT的有源层31。半导体层3采用的材料可以包括多晶硅、非晶硅、氧化物半导体或有机半导体。
栅绝缘层4设置于半导体层3远离衬底基板1的一侧。栅绝缘层4采用的材料可以包括无机绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化钽和/或氧化铪；也可以包括包含以上材料的单层或多层结构。
栅极层5设置于栅绝缘层4远离衬底基板1的一侧；栅极层5包括多个薄膜晶体管TFT的栅极51，以及多条栅线。栅极层5采用的材料可以包括低电阻金属材料，例如，可以包括导电材料钼Mo、镁Mg、铝Al、铜Cu和/或钛Ti；也可以包括包含以上材料的单层或多层结构。
层间绝缘层6设置于栅极层5远离衬底基板1的一侧。层间绝缘层6采用的材料可以包括无机绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化钽和/或氧化铪；也可以包括包含以上材料的单层或多层结构。
源漏极金属层7设置于层间绝缘层6远离栅极层5的一侧，源漏极金属层7包括多个薄膜晶体管TFT的源极71和漏极72。源漏极金属层7采用的材料可以包括包含钼Mo、镁Mg、铝Al、铜Cu和/或钛Ti的导电材料。多个薄膜晶体管TFT的源极71和漏极72可以包括包含以上材料的单层或多层结构。示例的，源极71和漏极72可以包括Ti/Al/Ti的多层结构。
如图2～图5所示，阵列基板100还包括平坦层8，钝化层9和金属导电层10。平坦层8设置于源漏极金属层7远离层间绝缘层6的一侧。钝化层9设置于平坦层8远离衬底基板1的一侧。金属导电层10设置于钝化层9远离衬底基板1的一侧。
上述平坦层8采用的材料可以包括有机绝缘材料，无机绝缘材料或者无机和有机绝缘材料。示例性的，有机绝缘材料包括诸如聚甲基丙烯酸甲酯(PMMA)和聚苯乙烯(PS)的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酰基类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或它们的混合物。例如，平坦层8采用的材料包括聚酰亚胺。
上述钝化层9采用的材料可以包括无机绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化钽和/或氧化铪；也可以包括包含以上材料的单层或多层结构。
可以理解的是，请继续参阅图2，阵列基板100还包括第二平坦层11，第二平坦层11设置在金属导电层10远离衬底基板1的一侧，平坦化阵列基板100的表面，以便于在平坦化后的该表面制作多个发光器件01。
如图3所示，上述平坦层8中设有凹槽81。所述凹槽81包括底部811、侧壁812和开口813，沿第一方向X，凹槽81侧壁812之间的尺寸大于凹槽的开口813尺寸。即凹槽81的开口813的面积小于凹槽81内部横截面的面积，凹槽81呈倒切结构。
请继续参阅图3，在一些实施例中，沿第一方向X，凹槽81的开口813边缘和与开口813边缘位于同一侧的侧壁之间的尺寸m为2500埃～5000埃。凹槽81的深度h为5000埃～10000埃。
示例的，沿第一方向X，凹槽81的开口813边缘和侧壁之间的尺寸m为2500埃，3000埃或3500埃。凹槽81的深度h为5000埃，6000埃或7000埃。
可以理解的是，凹槽81设置在平坦层8中，凹槽81的深度h小于平坦层8的厚度l。示例的，平坦层8的厚度l范围为1μm～2.5μm。例如，平坦层8的厚度l为1μm，凹槽81的深度h为5000埃。
在一些实施例中，如图4所示，金属导电层10包括第一金属导电图案101。该金属导电层10包括依次层叠的第一金属膜层001，第二金属膜层002和第三金属膜层003，第一金属膜层001相对于第二金属膜层002靠近衬底基板1。
示例性地，如图4所示，对于第一金属导电图案101，第一金属膜层001附着于凹槽81的底部811和侧壁813上；第二金属膜层002填充凹槽81；第三金属膜层003封闭凹槽81的开口，且与第一金属膜层001的位于凹槽81侧壁813上的部分相接，以将第二金属膜层002包裹在内。由于凹槽81的开口813的面积小于凹槽81内部横截面的面积，凹槽81呈倒切结构，因此在凹槽81内依次沉积第一金属膜层001，第二金属膜层002和第三金属膜层003的材料，所形成的第一金属导电图案101中的第二金属膜层002能够被第一金属膜层001和第三金属膜层003包裹在内，从而不会暴露在空气中。
上述第一金属膜层001和第三金属膜层003采用具有较强的抗氧化性的材料。示例性地，第一金属膜层001和第三金属膜层003的材料包括钛(Ti)、铬(Ge)、钼(Mo)和钼铌合金(MoNb)中的任意一种。例如：第一金属膜层001的材料和第三金属膜层003的材料相同，第一金属膜层001和第三金属膜层003的材料为Ti、Ge、Mo或MoNb。
上述第二金属膜层002采用导电性较好的材料，例如，采用铜(Cu)或铝(Al)。
通过第一金属膜层001和第三金属膜层003将第二金属膜层002包裹在凹槽81内，使得第二金属膜层002不会暴露在空气中，不会被空气中的水氧腐蚀，影响第一金属导电图案101的电连接性能，从而提升了第一金属导电图案101的电连接稳定性。
在另一些实施例中，如图5所示，金属导电层10还包括第二金属导电图案102。第二金属导电图案102位于钝化层9远离衬底基板1的一侧。
示例性地，如图5所示，金属导电层10包括第一金属导电图案101和第二金属导电图案102的情况下，第一金属导电图案101位于凹槽81内，第二金属导电图案102位于钝化层9远离衬底基板1的一侧，第二金属导电图案102与第一金属导电图案101为采用同一道工序制备得到的，第二金属导电图案102与第一金属导电图案101位于同层，均位于金属导电层10。
示例的，如图5所示，钝化层9包括钝化图案91。第二金属导电图案102位于钝化图案91远离衬底基板1的一侧。
上述第一金属导电图案101和第二金属导电图案102沿第二方向Y延伸；以及，沿第一方向X，第一金属导电图案101和第二金属导电图案102之间具有间隔。第一方向X与第二方向Y垂直。
示例性地，请继续参阅图5，相邻的第一金属导电图案101与第二金属导电图案102之间的间隔b尺寸为0.4μm～1.2μm。例如，第一金属导电图案101与第二金属导电图案102之间的间隔b为0.4μm，0.5μm或1.0μm。
在一些实施例中，金属导电层10包括多条数据线和/或多条电源信号线，第一金属导电图案101和第二金属导电图案102为多条数据线，和/或，第一金属导电图案101和第二金属导电图案102为多条电源信号线。
上述第一金属导电图案101包括多条金属走线，以及第二金属导电图案102包括多条金属走线的情况下，第一金属导电图案101和第二金属导电图案102交替间隔设置。具体设置规格如上述任一实施例提供的内容。
需要解释的是，金属导电层10也可以包括其他金属导电走线，例如，显示面板1000显示区内的栅极线，或周边区设置的侧面走线。根据实际采用的设备和对线间距的具体需求，可以适应性设置凹槽81的大小，优化对金属导电走线的线间距规格。其中，线间距是指同层膜层材料制作的图案之间的间隔。
现有技术中，金属导电层10所包括的金属导电图案均位于平坦层8远离衬底基板1的一侧，这样在金属导电图案的制备中，由于曝光工艺受设备解像力限制，相邻两个金属导电图案之间的间距具有极限值，例如，如图5所示，相邻两个金属导电图案之间的极限间距，相当于本发明中第一金属导电图案101所在凹槽81的开口边界与第二金属导电图案102之间的间隔a。而在本发明中，在金属导电层10包括第一金属导电图案101和第二金属导电图案102的情况下，本发明通过凹槽81的结构，将第一金属导电图案101设置于凹槽81内，且在制备过程中通过金属膜层的堆叠沉积可以直接形成第一金属导电图案101，无需通过刻蚀工艺形成第一金属导电图案101，仅需对位于平坦层上方的金属膜层进行刻蚀即可形成第二金属导电图案102，并且由于第一金属导电图案101设置于凹槽81内，第一金属导电图案101从凹槽开口暴露出的部分与第一金属导电图案101之间的最小距离依旧为间隔a，但由于第一金属导电图案101的一部分隐藏在凹槽81内，因此实际上第一金属导电图案101和第二金属导电图案102之间的距离为间隔b，这样就相当于可以缩短相邻两个金属导电图案之间的极限间距，第一金属导电图案101与第二金属导电图案102之间的间隔由间隔a缩短至间隔b。同时，在缩短线间距的情况下，不会影响刻蚀第二金属导电图案的精确度，保证第一金属导电图案101和第二金属导电图案102各自的导电性能。
并且，将金属导电层10中的部分图案设置在平坦层8中，也即，将第一金属导电图案101设置在凹槽81中，减少了平坦层8远离衬底基板1的一侧表面上的图案数量，进一步提高了后续膜层整体的平整度，提升显示面板的图像显示效果。
本发明的一些实施例还提供了一种阵列基板100的制作方法，如图4、图6和图8所示，该制作方法包括S1～S5。其中，S5包括S51。
S1、如图6中的(a)所示，提供衬底基板1，在衬底基板1上形成平坦层8。
示例性地，平坦层8采用的材料可以包括有机绝缘材料，无机绝缘材料或者无机和有机绝缘材料。采用涂覆工艺形成平坦层8，使得平坦层8远离衬底基板1的一侧表面趋近平坦。该平坦层8的厚度l范围为1μm～2.5μm。
在一些实施例中，如图2所示，在衬底基板1上形成平坦层8之前，还包括在衬底基板1上依次形成缓冲层2，半导体层3，栅绝缘层4，栅极层5，层间绝缘层6和源漏极金属层7。
上述膜层的制备例如可以采用常规的沉积工艺、刻蚀工艺等，根据实际需要可采用相应的制备工艺。
S2、如图6中的(b)所示，在平坦层8远离衬底基板1一侧形成初始钝化层9’。示例性地，采用沉积工艺形成初始钝化层9’，实现初始钝化层9’两侧金属的绝缘效果，且进一步提高阵列基板100表面的平整度。
S3、如图6中的(c)所示，在初始钝化层9’中形成通孔92’。通过涂覆光刻胶，进行曝光、显影、刻蚀后形成通孔92’，可采用干刻或湿刻工艺进行刻蚀。
该光刻胶可以是正性光刻胶，也可以是负性光刻胶，根据实际刻蚀图像的需求选择设置。
S4、如图6中的(d)所示，在平坦层8中形成与通孔92’位置对应的凹槽81。将具有通孔92’的初始钝化层9’作为掩膜版，采用干法刻蚀工艺，根据通孔92’的图案进行等离子轰击。干法刻蚀过程中，等离子轰击会首先进行纵向刻蚀，刻蚀到一定深度后，控制刻蚀设备(如曝光机)的等离子轰击能量，使得等离子进行横向刻蚀，以形成凹槽81。
如图3所示，该凹槽81包括底部811、侧壁812和开口813，沿第一方向X，所述凹槽81侧壁812之间的尺寸大于所述凹槽的开口813的尺寸。所述通孔92’在衬底基板1上的正投影位于凹槽81在衬底基板1上的正投影内。可以理解的是，凹槽81的开口813面积略大于通孔92’的横截面积，通孔92’在衬底基板1上的正投影位于凹槽81的开口813在衬底基板1上的正投影内。
S5、形成金属导电层，如图4所示，金属导电层10包括依次层叠的第一金属膜层001，第二金属膜层002和第三金属膜层003。采用沉积工艺，依次形成层叠的第一金属膜层001，第二金属膜层002和第三金属膜层003。
在一些实施例中，如图6中的(e)～图6中的(g)所示，形成金属导电层10，包括：
S51、在所述凹槽81内和初始钝化层9’远离衬底基板1的一侧形成初始金属导电层10’；该初始金属导电层10’包括依次层叠的初始第一金属膜层001’，初始第二金属膜层002’和初始第三金属膜层003’。
示例性的，采用沉积工艺，依次沉积初始第一金属膜层001’，初始第二金属膜层002’和初始第三金属膜层003’的材料。可以理解的是，初始第一金属膜层001’，初始第二金属膜层002’和初始第三金属膜层003’落入凹槽81内的部分为可以直接形成第一金属导电图案101，该部分金属膜层即为第一金属导电图案101所包括的第一金属膜层001、第二金属膜层002和第三金属膜层003，从而无需额外的工艺步骤，在凹槽81内直接形成第一金属导电图案101。
其中，第一金属膜层001附着于凹槽81的底部和侧壁上；第二金属膜层002填充凹槽81；第三金属膜层003封闭凹槽81的开口，且与第一金属膜层001的位于凹槽81侧壁上的部分相接，以将第二金属膜层002包裹在内。因此，形成初始金属导电层的步骤中即可形成第一金属导电图案101，能够保护第一金属导电图案101不会与空气中的水氧发生反应，影响其导电性能。
在另一些实施例中，如图5、图7和图9所示，金属导电层10包括第一金属导电图案101和第二金属导电图案102。该制作方法包括S1～S5。其中，S5包括S51和S52。
S1～S51的步骤与上一实施例采用的方法相同，如图7中的(a)～(e)所示，与图6中的(a)～(e)的制作步骤也相同，在此不再赘述。在S51之后，如图7中的(e)～图7中的(g)所示，形成金属导电层10，还包括：
S52、图案化所述初始金属导电层10’和所述初始钝化层9’，形成所述金属导电层10和所述钝化层9。
初始金属导电层10’中初始第一金属膜层001’，初始第二金属膜层002’和初始第三金属膜层003’落入凹槽81内的部分为可以直接形成第一金属导电图案101。初始金属导电层10’的一部分沉积在初始钝化层9’远离衬底基板1的一侧。
可以理解的是，该图案化初始金属导电层10’的步骤为对初始金属导电层10’的位于钝化层9一侧的部分进行图案化，不包括对初始金属导电层10’的落入凹槽81内的部分(第一金属导电图案101)进行图案化。
示例性地，在第一金属导电图案101远离衬底基板1的一侧涂覆光刻胶17，以及，在初始金属导电层10’需要形成第二金属导电图案102的位置涂覆光刻胶17，通过曝光、显影、刻蚀工艺，依次图案化初始金属导电层10’和初始钝化层9’，形成金属导电层10和钝化层9，去除光刻胶17。其中，金属导电层10包括第一金属导电图案101和第二金属导电图案102。钝化层9包括与第二金属导电图案102图案对应的钝化图案91。
示例性地，形成第二金属导电图案102采用干法刻蚀工艺，降低刻蚀后的残留金属，保证金属走线的刻蚀精度。并且，如图5所示，上述制作方法形成的第一金属导电图案101和第二金属导电图案102，沿第一方向X之间的线间距b，相较于现有技术中的相邻两个金属导电图案之间的线间距a压缩了25％～55％，大致降低了0.5μm～1.0μm，有效提升单位面积内金属导电走线的密度，提高了显示面板的PPI。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种阵列基板，其特征在于，包括：
衬底基板；
设置于所述衬底基板一侧的平坦层，所述平坦层中设有凹槽；所述凹槽包括底部、侧壁和开口，沿第一方向，所述凹槽侧壁之间的尺寸大于所述凹槽的开口尺寸；
设置于所述平坦层远离所述衬底基板一侧的金属导电层；所述金属导电层包括依次层叠的第一金属膜层，第二金属膜层和第三金属膜层；
所述金属导电层包括第一金属导电图案，所述第一金属导电图案位于所述凹槽内；
其中，所述第一金属膜层附着于所述凹槽的底部和侧壁上；所述第二金属膜层填充所述凹槽；所述第三金属膜层封闭所述凹槽的开口，且与所述第一金属膜层的位于所述凹槽侧壁上的部分相接，以将所述第二金属膜层包裹在内。
2.根据权利要求1所述的阵列基板，其特征在于，
沿所述第一方向，所述凹槽的开口边缘和与所述开口边缘位于同一侧的侧壁之间的尺寸为2500埃～5000埃；
所述凹槽的深度为5000埃～10000埃。
3.根据权利要求2所述的阵列基板，其特征在于，所述平坦层的厚度范围为1μm～2.5μm。
4.根据权利要求1～3中任一项所述的阵列基板，其特征在于，还包括：
设置于所述平坦层远离所述衬底基板一侧的钝化层；所述钝化层包括钝化图案；
所述金属导电层还包括第二金属导电图案；所述第二金属导电图案位于所述钝化图案远离所述衬底基板的一侧。
5.根据权利要求4所述的阵列基板，其特征在于，所述第一金属导电图案和所述第二金属导电图案沿第二方向延伸；
以及，沿所述第一方向，所述第一金属导电图案和所述第二金属导电图案之间具有间隔；
所述第一方向与所述第二方向垂直。
6.根据权利要求5所述的阵列基板，其特征在于，相邻的所述第一金属导电图案与所述第二金属导电图案之间的间隔尺寸为0.4μm～1.2μm。
7.根据权利要求4所述的阵列基板，其特征在于，还包括：多个薄膜晶体管，以及，
设置于所述衬底基板上的缓冲层；
设置于所述缓冲层远离所述衬底基板一侧的半导体层，所述半导体层包括所述多个薄膜晶体管的有源层；
设置于所述半导体层远离所述衬底基板一侧的栅绝缘层；
设置于所述栅绝缘层远离所述衬底基板一侧的栅极层；所述栅极层包括所述多个薄膜晶体管的栅极；
设置于所述栅极层远离所述衬底基板一侧的层间绝缘层；
设置于所述层间绝缘层远离所述栅极层一侧的源漏极金属层，所述源漏极金属层包括所述多个薄膜晶体管的源极和漏极；
所述平坦层设置于所述源漏极金属层远离所述层间绝缘层的一侧；
所述金属导电层包括多条数据线和/或多条电源信号线，所述第一金属导电图案和所述第二金属导电图案为所述多条数据线，和/或，所述第一金属导电图案和所述第二金属导电图案为所述多条电源信号线。
8.一种显示面板，其特征在于，包括如权利要求1～7中任意一项所述的阵列基板。
9.一种用于权利要求1～7中任意一项所述的阵列基板的制作方法，其特征在于，所述制作方法包括：
提供衬底基板；
在所述衬底基板上形成平坦层；
在所述平坦层远离所述衬底基板一侧形成初始钝化层；
在所述初始钝化层中形成通孔；
在所述平坦层中形成与所述通孔位置对应的凹槽；所述凹槽包括底部、侧壁和开口，沿第一方向，所述凹槽侧壁之间的尺寸大于所述凹槽的开口尺寸；所述通孔在所述衬底基板上的正投影位于所述凹槽在所述衬底基板上的正投影内；
形成金属导电层；所述金属导电层包括依次层叠的第一金属膜层，第二金属膜层和第三金属膜层；
所述形成金属导电层，包括：
在所述凹槽内形成第一金属导电图案；
其中，所述第一金属膜层附着于所述凹槽的底部和侧壁上；所述第二金属膜层填充所述凹槽；所述第三金属膜层封闭所述凹槽的开口，且与所述第一金属膜层的位于所述凹槽侧壁上的部分相接，以将所述第二金属膜层包裹在内。
10.根据权利要求9所述的阵列基板的制作方法，其特征在于，所述形成金属导电层，还包括：形成第二金属导电图案；
所述形成金属导电层，包括：
在所述凹槽内和所述初始钝化层远离所述衬底基板的一侧形成初始金属导电层；
图案化所述初始金属导电层和所述初始钝化层，形成所述金属导电层和所述钝化层，所述金属导电层包括第一金属导电图案和第二金属导电图案。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110114955A1 (en) * 2009-11-17 2011-05-19 Ki-Chul Chun Array substrate for liquid crystal display device and method of fabricating the same
US20180033851A1 (en) * 2016-07-29 2018-02-01 Lg Display Co., Ltd. Organic light emitting diode display
CN112599539A (zh) * 2020-12-14 2021-04-02 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法、显示面板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110114955A1 (en) * 2009-11-17 2011-05-19 Ki-Chul Chun Array substrate for liquid crystal display device and method of fabricating the same
US20180033851A1 (en) * 2016-07-29 2018-02-01 Lg Display Co., Ltd. Organic light emitting diode display
CN112599539A (zh) * 2020-12-14 2021-04-02 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法、显示面板

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