CN113437725B - 一种利用封装打线电阻实现过流保护的电路 - Google Patents

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Abstract

本发明涉及集成电路技术领域，公开了一种利用封装打线电阻实现过流保护的电路，包括电源VDD，偏置电流IBIAS，负载电流ILOAD，PMOS管M1、M2、M3、M4、POWER，NMOS管M5、M6，电阻R2，封装打线电阻R3、R4，打线VOUTA PAD、VOUTP PAD，芯片管脚VOUT。本发明在使用时，可以直接检测负载电流，不受MOSFET二级效应的影响，且可用公式精确计算，精度高，同时去掉了M7和R1，节省版图面积，相较于现有技术，本申请有效规避了现有过流保护电路的缺点，在提高过流保护精度的同时节省成本，使用效果极佳。

Description

一种利用封装打线电阻实现过流保护的电路
技术领域
本发明涉及集成电路技术领域，具体为一种利用封装打线电阻实现过流保护的电路。
背景技术
随着电子技术的飞速发展，电源技术也得到很大发展。LDO线性电压变换器是电源管理的一种，其无纹波、精度高、稳定性好，在电子产品领域得到广泛应用。同时对LDO提出超低静态功耗、快速响应等要求，过流保护也是影响MOSFET装置稳定运行的关键。
现有LDO过流保护电路如图1所示，利用M7与POWER栅极电位相同，实现负载电流ILOAD检测，POWER的尺寸一般是M7的几百倍，然后通过电阻R1 将M7检测的电流转换为电压。当ILOAD较小时，R1上的压差也比较小，M5 的源极电位较低，同时M5、M6的栅极电位也较低，M6的下拉能力弱，M3将 M4的栅极拉高，M4不导通，POWER正常工作。随着ILOAD逐渐增大，M5的源极电位升高，同时M5与M6的栅极电位也升高，M6的下拉能力逐渐增强，当 M5的源极电位高于M6的源极电位时，M6的下拉能力超过M3的上拉能力， M4的栅极被拉低而导通，POWER管栅极PG上拉，VOUT输出低电平，过流保护实现。
现有过流保护电路是通过M7间接检测POWER负载电流，然后通过串联电阻R1转化为电压。缺点在于POWER和M7的VDS不一致，两管尺寸差距也比较大，大负载电流更为明显，无法用POWER和M7的宽长比直接计算检测电流的比例，过流保护点无法通过计算准确把握，要以实际为准；第二M7的尺寸较大，也会增加一定的成本。
本发明公开了利用封装打线电阻实现过流保护电路，可以有效规避现有过流保护电路的缺点，在提高过流保护精度的同时节省成本。
发明内容
本发明的目的在于提供一种利用封装打线电阻实现过流保护的电路，解决背景技术中所提出的问题。
为实现上述目的，本发明提供如下技术方案：一种利用封装打线电阻实现过流保护的电路，包括电源VDD，偏置电流IBIAS，负载电流ILOAD，PMOS 管M1、M2、M3、M4、POWER，NMOS管M5、M6，电阻R2，封装打线电阻R3、 R4，打线VOUTA PAD、VOUTP PAD，芯片管脚VOUT，电源VDD的正端接VIN，负端接GND，GND接大地；PMOS管M1、M2、M3、M4、POWER的源极均接VIN， M1的栅极和漏极短接，且与M2、M3的栅极一起接偏置电流IBIAS的正端， IBIAS负端接GND；NMOS管M5的栅极和漏极短接，NMOS管M6的栅极、M2的漏极与之相连，M6的漏极与M3的漏极相连，并且接PMOS管M4的栅极；M4 的漏极接POWER的栅极PG，POWER的漏极和M5的漏极都接到VOUTP PAD，M6 的漏极接电阻R2的一端，R2的另一端接VOUTA PAD；打线电阻R3的一端接 VOUTA PAD，打线电阻R4的一端接VOUTP PAD，R4和R3的另一端接芯片输出管脚VOUT，负载电流ILOAD的正端接VOUT，负端接GND。
作为本发明的一种优选实施方式，M1、M2、M3为电流镜，宽长比相同，镜像电流相等为IBIAS。
作为本发明的一种优选实施方式，M5和M6的栅极接在同一电位，且宽长比相同。
作为本发明的一种优选实施方式，R3和R4分别为VOUTA、VOUTP PAD至芯片管脚VOUT的打线电阻。
作为本发明的一种优选实施方式，打线电阻R4的流过电流为M5和 POWER电流之和。
作为本发明的一种优选实施方式，POWER为功率管，用于驱动负载电流，其栅极为运算放大器输出。
作为本发明的一种优选实施方式，M4为过流保护控制管。
与现有技术相比，本发明提供了一种利用封装打线电阻实现过流保护的电路，具备以下有益效果：
该一种利用封装打线电阻实现过流保护的电路，在使用时，可以直接检测负载电流，不受MOSFET二级效应的影响，且可用公式精确计算，精度高，同时去掉了M7和R1，节省版图面积，相较于现有技术，本申请有效规避了现有过流保护电路的缺点，在提高过流保护精度的同时节省成本，使用效果极佳。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为现有LDO过流保护电路的结构示意图；
图2为本发明一种利用封装打线电阻实现过流保护的电路的结构示意图。
具体实施方式
为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本发明。
在本发明的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“设置”应做广义理解，例如，可以是固定相连、设置，也可以是可拆卸连接、设置，或一体地连接、设置；本发明中提供的用电器的型号仅供参考。对于本领域的普通技术人员而言，可以根据实际使用情况更换功能相同的不同型号用电器，对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
请参阅图1-图 2，本发明提供一种技术方案：一种利用封装打线电阻实现过流保护的电路，包括电源VDD，偏置电流IBIAS，负载电流ILOAD，PMOS管 M1、M2、M3、M4、POWER，NMOS管M5、M6，电阻R2，封装打线电阻R3、R4，打线VOUTA PAD、VOUTP PAD，芯片管脚VOUT，电源VDD的正端接VIN，负端接GND，GND接大地；PMOS管M1、M2、M3、M4、POWER的源极均接VIN，M1 的栅极和漏极短接，且与M2、M3的栅极一起接偏置电流IBIAS的正端，IBIAS负端接GND；NMOS管M5的栅极和漏极短接，NMOS管M6的栅极、M2的漏极与之相连，M6的漏极与M3的漏极相连，并且接PMOS管M4的栅极；M4的漏极接POWER的栅极PG，POWER的漏极和M5的漏极都接到VOUTP PAD，M6的漏极接电阻R2的一端，R2的另一端接VOUTA PAD；打线电阻R3的一端接 VOUTA PAD，打线电阻R4的一端接VOUTP PAD，R4和R3的另一端接芯片输出管脚VOUT，负载电流ILOAD的正端接VOUT，负端接GND。
本实施例中，M1、M2、M3为电流镜，宽长比相同，镜像电流相等为 IBIAS，所以流过R2和R3的电流等于IBIAS。
本实施例中，M5和M6的栅极接在同一电位，且宽长比相同，若M5的源极电位与M6的源极电位相等(VS5＝VS6)，则实现电流镜像。
本实施例中，R3和R4分别为VOUTA PAD、VOUTP PAD至芯片管脚VOUT 的打线电阻。
本实施例中，打线电阻R4的流过电流为M5和POWER电流之和，即 IBIAS+ILOAD。
本实施例中，POWER为功率管，用于驱动负载电流，其栅极为运算放大器输出。
本实施例中，M4为过流保护控制管。
当负载电流较小时，R4上的压差也比较小，VS5<VS6，所以VGS5>VGS6，M4 的栅极会被M3拉高，M4不导通，POWER管由现有技术中的运算放大器正常驱动。负载电流逐渐增加，R4上的压差增大，VOUTP电位抬高，当VS5>VS6， VGS5<VGS6，M4的栅极被M6拉低，POWER管栅极PG被拉高，实现过流保护。
临界点VS5＝VS6，即
R4*(IBIAS+ILOAD)＝(R2+R3)*IBIAS。
IBIAS一般为几个uA，过流保护时ILOAD一般在几百mA甚至几A，所以 IBIAS可忽略；R2一般在KΩ级别，而R3为打线电阻mΩ级别，所以R2＞＞R3。
所以上式可简化为
R4*ILOAD＝R2*IBIAS。
以上显示和描述了本发明的基本原理和主要特征和本发明的优点，对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (7)

1.一种利用封装打线电阻实现过流保护的电路，包括电源VDD，偏置电流IBIAS，负载电流ILOAD，PMOS管M1、M2、M3、M4、POWER，NMOS管M5、M6，电阻R2，封装打线电阻R3、R4，打线VOUTAPAD、VOUTP PAD，芯片管脚VOUT，其特征在于：电源VDD的正端接VIN，负端接GND，GND接大地；PMOS管M1、M2、M3、M4、POWER的源极均接VIN，M1的栅极和漏极短接，且与M2、M3的栅极一起接偏置电流IBIAS的正端，IBIAS负端接GND；NMOS管M5的栅极和漏极短接，NMOS管M6的栅极、M2的漏极与之相连，M6的漏极与M3的漏极相连，并且接PMOS管M4的栅极；M4的漏极接POWER的栅极PG，POWER的漏极和M5的漏极都接到VOUTP PAD，M6的漏极接电阻R2的一端，R2的另一端接VOUTA PAD；打线电阻R3的一端接VOUTA PAD，打线电阻R4的一端接VOUTP PAD，R4和R3的另一端接芯片输出管脚VOUT，负载电流ILOAD的正端接VOUT，负端接GND。
2.根据权利要求1所述的一种利用封装打线电阻实现过流保护的电路，其特征在于：M1、M2、M3为电流镜，宽长比相同，镜像电流相等为IBIAS。
3.根据权利要求1所述的一种利用封装打线电阻实现过流保护的电路，其特征在于：M5和M6的栅极接在同一电位，且宽长比相同。
4.根据权利要求1所述的一种利用封装打线电阻实现过流保护的电路，其特征在于：R3和R4分别为VOUTA PAD、VOUTP PAD至芯片管脚VOUT的打线电阻。
5.根据权利要求1所述的一种利用封装打线电阻实现过流保护的电路，其特征在于：打线电阻R4的流过电流为M5和POWER电流之和。
6.根据权利要求1所述的一种利用封装打线电阻实现过流保护的电路，其特征在于：POWER为功率管，用于驱动负载电流，其栅极为运算放大器输出。
7.根据权利要求1所述的一种利用封装打线电阻实现过流保护的电路，其特征在于：M4为过流保护控制管。
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