CN113380312B - 存储器阵列测试方法和系统 - Google Patents

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Abstract

本发明的实施例公开了一种存储器阵列测试方法和系统。一种测试非易失性存储器(NVM)阵列的方法，包括：将该NVM阵列加热到目标温度。在将该NVM阵列加热到该目标温度的同时，通过测量该NVM阵列的NVM单元子集的多个电流来获得电流分布，将该NVM阵列的每个NVM单元编程为逻辑高状态或逻辑低状态中的一种，并且对该NVM阵列的每个NVM单元执行第一通过/未通过(P/F)测试和第二通过/未通过(P/F)测试。基于该电流分布以及该第一P/F测试和该第二P/F测试来计算误码率。

Description

存储器阵列测试方法和系统
技术领域
本发明的实施例涉及存储器阵列测试方法和系统。
背景技术
在一些应用中，集成电路(IC)包括将数据存储在非易失性存储器(NVM)单元中的存储器电路，其中，当IC断电时，数据不会丢失。NVM单元的类型包括：磁阻式随机存取存储器(MRAM)单元，包括磁隧道结(MTJ)；电阻式随机存取存储器(RRAM)单元，包括固态层。诸如MRAM和RRAM单元等NVM单元可被编程为代表存储的逻辑状态的相对高电阻状态和低电阻状态。通常，为了确定存储在NVM单元中的逻辑状态，基于NVM单元的电阻生成具有电流值的电流信号。
发明内容
根据本发明实施例的一个方面，提供了一种测试非易失性存储器(NVM)阵列的方法，方法包括：将NVM阵列加热到目标温度；在将NVM阵列加热到目标温度的同时：测量NVM阵列的NVM单元子集的多个电流，从而获得电流分布；将NVM阵列的每个NVM单元编程为逻辑高状态或逻辑低状态中的一种；以及对NVM阵列的每个NVM单元执行第一通过/未通过(P/F)测试和第二通过/未通过(P/F)测试；以及基于电流分布以及第一P/F测试和第二P/F测试来计算误码率。
根据本发明实施例的另一个方面，提供了一种非易失性存储器(NVM)阵列测试系统，包括：测试室；测试装置；处理器；以及非瞬时计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，非瞬时计算机可读存储介质和计算机程序代码被配置为使用处理器以使系统：将测试室设定到目标温度，测试室包含NVM阵列；在将测试室设定到目标温度的同时：使用测试装置测量NVM阵列的NVM单元子集的多个电流，从而获得电流分布；将NVM阵列的每个NVM单元编程为逻辑高状态或逻辑低状态中的一种；对每个NVM单元进行编程后，立即对NVM阵列的每个NVM单元执行第一通过/未通过(P/F)测试；以及在执行延迟之后，对NVM阵列的每个NVM单元执行第二P/F测试；以及基于电流分布以及第一P/F测试和第二P/F测试来计算误码率。
根据本发明实施例的又一个方面，提供了一种测试磁阻随机存取存储器(MRAM)阵列的方法，方法包括：将测试室设定到目标温度，测试室包含包括MRAM阵列的晶圆；在将测试室设定到目标温度的同时：将MRAM单元子集中的每个MRAM单元编程为逻辑高状态和逻辑低状态中的每种；在将MRAM单元子集的MRAM单元中的每个编程为逻辑高状态和逻辑低状态中的每种之后，测量MRAM单元子集中的每个MRAM单元的对应的第一电流值和第二电流值，从而获得电流分布的对应的第一部分和第二部分；将MRAM阵列的每个MRAM单元编程为逻辑高状态或逻辑低状态中的一种；通过使用MRAM阵列的读出放大器执行第一通过/未通过(P/F)测试，以基于第一MRAM单元电流值和阈值电平对MRAM阵列的每个MRAM单元进行第一逻辑状态确定；在执行第一P/F测试之后，执行预定的延迟；以及在执行预定延迟之后，通过使用读出放大器执行第二P/F测试，以基于第二MRAM单元电流值和阈值电平对MRAM阵列的每个MRAM单元进行第二逻辑状态确定；以及通过将第二P/F测试的结果与第一P/F测试的结果进行比较计算误码率，并基于电流分布来调整误码率。
附图说明
当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
图1是根据一些实施例的测试NVM阵列的方法的流程图。
图2A至图2D是根据一些实施例的NVM阵列测试参数的表示。
图3A和图3B是根据一些实施例的包括NVM单元的半导体晶圆的示图。
图4是根据一些实施例的NVM阵列测试系统的示图。
图5是根据一些实施例的测试系统控制器的框图。
图6是根据一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供用于实施提供的主题的不同特征的许多不同实施例或示例。下面描述了元件、值、操作、材料、布置等的具体示例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。可以设想其他的元件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在各种实施例中，一种方法可在测试系统上执行，并且包括在将NVM阵列加热到目标温度的同时执行一系列操作，从而将从NVM单元子集获得的电流分布用于补偿位状态确定错误。通过在被编程为逻辑高状态和逻辑低状态中的每种之后，通过测量NVM单元子集中的每个NVM单元的电流来获得电流分布。然后，将NVM阵列的每个NVM单元编程为逻辑高状态或逻辑低状态中的一种，然后对NVM阵列的每个NVM单元执行第一通过/未通过(P/F)测试和第二通过/未通过(P/F)测试。在一些实施例中，对于未通过第二P/F测试的每个NVM单元，还测量了未通过电流。通过基于电流分布、P/F测试和未通过电流(如果适用)计算误码率，误码率是基于在目标温度下获得的数据而无需对NVM阵列中所有NVM单元进行电流测量。
在通过在上升到目标温度之前对NVM单元进行编程并在从目标温度下降之后确定位状态来获得数据的方法中，在加热和冷却期间会引入位保持错误。与这种方法相比，基于在目标温度下获得的数据的误码率可避免在加热和冷却期间引入的此类错误，从而提高了准确性。另外，由于NVM读取窗口通常会随着温度的升高而缩小，因此使用电流分布和未通过电流(如果适用)计算误码率可补偿目标温度下相对较快的P/F测试中的错误判断。与包括在目标温度下对NVM阵列的所有NVM单元进行电流测量的方法相比，测试时间因此得以缩短，并且能够在NVM读取窗口显著退化的情况下针对高目标温度启用误码率计算。
图1是根据一些实施例的测试存储器阵列的方法100的流程图。方法100可用于存储器阵列测试系统，例如下面关于图4讨论的NVM阵列测试系统400。
图1示出了方法100的操作顺序，仅用于说明的目的；方法100的操作能够同时执行或以与图1所示不同的顺序执行。在一些实施例中，除了图1中所示的操作之外，还在图1中所示的操作之前、之间、期间和/或之后执行操作。在一些实施例中，方法100的操作是制造IC(例如，处理器、逻辑、存储器或信号处理电路等)的方法的子集。
方法100的一些或全部操作能够使用包括存储器阵列的半导体晶圆(例如，包括下面关于图3A和图3B讨论的MRAM阵列300MA的半导体晶圆300)来执行。
方法100的一些或全部操作能够由处理器(例如，下面关于图5讨论的处理器502)执行。方法100的一些或全部操作能够作为在IC制造行业中执行的制造过程的一部分(例如，例如下面关于图6讨论的IC制造厂650)来执行。
图2A至图2D是根据一些实施例的NVM阵列测试参数的表示。图2A至图2D描绘了根据一个或多个实施例的对应于方法100的一些或全部的执行的非限制性实例。图2A描绘了电流分布200的非限制性实例，图2B描绘了电流分布200H的非限制性实例，并且图2C和图2D中的每一个描绘了误码分布200BE的非限制性实例。
在操作110，在一些实施例中，将NVM阵列加热到目标温度，例如，下面关于图2A至图2D和图4讨论的目标温度Tg。NVM阵列是包括多个NVM单元的IC，例如，包括下面关于图3A和图3B讨论的MRAM单元300MC的实例的MRAM阵列300MA，每个NVM单元被配置为响应于一个或多个选择信号(例如，字线信号)通过一个或多个选择晶体管耦合到位线和/或感测线中的一个或两个。每个NVM单元均是包括一个或多个元件的IC，该一个或多个元件被配置为可编程为与加电或断电状态无关而保持的第一电阻级和第二电阻级中的每个，该NVM单元因此被认为是非易失性和可重新配置的。因此，第一电阻级和第二电阻级能够表示对应的第一可编程逻辑状态和第二可编程逻辑状态。在各种实施例中，第一电阻级对应于所存储的逻辑高状态或逻辑低状态中的一种，而第二电阻级对应于所存储的逻辑高状态或逻辑低状态中的另一种。
在一些实施例中，NVM阵列包括布置为一个或多个组和/或阵列部分(例如，层)的NVM单元。在一些实施例中，NVM阵列包括在128千比特(kb)至64兆比特(Mb)范围内的多个NVM单元。在一些实施例中，NVM阵列包括在1Mb至16Mb范围内的多个NVM单元。随着NVM单元的数量增加，在各种操作(例如，编程和读取操作)中访问NVM阵列的每个NVM单元所需的时间增加。
加热NVM阵列包括将NVM阵列加热到室温以上的目标温度，例如23摄氏度(℃)。在一些实施例中，加热NVM阵列包括将NVM阵列加热到50℃至200℃范围内的目标温度。在一些实施例中，加热NVM阵列包括将NVM阵列加热到75℃至125℃范围内的目标温度。目标温度的升高对应于一个或多个NVM特性的变化：基于保留编程的逻辑状态而加速故障；扩大了电阻级分布，从而缩小了用于测量用来在读取操作中区分编程逻辑状态的合成电流的窗口；和/或提高了基于用于确定保留错误率的读取操作来区分编程逻辑状态时对错误的敏感度。
在各种实施例中，NVM阵列被包括在半导体晶圆或IC封装中，并且加热NVM阵列包括将对应的半导体晶圆或IC封装加热到目标温度。在一些实施例中，NVM阵列被包括在测试室中的半导体晶圆或IC封装中，该测试室例如下面关于图4讨论的测试室430，在一些实施例中也被称为热室，并且加热NVM阵列包括将测试室设定到目标温度，例如目标温度Tg。在一些实施例中，NVM阵列被包括在定位在包括加热装置的台板上的半导体晶圆中，在一些实施例中，该加热装置也被称为热夹具，并且加热NVM阵列包括将台板设定到目标温度，例如目标温度Tg。
在各种实施例中，加热NVM阵列包括将NVM阵列电连接到测试装置，例如，下面关于图4讨论的测试装置420。在各种实施例中，将NVM阵列电连接到测试装置包括使包括NVM阵列的半导体晶圆与一个或多个晶圆探针接触，或将包括NVM阵列的IC封装插入例如位于负载板上的插座中。
在一些实施例中，NVM阵列是嵌入式NVM，例如，包括在IC(例如，片上系统(SoC))中的嵌入式MRAM(eMRAM)，并且加热NVM阵列包括加热IC。在一些实施例中，NVM阵列是包括在半导体晶圆或IC封装中的多个NVM阵列中的一个，并且加热NVM阵列包括加热多个NVM阵列。
在一些实施例中，加热NVM阵列包括使用测试控制器，例如下面关于图4讨论的测试控制器410，以将测试室设定到目标温度，例如目标温度Tg。在一些实施例中，加热NVM阵列包括使用温度控制电路，例如下面关于图4讨论的测试装置420的温度控制电路422。
在一些实施例中，加热NVM阵列包括使用处理器，例如下面关于图5讨论的处理器502，以将测试室或台板设定到目标温度。在一些实施例中，加热NVM阵列包括执行一个或多个指令集，例如，存储在下面关于图5讨论的非瞬时计算机可读存储介质504中的计算机程序代码506的温度控制程序507。
在一些实施例中，加热NVM阵列包括从非瞬时计算机可读存储介质或网络接口或用户接口接收目标温度，例如，从均在下面关于图5讨论的非瞬时计算机可读存储介质504、网络接口512或I/O接口510和用户接口542接收包括目标温度的测试标准522。
在操作120处，通过测量NVM阵列的NVM单元子集的多个电流来获得电流分布。在将NVM阵列加热到目标温度的同时，例如在将测试室(例如，下面关于图4讨论的测试室430)设定到目标温度(例如，目标温度Tg)的同时，获得电流分布。
在一些实施例中，测量NVM单元子集的多个电流包括测量预定NVM单元子集的多个电流。在一些实施例中，测量NVM单元子集的多个电流包括选择NVM阵列的NVM单元子集。在一些实施例中，测量NVM单元子集的多个电流包括从非瞬时计算机可读存储介质或网络接口或用户接口接收对NVM单元子集的选择，例如，从均在下面关于图5讨论的非瞬时计算机可读存储介质504、网络接口512或I/O接口510接收包括选择的测试标准522。
在各种实施例中，测量NVM单元子集的多个电流包括测量分布在整个NVM阵列中的单个NVM单元块或不连续NVM单元个体和/或组的电流。
在一些实施例中，测量NVM单元子集的多个电流包括基于NVM阵列的NVM单元的数量(例如诸如1/1000的预定分数)的具有多个NVM单元的NVM单元子集。在一些实施例中，测量NVM单元子集的多个电流包括基于先前计算的误码率(例如，诸如1/10的预定分数)的具有多个NVM单元的NVM单元子集。
在一些实施例中，测量NVM单元子集的多个电流包括NVM单元数量范围从128位至256kb的NVM单元子集。在一些实施例中，测量NVM单元子集的多个电流包括NVM单元数量范围从512位至128kb的NVM单元子集。随着NVM单元的数量增加，在各种操作(例如，编程和读取操作)中访问NVM单元子集中的每个NVM单元所需的时间增加。
测量NVM单元子集的多个电流包括：将NVM单元子集中的每个NVM单元编程为逻辑高状态或逻辑低状态中的一种；在被编程为逻辑高状态或逻辑低状态中的一种之后测量NVM单元子集中的每个NVM单元的第一电流值，从而获得电流分布的第一部分；将NVM单元子集中的每个NVM单元编程为逻辑高状态或逻辑低状态中的另一种；在被编程为逻辑高状态或逻辑低状态中的另一种之后测量NVM单元子集中的每个NVM单元的第二电流值，从而获得电流分布的第二部分。
测量NVM单元子集的多个电流由此包括将NVM单元子集中的每个NVM单元编程为逻辑高状态和逻辑低状态中的每种，并且在被编程为逻辑高状态和逻辑低状态中的每种之后，测量NVM单元子集中的每个NVM单元的对应的第一电流值和第二电流值，从而获得电流分布的对应的第一部分和第二部分。
在一些实施例中，将NVM单元编程(例如，将NVM单元子集中的每个NVM单元编程)为逻辑高状态和低状态中的每种包括改变MRAM单元的磁性层(例如，下面关于图3B讨论的磁性层300M1)的磁性取向。
在图2A中描绘的非限制性实例中，电流分布200包括在x轴上绘制的测量的NVM单元电流值Ic和在y轴上绘制的对应的NVM单元数量N。电流分布200包括：部分200A，包括在将NVM单元子集中的每个NVM单元编程为逻辑高状态之后测量的电流值Ic；以及部分200B，包括在将NVM单元子集中的每个NVM单元编程为逻辑低状态之后测量的电流值Ic。
在图2A所示的实施例中，出于说明的目的，部分200A和200B是基于离散电流值Ic和对应NVM单元数量N的最佳拟合曲线。在一些实施例中，电流分布(例如，电流分布200)包括其中离散值Ic和NVM单元数量N被保留的部分，例如直方图，其中电流值Ic被分成多个区间，并且NVM单元数量N对应于在多个区间的每个间隔内具有测量的电流值Ic的NVM单元数量。
电流值I1表示部分200B的最小电流值Ic，电流值I2表示部分200A的最大电流值Ic。在图2A所示的实施例中，电流值I2大于电流值I1，使得部分200A和200B在从电流值I1到电流值I2的电流值Ic的范围上重叠。在一些实施例中，电流值I2小于电流值I1，使得部分200A和200B不重叠。
阈值电平Isa表示在读取操作中例如外部电路或读出放大器(诸如，下面关于图3A和图3B讨论的读出放大器300SA)可用的电流值，以确定给定NVM单元的逻辑状态，如下面进一步讨论。在一些实施例中，逻辑高状态对应于小于或等于阈值电平Isa的测量电流值，而逻辑低状态对应于大于阈值电平Isa的测量电流值。
在图2A所示的实施例中，阈值电平Isa在电流值I1与I2之间，使得部分200A和200B的重叠区域包括小于和大于阈值电平Isa的电流值Ic。在各种实施例中，阈值电平Isa小于电流值I1，使得部分200A和200B的重叠区域仅包括大于阈值电平Isa的电流值Ic，或者阈值电平Isa大于电流值I2，使得部分200A和200B的重叠区域仅包括小于阈值电平Isa的电流值Ic。
部分200A下方的区域Aa和部分200B下方的区域Ab中的每个对应于NVM单元子集中的NVM单元的总数。区域Aam对应于在被编程为逻辑高状态之后具有大于阈值电平Isa的电流值Ic的NVM单元的总数的一部分，区域Abm对应于在被编程为逻辑低状态之后具有小于阈值电平Isa的电流值Ic的NVM的单元总数的一部分。
因此，在将NVM单元子集编程为逻辑高状态之后，基于阈值电平Isa的读取操作将错误地确定NVM单元数量Aam的逻辑低状态，而正确地确定等于Aa–Aam的NVM单元数量的逻辑高状态。类似地，在将NVM单元子集编程为逻辑低状态之后，基于阈值电平Isa的读取操作将错误地确定NVM单元数量Abm的逻辑高状态，而正确地确定等于Ab–Abm的NVM单元数量的逻辑低状态。
对具有未知状态并且仅基于电流值Ic与阈值电平Isa的比较的NVM单元进行的读取操作因此包括基于错误确定的潜在错误。基于电流分布200，对于两种情况中的每一种，通过错误确定的数量除以正确确定的数量，得出NVM逻辑状态的错误确定的百分比。
在第一种情况下，Ic的测量值小于或等于阈值电平Isa，正确的确定对应于逻辑高状态，错误率Herr等于NVM单元具有逻辑低状态的错误确定的百分比，由下式给出：
Herr＝Abm/(Aa–Aam)。 (1)
错误率Herr对于数量Abm的任何非零值都具有非零值，并且最大值等于对应于数量Aam的零值的数量Abm。
在第二种情况下，Ic的测量值大于阈值电平Isa，正确的确定对应于逻辑低状态，并且错误率Lerr等于NVM单元具有逻辑高状态的错误确定的百分比，由下式给出：
Lerr＝Aam/(Ab–Abm)。 (2)
错误率Lerr对于数量Aam的任何非零值都具有非零值，并且最大值等于对应于数量Abm的零值的数量Aam。
图2B描绘了对应于测量值Ic小于或等于阈值电平Isa的第一情况的分布200H的非限制性实例。分布200H的第一部分200HT和第二部分200HF分别对应于基于测量值Ic小于或等于阈值电平Isa而正确和错误地确定逻辑高状态的NVM单元，
为了说明的目的，简化了图2B所示的实施例。在一些实施例中，第一部分200HT和第二部分200HF重叠和/或具有不同于图2B所示的相对尺寸和形状。
在图2B中描绘的非限制性实例中，基于电流分布200的错误率Herr对应于相对于部分200HT下方的区域的部分200HF下方的区域。对应于分布200H的NVM单元数量NHmeas能够基于Herr进行修改，以提供对应于部分200HT的调整后的NVM单元数量NHadj，由下式给出：
NHadj＝NHmeas(1–Herr)。 (3)
在该非限制性实例中，对于任何非零的错误率Herr值，基于阈值电平Isa确定为具有逻辑高状态的NVM单元数量NHmeas由此减少了错误率Herr，以提供对应于正确地确定为具有逻辑高状态的NVM单元的调整后的NVM单元数量NHadj。
如由图2B中描绘的并且在下面关于操作160进一步讨论的非限制性实例所示，基于阈值电平Isa和电流分布200的错误率Herr和Lerr中的每个由此可用于误码率计算中。
在各种实施例中，阈值电平Isa具有预定值或基于所测量的电流值计算出的值。在一些实施例中，从非瞬时计算机可读存储介质或网络接口或用户接口接收预定值，例如，包括在从均在下面关于图5讨论的非瞬时计算机可读存储介质504、网络接口512或I/O接口510和用户接口542接收的测试标准522中。
在一些实施例中，计算阈值电平Isa包括定义对应于阈值电平Isa的电流值，使得小于或等于阈值电平Isa的部分200A的电流值Ic的一部分和/或大于阈值电平Isa的部分200B的电流值Ic的一部分中的一个或组合(例如，平均值)被最大化。
在一些实施例中，测量NVM单元子集的多个电流包括使用测试装置，例如，测试装置420，该测试装置在一些实施例中包括下面关于图4进行讨论的读/写(R/W)电路424。在一些实施例中，测量NVM单元子集的多个电流包括使用测试控制器，例如下面关于图4讨论的测试控制器410，以执行对应的多个电流测量。
在一些实施例中，测量NVM单元子集的多个电流包括使用处理器，例如，下面关于图5讨论的处理器502，以执行对应的多个电流测量。在一些实施例中，测量NVM单元子集的多个电流包括执行一个或多个指令集，例如，存储在下面关于图5讨论的非瞬时计算机可读存储介质504中的计算机程序代码506的NVM阵列控制程序509。
在一些实施例中，通过测量NVM单元子集的多个电流来获得电流分布包括：输出电流分布或阈值电平Isa中的一个或两个和/或将其存储在非瞬时计算机可读存储介质或网络接口或用户接口中，例如，输出包括阈值电平Isa的电流分布524和/或测试标准522和/或将其存储在非瞬时计算机可读存储介质504、网络接口512或I/O接口510中，均在下面关于图5讨论。
在操作130中，将NVM阵列的每个NVM单元编程为逻辑高状态或逻辑低状态中的一种。在将NVM阵列加热到目标温度的同时，例如，在将测试室(例如，下面关于图4所讨论的测试室430)设定到目标温度(例如，目标温度Tg)的同时，对NVM阵列的每个NVM单元进行编程。
对NVM阵列的每个NVM单元进行编程以上面关于编程NVM单元所讨论的方式执行，作为在操作120中测量NVM单元子集的多个电流的一部分。在一些实施例中，对NVM阵列的每个NVM单元进行编程包括对下面关于图3A和图3B讨论的MRAM阵列的每个MRAM单元300MC、300MA进行编程。
在操作140中，对MRAM阵列的每个MRAM单元执行第一P/F测试和第二P/F测试。在操作130中将NVM阵列的每个NVM单元编程为逻辑高状态或逻辑低状态中的一种之后，立即执行第一P/F测试。在一些实施例中，术语“立即”对应于在对NVM阵列的NVM单元进行编程后执行短暂延迟或不执行延迟之后执行第一P/F测试，使得经过的时间间隔具有小于预定值的值。在一些实施例中，立即执行第一P/F测试包括连续地执行计算机程序代码，例如下面关于图5讨论的计算机程序代码506。
在一些实施例中，经过的时间间隔具有小于30秒的值。在一些实施例中，经过的时间间隔具有小于5秒的值。在一些情况下，经过的时间间隔具有小于1秒的值。
在一些实施例中，执行第一P/F测试包括使用NVM阵列的读出放大器，以基于第一NVM单元电流值和阈值电平(例如，上面关于操作120讨论的阈值电平Isa)对NVM阵列的每个NVM单元进行第一逻辑状态确定。在执行第一P/F测试后执行延迟；在一些实施例中，该延迟是预定延迟。在执行延迟之后，通过使用读出放大器执行第二P/F测试，以基于第二NVM单元电流值和阈值电平对NVM阵列的每个NVM单元进行第二逻辑状态确定。在一些实施例中，执行第一P/F测试和第二P/F测试包括使用NVM阵列外部的电路，例如，下面关于图4讨论的判定电路426。
在将NVM阵列加热到目标温度的同时，例如，在将测试室(例如，下面关于图4所讨论的测试室430)设定到目标温度(例如，目标温度Tg)的同时，执行第一P/F测试、延迟执行和第二P/F测试中的每个。
阈值电平定义小于或等于对应于逻辑高状态或逻辑低状态的阈值电平的第一组电流值，以及大于对应于逻辑高状态或逻辑低状态中的另一种的阈值电平的第二组电流值。确定NVM单元的逻辑状态包括使用读出放大器或外部电路来测量对应NVM单元的电流值，将测量值与阈值电平进行比较，并输出指示对应于第一组电流值或第二组电流值的测量电流值的数据信号，例如逻辑位。
当由读出放大器或外部电路输出的数据信号指示的逻辑高状态或逻辑低状态与先前编程的逻辑高状态或逻辑低状态(例如，在操作130中)匹配时，认为NVM单元通过了P/F测试的第一P/F测试和第二P/F测试。当由读出放大器或外部电路输出的数据信号指示的逻辑高状态或逻辑低状态与先前编程的逻辑高状态或逻辑低状态不匹配时，认为NVM单元未通过P/F测试。
在各种实施例中，阈值电平是预定阈值电平，例如，在NVM阵列中被编程或硬编码的电流值，或者是可变阈值电平，例如，由NVM阵列确定或由NVM阵列从外部电路接收的电流值。在一些实施例中，阈值电平是从测试装置(例如，下面关于图4讨论的测试装置420，包括判定电路426)接收。在一些实施例中，阈值电平是上面关于操作120讨论的阈值电平Isa。
图2C描绘基于在操作130中将NVM阵列的每个NVM单元编程为逻辑高状态或逻辑低状态并在操作140中执行第一P/F测试和第二P/F测试，对应于通过和未通过的NVM单元的误码分布200BE的非限制性实例。图2C示出基于沿x轴的时间和沿y轴的NVM单元数量N的误码分布200BE。在对应于第一P/F测试的时间T0和对应于第二P/F测试的时间TD中的每一个上绘制了通过单元数量NP和未通过单元数量NF。
在时间T0处，通过单元数量NP具有值P0，而未通过单元数量NF具有值F0。在时间TD处，通过单元数量NP具有值PD，而未通过单元数量NF具有值FD。如图2C所示，值PD小于值P0，反映了通过单元数量NP随时间而减少，而值FD大于值F0，反映了未通过单元数量NF随时间而增加。
值P0、PD、F0和FD基于第一P/F测试和第二P/F测试，其中，使用阈值电平Isa确定单元状态，使得值P0、PD、F0和FD中的每个都可能包括上面关于操作120所讨论的错误地确定为具有逻辑高状态或逻辑低状态的单元的数量。因此，如下面关于操作160和图2D所讨论，值P0，PD、F0和FD中的每个都能够被调整以补偿这种错误确定。
对NVM阵列的每个NVM单元执行第一P/F测试和第二P/F测试包括存储未通过第一P/F测试或第二P/F测试中的至少一个的NVM单元的地址。存储NVM单元的地址包括存储未通过第一P/F测试的每个NVM单元的地址。在一些实施例中，存储NVM单元的地址还包括存储未通过第二P/F测试的每个NVM单元的地址。在各种实施例中，存储地址包括输出地址和/或将其存储在非瞬时计算机可读存储介质或网络接口或用户接口上，例如，输出未通过单元地址526和/或将其存储在非瞬时计算机可读存储介质504、网络接口512或I/O接口510中，均在下面关于图5讨论。
在各种实施例中，执行延迟包括执行预定延迟或执行从一个或多个测试标准(例如，目标温度)得出的延迟。在一些实施例中，执行延迟包括执行从非瞬时计算机可读存储介质或网络接口或用户接口接收的延迟，例如，从均在下面关于图5讨论的非瞬时计算机可读存储介质504、网络接口512或I/O接口510接收包括延迟的测试标准522。
在一些实施例中，执行延迟包括执行值在1分钟至60分钟范围内的延迟。在一些实施例中，执行延迟包括执行值在5分钟至15分钟范围内的延迟。在给定的目标温度下，延迟的增加对应于基于编程逻辑状态保留的未通过数量的增加以及总体测试时间的增加。
在一些实施例中，对NVM阵列的每个NVM单元执行第一P/F测试和第二P/F测试包括使用测试装置，例如，测试装置420，该测试装置在一些实施例中包括下面关于图4讨论的判定电路426。在一些实施例中，对NVM阵列的每个NVM单元执行第一P/F测试和第二P/F测试包括使用测试控制器，例如，下面关于图4讨论的测试控制器410。
在一些实施例中，对NVM阵列的每个NVM单元执行第一P/F测试和第二P/F测试包括使用处理器，例如，下面关于图5讨论的处理器502。在一些实施例中，测量NVM单元子集的多个电流包括执行一个或多个指令集，例如，存储在下面关于图5讨论的非瞬时计算机可读存储介质504中的计算机程序代码506的NVM阵列控制程序509。
在操作150中，在一些实施例中，测量对应于未通过第二P/F测试的NVM单元的未通过电流。在将NVM阵列加热到目标温度的同时，例如，在将测试室(例如，下面关于图4所讨论的测试室430)设定到目标温度(例如，目标温度Tg)的同时，测量对应于未通过第二P/F测试的NVM单元的未通过电流。
以上面关于在操作120中测量NVM单元子集的多个电流所讨论的方式，测量对应于未通过第二P/F测试的NVM单元的未通过电流。
在一些实施例中，测量对应于未通过第二P/F测试的NVM单元的未通过电流包括使用对应于未通过第二P/F测试的NVM单元的所存储的地址信息，例如，存储在下面关于图3A和图3B讨论的MRAM阵列300MA或下面关于图4讨论的测试装置420中的地址信息，或存储在下面关于图5讨论的非瞬时计算机可读存储介质504中的未通过单元地址526。
在一些实施例中，测量对应于未通过第二P/F测试的NVM单元的未通过电流包括输出测量的未通过电流和/或将其存储在非瞬时计算机可读存储介质或网络接口或用户接口中，例如，输出测试标准522、电流分布524或包括未通过电流的未通过单元地址526中的一个和/或将其存储在非瞬时计算机可读存储介质504、网络接口512或I/O接口510中，均在下面关于图5讨论。
在操作160中，基于电流分布以及第一P/F测试和第二P/F测试来计算误码率。在一些实施例中，在将NVM阵列加热到目标温度的同时，例如在将测试室(例如，下面关于图4讨论的测试室430)设定到目标温度(例如，目标温度Tg)的同时，计算误码率。在一些实施例中，在将NVM阵列从目标温度冷却到或设定到新目标温度的同时和/或之后，例如在将测试室(例如，下面关于图4讨论的测试室430)设定到室温或不同于目标温度的温度的同时，计算误码率。
计算误码率(在一些实施例中称为保留错误率)包括计算对应于未通过第一P/F测试或第二P/F测试中的一个或两个的NVM单元的误码的数量与NVM阵列中的NVM单元的总数量的比率。在各个实施例中，该比率基于未通过第一P/F测试的NVM单元的数量、未通过第二P/F测试的NVM单元的数量，或未通过第一P/F测试的单元的数量与未通过第二测试的NVM单元的数量的差。
在一些实施例中，计算误码率包括针对未通过第二N/F测试的每个NVM单元，例如通过将NVM单元的地址与先前未通过第一P/F测试的NVM单元的存储地址进行比较，来获得第一P/F测试的对应结果。将第二P/F测试结果与第一P/F测试结果进行比较，并且确定通过第一P/F测试但未通过第二P/F测试的NVM单元被确定为未通过位保持测试。
在一些实施例中，计算误码率包括计算初始误码率Ri(或者称为初始位保留错误率Ri)，作为基于被确定为未通过位保持测试的NVM单元的数量相对于NVM阵列中NVM单元的总数量的比率。初始误码率Ri基于电流分布，例如，基于根据上面关于图2A和图2B讨论的电流分布200计算出的错误率Herr或Lerr进行调整。
在一些实施例中，在操作130中，将NVM阵列的每个NVM单元编程为逻辑低状态，并且初始误码率Ri对应于基于大于阈值电平Isa的电流值被确定已由于未通过第一P/F测试和/或第二P/F测试而转到逻辑高状态的NVM单元。如上面关于图2B所讨论，基于阈值电平Isa被确定为具有逻辑高状态的NVM单元的数量减少了基于电流分布200的错误率Herr。因此，基于被确定为具有逻辑高状态的NVM单元的数量的初始误码率Ri被类似地调整以计算误码率
BER＝Ri*(1–Herr) (4)
在一些实施例中，在操作130中，将NVM阵列的每个NVM单元编程为逻辑高状态，并且初始误码率Ri对应于基于小于或等于阈值电平Isa的电流值被确定已由于未通过第一P/F测试和/或第二P/F测试而转到逻辑低状态的NVM单元。在这种情况下，基于被确定为具有逻辑低状态的NVM单元的数量的初始误码率Ri类似地基于误码率Lerr被调整以计算误码率。
BER＝Ri*(1–Lerr) (5)
图2D描绘了上面关于操作140和图2C所讨论的误码分布200BE的非限制性实例，该误码分布包括对应于特定实施例的由错误率Herr或Lerr调整的NVM单元的数量。
在时间T0处，施加错误率Herr或Lerr使未通过单元数量NF具有从值F0减少的调整值F0A，从而使通过单元数量NP具有从值P0增加的调整值P0A。
在时间TD处，施加错误率Herr或Lerr使未通过单元数量NF具有从值FD减小的调整值FDA，从而使通过单元数量NP具有从值PD增加的调整值PDA。
在各种实施例中，对应于未通过第一P/F测试或第二P/F测试中的一个或两个的NVM单元的误码的数量与NVM阵列中的NVM单元的总数量的比率减小，如图2D所示，使得误码率被调整，以补偿上述P/F测试中的状态确定错误。
上述误码率计算是出于说明目的而提供的非限制性实例。在各种实施例中，计算误码率包括基于电流分布以及第一P/F测试和第二P/F测试来以其他方式计算误码率。
在一些实施例中，计算误码率包括使用处理器，例如下面关于图5讨论的处理器502。
在操作170中，在一些实施例中，重复操作110至160中的一些或全部。在一些实施例中，目标温度是多个目标温度中的一个目标温度，例如，包括在下面关于图5讨论的非瞬时计算机可读存储介质504中存储的测试标准522中，并且重复操作110至160中的一些或全部包括重复操作110，从而将NVM阵列加热到多个目标温度中的每个目标温度。
在一些实施例中，重复操作110至160中的一些或全部包括重复操作120，从而基于计算出的超出限制的误码率通过测量多个目标温度中的每个目标温度下的电流和/或通过测量NVM阵列的一个或多个其他NVM单元子集(例如，具有比第一子集更多的NVM单的第二子集)的电流来获得一个或多个其他电流分布。
在一些实施例中，重复操作110至160中的一些或全部包括重复操作130至160，从而计算基于将NVM阵列的每个NVM单元编程为高逻辑状态或低逻辑状态中的一种的第一误码率和基于将NVM阵列的每个NVM单元编程为高逻辑状态或低逻辑状态中的另一种的第二误码率。
在一些实施例中，重复操作110至160中的一些或全部是制造过程(例如，下面关于图6讨论的制造过程)的表征过程(例如，可靠性研究)的一部分。
在操作180，在一些实施例中，NVM阵列状态信息被存储在存储器件中。NVM阵列状态信息是基于执行操作110至170中的一些或全部由此计算至少一个误码率的信息。
在各种实施例中，NVM阵列状态信息包括至少一个计算出的误码率、NVM单元P/F状态指示符，一个或多个NVM阵列P/F状态或资格指示符、NVM阵列纠错信息或晶圆P/F状态或资格指示器中的一个或多个。
在各种实施例中，将NVM阵列状态信息存储在存储器件中包括输出测量的未通过电流和/或将其存储在非瞬时计算机可读存储介质或网络接口或用户接口中，例如，输出状态信息528和/或将其存储在非瞬时计算机可读存储介质504、网络接口512或I/O接口510中，均在下面关于图5讨论。
在操作190中，在一些实施例中，执行基于误码率计算的制造活动。在一些实施例中，执行制造活动包括，基于所计算的误码率小于或等于故障极限，接受晶圆和/或NVM阵列，使得例如通过执行一个或多个晶圆切割和封装操作来继续制造流程。在一些实施例中，执行制造活动包括，基于所计算的误码率大于故障极限，拒绝晶圆和/或NVM阵列，使得例如通过从制造流程转移晶片或NVM并执行故障分析，来改变或中断制造流程。
在一些实施例中，执行制造活动包括，基于误码率计算，例如基于上面和下面关于图5讨论的未通过单元地址526，执行NVM阵列纠错操作，例如，重新配置NVM阵列。
在一些实施例中，执行制造活动包括，基于误码率计算来调整一个或多个制造流程标准，例如，基于来自误码率计算的反馈(例如，上面和下面关于图5讨论当前分布524、未通过单元地址526和/或状态信息528)来调整适用于下面关于图6讨论的制造流程的一个或多个标准。
通过执行方法100的部分或全部操作，基于电流分布以及第一P/F测试和第二P/F测试计算误码率，使得误码率基于目标温度下获得的数据而无需对NVM阵列中所有NVM单元进行电流测量。
与在达到目标温度之前和之后获得数据的方法相比，通过避免在加热和冷却期间引入错误，基于通过在目标温度下执行方法100的相关操作而获得的数据获得的误码率具有更高的准确性。另外，由于NVM读取窗口通常会随着温度的升高而缩小，因此使用电流分布计算误码率可补偿目标温度下相对较快的P/F测试中的错误判断。与包括在目标温度下对NVM阵列的所有NVM单元进行电流测量的方法相比，测试时间因此得以缩短，并且能够在NVM读取窗口显著退化的情况下针对高目标温度启用误码率计算。
图3A和图3B是根据一些实施例的包括存储器阵列300MA的至少一个实例的半导体晶圆300的示图，该存储器阵列300MA包括存储器单元300MC的实例。半导体晶圆300可用作方法100中，作为基于包括MRAM单元300MC的实例的MRAM阵列300MA的至少一个实例来计算一个或多个NVM阵列误码率的一部分，如上面关于图1至图2D所讨论。
图3A是包括MRAM阵列300MA的至少一个实例的半导体晶圆300的示图，图3A中描绘了单个实例。为了说明的目的，简化了图3A。在各种实施例中，除了和/或包括MRAM阵列的至少一个实例(例如，一个或多个处理器、逻辑和/或SoC电路等)，半导体晶圆300还包括一个或多个电路(未示出)。在各种实施例中，半导体晶圆300的元件具有除了图3A中所描绘的之外的相对尺寸、形状和/或位置。
MRAM阵列300MA的每个实例是一种存储器电路，包括MRAM单元300MC的多个实例和读出放大器300SA的至少一个实例。除了图3A中描绘的元件之外，MRAM阵列300MA的每个实例还包括电路，例如输入/输出(I/O)电路，以及电连接结构，例如位线、感测线、字线和/或探针垫，这些被配置使得MRAM阵列300MA能够用于执行方法100的一些或全部。
读出放大器300SA是电子电路，该电子电路被配置为在操作中从一个或多个选定的MRAM单元300MC接受电流，并且基于与阈值电平(例如，上面关于图1至图2D讨论的阈值电平Isa)的比较，输出指示比较结果的数据信号，例如逻辑位。在一些实施例中，读出放大器300SA被配置为输出一个或多个数据信号，该数据信号指示每个接受的MRAM单元电流的测量电流值。
图3B是MRAM单元300MC(在一些实施例中被称为MRAM器件300MC)的示意图，并且出于说明的目的而被简化。在各种实施例中，除了图3B中描绘的元件之外，MRAM单元300MC还包括除图3B中描绘的那些元件之外的一个或多个元件。
MRAM单元300MC包括MTJ结构300S和晶体管300T。MTJ结构300S包括耦合到本地位线300BL的第一端子和耦合到晶体管300T的第一源极/漏极(S/D)端子的第二端子；晶体管300T包括耦合到本地源极线300SL的第二S/D端子。晶体管300T的栅极被配置为接收电压信号WL，本地位线300BL被配置为接收电压信号VSIG1，本地源极线300SL被配置为接收电压信号VSIG2。
在图3B所示的实施例中，晶体管300T是耦合在MTJ结构300S与本地源极线300SL之间的n型晶体管。在各种实施例中，晶体管300T是p型晶体管和/或耦合在MTJ结构300S与本地位线300BL之间。
磁性层300M1和300M2设置在MTJ结构300S的两个端子之间，并且被绝缘层300I隔开。磁性层300M2具有固定磁性取向，磁性层300M1具有可配置为与磁性层300M2的磁性取向一致或相反的磁性取向。绝缘层300I被配置为传导隧穿电流，使得MTJ 300S的电阻300R具有对应于具有一致取向的磁性层300M1和300M2的第一电阻级，并且具有对应于具有相反取向的磁性层300M1和300M2的第二电阻级，该第二电阻级大于该第一电阻级。
在第一编程操作中，电压信号WL、VSIG1和VSIG2被配置为使电流Ic(上面关于图1至图2D讨论)具有足够大的第一极性和幅度，以使得磁性层300M1的磁性取向与磁性层300M2的磁性取向一致，使得MRAM单元300MC被编程为对应于电阻300R的第一电阻级的第一逻辑状态。
在第二编程操作中，电压信号WL、VSIG1和VSIG2被配置为使电流Ic具有足够大的第二极性和幅度，以使得磁性层300M1的磁性取向与磁性层300M2的磁性取向相反，使得MRAM单元300MC被编程为对应于电阻300R的第二电阻级的第二逻辑状态。
在读取操作中，电压信号WL、VSIG1和VSIG2被配置为使电流Ic具有足够小的幅度以免改变磁性层300M1的取向，并且足够大以被读出放大器300SA接受并与阈值电平进行比较。在各种实施例中，电流IRN在读取操作中具有第一极性或第二极性。
包括MRAM阵列300MA(其包括MRAM单元300MC的实例)的至少一个实例的半导体晶圆300由此被配置为使得根据方法100能够计算NVM阵列误码率，从而实现上面关于方法100讨论的一些或全部益处。
图4是根据一些实施例的NVM阵列测试系统400的示图。NVM阵列测试系统400可于方法100中，作为计算如上面关于图1至图2D讨论的一个或多个误码率的一部分。
NVM阵列测试系统400包括通过控制信号总线CTRLB电耦合到测试装置420的控制器410，以及通过温度控制总线TCB电耦合到测试室430的测试装置420。
两个或多个元件被认为是基于一个或多个直接电连接或导电路径(包括一个或多个附加电路元件，例如一个或多个开关器件或逻辑或传输门)电耦合，因此能够被控制，例如，通过晶体管或其他开关器件使其具有电阻性或断开。
控制器410是一种计算设备，该计算设备被配置为根据执行上面关于图1讨论的方法100的一个或多个操作来在控制信号总线CTRLB上生成一个或多个控制信号CRTL。在一些实施例中，控制器410是下面关于图5讨论的测试系统控制器500。
测试装置420是一个或多个电气和/或机电组件，其被配置为接收控制信号总线CTRLB上的控制信号CTRL，并且响应于控制信号CTRL，例如通过在温度控制总线TCB上产生一个或多个温度控制信号TCS，执行下面讨论的方法100的一个或多个操作。
测试室430是机电组件，其包括被配置为容纳半导体晶圆(例如，半导体晶圆300，包括上面关于图3A和图3B讨论的MRAM阵列300MA的至少一个实例)的外壳(未示出)，并且响应于一个或多个温度控制信号TCS，控制外壳的环境温度，例如，将环境温度维持在目标温度Tg或附近。
在图4所示的实施例中，测试装置420的一部分(未标记)延伸到测试室430中并且例如通过一个或多个探针、测试装置420和测试室430与MRAM阵列300MA接触，由此被配置为将测试装置420电连接到NVM阵列，诸如MRAM阵列300MA。在各个实施例中，测试装置420和测试室430例如通过包括与NVM阵列接触的部分的测试室430来以其他方式配置，以便将测试装置420电连接到NVM阵列。
在一些实施例中，测试装置420和测试室430被配置为将测试装置420并行地电连接到NVM阵列300MA的多个实例。在一些实施例中，NVM阵列包括在IC封装中，并且例如通过包括一个或多个负载板(未示出)来适当地配置测试装置420和测试室430，以将测试装置420连接到NVM阵列的一个或多个实例，例如，MRAM阵列300MA。
在图4所示的实施例中，测试装置420包括温度控制电路422、R/W电路424和判定电路426。温度控制电路422、R/W电路424和判定电路426中的每个是被配置为响应于在控制信号总线CTRLB上接收到的控制信号CTRL中的一个或多个执行以下讨论的功能的电子电路。
温度控制电路422包括硬件和/或软件指令，该硬件和/或软件指令被配置为在操作中通过将温度控制信号TCS输出到温度控制总线TCB来响应控制信号CTRL中的一个或多个，该温度控制总线TCB被配置为将测试室设定到目标温度Tg的一个或多个实例。
在一些实施例中，测试装置420不包括温度控制电路422，并且NVM阵列测试系统400以其他方式被配置为将测试室430设定到目标温度Tg的一个或多个实例。在一些实施例中，NVM阵列测试系统400不包括温度控制总线TCB，控制器410通过控制信号总线CTRLB电耦合到测试室430，并且控制器410例如通过包括下面关于图5讨论的温度控制507来配置，以输出控制信号CTRL中的一个或多个，该控制信号被配置为将测试室430设定到目标温度Tg的一个或多个实例。
R/W电路424包括硬件和/或软件指令，该硬件和/或软件指令被配置为在操作中通过向MRAM阵列300MA输出和/或输入一个或多个信号(图4未示出)，例如，电压信号VSIG1和VSIG2以及上面关于图1至图3B讨论的电流Ic，来响应控制信号CTRL中的一个或多个，该MRAM阵列300MA被配置为根据上面关于图1至图3B讨论的各种操作，将NRAM单元(例如，MRAM单元300MC)编程到逻辑高状态和逻辑低状态，并测量NVM单元电流值，例如，MRAM单元300MC电流值。
判定电路426包括硬件和/或软件指令，该硬件和/或软件指令被配置为在操作中通过向NVM阵列(例如，MRAM阵列300MA)输出和/或输入一个或多个信号(未示出)来响应控制信号CTRL中的一个或多个，该NVM阵列被配置为根据上面关于图1至图3B讨论的各种操作，执行NVM单元(例如，MRAM单元300MC)的逻辑状态确定。
通过上面讨论的配置，包括R/W电路424和判定电路426的测试装置420被配置为在操作中通过执行上面讨论的各种NVM阵列编程和测量操作来响应控制信号CTRL中的一个或多个。在一些实施例中，测试装置420以其他方式(例如，不包括R/W电路424或判定电路426中的一个或两个)被配置为在操作中通过执行上面讨论的各种NVM阵列编程和测量操作，例如通过上面关于图3A和图3B讨论的读出放大器300SA的一个或多个实例接口，来响应控制信号CTRL中的一个或多个。
NVM阵列测试系统400由此被配置为使得能够根据方法100计算误码率，以实现上面关于方法100讨论的一些或全部益处。
图5是根据一些实施例的测试系统控制器500的框图。根据一些实施例，例如，使用测试系统控制器500，本文描述的根据一个或多个实施例的测试存储器阵列的方法是可实现的。测试系统控制器500可用作上面关于图4讨论的控制器410。
在一些实施例中，测试系统控制器500是通用计算设备，包括硬件处理器502和非瞬时计算机可读存储介质504。除其他外，非瞬时计算机可读存储介质504用计算机程序代码506(即，一组可执行指令)进行编码，即进行存储。由硬件处理器502进行的指令506执行表示(至少部分地)测试系统，该系统实现方法的一部分或全部，该方法例如，上面关于图1讨论的测试NVM阵列的方法100(下文中，所提到的过程和/或方法)。
处理器502通过总线508电耦合到非瞬时计算机可读存储介质504。处理器502还通过总线508电耦合到I/O接口510。网络接口512也通过总线508电连接到处理器502。网络接口512连接到网络514，以便处理器502和非瞬时计算机可读存储介质504能够通过网络514连接到外部元素。处理器502被配置为执行编码在非瞬时计算机可读存储介质504中的计算机程序代码506，以使测试系统控制器500可用于执行所提到的过程和/或方法的一部分或全部。在一个或者多个实施例中，处理器502为中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，非瞬时计算机可读存储介质504是电子系统、磁系统、光学系统、电磁系统、红外线系统和/或半导体系统(或者装置或器件)。例如，非瞬时计算机可读存储介质504包括半导体或固态存储器、磁带、移动估算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在一个或者多个使用光盘的实施例中，非瞬时计算机可读存储介质504包括光盘只读存储器(CD-ROM)、读写光盘存储器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，非瞬时计算机可读存储介质504存储计算机程序代码506，该计算机程序代码506被配置为使测试系统控制器500可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，非瞬时计算机可读存储介质504存储包括温度控制507或NVM阵列控制509中的一个或两个的计算机程序代码506，以使测试系统控制器500可用于执行所提到的过程和/或方法的一部分或全部。
在一个或多个实施例中，非瞬时计算机可读存储介质504还存储有助于执行所提到的过程和/或方法的一部分或全部的信息。在一个或多个实施例中，非瞬时计算机可读存储介质504存储测试标准522、电流分布524、未通过单元地址526或状态信息528中的一个或多个，它们中的每个都有助于执行所提到的过程和/或方法的一部分或全部。
IC布局图生成系统500包括I/O接口510。I/O接口510耦合到外部电路。在一个或者多个实施例中，I/O接口510包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或用于传递信息和命令给处理器502的光标方向键。
IC布局图生成系统500还包括耦合到处理器502的网络接口512。网络接口512允许系统500与一个或多个其他电脑系统连接的网络514连通。网络接口512包括无线网接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA或有限网络接口，如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，所提到的过程和/或方法的一部分或全部在两个或更多个IC布局图生成系统500中实现。
IC布局图生成系统500被配置为通过I/O接口510接收信息。通过I/O接口510接收的信息包括一个或多个指令、数据、设计规则、标准单元库和/或其他参数，以供处理器502处理。信息通过总线508传输到处理器502。IC布局图生成系统500被配置为通过I/O接口510接收与UI有关的信息。信息作为用户接口(UI)542存储在非瞬时计算机可读存储介质504中。
在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为软件应用程序的插件。在一些实施例中，所提到的过程和/或方法中的至少一个被实现为作为NVM测试系统(上面关于图4讨论的NVM阵列测试系统400)的一部分的软件应用程序。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为由测试系统控制器500使用的软件应用程序。
图6是根据一些实施例的IC制造系统600以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统600来制造以下两个中的至少一个：(A)一个或多个半导体掩模，或(B)半导体集成电路层中的至少一个元件。
在图6中，IC制造系统600包括在设计、开发和制造周期中彼此交互的实体，诸如设计室620、掩模室630和IC制造商/生产商(“fab”)650和/或与制造IC器件660有关的服务。系统600中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体互动，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接受服务。在一些实施例中，设计室620、掩模室630和IC制造厂650中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室620、掩模室630和IC制造厂650中的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计团队)620生成IC设计布局图622。IC设计布局图622包括各种几何图案，例如，上面讨论的IC布局图。几何图案对应于构成要制造的IC器件660的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种IC部件。例如，IC设计布局图622的一部分包括各种IC特征，诸如有源区、栅电极、源极和漏极、层间互连件的金属线或通孔，以及用于接合焊盘的开口，以形成在半导体衬底(诸如硅晶圆)中和布置在半导体衬底上的和各种材料层中。设计室620实施适当的设计程序以形成IC设计布局图622。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图622被呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图622可以GDSII文件格式或DFII文件格式表示。
掩模室630包括数据准备632和掩模制造644。掩模室630使用IC设计布局图622来制造一个或多个掩模645，以根据IC设计布局图622来制造IC器件660的各个层。掩模室630执行掩模数据准备632，其中，IC设计布局图622被翻译成代表数据文件(“RDF”)。掩模数据准备632向掩模制造644提供RDF。掩模制造644包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)645或半导体晶圆653。通过掩模数据准备632操纵设计布局图622，以符合掩模写入器的特定特性和/或IC制造厂650的要求。在图6中，掩模数据准备632和掩模制造644被示出为单独要素。在一些实施例中，掩模数据准备632和掩模制造644能够共同称为掩模数据准备。
在一些实施例中，掩模数据准备632包括光学邻近修正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的图像误差。OPC调整IC设计布局图622。在一些实施例中，掩模数据准备632包括另外的分辨率增强技术(RET)，诸如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备632包括掩模规则检查器(MRC)，MRC用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图622，该掩模创建规则包含一定的几何和/或连接性限制以确保足够的裕度，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局图622以补偿掩模制造644期间的限制，这可撤销由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备632包括光刻工艺检查(LPC)，LPC模拟将由IC制造厂650实施以制造IC器件660的处理。LPC基于IC设计布局图622来模拟此处理，以创建模拟的制造器件，诸如IC器件660。LPC模拟中的处理参数可包括与IC制造周期的各种工艺相关的参数，与用于制造IC的工具相关的参数、和/或制造工艺的其他方面。LPC检查考虑到各种因素，诸如，航空图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)和其他合适的因素等或其组合。在一些实施例中，已由LPC创建的模拟制造的器件之后，如果模拟的器件的形状不够接近不能满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图622。
应当理解，为了清楚起见，掩模数据准备632的以上描述已被简化。在一些实施例中，数据准备632包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局图622。此外，可以各种不同的顺序执行在数据准备632期间应用于IC设计布局图622的工艺。
在掩模数据准备632之后以及在掩模制造644期间，基于修改的IC设计布局图622来制造掩模645或一组掩模645。在一些实施例中，掩模制造644包括基于IC设计布局图622来执行一次或多次光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于根据修改后的IC设计布局图622在掩模(光掩模或中间掩模)645上形成图案。掩模645可以各种技术形成。在一些实施例中，使用二元技术形成掩模645。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，诸如紫外线(UV)或EUV束，被不透明区域阻挡并且透射通过透明区域。在一个实例中，掩模645的二元中间掩模本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模645。在掩模645的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种实例中，相移掩模可为衰减的PSM或交替的PSM。掩模制造644生成的一个或多个掩模用于各种工艺中。例如，此类掩模用于离子注入工艺中以在半导体晶圆653中形成各种掺杂区，用于刻蚀工艺中以在半导体晶圆653中形成各种刻蚀区，和/或用于其他合适的工艺中。
IC制造厂650是包括一个或多个制造设施以用于制造各种不同的IC产品的IC制造企业。在一些实施例中，IC制造厂650为半导体代工厂。例如，可能存在制造工厂用于多个IC产品的前端制造(前道工序(FEOL)制造)，而第二制造工厂可提供用于互连和封装IC产品的后端制造(后道工序(BEOL)的制造)，并且第三制造工厂可能会为铸造业务提供其他服务。
IC制造厂650包括制造工具652，这些制造工具被配置为在半导体晶圆653上执行各种制造操作，使得根据一个或多个掩模(例如，掩模645)制造IC器件660。在各种实施例中，制造工具652包括以下各项中的一个或多个：晶圆步进机、离子注入机、光刻胶涂覆机、处理室(例如，CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或如本文讨论的能够执行一个或多个合适的制造工艺的其他制造器件。
IC制造厂650使用由掩模室630制造的掩模645来制造IC器件660。因此，IC制造厂650至少间接地使用IC设计布局图622来制造IC器件660。在一些实施例中，IC制造厂650使用(一个或多个)掩模645来制造半导体晶圆653，以形成IC器件660。在一些实施例中，IC制造包括至少间接地基于IC设计布局图622执行一个或多个光刻曝光。半导体晶圆653包括硅衬底或具有其上形成有多个材料层的其他合适的衬底。半导体晶圆653还包括各种掺杂区、介电部件和多层互连等(在后续制造步骤中形成)中的一个或多个。
关于IC制造系统(例如，图6的系统600)以及与之相关联的IC制造流程的细节例如在以下各项中找到：2016年2月9日授权的美国专利授予第9,256,709号、2015年10月1日公开的美国专利第20150278429号、2014年2月6日公开的美国专利授权第20140040838号和2007年8月21日授予的美国专利第7,260,442号，该等专利的全部内容通过引用并入于此。
例如，在美国专利号9,256,709中，在设计室(或设计团队)生成IC设计布局。IC设计布局包括为IC器件设计的各种几何图案。几何图案对应于构成要制造的IC器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局的部分包括各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成IC设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用IC设计布局来制造一个或多个掩模，掩模用于根据IC设计布局来制造IC器件的各个层。掩模室执行掩模数据准备，其中将IC设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。
例如，在美国授权前公开号20150278429中，在一个实施例中，IC制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且IC设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于IC制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如GDSII文件格式或DFII文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强IC制造系统的各种操作，例如由掩模室进行的掩模制造和由IC制造商进行的晶圆曝光。
例如，在授权前公告号第20140040838号中，IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，IC设计布局以本领域已知的“GDS”格式表示。在替代实施例中，IC设计布局可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的替代文件格式在IC制造系统中的组件之间传输。IC设计布局300包括代表集成电路的部件的各种几何图案。例如，IC设计布局可以包括主要的IC部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。IC设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。
例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。
在一些实施例中，一种测试NVM阵列的方法包括：将所述NVM阵列加热到目标温度；在将所述NVM阵列加热到所述目标温度的同时：测量所述NVM阵列的NVM单元子集的多个电流，从而获得电流分布；将所述NVM阵列的每个NVM单元编程为逻辑高状态或逻辑低状态中的一种；以及对所述NVM阵列的每个NVM单元执行第一P/F测试和第二P/F测试；以及基于所述电流分布以及所述第一P/F测试和所述第二P/F测试来计算误码率。在一些实施例中，测量所述NVM单元子集的所述多个电流包括：将所述NVM单元子集中的每个NVM单元编程为所述逻辑高状态或所述逻辑低状态中的一种；在被编程为所述逻辑高状态或所述逻辑低状态中的一种之后，测量所述NVM单元子集中的每个NVM单元的第一电流值，从而获得所述电流分布的第一部分；将所述NVM单元子集中的每个NVM单元编程为所述逻辑高状态或所述逻辑低状态中的另一种；以及在被编程为所述逻辑高状态或所述逻辑低状态中的另一种之后，测量所述NVM单元子集中的每个NVM单元的第二电流值，从而获得所述电流分布的第二部分。在一些实施例中，计算所述误码率包括：基于所述电流分布的所述第一部分与所述第二部分的重叠来调整初始误差确定。在一些实施例中，所述方法包括：在将所述NVM阵列加热到所述目标温度的同时，测量对应于所述第二P/F测试未通过的NVM单元的未通过电流。在一些实施例中，执行所述第一P/F测试和所述第二P/F测试包括：通过使用所述NVM阵列的读出放大器执行所述第一P/F测试，以基于第一NVM单元电流值和阈值电平对所述NVM阵列的每个NVM单元进行第一逻辑状态确定；在执行所述第一P/F测试之后，执行延迟；以及在执行所述延迟之后，通过使用所述读出放大器执行所述第二P/F测试，以基于第二NVM单元电流值和阈值电平对所述NVM阵列的每个NVM单元进行第二逻辑状态确定。在一些实施例中，计算所述误码率包括：将所述第二P/F测试的结果与所述第一P/F测试的结果进行比较。在一些实施例中，执行第一P/F测试包括：存储所述NVM阵列的对应于所述第一P/F测试未通过的每个NVM单元的地址；以及所述将所述第二P/F测试的所述结果与所述第一P/F测试的所述结果进行比较是基于存储的地址。在一些实施例中，将所述NVM阵列的每个NVM单元编程为所述逻辑高状态或所述逻辑低状态中的一种包括改变MRAM单元的磁性层的磁性取向。在一些实施例中，所述方法包括基于所述误码率计算来执行制造活动。
在一些实施例中，一种NVM阵列测试系统包括：测试室；测试装置；处理器；以及非瞬时计算机可读存储介质，包括用于一个或多个程序的计算机程序代码。所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器以使所述系统：将所述测试室设定到目标温度，所述测试室包含所述NVM阵列；在将所述测试室设定到所述目标温度的同时：使用所述测试装置测量所述NVM阵列的NVM单元子集的多个电流，从而获得电流分布；将所述NVM阵列的每个NVM单元编程为逻辑高状态或逻辑低状态中的一种；对每个NVM单元进行编程后，立即对所述NVM阵列的每个NVM单元执行第一P/F测试；以及在执行延迟之后，对所述NVM阵列的每个NVM单元执行第二P/F测试；以及基于所述电流分布以及所述第一P/F测试和所述第二P/F测试来计算误码率。在一些实施例中，所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器进一步通过以下方式使所述系统获得所述电流分布：将所述NVM单元子集中的每个NVM单元编程为逻辑高状态和逻辑低状态中的每种；以及在被编程为逻辑高状态和逻辑低状态中的每种之后，测量所述NVM单元子集中的每个NVM单元的对应的第一电流值和第二电流值，从而获得所述电流分布的对应的第一部分和第二部分。在一些实施例中，所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器进一步使所述系统：在将所述测试室设定到所述目标温度的同时，使用所述测试装置测量所述NVM阵列的对应于所述第二P/F测试未通过的每个NVM单元的未通过电流。在一些实施例中，所述第一P/F测试和所述第二P/F测试中的每个的未通过对应于NVM单元电流值为大于阈值电平的第一组电流值或者小于或等于所述阈值电平的第二组电流值中的一个。在一些实施例中，所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器进一步通过以下方式使所述系统计算所述误码率：存储未通过第一P/F测试的NVM单元的地址，基于通过所述第一P/F测试但未通过所述第二P/F测试的NVM单元生成初始误码率，以及基于所述当前分布调整所述初始误码率。在一些实施例中，所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器进一步使所述系统：使用所述NVM阵列的读出放大器来对所述NVM阵列的每个NVM单元执行所述第一P/F测试和所述第二P/F测试。在一些实施例中，所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器进一步使所述系统：基于所述计算出的误码率，将NVM阵列状态信息存储在非瞬时计算机可读存储介质或其他存储器件中。
在一些实施例中，一种测试MRAM阵列的方法包括：将测试室设定到目标温度，所述测试室包含包括所述MRAM阵列的晶圆；在将所述测试室设定到所述目标温度的同时：将MRAM单元子集中的每个MRAM单元编程为逻辑高状态和逻辑低状态中的每种；在所述将所述MRAM单元子集的MRAM单元中的每个编程为所述逻辑高状态和逻辑低状态中的每种之后，测量所述MRAM单元子集中的每个MRAM单元的对应的第一电流值和第二电流值，从而获得电流分布的对应的第一部分和第二部分；将所述MRAM阵列的每个MRAM单元编程为逻辑高状态或逻辑低状态中的一种；通过使用所述MRAM阵列的读出放大器执行第一P/F测试，以基于第一MRAM单元电流值和阈值电平对所述MRAM阵列的每个MRAM单元进行第一逻辑状态确定；在执行所述第一P/F测试之后，执行预定的延迟；以及在执行所述预定延迟之后，通过使用所述读出放大器执行第二P/F测试，以基于第二MRAM单元电流值和阈值电平对所述MRAM阵列的每个MRAM单元进行第二逻辑状态确定；以及通过将所述第二P/F测试的结果与所述第一P/F测试的结果进行比较计算误码率，并基于所述电流分布来调整误码率。在一些实施例中，所述第一P/F测试的未通过标准包括与所述编程的逻辑高状态或逻辑低状态不同的第一逻辑状态确定，所述第二P/F测试的未通过标准包括与所述编程的逻辑高状态或逻辑低状态不同的第二逻辑状态确定，并且将所述第二P/F测试的所述结果与所述第一P/F测试的所述结果进行比较包括：基于通过所述第一P/F测试但未通过所述第二P/F测试的MRAM单元来确定保持未通过。在一些实施例中，进行所述第一逻辑状态确定和进行所述第二逻辑状态确定中的每种都基于MRAM单元电流值，该MRAM单元电流值为大于所述阈值电平的第一组电流值或者小于或等于所述阈值电平的第二组电流值中的一个。在一些实施例中，将所述测试室设定到所述目标温度、将所述MRAM单元子集中的每个MRAM单元编程为所述逻辑高状态和所述逻辑低状态中的每种、测量所述MRAM单元子集中的每个MRAM单元的所述对应的第一电流值和第二电流值、将所述MRAM阵列的每个MRAM单元编程为所述逻辑高状态或所述逻辑低状态中的一种、执行所述第一P/F测试、执行所述预定延迟、执行所述第二P/F测试或所述计算所述误码率中的至少一个由处理器执行。
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变、替换和变更。

Claims (20)

1.一种测试非易失性存储器阵列的方法，所述方法包括：
将所述非易失性存储器阵列加热到目标温度；
在将所述非易失性存储器阵列加热到所述目标温度的同时：
测量所述非易失性存储器阵列的非易失性存储器单元子集的多个电流，从而获得电流分布；
将所述非易失性存储器阵列的每个非易失性存储器单元编程为逻辑高状态或逻辑低状态中的一种；以及
对所述非易失性存储器阵列的每个非易失性存储器单元执行第一通过/未通过测试和第二通过/未通过测试；以及
基于所述电流分布以及所述第一通过/未通过测试和所述第二通过/未通过测试来计算误码率。
2.根据权利要求1所述的方法，其中，所述测量所述非易失性存储器单元子集的所述多个电流包括：
将所述非易失性存储器单元子集中的每个非易失性存储器单元编程为所述逻辑高状态或所述逻辑低状态中的一种；
在被编程为所述逻辑高状态或所述逻辑低状态中的一种之后，测量所述非易失性存储器单元子集中的每个非易失性存储器单元的第一电流值，从而获得所述电流分布的第一部分；
将所述非易失性存储器单元子集中的每个非易失性存储器单元编程为所述逻辑高状态或所述逻辑低状态中的另一种；以及
在被编程为所述逻辑高状态或所述逻辑低状态中的另一种之后，测量所述非易失性存储器单元子集中的每个非易失性存储器单元的第二电流值，从而获得所述电流分布的第二部分。
3.根据权利要求2所述的方法，其中，所述计算所述误码率包括：基于所述电流分布的所述第一部分与所述第二部分的重叠来调整初始误差确定。
4.如权利要求1所述的方法，还包括：
在将所述非易失性存储器阵列加热到所述目标温度的同时，测量对应于所述第二通过/未通过测试未通过的非易失性存储器单元的未通过电流。
5.根据权利要求1所述的方法，其中，执行所述第一通过/未通过测试和所述第二通过/未通过测试包括：
通过使用所述非易失性存储器阵列的读出放大器执行所述第一通过/未通过测试，以基于第一非易失性存储器单元电流值和阈值电平对所述非易失性存储器阵列的每个非易失性存储器单元进行第一逻辑状态确定；
在执行所述第一通过/未通过测试之后，执行延迟；以及
在执行所述延迟之后，通过使用所述读出放大器执行所述第二通过/未通过测试，以基于第二非易失性存储器单元电流值和阈值电平对所述非易失性存储器阵列的每个非易失性存储器单元进行第二逻辑状态确定。
6.根据权利要求1所述的方法，其中，所述计算所述误码率包括：将所述第二通过/未通过测试的结果与所述第一通过/未通过测试的结果进行比较。
7.根据权利要求6所述的方法，其中
所述执行第一通过/未通过测试包括：存储所述非易失性存储器阵列的对应于所述第一通过/未通过测试未通过的每个非易失性存储器单元的地址；以及
所述将所述第二通过/未通过测试的所述结果与所述第一通过/未通过测试的所述结果进行比较是基于存储的地址。
8.根据权利要求1所述的方法，其中，所述将所述非易失性存储器阵列的每个非易失性存储器单元编程为所述逻辑高状态或所述逻辑低状态中的一种包括改变磁阻随机存取存储器单元的磁性层的磁性取向。
9.根据权利要求1所述的方法，还包括基于所述误码率计算来执行制造活动。
10.一种非易失性存储器阵列测试系统，包括：
测试室；
测试装置；
处理器；以及
非瞬时计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器以使所述系统：
将所述测试室设定到目标温度，所述测试室包含所述非易失性存储器阵列；
在将所述测试室设定到所述目标温度的同时：
使用所述测试装置测量所述非易失性存储器阵列的非易失性存储器单元子集的多个电流，从而获得电流分布；
将所述非易失性存储器阵列的每个非易失性存储器单元编程为逻辑高状态或逻辑低状态中的一种；
对每个非易失性存储器单元进行编程后，立即对所述非易失性存储器阵列的每个非易失性存储器单元执行第一通过/未通过测试；以及
在执行延迟之后，对所述非易失性存储器阵列的每个非易失性存储器单元执行第二通过/未通过测试；以及
基于所述电流分布以及所述第一通过/未通过测试和所述第二通过/未通过测试来计算误码率。
11.根据权利要求10所述的非易失性存储器阵列测试系统，其中，所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器进一步通过以下方式使所述系统获得所述电流分布：
将所述非易失性存储器单元子集中的每个非易失性存储器单元编程为逻辑高状态和逻辑低状态中的每种；以及
在被编程为逻辑高状态和逻辑低状态中的每种之后，测量所述非易失性存储器单元子集中的每个非易失性存储器单元的对应的第一电流值和第二电流值，从而获得所述电流分布的对应的第一部分和第二部分。
12.根据权利要求11所述的非易失性存储器阵列测试系统，其中，所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器进一步使所述系统：
在将所述测试室设定到所述目标温度的同时，使用所述测试装置测量所述非易失性存储器阵列的对应于所述第二通过/未通过测试未通过的每个非易失性存储器单元的未通过电流。
13.根据权利要求10所述的非易失性存储器阵列测试系统，其中
所述第一通过/未通过测试和所述第二通过/未通过测试中的每个的未通过对应于非易失性存储器单元电流值为大于阈值电平的第一组电流值或者小于或等于所述阈值电平的第二组电流值中的一个。
14.根据权利要求10所述的非易失性存储器阵列测试系统，其中，所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器进一步通过以下方式使所述系统计算所述误码率：
存储未通过第一通过/未通过测试的非易失性存储器单元的地址，
基于通过所述第一通过/未通过测试但未通过所述第二通过/未通过测试的非易失性存储器单元生成初始误码率，以及
基于所述电流分布调整所述初始误码率。
15.根据权利要求10所述的非易失性存储器阵列测试系统，其中，所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器进一步使所述系统：
使用所述非易失性存储器阵列的读出放大器来对所述非易失性存储器阵列的每个非易失性存储器单元执行所述第一通过/未通过测试和所述第二通过/未通过测试。
16.根据权利要求10所述的非易失性存储器阵列测试系统，其中，所述非瞬时计算机可读存储介质和所述计算机程序代码被配置为使用所述处理器进一步使所述系统：
基于所述计算出的误码率，将非易失性存储器阵列状态信息存储在非瞬时计算机可读存储介质或其他存储器件中。
17.一种测试磁阻随机存取存储器阵列的方法，所述方法包括：
将测试室设定到目标温度，所述测试室包含包括所述磁阻随机存取存储器阵列的晶圆；
在将所述测试室设定到所述目标温度的同时：
将磁阻随机存取存储器单元子集中的每个磁阻随机存取存储器单元编程为逻辑高状态和逻辑低状态中的每种；
在所述将所述磁阻随机存取存储器单元子集的磁阻随机存取存储器单元中的每个编程为所述逻辑高状态和逻辑低状态中的每种之后，测量所述磁阻随机存取存储器单元子集中的每个磁阻随机存取存储器单元的对应的第一电流值和第二电流值，从而获得电流分布的对应的第一部分和第二部分；
将所述磁阻随机存取存储器阵列的每个磁阻随机存取存储器单元编程为逻辑高状态或逻辑低状态中的一种；
通过使用所述磁阻随机存取存储器阵列的读出放大器执行第一通过/未通过测试，以基于第一磁阻随机存取存储器单元电流值和阈值电平对所述磁阻随机存取存储器阵列的每个磁阻随机存取存储器单元进行第一逻辑状态确定；
在执行所述第一通过/未通过测试之后，执行预定的延迟；以及
在执行所述预定延迟之后，通过使用所述读出放大器执行第二通过/未通过测试，以基于第二磁阻随机存取存储器单元电流值和阈值电平对所述磁阻随机存取存储器阵列的每个磁阻随机存取存储器单元进行第二逻辑状态确定；以及
通过将所述第二通过/未通过测试的结果与所述第一通过/未通过测试的结果进行比较计算误码率，并基于所述电流分布来调整误码率。
18.根据权利要求17所述的方法，其中
所述第一通过/未通过测试的未通过标准包括与所述编程的逻辑高状态或逻辑低状态不同的第一逻辑状态确定，
所述第二通过/未通过测试的未通过标准包括与所述编程的逻辑高状态或逻辑低状态不同的第二逻辑状态确定，并且
所述将所述第二通过/未通过测试的所述结果与所述第一通过/未通过测试的所述结果进行比较包括：基于通过所述第一通过/未通过测试但未通过所述第二通过/未通过测试的磁阻随机存取存储器单元来确定保持未通过。
19.根据权利要求17所述的方法，其中
所述进行所述第一逻辑状态确定和所述进行所述第二逻辑状态确定中的每种都基于磁阻随机存取存储器单元电流值，该磁阻随机存取存储器单元电流值为大于所述阈值电平的第一组电流值或者小于或等于所述阈值电平的第二组电流值中的一个。
20.根据权利要求17所述的方法，其中，所述将所述测试室设定到所述目标温度、所述将所述磁阻随机存取存储器单元子集中的每个磁阻随机存取存储器单元编程为所述逻辑高状态和所述逻辑低状态中的每种、所述测量所述磁阻随机存取存储器单元子集中的每个磁阻随机存取存储器单元的所述对应的第一电流值和第二电流值、所述将所述磁阻随机存取存储器阵列的每个磁阻随机存取存储器单元编程为所述逻辑高状态或所述逻辑低状态中的一种、所述执行所述第一通过/未通过测试、所述执行所述预定延迟、所述执行所述第二通过/未通过测试或所述计算所述误码率中的至少一个由处理器执行。
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