CN113362866A - 集成组合件和形成集成组合件的方法 - Google Patents

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Abstract

本申请涉及集成组合件和形成集成组合件的方法。一些实施例包含一种集成组合件，所述集成组合件具有存储器阵列区域，所述存储器阵列区域包含延伸穿过交替的导电层和绝缘层的堆叠的沟道材料柱。第二区域邻近所述存储器阵列区域。导电扩展件位于所述存储器阵列区域内并且与所述沟道材料柱的沟道材料电耦接。面板跨所述存储器阵列区域和所述第二区域延伸。所述面板将一个存储器块区域与另一个存储器块区域分离。所述面板具有位于所述导电扩展件之上的第一部分并且具有邻近所述第一部分的第二部分。所述面板具有底部表面。所述底部表面的第一区段邻近所述导电扩展件的上表面。所述第二部分内的所述底部表面的区段相对于所述第一区段在高度上偏移。一些实施例包含形成集成组合件的方法。

Description

集成组合件和形成集成组合件的方法
技术领域
本申请涉及集成组合件(例如，存储器装置；例如适合与NAND一起使用的装置)。本申请进一步涉及形成集成组合件的方法。
背景技术
存储器为电子系统提供数据存储。闪速存储器是一种类型的存储器，并且在现代计 算机和装置中具有许多用途。例如，现代个人计算机可以具有存储在闪速存储器芯片上的BIOS。作为另一个实例，计算机和其它装置利用固态驱动器中的闪速存储器替代常 规的硬盘驱动器变得越来越普遍。作为又另一个实例，闪速存储器在无线电子装置中很 受欢迎，因为其使制造商能够在新通信协议变得标准化时对其进行支持，并能够提供远 程升级装置以增强特征的能力。
NAND可以是闪速存储器的基本架构，并且可以被配置成包括竖直堆叠的存储器晶胞(存储器结构)。
在具体地描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可能是有帮助的。图1示出了现有技术装置1000的框图，所述现有技术装置包含存储器阵列 1002，所述存储器阵列具有沿着存取线1004(例如，用于传导信号WL0到WLm的字线) 和第一数据线1006(例如，用于传导信号BL0到BLn的位线)的以行和列布置的多个存 储器晶胞1003。存取线1004和第一数据线1006可以用于向存储器晶胞1003传送信息 并从所述存储器晶胞传送信息。行解码器1007和列解码器1008对地址线1009上的地 址信号A0到AX进行解码，以确定存储器晶胞1003中的哪些存储器晶胞将被存取。读 出放大器电路1015操作以确定从存储器晶胞1003读取的信息的值。I/O电路1017在存 储器阵列1002与输入/输出(I/O)线1005之间传送信息值。I/O线1005上的信号DQ0到 DQN可以表示从存储器晶胞1003读取或写入到所述存储器晶胞的信息值。其它装置可 以通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018 用于控制将对存储器晶胞1003执行的存储器操作，并利用控制线1020上的信号。装置 1000可以分别在第一电源线1030和第二电源线1032上接收电源电压信号Vcc和Vss。 装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可以通过I/O 电路1017对信号CSEL1到CSELn做出响应，以选择第一数据线1006和第二数据线 1013上的信号，所述信号可以表示有待从存储器晶胞1003读取或有待编程到所述存储 器晶胞中的信息的值。列解码器1008可以基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可以选择第一数据线1006和第二数 据线1013上的信号，以在读取操作和编程操作期间提供存储器阵列1002与I/O电路 1017之间的通信。
图1的存储器阵列1002可以是NAND存储器阵列，并且图2示出了可以用于图1 的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多串电荷存 储装置。在第一方向(Z-Z')上，每串电荷存储装置可以包括例如彼此上下堆叠的三十二个 电荷存储装置，其中每个电荷存储装置对应于例如三十二分层(例如，分层0-分层31)之 一。相应串的电荷存储装置可以共享公共沟道区域，如形成于相应的半导体材料(例如， 多晶硅)柱中的公共沟道区域，电荷存储装置串绕所述半导体材料柱形成。在第二方向(X- X')上，例如所述多个串的十六个第一组中的每个第一组可以包括例如共享多条(例如， 三十二条)存取线(即，“全局控制栅极(CG)线”，也称为字线，WL)的八个串。存取线中的 每条存取线可以耦接分层内的电荷存储装置。当每个电荷存储装置包括能够存储两位信 息的晶胞时，由相同的存取线耦接(并且因此对应于相同的分层)的电荷存储装置可以被 逻辑分组为例如两页，如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，例如所述 多个串的八个第二组中的每个第二组可以包括由八条数据线中的对应的一条数据线耦 接的十六个串。存储器块的大小可以包括1,024页，并且总计约16MB(例如，16条WL ×32个分层×2位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串、分层、 存取线、数据线、第一组、第二组和/或页的数量可以大于或小于图2所示出的数量。
图3示出了图2的3D NAND存储器装置200的存储器块300在X-X'方向上的横截 面视图，包含关于图2所描述的十六个第一组串之一中的十五个电荷存储装置串。存储 器块300中的所述多个串可以被分组为多个子集310、320、330(例如，图块列)，如图块 列I、图块列j和图块列K，其中每个子集(例如，图块列)包括存储器块300的“部分块” (子块)。全局漏极侧选择栅极(SGD)线340可以耦接到所述多个串的SGD。例如，全局 SGD线340可以通过多个(例如，三个)子SGD驱动器332、334、336中的对应的子SGD 驱动器耦接到多个(例如，三个)子SGD线342、344、346，其中每个子SGD线对应于相 应的子集(例如，图块列)。子SGD驱动器332、334、336中的每一个可以独立于其它部 分块的那些子SGD驱动器而同时耦接或切断对应的部分块(例如，图块列)的串的SGD。 全局源极侧选择栅极(SGS)线360可以耦接到所述多个串的SGS。例如，全局SGS线360 可以通过多个子SGS驱动器322、324、326中的对应的子SGS驱动器耦接到多个子SGS 线362、364、366，其中每个子SGS线对应于相应的子集(例如，图块列)。子SGS驱动 器322、324、326中的每一个可以独立于其它部分块中的那些部分块而同时耦接或切断 对应的部分块(例如，图块列)的串的SGS。全局存取线(例如，全局CG线)350可以耦接 对应于所述多个串中的每个串的相应分层的电荷存储装置。每个全局CG线(例如，全局 CG线350)可以通过多个子串驱动器312、314和316中的对应的子串驱动器耦接到多个 子存取线(例如，子CG线)352、354、356。子串驱动器中的每个子串驱动器可以独立于 其它部分块和/或其它分层中的那些部分块和那些分层而同时耦接或切断对应于相应的 部分块和/或分层的电荷存储装置。对应于相应的子集(例如，部分块)和相应的分层的电 荷存储装置可以包括电荷存储装置的“部分分层”(例如，单个“图块”)。对应于相应的子集(例如，部分块)的串可以耦接到子源极372、374和376中的对应的子源极(例如， “图块源极”)，其中每个子源极耦接到相应的电源。
可替代地，参考图4的示意图示描述了NAND存储器装置200。
存储器阵列200包含字线2021到202N以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每个NAND串包含电荷存储晶体 管2081到208N。电荷存储晶体管可以使用浮栅材料(例如，多晶硅)来存储电荷，或者可 以使用电荷俘获材料(例如，氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202和串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器晶胞。每个NAND串206的电荷存储晶体管208在源 极选择装置(例如，源极侧选择栅极，SGS)210与漏极选择装置(例如，漏极侧选择栅极， SGD)212之间串联连接源极到漏极。每个源极选择装置210位于串206和源极选择线 214的交叉点处，而每个漏极选择装置212位于串206和漏极选择线215的交叉点处。 选择装置210和212可以是任何适合的存取装置，并且在图4中用方框一般性地展示。
每个源极选择装置210的源极连接到公共源极线216。每个源极选择装置210的漏极连接到对应的NAND串206的第一电荷存储晶体管208的源极。例如，源极选择装置 2101的漏极连接到对应的NAND串2061的电荷存储晶体管2081的源极。源极选择装置 210连接到源极选择线214。
每个漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。例如，漏极选择装置2121的漏极连接到位线2281。每个漏极选择装置212的源极连接到对应的 NAND串206的最后电荷存储晶体管208的漏极。例如，漏极选择装置2121的源极连接 到对应的NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区域234和控制栅极236。 电荷存储晶体管208将其控制栅极236耦接到字线202。电荷存储晶体管208的列是耦 接到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是通常 耦接到给定字线202的那些晶体管。
以上描述的存储器阵列(存储器装置)可以被制造在半导体管芯上。图5-8展示了与 包括常规存储器装置的常规管芯相关联的示例集成组合件600的区域。图5的俯视图示出了集成组合件600包含邻近存储器阵列区域604的阶梯区域(或运动场式区域)602。 在阶梯区域602与存储器阵列区域604之间提供间隙以指示阶梯区域与存储器阵列区域 之间可能存在另外的组件。
存储阵列区域和阶梯区域细分为存储器装置子块(在本文中也称为存储器块或存储 器块区域)608和610。
外围区域612、614和616沿着块区域608和610的边缘。外围区域614位于块区 域608与610之间；外围区域612位于块区域608的与外围区域614相对的一侧；并且 外围区域616位于块区域610的与外围区域614相对的一侧。区域612、614和616可 以被认为包括填充有绝缘材料618的狭缝。
沟道材料柱620(仅其中两个被标记)位于存储器阵列区域604内并且穿过导电层的 堆叠(在下面讨论)。沟道材料柱620被示出为呈圆形，但是可以包括任何合适的形状。
图6示出了在图5的区域“6”内的横截面侧视图。所展示的区域包含交替的导电 层624和绝缘层626的堆叠622。
导电层624包括导电材料628，并且绝缘层626包括绝缘材料630。
导电材料628可以包括任何合适的一或多种组合物；并且在一些应用中可以包括含 金属的材料(例如，钨)。在一些应用中，导电材料628可以包括钨芯，所述钨芯至少部 分地被包括金属氮化物(例如，氮化钛)的衬垫围绕。在一些应用中，介电阻挡材料(例如， 氧化铝)可以至少部分地围绕所展示的层624内的金属氮化物衬垫。因此，层624内的一 些材料在一些应用中可以是绝缘的。
绝缘材料630可以包括任何合适的一或多种组合物；并且在一些应用中可以包括二 氧化硅、基本上由其组成或由其组成。
沟道材料柱620延伸穿过堆叠622并且包括沟道材料632。沟道材料632可以例如包括适当掺杂的硅、基本上由其组成或由其组成。沟道材料柱620被示出为围绕绝缘材 料634的环形圈。沟道材料柱的此类配置可以被认为对应于“中空”沟道配置，其中绝 缘材料634设置在沟道材料柱的空洞内。在其它应用中，沟道材料可以被配置为实心柱， 而不是被配置为所展示的中空柱。
沟道材料柱620通过中间区域636与堆叠622的导电层624间隔开。区域636可以 包括隧穿材料、电荷存储材料、电荷阻断材料和介电阻挡材料。隧穿材料(也称为栅极介 电材料)可以包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多种。电荷存储材料可 以包括电荷俘获材料(例如，氮化硅、氮氧化硅、导电纳米点等中的一或多种)。电荷阻 断材料可以包括二氧化硅、氮氧化硅、氧化铝、氧化铪、氧化锆等中的一或多种。介电 阻挡材料可以包括氧化铝、氧化铪、氧化锆等中的一或多种。
存储器晶胞(例如，NAND存储器晶胞)638(仅其中一些被标记)沿着沟道材料柱620。 存储器晶胞638包含导电层624的区域(具体地，控制栅极区域)、沟道材料632的部分以及中间区域636内的隧穿材料、电荷存储材料、电荷阻断材料和介电阻挡材料的部分。 存储器晶胞638彼此竖直堆叠。在一些实施例中，组合件600可以被认为包括与以上参 考图2所描述的配置类似的三维NAND配置(三维存储器装置)。
导电层624可以被称为字线/控制栅极层，因为它们包含与NAND串的竖直堆叠的存储器晶胞638相关联的字线和控制栅极。各个串中的存储器晶胞层的数量可以由导电 层624的数量来确定。NAND串可以包括任何适合数量的存储器晶胞层。例如，NAND 串可以具有8个存储器晶胞层、16个存储器晶胞层、32个存储器晶胞层、64个存储器 晶胞层、512个存储器晶胞层、1024个存储器晶胞层等。
堆叠622被示出为被支撑在源极结构640之上。此类源极结构可以类似于以上讨论的源极结构216。沟道材料柱620的沟道材料632与源极结构640电耦接。源极结构640 可以包括任何合适的一或多种组合物。例如，源极结构可以包括在硅化钨之上的导电掺 杂的硅。
在堆叠622与源极结构640之间提供了间隙。源极侧选择栅极(SGS)639可以是位于此类间隙内的沟道材料柱的邻近区域。SGS 639以虚线椭圆图解地展示。
源极结构640可以由半导体基底(未示出)支撑。基底可以包括半导体材料；并且可以例如包括单晶硅、基本上由其组成或由其组成。基底可以被称为半导体衬底。术语“半 导体衬底”意指任何包括半导体材料的构造，所述构造包含但不限于如半导体晶圆等块 状半导体材料(单独地或处于包括其它材料的组合件中)和半导体材料层(单独地或处于 包括其它材料的组合件中)。术语“衬底”指代任何支撑结构，包含但不限于以上所描述 的半导体衬底。在一些应用中，基底可以对应于含有一或多种与集成电路制造相关联的 材料的半导体衬底。此类材料可以包含例如难熔金属材料、阻挡材料、扩散材料、绝缘 体材料等中的一或多种。
图7示出了关于与图5的阶梯区域602相关联的区域“7”的细节。图7的所展示 的区域包含沿着存储器块608和610延伸的外围区域612、614和616。图6的堆叠622 可以穿过并围绕图7的所展示的区域。提供氧化物642以在图7的区域的某些部分中间 断此堆叠，从而减少可能由堆叠中大量金属引起的应力。可以提供桥接区域(未示出)以 使堆叠622的部分穿过氧化物，使得堆叠622的导电层到达所展示的互连区域646。
互连区域(分层连接区域)646可以用于形成与导电层624(图6)的电连接。导电层中 的每个导电层可以被称为分层。所展示的区域646可以用于形成与分层集合的连接。例如，在所展示的应用中，区域646中的一个区域用于形成与分层1-9的连接，另一个区 域用于形成与分层10-18的连接，另一个区域用于形成与分层19-27的连接等。在区域 646中的每个区域内存取的分层的数量可以由导电层624(图6)的总数和区域646的总 数确定。
图7的构造的位于区域646中的第一区域(所展示的包括分层1-9的互连区域)与存储器阵列之间的一部分可以称为中间区域(峰区域)645。
可以在峰区域645内提供连接区域643。此类连接区域可以用于组织延伸到与存储器阵列相关联的各种组件的连接。例如，可以在连接区域643内提供从漏极侧选择栅极(SGD)到逻辑电路系统(例如，CMOS)的连接。
图8示出了沿图7的线8-8的横截面侧视图。导电层624被示出为在互连连接区域646内具有交错的端子区域648，其中此类交错的端子区域具有“阶梯”配置。导电层 624的交错的端子区域使得能够从此类导电层到适当的电路系统(例如，字线驱动器电路 系统)建立连接。图8的视图示出了在互连区域646中的每个互连区域中存取导电层624 中的三个导电层。这仅是出于说明的目的。在互连区域646中可以存取任何合适数量的 导电层624。
图8示出了延伸穿过所展示区域602的材料的示例支撑结构650。支撑结构包含绝缘材料652和导电材料654。导电材料654被示出为与源极结构640电耦接。在其它实 施例中，支撑结构可以具有其它配置并且可以包括或可以不包括导电材料654；并且如 果支撑结构确实包括导电材料654，则所述导电材料可以延伸或可以不延伸到与源极结 构640电耦接。所展示的导电结构654可以是“带电的(live)”(即，可以与有源电路电 耦接)，或者可以是“虚设的(dummy)”(即，可能不具有电气功能，而可能只是为了物理 支持而提供)。
图9-9C展示了连接区域643的示例配置。示出区域612、614和616被配置为包括 绝缘材料702的面板703。此类面板将存储器块区域608与存储器块区域610间隔开。 尽管区域612、614和616的面板被示出为仅包括单一材料，但是在一些应用中，面板 703可以包括两种或更多种材料。
导电互连700与导电块704耦接。如图9A所示，块704在与源极结构640的区域 相同的高度水平处形成。源极结构640的区域位于面板703下方并且从存储器阵列区域 604(图5)延伸到阶梯区域602(图5)。
导电块704位于与CMOS和/或其它适当的逻辑电路系统耦接的导电结构706之上。
导电块704和导电结构706被示出为支撑在绝缘材料710内。材料710可以包括任何合适的一或多种组合物，并且在一些实施例中可以包括二氧化硅。
在所展示的应用中，导电互连700用于将CMOS电路系统与漏极侧选择栅极(SGD)耦接。此类SGD可以与存储器阵列604(图5)相关联。
图9-9C的配置存在的问题是图9A的导电结构640和704可能会相互干扰。例如， 如果在图案化结构640和704的形成期间发生未对准，则在邻近结构640与704之间可 能发生短路。进一步地，结构640和704的接近可能在相邻的结构640与704之间产生 有问题的寄生电容。
将期望的是，开发减轻或防止以上参考图9-9C所述的问题的新配置并且开发用于制造此类配置的方法。
发明内容
一方面，本申请提供了一种集成组合件，所述集成组合件包括：存储器阵列区域，所述存储器阵列区域包含延伸穿过交替的导电层和绝缘层的堆叠的沟道材料柱；第二区域，所述第二区域邻近所述存储器阵列区域；导电扩展件，所述导电扩展件位于所述存 储器阵列区域内并且与所述沟道材料柱的沟道材料电耦接；面板，所述面板跨所述存储 器阵列区域和所述第二区域延伸；所述面板将一个存储器块区域与另一个存储器块区域 分离；所述面板具有由所述导电扩展件的区域支撑的第一部分并且具有邻近所述第一部 分的第二部分；所述面板具有底部表面；所述底部表面的第一区域，所述第一区域邻近 所述导电扩展件的上表面；以及所述底部表面的第二区域，所述第二区域位于所述第二 部分内并且相对于所述底部表面的所述第一区域在高度上偏移。
另一方面，本申请提供了一种集成组合件，所述集成组合件包括：存储器阵列区域， 所述存储器阵列区域包含延伸穿过交替的导电层和绝缘层的堆叠的沟道材料柱；阶梯区 域，所述阶梯区域从所述存储器阵列区域偏移并且包括所述导电层的区域；互连区域，所述互连区域位于所述存储器阵列区域与所述阶梯区域之间；第一导电扩展件，所述第 一导电扩展件位于所述存储器阵列区域内并且与所述沟道材料柱的沟道材料电耦接；第 二导电扩展件，所述第二导电扩展件位于所述阶梯区域内、处于与所述第一导电扩展件 的高度水平相同的高度水平；以及面板，所述面板跨所述存储器阵列区域、所述互连区 域和所述阶梯区域延伸；所述面板将一个存储器块区域与另一个存储器块区域分离；所 述面板具有由所述第一导电扩展件的区域支撑的第一部分、由所述第二导电扩展件的区 域支撑的第三部分以及位于所述第一部分与所述第三部分之间的第二部分；所述第二部 分具有底部表面，所述底部表面相对于所述第一部分和所述第三部分的底部表面在高度 上偏移。
在又一方面，本申请提供了一种形成集成组合件的方法，所述方法包括：形成具有存储器阵列区域、阶梯区域以及位于所述阶梯区域与所述存储器阵列区域之间的中间区域的构造；所述构造包括位于所述存储器阵列区域中的第一导电扩展件和位于所述阶梯区域中的第二导电扩展件；所述第一导电扩展件和所述第二导电扩展件处于第一高度水平；所述构造包括位于所述中间区域中的导电块，所述导电块处于第一高度水平；所述 构造包括位于所述中间区域中的位于所述第一扩展件与所述第二扩展件之间的间隙，并 且包括跨所述间隙延伸的桥接结构；所述桥接结构处于与所述第一高度水平不同的第二 高度水平；在所述构造之上形成交替的第一层和第二层的堆叠；所述第一层包括牺牲材 料，并且所述第二层包括绝缘材料；形成沟道材料柱以延伸穿过所述存储器阵列区域中 的所述堆叠；所述沟道材料柱的沟道材料与所述第一导电扩展件电耦接；形成狭缝以延 伸穿过所述堆叠；所述狭缝具有沿着所述存储器阵列区域的所述第一导电扩展件的第一 部分，具有沿着所述中间区域的所述桥接结构的第二部分并且具有沿着所述阶梯区域的 所述第二扩展件的第三部分；所述狭缝将第一存储器块区域与第二存储器块区域间隔 开；将所述牺牲材料去除并用导电材料替代；以及在所述狭缝内形成一或多种材料。
附图说明
图1示出了具有带存储器晶胞的存储器阵列的现有技术存储器装置的框图。
图2示出了图1的呈3D NAND存储器装置形式的现有技术存储器装置的示意图。
图3示出了图2的现有技术3D NAND存储器装置在X-X'方向上的横截面视图。
图4是现有技术NAND存储器阵列的示意图。
图5是现有技术集成组合件的图解性俯视图，其示出了与半导体管芯相关联的阶梯 区域和存储器阵列区域。
图6是沿图5的现有技术集成组合件的区域“6”的图解性横截面侧视图。
图7是沿图5的现有技术集成组合件的区域“7”的图解性俯视图。
图8是沿图7的现有技术集成组合件的线8-8的图解性横截面侧视图。
图9-9C是常规(现有技术)组合件的区域的视图。图9的视图是图解性俯视图。图9A-9C的视图分别是沿着图9的线A-A、B-B和C-C的图解性横截面侧视图。
图10-10C是根据示例实施例的示例组合件的区域的视图。图10的视图是图解性俯视图。图10A-10C的视图分别是沿着图10的线A-A、B-B和C-C的图解性横截面侧视 图。
图10A-1和10A-2是沿着与10A相同的横截面的图解性横截面侧视图，并且示出 了根据其它示例实施例的示例组合件。
图11-11C是根据示例实施例的示例组合件的区域的视图。图11的视图是图解性俯视图。图11A-11C的视图分别是沿着图11的线A-A、B-B和C-C的图解性横截面侧视 图。
图11A-1和11A-2是沿着与11A相同的横截面的图解性横截面侧视图，并且示出了根据其它示例实施例的示例组合件。
图12-12B是根据示例实施例的示例工艺阶段的示例组合件的区域的图解性横截面 侧视图。图12的视图是沿着与用于图10A的视图的横截面类似的横截面的图解性横截面侧视图。图12A的视图是沿着存储器阵列区域的图解性横截面侧视图。图12A的横 截面类似于用于图6的视图的横截面。图12B的视图是沿着阶梯区域的图解性横截面侧 视图。
图13-13B是根据示例实施例的处于图12-12B的工艺阶段之后的工艺阶段的图12-12B的示例组合件的区域的图解性横截面侧视图。图13-13B分别沿着与图12-12B相同 的横截面。
图14-14B是根据示例实施例的处于图13-13B的工艺阶段之后的工艺阶段的图12-12B的示例组合件的区域的图解性横截面侧视图。图14-14B分别沿着与图12-12B相同 的横截面。
图15-15B是根据示例实施例的处于图14-14B的工艺阶段之后的工艺阶段的图12-12B的示例组合件的区域的图解性横截面侧视图。图15-15B分别沿着与图12-12B相同 的横截面。
图16-16B是根据示例实施例的处于图15-15B的工艺阶段之后的工艺阶段的图12-12B的示例组合件的区域的图解性横截面侧视图。图16-16B分别沿着与图12-12B相同 的横截面。
图17-20是处于示例实施例的示例顺序工艺阶段的示例组合件的区域的图解性横截 面侧视图。图17-20的视图沿着与用于图11A的视图的横截面类似的横截面。
具体实施方式
一些实施例包含具有通过中间面板彼此间隔开的存储器块的组合件。中间面板的底 部表面沿着源极结构并且沿着在源极结构之间形成的间隙。沿着间隙的底部表面的区域 相对于沿着源极结构的底部表面的区域在高度上偏移。一些实施例包含形成组合件的方 法。参照图10-20描述了示例实施例。
参照图10-10C，集成组合件(架构、构造等)10包含一对存储器块区域12和14。存储器块区域12和14可以类似于以上参考图5-9描述的区域608和610。
面板16、18和20设置在组合件10内。面板18将存储器块区域12与存储器块区 域14间隔开(分离)。
面板16、18和20包括面板材料22。面板材料22可以包括任何合适的一或多种组 合物。例如，面板材料22可以包括二氧化硅、基本上由其组成或由其组成。可替代地， 面板材料22可以包括两种以上不同的组合物。例如，面板材料22可以包括硅(例如，多 晶硅)和二氧化硅。
组合件10的所展示部分可以位于与上面参考图7所描述的峰区域643类似的峰区域24内。图10示出了所展示的区域24可以位于存储器阵列区域(阵列)与阶梯区域(阶 梯)之间。在一些实施例中，存储器阵列区域可以被称为第一区域，并且图10的区域24 可以被称为邻近存储器阵列区域的第二区域。在一些实施例中，图10的区域24可以被 称为互连区域，所述互连区域位于存储器阵列区域与阶梯区域之间。
存储器阵列区域可以与以上参考图5和6描述的阵列区域604相同；并且因此可以包含穿过交替的导电层和绝缘层的堆叠延伸的沟道材料柱。图10A和10C分别示出了 沿着图10的线A-A和C-C的横截面；并且示出了交替的导电层28和绝缘层30的示例 堆叠26。堆叠26可以与以上参考图6描述的堆叠622相同。
导电层28包括导电材料32。此类导电材料可以与以上参考图6描述的导电材料628相同。在一些实施例中，导电材料32可以包括钨芯和沿着钨芯的外围表面延伸的金属 氮化物衬垫。金属氮化物衬垫可以包括例如氮化钨和/或氮化钛。而且，在一些实施例中， 高k介电材料(例如，介电阻挡材料)可以沿着导电层28的外边缘延伸。
绝缘层30包括绝缘材料34。此类绝缘材料可以与以上参考图6描述的绝缘材料630相同。在一些实施例中，绝缘材料34可以包括二氧化硅、基本上由其组成或由其组成。
图10的阶梯区域可以与以上参考图8描述的阶梯区域相同并且因此可以包括沿着导电层28的交错的端子区域；其中此类交错的端子区域类似于图8的区域648。
图10-10C的配置类似于图9-9C的配置，因为其包括从导电块38向上延伸的互连36。互连36和导电块38可以与图9A所示的互连700和导电块704相同。互连36被示 出为延伸到SGD，但是在其它实施例中，可以延伸到与存储器阵列相关联的其它电路系 统。导电块38被示出为位于与CMOS和/或其它适当的逻辑电路系统耦接的导电结构40 之上。导电结构40可以与图9A所示的结构706相同。块38和结构40在图10中以虚 线(假想)视图示出以指示其位于其它材料之下。
互连36被绝缘材料42围绕，以使互连与导电层28的导电材料32电隔离。绝缘材 料42可以包括任何合适的一或多种组合物；并且在一些实施例中可以包括二氧化硅、 基本上由其组成或由其组成。
导电结构36、38和40可以包括任何合适的一或多种导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、 金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的 一或多种。在一些实施例中，导电结构36、38和40中的一或多个导电结构可以包括与 导电结构36、38和40中的另一个导电结构的组合物相同的组合物。在一些实施例中， 导电结构36、38和40中的一或多个导电结构可以包括与导电结构36、38和40中的其 它导电结构的组合物不同的组合物。在一些实施例中，导电结构36、38和40中的一或 多个导电结构可以包括钨、基本上由其组成或由其组成。
在图10C中示出了源极结构44。源极结构44可以类似于以上参考图6描述的源极结构640并且可以跨存储器阵列延伸以与沟道材料柱的沟道材料耦接。源极结构44被 配置为导电扩展件并且可以包括任何合适的一或多种组合物。在一些实施例中，源极结 构44可以包括在金属硅化物之上的导电掺杂的半导体材料；并且例如可以包括在 WSi(其中化学式指示主要成分而不是具体的化学计量)之上的导电掺杂的硅。
图10B示出了本发明的组合件10与现有技术的组合件600(图9B所示)之间的差异。具体地，图10B示出了在峰区域24中切开了导电扩展件(源极结构)44。因此，图 10B的配置包括作为延伸到存储器阵列区域(阵列)的第一导电扩展件的扩展件44，并且 包括与第一导电扩展件44处于相同高度水平并且延伸到阶梯区域(阶梯)的第二导电扩 展件46。第一导电扩展件44和第二导电扩展件46可以是与图9B的扩展件640类似的 初始导电扩展件的部分。然而，在图9B的现有技术中，导电扩展件640(源极结构)完全 从存储器阵列区域延伸到阶梯区域，并且因此在存储器区域、阶梯区域以及位于存储器 阵列区域与阶梯区域之间的峰区域上具有相同的电压。相比之下，图10B的扩展件44 (源极结构)处于用于存储器阵列的电压下，而扩展件46(其延伸到阶梯区域)可以是电浮 动的或者可以与任何合适的参考电压(REF)如接地、VCC/2等耦接。
支撑结构48从第一导电扩展件44延伸到第二导电扩展件46。支撑结构48相对于第一导电扩展件和第二导电扩展件在高度上偏移。在图10B的实施例中，支撑结构48 位于导电扩展件44和46下方。
支撑结构48可以包括任何合适的一或多种组合物；并且可以是导电的、绝缘的或半导电的。在一些实施例中，可以是有利的是，支撑结构48包括与导电结构40(图10A 中所示)相同的材料，使得支撑结构48和导电结构40可以由相同的材料同时制造。因 此，支撑结构48包括钨、基本上由其组成或由其组成可以是有利的。图10A和10C示 出了图10B的支撑结构48可以是几种支撑结构之一，其中此类支撑结构中的每个支撑 结构都位于面板16、18和20之一下方。在所展示的实施例中，支撑结构48形成在与 导电结构40相同的高度水平处。在其它实施例中，支撑结构48可以形成在高于或低于 导电结构40的最上表面的其它高度水平处。在一些实施例中，支撑结构48可以包括与 扩展件44和46之一或两者的组合物不同的组合物。例如，在一些实施例中，支撑结构 48可以包括钨、基本上由其组成或由其组成；并且扩展件44和46可以包括在金属硅化 物(例如，硅化钨)之上的导电掺杂的半导体材料(例如，硅)。
图10B示出了直接在导电扩展件44和46的边缘45和47上方形成的保护结构50。 所展示的保护结构被标记为50a和50b，使得它们可以相对于彼此区分。保护结构50a 和50b可以分别称为第一保护结构和第二保护结构。
保护结构50可以保护第一和第二扩展件44和46的边缘45和47在面板16、18和 20的形成期间免受损坏。
保护结构50可以包括任何合适的一或多种组合物；并且可以是导电的、电绝缘的或半导电的。在一些实施例中，保护结构50可以包括与支撑结构48的组合物相同的组 合物；并且例如可以包括一或多种金属(例如，钨)、基本上由其组成或由其组成。
图10B的面板16可以被认为具有由第一导电扩展件44的区域支撑的第一部分52、由支撑结构48支撑的第二部分54以及由导电扩展件46支撑的第三部分56。第二部分 54可以被认为邻近第一部分52和第三部分56。
第一部分52、第二部分54和第三部分56分别包括底部表面53、55和57。底部表 面53、55和57分别直接抵靠(或至少邻近)结构44、48和46的上表面。在一些实施例 中，面板16可以包括二氧化硅、基本上由其组成或由其组成，并且此二氧化硅可以直接 抵靠结构44、48和46的上表面。
第二部分54的底部表面55相对于第一和第三部分52和56的底部表面53和57在 高度上偏移；并且在所示实施例中位于底部表面53和57下方。表面55可以从表面53 和57在高度上偏移任何合适的距离；并且在一些实施例中可以在高度上偏移在约10纳 米(nm)到约500nm范围内的距离。
图10B的面板16还具有位于第一保护结构50a之上的第四部分58和位于第二保护结构50b之上的第五部分60。第四部分58和第五部分60分别具有底部表面59和61。 底部表面59和61位于面板16的第一和第三部分(58和60)的底部表面53和57上方。
在一些实施例中，底部表面53、55、57、59和61可以被认为是面板16的整个底 部表面的区段。
在所展示的实施例中，绝缘材料68位于保护结构50a和50b之下。绝缘材料68可 以包括任何合适的一或多种组合物；并且在一些实施例中可以包括二氧化硅、基本上由 其组成或由其组成。绝缘材料68可以与以上参考图9-9B描述的材料710相同。
结构40和48可以相对于彼此具有不同的竖直厚度(如图10A所示)，或者可以包括彼此相同的竖直厚度。而且，结构40和48可以包括彼此相同的组合物，或者可以包括 彼此不同的组合物。
图10A-1示出了与图10的实施例类似的实施例，但是其中在形成面板材料22期间已经去除了支撑结构48。因此，面板材料22填充了在图10A的实施例中由支撑结构48 占据的区域。面板16、18和20具有宽底部区域72，所述底部区域对应于在图10A的 实施例中于其处示出了支撑结构48的区域。
图10A-2示出了与图10A-1的实施例类似的实施例，但是示出了面板16、18和20 中的每个面板包括两种不同的材料74和76。材料74和76可以包括任何合适的组合物。 在一些实施例中，材料74可以包括二氧化硅、基本上由其组成或由其组成；并且材料 76可以包括硅、基本上由其组成或由其组成。硅可以呈任何合适的晶体形式(例如，非 晶、多晶、单晶)；并且在一些实施例中可以被称为多晶硅(其中多晶硅通常包括硅的非 晶和多晶形式中的一种或两种)。
参考图11-11C，示出了与图10-10C的实施例类似的实施例。然而，图11-11C的实施例的支撑结构48所处的高度水平高于导电扩展件44和46的高度水平。因此，图11B 示出了面板16的第二区域的底部表面55位于面板16的第一和第三部分52和56的底 部表面53和57上方。底部表面55可以以任何合适的量高于底部表面53和57；并且在 一些实施例中可以以在约10nm到约500nm范围内的量高于底部表面53和57。
图11A-1和11A-2示出了与图10A-1和10A-2的实施例类似的实施例，但是其基于图11A的配置而不是图10A的配置。
以上参考图10-10C、10A-1、10A-2、11-11C、11A-1和11A-2描述的实施例可以有 利地消除上面参考图9A描述的问题。具体地，与存储器阵列相关联的导电扩展件(源极 结构)(即，图9A的导电扩展件640和图10-10C、10A-1和10A-2、11-11C、11A-1和 11A-2的导电扩展件44)在常规组合件(例如，图9-9C的组合件)中接近导电块704，并且 在图10-10C、10A-1、10A-2、11-11C、11A-1和11A-2的实施例中不接近类似的导电块 38。本文描述的实施例可以消除与常规配置相关的有问题的风险。可以消除的示例有问 题的风险是从源极材料的导电扩展件到峰区域内的导电块短路的风险。可以消除的另一 个示例有问题的风险是在源极材料的导电扩展件与峰区域内的导电块之间的寄生电容 的风险。消除短路和/或寄生电容可以消除或至少减轻来自SGD(或与互连36耦接的其 它电路系统)的有问题的泄漏。
本文描述的实施例的另一个优点可以是，由于扩展件44不与导电块处于相同的水平，所以可以减小与在导电块38的高度水平处的紧密堆积相关的应力。
图10-10C、10A-1、10A-2、11-11C、11A-1和11A-2的实施例的配置应该可易于转 移到现有工艺流程；特别是如果另外的结构(例如，48)形成在当前用于制造其它组件(例 如，导电结构40)的高度水平处。
由于大大消除了在峰区域(互连区域)中从导电块到源极结构短路的风险，因此相对 于常规方法，本文所述的实施例可以实现宽松的处理约束条件。这样可以降低成本并改善可扩缩性。
上面参考图10-10C、10A-1、10A-2、11-11C、11A-1和11A-2描述的结构可以通过 任何合适的处理形成。参考图12-20描述了示例处理。
参考图12，示出了处于制造图10A所示的配置期间的初步工艺阶段的组合件10。图12的视图沿着与图10A所示的横截面相同的横截面。
图12的组合件10可以被认为是具有存储器阵列区域84(图12A所示)和阶梯区域86(图12B所示)的构造81的一部分。图12所示的组合件10的区域可以被认为是中间 区域(峰区域、互连区域)24，其中此中间区域位于阶梯区域与存储器阵列区域之间。图 12-12B的构造包含在存储器阵列区域84(图12A)中的第一导电扩展件44(源极结构)以 及在阶梯区域86(图12B)中的第二导电扩展件46。第一导电扩展件44和第二导电扩展 件46彼此处于相同的高度水平，并且此高度水平可以被称为第一高度水平。
第一导电扩展件44和第二导电扩展件46可以包括在金属硅化物之上的导电掺杂的 半导体材料；并且在一些实施例中可以包括在硅化钨之上的导电掺杂的硅。
图12-12B的构造81包含位于中间区域24(图12A)中的导电块38，并且此类导电 块处于与扩展件44和46相同的高度水平(即，第一高度水平)。所述构造包括位于中间 区域中的位于第一扩展件44与第二扩展件46之间的间隙(此间隙在图10B中示出为间 隙88)。所述结构包括跨间隙的桥接结构(支撑结构)48，其中此类桥接结构48在图12中 示出。桥接结构48所处的高度水平与结构38、44和46的第一高度水平不同(即，处于 与第一高度水平不同的第二高度水平)。在所示的实施例中，桥接结构48的第二高度水 平在结构38、44和46的第一高度水平之下。在一些实施例中，另外的结构(例如，图 10-10C所示类型的保护结构50)可以形成在构造81内。
导电结构40可以与逻辑电路系统(CMOS)耦接，类似于图10-10C所示的耦接。可 以在图12-12B(如所示出)的工艺阶段或任何其它合适的工艺阶段提供此类耦接。
绝缘材料68围绕结构38、40、44、46和48。绝缘材料可以包括二氧化硅和/或任 何其它合适的一或多种组合物。图12-12B的结构38、40、44、46和48可以通过任何 合适的处理来形成。例如，可以利用镶嵌处理、光刻掩模图案化等中的一或多种来沉积 和图案化一或多种金属(例如，钨)。
在包括特征38、40、44、46和48的区域83(结构、架构、构造)之上形成交替的第 一层28和第二层30的堆叠80。第一层28包括牺牲材料82，并且第二层30包括绝缘 材料34。牺牲材料82可以包括任何合适的一或多种组合物；并且在一些实施例中可以 包括氮化硅、基本上由其组成或由其组成。
图12、12A和12B的视图示出了各个区域24、84和86的片段，但是未示出彼此相 同大小的片段。具体地，图12的片段大于图12A和12B的片段。这样简化了附图，同 时仍然展示了相关细节。
参考图13-13B，在峰区域24(图13)内形成了导电互连36，并且邻近此类导电互连形成了绝缘材料42。而且，沟道材料柱620形成在存储器阵列区域84(图13A)内。在一 些实施例中，可以形成穿过堆叠80并进入构造81的开口，并且然后可以在此类开口内 形成适当的材料以在图13A的存储器阵列区域84内形成沟道材料柱并且在图13的峰 区域24内形成互连36。沟道材料柱620的沟道材料632与源极结构44(即，导电扩展 件44)电耦接并且在所示的实施例中直接接触源极结构44的导电材料。
参照图14-14B，形成狭缝90以延伸穿过堆叠80。狭缝中的每个狭缝具有在存储器阵列区域84(图14A)内的第一部分、在峰区域24(图14)内的第二部分以及在阶梯区域86内的第三部分。狭缝可以将存储器块(存储器块区域)彼此分开。在所示的实施例中， 狭缝90之一被示出为将第一存储器块(存储器块区域)12与第二存储器块(存储器块区 域)14分离。
狭缝90可以终止于结构48的上表面处，以最终形成与图10A的配置类似的配置。然而，在图14的所展示实施例中，狭缝90穿透材料48(图13)，以形成与图10A-1和 10A-2的配置类似的配置。尽管在形成缝隙90期间消除了结构48的全部材料，但是在 其它实施例中，可以保留结构48的一些材料。可以通过改变结构48的材料的组成和/或 用于形成狭缝90的蚀刻条件来调整在形成狭缝90之后保留的结构48的材料的量。
在形成类似于狭缝90的狭缝的常规工艺期间可能出现的一个问题是，狭缝的区域可能穿透到源极结构(即，图9-9C的源极结构640)中。如果源极结构包括在硅化钛之上 的导电掺杂的硅，则电化腐蚀可能从狭缝之外的区域中有问题地去除大部分的导电掺杂 的硅。本文所述的实施例可以至少相对于形成在结构48之上的狭缝90的部分减轻此类 有问题的电化腐蚀。
参考图15-15B，牺牲材料82(图14-14B)被去除并用导电材料32替代。因此，将图14-14B的堆叠80转换成了包括交替的导电层28和绝缘层30的堆叠26。可以通过任何 合适的处理来去除牺牲材料82。例如，在牺牲材料包括氮化硅的实施例中，可以使蚀刻 剂(例如，热磷酸)流入狭缝90中以去除牺牲材料。
参考图16-16B，在狭缝90内形成材料74和76(图15-15B)，从而形成面板16、18 和20。尽管示出了在狭缝内形成了两种材料，但是在其它实施例中，可以在狭缝内仅形 成单一材料(例如，图10-10C的材料22)，或者可以在狭缝内形成两种以上的材料。
图16B的阶梯区域86可以包括与图8的区域648类似的台阶式互连区域。在图16B中未示出台阶式互连区域以将重点放在面板18的形成上而不是在台阶式互连区域的形 成上。然而，应当理解，可以在任何合适的工艺阶段通过任何合适的处理来形成台阶式 互连区域。
可以利用与以上参考图12-16描述的处理类似的处理来形成图11-11C的配置，其中 支撑结构48所处的高度水平高于导电扩展件44和46的水平。参考图17-20描述了示 例处理。图17-20仅示出了沿着中间区域(峰区域)24的横截面，因为沿着存储器阵列区 域和阶梯区域的处理可以与以上参考图12-16描述的处理相同。
参考图17，示出了处于某一工艺阶段的组合件10，其中构造83被形成为具有在触点38上方的高度水平处的支撑结构48。图17的横截面示出了峰区域24。此峰区域可 以与上面参考图11A所描述的峰区域类似，但是此峰区域被示出为处于在图11A的配 置的制造中利用的初步工艺阶段。导电结构48可以被认为处于第二高度水平，所述第 二高度水平高于触点38以及扩展件44和46(在图11B中示出)的第一高度水平。
在构造83之上形成了交替的层28和30的堆叠80。层28包括牺牲材料82。
参考图18，导电互连36通过与以上参考图13描述的处理类似的处理形成。
参考图19，狭缝90通过与以上参考图14描述的处理类似的处理形成。如所示实施例，狭缝90延伸穿过导电结构48。在其它实施例中，在形成狭缝90之后，可以保留导 电结构48的至少一些区域。
参照图20，利用与以上参考图15描述的处理类似的处理来将牺牲材料82(图19)去除并用导电材料32替代，并且随后将材料74和76沉积在狭缝90(图19)内，以形成面 板16、18和20。图20的组合件10与图11A-2的组合件相同。可以利用其它合适的处 理来形成图11A和11A-1的组合件。
上文讨论的组合件和结构可以在集成电路内利用(其中术语“集成电路”意指由半导 体衬底支撑的电子电路)；并且可以并入到电子系统中。此类电子系统可以用于例如存储 器模块、装置驱动器、电力模块、通信调制解调器、处理器模块和专用模块，并且可以 包含多层多芯片模块。电子系统可以是宽范围系统中的任何系统，例如相机、无线装置、 显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、 工业控制系统、飞行器等。
除非另有指定，否则本文描述的各种材料、物质、组合物等可以通过当前已知的或是尚待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉 积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可以用来描述具有绝缘电性质的材料。在本公开中，所述 术语被认为是同义的。在一些情况下使用术语“介电”并且在其它情况下使用术语“绝 缘”(或“电绝缘”)可能是为了提供本公开内的语言变化以简化随后的权利要求内的前 提基础，而不是用于指示任何显著的化学或电气差异。
术语“电连接”和“电耦接”都可以在本公开中使用。所述术语被认为是同义的。 在一些情况下使用一个术语并且在其它情况下使用另一个术语可能是为了提供本公开 内的语言变化以简化随后的权利要求内的前提基础。
各个实施例在附图中的特定朝向仅用于说明目的，并且在一些应用中，可以相对于 所示朝向旋转实施例。本文所提供的描述以及随后的权利要求涉及在各个特征之间具有 所描述的关系的任何结构，而不管所述结构是处于附图的特定朝向还是相对于此类朝向 旋转。
除非另有指示，否则所附图示的横截面视图仅示出横截面的平面内的特征，而未示 出横截面的平面后面的材料，以简化附图。
当一个结构在上文中被称为“在另一个结构上”、“邻近另一个结构”或“抵靠另一个结构”时，所述结构可以直接在另一个结构上，或者也可以存在中间结构。相比之下， 当一个结构被称为“直接在另一个结构上”、“直接邻近另一个结构”或“直接抵靠另一 个结构”时，不存在中间元件。术语“直接在...下方”、“直接在...之上”等并不指示直接 物理接触(除非另有明确说明)，而是指示垂直对准。
结构(例如，层、材料等)可以被称为“竖直延伸”以指示所述结构总体上从下面的基底(例如，衬底)向上延伸。竖直延伸的结构可以相对于基底的上表面基本上正交地延伸，或者不如此延伸。
一些实施例包含一种集成组合件，所述集成组合件具有存储器阵列区域，所述存储 器阵列区域包含延伸穿过交替的导电层和绝缘层的堆叠的沟道材料柱。第二区域邻近所 述存储器阵列区域。导电扩展件位于所述存储器阵列区域内并且与所述沟道材料柱的沟 道材料电耦接。面板跨所述存储器阵列区域和所述第二区域延伸。所述面板将一个存储器块区域与另一个存储器块区域分离。所述面板具有由所述导电扩展件的区域支撑的第一部分并且具有邻近所述第一部分的第二部分。所述面板具有底部表面。所述底部表面 的第一区域邻近所述导电扩展件的上表面。所述底部表面的第二区域位于所述第二部分 内并且相对于所述底部表面的所述第一区域在高度上偏移。
一些实施例包含一种集成组合件，所述集成组合件具有存储器阵列区域，所述存储 器阵列区域包含延伸穿过交替的导电层和绝缘层的堆叠的沟道材料柱。阶梯区域从所述 存储器阵列区域偏移并且包括所述导电层的区域。互连区域位于所述存储器阵列区域与 所述阶梯区域之间。第一导电扩展件位于所述存储器阵列区域内并且与所述沟道材料柱 的沟道材料电耦接。第二导电扩展件位于所述阶梯区域内并且处于与所述第一导电扩展 件的高度水平相同的高度水平。面板跨所述存储器阵列区域、所述互连区域和所述阶梯区域延伸。所述面板将一个存储器块区域与另一个存储器块区域分离。所述面板具有由 所述第一导电扩展件的区域支撑的第一部分、由所述第二导电扩展件的区域支撑的第三 部分以及位于所述第一部分与所述第三部分之间的第二部分。所述第二部分具有底部表 面，所述底部表面相对于所述第一部分和所述第三部分的底部表面在高度上偏移。
一些实施例包含一种形成集成组合件的方法。形成具有存储器阵列区域、阶梯区域 以及位于所述阶梯区域与所述存储器阵列区域之间的中间区域的构造。所述构造包括位 于所述存储器阵列区域中的第一导电扩展件和位于所述阶梯区域中的第二导电扩展件。 所述第一导电扩展件和所述第二导电扩展件处于第一高度水平。所述构造包括位于所述 中间区域中的导电块。所述导电块处于所述第一高度水平。所述构造包括位于所述中间区域中的位于所述第一扩展件与所述第二扩展件之间的间隙，并且包括跨所述间隙延伸的桥接结构。所述桥接结构处于与所述第一高度水平不同的第二高度水平。在所述构造 之上形成交替的第一层和第二层的堆叠。所述第一层包括牺牲材料，并且所述第二层包 括绝缘材料。沟道材料柱被形成为延伸穿过所述存储器阵列区域中的所述堆叠。所述沟 道材料柱的沟道材料与所述第一导电扩展件电耦接。狭缝被形成为延伸穿过所述堆叠。 所述狭缝具有沿着所述存储器阵列区域的所述第一导电扩展件的第一部分，具有沿着所 述中间区域的所述桥接结构的第二部分并且具有沿着所述阶梯区域的所述第二扩展件 的第三部分。所述狭缝将第一存储器块区域与第二存储器块区域间隔开。将所述牺牲材 料去除并用导电材料替代。在所述狭缝内形成一或多种材料。
根据法规，已经以或多或少特定于结构和方法特征的语言描述了本文公开的主题。 然而，应当理解，权利要求不限于所示出和所描述的具体特征，因为本文公开的构件包括示例实施例。因此，权利要求应具有如字面上表达的整个范围，并且应根据等同原则 进行适当解释。

Claims (37)

1.一种集成组合件，其包括：
存储器阵列区域，所述存储器阵列区域包含延伸穿过交替的导电层和绝缘层的堆叠的沟道材料柱；
第二区域，所述第二区域邻近所述存储器阵列区域；
导电扩展件，所述导电扩展件位于所述存储器阵列区域内并且与所述沟道材料柱的沟道材料电耦接；
面板，所述面板跨所述存储器阵列区域和所述第二区域延伸；所述面板将一个存储器块区域与另一个存储器块区域分离；所述面板具有由所述导电扩展件的区域支撑的第一部分并且具有邻近所述第一部分的第二部分；
所述面板具有底部表面；
所述底部表面的第一区域，所述第一区域邻近所述导电扩展件的上表面；以及
所述底部表面的第二区域，所述第二区域位于所述第二部分内并且相对于所述底部表面的所述第一区域在高度上偏移。
2.根据权利要求1所述的集成组合件，其中所述底部表面的所述第二区域位于所述底部表面的所述第一区域上方。
3.根据权利要求1所述的集成组合件，其中所述底部表面的所述第二区域位于所述底部表面的所述第一区域下方。
4.根据权利要求1所述的集成组合件，其中所述底部表面的所述第二区域直接抵靠所述第二区域内的支撑结构。
5.根据权利要求4所述的集成组合件，其中所述支撑结构位于所述导电扩展件下方。
6.根据权利要求4所述的集成组合件，其中所述支撑结构位于所述导电扩展件上方。
7.根据权利要求4所述的集成组合件，其中所述面板包括二氧化硅；并且其中所述二氧化硅直接接触所述导电扩展件的上表面并且直接接触所述支撑结构的上表面。
8.根据权利要求7所述的集成组合件，其中所述导电扩展件包括在金属硅化物之上的导电掺杂的半导体材料。
9.根据权利要求7所述的集成组合件，其中所述导电扩展件包括在WSi之上的导电掺杂的硅，其中化学式指示主要成分而不是具体的化学计量。
10.根据权利要求7所述的集成组合件，其中所述支撑结构包括的组合物与所述导电扩展件的组合物不同。
11.根据权利要求7所述的集成组合件，其中所述支撑结构包括一或多种金属。
12.根据权利要求7所述的集成组合件，其中所述支撑结构由一或多种金属组成。
13.根据权利要求7所述的集成组合件，其中所述支撑结构由钨组成。
14.根据权利要求1所述的集成组合件，其中导电块位于所述第二区域内、处于与所述导电扩展件的高度水平相同的高度水平；其中所述导电块与逻辑电路系统耦接；其中导电互连从所述导电块向上延伸；并且其中所述导电互连将所述存储器阵列的电路系统与所述逻辑电路系统耦接。
15.根据权利要求14所述的集成组合件，其中所述存储器阵列的所述电路系统包括漏极侧选择栅极(SGD)装置。
16.一种集成组合件，其包括：
存储器阵列区域，所述存储器阵列区域包含延伸穿过交替的导电层和绝缘层的堆叠的沟道材料柱；
阶梯区域，所述阶梯区域从所述存储器阵列区域偏移并且包括所述导电层的区域；
互连区域，所述互连区域位于所述存储器阵列区域与所述阶梯区域之间；
第一导电扩展件，所述第一导电扩展件位于所述存储器阵列区域内并且与所述沟道材料柱的沟道材料电耦接；
第二导电扩展件，所述第二导电扩展件位于所述阶梯区域内、处于与所述第一导电扩展件的高度水平相同的高度水平；以及
面板，所述面板跨所述存储器阵列区域、所述互连区域和所述阶梯区域延伸；所述面板将一个存储器块区域与另一个存储器块区域分离；所述面板具有由所述第一导电扩展件的区域支撑的第一部分、由所述第二导电扩展件的区域支撑的第三部分以及位于所述第一部分与所述第三部分之间的第二部分；所述第二部分具有底部表面，所述底部表面相对于所述第一部分和所述第三部分的底部表面在高度上偏移。
17.根据权利要求16所述的集成组合件，其中所述第二部分的所述底部表面位于所述第一部分和所述第三部分的所述底部表面上方。
18.根据权利要求16所述的集成组合件，其中所述第二部分的所述底部表面位于所述第一部分和所述第三部分的所述底部表面下方。
19.根据权利要求16所述的集成组合件，其包括支撑结构，所述支撑结构从所述第一导电扩展件延伸到所述第二导电扩展件；所述支撑结构相对于所述第一导电扩展件和所述第二导电扩展件在高度上偏移；并且其中所述面板的所述第二部分由所述支撑结构支撑。
20.根据权利要求19所述的集成组合件，其中所述支撑结构位于所述第一导电扩展件和所述第二导电扩展件下方。
21.根据权利要求20所述的集成组合件，其进一步包括：
第一保护结构，所述第一保护结构直接在所述第一导电扩展件的边缘上方；
第二保护结构，所述第二保护结构直接在所述第二导电扩展件的边缘上方；以及
所述面板的第四部分和第五部分，所述第四部分和所述第五部分分别位于所述第一保护结构和所述第二保护结构之上；所述第四部分和所述第五部分的底部表面位于所述面板的所述第一部分和所述第三部分的所述底部表面上方。
22.根据权利要求20所述的集成组合件，其中所述支撑结构、所述第一保护结构和所述第二保护结构均为彼此相同的组合物。
23.根据权利要求22所述的集成组合件，其中所述支撑结构、所述第一保护结构和所述第二保护结构包括一或多种金属。
24.根据权利要求22所述的集成组合件，其中所述支撑结构、所述第一保护结构和所述第二保护结构基本上由钨组成。
25.根据权利要求19所述的集成组合件，其中所述支撑结构位于所述第一导电扩展件和所述第二导电扩展件上方。
26.根据权利要求16所述的集成组合件，其中所述第二导电扩展件是电浮动的。
27.根据权利要求16所述的集成组合件，其中所述第二导电扩展件与参考电压源耦接。
28.一种形成集成组合件的方法，其包括：
形成具有存储器阵列区域、阶梯区域以及位于所述阶梯区域与所述存储器阵列区域之间的中间区域的构造；所述构造包括位于所述存储器阵列区域中的第一导电扩展件和位于所述阶梯区域中的第二导电扩展件；所述第一导电扩展件和所述第二导电扩展件处于第一高度水平；所述构造包括位于所述中间区域中的导电块，所述导电块处于第一高度水平；所述构造包括位于所述中间区域中的位于所述第一扩展件与所述第二扩展件之间的间隙，并且包括跨所述间隙延伸的桥接结构；所述桥接结构处于与所述第一高度水平不同的第二高度水平；
在所述构造之上形成交替的第一层和第二层的堆叠；所述第一层包括牺牲材料，并且所述第二层包括绝缘材料；
形成沟道材料柱以延伸穿过所述存储器阵列区域中的所述堆叠；所述沟道材料柱的沟道材料与所述第一导电扩展件电耦接；
形成狭缝以延伸穿过所述堆叠；所述狭缝具有沿着所述存储器阵列区域的所述第一导电扩展件的第一部分，具有沿着所述中间区域的所述桥接结构的第二部分并且具有沿着所述阶梯区域的所述第二扩展件的第三部分；所述狭缝将第一存储器块区域与第二存储器块区域间隔开；
将所述牺牲材料去除并用导电材料替代；以及
在所述狭缝内形成一或多种材料。
29.根据权利要求28所述的方法，其中所述第二高度水平高于所述第一高度水平。
30.根据权利要求28所述的方法，其中所述第二高度水平低于所述第一高度水平。
31.根据权利要求30所述的方法，其进一步包括：
在所述构造内并直接在所述第一导电扩展件的边缘上方形成第一保护结构，其中所述第一导电扩展件的所述边缘位于所述桥接结构之上；
在所述构造内并直接在所述第二导电扩展件的边缘上方形成第二保护结构，其中所述第二导电扩展件的所述边缘位于所述桥接结构之上；以及
形成所述狭缝以具有分别沿着所述第一保护结构和所述第二保护结构的第四部分和第五部分。
32.根据权利要求28所述的方法，其中所述一或多种材料包含二氧化硅。
33.根据权利要求28所述的方法，其中所述一或多种材料包含二氧化硅和硅。
34.根据权利要求28所述的方法，其中所述第一导电扩展件、第二导电扩展件和导电块包括在硅化钨之上的导电掺杂的硅。
35.根据权利要求28所述的方法，其中所述桥接结构包括金属。
36.根据权利要求28所述的方法，其中所述桥接结构包括钨。
37.根据权利要求28所述的方法，其进一步包括在所述狭缝内形成所述一或多种材料之前，使所述狭缝延伸穿过所述桥接结构。
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