CN113342728A - 可去时钟线高速并行总线同步逻辑设计 - Google Patents
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Abstract
本发明公开了PLC技术领域的可去时钟线高速并行总线同步逻辑设计，包括发送端和接收端；所述发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；所述接收端包括数据线边沿检测部分、或门开关产生锁存触发信号、锁存触发信号延时组产生与选择部分、总线数据并行同步锁存部分、去时钟解码部分和校验检错和控制锁存的触发信号延时切换，该可去时钟线高速并行总线同步逻辑设计，不需额外的时钟或选通信号连接，缩小了延时差异跳变窗口，进一步扩大了数据稳定采集锁存的有效窗口，多数据线嵌入时钟式编码使并行总线数据保持信号周期性跳变的存在，从而保证每个数据通信周期都能产生触发锁存信号。
Description
技术领域
本发明涉及PLC技术领域，具体为可去时钟线高速并行总线同步逻辑设计。
背景技术
在逻辑芯片(FPGA或CPLD)之间的高速并行总线传输中，利用时钟的边沿对并行数据进行锁存，常会因逻辑芯片内部对并行数据线的布线不一致、工艺水平影响的逻辑芯片引脚的延时差异、总线数据线线长等不一致导致的延时差异，而导致并行数据线的信号延迟差异的累加，在主机发送时钟的同时根据发送的时钟读取从机返回的数据时，这种延迟差异的累加甚至会翻倍，同理时钟线与数据线之间也存在同样的延迟差异，即时钟边沿比某些数据线信号提前，又比某些数据线信号落后，此时如果是不修正偏移的双边沿发送传输，利用时钟边沿对总线数据进行锁存，由于数据线的信号还未全部到达，所锁存的总线数据是不完整的。
当前对此类问题的解决方法为源同步方法，主要思想为在发送端产生一个选通信号代替时钟，选通信号与数据线信号的偏移尽可能小，接收端依据选通信号对数据锁存。但在实际操作中，由于逻辑芯片编译软件对信号发送和接收的时序布线的误差，逻辑芯片引脚对信号的发送和接收的延时差异受芯片工艺水平的影响，以及并行总线传输时间延迟差异，使选通信号、数据线信号的延迟差异难以进一步缩小。且选通信号实际为单边沿传输的时钟信号进行偏移调整而成，其频率是双边沿传输的时钟频率的2倍(数据线传输速率不变)，如果双边沿传输的时钟为250MHz，并行总线数据线的最高传输频率也为250MHz，相同数据传输速率下，使用源同步的方法，其选通信号的频率将为500MHz，已经超出了大部分逻辑芯片内部的频率上限，且会受到电路的频率上限的限制，而如果对双边沿传输的时钟进行和源同步方法类似的偏移调整，由于双边沿传输的时钟的上升时间和下降时间的差异以及时钟的抖动，经过偏移调整后的时钟上升沿和下降沿，都必须在数据延时差异跳变窗口之后(即数据稳定窗口内)来触发总线的数据锁存采集，这代表着数据线的数据稳定窗口必须大于双边沿时钟的上升时间与下降时间的偏差加上时钟抖动(实际还需留有一定的余量)，间接限制了双边沿时钟周期的缩小，使总线难以以更高的速率进行传输，选通或时钟信号与数据线信号的偏移的存在限制了并行总线传输的频率，不使用选通或时钟线的条件下，如果在接收端产生不同相移的本地通信时钟，使用正好可以正确读取总线数据的相移通信时钟，则会因为发送端与接收端的通信时钟晶振频率的微小差别导致的相位偏移累加，最终因发送端和接收端的通信时钟相位偏移严重而导致通信出错。
在工业环境中，总线上挂载的设备多且长度不短，工业总线有着比点对点传输更大的电容和干扰。如果使用部分逻辑芯片带有的串行LVDS进行超高频传输，将逻辑内部较低频并行数据转换成逻辑串行LVDS引脚的超高频信号传输，传输频率则会受到总线的电容和干扰的限制，且逻辑芯片内部的频率限制，也会限制转换成的串行数据信号的速率。受总线上挂载的设备数量变化的影响，串行LVDS的时钟线相对于数据线的偏移会有微小的改变，由于逻辑串行LVDS引脚传输的高频缘故，设备接入或拔出引起的微小相位偏移，可能导致逻辑串行LVDS传输需要重新校准，为此我们提出了可去时钟线高速并行总线同步逻辑设计。
发明内容
为实现上述目的，本发明提供如下技术方案：可去时钟线高速并行总线同步逻辑设计，包括发送端和接收端；
所述发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；
所述接收端包括数据线边沿检测部分、或门开关产生锁存触发信号、锁存触发信号延时组产生与选择部分、总线数据并行同步锁存部分、去时钟解码部分和校验检错和控制锁存的触发信号延时切换；
所述逻辑设计方法包括：
发送端将校验检错码(如CRC校验码)附加进要发送的数据末，数据发送前将并行数据进行时钟嵌入编码，之后以尽可能少的延迟偏移差异发送并行数据，通信时钟线或选通线不需连接；
接收端的数据线边沿检测部分并行检测并行总线各数据线的电平跳变，产生边沿跳变标志，各跳变标志经过时序约束和位置约束等时延地进入或门输入端，或门输出为1时使开关输出1，标志数据线跳变的起始，或门输出经过延时而成锁存触发信号，锁存触发信号置1后经过小延时复位开关输出，使用逻辑设计、时序约束和位置约束，产生不同延时的锁存触发信号组，从中选用在数据开始稳定之后置一的锁存触发信号(选用刚好稳定之后又留有一定的余量的锁存触发信号)，利用时序约束的最大延迟和最小延迟来限定锁存触发信号组每一档的延时误差范围，利用位置约束来保证时序约束的每次综合编译的布线成功；
总线数据并行同步锁存部分通过总线数据保存寄存器负责记录并行总线的信号，将已选择的锁存触发信号的上升沿作为的数据记录的触发，将经过发送端嵌入时钟编码的数据进行去时钟解码，即检测到数据位跳变则该数据位的数据为0，检测到数据位没有跳变则该数据位的数据为1，如果经过解码后，按顺序出现了0x5a、0xa5、0x00，则判断为接收到一个0xff的数据；
通过使用CRC校验进行数据传输检错，发送端对数据进行多项式计算，并将得到校验码附在帧的后面，接收端对数据和校验码进行多项式计算，得出数据是否正确的结果。在初始化校对锁存触发延迟时，如果校验检测出数据传输有错误,则说明在数据还没稳定的时候进行了锁存，此时切换使用锁存触发延迟组里延迟更大的锁存触发信号。
优选的，各类协议：允许各类并行总线上层协议的接入；校验码的附加：如CRC检测码的附加，附加在每段数据的末尾，以便接收端对数据的错误检查。
优选的，多数据线嵌入时钟式编码部分具体为在并行总线数据中嵌入时钟，使用数据线的跳变代替时钟的跳变，如一个数据线上的数据，为0时数据线电平在每个通信周期都取反跳变，为1时则电平不变，以此类推，如果并行总线上的各位的数据全为0，则总线的数据线都将取反跳变，只要并行数据线其中一根进行了一次电平跳变，则可以利用该跳变沿作为接收端锁存数据的依据，若将要发送的并行数据各位全为1(八位并行总线数据值为0xff)，则需让总线先发送0x5a对应的总线取反跳变信号，再发送0xa5对应的总线取反跳变信号，之后发送0x00对应的总线跳变信号，即可当作一次0xff的发送，也可在并行总线上次协议里增加处理，将全为1的总线数据值0xff分为两次发送。
优选的，若并行总线中有时钟线，则处理过程不需要嵌入时钟编码和去时钟解码。
与现有技术相比，本发明涉及可去时钟线高速并行总线同步逻辑设计，使用数据自触发延时同步法结合多数据线嵌入时钟式编码解决并行总线选通或时钟信号与数据线信号时间偏移引起的总线通信频率限制问题，通过逻辑设计和布线延时参数切换来检测并行总线数据线单发送周期内的数据信号延时差异跳变的时间窗口，确定每个发送周期并行数据稳定采集锁存的临界时刻，避开选通或时钟信号的时间偏移和双边沿跳变时间差异的引入导致的数据稳定采集锁存有效窗口的缩小，主机和从机之间只需并行的数据线相连，不需额外的时钟或选通信号连接，影响通信频率的因素只有并行数据线间的延时偏移差异，缩小了延时差异跳变窗口(时钟与数据的模糊区)，进一步扩大了数据稳定采集锁存的有效窗口，多数据线嵌入时钟式编码使并行总线数据保持信号周期性跳变的存在，从而保证每个数据通信周期都能产生触发锁存信号。
附图说明
图1为本发明流程示意图；
图2为本发明边沿检测原理示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供可去时钟线高速并行总线同步逻辑设计，请参阅图1-2,包括发送端和接收端；
发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；
接收端包括数据线边沿检测部分、或门开关产生锁存触发信号、锁存触发信号延时组产生与选择部分、总线数据并行同步锁存部分、去时钟解码部分和校验检错和控制锁存的触发信号延时切换；
逻辑设计方法包括：
发送端将校验检错码(如CRC校验码)附加进要发送的数据末，数据发送前将并行数据进行时钟嵌入编码，之后以尽可能少的延迟偏移差异发送并行数据，通信时钟线或选通线不需连接；
接收端的数据线边沿检测部分并行检测并行总线各数据线的电平跳变，产生边沿跳变标志，各跳变标志经过时序约束和位置约束等时延地进入或门输入端，或门输出为1时使开关输出1，标志数据线跳变的起始，或门输出经过延时而成锁存触发信号，锁存触发信号置1后经过小延时复位开关输出，使用逻辑设计、时序约束和位置约束，产生不同延时的锁存触发信号组，从中选用在数据开始稳定之后置一的锁存触发信号(选用刚好稳定之后又留有一定的余量的锁存触发信号)，利用时序约束的最大延迟和最小延迟来限定锁存触发信号组每一档的延时误差范围，利用位置约束来保证时序约束的每次综合编译的布线成功；
总线数据并行同步锁存部分通过总线数据保存寄存器负责记录并行总线的信号，将已选择的锁存触发信号的上升沿作为的数据记录的触发，将经过发送端嵌入时钟编码的数据进行去时钟解码，即检测到数据位跳变则该数据位的数据为0，检测到数据位没有跳变则该数据位的数据为1，如果经过解码后，按顺序出现了0x5a、0xa5、0x00，则判断为接收到一个0xff的数据；
通过使用CRC校验进行数据传输检错，发送端对数据进行多项式计算，并将得到校验码附在帧的后面，接收端对数据和校验码进行多项式计算，得出数据是否正确的结果。在初始化校对锁存触发延迟时，如果校验检测出数据传输有错误,则说明在数据还没稳定的时候进行了锁存，此时切换使用锁存触发延迟组里延迟更大的锁存触发信号。
其中，各类协议：允许各类并行总线上层协议的接入；校验码的附加：如CRC检测码的附加，附加在每段数据的末尾，以便接收端对数据的错误检查。
其中，多数据线嵌入时钟式编码部分具体为在并行总线数据中嵌入时钟，使用数据线的跳变代替时钟的跳变，如一个数据线上的数据，为0时数据线电平在每个通信周期都取反跳变，为1时则电平不变，以此类推，如果并行总线上的各位的数据全为0，则总线的数据线都将取反跳变，只要并行数据线其中一根进行了一次电平跳变，则可以利用该跳变沿作为接收端锁存数据的依据，若将要发送的并行数据各位全为1(八位并行总线数据值为0xff)，则需让总线先发送0x5a对应的总线取反跳变信号，再发送0xa5对应的总线取反跳变信号，之后发送0x00对应的总线跳变信号，即可当作一次0xff的发送，也可在并行总线上次协议里增加处理，将全为1的总线数据值0xff分为两次发送。
其中，若并行总线中有时钟线，则处理过程不需要嵌入时钟编码和去时钟解码。
综上所述，本发明使用数据自触发延时同步法结合多数据线嵌入时钟式编码解决并行总线选通或时钟信号与数据线信号时间偏移引起的总线通信频率限制问题，通过逻辑设计和布线延时参数切换来检测并行总线数据线单发送周期内的数据信号延时差异跳变的时间窗口，确定每个发送周期并行数据稳定采集锁存的临界时刻，避开选通或时钟信号的时间偏移和双边沿跳变时间差异的引入导致的数据稳定采集锁存有效窗口的缩小，主机和从机之间只需并行的数据线相连，不需额外的时钟或选通信号连接，影响通信频率的因素只有并行数据线间的延时偏移差异，缩小了延时差异跳变窗口(时钟与数据的模糊区)，进一步扩大了数据稳定采集锁存的有效窗口，多数据线嵌入时钟式编码使并行总线数据保持信号周期性跳变的存在，从而保证每个数据通信周期都能产生触发锁存信号。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
虽然在上文中已经参考实施例对本发明进行了描述，然而在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，本发明所披露的实施例中的各项特征均可通过任意方式相互结合起来使用，在本说明书中未对这些组合的情况进行穷举性的描述仅仅是出于省略篇幅和节约资源的考虑。因此，本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。
Claims (4)
1.可去时钟线高速并行总线同步逻辑设计，其特征在于：包括发送端和接收端；
所述发送端包括各类协议、校验码的附加、多数据线嵌入时钟式编码部分和并行数据信号发送部分；
所述接收端包括数据线边沿检测部分、或门开关产生锁存触发信号、锁存触发信号延时组产生与选择部分、总线数据并行同步锁存部分、去时钟解码部分和校验检错和控制锁存的触发信号延时切换；
所述逻辑设计方法包括：
发送端将校验检错码(如CRC校验码)附加进要发送的数据末，数据发送前将并行数据进行时钟嵌入编码，之后以尽可能少的延迟偏移差异发送并行数据，通信时钟线或选通线不需连接；
接收端的数据线边沿检测部分并行检测并行总线各数据线的电平跳变，产生边沿跳变标志，各跳变标志经过时序约束和位置约束等时延地进入或门输入端，或门输出为1时使开关输出1，标志数据线跳变的起始，或门输出经过延时而成锁存触发信号，锁存触发信号置1后经过小延时复位开关输出，使用逻辑设计、时序约束和位置约束，产生不同延时的锁存触发信号组，从中选用在数据开始稳定之后置一的锁存触发信号(选用刚好稳定之后又留有一定的余量的锁存触发信号)，利用时序约束的最大延迟和最小延迟来限定锁存触发信号组每一档的延时误差范围，利用位置约束来保证时序约束的每次综合编译的布线成功；
总线数据并行同步锁存部分通过总线数据保存寄存器负责记录并行总线的信号，将已选择的锁存触发信号的上升沿作为的数据记录的触发，将经过发送端嵌入时钟编码的数据进行去时钟解码，即检测到数据位跳变则该数据位的数据为0，检测到数据位没有跳变则该数据位的数据为1，如果经过解码后，按顺序出现了0x5a、0xa5、0x00，则判断为接收到一个0xff的数据；
通过使用CRC校验进行数据传输检错，发送端对数据进行多项式计算，并将得到校验码附在帧的后面，接收端对数据和校验码进行多项式计算，得出数据是否正确的结果。在初始化校对锁存触发延迟时，如果校验检测出数据传输有错误,则说明在数据还没稳定的时候进行了锁存，此时切换使用锁存触发延迟组里延迟更大的锁存触发信号。
2.根据权利要求1所述的可去时钟线高速并行总线同步逻辑设计，其特征在于：各类协议：允许各类并行总线上层协议的接入；校验码的附加：如CRC检测码的附加，附加在每段数据的末尾，以便接收端对数据的错误检查。
3.根据权利要求1所述的可去时钟线高速并行总线同步逻辑设计，其特征在于：多数据线嵌入时钟式编码部分具体为在并行总线数据中嵌入时钟，使用数据线的跳变代替时钟的跳变，如一个数据线上的数据，为0时数据线电平在每个通信周期都取反跳变，为1时则电平不变，以此类推，如果并行总线上的各位的数据全为0，则总线的数据线都将取反跳变，只要并行数据线其中一根进行了一次电平跳变，则可以利用该跳变沿作为接收端锁存数据的依据，若将要发送的并行数据各位全为1(八位并行总线数据值为0xff)，则需让总线先发送0x5a对应的总线取反跳变信号，再发送0xa5对应的总线取反跳变信号，之后发送0x00对应的总线跳变信号，即可当作一次0xff的发送，也可在并行总线上次协议里增加处理，将全为1的总线数据值0xff分为两次发送。
4.根据权利要求1所述的可去时钟线高速并行总线同步逻辑设计，其特征在于：若并行总线中有时钟线，则处理过程不需要嵌入时钟编码和去时钟解码。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |