CN113299337A - 元器件在轨飞行验证装置及验证方法 - Google Patents
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Abstract
一种元器件在轨飞行验证装置及验证方法，装置包括：主控单元FPGA、被测模块、电源模块、AD电压采集模块、CAN通讯模块。被测模块，与主控单元FPGA连接，包括RRAM芯片、SRAM芯片、NAND芯片、SDRAM芯片、MRAM芯片、待测FPGA芯片中至少一种，每种至少有一个，待测FPGA芯片具有BRAM存储器；以FPGA为主控单元，实现对用于搭载于卫星板卡的RRAM、NAND FLASH、FPGA、SDRAM和多款SRAM器件中一种或多种同时进行在轨功能测试，验证抗单粒子翻转和闩锁能力，并通过CAN通讯搭载器件的状态信息传给主控机。
Description
技术领域
本发明涉及宇航元器件可靠性试验技术，尤其与一种元器件在轨飞行验证装置及验证方法有关。
背景技术
随着航天技术及卫星通讯技术的发展，越来越多的宇航级产品和商业卫星、小微型卫星等被逐步开发出来，为空间通信及探索提供基础。这类产品使用的元器件，其可靠性要求更高，若不能有效的保证其在空间运行时候的可靠性，将对可能致使整个产品稳定性受到影响。因此，非常有必要对此类元器件进行在轨典型工况下的在轨功能测试，以便于根据测试结果进行可靠性方面的优化设计。
发明内容
本发明提供一种元器件在轨飞行验证装置及验证方法，以FPGA为主控单元，实现对用于搭载于卫星板卡的RRAM、NAND FLASH、FPGA、SDRAM和多款SRAM器件中一种或多种同时进行在轨功能测试，验证抗单粒子翻转和闩锁能力，并通过CAN通讯搭载器件的状态信息传给主控机。
为了实现本发明的目的，拟采用以下方案：
一种元器件在轨飞行验证装置，包括：主控单元FPGA、被测模块、电源模块、AD电压采集模块、CAN通讯模块；
被测模块，与主控单元FPGA连接，包括RRAM芯片、SRAM芯片、NAND芯片、SDRAM芯片、MRAM芯片、待测FPGA芯片中至少一种，每种至少有一个，待测FPGA芯片具有BRAM存储器；
电源模块，与被测模块和主控单元FPGA连接，用于将供电电力转换后为被测模块和主控单元FPGA提供电力；
AD电压采集模块，与被测模块和主控单元FPGA连接，用于采集被测模块各芯片的电压电流信号并反馈于主控单元FPGA；
主控单元FPGA，用于根据电压电流信号对电源模块进行控制，并用于对被测模块的各芯片进行读写操作，并进行数据比对，记录测试数据；
CAN通讯模块，与主控单元FPGA连接，用于将FPGA获取的测试数据传输给主控板/上位机。
进一步，CAN通讯模块包括至少一路CAN通讯电路，CAN通讯电路包括与主控单元FPGA连接的电平转换器、与电平转换器连接的CAN控制器、与CAN控制器连接的CAN总线接口，CAN总线接口连接到主控板/上位机，CAN控制器用于将主控单元FPGA需要传输的并行测试数据转换为串行数据，CAN总线接口用于将CAN控制器转换的串行数据转化为CAN总线信号传输至主控板/上位机。
进一步，还包括电源跟随模块，电源跟随模块连接于电源模块与被测模块之间，电源跟随模块用于进行电源跟随处理以将电源模块转换的电力提供给被测模块，AD电压采集模块通过连接电源跟随模块进行电压电流信号的采集，电源跟随模块包括至少一个电源跟随电路，电源跟随电路的数量根据被测模块的芯片种类和数量进行配置，被测模块的每个芯片至少配置一个电源跟随电路，电源跟随电路包括一前级减法电路和一后级放大电路，用于将电源模块转换的电力进行电源跟随处理并输出1倍电力提供给被测模块中对应的芯片。
进一步，电源模块包括主控单元FPGA供电单元和被测供电单元，
主控单元FPGA供电单元，包括3个同步降压转换器，分别用于为主控单元FPGA提供1.5V、1.8V、3.3V电压；
被测供电单元，包括若干同步降压转换器，数量根据被测模块的芯片种类和数量进行配置，被测供电单元的单个同步降压转换器用于提供0.85V、1.5V、1.8V、3.3V中一种电压。
进一步，AD电压采集模块，包括至少一个8通道模数转换器，用于采集8路电压模拟信号，每1路对应1个通道进行采集，每1路采集多次；主控单元FPGA用于对每1路多次采集的电压模拟信号取平均值，并用于根据平均值判断是否过流，并在连续过流次数超过预设值时，并关断被测模块中对应芯片的电源。
进一步，还包括与主控单元FPGA连接的复位电路，复位电路包括施密特触发反相器U4、电阻R15、电容C7、电容C8、电阻R16，电阻R15一端连接电源模块，另一端连接电容C7一端，电容C7另一端连接电容C8一端，电容C8另一端连接地，施密特触发反相器U4引脚1、引脚3、引脚5、引脚9、引脚11、引脚13共同连接电阻R15另一端，并共同连接电阻R16一端，电阻R16另一端连接施密特触发反相器U4引脚2，施密特触发反相器U4引脚7连接地，施密特触发反相器U4引脚14连接电源模块，施密特触发反相器U4引脚4连接主控单元FPGA。
一种元器件在轨飞行验证方法，采用元器件在轨飞行验证装置实现，用于对被测模块中的芯片进行测试，其中：
当测试MRAM芯片、SRAM芯片、SDRAM芯片、待测FPGA芯片的BRAM存储器时，采用如下步骤：
向待测器件上电写入测试图形码，初始值为：前1/4地址段写入0XFF，第二个1/4地址段写入0X00，后1/2地址段写入0X5A；
读取待测器件内的数据并与初始写入数进行比对，初始写入数为上电初始图形码，比如，5 A A5 55 FF：
若一致，待测器件功能正常；
若不一致，再进行读一次对比，若相同位置依然不一致，则认为待测器件发生单粒子翻转；若第二次对比数据一致，则认为待测器件发生单粒子瞬态；
每个控制周期内，将发生的单粒子翻转次数、单粒子瞬态次数，以及后三次单粒子翻转的地址，翻转后错误数据和地址通过CAN通讯模块返回主控板/上位机；
每个控制周期内，将发生单粒子翻转的地址更改为正确初始值；
当测试RRAM芯片时，采用如下步骤：
主控单元FPGA上电后，等待第一预定时间后，进入下一步；
发送写命令锁存指令X”06”后，进入下一步；
发送写状态寄存器指令X”0100”后，进入下一步；
等待第二预定时间后，发送写命令锁存指令X”06”，进入下一步；
开始向RRAM芯片内写入初始值0X5A，所有地址写入数据都为0X5A，进入下一步；
等待第二预定时间后，发送读地址，接收RRAM芯片返回的数据并与0X5A比对：
若一致，RRAM芯片功能正常；
若不一致，再进行读一次RRAM芯片的数据与0X5A对比，若相同位置依然不一致，则认为RRAM芯片发生单粒子翻转；若第二次对比数据一致，则认为RRAM芯片发生单粒子瞬态；
每个控制周期内，将发生的单粒子翻转次数、单粒子瞬态次数，以及后三次单粒子翻转的地址，翻转后错误数据和地址通过CAN通讯模块返回主控板/上位机；
每个控制周期内，将发生单粒子翻转的地址更改为正确初始值；
当测试NAND芯片时，采用如下步骤：
在NAND芯片上电完成后，主控FPGA开始进行测试流程；
将NAND芯片复位，使NAND芯片处于复位后的正常工作状态；
在复位完成之后，主控FPGA调用擦除命令，对整个NAND芯片进行擦除操作，用于将整个NAND芯片擦除，而不检测当前擦除的block是否为坏块，将擦除失败的block标记为坏块；
当整片NAND芯片的所有block擦除完成后，开始向NAND芯片中写入0X5A，在写入的时候检查当前的block是否为坏块，若当前为坏块，则跳过当前的block，否则按照page递增的顺序，依次完成整个block的数据写入，整片NAND芯片全部写入完成后，开始进行坏块的标记；
整个NAND芯片的坏块标记重复两次检测0X5A，以标定出坏块中的翻转bit以及NAND芯片中存在的需要ECC校验的bit_err；测试NAND芯片时的标记过程包括：检测当前的block是否为坏块，若为坏块则跳过当前的block，否则开始从当前的block中读出数据，并将读出的数据和0X5A进行比较，若比较的结果相同，则进行下一个数据的比较，若比较的结果不同，则将当前的block标记成坏块；重复以上的过程，完成整个NAND芯片的坏块标记；当完成一个标记过程后，继续重复将整个NAND芯片再标记一遍，以检查和弥补bit_err；
当所有的坏块完成标记后，主控FPGA开始进入检测流程，按照block的顺序检测整个NAND芯片，在读取每一个block的数据之前，检测该block是否为坏块，若为坏块，则跳过当前的block不做检测，否则，开始按照page递增的顺序进行读取，每一次读取的数据进行比较，当出现读出的数据不是0X5A的时候，将错误的数据和地址进行记录，当完成整个NAND芯片读取后，将最新的6个错误数据上传并进行锁存；检测循环进行，完成整个NAND芯片的重复检测；检测结果通过CAN通讯模块返回主控板/上位机；
其中NAND芯片的单粒子翻转判断条件：所有地址写入数据都为0X5A，所有翻转后的数据与0X5A进行比较；NAND芯片的翻转数据为16bit的长度，并且记录的是每读一次单粒子翻转个数。
本发明的有益效果在于：
1、实现对用于搭载于卫星板卡的RRAM、NAND FLASH、FPGA、SDRAM和多款SRAM器件中一种或多种同时进行在轨功能测试，验证抗单粒子翻转和闩锁能力，并通过CAN通讯搭载器件的状态信息传给主控机/上位机；
2、被测模块与主控单元FPGA独立供电，且被测模块的各芯片单独或组合供电，具体根据各芯片所需电压值来进行组合配置；
3、通过主控单元FPGA进行验证测试，利用写地址、读数据、比对数据、多次判断等操作方式，确认单粒子翻转和单粒子瞬态，实现对各芯片的验证测试，根据不同的芯片有不同或相同的测试方法，可实现同时在轨测试多种芯片；
4、本方案结构采用CAN通信，可以进行多个测试单元，每一个单元上可以有多种被测芯片进行拓展，采用CAN总线通信，系统扩展方便；可以在轨同时进行多种器件的测量，实际不限于MRAM，RRAM，SRAM，SDRAM，FLASH；
5、本方案可以实时监控器件的状态，防止器件发生闩锁，影响其他组被测器件；在该装置设计过程中，针对存储器器件，专门记录了单粒子瞬态、单粒子翻转次数，并通过监测电压电流信号监测单粒子闩锁；实现对单粒子效应中的不同种类进行监测。
附图说明
本文描述的附图只是为了说明所选实施例，而不是所有可能的实施方案，更不是意图限制本申请的范围。
图1为本申请实施例的元器件在轨飞行验证装置整体结构图。
图2为本申请实施例的元器件在轨飞行验证装置主控单元PFGA接口连接图。
图3为本申请实施例的元器件在轨飞行验证装置硬件架构图。
图4为本申请实施例的电源跟随电路结构图。
图5为本申请实施例的复位电路结构图。
图6为本申请实施例的元器件在轨飞行验证方法的测试流程。
图7为本申请实施例的LW5101-00转换电路结构图。
图8为本申请实施例的RSS0508转换电路结构图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面结合附图对本发明的实施方式进行详细说明，但本发明所描述的实施例是本发明一部分实施例，而不是全部的实施例。
本申请实施例的一个方面，提供一种元器件在轨飞行验证装置，如图1所示，包括：主控单元FPGA、被测模块、电源模块、AD电压采集模块、CAN通讯模块。
被测模块与主控单元FPGA连接，被测模块包括RRAM芯片、SRAM芯片、NAND芯片、SDRAM芯片、MRAM芯片、待测FPGA芯片中至少一种，每种至少有一个，待测FPGA芯片具有BRAM存储器。
电源模块与被测模块和主控单元FPGA连接，将供电电力转换后为被测模块和主控单元FPGA提供电力；AD电压采集模块与被测模块和主控单元FPGA连接，采集被测模块各芯片的电压电流信号并反馈于主控单元FPGA；主控单元FPGA根据电压电流信号对电源模块进行控制，并对被测模块的各芯片进行读写操作，并进行数据比对，记录测试数据；CAN通讯模块与主控单元FPGA连接，将FPGA获取的测试数据传输给主控板/上位机。
主控单元PFGA与各模块的连接如图2所示。
主控单元PFGA采用A3PE3000型/，工作频率50MHz。
具体的，在如图2~图3所示的实例中，被测模块包括4个SRAM芯片：RCK512K40、RCRHS1M40E、IS61WV25616BLL、16nm FinFET；1个SDRAM芯片：IS42S16320B-7TLI；1个RRAM芯片：MB85AS4MT；2个NAND芯片：MC29VU32G08、MT29F64G08；1个待测FPGA芯片：KintexUltraScale+。
在本实例中，电源模块包括主控单元FPGA供电单元和被测供电单元，使得控制和被测独立供电，互不影响，对于被测模块的各芯片，根据芯片的电压需求进行组合供电。
如图3所示，主控单元FPGA供电单元，包括3个同步降压转换器，分别用于为主控单元FPGA提供1.5V、1.8V、3.3V电压；主控单元的3个同步降压转换器可以均采用LW5101-00芯片搭建。
以如图2~图3所示的被测模板包含的芯片为例，被测供电单元包括两种类型同步降压转换器，一种用于将5V供电转换为1.5V、1.8V、3.3V电压，比如LW5101-00芯片，另一种用于将5V供电转换为0.8V、0.85V电压，比如RSS0508芯片。
具体的，如图3所示，采用1个LW5101-00转换电路同时为1个RRAM芯片MB85AS4MT、1个SDRAM芯片IS42S16320B-7TLI、1个SRAM芯片IS61WV25616BLL分别提供3.3V电压；采用1个LW5101-00转换电路单独为1个SRAM芯片RCK512K40提供3.3V电压；采用1个LW5101-00转换电路单独为1个SRAM芯片RCRHS1M40E提供1.8V电压；采用1个LW5101-00转换电路提供两路1.8V电压分别提供给2个NAND芯片MC29VU32G08、MT29F64G08、采用1个LW5101-00转换电路提供两路3.3V电压分别提供给2个NAND芯片MC29VU32G08、MT29F64G08；采用1个LW5101-00转换电路和1个RSS0508转换电路分别为1个SRAM芯片16nm FinFET提供1.8V和0.8V电压，其中，LW5101-00转换电路的一种实例如图7所示，提供1.8V；RSS0508转换电路的一种实例如图8所示，提供0.8V；采用1个LW5101-00转换电路和1个RSS0508转换电路分别为1个KintexUltraScale+提供两路1.8V电压和两路0.85V电压。
具体的，本申请的供电方式不限于上述实例，上述实例仅作为参考示例，具体被测供电单元根据被测模块的芯片种类和数量进行配置。
在本实例中，AD电压采集模块，包括两个8通道模数转换器，比如采用B128S102RH模数转换芯片，分辨率12位，通道的选择通过SPI发送地址位获取，AD工作频率按照10M设计，两个8通道模数转换器可以采集16路电压模拟信号，如下表，每1路对应1个通道进行采集，每1路采集多次。
主控单元FPGA对每1路多次采集的电压模拟信号取平均值，并根据平均值判断是否过流，并在连续过流次数超过预设值时，比如3次，并关断被测模块中对应芯片的电源。
主控单元FPGA根据AD采集状态，对相应器件供电电路的使能脚断开，一段时间后，将相应器件供电电路的使能脚开启。3次判定都确认器件发生故障，芯片所在的分组电源彻底关闭。电源芯片控制引脚中，高电平为使能电源芯片，低电平为禁止电源芯片，电源使能控制信息表如下表：
作为本实例进一步优选实施方式，如图1所示，本实例的装置还包括电源跟随模块，电源跟随模块连接于电源模块与被测模块之间，电源跟随模块用于进行电源跟随处理以将电源模块转换的电力提供给被测模块，AD电压采集模块通过连接电源跟随模块进行电压电流信号的采集。
具体的，电源跟随模块包括至少一个电源跟随电路F158，电源跟随电路F158的数量根据被测模块的芯片种类和数量进行配置，被测模块的每个芯片至少配置一个电源跟随电路F158。在如图3所示的示例中，1个LW5101-00转换电路连接3个电源跟随电路F158，3个电源跟随电路F158分别连接1个RRAM芯片MB85AS4MT、1个SDRAM芯片IS42S16320B-7TLI、1个SRAM芯片IS61WV25616BLL；1个LW5101-00转换电路通过1个电源跟随电路F158连接1个SRAM芯片RCK512K40；1个LW5101-00转换电路通过1个电源跟随电路F158连接1个SRAM芯片RCRHS1M40E；1个LW5101-00转换电路提供的两路1.8V电压分别通过1个电源跟随电路F158连接2个NAND芯片MC29VU32G08、MT29F64G08，1个LW5101-00转换电路提供两路3.3V电压分别通过1个电源跟随电路F158连接2个NAND芯片MC29VU32G08、MT29F64G08；1个LW5101-00转换电路和1个RSS0508转换电路分别通过1个电源跟随电路F158连接连接1个SRAM芯片16nmFinFET；1个LW5101-00转换电路和1个RSS0508转换电路分别通过1个电源跟随电路F158连接Kintex UltraScale+。
电源跟随电路F158采用如图4所示的电路结构，包括一前级减法电路和一后级放大电路，前级通过U26A做减法电路，后级采用U26B做电压放大，通过电阻R144和电阻R549控制放大倍数。F158将电源模块转换的电力进行电源跟随处理并输出1倍电力提供给被测模块中对应的芯片。
在本示例中，CAN通讯模块包括两路CAN通讯电路，A、B两路复用。
如图3所示，每一路CAN通讯电路包括与主控单元FPGA连接的电平转换器、与电平转换器连接的CAN控制器JSA1000、与CAN控制器连接的CAN总线接口，CAN总线接口连接到主控板/上位机。
电平转换器可以采用B54ACS164245SARH，CAN控制器采用JSA1000，CAN总线接口采用收发器PCA82C250。主控单元FPGA的I/O端口、控制管脚需要通过电平转换器B54ACS164245SARH连接到控制器JSRJA1000的AD0-AD1端口和控制端口，控制器JSRJA1000将主控单元FPGA的并行数据转化为串行数据，然后通过收发器PCA82C250转化为XM_CANA_H和XM_CANA_L与主控板/上位机进行通信。
如图2所示，本实例的装置还包括与主控单元FPGA连接的复位电路。
复位电路采用RC复位电路，并经过B54AC14中两级斯密特反相器将复位信号进行整形，具体如图5所示为一种具体实施方式，包括施密特触发反相器U4、电阻R15、电容C7、电容C8、电阻R16，电阻R15一端连接电源模块，另一端连接电容C7一端，电容C7另一端连接电容C8一端，电容C8另一端连接地，施密特触发反相器U4引脚1、引脚3、引脚5、引脚9、引脚11、引脚13共同连接电阻R15另一端，并共同连接电阻R16一端，电阻R16另一端连接施密特触发反相器U4引脚2，施密特触发反相器U4引脚7连接地，施密特触发反相器U4引脚14连接电源模块，施密特触发反相器U4引脚4连接主控单元FPGA。
本申请实施例的另一方面，提供一种元器件在轨飞行验证方法，采用上述实施例的元器件在轨飞行验证装置实现，用于对被测模块中的芯片进行测试。
如图6所示，为各被测器件的循环测试流程，横向是时间轴，纵向是功能模块。
当测试MRAM芯片、SRAM芯片、SDRAM芯片、待测FPGA芯片的BRAM存储器时，采用如下步骤：
向待测器件上电写入测试图形码，初始值为：前1/4地址段写入0XFF，第二个1/4地址段写入0X00，后1/2地址段写入0X5A；
读取待测器件内的数据并与初始写入数进行比对，初始写入数为上电初始图形码，比如，5 A A5 55 FF：
若一致，待测器件功能正常；
若不一致，再进行读一次对比，若相同位置依然不一致，则认为待测器件发生单粒子翻转；若第二次对比数据一致，则认为待测器件发生单粒子瞬态；
每个控制周期内，将发生的单粒子翻转次数、单粒子瞬态次数，以及后三次单粒子翻转的地址，翻转后错误数据和地址通过CAN通讯模块返回主控板/上位机；
每个控制周期内，将发生单粒子翻转的地址更改为正确初始值；
当测试RRAM芯片时，采用如下步骤：
主控单元FPGA上电后，等待第一预定时间后，进入下一步；
发送写命令锁存指令X”06”后，进入下一步；
发送写状态寄存器指令X”0100”后，进入下一步；
等待第二预定时间后，发送写命令锁存指令X”06”，进入下一步；
开始向RRAM芯片内写入初始值0X5A，所有地址写入数据都为0X5A，进入下一步；
等待第二预定时间后，发送读地址，接收RRAM芯片返回的数据并与0X5A比对：
若一致，RRAM芯片功能正常；
若不一致，再进行读一次RRAM芯片的数据与0X5A对比，若相同位置依然不一致，则认为RRAM芯片发生单粒子翻转；若第二次对比数据一致，则认为RRAM芯片发生单粒子瞬态；
每个控制周期内，将发生的单粒子翻转次数、单粒子瞬态次数，以及后三次单粒子翻转的地址，翻转后错误数据和地址通过CAN通讯模块返回主控板/上位机；
每个控制周期内，将发生单粒子翻转的地址更改为正确初始值；
当测试NAND芯片时，采用如下步骤：
在NAND芯片上电完成后，主控FPGA开始进行测试流程；
将NAND芯片复位，使NAND芯片处于复位后的正常工作状态；
在复位完成之后，主控FPGA调用擦除命令，对整个NAND芯片进行擦除操作，用于将整个NAND芯片擦除，而不检测当前擦除的block是否为坏块，将擦除失败的block标记为坏块；
当整片NAND芯片的所有block擦除完成后，开始向NAND芯片中写入0X5A，在写入的时候检查当前的block是否为坏块，若当前为坏块，则跳过当前的block，否则按照page递增的顺序，依次完成整个block的数据写入，整片NAND芯片全部写入完成后，开始进行坏块的标记；
整个NAND芯片的坏块标记重复两次检测0X5A，以标定出坏块中的翻转bit以及NAND芯片中存在的需要ECC校验的bit_err；测试NAND芯片时的标记过程包括：检测当前的block是否为坏块，若为坏块则跳过当前的block，否则开始从当前的block中读出数据，并将读出的数据和0X5A进行比较，若比较的结果相同，则进行下一个数据的比较，若比较的结果不同，则将当前的block标记成坏块；重复以上的过程，完成整个NAND芯片的坏块标记；当完成一个标记过程后，继续重复将整个NAND芯片再标记一遍，以检查和弥补bit_err；
当所有的坏块完成标记后，主控FPGA开始进入检测流程，按照block的顺序检测整个NAND芯片，在读取每一个block的数据之前，检测该block是否为坏块，若为坏块，则跳过当前的block不做检测，否则，开始按照page递增的顺序进行读取，每一次读取的数据进行比较，当出现读出的数据不是0X5A的时候，将错误的数据和地址进行记录，当完成整个NAND芯片读取后，将最新的6个错误数据上传并进行锁存；检测循环进行，完成整个NAND芯片的重复检测；检测结果通过CAN通讯模块返回主控板/上位机；
其中NAND芯片的单粒子翻转判断条件：所有地址写入数据都为0X5A，所有翻转后的数据与0X5A进行比较；NAND芯片的翻转数据为16bit的长度，并且记录的是每读一次单粒子翻转个数。
本申请实施例实现对用于搭载于卫星板卡的RRAM、NAND FLASH、FPGA、SDRAM和多款SRAM器件中一种或多种同时进行在轨功能测试，验证抗单粒子翻转和闩锁能力，并通过CAN通讯搭载器件的状态信息传给主控机。
以上所述仅为本发明的优选实施例，并不表示是唯一的或是限制本发明。本领域技术人员应理解，在不脱离本发明的范围情况下，对本发明进行的各种改变或同等替换，均属于本发明保护的范围。
Claims (8)
1.一种元器件在轨飞行验证装置，其特征在于，包括：主控单元FPGA、被测模块、电源模块、AD电压采集模块、CAN通讯模块；
被测模块，与主控单元FPGA连接，包括RRAM芯片、SRAM芯片、NAND芯片、SDRAM芯片、MRAM芯片、待测FPGA芯片中至少一种，每种至少有一个，待测FPGA芯片具有BRAM存储器；
电源模块，与被测模块和主控单元FPGA连接，用于将供电电力转换后为被测模块和主控单元FPGA提供电力；
AD电压采集模块，与被测模块和主控单元FPGA连接，用于采集被测模块各芯片的电压电流信号并反馈于主控单元FPGA；
主控单元FPGA，用于根据电压电流信号对电源模块进行控制，并用于对被测模块的各芯片进行读写操作，并进行数据比对，记录测试数据；
CAN通讯模块，与主控单元FPGA连接，用于将FPGA获取的测试数据传输给主控板/上位机。
2.根据权利要求1所述的元器件在轨飞行验证装置，其特征在于，CAN通讯模块包括至少一路CAN通讯电路，CAN通讯电路包括与主控单元FPGA连接的电平转换器、与电平转换器连接的CAN控制器、与CAN控制器连接的CAN总线接口，CAN总线接口连接到主控板/上位机，CAN控制器用于将主控单元FPGA需要传输的并行测试数据转换为串行数据，CAN总线接口用于将CAN控制器转换的串行数据转化为CAN总线信号传输至主控板/上位机。
3.根据权利要求1所述的元器件在轨飞行验证装置，其特征在于，还包括电源跟随模块，电源跟随模块连接于电源模块与被测模块之间，电源跟随模块用于进行电源跟随处理以将电源模块转换的电力提供给被测模块，AD电压采集模块通过连接电源跟随模块进行电压电流信号的采集，电源跟随模块包括至少一个电源跟随电路，电源跟随电路的数量根据被测模块的芯片种类和数量进行配置，被测模块的每个芯片至少配置一个电源跟随电路，电源跟随电路包括一前级减法电路和一后级放大电路，用于将电源模块转换的电力进行电源跟随处理并输出1倍电力提供给被测模块中对应的芯片。
4.根据权利要求1所述的元器件在轨飞行验证装置，其特征在于，电源模块包括主控单元FPGA供电单元和被测供电单元，
主控单元FPGA供电单元，包括3个同步降压转换器，分别用于为主控单元FPGA提供1.5V、1.8V、3.3V电压；
被测供电单元，包括若干同步降压转换器，数量根据被测模块的芯片种类和数量进行配置，被测供电单元的单个同步降压转换器用于提供0.85V、1.5V、1.8V、3.3V中一种电压。
5.根据权利要求1所述的元器件在轨飞行验证装置，其特征在于，AD电压采集模块，包括至少一个8通道模数转换器，用于采集8路电压模拟信号，每1路对应1个通道进行采集，每1路采集多次；主控单元FPGA用于对每1路多次采集的电压模拟信号取平均值，并用于根据平均值判断是否过流，并在连续过流次数超过预设值时，并关断被测模块中对应芯片的电源。
6.根据权利要求1所述的元器件在轨飞行验证装置，其特征在于，还包括与主控单元FPGA连接的复位电路，复位电路包括施密特触发反相器U4、电阻R15、电容C7、电容C8、电阻R16，电阻R15一端连接电源模块，另一端连接电容C7一端，电容C7另一端连接电容C8一端，电容C8另一端连接地，施密特触发反相器U4引脚1、引脚3、引脚5、引脚9、引脚11、引脚13共同连接电阻R15另一端，并共同连接电阻R16一端，电阻R16另一端连接施密特触发反相器U4引脚2，施密特触发反相器U4引脚7连接地，施密特触发反相器U4引脚14连接电源模块，施密特触发反相器U4引脚4连接主控单元FPGA。
7.一种元器件在轨飞行验证方法，其特征在于，采用如权利要求1~6中任意一项所述的元器件在轨飞行验证装置实现，用于对被测模块中的芯片进行测试，其中：
当测试MRAM芯片、SRAM芯片、SDRAM芯片、待测FPGA芯片的BRAM存储器时，采用如下步骤：
向待测器件上电写入测试图形码，初始值为：前1/4地址段写入0XFF，第二个1/4地址段写入0X00，后1/2地址段写入0X5A；
读取待测器件内的数据并与初始写入数进行比对：
若一致，待测器件功能正常；
若不一致，再进行读一次对比，若相同位置依然不一致，则认为待测器件发生单粒子翻转；若第二次对比数据一致，则认为待测器件发生单粒子瞬态；
每个控制周期内，将发生的单粒子翻转次数、单粒子瞬态次数，以及后三次单粒子翻转的地址，翻转后错误数据和地址通过CAN通讯模块返回主控板/上位机；
每个控制周期内，将发生单粒子翻转的地址更改为正确初始值；
当测试RRAM芯片时，采用如下步骤：
主控单元FPGA上电后，等待第一预定时间后，进入下一步；
发送写命令锁存指令X”06”后，进入下一步；
发送写状态寄存器指令X”0100”后，进入下一步；
等待第二预定时间后，发送写命令锁存指令X”06”，进入下一步；
开始向RRAM芯片内写入初始值0X5A，所有地址写入数据都为0X5A，进入下一步；
等待第二预定时间后，发送读地址，接收RRAM芯片返回的数据并与0X5A比对：
若一致，RRAM芯片功能正常；
若不一致，再进行读一次RRAM芯片的数据与0X5A对比，若相同位置依然不一致，则认为RRAM芯片发生单粒子翻转；若第二次对比数据一致，则认为RRAM芯片发生单粒子瞬态；
每个控制周期内，将发生的单粒子翻转次数、单粒子瞬态次数，以及后三次单粒子翻转的地址，翻转后错误数据和地址通过CAN通讯模块返回主控板/上位机；
每个控制周期内，将发生单粒子翻转的地址更改为正确初始值；
当测试NAND芯片时，采用如下步骤：
在NAND芯片上电完成后，主控FPGA开始进行测试流程；
将NAND芯片复位，使NAND芯片处于复位后的正常工作状态；
在复位完成之后，主控FPGA调用擦除命令，对整个NAND芯片进行擦除操作，用于将整个NAND芯片擦除，而不检测当前擦除的block是否为坏块，将擦除失败的block标记为坏块；
当整片NAND芯片的所有block擦除完成后，开始向NAND芯片中写入0X5A，在写入的时候检查当前的block是否为坏块，若当前为坏块，则跳过当前的block，否则按照page递增的顺序，依次完成整个block的数据写入，整片NAND芯片全部写入完成后，开始进行坏块的标记；
整个NAND芯片的坏块标记重复两次检测0X5A，以标定出坏块中的翻转bit以及NAND芯片中存在的需要ECC校验的bit_err；
当所有的坏块完成标记后，主控FPGA开始进入检测流程，按照block的顺序检测整个NAND芯片，在读取每一个block的数据之前，检测该block是否为坏块，若为坏块，则跳过当前的block不做检测，否则，开始按照page递增的顺序进行读取，每一次读取的数据进行比较，当出现读出的数据不是0X5A的时候，将错误的数据和地址进行记录，当完成整个NAND芯片读取后，将最新的6个错误数据上传并进行锁存；检测循环进行，完成整个NAND芯片的重复检测；检测结果通过CAN通讯模块返回主控板/上位机；
其中NAND芯片的单粒子翻转判断条件：所有地址写入数据都为0X5A，所有翻转后的数据与0X5A进行比较；NAND芯片的翻转数据为16bit的长度，并且记录的是每读一次单粒子翻转个数。
8.根据权利要求7所述的元器件在轨飞行验证方法，其特征在于，测试NAND芯片时的标记过程包括：
检测当前的block是否为坏块，若为坏块则跳过当前的block，否则开始从当前的block中读出数据，并将读出的数据和0X5A进行比较，若比较的结果相同，则进行下一个数据的比较，若比较的结果不同，则将当前的block标记成坏块；
重复以上的过程，完成整个NAND芯片的坏块标记；
当完成一个标记过程后，继续重复将整个NAND芯片再标记一遍，以检查和弥补bit_err。
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