CN113271177A - 低密度奇偶校验码译码方法、装置、系统和无线接收设备 - Google Patents

Abstract

本申请涉及一种低密度奇偶校验码译码方法、装置、系统、无线接收设备和存储介质。所述方法包括：获取解调信号；识别解调信号的信号类型；信号类型包括GPS信号和北斗信号；当解调信号的信号类型为GPS信号时，通过二进制译码方式对解调信号进行译码；当解调信号的信号类型为所述北斗信号时，通过64进制译码方式对解调信号进行译码。采用本方法能够降低对导航电文译码的误码率，提高在弱信号和衰落信道条件下的译码性能。

Description

低密度奇偶校验码译码方法、装置、系统和无线接收设备

技术领域

本申请涉及卫星通信技术领域，特别是涉及一种低密度奇偶校验码译码方法、装置、系统、无线接收设备和存储介质。

背景技术

GNSS(Global Navigation Satellite System，全球卫星导航系统)的兼容与互操作能够为卫星导航提供更高质量的定位、导航和授时等服务，为提供更好的弱信号以及抗衰落性能，GNSS的兼容与互操作通常采用LDPC(Low Density Parity Check，低密度奇偶校验)信道编码技术。鉴于GPS(Global Positioning System，全球定位系统)等系统使用码长分别为1200比特和548比特的二进制LDPC码，而北斗系统使用码长分别为200符号、88符号和96符号的64进制LDPC码，GNSS兼容与互操作的信道译码存在较高的难度和复杂度。

为解决上述问题，传统方法利用LDPC的系统码特点，忽略其校验位，即不对其进行译码，直接根据信息位获取导航电文，再通过CRC(Cyclic Redundancy Check，循环冗余校验)验证导航电文的正确性。

然而，上述方法容易影响接收机接收弱信号的性能以及首次定位时间的准确性，特别是在室内或城市峡谷导航等应用场景下，存在较多的弱信号以及信道衰落，上述方法容易导致导航电文译码的误码率增高，进而无法准确得到定位结果。

因此，传统的LDPC译码技术存在导航电文译码的误码率较高、在弱信号和衰落信道条件下性能较差的问题。

发明内容

基于此，有必要针对传统技术中导航电文译码的误码率较高、在弱信号和衰落信道条件下性能较差的问题，提供一种低密度奇偶校验码译码方法、装置、系统、无线接收设备和存储介质。

一种低密度奇偶校验码译码方法，所述方法包括：

获取解调信号；

识别所述解调信号的信号类型；所述信号类型包括GPS信号和北斗信号；

当所述解调信号的信号类型为所述GPS信号时，通过二进制译码方式对所述解调信号进行译码；

当所述解调信号的信号类型为所述北斗信号时，通过64进制译码方式对所述解调信号进行译码。

一种低密度奇偶校验码译码方法，所述方法包括：

获取解调信号；

识别所述解调信号的信号类型；

当所述信号类型为GPS信号时，对所述解调信号进行二进制译码，得到二进制译码结果；所述二进制译码结果用于供CPU读取。

一种低密度奇偶校验码译码方法，所述方法包括：

获取解调信号；

识别所述解调信号的信号类型；

当所述信号类型为北斗信号时，对所述解调信号进行64进制译码，得到64进制译码结果；所述64进制译码结果用于供CPU读取。

一种低密度奇偶校验码译码装置，所述装置包括：

获取模块，用于获取解调信号；

识别模块，用于识别所述解调信号的信号类型；所述信号类型包括GPS信号和北斗信号；

第一译码模块，用于当所述解调信号的信号类型为所述GPS信号时，通过二进制译码方式对所述解调信号进行译码；

第二译码模块，用于当所述解调信号的信号类型为所述北斗信号时，通过64进制译码方式对所述解调信号进行译码。

一种低密度奇偶校验码译码装置，所述装置包括：

获取模块，用于获取解调信号；

识别模块，用于识别所述解调信号的信号类型；

译码模块，用于当所述信号类型为GPS信号时，对所述解调信号进行二进制译码，得到二进制译码结果；所述二进制译码结果用于供CPU读取。

一种低密度奇偶校验码译码装置，所述装置包括：

获取模块，用于获取解调信号；

识别模块，用于识别所述解调信号的信号类型；

译码模块，用于当所述信号类型为北斗信号时，对所述解调信号进行64进制译码，得到64进制译码结果；所述64进制译码结果用于供CPU读取。

一种低密度奇偶校验码译码系统，包括：中央处理器、二进制译码器和64进制译码器；

所述中央处理器，用于获取解调信号，并识别所述解调信号的信号类型；所述信号类型包括GPS信号和北斗信号；当所述解调信号的信号类型为所述GPS信号时，调用所述二进制译码器；当所述解调信号的信号类型为所述北斗信号时，调用所述64进制译码器；

所述二进制译码器，用于通过二进制译码方式对所述解调信号进行译码；

所述64进制译码器，用于通过64进制译码方式对所述解调信号进行译码。

一种低密度奇偶校验码译码系统，包括：二进制译码器、64进制译码器和中央处理器；

所述二进制译码器，用于获取解调信号，并识别所述解调信号的信号类型；当所述信号类型为GPS信号时，对所述解调信号进行二进制译码，得到二进制译码结果；

所述64进制译码器，用于获取解调信号，并识别所述解调信号的信号类型；当所述信号类型为北斗信号时，对所述解调信号进行64进制译码，得到64进制译码结果；

所述中央处理器，用于读取译码结果；所述译码结果包括所述二进制译码结果和所述64进制译码结果。

一种无线接收设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现如上述的低密度奇偶校验码译码方法。

一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上述的低密度奇偶校验码译码方法。

上述低密度奇偶校验码译码方法、装置、系统、无线接收设备和存储介质，通过获取解调信号，并识别解调信号的信号类型，可以确定解调信号的信号类型为GPS信号或北斗信号。当解调信号的信号类型为GPS信号时，通过二进制译码方式对解调信号进行译码；当解调信号的信号类型为北斗信号时，通过64进制译码方式对解调信号进行译码，可以针对解调信号的信号类型进行译码，降低对导航电文译码的误码率，提高在弱信号和衰落信道条件下的译码性能。

附图说明

图1是一个实施例的一种低密度奇偶校验码译码方法的流程示意图；

图2是一个实施例的一种低密度奇偶校验码译码器的片上系统互连关系图；

图3是一个实施例的一种低密度奇偶校验码译码器的顶层结构框图；

图4是一个实施例的一种二进制低密度奇偶校验码译码装置的结构框图；

图5是一个实施例的一种64进制低密度奇偶校验码译码装置的结构框图；

图6是一个实施例的一种无线接收设备的内部结构图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

在一个实施例中，如图1所示，提供了一种低密度奇偶校验码译码方法，可以应用于GNSS接收机。以该方法应用于GNSS接收机为例进行说明，包括以下步骤：

步骤S110，获取解调信号。

其中，解调信号为解调器的输出信号，可以为GNSS接收机解调器输出的GPS电文码元符号或北斗电文码元符号。

具体实现中，GNSS接收机基带处理器的跟踪引擎完成电文通道信号的解扩和解调，得到电文码元符号，电文码元符号作为解调器输出的解调信号，被输入译码器进行译码。硬件译码器挂载在CPU(Central Processing Unit，中央处理器)总线上，作为总线外设，通过CPU调用实现输入信号(解调信号)的写入和/或输出信号(译码结果)的读取。具体地，输入输出内存地址空间和控制寄存器通过存储器映射接口连接在系统总线上，接口与时序控制电路在检测到CPU写启动译码寄存器后，置位译码忙寄存器，并读取输入内存空间中的数据，完成译码，产生CPU中断。

步骤S120，识别解调信号的信号类型；信号类型包括GPS信号和北斗信号。

其中，GPS信号为基带处理器对GPS导航电文进行解调，得到的解调信号；北斗信号为基带处理器对北斗导航电文进行解调，得到的解调信号

具体实现中，GNSS接收机固件可以预先知道解调信号的信号类型，并根据信号类型直接调用相应的译码器进行译码，或通过寄存器配置明确当前需要使用的译码器类型并调用相应的译码器进行译码。

例如，GNSS接收机固件可以预先确定当前需要接收指定的北斗卫星所发送的信号，GNSS接收机发起捕获并跟踪解调对应的导航电文，之后将解调信号输入64进制译码器。

步骤S130，当解调信号的信号类型为GPS信号时，通过二进制译码方式对解调信号进行译码。

其中，二进制译码为对解调信号进行二进制LDPC译码。

具体实现中，在硬件译码器算法层面，可以采用改进的MS(Min-Sum，最小和)算法实现二进制译码，算法中引入松弛系数和偏移量两个参数，优化译码性能。通过适度简化MS算法流程，可以使二进制译码器具有合理的资源消耗，便于硬件实现，此外，由于导航电文属于低速重复播发数据，对译码速度和吞吐量要求较低，二进制译码器可以使用全串行架构。

实际应用中，二进制译码通过在校验节点和变量节点之间迭代来进行译码，具体步骤如下：

1)初始LLR(Log-Likelihood Ratio，对数似然比)生成器读取基带解调信号，计算初始LLR，保存在RAM(Random Access Memory，随机存取存储器)中，具体公式为

L(c_i)＝L(q_i)＝y_i，

其中，L(c_i)为第i个符号的初始LLR，L(q_i)为第i个符号的后验LLR的初始值，y_i为第i个符号的基带解调输出。

2)校验节点处理器按照二进制LDPC码校验矩阵H₂每行定义的校验方程，调整本行参与校验各节点的LLR，具体公式为

其中，L(r_ji)为校验矩阵中第j行第i列的非零元素表示的校验节点处新的LLR，t∈R_j,t≠i表示本行中除当前校验节点，其他的非零元素构成的集合。

3)校验节点处理器计算本行的校验结果，具体公式为

其中，Δ_j表示第j行校验方程的校验结果，t∈R_j表示校验矩阵中第j行所有非零元素。

4)变量节点处理器计算新的后验LLR，检查各行校验结果，具体公式为

其中，C_i表示本列中所有校验节点，将条件t∈C_i改为t∈C_i,t≠j可以进一步降低误码率；a是松弛系数，取值范围为0<a≤1；b是偏移量，b的符号由上式中的前两项

的符号决定，条件是偏移操作将结果向靠近0的方向移动，即使

的绝对值减小b，且偏移后的结果限幅到0。具体操作如下：

i)若

先计算

其中偏移b≥0。如果偏移后L′(q_i)<0，则令L(q_i)＝0，否则取L(q_i)＝L′(q_i)；

ii)若

先计算

其中偏移b≥0。如果偏移后L′(q_i)>0，则令L(q_i)＝0，否则取L(q_i)＝L′(q_i)；

iii)若

则L(q_i)＝0。

在上述过程中选取合适的松弛系数a和偏移量b可以降低误码率，获取较好的译码性能，a和b的取值可以通过试验或仿真来获取。

变量节点处理器同时收集校验矩阵各行的校验结果，获取校验结果Δ＝∏_jΔ_j。如果全部校验通过，则终止迭代，判决输出译码结果，可以根据L(q_i)的符号，通过硬判决得到译码结果，判决条件为：若L(q_i)<0，则第i个码元判决为二进制1；若L(q_i)≥0，则第i个码元判决为二进制0。

如果有任意一行校验失败，则跳转到步骤2)继续迭代，直到超出最大迭代次数为止。

步骤S140，当解调信号的信号类型为北斗信号时，通过64进制译码方式对解调信号进行译码。

其中，64进制译码为对解调信号进行64进制LDPC译码。

具体实现中，在硬件译码器算法层面，可以采用改进的EMS(Extended Min-Sum，扩展最小和)算法实现64进制译码，算法中引入偏移量优化译码性能。通过适度简化EMS算法流程，可以使64进制译码器具有合理的资源消耗，便于硬件实现，此外，由于导航电文属于低速重复播发数据，对译码速度和吞吐量要求较低，64进制译码器可以使用全串行架构。

实际应用中，64进制译码通过在校验节点和变量节点之间迭代来进行译码，具体步骤如下：

1)初始LLR生成器读取基带解调符号，计算初始LLR，保存在RAM中，具体公式为

L[q_ji(α)]＝L[q_i(α)]，

其中，下标i和j分别对应校验矩阵的第i列和第j行，α是GF(64)域(Galois Field，有限域)上的符号，共有64个元素，在EMS算法中，可以取可能性最大的N个符号，且N<<64，通常选择N＝8或N＝16。α^*是预判决结果，即硬判决认定的64进制符号，符号

表示逐位异或运算，L[c_i(α)]是c_i符号对应的初始LLR，L[q_i(α)]是迭代前的初始化后验LLR，L[q_ji(α)]是变量节点LLR。

2)校验节点处理器按照64进制LDPC码校验矩阵H₆₄每行定义的校验方程，调整本行参与校验各节点的LLR，具体步骤如下：

i)对L[q_ji(α)]进行归一化：每组变量节点LLR中包含N个LLR值，对应可能性最大的、LLR值最小的N个GF域元素。为了避免数值不稳定，迭代运算前，将每组数据中N个LLR值，减去N个LLR值中最小的一个，将最小的LLR值归一化到0，具体公式为

L[q_ji(α)]＝L[q_ji(α)]-min_α[q_ji(α)]；

ii)符号重排列：对于每个归一化后的变量节点LLR，在GF(64)域，将其GF(64)域元素α与校验矩阵H₆₄中对应位置的GF(64)域元素h_ji相乘，得到重新排列后的元素

具体公式为

iii)使用最小和方法计算校验节点LLR，具体公式为

其中

是校验节点LLR。上式右边为最小和算法：第一步求和，先对t∈R_j,t≠i表示参与本行内除了本节点外的其他节点的LLR和GF(64)域元素α分别求和，再对

表示求和后相同的GF(64)域元素对应相加；第二步求最小值，其中min函数的作用范围是所有GF(64)域元素，选取LLR最小的N项作为新的变量节点数据；

iv)符号逆重排列：其中“逆重排”是上述步骤ii)中“重排”的逆操作，该操作将校验节点LLR中的每一个GF(64)域元素，除以校验矩阵H₆₄对应位置处的元素h_ji，上述除法在GF(64)域上进行，具体公式为

3)变量节点处理器逐列更新变量节点LLR，具体地，对于H₆₄中的每一列，变量节点处理器根据下式计算新的后验LLR，

其中，t∈C_i,t≠i表示校验矩阵本列中除本元素外其他非零元素，b是偏移量，b≥0。选择合适的偏移量可以降低误码率，提高译码性能，b的取值可以通过试验或仿真来获取。需要注意的是，64进制译码器中LLR是非负的，偏移后的变量节点LLR应限幅到不小于零。具体操作如下：

i)若

则令L(q_i(α))＝0；

ii)若

则令

经过上述变量节点处理，可以获得每个码元64个GF(64)域元素各自的LLR。对64个LLR排序，保留LLR最小的N组，用于下一次迭代。

4)如果校验通过，或达到最大迭代次数，则选取LLR最小的GF(64)域元素作为译码结果，具体公式为

否则，跳转到步骤2)，继续迭代译码。

上述低密度奇偶校验码译码方法，通过获取解调信号，并识别解调信号的信号类型，可以确定解调信号的信号类型为GPS信号或北斗信号。当解调信号的信号类型为GPS信号时，通过二进制译码方式对解调信号进行译码；当解调信号的信号类型为北斗信号时，通过64进制译码方式对解调信号进行译码，可以针对解调信号的信号类型进行译码，降低对导航电文译码的误码率，提高在弱信号和衰落信道条件下的译码性能。

在一个实施例中，上述步骤S130，可以具体包括：确定二进制译码的第一校验节点、第一变量节点和第一校验方程；根据解调信号，计算第一变量节点的初始对数似然比；根据第一变量节点的初始对数似然比，迭代更新第一校验节点的对数似然比和第一变量节点的对数似然比，得到第一校验节点的更新后对数似然比和第一变量节点的更新后对数似然比；当满足第一校验方程和/或达到最大迭代次数时，终止迭代更新，并根据第一变量节点的更新后对数似然比得到译码结果。

其中，第一校验节点、第一变量节点和第一校验方程为根据二进制LDPC码校验矩阵确定的校验节点、变量节点和校验方程，第一变量节点的初始对数似然比为第一变量节点LLR的初始值。

具体实现中，预先获取二进制LDPC码的校验矩阵H₂，根据H₂可以确定第一校验节点、第一变量节点和第一校验方程，二进制译码通过在校验节点和变量节点之间迭代来进行译码，并根据第一校验方程停止迭代，具体步骤如下：

1)初始LLR生成器读取基带解调信号，计算初始LLR，保存在RAM中，具体公式为

L(c_i)＝L(q_i)＝y_i。

2)校验节点处理器按照二进制LDPC码校验矩阵H₂每行定义的校验方程，调整本行参与校验各节点的LLR，具体公式为

3)校验节点处理器计算本行的校验结果，具体公式为

4)变量节点处理器计算新的后验LLR，检查各行校验结果，具体公式为

变量节点处理器同时收集校验矩阵各行的校验结果，获取校验结果Δ＝∏_jΔ_j。如果全部校验通过，则终止迭代，判决输出译码结果，可以根据L(q_i)的符号，通过硬判决得到译码结果，判决条件为：若L(q_i)<0，则第i个码元判决为二进制1；若L(q_i)≥0，则第i个码元判决为二进制0。如果有任意一行校验失败，则跳转到步骤2)继续迭代，直到超出最大迭代次数为止。

本实施例的技术方案，根据解调信号计算第一变量节点的初始对数似然比，进而对第一校验节点的对数似然比和第一变量节点的对数似然比进行迭代更新，当满足第一校验方程和/或达到最大迭代次数时终止迭代，输出译码结果，可以对GPS解调信号进行二进制LDPC译码，降低导航电文译码的误码率，提高在弱信号和衰落信道条件下的译码性能。

在一个实施例中，上述步骤S130，可以还具体包括：通过最小和方法更新第一校验节点的对数似然比，得到第一校验节点的更新后对数似然比；根据预设的松弛系数和偏移量更新第一变量节点的对数似然比，得到第一变量节点的更新后对数似然比。

具体实现中，校验节点处理器按照二进制LDPC码校验矩阵H₂每行定义的校验方程，调整本行参与校验各节点的LLR，具体公式为

变量节点处理器计算新的后验LLR，检查各行校验结果，具体公式为

其中，C_i表示本列中所有校验节点，将条件t∈C_i改为t∈C_i,t≠j可以进一步降低误码率；a是松弛系数，取值范围为0<a≤1；b是偏移量，b的符号由上式中的前两项

的符号决定，条件是偏移操作将结果向靠近0的方向移动，即使

的绝对值减小b，且偏移后的结果限幅到0。具体操作如下：

i)若

先计算

其中偏移b≥0。如果偏移后L′(q_i)<0，则令L(q_i)＝0，否则取L(q_i)＝L′(q_i)；

ii)若

先计算

其中偏移b≥0。如果偏移后L′(q_i)>0，则令L(q_i)＝0，否则取L(q_i)＝L′(q_i)；

iii)若

则L(q_i)＝0。

其中，a和b的取值可以通过试验或仿真来获取。

本实施例的技术方案，通过最小和方法更新第一校验节点的对数似然比，可以减小二进制译码器的运算量和存储空间，易于硬件实现；根据预设的松弛系数和偏移量更新第一变量节点的对数似然比，可以降低二进制译码的误码率、提高译码性能。

在一个实施例中，上述步骤S140，可以具体包括：确定64进制译码的第二校验节点、第二变量节点和第二校验方程；根据解调信号，计算第二变量节点的初始对数似然比；根据第二变量节点的初始对数似然比，迭代更新第二校验节点的对数似然比和第二变量节点的对数似然比，得到第二校验节点的更新后对数似然比和第二变量节点的更新后对数似然比；当满足第二校验方程和/或达到最大迭代次数时，终止迭代更新，并根据第二变量节点的更新后对数似然比得到译码结果。

其中，第二校验节点、第二变量节点和第二校验方程为根据64进制LDPC码校验矩阵确定的校验节点、变量节点和校验方程，第二变量节点的初始对数似然比为第二变量节点LLR的初始值。

具体实现中，预先获取64进制LDPC码的校验矩阵H₆₄，根据H₆₄可以确定第二校验节点、第二变量节点和第二校验方程，64进制译码通过在校验节点和变量节点之间迭代来进行译码，并根据第二校验方程停止迭代，具体步骤如下：

1)初始LLR生成器读取基带解调符号，计算初始LLR，保存在RAM中，具体公式为

L[q_ji(α)]＝L[q_i(α)]。

2)校验节点处理器按照64进制LDPC码校验矩阵H₆₄每行定义的校验方程，调整本行参与校验各节点的LLR。

3)变量节点处理器逐列更新变量节点LLR，具体地，对于H₆₄中的每一列，变量节点处理器根据下式计算新的后验LLR，

4)如果校验通过，或达到最大迭代次数，则选取LLR最小的GF(64)域元素作为译码结果，具体公式为

否则，跳转到步骤2)，继续迭代译码。

本实施例的技术方案，根据解调信号计算第二变量节点的初始对数似然比，进而对第二校验节点的对数似然比和第二变量节点的对数似然比进行迭代更新，当满足第二校验方程和/或达到最大迭代次数时终止迭代，输出译码结果，可以对北斗解调信号进行64进制LDPC译码，降低对导航电文译码的误码率，提高在弱信号和衰落信道条件下的译码性能。

在一个实施例中，上述步骤S140，可以还具体包括：通过扩展最小和方法更新第二校验节点的对数似然比，得到第二校验节点的更新后对数似然比；根据预设的偏移量更新第二变量节点的对数似然比，得到第二变量节点的更新后对数似然比。

具体实现中，校验节点处理器按照64进制LDPC码校验矩阵H₆₄每行定义的校验方程，调整本行参与校验各节点的LLR。

变量节点处理器逐列更新变量节点LLR，具体地，对于H₆₄中的每一列，变量节点处理器根据下式计算新的后验LLR，

其中，t∈C_i,t≠i表示校验矩阵本列中除本元素外其他非零元素，b是偏移量，b≥0。选择合适的偏移量可以降低误码率，提高译码性能，b的取值可以通过试验或仿真来获取。需要注意的是，64进制译码器中LLR是非负的，偏移后的变量节点LLR应限幅到不小于零。具体操作如下：

i)若

则令L(q_i(α))＝0；

ii)若

则令

经过上述变量节点处理，可以获得每个码元64个GF(64)域元素各自的LLR。对64个LLR排序，保留LLR最小的N组，用于下一次迭代。

本实施例的技术方案，通过扩展最小和方法更新第二校验节点的对数似然比，可以减小64进制译码器的运算量和存储空间，易于硬件实现；根据预设的偏移量更新第二变量节点的对数似然比，可以降低64进制译码的误码率、提高译码性能。

在一个实施例中，上述步骤S140，可以还具体包括：对第二变量节点的对数似然比进行归一化，得到归一化对数似然比；对归一化对数似然比的有限域符号进行重排列，得到重排列对数似然比；通过最小和方法更新重排列对数似然比，得到更新后对数似然比；对更新后对数似然比的有限域符号进行逆重排列，得到第二校验节点的更新后对数似然比。

具体实现中，校验节点处理器按照64进制LDPC码校验矩阵H₆₄每行定义的校验方程，调整本行参与校验各节点的LLR，具体步骤如下：

i)对L[q_ji(α)]进行归一化：每组变量节点LLR中包含N个LLR值，对应可能性最大的、LLR值最小的N个GF域元素。为了避免数值不稳定，迭代运算前，将每组数据中N个LLR值，减去N个LLR值中最小的一个，将最小的LLR值归一化到0，具体公式为

L[q_ji(α)]＝L[q_ji(α)]-min_α[q_ji(α)]；

ii)符号重排列：对于每个归一化后的变量节点LLR，在GF(64)域，将其GF(64)域元素α与校验矩阵H₆₄中对应位置的GF(64)域元素h_ji相乘，得到重新排列后的元素

具体公式为

iii)使用最小和方法计算校验节点LLR，具体公式为

其中

是校验节点LLR。上式右边为最小和算法：第一步求和，先对t∈R_j,t≠i表示参与本行内除了本节点外的其他节点的LLR和GF(64)域元素α分别求和，再对

表示求和后相同的GF(64)域元素对应相加；第二步求最小值，其中min函数的作用范围是所有GF(64)域元素，选取LLR最小的N项作为新的变量节点数据；

iv)符号逆重排列：其中“逆重排”是上述步骤ii)中“重排”的逆操作，该操作将校验节点LLR中的每一个GF(64)域元素，除以校验矩阵H₆₄对应位置处的元素h_ji，上述除法在GF(64)域上进行，具体公式为

本实施例的技术方案，通过对第二变量节点的对数似然比进行归一化，可以避免变量节点LLR不稳定；对归一化对数似然比的有限域符号进行重排列，通过最小和方法更新重排列对数似然比，并对更新后对数似然比的有限域符号进行逆重排列，可以以较低的算法复杂度更新校验节点LLR，减小64进制译码器的运算量和存储空间，易于硬件实现。

在一个实施例中，提供了一种低密度奇偶校验码译码方法，可以应用于二进制LDPC码译码器。以该方法应用于二进制LDPC码译码器为例，包括以下步骤：获取解调信号；识别解调信号的信号类型；当信号类型为GPS信号时，对解调信号进行二进制译码，得到二进制译码结果；二进制译码结果用于供CPU读取。

具体实现中，二进制译码器直接获取GPS导航电文的解调信号，根据预先配置识别出当前信号为GPS信号，对其进行二进制译码，CPU可以直接读取译码结果。由于二进制译码的处理过程在前述实施例中已有详细说明，在此不再赘述。

实际应用中，二进制译码器可以作为基带处理器直接连接在跟踪通道后面，跟踪通道将GPS导航电文的解调符号保存在相应的数据缓存中。一帧电文接收完成后，跟踪通道置位电文可用寄存器中自身对应的位标识为1。译码器接口控制电路以一定时间间隔轮询通道该寄存器，并对位标识为1的通道进行二进制LDPC译码，译码完成后清除位标识，并产生CPU中断，CPU读取二进制译码器的译码结果。

本实施例的技术方案，二进制译码器获取解调信号并识别解调信号的信号类型，当信号类型为GPS信号时，对解调信号进行二进制译码，供CPU读取译码结果，可以通过二进制译码器自主获取解调信号，进一步降低对CPU资源的占用。

在一个实施例中，提供了一种低密度奇偶校验码译码方法，可以应用于64进制LDPC码译码器。以该方法应用于64进制LDPC码译码器为例，包括以下步骤：获取解调信号；识别解调信号的信号类型；当信号类型为北斗信号时，对解调信号进行64进制译码，得到64进制译码结果；64进制译码结果用于供CPU读取。

具体实现中，64进制译码器直接获取北斗导航电文的解调信号，根据预先配置识别出当前信号为北斗信号，对其进行64进制译码，CPU可以直接读取译码结果。由于64进制译码的处理过程在前述实施例中已有详细说明，在此不再赘述。

实际应用中，64进制LDPC码译码器可以作为基带处理器直接连接在跟踪通道后面，跟踪通道将GPS导航电文的解调符号保存在相应的数据缓存中。一帧电文接收完成后，跟踪通道置位电文可用寄存器中自身对应的位标识为1。译码器接口控制电路以一定时间间隔轮询通道该寄存器，并对位标识为1的通道进行64进制LDPC译码，译码完成后清除位标识，并产生CPU中断，CPU读取64进制译码器的译码结果。

本实施例的技术方案，64进制译码器获取解调信号并识别解调信号的信号类型，当信号类型为北斗信号时，对解调信号进行64进制译码，供CPU读取译码结果，可以通过64进制译码器自主获取解调信号，进一步降低对CPU资源的占用。

在一个实施例中，提供了一种低密度奇偶校验码译码装置，可以用于GNSS兼容互操作的GPS和北斗导航电文译码，上述装置包括：获取模块、识别模块、第一译码模块和第二译码模块，其中：

获取模块，用于获取解调信号；

识别模块，用于识别解调信号的信号类型；信号类型包括GPS信号和北斗信号；

第一译码模块，用于当解调信号的信号类型为GPS信号时，通过二进制译码方式对解调信号进行译码；

第二译码模块，用于当解调信号的信号类型为北斗信号时，通过64进制译码方式对解调信号进行译码。

在一个实施例中，第一译码模块，还用于确定二进制译码的第一校验节点、第一变量节点和第一校验方程；根据解调信号，计算第一变量节点的初始对数似然比；根据第一变量节点的初始对数似然比，迭代更新第一校验节点的对数似然比和第一变量节点的对数似然比，得到第一校验节点的更新后对数似然比和第一变量节点的更新后对数似然比；当满足第一校验方程和/或达到最大迭代次数时，终止迭代更新，并根据第一变量节点的更新后对数似然比得到译码结果。

在一个实施例中，第一译码模块，还用于通过最小和方法更新第一校验节点的对数似然比，得到第一校验节点的更新后对数似然比；根据预设的松弛系数和偏移量更新第一变量节点的对数似然比，得到第一变量节点的更新后对数似然比。

在一个实施例中，第二译码模块，还用于确定64进制译码的第二校验节点、第二变量节点和第二校验方程；根据解调信号，计算第二变量节点的初始对数似然比；根据第二变量节点的初始对数似然比，迭代更新第二校验节点的对数似然比和第二变量节点的对数似然比，得到第二校验节点的更新后对数似然比和第二变量节点的更新后对数似然比；当满足第二校验方程和/或达到最大迭代次数时，终止迭代更新，并根据第二变量节点的更新后对数似然比得到译码结果。

在一个实施例中，第二译码模块，还用于通过扩展最小和方法更新第二校验节点的对数似然比，得到第二校验节点的更新后对数似然比；根据预设的偏移量更新第二变量节点的对数似然比，得到第二变量节点的更新后对数似然比。

在一个实施例中，第二译码模块，还用于对第二变量节点的对数似然比进行归一化，得到归一化对数似然比；对归一化对数似然比的有限域符号进行重排列，得到重排列对数似然比；通过最小和方法更新重排列对数似然比，得到更新后对数似然比；对更新后对数似然比的有限域符号进行逆重排列，得到第二校验节点的更新后对数似然比。

关于低密度奇偶校验码译码装置的具体限定可以参见上文中对于低密度奇偶校验码译码方法的限定，在此不再赘述。上述低密度奇偶校验码译码装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于无线接收设备中的处理器中，也可以以软件形式存储于无线接收设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

上述提供的低密度奇偶校验码译码装置可用于执行上述任意实施例提供的低密度奇偶校验码译码方法，具备相应的功能和有益效果。

在一个实施例中，提供了另一种低密度奇偶校验码译码装置，可以用于GNSS兼容互操作的GPS导航电文译码，上述装置包括：获取模块、识别模块和译码模块，其中：

获取模块，用于获取解调信号；

识别模块，用于识别解调信号的信号类型；

译码模块，用于当信号类型为GPS信号时，对解调信号进行二进制译码，得到二进制译码结果；二进制译码结果用于供CPU读取。

关于低密度奇偶校验码译码装置的具体限定可以参见上文中对于低密度奇偶校验码译码方法的限定，在此不再赘述。上述低密度奇偶校验码译码装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于无线接收设备中的处理器中，也可以以软件形式存储于无线接收设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

上述提供的低密度奇偶校验码译码装置可用于执行上述任意实施例提供的低密度奇偶校验码译码方法，具备相应的功能和有益效果。

在一个实施例中，提供了另一种低密度奇偶校验码译码装置，可以用于GNSS兼容互操作的北斗导航电文译码，上述装置包括：获取模块、识别模块和译码模块，其中：

获取模块，用于获取解调信号；

识别模块，用于识别解调信号的信号类型；

译码模块，用于当信号类型为北斗信号时，对解调信号进行64进制译码，得到64进制译码结果；64进制译码结果用于供CPU读取。

关于低密度奇偶校验码译码装置的具体限定可以参见上文中对于低密度奇偶校验码译码方法的限定，在此不再赘述。上述低密度奇偶校验码译码装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于无线接收设备中的处理器中，也可以以软件形式存储于无线接收设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

上述提供的低密度奇偶校验码译码装置可用于执行上述任意实施例提供的低密度奇偶校验码译码方法，具备相应的功能和有益效果。

在一个实施例中，提供了一种低密度奇偶校验码译码系统，可以应用于GNSS接收机，该系统包括：中央处理器、二进制译码器和64进制译码器；

中央处理器，用于获取解调信号，并识别解调信号的信号类型；信号类型包括GPS信号和北斗信号；当解调信号的信号类型为GPS信号时，调用二进制译码器；当解调信号的信号类型为北斗信号时，调用64进制译码器；

二进制译码器，用于通过二进制译码方式对解调信号进行译码；

64进制译码器，用于通过64进制译码方式对解调信号进行译码。

由于二进制译码和64进制译码的处理过程在前述实施例中已有详细说明，在此不再赘述。

本实施例的技术方案，将二进制译码器和64进制译码器作为存储器映射外设，由CPU调度管理通道复用、搬移数据、解交织并发起每次译码操作。通过将译码器作为硬件加速器由CPU调用，可以解决CPU资源不足的问题。

在一个实施例中，提供了另一种低密度奇偶校验码译码系统，可以应用于GNSS接收机，该系统包括：二进制译码器、64进制译码器和中央处理器；

二进制译码器，用于获取解调信号，并识别解调信号的信号类型；当信号类型为GPS信号时，对解调信号进行二进制译码，得到二进制译码结果；

64进制译码器，用于获取解调信号，并识别解调信号的信号类型；当信号类型为北斗信号时，对解调信号进行64进制译码，得到64进制译码结果；

中央处理器，用于读取译码结果；译码结果包括二进制译码结果和64进制译码结果。

由于二进制译码和64进制译码的处理过程在前述实施例中已有详细说明，在此不再赘述。

本实施例的技术方案，通过将硬件译码器的数据输入直接连接在相关器和累加器的输出上，自主获取通道解调电文符号，完成帧同步后，跟踪通道的累加器在一帧电文接收完成后向译码器发起译码请求，CPU只需读取译码结果，可以进一步降低CPU资源的占用。

为了便于本领域技术人员深入理解本申请实施例，以下将结合图2-5的具体示例进行说明。

在一个实施例中，如图2所示，提供了一种低密度奇偶校验码译码器的片上系统(System on Chip，SoC)互连关系图。LDPC译码系统可以作为GNSS接收机的硬件译码器，集成在ASIC或FPGA接收机基带处理器中，分别使用MS算法和EMS算法完成GPS和北斗卫星导航系统新一代互操作信号导航电文的前向纠错译码。基带处理器的跟踪引擎完成电文通道信号的解扩和解调，获取电文码元符号。LDPC译码系统读取这些电文码元符号，根据配置选择完成不同码型LDPC的迭代译码，输出译码结果，具体地，可以支持L1C信号第二、第三子帧，B1C信号第二、第三子帧，B2a信号等使用的LDPC编码码型。LDPC译码系统支持硬判决和软判决两种输入，硬判决模式下逐位存放码元符号，软判决模式下用有二进制补码表示电文码元。译码算法属于置信概率传播迭代译码，每次迭代包括行处理和列处理两个步骤。译码时延不恒定，若在达到最大迭代次数前通过校验，则结束译码。译码器可以作为硬件加速器挂载在总线上，由CPU写入输入数据和读取译码结果，也可以自主获取解调解扩输出的符号，CPU只需读取译码结果。

在一个实施例中，如图3所示，提供了一种低密度奇偶校验码译码器的顶层结构框图。LDPC译码器由二进制LDPC译码模块、64进制LDPC译码模块和接口与时序控制模块组成。其中二进制和64进制LDPC译码模块均由各自的初始LLR生成器、CN(Check Node，校验节点)处理器、VN(Variable Node，变量节点)处理器和迭代控制器组成。每次译码前，初始LLR生成器由跟踪通道输出的电文符号生成各码元变量的初始LLR。LDPC校验矩阵的每一行定义了一个校验方程，每一列对应一个码元符号。每次迭代中，先由CN处理器遍历矩阵各行，按照各行定义的校验方程，调整参与校验各码元的LLR值，同时检查校验方程是否通过；再由VN处理器遍历矩阵的各列，收集CN处理器行遍历过程中对码元LLR值进行的多次调整，综合获取本次迭代后新的LLR值。松弛系数和偏移两个参数可以优化VN处理器估计的新LLR值，提高译码性能。一旦CN处理器表示全部校验方程都得到满足，或达到最大迭代次数限制，则停止迭代，输出译码结果，产生一个CPU中断。接口与时序控制模块实现译码器与其他片上外设连接。CPU可以通过存储器布局接口访问译码器。译码器也可以作为基带处理器的一部分，直接连接在跟踪通道电文解调模块后。当译码器作为硬件加速器由CPU调用时，输入输出内存地址空间和控制寄存器通过存储器映射接口连接在系统总线上。接口与时序控制电路在检测到CPU写启动译码寄存器后，置位译码忙寄存器，并读取输入内存空间中的数据，完成译码，并产生CPU中断。当译码器作为基带处理器直接连接在跟踪通道后面时，跟踪通道将解调符号保存在各自的数据缓存中。一帧电文接收完成后，跟踪通道置位电文可用寄存器中自身对应的位标识。译码器接口控制电路以一定时间间隔轮询通道该寄存器，并对位标识为1的通道进行电文译码，译码完成后清除位标识，并产生CPU中断。上述LDPC译码装置利用硬件译码器完成GNSS互操作信号中多种LDPC码型的译码，可以发挥新体制导航信号最优的性能，提高弱信号和衰落信道条件下获取电文的能力，增加接收设备的可用性。此外硬件译码可以避免电文译码工作大量占用CPU资源，提高系统实时性，同时易于ASIC和FPGA集成。

在一个实施例中，如图4所示，提供了一种二进制低密度奇偶校验码译码装置的结构框图，其具体限定可以参见上文中对于二进制LDPC译码方法的限定，在此不再赘述。上述二进制LDPC译码装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于无线接收设备中的处理器中，也可以以软件形式存储于无线接收设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。上述提供的二进制LDPC译码装置可用于执行上述任意实施例提供的低密度奇偶校验码译码方法，具备相应的功能和有益效果。

在一个实施例中，如图5所示，提供了一种64进制低密度奇偶校验码译码装置的结构框图，其具体限定可以参见上文中对于64进制LDPC译码方法的限定，在此不再赘述。上述64进制LDPC译码装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于无线接收设备中的处理器中，也可以以软件形式存储于无线接收设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。上述提供的64进制LDPC译码装置可用于执行上述任意实施例提供的低密度奇偶校验码译码方法，具备相应的功能和有益效果。

应该理解的是，虽然图2-5的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2-5中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

在一个实施例中，提供了一种无线接收设备，该无线接收设备可以是终端，其内部结构图可以如图6所示。该无线接收设备包括通过系统总线连接的处理器、存储器、通信接口、显示屏和输入装置。其中，该无线接收设备的处理器用于提供计算和控制能力。该无线接收设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该无线接收设备的通信接口用于与外部的终端进行有线或无线方式的通信，无线方式可通过WIFI、运营商网络、NFC(近场通信)或其他技术实现。该计算机程序被处理器执行时以实现一种低密度奇偶校验码译码方法。该无线接收设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该无线接收设备的输入装置可以是显示屏上覆盖的触摸层，也可以是无线接收设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。

本领域技术人员可以理解，图6中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的无线接收设备的限定，具体的无线接收设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

在一个实施例中，提供了一种无线接收设备，包括存储器和处理器，存储器中存储有计算机程序，该处理器执行计算机程序时实现以下步骤：获取解调信号；识别解调信号的信号类型；信号类型包括GPS信号和北斗信号；当解调信号的信号类型为GPS信号时，通过二进制译码方式对解调信号进行译码；当解调信号的信号类型为北斗信号时，通过64进制译码方式对解调信号进行译码。

在一个实施例中，处理器执行计算机程序时还实现以下步骤：确定二进制译码的第一校验节点、第一变量节点和第一校验方程；根据解调信号，计算第一变量节点的初始对数似然比；根据第一变量节点的初始对数似然比，迭代更新第一校验节点的对数似然比和第一变量节点的对数似然比，得到第一校验节点的更新后对数似然比和第一变量节点的更新后对数似然比；当满足第一校验方程和/或达到最大迭代次数时，终止迭代更新，并根据第一变量节点的更新后对数似然比得到译码结果。

在一个实施例中，处理器执行计算机程序时还实现以下步骤：通过最小和方法更新第一校验节点的对数似然比，得到第一校验节点的更新后对数似然比；根据预设的松弛系数和偏移量更新第一变量节点的对数似然比，得到第一变量节点的更新后对数似然比。

在一个实施例中，处理器执行计算机程序时还实现以下步骤：确定64进制译码的第二校验节点、第二变量节点和第二校验方程；根据解调信号，计算第二变量节点的初始对数似然比；根据第二变量节点的初始对数似然比，迭代更新第二校验节点的对数似然比和第二变量节点的对数似然比，得到第二校验节点的更新后对数似然比和第二变量节点的更新后对数似然比；当满足第二校验方程和/或达到最大迭代次数时，终止迭代更新，并根据第二变量节点的更新后对数似然比得到译码结果。

在一个实施例中，处理器执行计算机程序时还实现以下步骤：通过扩展最小和方法更新第二校验节点的对数似然比，得到第二校验节点的更新后对数似然比；根据预设的偏移量更新第二变量节点的对数似然比，得到第二变量节点的更新后对数似然比。

在一个实施例中，处理器执行计算机程序时还实现以下步骤：对第二变量节点的对数似然比进行归一化，得到归一化对数似然比；对归一化对数似然比的有限域符号进行重排列，得到重排列对数似然比；通过最小和方法更新重排列对数似然比，得到更新后对数似然比；对更新后对数似然比的有限域符号进行逆重排列，得到第二校验节点的更新后对数似然比。

在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以下步骤：获取解调信号；识别解调信号的信号类型；信号类型包括GPS信号和北斗信号；当解调信号的信号类型为GPS信号时，通过二进制译码方式对解调信号进行译码；当解调信号的信号类型为北斗信号时，通过64进制译码方式对解调信号进行译码。

在一个实施例中，计算机程序被处理器执行时还实现以下步骤：确定二进制译码的第一校验节点、第一变量节点和第一校验方程；根据解调信号，计算第一变量节点的初始对数似然比；根据第一变量节点的初始对数似然比，迭代更新第一校验节点的对数似然比和第一变量节点的对数似然比，得到第一校验节点的更新后对数似然比和第一变量节点的更新后对数似然比；当满足第一校验方程和/或达到最大迭代次数时，终止迭代更新，并根据第一变量节点的更新后对数似然比得到译码结果。

在一个实施例中，计算机程序被处理器执行时还实现以下步骤：通过最小和方法更新第一校验节点的对数似然比，得到第一校验节点的更新后对数似然比；根据预设的松弛系数和偏移量更新第一变量节点的对数似然比，得到第一变量节点的更新后对数似然比。

在一个实施例中，计算机程序被处理器执行时还实现以下步骤：确定64进制译码的第二校验节点、第二变量节点和第二校验方程；根据解调信号，计算第二变量节点的初始对数似然比；根据第二变量节点的初始对数似然比，迭代更新第二校验节点的对数似然比和第二变量节点的对数似然比，得到第二校验节点的更新后对数似然比和第二变量节点的更新后对数似然比；当满足第二校验方程和/或达到最大迭代次数时，终止迭代更新，并根据第二变量节点的更新后对数似然比得到译码结果。

在一个实施例中，计算机程序被处理器执行时还实现以下步骤：通过扩展最小和方法更新第二校验节点的对数似然比，得到第二校验节点的更新后对数似然比；根据预设的偏移量更新第二变量节点的对数似然比，得到第二变量节点的更新后对数似然比。

在一个实施例中，计算机程序被处理器执行时还实现以下步骤：对第二变量节点的对数似然比进行归一化，得到归一化对数似然比；对归一化对数似然比的有限域符号进行重排列，得到重排列对数似然比；通过最小和方法更新重排列对数似然比，得到更新后对数似然比；对更新后对数似然比的有限域符号进行逆重排列，得到第二校验节点的更新后对数似然比。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-Only Memory，ROM)、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (13)

1.一种低密度奇偶校验码译码方法，其特征在于，所述方法包括：

获取解调信号；

识别所述解调信号的信号类型；所述信号类型包括GPS信号和北斗信号；

当所述解调信号的信号类型为所述GPS信号时，通过二进制译码方式对所述解调信号进行译码；

当所述解调信号的信号类型为所述北斗信号时，通过64进制译码方式对所述解调信号进行译码。

2.根据权利要求1所述的方法，其特征在于，所述通过二进制译码方式对所述解调信号进行译码，包括：

确定所述二进制译码的第一校验节点、第一变量节点和第一校验方程；

根据所述解调信号，计算所述第一变量节点的初始对数似然比；

根据所述第一变量节点的初始对数似然比，迭代更新所述第一校验节点的对数似然比和所述第一变量节点的对数似然比，得到所述第一校验节点的更新后对数似然比和所述第一变量节点的更新后对数似然比；

当满足所述第一校验方程和/或达到最大迭代次数时，终止所述迭代更新，并根据所述第一变量节点的更新后对数似然比得到译码结果。

3.根据权利要求2所述的方法，其特征在于，所述根据所述第一变量节点的初始对数似然比，迭代更新所述第一校验节点的对数似然比和所述第一变量节点的对数似然比，得到所述第一校验节点的更新后对数似然比和所述第一变量节点的更新后对数似然比，包括：

通过最小和方法更新所述第一校验节点的对数似然比，得到所述第一校验节点的更新后对数似然比；

根据预设的松弛系数和偏移量更新所述第一变量节点的对数似然比，得到所述第一变量节点的更新后对数似然比。

4.根据权利要求1所述的方法，其特征在于，所述通过64进制译码方式对所述解调信号进行译码，包括：

确定所述64进制译码的第二校验节点、第二变量节点和第二校验方程；

根据所述解调信号，计算所述第二变量节点的初始对数似然比；

根据所述第二变量节点的初始对数似然比，迭代更新所述第二校验节点的对数似然比和所述第二变量节点的对数似然比，得到所述第二校验节点的更新后对数似然比和所述第二变量节点的更新后对数似然比；

当满足所述第二校验方程和/或达到最大迭代次数时，终止所述迭代更新，并根据所述第二变量节点的更新后对数似然比得到译码结果。

5.根据权利要求4所述的方法，其特征在于，所述根据所述第二变量节点的初始对数似然比，迭代更新所述第二校验节点的对数似然比和所述第二变量节点的对数似然比，得到所述第二校验节点的更新后对数似然比和所述第二变量节点的更新后对数似然比，包括：

通过扩展最小和方法更新所述第二校验节点的对数似然比，得到所述第二校验节点的更新后对数似然比；

根据预设的偏移量更新所述第二变量节点的对数似然比，得到所述第二变量节点的更新后对数似然比。

6.根据权利要求5所述的方法，其特征在于，所述通过扩展最小和方法更新所述第二校验节点的对数似然比，得到所述第二校验节点的更新后对数似然比，包括：

对所述第二变量节点的对数似然比进行归一化，得到归一化对数似然比；

对所述归一化对数似然比的有限域符号进行重排列，得到重排列对数似然比；

通过最小和方法更新所述重排列对数似然比，得到更新后对数似然比；

对所述更新后对数似然比的有限域符号进行逆重排列，得到所述第二校验节点的更新后对数似然比。

7.一种低密度奇偶校验码译码方法，其特征在于，所述方法包括：

获取解调信号；

识别所述解调信号的信号类型；

当所述信号类型为GPS信号时，对所述解调信号进行二进制译码，得到二进制译码结果；所述二进制译码结果用于供CPU读取。

8.一种低密度奇偶校验码译码方法，其特征在于，所述方法包括：

获取解调信号；

识别所述解调信号的信号类型；

当所述信号类型为北斗信号时，对所述解调信号进行64进制译码，得到64进制译码结果；所述64进制译码结果用于供CPU读取。

9.一种低密度奇偶校验码译码装置，其特征在于，所述装置包括：

获取模块，用于获取解调信号；

识别模块，用于识别所述解调信号的信号类型；所述信号类型包括GPS信号和北斗信号；

第一译码模块，用于当所述解调信号的信号类型为所述GPS信号时，通过二进制译码方式对所述解调信号进行译码；

第二译码模块，用于当所述解调信号的信号类型为所述北斗信号时，通过64进制译码方式对所述解调信号进行译码。

10.一种低密度奇偶校验码译码装置，其特征在于，所述装置包括：

获取模块，用于获取解调信号；

识别模块，用于识别所述解调信号的信号类型；

译码模块，用于当所述信号类型为GPS信号时，对所述解调信号进行二进制译码，得到二进制译码结果；所述二进制译码结果用于供CPU读取。

11.一种低密度奇偶校验码译码装置，其特征在于，所述装置包括：

获取模块，用于获取解调信号；

识别模块，用于识别所述解调信号的信号类型；

译码模块，用于当所述信号类型为北斗信号时，对所述解调信号进行64进制译码，得到64进制译码结果；所述64进制译码结果用于供CPU读取。

12.一种低密度奇偶校验码译码系统，其特征在于，包括：中央处理器、二进制译码器和64进制译码器；

所述中央处理器，用于获取解调信号，并识别所述解调信号的信号类型；所述信号类型包括GPS信号和北斗信号；当所述解调信号的信号类型为所述GPS信号时，调用所述二进制译码器；当所述解调信号的信号类型为所述北斗信号时，调用所述64进制译码器；

所述二进制译码器，用于通过二进制译码方式对所述解调信号进行译码；

所述64进制译码器，用于通过64进制译码方式对所述解调信号进行译码。

13.一种低密度奇偶校验码译码系统，其特征在于，包括：二进制译码器、64进制译码器和中央处理器；

所述二进制译码器，用于获取解调信号，并识别所述解调信号的信号类型；当所述信号类型为GPS信号时，对所述解调信号进行二进制译码，得到二进制译码结果；

所述64进制译码器，用于获取解调信号，并识别所述解调信号的信号类型；当所述信号类型为北斗信号时，对所述解调信号进行64进制译码，得到64进制译码结果；

所述中央处理器，用于读取译码结果；所述译码结果包括所述二进制译码结果和所述64进制译码结果。

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