CN113270361A - 半导体装置的制作方法 - Google Patents

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陈俊任
许凯翔
刘定一
林志男
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Abstract

揭示了一种半导体装置的制作方法。该方法包括：在晶体管上形成接触结构且在接触结构上形成金属化层。形成金属化层包括：在晶体管上沉积金属间介电层，在金属间介电层内形成开口以暴露接触结构的顶表面，沉积金属层以填充开口，在金属间介电层内形成电子阻障层，且在金属层内形成覆盖层。电子阻障层的空穴载子浓度高于位于电子阻障层下面的金属间介电层的一部分的空穴载子浓度。覆盖层的空穴载子浓度高于位于覆盖层下面的金属层的一部分的空穴载子浓度。

Description

半导体装置的制作方法
技术领域
本揭露是关于一种半导体装置的制作方法。
背景技术
随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的效能及更低的成本的需求不断增长。为了满足这些需求，半导体行业继续按比例缩小半导体装置(诸如包括平面MOSFET及鳍式场效应晶体管(finFET)的金属氧化物半导体场效应晶体管(metaloxide semiconductor field effect transistor；MOSFET)，及用于半导体装置的互连结构)的尺寸。此种按比例缩小增加了半导体制造制程的复杂性。
发明内容
随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的效能及更低的成本的需求不断增长。为了满足这些需求，半导体行业继续按比例缩小半导体装置(诸如包括平面MOSFET及鳍式场效应晶体管(finFET)的金属氧化物半导体场效应晶体管(metaloxide semiconductor field effect transistor；MOSFET)，及用于半导体装置的互连结构)的尺寸。此种按比例缩小增加了半导体制造制程的复杂性。
附图说明
当与随附附图一起阅读时，根据以下详细描述可最好地理解本揭露的各态样。
图1A例示根据一些实施例的具有电子阻障层的互连结构的剖视图；
图1B至图1C例示根据一些实施例的半导体装置的等距视图及剖视图；
图2是根据一些实施例的用于制造具有用于半导体装置的电子阻障层的互连结构的方法的流程图；
图3A至图3H例示根据一些实施例的具有用于电子装置的电子阻障层的互连结构在半导体装置的制造制程的各个阶段处的剖视图；
图4是根据一些实施例的用于制造具有用于半导体装置的电子阻障层的互连结构的方法的流程图；
图5A至图5E例示根据一些实施例的具有用于电子装置的电子阻障层的互连结构在半导体装置的制造制程的各个阶段处的剖视图。
现在将参考随附附图描述说明性实施例。在附图中，相同附图标号大体上指示完全相同的、功能上类似及/或结构上类似的元件。
【符号说明】
100:互连结构
101:半导体装置
102:鳍式场效应晶体管(finFET)
106:基板
108:鳍结构
110:磊晶鳍区、finFET的源极/漏极(S/D)区
112:栅极结构
114:栅极间隔物
116A,116B:蚀刻终止层
118A,118C:层间介电层
119:浅沟槽隔离区
120:界面氧化物层
122:高k栅极介电层
124:功函数金属层
126:栅极金属填充层
128A,128B:S/D接触结构
129:硅化物层
130:S/D接触插塞
132:栅极接触结构
134:金属通孔
136A,136B:导电结构
136A1,136B1:区
138A,138B,154:蚀刻终止层
140A:金属间介电层
140B:金属间介电层
142A:电子阻障层
142B:电子阻障层
144:金属层
146:覆盖层
148A:导电结构
148B:导电结构
148A1,148B1:区
148L:金属接线
148V:金属通孔
150:扩散阻障层
152A:氮化物层
152B:氧化物层
156:金属层
158:金属内衬
160:覆盖层
200:方法
205:操作
210:操作
215:操作
220:操作
225:操作
230:操作
235:操作
240:操作
360:硬遮罩层
400:方法
405:操作
410:操作
415:操作
420:操作
425:操作
430:操作
435:操作
440:操作
560:硬遮罩层
M1,M2:金属化层
具体实施方式
以下揭露提供了用于实现所提供的标的的不同特征的许多不同的实施例或实例。下面描述组件及配置的特定实例以简化本揭露。当然，这些仅是实例，且不旨在进行限制。例如，在下面的描述中，用于在第二特征的上面形成第一特征的制程可包括其中第一特征及第二特征直接接触形成的实施例，且亦可包括其中另外的特征可在第一特征与第二特征之间形成使得第一特征及第二特征可不直接接触的实施例。如本文所使用，在第二特征上形成第一特征意味着第一特征被形成为与第二特征直接接触。此外，本揭露可在各个实例中重复附图标号及/或字母。此重复本身不指示所讨论的各种实施例及/或组态之间的关系。
为了便于描述，本文可使用空间相对术语，诸如“在……下面”、“在……下方”、“下部”、“在……上方”、“上部”及类似术语来描述图中所例示的一个元件或特征与另一或多个元件或一或多个特征的关系。除了在图中描绘的取向以外，空间相对术语还旨在涵盖装置在使用或操作中的不同取向。设备可以其他方式(旋转90度或以其他取向)定向，且本文中使用的空间相对描述符可同样相应地解释。
注意，说明书中对“一个实施例”、“一实施例”、“一示例性实施例”、“示范性”等的提及物指示该实施例可包括特定特征、结构或特性，但每个实施例不一定包括该特定特征、结构或特性。此外，此类短语不一定是指同一实施例。此外，当结合一实施例描述特定特征、结构或特性时，无论是否明确描述，使得此类特征、结构或者特性结合其他实施例起作用是在熟悉此项技术者的知识范围内的。
应当理解，本文的措辞或术语是出于描述而非限制的目的，以使得本说明书的术语或措辞应由熟悉一或多个相关项技术者根据本文教示进行解释。
如本文所使用，术语“蚀刻选择比”是指在相同蚀刻条件下两种不同材料的蚀刻速率的比率。
如本文所使用，术语“高k”是指高介电常数。在半导体装置结构及制造制程领域内，高k是指大于SiO2的介电常数(例如，大于3.9)的介电常数。
如本文所使用，术语“低k”是指低介电常数。在半导体装置结构及制造制程领域内，低k是指小于SiO2的介电常数(例如，小于3.9)的介电常数。
如本文所使用，术语“p型”界定掺杂有诸如硼的p型掺杂剂的结构、层及/或区。
如本文所使用，术语“n型”界定掺杂有诸如磷的n型掺杂剂的结构、层及/或区。
如本文所使用，术语“导电”是指导电结构、层及/或区。
如本文所使用，术语“氮化率”界定材料被转换成氮化物材料的比率。
在一些实施例中，术语“约”及“基本上”可指示在值的5％(例如，该值的±1％、±2％、±3％、±4％、±5％)之内变化的给定量的值。这些仅是实例，且不旨在进行限制。术语“约”及“基本上”可是指由熟悉一或多个相关项技术者根据本文的教示解释的值的百分比。
本文揭示的鳍结构可通过任何合适的方法来图案化。例如，可使用一种或多种光刻制程(包括双图案化或多图案化制程)来图案化鳍结构。双图案化或多图案化制程可将光刻及自对准制程相结合，从而允许产生具有例如节距小于使用单个直接光刻制程另外可获得的节距的图案。在一些实施例中，在基板上面形成牺牲层且使用光刻制程对牺牲层进行图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。然后移除牺牲层，且然后可使用剩余的间隔物来图案化鳍结构。
本揭露提供用于提高半导体装置在集成电路中的的互连结构的可靠性的示例性结构及方法。互连结构的按比例缩小及半导体装置的按比例缩小对互连结构的可靠性产生了负面影响。互连结构的按比例缩小导致互连结构的相邻导电结构(例如，金属接线及/或金属通孔)之间的电隔离区(例如，介电区)更小。此种更小的电隔离区在半导体装置的操作期间，可能不阻止电子在相邻的导电结构之间迁移。电子迁移可能导致互连结构中的电流泄漏，这可能导致半导体装置效能下降。
在示例性方法中，可电浆处理互连结构的相邻导电结构之间的电隔离区的部分以产生具有空穴载子诱导的电子陷阱位点的电子阻障层。在半导体装置的操作期间，电子陷阱位点可捕获在相邻的导电结构之间迁移的电子。电浆处理可包括使用高电浆源功率(例如，在约400W与约2000W之间)及低偏置功率(例如，在约600W与3000W之间)产生具有高密度及低轰击能量(例如，在约25eV与约100eV之间)电浆的电浆制程。与高轰击能量(例如，大于100eV的能量)电浆相比，低轰击能量电浆可提供对电子阻障层的更好的厚度控制。而且，低轰击能量电浆可在不降低电隔离区的表面质量的情况下处理电隔离区。在一些实施例中，相邻的导电结构中的每一者可具有能够在半导体装置的操作期间捕获迁移的电子的氮化物覆盖层。与没有电子阻障层及/或氮化物覆盖层的互连结构的可靠性相比，使用电子阻障层及/或氮化物覆盖层可使互连结构的可靠性提高约20至约30倍。
根据一些实施例，参考图1A描述了具有两个金属化层M1-M2的互连结构100。图1A例示根据一些实施例的互连结构100的剖视图。尽管参考图1A讨论了两个金属化层M1-M2，但是互连结构100可具有任何数量的金属化层。在一些实施例中，互连结构100可设置在无源装置(未示出)上及有源装置上，诸如集成电路的平面半导体装置(例如，MOSFET；未示出)及非平面半导体装置(例如，下面参考图1B至图1C描述的finFETs 102)。互连结构100可用以通过接触结构及导电结构(例如，金属接线及/或金属通孔)来互连这些有源及无源装置。
在一些实施例中，金属化层M1可包括设置在层的堆叠内的导电结构136A-136B，该层的堆叠包括(i)蚀刻终止层(etch stop layer；ES)138A，(ii)设置在蚀刻终止层138A上的金属间介电(inter-metal dielectric；IMD)层140A，及(iii)设置在金属间介电层140A上的电子阻障层142A。尽管参考图1A讨论了金属化层M1中的两个导电结构136A-136B，但是互连结构100可具有在金属化层M1中的任何数量的导电结构。
蚀刻终止层138A可包括介电材料，诸如氧化铝(AlxOy)、掺杂氮的碳化硅(SiCN)及掺杂氧的碳化硅(SiCO)。金属间介电层140A可在导电结构136A-136B之间提供电隔离，且可包括氧化硅(SiO2)或低k介电材料，诸如碳化硅玻璃(亦称为“SiOCH膜”，因为它包括硅、氧、碳、氢)及碳氧化硅(SiOC)。
电子阻障层142A包括阻止或基本上减少了电子在导电结构136A-136B之间的迁移的电子陷阱位点。电子陷阱位点可在电子从导电结构136A-136B中的一者迁移到另一者之前捕获电子。在一些实施例中，电子阻障层142A可包括提供空穴诱导的电子陷阱位点的材料(例如，氧氮化硅(SiON)或任何合适的氧氮化物)。空穴诱导的电子陷阱位点中的空穴(即正电荷载子)可与迁移的电子形成电子-空穴对，且因此阻止迁移的电子到达导电结构136A-136B中的一者。在一些实施例中，电子阻障层142A的材料可以是金属间介电层140A的材料的氮化物，且可通过在金属间介电层140A上执行氮化制程来形成。
电子可在彼此分开小于电子迁移距离的水准距离或平均水准距离(例如，沿着X轴)的导电结构136A-136B的区(例如，区136A1-136B1)之间迁移。电子迁移距离是从导电结构中迁移出来的电子在失去动量之前可行进的最大距离。因此，电子阻障层142A可形成在区136A1-136B1之间，而不是在彼此分开大于电子迁移距离的水准距离或平均水准距离(例如，沿着X轴)的导电结构136A-136B的区之间。因此，具有与区136A1-136B1的垂直尺寸H1-H2基本上相等(在图1A中示出)或更大(未示出)的厚度T1的电子阻障层142A可阻止或基本上减少区136A1-136B1之间的电子迁移。在一些实施例中，厚度T1可在约2nm至约5nm的范围内。
导电结构136A-136B可以是互连结构100的金属接线或金属通孔。导电结构136A-136B中的每一者可包括金属层144及覆盖层146。金属层144可包括铜(Cu)、铜合金(例如，铜钌(Cu-Ru)、铜铝(Cu-Al)或铜锰(CuMn))或任何其他合适的金属或合金。覆盖层146可包括导电材料，诸如金属层144的材料的氮化物(例如，氮化铜(CuN))，且可通过在金属层144上执行氮化制程来形成。根据一些实施例，在金属层144上及在金属间介电层140A上的氮化制程可同时执行。在一些实施例中，覆盖层146可不包括在导电结构136A-136B中，且金属层144可在金属间介电层140A上的氮化制程期间通过遮罩层保护，以阻止覆盖层146的形成。
在一些实施例中，由于金属层144的金属材料的氮化率与金属间介电层140A的材料的氮化率相比较低，因此覆盖层146的厚度T2可小于电子阻障层142A的厚度T1。在一些实施例中，覆盖层146的厚度T2可在约1nm至约3nm的范围内。具有低于此范围的厚度T2的覆盖层146可能不能有效地俘获电子，且高于此范围的厚度T2可增加导电结构136A与148A之间及导电结构136B与148B之间的接触电阻。与电子阻障层142A类似，覆盖层146可具有阻止或基本上减少了电子在导电结构136A-136B之间的迁移的电子陷阱位点。
在一些实施例中，金属化层M2可设置在金属化层M1上。金属化层M2可包括设置在层的堆叠内的导电结构148A-148B，该层的堆叠包括(i)设置在电子阻障层142及导电结构136A-136B上的扩散阻障层150，(ii)设置在扩散阻障层150上的蚀刻终止层138B及154，(iii)设置在蚀刻终止层138B上的金属间介电层140B，及(iv)设置在金属间介电层140B上的电子阻障层142B。尽管参考图1A讨论了金属化层M2中的两个导电结构148A-148B，但是互连结构100可具有在金属化层M2中的任何数量的导电结构。
扩散阻障层150可包括设置在电子阻障层142及导电结构148A-148B上的氮化物层152A及设置在氮化物层152A上的氧化物层152B。氮化物层152A及氧化物层152B可包括用以阻止金属分子从导电结构136A-136B扩散到金属间介电层140B及从导电结构148A-148B扩散到金属间介电层140A的任何合适的氮化物材料及氧化物材料。蚀刻终止层138B及154的材料可能没有足够高的原子密度来阻障金属扩散。具有比蚀刻终止层138B及154的材料更高的原子密度的氮化物层152A及氧化物层152B的材料可更有效地阻障金属化层M1-M2之间的金属扩散。
在一些实施例中，氮化物层152A可包括金属氮化物，诸如氮化镓(GaN)、氮化钛(TiN)、氮化钽(TaN)、氮化铝(AlN)及其任何组合。在一些实施例中，氧化物层152B可包括氮化物层152A的金属的金属氧化物。例如，如果氮化物层152A包括AlN、TiN、TaN或GaN，则氧化物层152B可分别包括氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)或氧化镓(Ga2O3)。在一些实施例中，氮化物层152A及氧化物层152B两者可通过CVD制程形成。在一些实施例中，氧化物层152B可通过氧化氮化物层152A的一部分形成。
蚀刻终止层138B及154可包括介电材料，诸如AlxOy、SiCN及SiCO。金属间介电层140B可在导电结构148A-148B之间提供电隔离，且可包括氧化硅(SiO2)或低k介电材料，诸如碳化硅玻璃及碳氧化硅(SiOC)。金属间介电层140A-140B可具有彼此类似或不同的材料。
与电子阻障层142A类似，电子阻障层142B包括阻止或基本上减少了电子在导电结构148A-148B之间的迁移的电子陷阱位点。电子阻障层142A-142B可具有提供空穴诱导的电子陷阱位点的彼此类似或不同的材料(例如，氮氧化硅(SiON)或任何合适的氮氧化物)。在一些实施例中，电子阻障层142B的材料可以是金属间介电层140B的材料的氮化物，且可通过在金属间介电层140B上执行氮化制程来形成。
电子阻障层142B可形成在导电结构148A-148B的彼此分开小于电子迁移距离的水准距离或平均水准距离(例如，沿着X轴)的区148A1-148B1之间。因此，具有与区148A1-148B1的垂直尺寸H3-H4基本上相等(在图1A中示出)或更大(未示出)的厚度T3的电子阻障层142B可阻止或基本上减少区148A1-148B1之间的电子迁移。在一些实施例中，厚度T3可在约2nm至约5nm的范围内。
导电结构148A-148B中的每一者可以是具有金属接线148L及金属通孔148V的双镶嵌导电结构。在一些实施例中，导电结构148A-148B中的每一者可包括金属层156、金属内衬158及覆盖层160。除非另外提及，否则对金属层144及覆盖层146的讨论分别适用于金属层156及覆盖层160。金属内衬158可包括阻止原子从金属层156扩散到金属间介电层140B中的TiN或TaN。覆盖层160可包括导电材料，诸如金属层156的材料的氮化物(例如，氮化铜(CuN))，且可通过在金属层156上执行氮化制程来形成。在一些实施例中，覆盖层160可不形成在导电结构中。在一些实施例中，由于金属层156的金属材料的氮化率与金属间介电层140B的材料的氮化率相比较低，因此覆盖层160的厚度T4可小于电子阻障层142B的厚度T3。在一些实施例中，覆盖层146的厚度T2可在约1nm至约3nm的范围内。覆盖层160可具有阻止或基本上减少了电子在导电结构148A-148B之间的迁移的电子陷阱位点。互连结构100及其元件(例如，导电结构136A-136B及148A-148B)的横截面形状是说明性的，且不旨在进行限制。
参考图1A至图1C，在一些实施例中，互连结构100可设置在半导体装置101的finFET 102中的一者上。图1B例示半导体装置101的等距视图，且图1C例示根据一些实施例的finFET 102中的一个沿着图1B的线A-A的的剖视图。
FinFET 102可形成在包括半导体材料的基板106上。FinFET 102可包括沿着X轴延伸的鳍结构108、沿着Y轴延伸的栅极结构112、磊晶鳍区110、栅极间隔物114、蚀刻终止层116A-116B、层间介电(interlayer dielectric；ILD)层118A-118C，及浅沟槽隔离(shallowtrench isolation；STI)区119。鳍结构108可包括与基板106类似的材料，且可由对基板106的图案化及蚀刻来形成。磊晶鳍区110可具有半导体材料，且可以是finFET 102的源极/漏极(S/D)区110。在一些实施例中，n型磊晶鳍区110可包括SiAs、SiC或SiCP，而p型磊晶鳍区110可包括SiGe、SiGeB、GeB、SiGeSnB或III-V半导体化合物。
栅极结构112可以是多层结构，且可包裹在鳍结构108周围。参考图1C，栅极结构112可包括界面氧化物(IO)层120、高k栅极介电层122、功函数金属(work function metal；WFM)层124及栅极金属填充层126。界面氧化物层120可包括氧化硅(SiO2)、氧化硅锗(SiGeOx)或氧化锗(GeOx)。高k栅极介电层122可包括高k介电材料，诸如氧化铪(HfO2)、氧化钛(TiO2)、氧化锆铪(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)及硅酸锆(ZrSiO2)。WFM层124可包括钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、碳化钽铝(TaAlC)或其组合。栅极金属填充层126可包括合适的导电材料，诸如钨(W)、Ti、银(Ag)、钌(Ru)、钼(Mo)、铜(Cu)、钴(Co)、Al、铱(Ir)、镍(Ni)、金属合金及其组合。栅极间隔物114可形成栅极结构112的侧壁，且可包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、低k材料及其组合。蚀刻终止层116A-116B可包括绝缘材料，诸如氧化硅及氧化硅锗。层间介电层118A-118C可包括介电材料。浅沟槽隔离区119可包括绝缘材料。
参考图1C，finFET 102可进一步包括设置在S/D区110上的S/D接触结构128A-128B、设置在S/D接触结构128A上的金属通孔134，及设置在栅极结构112上的栅极接触结构132。为了简单起见，图1B中未示出finFET 102的这些元件。在一些实施例中，互连结构100可设置在finFET 102上，使得导电结构136A及136B分别设置在金属通孔134及栅极接触结构132上且电连接到金属通孔134及栅极接触结构132。在一些实施例中，尽管为了简单起见未在图1C中示出，但是可在S/D接触结构128B上形成与金属通孔134类似的金属通孔，且可将该金属通孔电连接到互连结构100的金属化层M1中的导电结构。
S/D接触结构128可用以通过金属通孔134及互连结构100将S/D区110电连接到finFET 102及/或集成电路(未示出)的其他元件。类似地，栅极接触结构132可用以通过互连结构100将栅极结构112电连接到finFET 102及/或集成电路的其他元件。在一些实施例中，S/D接触结构128A-128B中的每一者可包括硅化物层129及S/D接触插塞130。S/D接触插塞130及栅极接触结构132可包括导电材料，诸如钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、Al、钼(Mo)、钨(W)、钴(Co)及Cu。finFET 102及其元件(例如，鳍结构108、栅极结构112、磊晶鳍区110、栅极间隔物114、浅沟槽隔离区119、S/D接触结构128A-128B、栅极接触结构132及/或金属通孔134)的横截面形状是说明性的，且不旨在进行限制。
图2是根据一些实施例的用于在finFET 102上制造互连结构100的示例性方法200的流程图。为了说明的目的，将参考图3A至图3H所例示的用于在finFET 102上制造互连结构100的示例性制程来描述图2所例示的操作。图3A至图3H是根据一些实施例的在finFET102上的互连结构100在其制造的各个阶段的横截面图。根据特定的应用，可按照不同的次序执行操作或不执行操作。应当注意，方法200可能不产生完整的互连结构100及finFET102。因此，应当理解，可在方法200之前、之中及之后提供另外的制程，且本文仅简要描述一些其他制程。上文描述了具有与图1A至图1C中的元件相同的标注的图3A至图3H中的元件。
在操作205中，在基板上形成具有S/D接触结构及栅极接触结构的finFET。例如，如图3A所示，可在具有S/D接触结构128A-128B及栅极接触结构132的基板106上形成finFET102。S/D接触结构128A-128B可在层间介电层118A及栅极结构112上沉积层间介电层118B之后形成。S/D接触结构128A-128B的形成可包括以下顺序操作：(i)在层间介电层118A-118B内形成接触开口(未示出)，(ii)在接触开口内的磊晶区110的暴露区上形成硅化物层129，及(iii)在接触开口内沉积S/D接触插塞130。
在形成S/D接触结构128A-128B之后，可进行以下顺序操作：(i)在层间介电层118B及S/D接触插塞130上沉积蚀刻终止层116B，(ii)在蚀刻终止层116B上沉积层间介电层118C，(iii)在蚀刻终止层116B及层间介电层118B-118C内形成栅极接触结构132，及(iv)在蚀刻终止层116B及ILD 118C内形成金属通孔134。
参考图2，在操作210中，在finFET上形成互连结构的第一金属化层的蚀刻终止层及金属间介电层。例如，如图3B所示，可在图3A的结构上形成蚀刻终止层138A，且可在蚀刻终止层138A上形成金属间介电层140A。为了简单起见，图3B中仅示出位于蚀刻终止层138A下面的finFET 102的一部分。蚀刻终止层138A可通过任何合适的介电沉积方法(诸如化学气相沉积(CVD))形成。金属间介电层140A可通过CVD制程、电浆增强CVD制程、可流动CVD制程或旋涂制程形成。沉积金属间介电层140A之后，可在金属间介电层140A上沉积硬遮罩层360，以在随后的导电结构136A-136B的形成期间保护金属间介电层140A。
参考图2，在操作215中，在第一金属化层的蚀刻终止层及金属间介电层内形成导电结构。例如，如图3C所示，导电结构136A-136B可形成在蚀刻终止层138A及金属间介电层140A内，且形成在金属通孔134及栅极接触结构132上。导电结构136A-136B的形成可包括以下顺序操作：(i)在硬遮罩层360、金属间介电层140A及蚀刻终止层138A内形成开口(未示出)以暴露金属通孔134及栅极接触结构132的顶表面，(ii)沉积金属层144的材料以填充开口，及(iii)化学机械抛光(chemical mechanical polishing；CMP)硬遮罩层360及延伸出开口的沉积材料以形成图3C的结构，其中金属层144及金属间介电层140A的顶表面基本上彼此共面。开口可使用湿式蚀刻制程或干式蚀刻制程来形成，且金属层144的材料可使用CVD制程或电化学电镀(electrochemical plating；ECP)制程来沉积。
参考图2，在操作220中，在第一金属化层的金属间介电层内形成电子阻障层。例如，如图3D所示，可在金属间介电层140A内形成电子阻障层142A。电子阻障层142A的形成可包括：在图3C的结构上执行氮化制程以将金属间介电层140A的顶部部分转换成电子阻障层142A。因此，电子阻障层142A可以是金属间介电层140A的材料的氮化物。氮化制程可包括氮气、氨(NH3)气或一氧化二氮气体的高密度及低轰击能量(例如，在约25eV与约100eV之间)电浆。可使用高电浆源功率(例如，在约400W与约2000W之间)及低偏置功率(例如，在约600W与3000W之间)来产生电浆。对金属间介电层140A的顶部部分进行氮化制程及将金属间介电层140A的顶部部分转换成氮化物材料可增加在金属间介电层140A的转化部分(即电子阻障层142A)中的空穴载子浓度。因此，电子阻障层142A中的空穴载子浓度大于金属间介电层140A的未转换部分中的空穴载子浓度。由于氮化制程而在电子阻障层142A中产生的空穴可用作以上讨论的空穴诱导的电子陷阱位点。
在一些实施例中，金属层144可在氮化制程期间保持暴露，且因此，金属层144的顶部部分被转换成包括金属层144的材料的氮化物的覆盖层146(在图3D中示出)。对金属层144的顶部部分进行氮化制程及将金属间144的顶部部分转换成氮化物材料可增加金属层144的转化部分(即覆盖层146)中的空穴载子浓度。因此，覆盖层146中的空穴载子浓度大于金属层144的未转化部分中的空穴载子浓度。由于氮化制程而在覆盖层146中产生的空穴可用作以上讨论的空穴诱导的电子陷阱位点。
由于金属间介电层140A的材料的氮化率与金属层144的材料的氮化率相比较快，因此电子阻障层142A可比覆盖层146更厚。在一些实施例中，可在氮化制程期间用遮罩层(例如，光阻剂层；未示出)保护金属层144，且因此，在没有覆盖层146的情况下可形成图3E的结构。遮罩层可在操作215的CMP制程之后形成。
参考图2，在操作225中，在第一金属化层上形成扩散阻障层。例如，如图3F所示，可在金属化层M1上形成扩散阻障层150。扩散阻障层150的形成可包括以下顺序操作：(i)在图3D的结构上沉积氮化物层152A，及(ii)在氮化物层152A上沉积氧化物层152B。在一些实施例中，氮化物层152A可包括通过CVD制程形成的金属氮化物材料，且氧化物层152B可通过利用热、电浆及/或其他合适的氧化制程氧化氮化物层152A的顶部部分来形成。因此，氧化物层152B可以是氮化物层152A的金属材料的氧化物。在一些实施例中，形成扩散阻障层150之后，可在氧化物层152B上沉积蚀刻终止层154。
参考图2，在操作230中，在扩散阻障层上形成互连结构的第二金属化层的蚀刻终止层及金属间介电层。例如，如图3F所示，可在扩散阻障层150上形成蚀刻终止层138B及金属间介电层140B。蚀刻终止层138B及金属间介电层140B的形成与操作210中的蚀刻终止层138A及金属间介电层140A的形成类似。与操作210类似，可在金属间介电层140B上形成硬遮罩层360。
参考图2，在操作235中，在第二金属化层的扩散阻障层、蚀刻终止层及金属间介电层内形成导电结构。例如，如图3G所示，可使用双镶嵌制程在扩散阻障层150、蚀刻终止层138B及金属间介电层140B内形成导电结构148A-148B。导电结构148A-148B的形成可包括以下顺序操作：(i)在硬遮罩层360、蚀刻终止层138B、金属间介电层140B、蚀刻终止层154及扩散阻障层150内形成开口(未示出)以暴露导电结构136A-136B的顶表面，(ii)沿着开口的侧壁沉积金属内衬158，(iii)沉积金属层156的材料以填充开口，及(iv)化学机械抛光(chemical mechanical polishing；CMP)硬遮罩层360及延伸出开口的金属内衬158及金属层156的材料以形成图3G的结构，其中金属层156、金属内衬158及金属间介电层140B的顶表面基本上彼此共面。开口可使用湿式蚀刻制程或干式蚀刻制程来形成，金属内衬158可使用原子层沉积(atomic layer deposition；ALD)制程或CVD制程来沉积，且金属层156的材料可使用CVD制程或电化学电镀(electrochemical plating；ECP)制程来沉积。
参考图2，在操作240中，在第二金属化层的金属间介电层内形成电子阻障层。例如，如图3H所示，可在金属间介电层140B内形成电子阻障层142B。电子阻障层142B的形成可包括：在图3G的结构上执行氮化制程以将金属间介电层140B的顶部部分转换成电子阻障层142B。该氮化制程可与操作220中讨论的氮化制程类似。与覆盖层146类似，如果在氮化制程期间暴露导电结构148A-148B，则可形成覆盖层160(在图3H中示出)，且如果在氮化制程期间通过掩膜层保护导电结构148A-148B，则不形成覆盖层160(未示出)。
图4是根据一些实施例的用于在finFET 102上制造互连结构100的示例性方法400的流程图。为了说明的目的，将参考图5A至图5E所例示的用于在finFET 102上制造互连结构100的示例性制程来描述图4所例示的操作。图5A至图5E是根据一些实施例的在finFET102上的互连结构100在其制造的各个阶段的横截面图。根据特定的应用，可按照不同的次序执行操作或不执行操作。应当注意，方法400可能不产生完整的互连结构100及finFET102。因此，应当理解，可在方法400之前、之中及之后提供另外的制程，且本文仅简要描述一些其他制程。上文描述了具有与图1A至图1C中的元件相同的标注的图5A至图5E中的元件。
在操作405中，在基板上形成具有S/D接触结构及栅极接触结构的finFET。与参考图3A描述的操作205类似，可在具有S/D接触结构128A-128B及栅极接触结构132的基板106上形成finFET 102。
参考图4，在操作410中，在finFET上形成互连结构的第一金属化层的蚀刻终止层及金属间介电层。与参考图3B描述的操作210类似，蚀刻终止层138A及金属间介电层140A可形成在finFET 102上。
参考图4，在操作415中，在第一金属化层的金属间介电层内形成电子阻障层。例如，如图5A所示，可以与参考图3D描述的操作220类似的操作在金属间介电层140A上形成电子阻障层142A。
参考图4，在操作420中，在第一金属化层的蚀刻终止层、金属间介电层及电子阻障层内形成导电结构。例如，如图5C所示，可在蚀刻终止层138A、金属间介电层140A及电子阻障层142A内形成导电结构136A-136B。导电结构136A-136B的形成可包括以下顺序操作：(i)在电子阻障层142A上沉积硬遮罩层560(在图5B中示出)，(ii)在硬遮罩层560、电子阻障层142A、金属间介电层140A及蚀刻终止层138A内形成开口(未示出)以暴露金属通孔134及栅极接触结构132的顶表面，(iii)沉积金属层144的材料以填充开口，及(iv)化学机械抛光(chemical mechanical polishing；CMP)硬遮罩层560及延伸出开口的沉积材料以形成图5C的结构，其中金属层144及电子阻障层142A的顶表面基本上彼此共面。开口可使用湿式蚀刻制程或干式蚀刻制程来形成，且金属层144的材料可使用CVD制程或电化学电镀(electrochemical plating；ECP)制程来沉积。
参考图4，在操作425中，在第一金属化层上形成扩散阻障层。例如，如图5D所示，可以与参考图3F描述的操作225类似的操作在金属化层M1上形成扩散阻障层150。
参考图4，在操作430中，在扩散阻障层上形成互连结构的第二金属化层的蚀刻终止层及金属间介电层。例如，如图5D所示，可以与参考图3F描述的操作230类似的操作在扩散阻障层150上形成蚀刻终止层138B及金属间介电层140B。
参考图4，在操作435中，在金属间介电层内形成电子阻障层。例如，如图5D所示，可以与参考图3H描述的操作240类似的操作在金属间介电层140B上形成电子阻障层142B。
参考图4，在操作440中，在第二金属化层的扩散阻障层、蚀刻终止层、金属间介电层及电子阻障层内形成导电结构。例如，如图5E所示，可使用双镶嵌制程在扩散阻障层150、蚀刻终止层138B、金属间介电层140B及电子阻障层142B内形成导电结构148A-148B。导电结构148A-148B的形成可包括以下顺序操作：(i)在电子阻障层142B上沉积硬遮罩层560(在图5D中示出)，(ii)在硬遮罩层560、电子阻障层142B、金属间介电层140B及蚀刻终止层138B内形成开口(未示出)以暴露导电结构136A-136B的顶表面，(iii)沿着开口的侧壁沉积金属内衬158，(iv)沉积金属层156的材料以填充开口，及(v)化学机械抛光(chemical mechanicalpolishing；CMP)硬遮罩层560及延伸出开口的金属内衬158及金属层156的材料以形成图5E的结构，其中金属层156、金属内衬158及电子阻障层142B的顶表面基本上彼此共面。开口可使用湿式蚀刻制程或干式蚀刻制程来形成，金属内衬158可使用原子层沉积(atomic layerdeposition；ALD)制程或CVD制程来沉积，且金属层158的材料可使用CVD制程或电化学电镀(electrochemical plating；ECP)制程来沉积。
在一些实施例中，与方法200的操作210-240及/或方法400的操作410-440类似的操作可在诸如MOSFET的平面半导体装置上执行，以形成具有设置在MOSFET的S/D接触结构上的导电结构136A及设置在MOSFET的栅极结构上的导电结构136B的互连结构100。
本揭露提供用于提高半导体装置(例如，finFET 102)在集成电路中的互连结构(例如，互连结构100)的可靠性的示例性结构及方法。互连结构的按比例缩小及半导体装置的按比例缩小对互连结构的可靠性产生了负面影响。互连结构的按比例缩小导致互连结构的相邻导电结构(例如，金属接线及/或金属通孔)之间的电隔离区(例如，介电区)更小。此种更小的电隔离区在半导体装置的操作期间，可能不阻止电子在相邻的导电结构之间迁移。电子迁移可能导致互连结构中的电流泄漏，这可能导致半导体装置效能下降。
在示例性方法中，可电浆处理互连结构的相邻导电结构(例如，导电结构136A-136B及148A-148B)之间的电隔离区(例如，金属间介电层140A-140B)的部分以产生具有空穴载子诱导的电子陷阱位点的电子阻障层(例如，电子阻障层142A-142B)。在半导体装置的操作期间，电子陷阱位点可捕获在相邻的导电结构之间迁移的电子。电浆处理可包括使用高电浆源功率及低偏置功率产生的具有高密度及低轰击能量电浆的电浆制程。在一些实施例中，相邻的导电结构中的每一者可具有能够在半导体装置的操作期间捕获迁移的电子的氮化物覆盖层(例如，覆盖层146及160)。与没有电子阻障层及/或氮化物覆盖层的互连结构的可靠性相比，使用电子阻障层及/或氮化物覆盖层可使互连结构的可靠性提高约20至约30倍。
在本揭露的一些实施例中，半导体装置的制作方法可包括：在晶体管上形成接触结构且在接触结构上形成第一金属化层。形成第一金属化层可包括：在晶体管上沉积第一金属间介电层，在第一金属间介电层内形成第一开口以暴露接触结构的顶表面，沉积第一金属层以填充开口，在第一金属间介电层内形成第一电子阻障层，且在第一金属层内形成第一覆盖层。第一电子阻障层的空穴载子浓度高于位于第一电子阻障层下面的第一金属间介电层的一部分的空穴载子浓度。第一覆盖层的空穴载子浓度高于位于第一覆盖层下面的第一金属层的一部分的空穴载子浓度。在一些实施例中，形成第一电子阻障层的步骤包括在第一金属间介电层上执行氮化制程以将金属间介电层的顶部部分转换成氮化物层。在一些实施例中，执行氮化制程的步骤包括将第一金属间介电层暴露于氮气、一氧化二氮气体或氨气的电浆。在一些实施例中，形成第一覆盖层的步骤包括在第一金属层上执行氮化制程以将第一金属层的顶部部分转换成氮化物层。在一些实施例中，执行氮化制程的步骤包括将第一金属层暴露于氮气、一氧化二氮气体或氨气的一电浆。在一些实施例中，形成第一开口的步骤包括在第一金属间介电层上沉积硬遮罩层，以及蚀刻硬遮罩层及第一金属间介电层以暴露栅极结构的顶表面。在一些实施例中，形成第一金属化层的步骤进一步包括在晶体管上沉积蚀刻终止层，然后该第一金属间介电层。在一些实施例中，方法进一步包括在第一金属化层上形成第二金属化层，其中该第二金属化层包括在第一金属化层上形成扩散阻障层，在扩散阻障层上沉积第二金属间介电层，以及在第二金属间介电层及扩散阻障层内形成导电结构。在一些实施例中，形成扩散阻障层的步骤包括在第一电子阻障层上沉积金属氮化物层，以及在金属氮化物层上执行氧化制程以将金属氮化物层的顶部部分转换成原子密度高于金属氮化物层的原子密度的金属氧化物层。
在本揭露的一些实施例中，一种半导体装置的制作方法可包括：在晶体管上形成接触结构，在接触结构上形成通孔，在晶体管上沉积第一金属间介电层，在第一金属间介电层内形成第一电子阻障层，及在第一电子阻障层及第一金属间介电层内形成第一导电结构。第一电子阻障层的空穴载子浓度高于位于第一电子阻障层下面的第一金属间介电层的一部分的空穴载子浓度。该方法可进一步包括：在第一电子阻障层上沉积金属氮化物层且在金属氮化物层上执行氧化制程以将金属氮化物层的顶部部分转换成原子密度高于金属氮化物层的原子密度的金属氧化物层。在一些实施例中，形成第一电子阻障层的步骤包括在第一金属间介电层上执行氮化制程以将金属间介电层的顶部部分转换成氮化物层。在一些实施例中，形成第一电子阻障层的步骤包括将第一金属间介电层暴露一氮气、一氧化二氮气体或氨气的电浆。在一些实施例中，形成第一导电结构的步骤包括在第一电子阻障层上沉积硬遮罩层，在硬遮罩层、第一电子阻障层及第一金属间介电层内形成开口以暴露金属通孔的顶表面，以及沉积金属层以填充开口。在一些实施例中，方法进一步包括在扩散阻障层上沉积第二金属间介电层，在第二金属间介电层内形成第二电子阻障层，以及在第二电子阻障层、第二金属间介电层及扩散阻障层内形成第二导电结构，其中第二电子阻障层的空穴载子浓度高于位于第二电子阻障层下面的第二金属间介电层的一部分的空穴载子浓度。
在本揭露的一些实施例中，互连结构可包括设置在基板上的第一金属化层及设置在第一金属化层上的第二金属化层。第一金属化层可包括：第一金属间介电层、设置在金属间介电层内的第一导电结构，及设置在第一金属间介电层上的第一电子阻障层。第一电子阻障层的空穴载子浓度高于第一金属间介电层的空穴载子浓度。第二金属化层可包括：设置在第一金属化层上的扩散阻障层、设置在扩散阻障层上的第二金属间介电层，及设置在第二金属间介电层及扩散阻障层内的第二导电结构。在一些实施例中，第一导电结构包括导电层及设置在导电层上的覆盖层，其中导电层包括一金属，且覆盖层包括该金属的氮化物。在一些实施例中，第一金属间介电层包括低k介电材料，且电子阻障层包括该低k介电材料的氮化物。在一些实施例中，扩散阻障层包括金属氮化物层以及设置在金属氮化物层上的金属氧化物层，其中金属氧化物层包括金属氮化物层的金属的氧化物。
前述揭露概述了若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露的各态样。熟悉此项技术者应当了解，他们可容易地将本揭露用作设计或修改其他制程及结构的基础，以执行与本文介绍的实施例相同的目的及/或实现相同的优点。熟悉此项技术者进一步应当认识到，此种等效构造不脱离本揭露的精神及范围，且在不脱离本揭露的精神及范围的情况下，熟悉此项技术者可进行各种改变、替代及变更。

Claims (1)

1.一种半导体装置的制作方法，其特征在于，包括以下步骤：
在一晶体管上形成一接触结构；及
在该接触结构上形成一第一金属化层，其中形成该第一金属化层包括：
在该晶体管上沉积一第一金属间介电层；
在该第一金属间介电层内形成一第一开口以暴露该接触结构的一顶表面；
沉积一第一金属层以填充该开口；
在该第一金属间介电层内形成一第一电子阻障层，其中该第一电子阻障层的一空穴载子浓度高于位于该第一电子阻障层下面的该第一金属间介电层的一部分的一空穴载子浓度；及
在该第一金属层内形成一第一覆盖层，其中该第一覆盖层的一空穴载子浓度高于位于该第一覆盖层下面的该第一金属层的一部分的一空穴载子浓度。
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