CN113256475A - 图计算优化 - Google Patents

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Abstract

本发明公开了图计算优化，执行图代码的系统、处理器和技术。在至少一个实施例中，使用第一组参数来实例化并执行图代码，并且使用第二组参数来第二次执行图代码，而无需重新实例化。

Description

图计算优化
技术领域
至少一个实施例涉及处理图计算(compute graphs)。例如，至少一个实施例涉及用于使用本文描述的各种新颖技术来执行统一设备架构(“CUDA”)图计算的处理器或计算系统。
背景技术
使用CUDA、OpenCL或HIP图执行计算任务可以节省大量的内存、时间或计算资源。但是，可以改善用于使用图执行计算任务的内存、时间或计算资源的量。
附图说明
图1示出了根据至少一个实施例的实例化的图计算的参数修改的示例；
图2示出了根据至少一个实施例的图计算区域与处理单元之间的关联的示例；
图3示出了根据至少一个实施例的图计算的部分重新优化的示例；
图4示出了根据至少一个实施例的拒绝图计算的部分重新优化的示例；
图5示出了根据至少一个实施例的拒绝图计算的部分重新优化的附加示例；
图6示出了根据至少一个实施例的经优化的图计算中的结构改变的示例；
图7示出了根据至少一个实施例的使用应用程序接口来执行对图计算的就地修改的示例；
图8示出了根据至少一个实施例的对图计算的就地修改的示例；
图9示出了根据至少一个实施例的示例性数据中心；
图10示出了根据至少一个实施例的处理系统；
图11示出了根据至少一个实施例的计算机系统；
图12示出了根据至少一个实施例的系统；
图13示出了根据至少一个实施例的示例性集成电路；
图14示出了根据至少一个实施例的计算系统；
图15示出了根据至少一个实施例的APU；
图16示出了根据至少一个实施例的CPU；
图17示出了根据至少一个实施例的示例性加速器集成切片；
图18A和图18B示出了根据至少一个实施例的示例性图形处理器；
图19A示出了根据至少一个实施例的图形核心；
图19B示出了根据至少一个实施例的GPGPU；
图20A示出了根据至少一个实施例的并行处理器；
图20B示出了根据至少一个实施例的处理集群；
图20C示出了根据至少一个实施例的图形多处理器；
图21示出了根据至少一个实施例的图形处理器；
图22示出了根据至少一个实施例的处理器；
图23示出了根据至少一个实施例的处理器；
图24示出了根据至少一个实施例的图形处理器核心；
图25示出了根据至少一个实施例的PPU；
图26示出了根据至少一个实施例的GPC；
图27示出了根据至少一个实施例的流式多处理器；
图28示出了根据至少一个实施例的编程平台的软件栈；
图29示出了根据至少一个实施例的图28的软件栈的CUDA实现；
图30示出了根据至少一个实施例的图28的软件栈的ROCm实现；
图31示出了根据至少一个实施例的图28的软件栈的OpenCL实现；
图32示出了根据至少一个实施例的由编程平台支持的软件；
图33示出了根据至少一个实施例的在图28-31的编程平台上执行的编译代码；
图34示出了根据至少一个实施例的在图28-31的编程平台上执行的更详细的编译代码；
图35示出了根据至少一个实施例的在编译源代码之前转换源代码；
图36A示出了根据至少一个实施例的被配置为使用不同类型的处理单元来编译和执行CUDA源代码的系统；
图36B示出了根据至少一个实施例的被配置为使用CPU和启用CUDA的GPU来编译和执行图36A的CUDA源代码的系统；
图36C示出了根据至少一个实施例的被配置为使用CPU和未启用CUDA的GPU来编译和执行图36A的CUDA源代码的系统；
图37示出了根据至少一个实施例的由图36C的CUDA到HIP转换工具转换的示例性内核；
图38更详细地示出了根据至少一个实施例的图36C的未启用CUDA的GPU；以及
图39示出了根据至少一个实施例的示例性CUDA网格的线程如何被映射到图38的不同计算单元。
具体实施方式
图1示出了根据至少一个实施例的实例化的图计算的参数的修改的示例。在至少一个实施例中，通过允许实例化的图的参数的修改，可以独立于一个或更多个其操作数多次执行图。在至少一个实施例中，当用不同的操作数替换最初使用的那些操作数时，不重新优化图。在至少一个实施例中，当不同的操作数替换最初使用的那些操作数时，可以进行优化，前提是所述优化消耗的计算容量(capacity)小于某个阈值量。
在至少一个实施例中，计算机应用程序(诸如图形处理，深度神经网络训练和科学模拟)具有迭代结构，其中工作流被重复执行。在至少一个实施例中，图编程模型用于提交要由并行计算架构执行的工作。在至少一个实施例中，图包括通过依赖关系连接的多个操作。在至少一个实施例中，根据编程模型来使用图，在该编程模型中，使用优化的指令对图进行一次定义、优化和重复执行。
在至少一个实施例中，内核启动的开销会消耗用于执行内核的计算资源总量的很大一部分。在至少一个实施例中，以图形而不是以一系列个体内核执行操作减少了中央处理单元(“CPU”)的成本。
在至少一个实施例中，图的使用还能够进行各种优化。在至少一个实施例中，优化过程可以看到图的整个工作流程。在至少一个实施例中，这包括执行、数据移动和同步交互。在至少一个实施例中，优化模块对这些因素的认识可以使得在各种情况下以改善的性能执行图。
在至少一个实施例中，CUDA操作形成图100的节点，并且操作之间的依赖关系由边表示。在至少一个实施例中，图100的节点包括内核启动、存储器副本、内存集、CPU函数调用或其他图中的一个或更多个。在至少一个实施例中，图100包括定义节点和边的数据结构。在至少一个实施例中，内核是被编译以在处理器上执行的函数(function)或例程。在至少一个实施例中，内核是用于由处理器(诸如图形处理单元(“GPU”))执行的函数。在至少一个实施例中，内核不显式地返回值，而是使用提供给函数的缓冲区或阵列传递结果。在至少一个实施例中，内核与线程层次结构或一个或更多个线程块相关联。
在至少一个实施例中，在由中央处理单元(“CPU”)调用之后，由GPU执行图100。在至少一个实施例中，CPU对图的单次调用使GPU执行与图的节点相关联的多个内核操作。在至少一个实施例中，由于CPU和GPU之间的转换的开销较低，因此与单独执行可比拟的内核操作相比，效率得到了提高。
在至少一个实施例中，图100与一个或更多个参数106相关联。在至少一个实施例中，参数106对应于图100在其执行期间可以利用的数据。在至少一个实施例中，一个或更多个参数106与图102的节点相关联。在至少一个实施例中，一个或更多个参数106与图102的不同区域相关联。例如，参数PA1可以与图100的节点A和B相关联，PA2与节点C相关联，并且PA3与节点D、E和F相关联。在至少一个实施例中，参数与图的节点之间的关联包括引用相应参数的节点的函数。
在至少一个实施例中，参数对应于CUDA内核启动参数。在至少一个实施例中，参数包括全局存储器的区域、共享存储器的区域或缓冲区。在至少一个实施例中，参数包括对存储器区域或缓冲区的引用。
在至少一个实施例中，参数包括或指代一个或更多个值，潜在地包括但不限于标量值，值的单维和多维数组等等。在至少一个实施例中，参数包括或指代二进制资源，潜在地包括但不限于位图、纹理、线框模型等。
在至少一个实施例中，针对由一个或更多个处理器执行而优化图100。在至少一个实施例中，针对由一个或更多个GPU执行而优化图100。在至少一个实施例中，图的整个工作流程对于优化过程是可见的，并且针对执行、数据移动和同步交互进行优化。
在至少一个实施例中，图100的优化适应于参数106。在至少一个实施例中，所述优化包括诸如数据局部性，数据传输速率，存储器可用性等因素。
在至少一个实施例中，与给定的一组参数106相关联地定义和准备图100。在至少一个实施例中，根据提供的参数106在准备时对图100进行优化。在至少一个实施例中，优化使用了大量的计算资源，例如处理器时间或内存。
在至少一个实施例中，一组经更新的参数108替换经优化的图102中的参数106。例如，在经优化的图102的优化中使用的参数PA1、PA2和PA3 106可以由参数PB1、PB2和PB3108替换。
在至少一个实施例中，评估替换参数PB1、PB2和PB3 108，以确定用替换参数PB1、PB2和PB3 108替换当前参数PA1、PA2和PA3 106的计算成本是否超过阈值量。在至少一个实施例中，一些参数是可替换的，而不会影响当前优化的效果。例如，参数PA1和PA3可以替换为PB1和PB3，而不会影响当前优化的效果。在至少一个实施例中，可以以低于阈值水平的成本来应用这种替换。在至少一个实施例中，当影响当前优化的效果时，一些参数是可替换的，但是可以以低于阈值水平的成本执行重新优化。例如，参数PA2可以用PB2替换，并且如果估计的重新优化的成本低于阈值量，则可以重新应用与包括节点C的区域有关的操作。在至少一个实施例中，将重新优化经优化的图102的总成本与阈值进行比较。
在至少一个实施例中，从先前优化的图102以及经更新的参数集PB1、PB2和PB3108生成参数更新的经优化的图104。在至少一个实施例中，参数更新的经优化的图包括未被重新优化的区域{A，B}和{D，E，F}和被重新优化的区域{C}110。在至少一个实施例中，用参数PB1、PB2和PB3 108替换参数PA1、PA2和PA3 106的估计的总计算成本低于阈值水平。
在至少一个实施例中，图API用于定义、准备、执行、重新参数化和重新执行图。在至少一个实施例中，图API在被指示为重新参数化图102时，可以执行分析和计算以确定重新参数化图102的成本是高于还是低于阈值量。
图2示出了根据至少一个实施例的图计算区域与处理单元之间的关联的示例。在至少一个实施例中，经优化的图202的生成包括将图区域204-208与处理单元210-214相关联。在至少一个实施例中，图区域204-208的操作由相应的关联处理单元210-214执行。在至少一个实施例中，图的优化包括建立所述关联。
在至少一个实施例中，处理单元包括GPU。在至少一个实施例中，处理单元包括CUDA核心。在至少一个实施例中，处理单元包括射线追踪(“RT”)核心。在至少一个实施例中，处理单元包括张量核心。在至少一个实施例中，处理单元包括通用处理集群。在至少一个实施例中，处理单元包括OpenCL计算设备。在至少一个实施例中，处理单元包括计算单元。在至少一个实施例中，处理单元包括处理元件。
在至少一个实施例中，将经优化的图202的区域重新分配给不同处理单元的计算成本估计超过阈值计算成本。在至少一个实施例中，当替换参数集时不允许重新分配处理单元。在至少一个实施例中，至少部分地基于当重新分配处理单元时重新优化的预定估计成本，在替换参数集时不允许对处理单元进行重新分配。
图3示出了根据至少一个实施例的图计算的部分重新优化的示例。在至少一个实施例中，分析图300以确定是否可以在图300中由第二参数集PB1、PB2和PB3 308替换第一参数集PA1、PA2和PA3 306。
在至少一个实施例中，分析图300的区域以确定所指示的参数替换是否将涉及重新优化。例如，在至少一个实施例中，分析由节点{A，B}组成的图300的区域以确定用参数PB1替换参数PA1是否将涉及重新优化。在至少一个实施例中，如果不涉及重新优化，则可以用参数PB1替换参数PA1。
在至少一个实施例中，可以确定，对于图300的某些区域310，如果用参数PB2替换参数PA2，则可能涉及重新优化，但是重新优化的成本低于某个阈值T0。在至少一个实施例中，允许这种参数替换。
图4示出了根据至少一个实施例的拒绝图计算的部分重新优化的示例。在至少一个实施例中，分析图400以确定是否可以在图400中由第二参数集PB1、PB2和PB3 408替换第一参数集PA1、PA2和PA3 406。
在至少一个实施例中，鉴于计划的参数替换，分析图的区域以确定是否调用重新优化。在至少一个实施例中，可以将图400的区域410确定为具有大于阈值T0的重新优化成本。在至少一个实施例中，当用于区域或整个树的重新优化成本大于某个阈值T0时，拒绝计划的参数替换。
图5示出了根据至少一个实施例的拒绝图计算的部分重新优化的附加示例。在至少一个实施例中，分析图500的区域以确定所指示的参数替换是否涉及重新分配处理单元。
在至少一个实施例中，如果在没有重新分配的情况下参数替换会导致图当前优化不起作用或效率低，则指示重新分配。在至少一个实施例中，低效率可以指的是图执行性能的下降大于某个阈值量。
在至少一个实施例中，对图500的区域的分析确定用PB1、PB2和PB3 508替换参数PA1、PA2和PA3 506将指示相关联的处理单元的改变。例如，在至少一个实施例中，替换这些参数可能指示从当前关联510到潜在的新关联512的改变。在至少一个实施例中，改变这种关联的计算成本被认为是过多的，并且计划的参数替换可以被禁止。
图6示出了根据至少一个实施例的经优化的图计算的结构改变的示例。在至少一个实施例中，分析图600以确定在图600中是否可以由第二参数集PB1、PB2和PB3 608替换第一参数集PA1、PA2和PA3 606。
在至少一个实施例中，建议的用第二参数集PB1、PB2和PB3 608替换第一参数集PA1、PA2和PA3 606的参数替换将涉及对图600的结构改变。在至少一个实施例中，所建议的参数替换将导致经重新优化的图602相对于原始图600具有结构改变610。在至少一个实施例中，不允许将导致这种结构改变的参数替换。
图7示出了根据至少一个实施例的使用应用程序接口(“API”)来执行对图计算的就地(in-place)修改的示例700。在至少一个实施例中，API包括执行关于各种实施例所描述的软件运行时间(runtime)。在至少一个实施例中，根据各种运行时间函数的定义执行与API运行时间的交互。
虽然图7被描绘为一组有序的操作，但是应当理解，所描绘的顺序旨在说明至少一个实施例，而不是限制。这样，除非逻辑上需要，否则在一个或更多个实施例中，所描述的操作可以被修改、重新排序或并行执行。
在702处，在至少一个实施例中，通过调用API的一个或更多个函数(function)用于图利用来定义图。
在至少一个实施例中，用于图利用的API包括用于定义图的一个或更多个函数。例如，在至少一个实施例中，API包括用于将节点添加到图并指定那些节点之间的关系的函数。例如，图形API可以包括“添加”函数，用于将节点添加到图并指定该节点如何与图中的其他节点相关。在至少一个实施例中，“添加”函数定义图的节点及其边。在至少一个实施例中，“添加”函数还将节点与相应的内核函数相关联，并且将边与相应的条件相关联。在至少一个实施例中，“添加”函数将CUDA内核操作或其他CUDA函数添加至图。
在至少一个实施例中，用于图利用的API包括用于捕获一个或更多个操作流的一个或更多个函数。例如，在至少一个实施例中，用于图利用的API包括“开始流捕获”函数和“结束流捕获”函数。在至少一个实施例中，针对一个或更多个流的操作不是立即执行，而是被捕获并转换为图。
在704，在至少一个实施例中，参数与图或图的节点相关联。
在至少一个实施例中，用于图利用的API包括用于将参数与图相关联的一个或更多个函数。例如，在至少一个实施例中，API包括API的“设置参数”函数，其将图与一个或更多个参数相关联。在至少一个实施例中，API的“设置节点参数”函数将图的节点与一个或更多个参数相关联。
在706，在至少一个实施例中，用于图利用的API的一个或更多个函数被用来实例化图。在至少一个实施例中，图的实例化包括用于执行由图定义的任务的指令的优化。
在至少一个实施例中，用于图利用的API包括用于实例化图的一个或更多个函数。例如，在至少一个实施例中，API包括“图实例化”函数。在至少一个实施例中，实例化图包括生成一个或更多个数据结构以表示被实例化的图。在至少一个实施例中，实例化CUDA图数据结构。在至少一个实施例中，实例化图包括优化图的执行指令。在至少一个实施例中，图的实例化在计算上是昂贵的。
在至少一个实施例中，用于图利用的API包括用于响应于统一API调用而优化然后执行图的指令。例如，在至少一个实施例中，API包括“执行”函数，该函数在第一次调用时实例化并执行图，并且仅在随后的调用中执行所述图。
在708处，在至少一个实施例中，用于图利用的API被用于执行图。在至少一个实施例中，图的执行包括其组成内核操作的执行。
在至少一个实施例中，用于图利用的API包括用于执行被实例化的图的一个或更多个函数。例如，在至少一个实施例中，API包括“执行”函数，其使图的组成内核操作被执行。
在至少一个实施例中，被实例化的图可以用一组相同的参数来执行多次。在至少一个实施例中，CUDA执行架构被用于串行多次执行CUDA图。在至少一个实施例中，CUDA执行架构被用于串行或并行多次执行CUDA图。
在710，在至少一个实施例中，改变图的参数。
在至少一个实施例中，用于图利用的API包括用于改变与已经实例化的图相关联的参数的一个或更多个函数。例如，在至少一个实施例中，API包括可被调用以改变与已经实例化的图相关联的参数的“设置参数”或“设置节点参数”函数。在至少一个实施例中，基于对图参数的改变涉及重新优化的程度，允许或拒绝对被实例化的图的改变。在至少一个实施例中，如果不涉及重新优化，则对图参数的改变生效。在至少一个实施例中，如果用于改变所述参数的重新优化成本小于阈值成本，则允许改变图参数。
在至少一个实施例中，API的函数允许对应于GPU内核节点的图节点被修改，但是其他节点类型不允许被修改。
在至少一个实施例中，API的函数允许修改内核参数(argument)，但是不允许修改底层内核。
在至少一个实施例中，API的函数允许修改内核节点的启动配置。
在至少一个实施例中，API的函数允许对图进行某些非结构性改变，但是不允许结构性改变。
在712，在至少一个实施例中，具有修改的参数的图被重新执行。
在至少一个实施例中，用于图利用的API包括用于执行其参数已被改变为一组新参数的图的一个或更多个函数。例如，在至少一个实施例中，API包括“执行”函数716，其可以用于执行具有修改的参数集的图。在至少一个实施例中，可以在参数修改之前和之后将执行函数用于被实例化的图的执行。
图8示出了根据至少一个实施例的对图计算进行就地修改的示例800。尽管图8被描绘为一组有序的操作，但是应当理解，所描绘的顺序旨在说明至少一个实施例，而不是限制。这样，除非逻辑上需要，否则在一个或更多个实施例中，所描述的操作可以被修改、重新排序或并行执行。
在802，在至少一个实施例中，接收图定义。在至少一个实施例中，API被用于发起图定义的流捕获。在至少一个实施例中，API被用于显式地定义图。在至少一个实施例中，使用CUDA API。在至少一个实施例中，使用可移植异构计算界面(“HIP”)API。在至少一个实施例中，使用OpenCL API。
在804，在至少一个实施例中，优化图以在所选择的一个或更多个处理单元上执行。在至少一个实施例中，选择的处理单元是GPU。在至少一个实施例中，选择的处理单元是GPGPU。在至少一个实施例中，选择的处理单元是并行处理器。在至少一个实施例中，选择的处理单元是处理集群。
在806，在至少一个实施例中，在选择的一个或更多个处理单元上执行经优化的图。在至少一个实施例中，经优化的图的执行实施由所述图定义的计算任务。在至少一个实施例中，所述计算任务包括多个内核操作。
在808，在至少一个实施例中，接收修改图或图参数的请求。在至少一个实施例中，所述请求是经由API做出的。在至少一个实施例中，所述API是CUDA API。在至少一个实施例中，所述API是OpenGL API。在至少一个实施例中，所述API是HIP API。在至少一个实施例中，使所述修改独立于相应的图，因为在改变所述图或其参数之后，可以原样保留用于执行所述图的现有优化指令，或者对其进行最小限度的修改。在至少一个实施例中，所述图的执行拓扑保持不受干扰。
在810，在至少一个实施例中，当对图或图参数的某些修改将导致对用于执行经优化的图的指令的执行拓扑的改变时，禁止那些修改。在至少一个实施例中，执行拓扑包括分配给选定的一个或更多个处理器。在至少一个实施例中，执行拓扑包括存储器与处理单元的接近度。
在812，在至少一个实施例中，执行经优化的图的修改版本。在至少一个实施例中，经优化的图的实施或执行独立于用于优化执行所述图的指令的一个或更多个操作数。在至少一个实施例中，图相对于一个或更多个操作数的独立性是指替代一个或更多个操作数并执行所述图的能力，而无需重新优化或者将重新优化的成本保持在阈值成本以下。在至少一个实施例中，与实例化新图相比，选择所述阈值以使得在重新使用图时保留期望或预期的性能益处。
在至少一个实施例中，处理器包括一个或更多个电路，用于独立于由所述图操作的一个或更多个操作数来多次执行图，其中，当执行所述图不同次数时，至少一个操作数是不同的。
在至少一个实施例中，所述图是计算统一架构(“CUDA”)图。在至少一个实施例中，当使用不同的一个或更多个操作数执行所述图不同次数时，用于执行所述图的所述优化保持原样。
在至少一个实施例中，在所述图的第一次执行之前优化所述图，以在处理单元上执行。在至少一个实施例中，当使用不同的操作数执行所述图不同次数时，所述处理单元保持优化以在所述处理单元上执行。
在至少一个实施例中，所述一个或更多个操作数包括当第一次执行所述图时由所述图操作的第一缓冲区，以及当第二次执行所述图时的第二缓冲区。在至少一个实施例中，所述一个或更多个电路确定可以使用不同的操作数来执行所述图，而无需改变用于执行所述图的拓扑。
在至少一个实施例中，所述一个或更多个电路用于使用少于阈值量的计算容量来确定所述图的各部分可以被重新优化，以使用不同的操作数。
在至少一个实施例中，其上存储有一组指令的机器可读介质，如果由一个或更多个处理器执行该指令，则使一个或更多个处理器至少独立于由所述图所操作的一个或更多个操作数多次执行图，其中当执行所述图不同次数时至少一个操作数是不同的。
在至少一个实施例中，所述图是CUDA图。在至少一个实施例中，所述图是OpenGL图。在至少一个实施例中，所述API是HIP图。
在至少一个实施例中，所述一个或更多个操作数包括当第一次执行图时由所述图操作的第一缓冲区，以及当第二次执行所述图时由所述图操作的不同于所述第一缓冲区的第二缓冲区。
在至少一个实施例中，如果由一个或更多个处理器执行，则所述指令使一个或更多个处理器至少确定可以使用不同的一个或更多个操作数来执行图，而不改变用于执行所述图的拓扑。
在至少一个实施例中，所述指令如果由一个或更多个处理器执行，则使一个或更多个处理器至少基于一个或更多个操作数的第一集合来生成用于第一次执行图的优化指令；并且使用优化指令，使用一个或更多个操作数的第二集合，第二次执行所述图。
在至少一个实施例中，所述指令如果由一个或更多个处理器执行，则使所述一个或更多个处理器至少确定可以使用少于阈值量的计算容量来对优化指令的各部分进行重新优化。
在至少一个实施例中，应用程序编程接口禁止对与改变执行拓扑相关联的所述图进行修改。
在至少一个实施例中，应用程序编程接口禁止对与其成本超过阈值量的重新优化相关联的所述图进行修改。
在至少一个实施例中，系统包括一个或更多个处理器，用于独立于由所述图操作的一个或更多个操作数来多次执行图，其中当执行所述图不同次数时，至少一个操作数是不同的。
在至少一个实施例中，系统包括：存储器，其包括第一缓冲区和第二缓冲区；至少一个处理器，用于独立于由图操作的一个或更多个操作数来多次执行图，其中所述操作数在第一次执行所述图时包括第一缓冲区，在第二次执行所述图时包括第二缓冲区。
在至少一个实施例中，至少部分地基于所述第一缓冲区来优化所述图。在至少一个实施例中，至少部分地基于所述第一缓冲区操作对所述图的所述优化被用于第二次执行所述图。在至少一个实施例中，在第一次执行所述图之前，一旦被实例化，则优化所述图。在至少一个实施例中，针对在所选择的处理单元上执行而优化所述图。
在至少一个实施例中，所述图是CUDA图。在至少一个实施例中，所述图包括多个CUDA内核。在至少一个实施例中，所述图是OpenCL图。在至少一个实施例中，所述图是HIP图。
在以下描述中，阐述了许多具体细节以提供对至少一个实施例的更透彻的理解。然而，对于本领域的技术人员将显而易见的是，可以在没有一个或更多个这些具体细节的情况下实践本发明构思。
数据中心
图9示出了根据至少一个实施例的示例数据中心900。在至少一个实施例中，数据中心900包括但不限于数据中心基础设施层910、框架层920、软件层930和应用层940。
在至少一个实施例中，如图9所示，数据中心基础设施层910可以包括资源协调器912、分组的计算资源914和节点计算资源(“节点C.R.”)916(1)-916(N)，其中“N”代表任何完整的正整数。在至少一个实施例中，节点C.R.916(1)-916(N)可以包括但不限于任意数量的中央处理单元(“CPU”)或其他处理器(包括加速器、现场可编程门阵列(“FPGA”)、图形处理器等)，存储器设备(例如动态只读存储器)，存储设备(例如固态硬盘或磁盘驱动器)，网络输入/输出(“NW I/O”)设备，网络交换机，虚拟机(“VM”)，电源模块和冷却模块等。在至少一个实施例中，节点C.R.916(1)-916(N)中的一个或更多个节点C.R.可以是具有一个或更多个上述计算资源的服务器。
在至少一个实施例中，分组的计算资源914可以包括容纳在一个或更多个机架内的节点C.R.的单独分组(未示出)，或者容纳在各个地理位置的数据中心内的许多机架(也未示出)。分组的计算资源914内的节点C.R.的单独分组可以包括可以被配置或分配为支持一个或更多个工作负载的分组的计算、网络、内存或存储资源。在至少一个实施例中，可以将包括CPU或处理器的几个节点C.R.分组在一个或更多个机架内，以提供计算资源来支持一个或更多个工作负载。在至少一个实施例中，一个或更多个机架还可以包括任意数量的电源模块、冷却模块和网络交换机，以任意组合。
在至少一个实施例中，资源协调器912可以配置或以其他方式控制一个或更多个节点C.R.916(1)-916(N)和/或分组的计算资源914。在至少一个实施例中，资源协调器912可以包括用于数据中心900的软件设计基础结构(“SDI”)管理实体。在至少一个实施例中，资源协调器912可以包括硬件、软件或其某种组合。
在至少一个实施例中，如图9所示，框架层920包括但不限于作业调度器932、配置管理器934、资源管理器936和分布式文件系统938。在至少一个实施例中，框架层920可以包括支持软件层930的软件952和/或应用程序层940的一个或更多个应用程序942的框架。在至少一个实施例中，软件952或应用程序942可以分别包括基于Web的服务软件或应用程序，例如由Amazon Web Services，Google Cloud和Microsoft Azure提供的服务或应用程序。在至少一个实施例中，框架层920可以是但不限于一种免费和开放源软件网络应用框架，例如可以利用分布式文件系统938来进行大范围数据处理(例如“大数据”)的Apache SparkTM(以下称为“Spark”)。在至少一个实施例中，作业调度器932可以包括Spark驱动器，以促进对数据中心900的各个层所支持的工作负载进行调度。在至少一个实施例中，配置管理器934可以能够配置不同的层，例如软件层930和包括Spark和用于支持大规模数据处理的分布式文件系统938的框架层920。在至少一个实施例中，资源管理器936能够管理映射到或分配用于支持分布式文件系统938和作业调度器932的集群或分组计算资源。在至少一个实施例中，集群或分组计算资源可以包括数据中心基础设施层910上的分组的计算资源914。在至少一个实施例中，资源管理器936可以与资源协调器912协调以管理这些映射的或分配的计算资源。
在至少一个实施例中，包括在软件层930中的软件952可以包括由节点C.R.916(1)-916(N)的至少一部分，分组计算资源914和/或框架层920的分布式文件系统938使用的软件。一种或更多种类型的软件可以包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软件和流视频内容软件。
在至少一个实施例中，应用层940中包括的一个或更多个应用程序942可以包括由节点C.R.916(1)-916(N)的至少一部分、分组的计算资源914和/或框架层920的分布式文件系统938使用的一种或更多种类型的应用程序。一种或更多种类型的应用程序可以包括但不限于CUDA应用程序。
在至少一个实施例中，配置管理器934、资源管理器936和资源协调器912中的任何一个可以基于以任何技术上可行的方式获取的任意数量和类型的数据来实现任意数量和类型的自我修改动作。在至少一个实施例中，自我修改动作可以减轻数据中心900的数据中心操作员做出可能不好的配置决定并且可以避免数据中心的未充分利用和/或执行差的部分。
基于计算机的系统
以下各图提出但不限于可用于实现至少一个实施例的示例性的基于计算机的系统。
图10示出了根据至少一个实施例的处理系统1000。在至少一个实施例中，系统1000包括一个或更多个处理器1002和一个或更多个图形处理器1008，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器1002或处理器核心1007的服务器系统。在至少一个实施例中，处理系统1000是结合在片上系统(SoC)集成电路内的处理平台，以用于移动、手持或嵌入式设备。
在至少一个实施例中，处理系统1000可以包括或结合在基于服务器的游戏平台中，包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持游戏控制台或在线游戏控制台。在至少一个实施例中，处理系统1000是移动电话、智能电话、平板计算设备或移动互联网设备。在至少一个实施例中，处理系统1000还可包括与可穿戴设备耦合或集成在可穿戴设备中，例如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备。在至少一个实施例中，处理系统1000是电视或机顶盒设备，其具有一个或更多个处理器1002以及由一个或更多个图形处理器1008生成的图形界面。
在至少一个实施例中，一个或更多个处理器1002每个包括一个或更多个处理器核心1007，以处理指令，该指令在被执行时执行针对系统和用户软件的操作。在至少一个实施例中，一个或更多个处理器核心1007中的每一个被配置为处理特定指令集1009。在至少一个实施例中，指令集1009可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)，或通过超长指令字(VLIW)进行计算。在至少一个实施例中，多个处理器核心1007可以各自处理不同的指令集1009，该指令集1009可以包括有助于仿真其他指令集的指令。在至少一个实施例中，处理器核心1007还可以包括其他处理设备，例如数字信号处理器(DSP)。
在至少一个实施例中，处理器1002包括高速缓存存储器(cache)1004。在至少一个实施例中，处理器1002可以具有单个内部高速缓存或多个级别的内部高速缓存。在至少一个实施例中，高速缓存存储器在处理器1002的各个组件之间共享。在至少一个实施例中，处理器1002还使用外部高速缓存(例如，三级(L3)高速缓存或最后一级高速缓存(LLC))(未示出)，其可以使用已知的高速缓存一致性技术在处理器核心1007之间共享该逻辑。在至少一个实施例中，处理器1002中另外包括寄存器文件1006，处理器1002可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器)。在至少一个实施例中，寄存器文件1006可以包括通用寄存器或其他寄存器。
在至少一个实施例中，一个或更多个处理器1002与一个或更多个接口总线1010耦合，以在处理器1002与系统1000中的其他组件之间传输通信信号，例如地址、数据或控制信号。在至少一个实施例中，接口总线1010在一个实施例中可以是处理器总线，例如直接媒体接口(DMI)总线的版本。在至少一个实施例中，接口总线1010不限于DMI总线，并且可以包括一个或更多个外围组件互连总线(例如，PCI，PCI Express)、存储器总线或其他类型的接口总线。在至少一个实施例中，处理器1002包括集成存储器控制器1016和平台控制器集线器1030。在至少一个实施例中，存储器控制器1016促进存储设备与处理系统1000的其他组件之间的通信，而平台控制器集线器(PCH)1030通过本地I/O总线提供到输入/输出(I/O)设备的连接。
在至少一个实施例中，存储设备1020可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储设备或具有适当的性能以用作处理器存储器。在至少一个实施例中，存储设备1020可以用作处理系统1000的系统存储器，以存储数据1022和指令1021，以在一个或更多个处理器1002执行应用或过程时使用。在至少一个实施例中，存储器控制器1016还与可选的外部图形处理器1012耦合，其可以与处理器1002中的一个或更多个图形处理器1008通信以执行图和媒体操作。在至少一个实施例中，显示设备1011可以连接至处理器1002。在至少一个实施例中，显示设备1011可以包括内部显示设备中的一个或更多个，例如在移动电子设备或便携式计算机设备或通过显示器接口(例如显示端口(DisplayPort)等)连接的外部显示设备。在至少一个实施例中，显示设备1011可以包括头戴式显示器(HMD)，诸如用于虚拟现实(VR)应用或增强现实(AR)应用中的立体显示设备。
在至少一个实施例中，平台控制器集线器1030使外围设备能够通过高速I/O总线连接到存储设备1020和处理器1002。在至少一个实施例中，I/O外围设备包括但不限于音频控制器1046、网络控制器1034、固件接口1028、无线收发器1026、触摸传感器1025、数据存储设备1024(例如，硬盘驱动器、闪存等)。在至少一个实施例中，数据存储设备1024可以经由存储器接口(例如，SATA)或经由外围总线来连接，诸如外围组件互连总线(例如，PCI、PCIe)。在至少一个实施例中，触摸传感器1025可以包括触摸屏传感器、压力传感器或指纹传感器。在至少一个实施例中，无线收发器1026可以是Wi-Fi收发器、蓝牙收发器或移动网络收发器，诸如3G、4G或长期演进(LTE)收发器。在至少一个实施例中，固件接口1028使能与系统固件的通信，并且可以是例如统一的可扩展固件接口(UEFI)。在至少一个实施例中，网络控制器1034可以启用到有线网络的网络连接。在至少一个实施例中，高性能网络控制器(未示出)与接口总线1010耦合。在至少一个实施例中，音频控制器1046是多通道高清晰度音频控制器。在至少一个实施例中，处理系统1000包括可选的传统(legacy)I/O控制器1040，用于将遗留(例如，个人系统2(PS/2))设备耦合到处理系统1000。在至少一个实施例中，平台控制器集线器1030还可以连接到一个或更多个通用串行总线(USB)控制器1042，该控制器连接输入设备，诸如键盘和鼠标1043组合、相机1044或其他USB输入设备。
在至少一个实施例中，存储器控制器1016和平台控制器集线器1030的实例可以集成到离散的外部图形处理器中，例如外部图形处理器1012。在至少一个实施例中，平台控制器集线器1030和/或存储控制器1016可以在一个或更多个处理器1002的外部。例如，在至少一个实施例中，处理系统1000可以包括外部存储控制器1016和平台控制器集线器1030，其可以配置成在与处理器1002通信的系统芯片组中的存储器控制器集线器和外围控制器集线器。
图11示出了根据至少一个实施例的计算机系统1100。在至少一个实施例中，计算机系统1100可以是具有互连的设备和组件，SOC，或某种组合的系统。在至少一个实施例中，计算机系统1100由处理器1102形成，该处理器1102可以包括用于执行指令的执行单元。在至少一个实施例中，计算机系统1100可以包括但不限于组件，例如处理器1102，其采用包括逻辑的执行单元以执行用于过程数据的算法。在至少一个实施例中，计算机系统1100可以包括处理器，例如可从加利福尼亚圣塔克拉拉的英特尔公司(Intel Corporation ofSanta Clara,California)获得的
Figure BDA0002938259870000171
处理器家族、XeonTM、
Figure BDA0002938259870000172
XScaleTM和/或StrongARMTM，
Figure BDA0002938259870000173
CoreTM或
Figure BDA0002938259870000174
NervanaTM微处理器，尽管也可以使用其他系统(包括具有其他微处理器的PC、工程工作站、机顶盒等)。在至少一个实施例中，计算机系统1100可以执行可从华盛顿州雷蒙德市的微软公司(Microsoft Corporation ofRedmond,Wash.)获得的WINDOWS操作系统版本，尽管其他操作系统(例如UNIX和Linux)、嵌入式软件和/或图形用户界面也可以使用。
在至少一个实施例中，计算机系统1100可以用在其他设备中，例如手持设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议(Internet Protocol)设备、数码相机、个人数字助理(“PDA”)和手持PC。在至少一个实施例中，嵌入式应用可以包括微控制器、数字信号处理器(“DSP”)、SoC、网络计算机(“NetPC”)、机顶盒、网络集线器、广域网(“WAN”)交换机，或根据至少一个实施例可以执行一个或更多个指令的任何其他系统。
在至少一个实施例中，计算机系统1100可包括但不限于处理器1102，该处理器1102可包括但不限于一个或更多个执行单元1108，其可以配置为执行计算统一设备架构(“CUDA”)(
Figure BDA0002938259870000175
由加利福尼亚州圣克拉拉的NVIDIA Corporation开发)程序。在至少一个实施例中，CUDA程序是用CUDA编程语言编写的软件应用程序的至少一部分。在至少一个实施例中，计算机系统1100是单处理器台式机或服务器系统。在至少一个实施例中，计算机系统1100可以是多处理器系统。在至少一个实施例中，处理器1102可以包括但不限于CISC微处理器、RISC微处理器、VLIW微处理器、实现指令集组合的处理器，或任何其他处理器设备，例如数字信号处理器。在至少一个实施例中，处理器1102可以耦合到处理器总线1110，该处理器总线1110可以在处理器1102与计算机系统1100中的其他组件之间传输数据信号。
在至少一个实施例中，处理器1102可以包括但不限于1级(“L1”)内部高速缓存存储器(“cache”)1104。在至少一个实施例中，处理器1102可以具有单个内部高速缓存或多级内部缓存。在至少一个实施例中，高速缓存存储器可以驻留在处理器1102的外部。在至少一个实施例中，处理器1102可以包括内部和外部高速缓存的组合。在至少一个实施例中，寄存器文件1106可以在各种寄存器中存储不同类型的数据，包括但不限于整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器。
在至少一个实施例中，包括但不限于执行整数和浮点运算的逻辑的执行单元1108，其也位于处理器1102中。处理器1102还可以包括微码(“ucode”)只读存储器(“ROM”)，用于存储某些宏指令的微代码。在至少一个实施例中，执行单元1108可以包括用于处理封装指令集1109的逻辑。在至少一个实施例中，通过将封装指令集1109包括在通用处理器1102的指令集中，以及要执行指令的相关电路，可以使用通用处理器1102中的封装数据来执行许多多媒体应用程序使用的操作。在至少一个实施例中，可以通过使用处理器的数据总线的全宽度来在封装的数据上执行操作来加速和更有效地执行许多多媒体应用程序，这可能不需要在处理器的数据总线上传输较小的数据单元来一次对一个数据元素执行一个或更多个操作。
在至少一个实施例中，执行单元1108也可以用在微控制器、嵌入式处理器、图形设备、DSP和其他类型的逻辑电路中。在至少一个实施例中，计算机系统1100可以包括但不限于存储器1120。在至少一个实施例中，存储器1120可以被实现为DRAM设备、SRAM设备、闪存设备或其他存储设备。存储器1120可以存储由处理器1102可以执行的由数据信号表示的指令1119和/或数据1121。
在至少一个实施例中，系统逻辑芯片可以耦合到处理器总线1110和存储器1120。在至少一个实施例中，系统逻辑芯片可以包括但不限于存储器控制器集线器(“MCH”)1116，并且处理器1102可以经由处理器总线1110与MCH 1116通信。在至少一个实施例中，MCH1116可以提供到存储器1120的高带宽存储器路径1118以用于指令和数据存储以及用于图形命令、数据和纹理的存储。在至少一个实施例中，MCH 1116可以在处理器1102、存储器1120和计算机系统1100中的其他组件之间启动数据信号，并且在处理器总线1110、存储器1120和系统I/O 1122之间桥接数据信号。在至少一个实施例中，系统逻辑芯片可以提供用于耦合到图形控制器的图形端口。在至少一个实施例中，MCH 1116可以通过高带宽存储器路径1118耦合到存储器1120，并且图形/视频卡1112可以通过加速图形端口(AcceleratedGraphics Port)(“AGP”)互连1114耦合到MCH 1116。
在至少一个实施例中，计算机系统1100可以使用系统I/O 1122作为专有集线器接口总线来将MCH 1116耦合到I/O控制器集线器(“ICH”)1130。在至少一个实施例中，ICH1130可以通过本地I/O总线提供与某些I/O设备的直接连接。在至少一个实施例中，本地I/O总线可以包括但不限于用于将外围设备连接到存储器1120、芯片组和处理器1102的高速I/O总线。示例可以包括但不限于音频控制器1129、固件集线器(“Flash BIOS”)1128、无线收发器1126、数据存储1124、包含用户输入1125的传统I/O控制器1123和键盘接口、串行扩展端口1127(例如USB)和网络控制器1134。数据存储1124可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备或其他大容量存储设备。
在至少一个实施例中，图11示出了包括互连的硬件设备或“芯片”的系统。在至少一个实施例中，图11可以示出示例性SoC。在至少一个实施例中，图11中示出的设备可以与专有互连、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，系统1100的一个或更多个组件使用计算快速链路(CXL)互连来互连。
图12示出了根据至少一个实施例的系统1200。在至少一个实施例中，系统1200是利用处理器1210的电子设备。在至少一个实施例中，系统1200可以是，例如但不限于，笔记本电脑、塔式服务器、机架服务器、刀片服务器、膝上型计算机、台式机、平板电脑、移动设备、电话、嵌入式计算机或任何其他合适的电子设备。
在至少一个实施例中，系统1200可以包括但不限于通信地耦合到任何合适数量或种类的组件、外围设备、模块或设备的处理器1210。在至少一个实施例中，处理器1210使用总线或接口耦合，诸如I2C总线、系统管理总线(“SMBus”)、低引脚数(LPC)总线、串行外围接口(“SPI”)、高清音频(“HDA”)总线、串行高级技术附件(“SATA”)总线、USB(1、2、3版)或通用异步接收器/发送器(“UART”)总线。在至少一个实施例中，图12示出了系统，该系统包括互连的硬件设备或“芯片”。在至少一个实施例中，图12可以示出示例性SoC。在至少一个实施例中，图12中所示的设备可以与专有互连线、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，图12的一个或更多个组件使用计算快速链路(CXL)互连线来互连。
在至少一个实施例中，图12可以包括显示器1224、触摸屏1225、触摸板1230、近场通信单元(“NFC”)1245、传感器集线器1240、热传感器1246、快速芯片组(“EC”)1235、可信平台模块(“TPM”)1238、BIOS/固件/闪存(“BIOS，FW Flash”)1222、DSP 1260、固态磁盘(“SSD”)或硬盘驱动器(“HDD”)1220、无线局域网单元(“WLAN”)1250、蓝牙单元1252、无线广域网单元(“WWAN”)1256、全球定位系统(GPS)1255、相机(“USB 3.0相机”)1254(例如USB3.0相机)或以例如LPDDR3标准实现的低功耗双倍数据速率(“LPDDR”)存储器单元(“LPDDR3”)1215。这些组件可以各自以任何合适的方式实现。
在至少一个实施例中，其他组件可以通过以上讨论的组件通信地耦合到处理器1210。在至少一个实施例中，加速度计1241、环境光传感器(“ALS”)1242、罗盘1243和陀螺仪1244可以可通信地耦合到传感器集线器1240。在至少一个实施例中，热传感器1239、风扇1237、键盘1246和触摸板1230可以通信地耦合到EC 1235。在至少一个实施例中，扬声器1263、耳机1264和麦克风(“mic”)1265可以通信地耦合到音频单元(“音频编解码器和D类放大器”)1264，其又可以通信地耦合到DSP 1260。在至少一个实施例中，音频单元1264可以包括例如但不限于音频编码器/解码器(“编解码器”)和D类放大器。在至少一个实施例中，SIM卡(“SIM”)1257可以通信地耦合到WWAN单元1256。在至少一个实施例中，组件(诸如WLAN单元1250和蓝牙单元1252以及WWAN单元1256)可以被实现为下一代形式因素(NGFF)。
图13示出了根据至少一个实施例的示例性集成电路1300。在至少一个实施例中，示例性集成电路1300是SoC，其可使用一个或更多个IP核心制造。在至少一个实施例中，集成电路1300包括一个或更多个应用处理器1305(例如，CPU)、至少一个图形处理器1310，并且可以另外包括图像处理器1315和/或视频处理器1320，其中任意一个可能是模块化IP核心。在至少一个实施例中，集成电路1300包括外围或总线逻辑，其包括USB控制器1325、UART控制器1330、SPI/SDIO控制器1335和I2S/I2C控制器1340。在至少一个实施例中，集成电路1300可以包括显示设备1345耦合到高清多媒体接口(HDMI)控制器1350和移动工业处理器接口(MIPI)显示接口1355中的一个或更多个。在至少一个实施例中，存储可以由闪存子系统1360提供，包括闪存和闪存控制器。在至少一个实施例中，可以经由存储器控制器1365提供存储器接口以用于访问SDRAM或SRAM存储器设备。在至少一个实施例中，一些集成电路还包括嵌入式安全引擎1370。
图14示出了根据至少一个实施例的计算系统1400。在至少一个实施例中，计算系统1400包括处理子系统1401，其具有经由可以包括存储器集线器1405的互连路径通信的一个或更多个处理器1402和系统存储器1404。在至少一个实施例中，存储器集线器1405可以是芯片组组件内的单独组件，也可以集成在一个或更多个处理器1402内。在至少一个实施例中，存储器集线器1405通过通信链路1406与I/O子系统1411耦合。在至少一个实施例中，I/O子系统1411包括I/O集线器1407，其可以使计算系统1400能够接收来自一个或更多个输入设备1408的输入。在至少一个实施例中，I/O集线器1407可以使能显示控制器，其包括在一个或更多个处理器1402中，用于向一个或更多个显示设备1410A提供输出。在至少一个实施例中，与I/O集线器1407耦合的一个或更多个显示设备1410A可以包括本地、内部或嵌入式显示设备。
在至少一个实施例中，处理子系统1401包括经由总线或其他通信链路1413耦合到存储器集线器1405的一个或更多个并行处理器1412。在至少一个实施例中，通信链路1413可以是许多基于标准的通信链路技术或协议中的一种，例如但不限于PCIe，或者可以是针对供应商的通信接口或通信结构。在至少一个实施例中，一个或更多个并行处理器1412形成计算集中的并行或向量处理系统，该系统可以包括大量的处理核心和/或处理集群，例如多集成核心(MIC)处理器。在至少一个实施例中，一个或更多个并行处理器1412形成可以将像素输出到经由I/O集线器1407耦合的一个或更多个显示设备1410A之一的图形处理子系统。在至少一个实施例中，一个或更多个并行处理器1412还可以包括显示控制器和显示接口(未示出)，以使得能够直接连接到一个或更多个显示设备1410B。
在至少一个实施例中，系统存储单元1414可以连接到I/O集线器1407，以提供用于计算系统1400的存储机制。在至少一个实施例中，I/O交换机1416可以用于提供接口机制，以实现I/O集线器1407与其他组件之间的连接，例如可以集成到平台中的网络适配器1418和/或无线网络适配器1419，以及可以通过一个或更多个附加设备1420添加的各种其他设备。在至少一个实施例中，网络适配器1418可以是以太网适配器或另一有线网络适配器。在至少一个实施例中，无线网络适配器1419可以包括Wi-Fi、蓝牙、NFC的一个或更多个或其他包括一个或更多个无线电的网络设备。
在至少一个实施例中，计算系统1400可以包括未明确示出的其他组件，包括USB或其他端口连接、光存储驱动器、视频捕获设备等，也可以连接到I/O集线器1407。在至少一个实施例中，对图14中的各个组件进行互连的通信路径可以使用任何合适的协议来实现，诸如基于PCI(外围组件互连)的协议(例如，PCIe)，或其他总线或点对点通信接口和/或协议(例如，NVLink高速互连或互连协议)。
在至少一个实施例中，一个或更多个并行处理器1412包括针对图形和视频处理而优化的电路(包括例如视频输出电路)，并构成图形处理单元(GPU)。在至少一个实施例中，一个或更多个并行处理器1412包括针对通用处理而优化的电路。在至少一个实施例中，计算系统1400的组件可以与单个集成电路上的一个或更多个其他系统元件集成。例如，在至少一个实施例中，一个或更多个并行处理器1412、存储器集线器1405、处理器1402和I/O集线器1407可以被集成到片上系统(SoC)集成电路中。在至少一个实施例中，计算系统1400的组件可以被集成到单个封装中以形成系统级封装(SIP)配置。在至少一个实施例中，计算系统1400的组件的至少一部分可以被集成到多芯片模块(MCM)中，该多芯片模块可以与其他多芯片模块互连到模块化计算系统中。在至少一个实施例中，从计算系统1400中省略了I/O子系统1411和显示设备1410B。
处理系统
以下各图阐述了但不限于可用于实现至少一个实施例的示例性处理系统。
图15示出了根据至少一个实施例的加速处理单元(“APU”)1500。在至少一个实施例中，APU 1500由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，APU1500可以被配置为执行应用程序，诸如CUDA程序。在至少一个实施例中，APU 1500包括但不限于核心复合体1510、图形复合体1540、结构1560、I/O接口1570、存储器控制器1580、显示控制器1592和多媒体引擎1594。在至少一个实施例中，APU 1500可以包括但不限于任意数量的核心复合体1510、任意数量的图形复合体1540、任意数量的显示控制器1592和任意数量的多媒体引擎1594的任何组合。为了说明的目的，在本文中用附图标记表示相似对象的多个实例，其中附图标记标识该对象，并且括号中的数字标识所需要的实例。
在至少一个实施例中，核心复合体1510是CPU，图形复合体1540是GPU，并且APU1500是将不限于1510和1540集成到单个芯片上的处理单元。在至少一个实施例中，一些任务可以被分配给核心复合体1510，而其他任务可以被分配给图形复合体1540。在至少一个实施例中，核心复合体1510被配置为执行与APU 1500相关联的主控制软件，例如操作系统。在至少一个实施例中，核心复合体1510是APU 1500的主处理器，其控制和协调其他处理器的操作。在至少一个实施例中，核心复合体1510发出控制图形复合体1540的操作的命令。在至少一个实施例中，核心复合体1510可以被配置为执行从CUDA源代码派生的主机可执行代码，并且图形复合体1540可以被配置为执行从CUDA源代码派生的设备可执行代码。
在至少一个实施例中，核心复合体1510包括但不限于核心1520(1)-1520(4)和L3高速缓存1530。在至少一个实施例中，核心复合体1510可以包括但不限于任意数量的核心1520以及任意数量和类型的高速缓存的任何组合。在至少一个实施例中，核心1520被配置为执行特定指令集架构(“ISA”)的指令。在至少一个实施例中，每个核心1520是CPU核心。
在至少一个实施例中，每个核心1520包括但不限于获取/解码单元1522，整数执行引擎1524，浮点执行引擎1526和L2高速缓存1528。在至少一个实施例中，获取/解码单元1522获取指令，对这些指令进行解码，生成微操作，并将单独的微指令分派给整数执行引擎1524和浮点执行引擎1526。在至少一个实施例中，获取/解码单元1522可以同时分派一个微指令到整数执行引擎1524和另一微指令到浮点执行引擎1526。在至少一个实施例中，整数执行引擎1524执行不限于整数和存储器操作。在至少一个实施例中，浮点引擎1526执行不限于浮点和向量运算。在至少一个实施例中，获取-解码单元1522将微指令分派给单个执行引擎，该执行引擎代替整数执行引擎1524和浮点执行引擎1526两者。
在至少一个实施例中，每个核心1520(i)可以访问包括在核心1520(i)中的L2高速缓存1528(i)，其中i是表示核心1520的特定实例的整数。在至少一个实施例中，包括在核心复合体1510(j)中的每个核心1520经由包括在核心复合体1510(j)中的L3高速缓存1530(j)连接到包括在核心复合体1510(j)中的其他核心1520，其中j是表示核心复合体1510的特定实例的整数。在至少一个实施例中，包括在核心复合体1510(j)中的核心1520可以访问包括在核心复合体1510(j)中的所有L3高速缓存1530(j)，其中j是表示核心复合体1510的特定实例的整数。在至少一个实施例中，L3高速缓存1530可以包括但不限于任意数量的切片(slice)。
在至少一个实施例中，图形复合体1540可以被配置为以高度并行的方式执行计算操作。在至少一个实施例中，图形复合体1540被配置为执行图形管线操作，诸如绘制命令、像素操作、几何计算以及与将图像渲染至显示器相关联的其他操作。在至少一个实施例中，图形复合体1540被配置为执行与图形无关的操作。在至少一个实施例中，图形复合体1540被配置为执行与图形有关的操作和与图形无关的操作。
在至少一个实施例中，图形复合体1540包括但不限于任意数量的计算单元1550和L2高速缓存1542。在至少一个实施例中，计算单元1550共享L2高速缓存1542。在至少一个实施例中，L2高速缓存1542被分区。在至少一个实施例中，图形复合体1540包括但不限于任意数量的计算单元1550以及任意数量(包括零)和类型的高速缓存。在至少一个实施例中，图形复合体1540包括但不限于任意数量的专用图形硬件。
在至少一个实施例中，每个计算单元1550包括但不限于任意数量的SIMD单元1552和共享存储器1554。在至少一个实施例中，每个SIMD单元1552实现SIMD架构并且被配置为并行执行操作。在至少一个实施例中，每个计算单元1550可以执行任意数量的线程块，但是每个线程块在单个计算单元1550上执行。在至少一个实施例中，线程块包括但不限于任意数量的执行线程。在至少一个实施例中，工作组是线程块。在至少一个实施例中，每个SIMD单元1552执行不同的线程束(warp)。在至少一个实施例中，线程束是一组线程(例如16个线程)，其中线程束中的每个线程属于单个线程块，并且被配置为基于单个指令集来处理不同的数据集。在至少一个实施例中，可以使用预测(predication)来禁用线程束中的一个或更多个线程。在至少一个实施例中，通道是线程。在至少一个实施例中，工作项是线程。在至少一个实施例中，波前是线程束。在至少一个实施例中，线程块中的不同波前可一起同步并经由共享存储器1554进行通信。
在至少一个实施例中，结构1560是系统互连，其促进跨核心复合体1510、图形复合体1540、I/O接口1570、存储器控制器1580、显示控制器1592和多媒体引擎1594的数据和控制传输。在至少一个实施例中，除了结构1560之外或代替结构1560，APU 1500还可以包括但不限于任意数量和类型的系统互连，该结构1560促进跨可以在APU 1500内部或外部的任意数量和类型的直接或间接链接的组件的数据和控制传输。在至少一个实施例中，I/O接口1570表示任意数量和类型的I/O接口(例如，PCI，PCI-Extended(“PCI-X”)，PCIe，千兆以太网(“GBE”)，USB等)。在至少一个实施例中，各种类型的外围设备耦合到I/O接口1570。在至少一个实施例中，耦合到I/O接口1570的外围设备可以包括但不限于键盘，鼠标，打印机，扫描仪，操纵杆或其他类型的游戏控制器、媒体记录设备、外部存储设备、网络接口卡等。
在至少一个实施例中，显示控制器AMD92在一个或更多个显示设备(例如液晶显示器(LCD)设备)上显示图像。在至少一个实施例中，多媒体引擎240包括但不限于任意数量和类型的与多媒体相关的电路，例如视频解码器、视频编码器、图像信号处理器等。在至少一个实施例中，存储器控制器1580促进APU 1500与统一系统存储器1590之间的数据传输。在至少一个实施例中，核心复合体1510和图形复合体1540共享统一系统存储器1590。
在至少一个实施例中，APU 1500实现种存储器子系统，其包括但不限于任意数量和类型的存储器控制器1580和可以专用于一个组件或在多个组件之间共享的存储器设备(例如，共享存储器1554)。组件。在至少一个实施例中，APU 1500实现高速缓存子系统，其包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存1628，L3高速缓存1530和L2高速缓存1542)，每个高速缓存存储器可以是组件私有的或在任意数量的组件(例如，核心1520，核心复合体1510，SIMD单元1552，计算单元1550和图形复合体1540)之间共享。
图16示出了根据至少一个实施例的CPU 1600。在至少一个实施例中，CPU 1600由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，CPU 1600可以被配置为执行应用程序。在至少一个实施例中，CPU 1600被配置为执行主控制软件，例如操作系统。在至少一个实施例中，CPU 1600发出控制外部GPU(未示出)的操作的命令。在至少一个实施例中，CPU 1600可以被配置为执行从CUDA源代码派生的主机可执行代码，并且外部GPU可以被配置为执行从这种CUDA源代码派生的设备可执行代码。在至少一个实施例中，CPU 1600包括但不限于任意数量的核心复合体1610，结构1660，I/O接口1670和存储器控制器AMAD80。
在至少一个实施例中，核心复合体1610包括但不限于核心1620(1)-1620(4)和L3高速缓存1630。在至少一个实施例中，核心复合体1610可以包括但不限于任意数量的核心1620以及任意数量和类型的高速缓存的任何组合。在至少一个实施例中，核心1620被配置为执行特定ISA的指令。在至少一个实施例中，每个核心1620是CPU核心。
在至少一个实施例中，每个核心1620包括但不限于获取/解码单元1622，整数执行引擎1624，浮点执行引擎1626和L2高速缓存1628。在至少一个实施例中，获取/解码单元1622获取指令，对这些指令进行解码，生成微操作，并将单独的微指令分派给整数执行引擎1624和浮点执行引擎1626。在至少一个实施例中，获取/解码单元1622可以同时分派一个微指令至整数执行引擎1624和另一微指令至浮点执行引擎1626。在至少一个实施例中，整数执行引擎1624执行不限于整数和存储器操作。在至少一个实施例中，浮点引擎1626执行不限于浮点和向量运算。在至少一个实施例中，获取-解码单元1622将微指令分派给单个执行引擎，该引擎代替整数执行引擎1624和浮点执行引擎1626两者。
在至少一个实施例中，每个核心1620(i)可以访问包括在核心1620(i)中的L2高速缓存1628(i)，其中i是表示核心1620的特定实例的整数。在至少一个实施例中，包括在核心复合体1610(j)中的每个核心1620经由包括在核心复合体1610(j)中的L3高速缓存1630(j)连接到核心复合体1610(j)中的其他核心1620，其中j是表示核心复合体1610的特定实例的整数。在至少一个实施例中，包括在核心复合体1610(j)中的核心1620可以访问包括在核心复合体1610(j)中的所有L3高速缓存1630(j)，其中j是表示核心复合体1610的特定实例的整数。在至少一个实施例中，L3高速缓存1630可以包括但不限于任意数量的切片。
在至少一个实施例中，结构1660是系统互连，其促进跨核心复合体1610(1)-1610(N)(其中N是大于零的整数)、I/O接口1670和存储器控制器1680的数据和控制传输。在至少一个实施例中，除了结构1660之外或代替结构1660，CPU 1600还可以包括但不限于任意数量和类型的系统互连，该结构1660促进跨可以在CPU 1600内部或外部的任意数量和类型的直接或间接链接的组件的数据和控制传输。在至少一个实施例中，I/O接口1670表示任意数量和类型的I/O接口(例如PCI，PCI-X，PCIe，GBE，USB等)。在至少一个实施例中，各种类型的外围设备耦合到I/O接口1670。在至少一个实施例中，耦合到I/O接口1670的外围设备可以包括但不限于显示器，键盘，鼠标，打印机，扫描仪，操纵杆或其他类型的游戏控制器、媒体记录设备、外部存储设备、网络接口卡等。
在至少一个实施例中，存储器控制器1680促进CPU 1600与系统存储器1690之间的数据传输。在至少一个实施例中，核心复合体1610和图形复合体1640共享系统存储器1690。在至少一个实施例中，CPU 1600实现存储器子系统，其包括但不限于任意数量和类型的存储器控制器1680和可以专用于一个组件或在多个组件之间共享的存储器设备。在至少一个实施例中，CPU 1600实现了高速缓存子系统，其包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存1628和L3高速缓存1630)，每个高速缓存存储器可以是组件私有的或在任意数量的组件(例如，核心1620和核心复合体1610)之间共享。
图17示出了根据至少一个实施例的示例性加速器集成切片1790。如本文所使用的，“切片”包括加速器集成电路的处理资源的指定部分。在至少一个实施例中，加速器集成电路代表多个图形加速模块种的多个图形处理引擎提供高速缓存管理、存储器访问、环境管理和中断管理服务。图形处理引擎可以各自包括单独的GPU。可选地，图形处理引擎可包括GPU内的不同类型的图形处理引擎，例如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和blit引擎。在至少一个实施例中，图形加速模块可以是具有多个图形处理引擎的GPU。在至少一个实施例中，图形处理引擎可以是集成在通用封装、线卡或芯片上的各个GPU。
系统存储器1714内的应用程序有效地址空间1782存储进程元素1783。在一个实施例中，响应于来自处理器1707上执行的应用程序1780的GPU调用1781而存储进程元素1783。进程元素1783包含对应应用程序1780的处理状态。包含在进程元素1783中的工作描述符(WD)1784可以是应用程序请求的单个作业或可能包含指向作业队列的指针。在至少一个实施例中，WD 1784是指向应用程序有效地址空间1782中的作业请求队列的指针。
图形加速模块1746和/或各个图形处理引擎可以由系统中的全部或部分进程共享。在至少一个实施例中，可以包括用于建立处理状态并将WD 1784发送到图形加速模块1746以在虚拟化环境中开始作业的基础设施。
在至少一个实施例中，专用进程编程模型是针对实现的。在该模型中，单个进程拥有图形加速模块1746或个体图形处理引擎。由于图形加速模块1746由单个进程拥有，因此管理程序为拥有的分区初始化加速器集成电路，并且当分配图形加速模块1746时操作系统对加速器集成电路进行初始化以用于拥有的分区。
在操作中，加速器集成切片1790中的WD获取单元1791获取下一个WD 1784，其中包括要由图形加速模块1746的一个或更多个图形处理引擎完成的工作的指示。来自WD 1784的数据可以存储在寄存器1745被存储器管理单元(MMU)1739、中断管理电路1747和/或环境管理电路1748使用，如图所示。例如，MMU 1739的一个实施例包括用于访问OS虚拟地址空间1785内的段/页表1786的段/页面漫游电路。中断管理电路1747可以处理从图形加速模块1746接收到的中断事件(INT)1792。当执行图操作时，由图形处理引擎产生的有效地址1793由MMU 1739转换为实际地址。
在一个实施例中，为每个图形处理引擎和/或图形加速模块1746复制相同的寄存器组1745，并且可以由系统管理程序或操作系统来初始化。这些复制的寄存器中的每一个都可以包含在加速器集成切片1790中。表1中显示了可由管理程序初始化的示例性寄存器。
表1–管理程序初始化的寄存器
1 切片控制寄存器
2 实地址(RA)计划的处理区域指针
3 授权掩码覆盖寄存器
4 中断向量表输入偏移
5 中断向量表入口限制
6 状态寄存器
7 逻辑分区ID
8 实地址(RA)管理程序加速器利用率记录指针
9 存储描述寄存器
表2中示出了可以由操作系统初始化的示例性寄存器。
表2–操作系统初始化寄存器
1 进程和线程识别
2 有效地址(EA)环境保存/还原指针
3 虚拟地址(VA)加速器利用率记录指针
4 虚拟地址(VA)存储分段表指针
5 权威面具
6 工作描述符
在一个实施例中，每个WD 1784特定于特定的图形加速模块1746和/或特定图形处理引擎。它包含图形处理引擎进行工作或工作所需的所有信息，或者它可以是指向存储器位置的指针，其中应用程序建立了要完成的工作的命令队列。
图18A和18B示出了根据本文至少一个实施例的示例性图形处理器。在至少一个实施例中，任何示例性图形处理器可以使用一个或更多个IP核心来制造。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。在至少一个实施例中，示例性图形处理器用于SoC内。
图18A示出了根据至少一个实施例的SoC集成电路的示例性图形处理器1810，其可以使用一个或更多个IP核心来制造。图18B示出了根据至少一个实施例的SoC集成电路的的附加示例性图形处理器1840，其可以使用一个或更多个IP核心来制造。在至少一个实施例中，图18A的图形处理器1810是低功耗图形处理器核心。在至少一个实施例中，图18B的图形处理器1840是更高性能的图形处理器核心。在至少一个实施例中，每个图形处理器1810、1840可以是图13的图形处理器1310的变体。
在至少一个实施例中，图形处理器1810包括顶点处理器1805和一个或更多个片段处理器1815A-1815N(例如1815A、1815B、1815C、1815D至1815N-1和1815N)。在至少一个实施例中，图形处理器1810可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器1805被优化以执行针对顶点着色器程序的操作，而一个或更多个片段处理器1815A-1815N执行片段(例如，像素)着色操作用于片段或像素或着色器程序。在至少一个实施例中，顶点处理器1805执行3D图形管线的顶点处理阶段并生成图元和顶点数据。在至少一个实施例中，片段处理器1815A-1815N使用由顶点处理器1805生成的图元和顶点数据来生成在显示设备上显示的帧缓冲区。在至少一个实施例中，片段处理器1815A-1815N被优化以执行如在OpenGL API中所提供的片段着色器程序，其可以用于执行与在Direct 3D API中所提供的像素着色器程序类似的操作。
在至少一个实施例中，图形处理器1810附加地包括一个或更多个MMU 1820A-1820B、高速缓存1825A-1825B和电路互连1830A-1830B。在至少一个实施例中，一个或更多个MMU 1820A-1820B提供用于图形处理器1810的虚拟到物理地址的映射，包括用于顶点处理器1805和/或片段处理器1815A-1815N，其可以引用存储在存储器中的顶点或图像/纹理数据，除了存储在一个或更多个高速缓存1825A-1825B中的顶点或图像/纹理数据之外。在至少一个实施例中，一个或更多个MMU 1820A-1820B可以与系统内的其他MMU同步，包括与图13的一个或更多个应用处理器1305、图像处理器1315和/或视频处理器1320相关联的一个或更多个MMU，使得每个处理器1305-1320可以参与共享或统一的虚拟存储器系统。在至少一个实施例中，一个或更多个电路互连1830A-1830B使图形处理器1810能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核心相连接。
在至少一个实施例中，图形处理器1840包括图18A的图形处理器1810的一个或更多个MMU 1820A-1820B、高速缓存1825A-1825B和电路互连1830A-1830B。在至少一个实施例中，图形处理器1840包括一个或更多个着色器核心1855A-1855N(例如，1855A、1855B、1855C、1855D、1855E、1855F、至1855N-1和1855N)，其提供了统一的着色器核心架构，其中单个核心或类型或核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。在至少一个实施例中，多个着色器核心可以变化。在至少一个实施例中，图形处理器1840包括核心间任务管理器1845，其充当线程分派器以将执行线程分派给一个或更多个着色器核心1855A-1855N和分块单元1858，以加速基于图块渲染的分块操作，其中在图像空间中细分了场景的渲染操作，例如，以利用场景内的局部空间一致性或优化内部缓存的使用。
图19A示出了根据至少一个实施例的图形核心1900。在至少一个实施例中，图形核心1900可以包括在图13的图形处理器1310内。在至少一个实施例中，图形核心1900可以是图18B中统一的着色器核心1855A-1855N。在至少一个实施例中，图形核心1900包括共享指令高速缓存1902、纹理单元1918和高速缓存/共享存储器1920，它们是图形核心1900内的执行资源所共有的。在至少一个实施例中，图形核心1900可以包括多个切片(slice)1901A-1901N或每个核心的分区，图形处理器可以包括图形核心1900的多个实例。切片1901A-1901N可以包括支持逻辑，该支持逻辑包括本地指令高速缓存1904A-1904N、线程调度器1906A-1906N、线程分派器1908A-1908N和一组寄存器1910A-1910N。在至少一个实施例中，切片1901A-1901N可以包括一组附加功能单元(AFU)1912A-1912N、浮点单元(FPU)1914A-1914N、整数算术逻辑单元(ALU)1916A-1916N、地址计算单元(ACU)1913A-1913N、双精度浮点单元(DPFPU)1915A-1915N和矩阵处理单元(MPU)1917A-1917N。
在一个实施例中，FPU 1914A-1914N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 1915A-1915N可以执行双精度(64位)浮点运算点操作。在至少一个实施例中，ALU 1916A-1916N可以以8位、16位和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。在至少一个实施例中，MPU 1917A-1917N还可被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。在至少一个实施例中，MPU 1917A-1917N可以执行各种矩阵操作以加速CUDA程序，包括使得能够支持加速的通用矩阵到矩阵乘法(GEMM)。在至少一个实施例中，AFU 1912A-1912N可以执行浮点数或整数单元不支持的附加逻辑运算，包括三角运算(例如，Sine、Cosine等)。
图19B示出了在至少一个实施例中的通用图形处理单元(GPGPU)1930。在至少一个实施例中，GPGPU 1930是高度并行的并且适合于部署在多芯片模块上。在至少一个实施例中，GPGPU 1930可以被配置为使得高度并行的计算操作能够由GPU阵列来执行。在至少一个实施例中，GPGPU 1930可以直接链路到GPGPU 1930的其他实例，以创建多GPU集群以提高用于CUDA程序的执行时间。在至少一个实施例中，GPGPU 1930包括主机接口1932以实现与主机处理器的连接。在至少一个实施例中，主机接口1932是PCIe接口。在至少一个实施例中，主机接口1932可以是厂商专用的通信接口或通信结构。在至少一个实施例中，GPGPU 1930从主机处理器接收命令，并使用全局调度器1934将与那些命令相关联的执行线程分派给一组计算集群1936A-1936H。在至少一个实施例中，计算集群1936A-1936H共享高速缓存存储器1938。在至少一个实施例中，高速缓存存储器1938可以用作计算集群1936A-1936H内的高速缓存存储器的高级高速缓存。
在至少一个实施例中，GPGPU 1930包括经由一组存储器控制器1942A-1942B与计算集群1936A-1936H耦合的存储器1944A-1944B。在至少一个实施例中，存储器1944A-1944B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。
在至少一个实施例中，计算集群1936A-1936H各自包括一组图形核心，诸如图19A的图形核心1900，其可以包括多种类型的整数和浮点逻辑单元，可以以各种精度执行计算操作，包括适合与CUDA程序相关的计算。例如，在至少一个实施例中，每个计算集群1936A-1936H中的浮点单元的至少一个子集可以配置为执行16位或32位浮点运算，而不同的浮点单元的子集可以配置为执行64位浮点运算。
在至少一个实施例中，GPGPU 1930的多个实例可以被配置为操作为计算集群。计算集群1936A-1936H可以实现用于同步和数据交换的任何技术上可行的通信技术。在至少一个实施例中，GPGPU 1930的多个实例通过主机接口1932进行通信。在至少一个实施例中，GPGPU 1930包括I/O集线器1939，其将GPGPU 1930与GPU链路1940耦合，使得能够直接连接至GPGPU 1930的其他的实例。在至少一个实施例中，GPU链路1940耦合到专用GPU到GPU桥接器，其使得能够在GPGPU 1930的多个实例之间进行通信和同步。在至少一个实施例中，GPU链路1940与高速互连耦合，以向其他GPGPU或并行处理器发送和接收数据。在至少一个实施例中，GPGPU 1930的多个实例位于单独的数据处理系统中，并经由可经由主机接口1932访问的网络设备进行通信。在至少一个实施例中，GPU链路1940可被配置为能够连接到主机处理器，附加或替代主机接口1932。在至少一个实施例中，GPGPU 1930可以配置为执行CUDA程序。
图20A示出了根据至少一个实施例的并行处理器2000。在至少一个实施例中，并行处理器2000的各种组件可以使用一个或更多个集成电路设备来实现，例如可编程处理器、专用集成电路(ASIC)或FPGA。
在至少一个实施例中，并行处理器2000包括并行处理单元2002。在至少一个实施例中，并行处理单元2002包括I/O单元2004，其使得能够与其他设备进行通信，包括并行处理单元2002的其他实例。在至少一个实施例中，I/O单元2004可以直接连接到其他设备。在至少一个实施例中，I/O单元2004通过使用集线器或交换机接口(例如，存储器集线器1405)与其他设备连接。在至少一个实施例中，存储器集线器1405与I/O单元2004之间的连接形成通信链路。在至少一个实施例中，I/O单元2004与主机接口2006和存储器交叉开关2016连接，其中主机接口2006接收用于执行处理操作的命令，而存储器交叉开关2016接收用于执行存储器操作的命令。
在至少一个实施例中，当主机接口2006经由I/O单元2004接收命令缓冲区时，主机接口2006可以引导工作操作以执行那些命令到前端2008。在至少一个实施例中，前端2008与调度器2010耦合，调度器2010配置成将命令或其他工作项分配给处理阵列2012。在至少一个实施例中，调度器2010确保在将任务分配给处理阵列2012中的处理阵列2012之前，处理阵列2012被正确地配置并且处于有效状态。在至少一个实施例中，调度器2010通过在微控制器上执行的固件逻辑来实现。在至少一个实施例中，微控制器实现的调度器2010可配置成以粗粒度和细粒度执行复杂的调度和工作分配操作，从而实现对在处理阵列2012上执行的线程的快速抢占和环境切换。在至少一个实施例中，主机软件可以证明用于通过多个图形处理门铃之一在处理阵列2012上进行调度的工作负载。在至少一个实施例中，工作负载然后可以由包括调度器2010的微控制器内的调度器2010逻辑在处理阵列2012上自动分配。
在至少一个实施例中，处理阵列2012可以包括多达“N”个处理集群(例如，集群2014A、集群2014B到集群2014N)。在至少一个实施例中，处理阵列2012的每个集群2014A-2014N可以执行大量并发线程。在至少一个实施例中，调度器2010可以使用各种调度和/或工作分配算法将工作分配给处理阵列2012的集群2014A-2014N，其可以根据每种程序或计算类型产生的工作负载而变化。在至少一个实施例中，调度可以由调度器2010动态地处理，或者可以在配置为由处理阵列2012执行的程序逻辑的编译期间部分地由编译器逻辑来辅助。在至少一个实施例中，可将处理阵列2012的不同的集群2014A-2014N分配用于处理不同类型的程序或用于执行不同类型的计算。
在至少一个实施例中，处理阵列2012可以配置成执行各种类型的并行处理操作。在至少一个实施例中，处理阵列2012配置成执行通用并行计算操作。例如，在至少一个实施例中，处理阵列2012可以包括执行处理任务的逻辑，该处理任务包括对视频和/或音频数据的过滤，执行建模操作，包括物理操作以及执行数据转换。
在至少一个实施例中，处理阵列2012配置成执行并行图形处理操作。在至少一个实施例中，处理阵列2012可以包括附加逻辑以支持这种图形处理操作的执行，包括但不限于执行纹理操作的纹理采样逻辑，以及镶嵌逻辑和其他顶点处理逻辑。在至少一个实施例中，处理阵列2012可以配置成执行与图形处理有关的着色器程序，例如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。在至少一个实施例中，并行处理单元2002可以经由I/O单元2004从系统存储器传送数据以进行处理。在至少一个实施例中，在处理期间，可以在处理期间将传送的数据存储到片上存储器(例如，并行处理器存储器2022)，然后将其写回到系统存储器。
在至少一个实施例中，当并行处理单元2002用于执行图处理时，调度器2010可以配置成将处理工作负载划分为近似相等大小的任务，以更好地将图形处理操作分配给处理阵列2012的多个集群2014A-2014N。在至少一个实施例中，处理阵列2012的部分可以配置成执行不同类型的处理。例如，在至少一个实施例中，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空间操作，以生成用于显示的渲染图像。在至少一个实施例中，可以将由集群2014A-2014N中的一个或更多个产生的中间数据存储在缓冲区中，以允许在集群2014A-2014N之间传输中间数据以进行进一步处理。
在至少一个实施例中，处理阵列2012可以经由调度器2010接收要执行的处理任务，该调度器2010从前端2008接收定义处理任务的命令。在至少一个实施例中，处理任务可以包括要被处理的数据的索引，例如可以包括表面(补丁)数据、原始数据、顶点数据和/或像素数据，以及状态参数和定义如何处理数据的命令(例如，要执行什么程序)。在至少一个实施例中，调度器2010可以配置成获取与任务相对应的索引，或者可以从前端2008接收索引。在至少一个实施例中，前端2008可以配置成确保在启动由传入命令缓冲区(例如，批缓冲区(batch-buffer)、推送缓冲区等)指定的工作负载之前，处理阵列2012配置成有效状态。
在至少一个实施例中，并行处理单元2002的一个或更多个实例中的每一个可以与并行处理器存储器2022耦合。在至少一个实施例中，可以经由存储器交叉开关2016访问并行处理器存储器2022，所述存储器交叉开关2016可以接收来自处理阵列2012以及I/O单元2004的存储器请求。在至少一个实施例中，存储器交叉开关2016可以经由存储器接口2018访问并行处理器存储器2022。在至少一个实施例中，存储器接口2018可以包括多个分区单元(例如，分区单元2020A、分区单元2020B到分区单元2020N)，其可各自耦合至并行处理器存储器2022的一部分(例如，存储器单元)。在至少一个实施例中，多个分区单元2020A-2020N为配置为等于存储器单元的数量，使得第一分区单元2020A具有对应的第一存储器单元2024A，第二分区单元2020B具有对应的存储器单元2024B，第N分区单元2020N具有对应的第N存储器单元2024N。在至少一个实施例中，分区单元2020A-2020N的数量可以不等于存储器设备的数量。
在至少一个实施例中，存储器单元2024A-2024N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在至少一个实施例中，存储器单元2024A-2024N还可包括3D堆叠存储器，包括但不限于高带宽存储器(HBM)。在至少一个实施例中，可以跨存储器单元2024A-2024N来存储诸如帧缓冲区或纹理映射的渲染目标，从而允许分区单元2020A-2020N并行地写入每个渲染目标的部分，以有效地使用并行处理器存储器2022的可用带宽。在至少一个实施例中，可以排除并行处理器存储器2022的本地实例，以有利于利用系统存储器与本地高速缓存存储器结合的统一存储器设计。
在至少一个实施例中，处理阵列2012的集群2014A-2014N中的任何一个都可以处理将被写入并行处理器存储器2022内的任何存储器单元2024A-2024N中的数据。在至少一个实施例中，存储器交叉开关2016可以配置为将每个集群2014A-2014N的输出传输到任何分区单元2020A-2020N或另一个集群2014A-2014N，集群2014A-2014N可以对输出执行其他处理操作。在至少一个实施例中，每个集群2014A-2014N可以通过存储器交叉开关2016与存储器接口2018通信，以从各种外部存储设备读取或写入各种外部存储设备。在至少一个实施例中，存储器交叉开关2016具有到存储器接口2018的连接以与I/O单元2004通信，以及到并行处理器存储器2022的本地实例的连接，从而使不同处理集群2014A-2014N内的处理单元与系统存储器或不是并行处理单元2002本地的其他存储器进行通信。在至少一个实施例中，存储器交叉开关2016可以使用虚拟通道来分离集群2014A-2014N和分区单元2020A-2020N之间的业务流。
在至少一个实施例中，可以在单个插入卡上提供并行处理单元2002的多个实例，或者可以将多个插入卡互连。在至少一个实施例中，并行处理单元2002的不同实例可以配置成相互操作，即使不同实例具有不同数量的处理核心，不同数量的本地并行处理器存储器和/或其他配置差异。例如，在至少一个实施例中，并行处理单元2002的一些实例可以包括相对于其他实例而言更高精度的浮点单元。在至少一个实施例中，结合并行处理单元2002或并行处理器2000的一个或更多个实例的系统可以以各种配置和形式因素来实现，包括但不限于台式机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏机和/或嵌入式系统。
图20B示出了根据至少一个实施例的处理集群2094。在至少一个实施例中，处理集群2094被包括在并行处理单元内。在至少一个实施例中，处理集群2094是图20的处理集群2014A-2014N之一的实例。在至少一个实施例中，处理集群2094可以配置成并行执行许多线程，其中术语“线程”是指在特定的一组输入数据上执行的特定程序的实例。在至少一个实施例中，单指令多数据(SIMD)指令发布技术用于支持大量线程的并行执行而无需提供多个独立的指令单元。在至少一个实施例中，使用单指令多线程(SIMT)技术来支持并行执行大量一般同步的线程，这使用了公共指令单元，该公共指令单元配置成向每个处理集群2094内的一组处理引擎发出指令。
在至少一个实施例中，可以通过将处理任务分配给SIMT并行处理器的管线管理器2032来控制处理集群2094的操作。在至少一个实施例中，管线管理器2032从图20的调度器2010接收指令，通过图形多处理器2034和/或纹理单元2036管理这些指令的执行。在至少一个实施例中，图形多处理器2034是SIMT并行处理器的示例性实例。然而，在至少一个实施例中，处理集群2094内可以包括不同架构的各种类型的SIMT并行处理器。在至少一个实施例中，在处理集群2094内可以包括图形多处理器2034的一个或更多个实例。在至少一个实施例中，图形多处理器2034可以处理数据，并且数据交叉开关2040可以用于将处理后的数据分发到多个可能的目的(包括其他着色器单元)地之一。在至少一个实施例中，管线管理器2032可以通过指定要经由数据交叉开关2040分配的处理后的数据的目的地来促进处理后的数据的分配。
在至少一个实施例中，处理集群2094内的每个图形多处理器2034可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、加载存储单元(LSU)等)。在至少一个实施例中，可以以管线方式配置功能执行逻辑，其中可以在先前的指令完成之前发出新的指令。在至少一个实施例中，功能执行逻辑支持多种运算，包括整数和浮点算术、比较操作、布尔运算、移位和各种代数函数的计算。在至少一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。
在至少一个实施例中，传送到处理集群2094的指令构成线程。在至少一个实施例中，跨一组并行处理引擎执行的一组线程是线程组。在至少一个实施例中，线程组在不同的输入数据上执行程序。在至少一个实施例中，线程组内的每个线程可被分配给图形多处理器2034内的不同处理引擎。在至少一个实施例中，线程组可包括比图形多处理器2034内的多个处理引擎更少的线程。在至少一个实施例中，当线程组包括的线程数少于处理引擎的数量时，一个或更多个处理引擎在正在处理该线程组的循环期间可能是空闲的。在至少一个实施例中，线程组还可以包括比图形多处理器2034内的多个处理引擎更多的线程。在至少一个实施例中，当线程组包括比图形多处理器2034内的处理引擎的数量更多的线程时，可以在连续的时钟周期内执行处理。在至少一个实施例中，可以在图形多处理器2034上同时执行多个线程组。
在至少一个实施例中，图形多处理器2034包括内部高速缓存存储器，以执行加载和存储操作。在至少一个实施例中，图形多处理器2034可以放弃内部高速缓存并使用处理集群2094内的高速缓存存储器(例如，L1高速缓存2048)。在至少一个实施例中，每个图形多处理器2034还可以访问分区单元(例如，图20A的分区单元2020A-2020N)内的L2高速缓存，这些分区单元在所有处理集群2094之间共享并且可以用于在线程之间传输数据。在至少一个实施例中，图形多处理器2034还可以访问片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或更多个。在至少一个实施例中，并行处理单元2002外部的任何存储器都可以用作全局存储器。在至少一个实施例中，处理集群2094包括图形多处理器2034的多个实例，它们可以共享可以存储在L1高速缓存2048中的公共指令和数据。
在至少一个实施例中，每个处理集群2094可以包括配置成将虚拟地址映射为物理地址的MMU 2045。在至少一个实施例中，MMU 2045的一个或更多个实例可以驻留在图20的存储器接口2018内。在至少一个实施例中，MMU 2045包括一组页表条目(PTE)，其用于将虚拟地址映射到图块(谈论有关图块的更多信息)的物理地址以及可选地映射到高速缓存行索引。在至少一个实施例中，MMU 2045可以包括地址转换后备缓冲区(TLB)或可以驻留在图形多处理器2034或L1高速缓存2048或处理集群2094内的高速缓存。在至少一个实施例中，处理物理地址以分配表面数据访问局部性，以便在分区单元之间进行有效的请求交织。在至少一个实施例中，高速缓存行索引可以用于确定对高速缓存线的请求是命中还是未命中。
在至少一个实施例中，可以配置处理集群2094，使得每个图形多处理器2034耦合到纹理单元2036，以执行纹理映射操作，例如，可以涉及确定纹理样本位置、读取纹理数据以及过滤纹理数据。在至少一个实施例中，根据需要从内部纹理L1高速缓存(未示出)或从图形多处理器2034内的L1高速缓存中读取纹理数据，并从L2高速缓存、本地并行处理器存储器或系统存储器中获取纹理数据。在至少一个实施例中，每个图形多处理器2034将处理后的任务输出到数据交叉开关2040，以将处理后的任务提供给另一处理集群2094以进行进一步处理或将处理后的任务存储在L2高速缓存、本地并行处理器存储器、或经由存储器交叉开关2016的系统存储器中。在至少一个实施例中，光栅前操作单元(preROP)2042配置成从图形多处理器2034接收数据，将数据引导至ROP单元，该ROP单元可以与本文所述的分区单元(例如，图20的分区单元2020A-2020N)一起定位。在至少一个实施例中，PreROP 2042单元可以执行用于颜色混合的优化、组织像素颜色数据以及执行地址转换。
图20C示出了根据至少一个实施例的图形多处理器2096。在至少一个实施例中，图形多处理器2096是图20B的图形多处理器2034。在至少一个实施例中，图形多处理器2096与处理集群2094的管线管理器2032耦合。在至少一个实施例中，图形多处理器2096具有执行管线，该执行管线包括但不限于指令高速缓存2052、指令单元2054、地址映射单元2056、寄存器文件2058、一个或更多个GPGPU核心2062和一个或更多个LSU 2066。GPGPU核心2062和LSU 2066与高速缓存存储器2072和共享存储器2070通过存储器和高速缓存互连2068耦合。
在至少一个实施例中，指令高速缓存2052从管线管理器2032接收要执行的指令流。在至少一个实施例中，将指令高速缓存在指令高速缓存2052中并将其分派以供指令单元2054执行。在一个实施例中，指令单元2054可以分派指令作为线程组(例如，线程束)，将线程组的每个线程分配给GPGPU核心2062内的不同执行单元。在至少一个实施例中，指令可以通过在统一地址空间内指定地址来访问任何本地、共享或全局地址空间。在至少一个实施例中，地址映射单元2056可以用于将统一地址空间中的地址转换成可以由LSU 2066访问的不同的存储器地址。
在至少一个实施例中，寄存器文件2058为图形多处理器2096的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件2058为连接到图形多处理器2096的功能单元(例如，GPGPU核心2062、LSU 2066)的数据路径的操作数提供了临时存储。在至少一个实施例中，在每个功能单元之间划分寄存器文件2058，使得为每个功能单元分配寄存器文件2058的专用部分。在至少一个实施例中，寄存器文件2058在图形多处理器2096正在执行的不同线程组之间划分。
在至少一个实施例中，GPGPU核心2062可以各自包括用于执行图多处理器2096的指令的FPU和/或ALU。GPGPU核心2062在架构上可以相似或架构可能有所不同。在至少一个实施例中，GPGPU核心2062的第一部分包括单精度FPU和整数ALU，而GPGPU核心的第二部分包括双精度FPU。在至少一个实施例中，FPU可以实现用于浮点算法的IEEE 754-2008标准或启用可变精度浮点算法。在至少一个实施例中，图形多处理器2096可以另外包括一个或更多个固定功能或特殊功能单元，以执行特定功能，诸如复制矩形或像素混合操作。在至少一个实施例中，GPGPU核心2062中的一个或更多个也可以包括固定或特殊功能逻辑。
在至少一个实施例中，GPGPU核心2062包括能够对多组数据执行单个指令的SIMD逻辑。在至少一个实施例中，GPGPU核心2062可以物理地执行SIMD4、SIMD8和SIMD9指令，并且在逻辑上执行SIMD1、SIMD2和SIMD32指令。在至少一个实施例中，用于GPGPU核心的SIMD指令可以在编译时由着色器编译器生成，或者在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。在至少一个实施例中，可以通过单个SIMD指令来执行为SIMT执行模型配置的程序的多个线程。例如，在至少一个实施例中，可以通过单个SIMD8逻辑单元并行执行执行相同或相似操作的八个SIMT线程。
在至少一个实施例中，存储器和高速缓存互连2068是将图形多处理器2096的每个功能单元连接到寄存器文件2058和共享存储器2070的互连网络。在至少一个实施例中，存储器和高速缓存互连2068是交叉开关互连，其允许LSU 2066在共享存储器2070和寄存器文件2058之间实现加载和存储操作。在至少一个实施例中，寄存器文件2058可以以与GPGPU核心2062相同的频率操作，从而在GPGPU核心2062和寄存器文件2058之间进行数据传输的延迟非常低。在至少一个实施例中，共享存储器2070可以用于启用在图形多处理器2096内的功能单元上执行的线程之间的通信。在至少一个实施例中，高速缓存存储器2072可以用作例如数据高速缓存，以高速缓存在功能单元和纹理单元2036之间通信的纹理数据。在至少一个实施例中，共享存储器2070也可以用作程序管理的高速缓存。在至少一个实施例中，除了存储在高速缓存存储器2072中的自动高速缓存的数据之外，在GPGPU核心2062上执行的线程还可以以编程方式将数据存储在共享存储器中。
在至少一个实施例中，如本文所述的并行处理器或GPGPU通信地耦合到主机/处理器核心，以加速图形操作、机器学习操作、图案分析操作以及各种通用GPU(GPGPU)功能。在至少一个实施例中，GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合到主机处理器/核心。在至少一个实施例中，GPU可以与核心集成在相同的封装或芯片上，并通过内部处理器总线/互连(即，封装或芯片的内部)通信地耦合到核心。在至少一个实施例中，不管GPU连接的方式如何，处理器核心可以以WD包含的命令/指令序列的形式向GPU分配工作。在至少一个实施例中，GPU然后使用专用电路/逻辑来有效地处理这些命令/指令。
图21示出了根据至少一个实施例的图形处理器2100。在至少一个实施例中，图形处理器2100包括环形互连2102、管线前端2104、媒体引擎2137和图形核心2180A-2180N。在至少一个实施例中，环形互连2102将图形处理器2100耦合到其他处理单元，包括其他图形处理器或一个或更多个通用处理器核心。在至少一个实施例中，图形处理器2100是集成在多核心处理系统内的许多处理器之一。
在至少一个实施例中，图形处理器2100经由环形互连2102接收多批命令。在至少一个实施例中，输入命令由管线前端2104中的命令流转化器2103解释。在至少一个实施例中，图形处理器2100包括可缩放执行逻辑，以经由图形核心2180A-2180N执行3D几何处理和媒体处理。在至少一个实施例中，对于3D几何处理命令，命令流转化器2103将命令提供给几何管线2136。在至少一个实施例中，对于至少一些媒体处理命令，命令流转化器2103将命令提供给视频前端2134，其与媒体引擎2137耦合。在至少一个实施例中，媒体引擎2137包括用于视频和图像后处理的视频质量引擎(VQE)2130，以及用于提供硬件加速媒体数据编码和解码的多格式编码/解码(MFX)2133引擎。在至少一个实施例中，几何管线2136和媒体引擎2137各自生成用于由至少一个图形核心2180A提供的线程执行资源的执行线程。
在至少一个实施例中，图形处理器2100包括以模块化图形核心2180A-2180N(有时称为核心切片)为特征的可缩放线程执行资源，每个模块核心具有多个子核心2150A-2150N、2160A-2160N(有时称为核心子切片)。在至少一个实施例中，图形处理器2100可以具有任意数量的图形核心2180A至2180N。在至少一个实施例中，图形处理器2100包括具有至少第一子核心2150A和第二子核心2160A的图形核心2180A。在至少一个实施例中，图形处理器2100是具有单个子核心(例如2150A)的低功率处理器。在至少一个实施例中，图形处理器2100包括多个图形核心2180A-2180N，每个图形核心包括一组第一子核心2150A-2150N和一组第二子核心2160A-2160N。在至少一个实施例中，第一子核心2150A-2150N中的每个子核心至少包括第一组执行单元(EU)2152A-2152N和媒体/纹理采样器2154A-2154N。在至少一个实施例中，第二子核心2160A-2160N中的每个子核心至少包括第二组执行单元2162A-2162N和采样器2164A-2164N。在至少一个实施例中，每个子核心2150A-2150N、2160A-2160N共享一组共享资源2170A-2170N。在至少一个实施例中，共享资源包括共享高速缓冲存储器和像素操作逻辑。
图22示出了根据至少一个实施例的用于处理器2200。在至少一个实施例中，处理器2200可以包括但不限于执行指令的逻辑电路。在至少一个实施例中，处理器2200可以执行指令，包括x86指令、ARM指令、用于ASIC的专用指令等。在至少一个实施例中，处理器2210可以包括用于存储封装数据的寄存器，例如作为加利福尼亚州圣克拉拉市英特尔公司采用MMX技术启用的微处理器中的64位宽MMXTM寄存器。在至少一个实施例中，整数和浮点数形式可用的MMX寄存器可以与封装的数据元素一起运行，所述封装的数据元素伴随SIMD和流式SIMD扩展(“SSE”)指令。在至少一个实施例中，与SSE2、SSE3、SSE4、AVX或更高版本(一般称为“SSEx”)技术有关的128位宽XMM寄存器可以保存此类封装数据操作数。在至少一个实施例中，处理器2210可以执行指令以加速CUAD程序。
在至少一个实施例中，处理器2200包括有序前端(“前端”)2201，以提取要执行的指令并准备稍后在处理器管线中使用的指令。在至少一个实施例中，前端2201可以包括几个单元。在至少一个实施例中，指令预取器2226从存储器中获取指令并将指令提供给指令解码器2228，指令解码器2228又对指令进行解码或解释。例如，在至少一个实施例中，指令解码器2228将接收到的指令解码用于执行的所谓的“微指令”或“微操作”(也称为“微操作”或“微指令”)的一个或更多个操作。在至少一个实施例中，指令解码器2228将指令解析为操作码以及相应的数据和控制字段，其可以由微架构用来使用以执行操作。在至少一个实施例中，跟踪高速缓存2230可以将解码的微指令组装成微指令队列2234中的程序排序的序列或追踪以供执行。在至少一个实施例中，当追踪高速缓存2230遇到复杂指令时，微码ROM2232提供完成操作所需的微指令。
在至少一个实施例中，可以将一些指令转换成单个微操作，而另一些指令则需要几个微操作来完成全部操作。在至少一个实施例中，如果需要多于四个的微指令来完成一条指令，则指令解码器2228可以访问微码ROM 2232以执行指令。在至少一个实施例中，可以将指令解码为少量的微指令以在指令解码器2228处进行处理。在至少一个实施例中，如果需要多个微指令完成操作，则可以将指令存储在微码ROM 2232中。在至少一个实施例中，追踪高速缓存器2230参考入口点可编程逻辑阵列(“PLA”)以确定正确的微指令指针，用于根据至少一个实施例从微码ROM 2232读取微码序列以完成一个或更多个指令。在至少一个实施例中，在微码ROM 2232完成对指令的微操作排序之后，机器的前端2201可以恢复从追踪高速缓存2230获取微操作。
在至少一个实施例中，乱序执行引擎(“乱序引擎”)2203可以准备用于执行的指令。在至少一个实施例中，乱序执行逻辑具有多个缓冲区，以使指令流平滑并重新排序，以在指令沿管线下降并被调度执行时优化性能。乱序执行引擎2203包括但不限于分配器/寄存器重命名器2240、存储器微指令队列2242、整数/浮点微指令队列2244、存储器调度器2246、快速调度器2202、慢速/通用浮点调度器(“慢速/通用FP调度器”)2204和简单浮点调度器(“简单FP调度器”)2206。在至少一个实施例中，快速调度器2202、慢速/通用浮点调度器2204和简单浮点调度器2206也统称为“微指令调度器2202、2204、2206”。分配器/寄存器重命名器2240分配每个微指令按顺序执行所需要的机器缓冲区和资源。在至少一个实施例中，分配器/寄存器重命名器2240将逻辑寄存器重命名为寄存器文件中的条目。在至少一个实施例中，分配器/寄存器重命名器2240还为两个微指令队列之一中的每个微指令分配条目，存储器微指令队列2242用于存储器操作和整数/浮点微指令队列2244用于非存储器操作，在存储器调度器2246和微指令调度器2202、2204、2206的前面。在至少一个实施例中，微指令调度器2202、2204、2206基于它们的从属输入寄存器操作数源的就绪性和需要完成的执行资源微指令的可用性来确定何时准备好执行微指令。在至少一个实施例中，至少一个实施例的快速调度器2202可以在主时钟周期的每个一半上调度，而慢速/通用浮点调度器2204和简单浮点调度器2206可以在每个主处理器时钟周期调度一次。在至少一个实施例中，微指令调度器2202、2204、2206对调度端口进行仲裁，以调度用于执行的微指令。
在至少一个实施例中，执行块b11包括但不限于整数寄存器文件/支路网络2208、浮点寄存器文件/支路网络(“FP寄存器文件/支路网络”)2210、地址生成单元(“AGU”)2212和2214、快速算术逻辑单元(“快速ALU”)2216和2218、慢速ALU 2220、浮点ALU(“FP”)2222和浮点移动单元(“FP移动”)2224。在至少一个实施例中，整数寄存器文件/支路网络2208和浮点寄存器文件/旁路网络2210在本文中也称为“寄存器文件2208、2210”。在至少一个实施例中，AGUS 2212和2214、快速ALU 2216和2218、慢速ALU 2220、浮点ALU 2222和浮点移动单元2224在本文中也称为“执行单元2212、2214、2216、2218、2220、2222和2224”。在至少一个实施例中，执行框可以包括但不限于任意数量(包括零)和类型的寄存器文件、支路网络、地址生成单元和执行单元(以任何组合)。
在至少一个实施例中，寄存器文件2208、2210可以布置在微指令调度器2202、2204、2206与执行单元2212、2214、2216、2218、2220、2222和2224之间。在至少一个实施例中，整数寄存器文件/支路网络2208执行整数运算。在至少一个实施例中，浮点寄存器文件/支路网络2210执行浮点操作。在至少一个实施例中，寄存器文件2208、2210中的每一个可以包括但不限于支路网络，该支路网络可以绕过或转发尚未写入寄存器文件中的刚刚完成的结果到新的从属对象。在至少一个实施例中，寄存器文件2208、2210可以彼此通信数据。在至少一个实施例中，整数寄存器文件/支路网络2208可以包括但不限于两个单独的寄存器文件、一个寄存器文件用于低阶32位数据，第二寄存器文件用于高阶32位数据。在至少一个实施例中，浮点寄存器文件/支路网络2210可以包括但不限于128位宽的条目，因为浮点指令通常具有宽度为64至128位的操作数。
在至少一个实施例中，执行单元2212、2214、2216、2218、2220、2222、2224可以执行指令。在至少一个实施例中，寄存器文件2208、2210存储微指令需要执行的整数和浮点数据操作数值。在至少一个实施例中，处理器2200可以包括但不限于任意数量的执行单元2212、2214、2216、2218、2220、2222、2224及其组合。在至少一个实施例中，浮点ALU 2222和浮点移动单元2224，可以执行浮点、MMX、SIMD、AVX和SSE或其他操作，包括专门的机器学习指令。在至少一个实施例中，浮点ALU 2222可以包括但不限于64位乘64位浮点除法器，以执行除法、平方根和余数微操作。在至少一个实施例中，可以用浮点硬件来处理涉及浮点值的指令。在至少一个实施例中，可以将ALU操作传递给快速ALU 2216、2218。在至少一个实施例中，快速ALUS 2216、2218可以以半个时钟周期的有效延迟执行快速操作。在至少一个实施例中，大多数复杂的整数运算进入慢速ALU 2220，因为慢速ALU 2220可以包括但不限于用于长延迟类型操作的整数执行硬件，例如乘法器、移位、标志逻辑和分支处理。在至少一个实施例中，存储器加载/存储操作可以由AGUS 2212、2214执行。在至少一个实施例中，快速ALU 2216、快速ALU 2218和慢速ALU 2220可以对64位数据操作数执行整数运算。在至少一个实施例中，可以实现快速ALU 2216、快速ALU 2218和慢速ALU 2220以支持包括16、32、128、256等的各种数据位大小。在至少一个实施例中，浮点ALU 2222和浮点移动单元2224可以实现为支持具有各种宽度的位的一定范围的操作数。在至少一个实施例中，浮点ALU 2222和浮点移动单元2224可以结合SIMD和多媒体指令对128位宽封装数据操作数进行操作。
在至少一个实施例中，微指令调度器2202、2204、2206在父加载完成执行之前调度从属操作。在至少一个实施例中，由于可以在处理器2200中推测性地调度和执行微指令，处理器2200还可以包括用于处理存储器未命中的逻辑。在至少一个实施例中，如果数据高速缓存中的数据加载未命中，则可能存在在管线中正在运行的从属操作，其使调度器暂时没有正确的数据。在至少一个实施例中，一种重放机制追踪踪并重新执行使用不正确数据的指令。在至少一个实施例中，可能需要重放从属操作并且可以允许完成独立操作。在至少一个实施例中，处理器的至少一个实施例的调度器和重放机制也可以设计为捕获用于文本串比较操作的指令序列。
在至少一个实施例中，术语“寄存器”可以指代可以用作识别操作数的指令的一部分的机载处理器存储位置。在至少一个实施例中，寄存器可以是那些可以从处理器外部使用的寄存器(从程序员的角度来看)。在至少一个实施例中，寄存器可能不限于特定类型的电路。相反，在至少一个实施例中，寄存器可以存储数据、提供数据并执行本文描述的功能。在至少一个实施例中，本文描述的寄存器可以通过处理器内的电路使用多种不同技术来实现，例如专用物理寄存器、使用寄存器重命名动态分配的物理寄存器、专用和动态分配的物理寄存器的组合等。在至少一个实施例中，整数寄存器存储32位整数数据。至少一个实施例的寄存器文件还包含八个用于封装数据的多媒体SIMD寄存器。
图23示出了根据至少一个实施例的处理器2300。在至少一个实施例中，处理器2300包括但不限于一个或更多个处理器核心(核心)2302A-2302N、集成存储器控制器2314和集成图形处理器2308。在至少一个实施例中，处理器2300可以包括直至并包括由虚线框表示的附加处理器核心2302N的附加核心。在至少一个实施例中，每个处理器核心2302A-2302N包括一个或更多个内部高速缓存单元2304A-2304N。在至少一个实施例中，每个处理器核心还可以访问一个或更多个共享高速缓存的单元2306。
在至少一个实施例中，内部高速缓存单元2304A-2304N和共享高速缓存单元2306表示处理器2300内的高速缓存存储器层次结构。在至少一个实施例中，高速缓存存储器单元2304A-2304N可以包括每个处理器核心内的至少一级指令和数据以及共享中级缓存中的一级或更多级缓存，例如L2、L3、4级(L4)或其他级别的缓存，其中在外部存储器之前将最高级别的缓存归类为LLC。在至少一个实施例中，高速缓存一致性逻辑维持各种高速缓存单元2306和2304A-2304N之间的一致性。
在至少一个实施例中，处理器2300还可包括一组一个或更多个总线控制器单元2316和系统代理核心2310。在至少一个实施例中，一个或更多个总线控制器单元2316管理一组外围总线，例如一个或更多个PCI或PCI Express总线。在至少一个实施例中，系统代理核心2310为各种处理器组件提供管理功能。在至少一个实施例中，系统代理核心2310包括一个或更多个集成存储器控制器2314，以管理对各种外部存储器设备(未示出)的访问。
在至少一个实施例中，一个或更多个处理器核心2302A-2302N包括对多线程同时进行的支持。在至少一个实施例中，系统代理核心2310包括用于在多线程处理期间协调和操作处理器核心2302A-2302N的组件。在至少一个实施例中，系统代理核心2310可以另外包括电源控制单元(PCU)，该电源控制单元包括逻辑和组件以调节处理器核心2302A-2302N和图形处理器2308的一个或更多个电源状态。
在至少一个实施例中，处理器2300另外包括图形处理器2308以执行图处理操作。在至少一个实施例中，图形处理器2308与共享高速缓存单元2306和包括一个或更多个集成存储器控制器2314的系统代理核心2310耦合。在至少一个实施例中，系统代理核心2310还包括用于驱动图形处理器输出到一个或更多个耦合的显示器的显示器控制器2311。在至少一个实施例中，显示器控制器2311也可以是经由至少一个互连与图形处理器2308耦合的独立模块，或者可以集成在图形处理器2308内。
在至少一个实施例中，基于环的互连单元2312用于耦合处理器2300的内部组件。在至少一个实施例中，可以使用替代性互连单元，例如点对点互连、交换互连或其他技术。在至少一个实施例中，图形处理器2308经由I/O链路2313与环形互连2312耦合。
在至少一个实施例中，I/O链路2313代表多种I/O互连中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块2318(例如eDRAM模块)之间的通信的封装I/O互连。在至少一个实施例中，处理器核心2302A-2302N和图形处理器2308中的每一个使用嵌入式存储器模块2318作为共享的LLC。
在至少一个实施例中，处理器核心2302A-2302N是执行公共指令集架构的同质核心。在至少一个实施例中，处理器核心2302A-2302N在ISA方面是异构的，其中一个或更多个处理器核心2302A-2302N执行公共指令集，而一个或更多个其他处理器核心2302A-2302N执行公共指令集或不同指令集的子集。在至少一个实施例中，就微架构而言，处理器核心2302A-2302N是异构的，其中具有相对较高功耗的一个或更多个核心与具有较低功耗的一个或更多个功率核心耦合。在至少一个实施例中，处理器2300可以实现在一个或更多个芯片上或被实现为SoC集成电路。
图24示出了根据所描述的至少一个实施例的图形处理器核心2400。在至少一个实施例中，图形处理器核心2400被包括在图形核心阵列内。在至少一个实施例中，图形处理器核心2400(有时称为核心切片)可以是模块化图形处理器内的一个或更多个图形核心。在至少一个实施例中，图形处理器核心2400是一个图形核心切片的示例，并且本文所述的图形处理器可以基于目标功率和性能包络线包括多个图形核心切片。在至少一个实施例中，每个图形核心2400可以包括与多个子核心2401A-2401F耦合的固定功能块2430，也称为子切片，其包括通用和固定功能逻辑的模块块。
在至少一个实施例中，固定功能块2430包括几何/固定功能管线2436，例如，在较低性能和/或较低功率的图形处理器实施方式中，该几何/固定功能管线2436可以由图形处理器2400中的所有子核心共享。在至少一个实施例中，几何/固定功能管线2436包括3D固定功能管线、视频前端单元，线程产生器和线程分派器以及管理统一返回缓冲区的统一返回缓冲区管理器。
在至少一个实施例中，固定功能块2430还包括图形SoC接口2437、图形微控制器2438和媒体管线2439。图形SoC接口2437提供了图形核心2400以及SoC集成电路系统中的其他处理器核心之间的接口。在至少一个实施例中，图形微控制器2438是可编程子处理器，其可配置为管理图形处理器2400的各种功能，包括线程分派、调度和抢占。在至少一个实施例中，媒体管线2439包括有助于对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。在至少一个实施例中，媒体管线2439经由对子核心2401-2401F内的计算或采样逻辑的请求来实现媒体操作。
在至少一个实施例中，SoC接口2437使图形核心2400能够与通用应用处理器核心(例如，CPU)和/或SoC内的其他组件通信，包括存储器层次结构元素，诸如共享的LLC存储器、系统RAM和/或嵌入式片上或封装DRAM。在至少一个实施例中，SoC接口2437还可以使得能够与SoC内的固定功能设备(例如，相机成像管线)进行通信，并且使得能够使用和/或实现可以在图形核心2400和SoC内部的CPU之间共享的全局存储器原子。在至少一个实施例中，SoC接口2437还可以实现用于图形核心2400的电源管理控制，并且启用图形核心2400的时钟域与SoC内的其他时钟域之间的接口。在至少一个实施例中，SoC接口2437使得能够从命令流转化器和全局线程分派器接收命令缓冲区，其配置为向图形处理器内的一个或更多个图形核心中的每一个提供命令和指令。在至少一个实施例中，当要执行媒体操作时，可以将命令和指令分派给媒体管线2439，或者当要执行图处理操作时，可以将其分配给几何形状和固定功能管线(例如，几何形状和固定功能管线2436、几何形状和固定功能管线2414)。
在至少一个实施例中，图形微控制器2438可以配置为对图形核心2400执行各种调度和管理任务。在至少一个实施例中，图形微控制器2438可以在子核心2401A-2401F中的执行单元(EU)阵列2402A-2402F、2404A-2404F内的各种图形并行引擎上执行图和/或计算工作负载调度。在至少一个实施例中，在包括图形核心2400的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，其调用适当的图形引擎上的调度操作。在至少一个实施例中，调度操作包括确定接下来要运行哪个工作负载、将工作负载提交给命令流转化器、抢先在引擎上运行的现有工作负载、监控工作负载的进度以及在工作负载完成时通知主机软件。在至少一个实施例中，图形微控制器2438还可以促进图形核心2400的低功率或空闲状态，从而为图形核心2400提供在图形核心2400内独立于操作系统和/或系统上的图形驱动器软件的跨低功率状态转换的保存和恢复寄存器的能力。
在至少一个实施例中，图形核心2400可以具有比所示的子核心2401A-2401F更多或更少的子核心，达N个模块化子核心。对于每组N个子核心，在至少一个实施例中，图形核心2400还可以包括共享功能逻辑2410、共享和/或高速缓存存储器2412、几何/固定功能管线2414以及附加的固定功能逻辑2416以加速各种图形和计算处理操作。在至少一个实施例中，共享功能逻辑2410可以包括可由图形核心2400内的每个N个子核心共享的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)。共享和/或高速缓存存储器2412可以是图形核心2400内的N个子核心2401A-2401F的LLC，并且还可以用作可由多个子核心访问的共享存储器。在至少一个实施例中，可以包括几何/固定功能管线2414来代替固定功能块2430内的几何/固定功能管线2436，并且可以包括相同或相似的逻辑单元。
在至少一个实施例中，图形核心2400包括附加的固定功能逻辑2416，其可以包括供图形核心2400使用的各种固定功能加速逻辑。在至少一个实施例中，附加的固定功能逻辑2416包括用于仅位置着色中使用的附加的几何管线。在仅位置着色中，存在至少两个几何管线，而在几何/固定功能管线2416、2436内的完整几何管线和剔除管线中，其是可以包括在附加的固定功能逻辑2416中的附加几何管线。在至少一个实施例中，剔除管线是完整几何管线的修整版。在至少一个实施例中，完整管线和剔除管线可以执行应用程序的不同实例，每个实例具有单独的环境。在至少一个实施例中，仅位置着色可以隐藏被丢弃的三角形的长剔除运行，从而在某些情况下可以更早地完成着色。例如，在至少一个实施例中，附加固定功能逻辑2416中的剔除管线逻辑可以与主应用程序并行执行位置着色器，并且通常比完整管线更快地生成关键结果，因为剔除管线获取并遮蔽顶点的位置属性，无需执行光栅化和将像素渲染到帧缓冲区。在至少一个实施例中，剔除管线可以使用生成的临界结果来计算所有三角形的可见性信息，而与这些三角形是否被剔除无关。在至少一个实施例中，完整管线(在这种情况下可以称为重播管线)可以消耗可见性信息来跳过剔除的三角形以仅遮盖最终传递到光栅化阶段的可见三角形。
在至少一个实施例中，附加的固定功能逻辑2416还可包括通用目标处理加速逻辑，例如固定功能矩阵乘法逻辑，用于实现减速CUAD程序。
在至少一个实施例中，在每个图形子核心2401A-2401F内包括一组执行资源，其可用于响应于图形管线、媒体管线或着色器程序的请求来执行图、媒体和计算操作。在至少一个实施例中，图形子核心2401A-2401F包括多个EU阵列2402A-2402F、2404A-2404F，线程分派和线程间通信(TD/IC)逻辑2403A-2403F，3D(例如，纹理)采样器2405A-2405F，媒体采样器2406A-2406F，着色器处理器2407A-2407F和共享本地存储器(SLM)2408A-2408F。EU阵列2402A-2402F、2404A-2404F每个都包含多个执行单元，这些执行单元是GUGPU，能够为图形、媒体或计算操作提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器程序。在至少一个实施例中，TD/IC逻辑2403A-2403F为子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执行的线程之间的通信。在至少一个实施例中，3D采样器2405A-2405F可以将与纹理或其他3D图形相关的数据读取到存储器中。在至少一个实施例中，3D采样器可以基于与给定纹理相关联的配置的采样状态和纹理格式来不同地读取纹理数据。在至少一个实施例中，媒体采样器2406A-2406F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在至少一个实施例中，每个图形子核心2401A-2401F可以可替代地包括统一的3D和媒体采样器。在至少一个实施例中，在每个子核心2401A-2401F内的执行单元上执行的线程可以利用每个子核心内的共享本地存储器2408A-2408F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。
图25示出了根据至少一个实施例的并行处理单元(“PPU”)2500。在至少一个实施例中，PPU 2500配置有机器可读代码，该机器可读代码如果由PPU 2500执行，则使得PPU2500执行贯穿本文描述的一些或全部过程和技术。在至少一个实施例中，PPU 2500是在一个或更多个集成电路设备上实现的多线程处理器，并且利用多线程作为被设计为处理在多个线程上并行执行的计算机可读指令(也称为机器可读指令或简单的指令)的延迟隐藏技术。在至少一个实施例中，线程是指执行线程，并且是被配置为由PPU 2500执行的一组指令的实例。在至少一个实施例中，PPU 2500是图形处理单元(“GPU”)，图形处理单元配置为实现用于处理三维(“3D”)图形数据的图形渲染管线，以便生成用于在显示设备(诸如LCD设备)上显示的二维(“2D”)图像数据。在至少一个实施例中，PPU 2500用于执行计算，诸如线性代数运算和机器学习运算。图25仅出于说明性目的示出了示例并行处理器，并且应被解释为在至少一个实施例中实现的处理器架构的非限制性示例。
在至少一个实施例中，一个或更多个PPU 2500配置成加速高性能计算(“HPC”)、数据中心和机器学习应用程序。在至少一个实施例中，一个或更多个PPU 2500配置成加速CUDA程序。在至少一个实施例中，PPU 2500包括但不限于I/O单元2506、前端单元2510、调度器单元2512、工作分配单元2514、集线器2516、交叉开关(“Xbar”)2520、一个或更多个通用处理集群(“GPC”)2518和一个或更多个分区单元(“存储器分区单元”)2522。在至少一个实施例中，PPU 2500通过一个或更多个高速GPU互连(“GPU互连”)2508连接到主机处理器或其他PPU 2500。在至少一个实施例中，PPU 2500通过互连2502连接到主机处理器或其他外围设备。在一实施例中，PPU 2500连接到包括一个或更多个存储器设备(“存储器”)2504的本地存储器。在至少一个实施例中，存储器设备2504包括但不限于一个或更多个动态随机存取存储器(“DRAM”)设备。在至少一个实施例中，一个或更多个DRAM设备配置和/或可配置为高带宽存储器(“HBM”)子系统，并且在每个设备内堆叠有多个DRAM管芯。
在至少一个实施例中，高速GPU互连2508可以指代系统使用其来进行缩放的基于线的多通道通信链路，并包括与一个或更多个CPU结合的一个或更多个PPU 2500(“CPU”)，支持PPU 2500和CPU之间的高速缓存一致性以及CPU主控。在至少一个实施例中，高速GPU互连2508通过集线器2516将数据和/或命令传输到PPU 2500的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元和/或在图25中可能未明确示出的其他组件。
在至少一个实施例中，I/O单元2506配置为通过系统总线2502从主机处理器(图25中未示出)发送和接收通信(例如，命令、数据)。在至少一个实施例中，I/O单元2506直接通过系统总线2502或通过一个或更多个中间设备(例如内存桥)与主机处理器通信。在至少一个实施例中，I/O单元2506可以经由系统总线2502与一个或更多个其他处理器(例如一个或更多个PPU 2500)通信。在至少一个实施例中，I/O单元2506实现PCIe接口，用于通过PCIe总线进行通信。在至少一个实施例中，I/O单元2506实现用于与外部设备通信的接口。
在至少一个实施例中，I/O单元2506对经由系统总线2502接收的分组进行解码。在至少一个实施例中，至少一些分组表示被配置为使PPU 2500执行各种操作的命令。在至少一个实施例中，I/O单元2506如命令所指定的那样将解码的命令发送到PPU 2500的各种其他单元。在至少一个实施例中，命令被发送到前端单元2510和/或被发送到集线器2516或PPU 2500的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元等(图25中未明确示出)。在至少一个实施例中，I/O单元2506配置为在PPU 2500的各种逻辑单元之间路由通信。
在至少一个实施例中，由主机处理器执行的程序在缓冲区中对命令流进行编码，该缓冲区将工作负载提供给PPU 2500以进行处理。在至少一个实施例中，工作负载包括指令和要由那些指令处理的数据。在至少一个实施例中，缓冲区是可由主机处理器和PPU2500两者访问(例如，读/写)的存储器中的区域—主机接口单元可以配置为访问经由I/O单元2506通过系统总线2502传输的存储器请求连接到系统总线2502的系统存储器中的缓冲区。在至少一个实施例中，主机处理器将命令流写入缓冲区，然后将指示命令流开始的指针发送给PPU 2500，使得前端单元2510接收指向一个或更多个命令流指针并管理一个或更多个命令流，从命令流中读取命令并将命令转发到PPU 2500的各个单元。
在至少一个实施例中，前端单元2510耦合到调度器单元2512，该调度器单元2512配置各种GPC 2518以处理由一个或更多个命令流定义的任务。在至少一个实施例中，调度器单元2512配置为跟踪与调度器单元2512管理的各种任务有关的状态信息，其中状态信息可以指示任务被分配给哪个GPC 2518，任务是活跃的还是非活跃的，与任务相关联的优先级等等。在至少一个实施例中，调度器单元2512管理在一个或更多个GPC 2518上执行的多个任务。
在至少一个实施例中，调度器单元2512耦合到工作分配单元2514，该工作分配单元2514配置为分派任务以在GPC 2518上执行。在至少一个实施例中，工作分配单元2514跟踪从调度器单元2512接收到的多个调度任务并且工作分配单元2514管理每个GPC 2518的待处理任务池和活跃任务池。在至少一个实施例中，待处理任务池包括多个时隙(例如32个时隙)，这些时隙包含分配给要由特定的GPC 2518处理的任务；活跃任务池可包括用于由GPC 2518主动处理的任务的多个时隙(例如4个时隙)，以使随着GPC 2518中的一个完成任务的执行，该任务将从GPC 2518的活动任务池中逐出，并且从待处理任务池中选择其他任务之一，并安排其在GPC 2518上执行。在至少一个实施例中，如果活跃任务在GPC 2518上处于空闲状态，例如在等待数据依赖性解决时，则活跃任务从GPC 2518中驱逐并返回到待处理任务池，同时选择了待处理任务池中的另一个任务并调度在GPC 2518上执行。
在至少一个实施例中，工作分配单元2514经由XBar 2520与一个或更多个GPC2518通信。在至少一个实施例中，XBar 2520是互连网络，其将PPU 2500的许多单元耦合到PPU 2500的其他单元，并且可以配置为将工作分配单元2514耦合到特定的GPC 2518。在至少一个实施例中，一个或更多个PPU 2500的其他单元也可以通过集线器2516连接到XBar2520。
在至少一个实施例中，任务由调度器单元2512管理，并由工作分配单元2514分配给GPC 2518之一。GPC 2518配置为处理任务并产生结果。在至少一个实施例中，结果可以由GPC 2518中的其他任务消耗，通过XBar 2520路由到不同的GPC 2518或存储在存储器2504中。在至少一个实施例中，结果可以通过分区单元2522写到存储器2504中，其实现了用于向存储器2504写入数据或从存储器2504读取数据的存储器接口。在至少一个实施例中，结果可以经由高速GPU互连2508传输到另一PPU 2500或CPU。在至少一个实施例中，PPU 2500包括但不限于U个分区单元2522，其等于耦合到PPU 2500的分离且不同的存储器设备2504的数量。
在至少一个实施例中，主机处理器执行驱动器核心，该驱动器核心实现应用程序编程接口(API)，该应用程序编程接口使在主机处理器上执行的一个或更多个应用程序能够调度操作以在PPU 2500上执行。在一个实施例中，多个计算应用由PPU 2500同时执行，并且PPU 2500为多个计算应用程序提供隔离、服务质量(“QoS”)和独立的地址空间。在至少一个实施例中，应用程序生成指令(例如，以API调用的形式)，该指令使驱动器核心生成一个或更多个任务以供PPU 2500执行，并且驱动器核心将任务输出至由PPU 2500处理的一个或更多个流。在至少一个实施例中，每个任务包括一个或更多个相关线程组，其可以被称为线程束(warp)。在至少一个实施例中，线程束包括可以并行执行的多个相关线程(例如32个线程)。在至少一个实施例中，协作线程可以指代多个线程，包括用于执行任务并且通过共享存储器交换数据的指令。
图26示出了根据至少一个实施例的GPC 2600。在至少一个实施例中，GPC 2600是图25的GPC 2518。在至少一个实施例中，每个GPC 2600包括但不限于用于处理任务的多个硬件单元，并且每个GPC 2600包括但不限于管线管理器2602、预光栅操作单元(“PROP”)2604、光栅引擎2608、工作分配交叉开关(“WDX”)2616、存储器管理单元(“MMU”)2618、一个或更多个数据处理集群(“DPC”)2606，以及部件的任何合适组合。
在至少一个实施例中，GPC 2600的操作由管线管理器2602控制。在至少一个实施例中，管线管理器2602管理一个或更多个DPC 2606的配置，以处理分配给GPC 2600的任务。在至少一个实施例中，管线管理器2602配置一个或更多个DPC 2606中的至少一个以实现图形渲染管线的至少一部分。在至少一个实施例中，DPC 2606配置为在可编程流式多处理器(“SM”)2614上执行顶点着色器程序。在至少一个实施例中，管线管理器2602配置为将从工作分配单元接收的数据包路由到GPC 2600内的适当逻辑单元，以及在至少一个实施例中，可以将一些数据包路由到PROP 2604和/或光栅引擎2608中的固定功能硬件单元，而可以将其他数据包路由到DPC 2606以由原始引擎2612或SM 2614进行处理。在至少一个实施例中，管线管理器2602配置DPC 2606中的至少一个以实现神经网络模型和/或计算管线。在至少一个实施例中，管线管理器2602配置DPC 2606中的至少一个以执行CUDA程序的至少一部分。
在至少一个实施例中，PROP单元2604配置为将由光栅引擎2608和DPC 2606生成的数据路由到分区单元中的光栅操作(“ROP”)单元，例如上面结合图25更详细描述的存储器分区单元2522等。在至少一个实施例中，PROP单元2604配置为执行用于颜色混合的优化、组织像素数据、执行地址转换等等。在至少一个实施例中，光栅引擎2608包括但不限于配置为执行各种光栅操作的多个固定功能硬件单元，并且在至少一个实施例中，光栅引擎2608包括但不限于设置引擎、粗光栅引擎、剔除引擎、裁剪引擎、精细光栅引擎、图块聚合引擎及其任意合适的组合。在至少一个实施例中，设置引擎接收变换后的顶点并生成与由顶点定义的几何图元相关联的平面方程；平面方程式被传送到粗光栅引擎以生成基本图元的覆盖信息(例如，图块的x、y覆盖范围掩码)；粗光栅引擎的输出将传输到剔除引擎，在剔除引擎中与z测试失败的图元相关联的片段将被剔除，并传输到剪切引擎，在剪切引擎中剪切位于视锥范围之外的片段。在至少一个实施例中，将经过裁剪和剔除的片段传递给精细光栅引擎，以基于设置引擎生成的平面方程式生成像素片段的属性。在至少一个实施例中，光栅引擎2608的输出包括将由任何适当的实体(例如，由在DPC 2606内实现的片段着色器)处理的片段。
在至少一个实施例中，包括在GPC 2600中的每个DPC 2606包括但不限于M管线控制器(“MPC”)2610；图元引擎2612；一个或更多个SM 2614；及其任何合适的组合。在至少一个实施例中，MPC 2610控制DPC 2606的操作，将从管线管理器2602接收的分组路由到DPC2606中的适当单元。在至少一个实施例中，将与顶点相关联的分组路由到图元引擎2612，图元引擎2612配置为从存储器中获取与顶点关联的顶点属性；相反，可以将与着色器程序相关联的数据包发送到SM 2614。
在至少一个实施例中，SM 2614包括但不限于可编程流式处理器，其配置为处理由多个线程表示的任务。在至少一个实施例中，SM 2614是多线程的并且配置为同时执行来自特定线程组的多个线程(例如32个线程)，并且实现单指令、多数据(“SIMD”)架构，其中将一组线程(例如，线程束)中的每个线程配置为基于相同的指令集来处理不同的数据集。在至少一个实施例中，线程组中的所有线程执行相同的指令。在至少一个实施例中，SM 2614实施单指令、多线程(“SIMT”)架构，其中一组线程中的每个线程配置为基于相同的指令集来处理不同的数据集，但是其中线程组中的各个线程允许在执行期间发散。在至少一个实施例中，为每个线程束维护程序计数器、调用栈和执行状态，从而当线程束中的线程发散时，实现线程束和线程束内的串行执行之间的并发性。在另一个实施例中，为每个单独的线程维护程序计数器、调用栈和执行状态，从而使得在线程束内和线程束之间的所有线程之间具有相等的并发性。在至少一个实施例中，为每个单独的线程维持执行状态，并且可以收敛并并行地执行执行相同指令的线程以提高效率。下面结合图27更详细地描述SM 2614的至少一个实施例。
在至少一个实施例中，MMU 2618在GPC 2600和存储器分区单元(例如，图25的分区单元2522)之间提供接口，并且MMU 2618提供虚拟地址到物理地址的转换、存储器保护以及存储器请求的仲裁。在至少一个实施例中，MMU 2618提供一个或更多个转换后备缓冲区(“TLB”)，用于执行虚拟地址到存储器中的物理地址的转换。
图27示出了根据至少一个实施例的流式多处理器(“SM”)2700。在至少一个实施例中，SM 2700是图26的SM 2614。在至少一个实施例中，SM 2700包括但不限于指令高速缓存2702；一个或更多个调度器单元2704；寄存器文件2708；一个或更多个处理核心(“核心”)2710；一个或更多个特殊功能单元(“SFU”)2712；一个或更多个加载/存储单元(“LSU”)2714；互连网络2716；共享存储器/一级(“L1”)高速缓存2718；及其任何合适的组合。在至少一个实施例中，工作分配单元调度任务以在并行处理单元(“PPU”)的通用处理集群(“GPC”)上执行，并且每个任务被分配给GPC内部的特定数据处理集群(“DPC”)，并且如果任务与着色器程序相关联，则将任务分配给SM 2700之一。在至少一个实施例中，调度器单元2704从工作分配单元接收任务并管理分配给SM 2700的一个或更多个线程块的指令调度。在至少一个实施例中，调度器单元2704调度线程块以作为并行线程的线程束来执行，其中，每个线程块被分配至少一个线程束。在至少一个实施例中，每个线程束执行线程。在至少一个实施例中，调度器单元2704管理多个不同的线程块，将线程束分配给不同的线程块，然后在每个时钟周期内将来自多个不同的协作组的指令分派给各种功能单元(例如，处理核心2710、SFU 2712和LSU 2714)。
在至少一个实施例中，“合作组”可以指用于组织通信线程组的编程模型，其允许开发人员表达线程正在通信的粒度，从而能够表达更丰富、更有效的并行分解。在至少一个实施例中，协作启动API支持线程块之间的同步以执行并行算法。在至少一个实施例中，常规编程模型的API提供了用于同步协作线程的单一、简单的构造：跨线程块的所有线程的屏障(例如，syncthreads()函数)。但是，在至少一个实施例中，程序员可以在小于线程块粒度的情形下来定义线程组，并在所定义的组内进行同步，以实现更高的性能、设计灵活性以及以集合组范围功能接口的形式实现软件重用。在至少一个实施例中，协作组使程序员能够以子块和多块粒度明确定义线程组，并执行集合操作，例如对协作组中的线程进行同步。在至少一个实施例中，子块粒度与单个线程一样小。在至少一个实施例中，编程模型支持跨软件边界的干净组合，从而库和实用程序功能可以在其本地环境中安全地同步，而不必进行关于收敛的假设。在至少一个实施例中，协作组图元使协作并行的新图案成为可能，包括但不限于生产者-消费者并行，机会主义并行以及整个线程块网格上的全局同步。
在至少一个实施例中，分派单元2706配置为将指令发送到功能单元中的一个或更多个，并且调度器单元2704包括但不限于两个分派单元2706，该两个分派单元2706使得来自相同线程束的两个不同指令能够在每个时钟周期被分派。在至少一个实施例中，每个调度器单元2704包括单个分派单元2706或附加分派单元2706。
在至少一个实施例中，每个SM 2700在至少一个实施例中包括但不限于寄存器文件2708，该寄存器文件2708为SM 2700的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件2708在每个功能单元之间划分，从而为每个功能单元分配寄存器文件2708的专用部分。在至少一个实施例中，寄存器文件2708在由SM 2700执行的不同线程束之间划分，并且寄存器文件2708为连接到功能单元的数据路径的操作数提供临时存储。在至少一个实施例中，每个SM 2700包括但不限于多个L个处理核心2710。在至少一个实施例中，SM2700包括但不限于大量(例如128个或更多)不同的处理核心2710。在至少一个实施例中，每个处理核心2710在至少一个实施例中包括但不限于全管线、单精度、双精度和/或混合精度处理单元，其包括但不限于浮点算术逻辑单元和整数算术逻辑单元。在至少一个实施例中，浮点算术逻辑单元实现用于浮点算术的IEEE 754-2008标准。在至少一个实施例中，处理核心2710包括但不限于64个单精度(32位)浮点核心、64个整数核心、32个双精度(64位)浮点核心和8个张量核心。
在至少一个实施例中，张量核心配置为执行矩阵运算。在至少一个实施例中，一个或更多个张量核心包括在处理核心2710中。在至少一个实施例中，张量核心配置为执行深度学习矩阵算术，例如用于神经网络训练和推理的卷积运算。在至少一个实施例中，每个张量核心在4×4矩阵上操作并且执行矩阵乘法和累加运算D＝A×B+C，其中A、B、C和D是4×4矩阵。
在至少一个实施例中，矩阵乘法输入A和B是16位浮点矩阵，并且累加矩阵C和D是16位浮点或32位浮点矩阵。在至少一个实施例中，张量核心对16位浮点输入数据进行32位浮点累加运算。在至少一个实施例中，16位浮点乘法使用64个运算，并得到全精度乘积，然后使用32位浮点加法与其他中间乘积累加起来，以进行4x4x4矩阵乘法。在至少一个实施例中，张量核心用于执行由这些较小的元件构成的更大的二维或更高维度的矩阵运算。在至少一个实施例中，API(诸如CUDA-C++API)公开专门的矩阵加载、矩阵乘法和累加以及矩阵存储操作，以有效地使用来自CUDA-C++程序的张量核心。在至少一个实施例中，在CUDA级别，线程束级别接口假定跨越所有32个线程束线程的16×16大小的矩阵。
在至少一个实施例中，每个SM 2700包括但不限于执行特殊功能(例如，属性评估、倒数平方根等)的M个SFU 2712。在至少一个实施例中，SFU 2712包括但不限于配置为遍历分层树数据结构的树遍历单元。在至少一个实施例中，SFU 2712包括但不限于配置为执行纹理映射过滤操作的纹理单元。在至少一个实施例中，纹理单元配置为从存储器中加载纹理映射(例如，纹理像素的2D阵列)和采样纹理映射，以产生采样的纹理值以供由SM 2700执行的着色器程序使用。在至少一个实施例中，将纹理映射存储在共享存储器/L1高速缓存2718中。在至少一个实施例中，纹理单元使用mip映射(mip-maps)(例如，细节级别不同的纹理映射)来实现纹理操作(诸如过滤操作)。在至少一个实施例中，每个SM 2700包括但不限于两个纹理单元。
在至少一个实施例中，每个SM 2700包括但不限于实现共享存储器/L1高速缓存2718与寄存器文件2708之间的加载和存储操作的N个LSU 2714。在至少一个实施例中，每个SM 2700包括但不限于互连网络2716，互连网络2716将每个功能单元连接到寄存器文件2708，并且LSU 2714连接到寄存器文件2708和共享存储器/L1高速缓存2718。在至少一个实施例中，互连网络2716是交叉开关，其可以配置为将任何功能单元连接到寄存器文件2708中的任何寄存器，并且将LSU 2714连接到寄存器文件2708和共享存储器/L1高速缓存2718中的存储器位置。
在至少一个实施例中，共享存储器/L1高速缓存2718是片上存储器的阵列，其在至少一个实施例中允许SM 2700与图元引擎之间以及SM 2700中的线程之间的数据存储和通信。在至少一个实施例中，共享存储器/L1高速缓存2718包括但不限于128KB的存储容量，并且位于从SM 2700到分区单元的路径中。在至少一个实施例中，共享存储器/L1高速缓存2718在至少一个实施例中用于高速缓存读取和写入。在至少一个实施例中，共享存储器/L1高速缓存2718、L2高速缓存和存储器中的一个或更多个是后备存储。
在至少一个实施例中，将数据高速缓存和共享存储器功能组合到单个存储器块中，为两种类型的存储器访问提供了改进的性能。在至少一个实施例中，容量由不使用共享存储器的程序使用或将其用作高速缓存，例如如果共享存储器配置为使用一半容量，则纹理和加载/存储操作可以使用剩余容量。根据至少一个实施例，在共享存储器/L1高速缓存2718内的集成使共享存储器/L1高速缓存2718能够用作用于流传输数据的高吞吐量管线，同时提供对频繁重用的数据的高带宽和低延迟访问。在至少一个实施例中，当配置用于通用并行计算时，与图形处理相比，可以使用更简单的配置。在至少一个实施例中，绕过固定功能GPU，从而创建了更加简单的编程模型。在至少一个实施例中，在通用并行计算配置中，工作分配单元直接将线程的块分配和分布给DPC。在至少一个实施例中，块中的线程执行相同的程序，在计算中使用唯一的线程ID以确保每个线程生成唯一的结果，使用SM 2700执行程序并执行计算，使用共享存储器/L1高速缓存2718在线程之间进行通信，以及使用LSU2714通过共享存储器/L1高速缓存2718和存储器分区单元来读写全局存储器。在至少一个实施例中，当被配置用于通用并行计算时，SM 2700向调度器单元2704写入可以用来在DPC上启动新工作的命令。
在至少一个实施例中，PPU被包括在台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、PDA、数码相机、车辆、头戴式显示器、手持式电子设备等中或与之耦合。在至少一个实施例中，PPU被实现在单个半导体衬底上。在至少一个实施例中，PPU与一个或更多个其他设备(例如附加的PPU、存储器、RISCCPU，MMU、数模转换器(“DAC”)等)一起被包括在片上系统(“SoC”)中。
在至少一个实施例中，PPU可以被包括在包括一个或更多个存储设备的图形卡上。图形卡可以配置为与台式计算机主板上的PCIe插槽相连接。在至少一个实施例中，PPU可以是包括在主板的芯片组中的集成GPU(“iGPU”)。
通用计算的软件构造
以下各图阐述但不限于用于实现至少一个实施例的示例性软件构造。
图28示出了根据至少一个实施例的编程平台的软件栈。在至少一个实施例中，编程平台是用于利用计算系统上的硬件来加速计算任务的平台。在至少一个实施例中，软件开发人员可以通过库、编译器指令和/或对编程语言的扩展来访问编程平台。在至少一个实施例中，编程平台可以是但不限于CUDA，Radeon开放计算平台(“ROCm”)，OpenCL(由Khronosgroup开发的OpenCLTM)，SYCL或Intel One API。
在至少一个实施例中，编程平台的软件栈2800为应用程序2801提供执行环境。在至少一个实施例中，应用程序2801可以包括能够在软件栈2800上启动的任何计算机软件。在至少一个实施例中，应用程序2801可以包括但不限于人工智能(“AI”)/机器学习(“ML”)应用程序，高性能计算(“HPC”)应用程序，虚拟桌面基础架构(“VDI”)或数据中心工作负载。
在至少一个实施例中，应用程序2801和软件栈2800在硬件2807上运行。在至少一个实施例中，硬件2807可以包括一个或更多个GPU，CPU，FPGA，AI引擎和/或支持编程平台的其他类型的计算设备。在至少一个实施例中，例如采用CUDA，软件栈2800可以是厂商专用的，并且仅与来自特定厂商的设备兼容。在至少一个实施例中，例如在采用OpenCL中，软件栈2800可以与来自不同供应商的设备一起使用。在至少一个实施例中，硬件2807包括连接到一个或更多个设备的主机，该设备可经由应用程序编程接口(API)调用被访问以执行计算任务。在至少一个实施例中，与硬件2807内的主机相比，其可以包括但不限于CPU(但还可以包括计算设备)及其存储器，硬件2807内的设备可以包括但不限于GPU，FPGA，AI引擎或其他计算设备(但还可以包括CPU)及其存储器。
在至少一个实施例中，编程平台的软件栈2800包括但不限于多个库2803，运行时(runtime)2805和设备内核驱动器2806。在至少一个实施例中，库2803中的每个库可以包括可以由计算机程序使用并在软件开发期间利用的数据和编程代码。在至少一个实施例中，库2803可以包括但不限于预写的代码和子例程，类，值，类型规范，配置数据，文档，帮助数据和/或消息模板。在至少一个实施例中，库2803包括被优化用于在一种或更多种类型的设备上执行的函数。在至少一个实施例中，库2803可以包括但不限于用于在设备上执行数学、深度学习和/或其他类型的运算的函数。在至少一个实施例中，库2903与对应的API 2902相关联，API 2902可包括一个或更多个API，其暴露在库2903中实现的函数。
在至少一个实施例中，将应用程序2801编写为源代码，该源代码被编译成可执行代码，如下面结合图COMPILEA-COMPLEC更详细讨论的。在至少一个实施例中，应用程序2801的可执行代码可以至少部分地在由软件栈2800提供的执行环境上运行。在至少一个实施例中，在应用程序2801的执行期间，可以得到需要在设备(与主机相比)上运行的代码。在这种情况下，在至少一个实施例中，可以调用运行时2805以在设备上加载和启动必需的代码。在至少一个实施例中，运行时2805可以包括能够支持应用程序2801的执行的任何技术上可行的运行时系统。
在至少一个实施例中，运行时2805被实现为与对应的API(其被示为API 2804)相关联的一个或更多个运行时库。在至少一个实施例中，一个或更多个这样的运行时库可以包括但不限于用于存储器管理，执行控制，设备管理，错误处理和/或同步等等的函数。在至少一个实施例中，存储器管理函数可以包括但不限于用于分配、解除分配和复制设备存储器以及在主机存储器和设备存储器之间传输数据的函数。在至少一个实施例中，执行控制函数可以包括但不限于在设备上启动函数(当函数是可从主机调用的全局函数时，有时称为“内核”)的函数，和用于在运行时库为要在设备上执行的给定函数维护的缓冲区中设置属性值的函数。
在至少一个实施例中，可以任何技术上可行的方式来实现运行时库和相应的API2804。在至少一个实施例中，一个(或任意数量的)API可以公开用于设备的细粒度控制的低级函数集，而另一(或任意数量的)API可以公开这样的较高级的函数集。在至少一个实施例中，可以在低级API之上构建高级运行时API。在至少一个实施例中，一个或更多个运行时API可以是在与语言无关的运行时API之上分层的特定于语言的API。
在至少一个实施例中，设备内核驱动器2806被配置为促进与底层设备的通信。在至少一个实施例中，设备内核驱动器2806可以提供诸如API 2804之类的API和/或其他软件所依赖的低级函数。在至少一个实施例中，设备内核驱动器2806可以被配置为在运行时将中间表示(“IR”)代码编译成二进制代码。在至少一个实施例中，对于CUDA，设备内核驱动器2806可以在运行时将非硬件专用的并行线程执行(“PTX”)IR代码编译为用于特定目标设备的二进制代码(高速缓存已编译的二进制代码)，其有时也称为“最终”代码。在至少一个实施例中，这样做可以允许最终代码在目标设备上运行，而当源代码最初被编译为PTX代码时，该目标设备可能不存在。备选地，在至少一个实施例中，设备源代码可以离线地编译成二进制代码，而不需要设备内核驱动器2806在运行时编译IR代码。
图29示出了根据至少一个实施例的图28的软件栈2800的CUDA实现。在至少一个实施例中，可在其上启动应用程序2901的CUDA软件栈2900包括CUDA库2903，CUDA运行时2905，CUDA驱动器2907和设备内核驱动器2908。在至少一个实施例中，CUDA软件栈2900在硬件2909上执行，该硬件2909可以包括支持CUDA的GPU，其由加利福尼亚州圣克拉拉市的NVIDIA公司开发。
在至少一个实施例中，应用程序2901、CUDA运行时2905和设备内核驱动器2908可以分别执行与应用程序2801、运行时2805和设备内核驱动器2806类似的功能，以上结合图28对其进行了描述。在至少一个实施例中，CUDA驱动器2907包括实现CUDA驱动器API 2906的库(libcuda.so)。在至少一个实施例中，类似于由CUDA运行时库(cudart)实现的CUDA运行时API 2904，CUDA驱动器API 2906可以公开但不限于用于存储器管理、执行控制、设备管理、错误处理、同步和/或图形互操作性等的函数。在至少一个实施例中，CUDA驱动器API2906与CUDA运行时API 2904的不同之处在于，CUDA运行时API 2904通过提供隐式初始化、上下文(类似于进程)管理和模块(类似于动态加载的库)管理来简化设备代码管理。与高级CUDA运行时API 2904相反，在至少一个实施例中，CUDA驱动器API 2906是提供对设备的更细粒度控制的低级API，特别是关于上下文和模块加载。在至少一个实施例中，CUDA驱动器API 2906可以公开没有由CUDA运行时API 2904公开的用于上下文管理的函数。在至少一个实施例中，CUDA驱动器API 2906也与语言无关，并且除了支持CUDA运行时API2904之外，还支持例如OpenCL。此外，在至少一个实施例中，包括CUDA运行时2905在内的开发库可被视为与驱动器组件分离，包括用户模式的CUDA驱动器2907和内核模式的设备驱动器2908(有时也称为“显示”驱动器)。
在至少一个实施例中，CUDA库2903可以包括但不限于数学库，深度学习库，并行算法库和/或信号/图像/视频处理库，并行计算应用程序(例如应用程序2901)可以利用这些库。在至少一个实施例中，CUDA库2903可包括数学库，例如cuBLAS库，其是用于执行线性代数运算的基本线性代数子程序(“BLAS”)的实现；用于计算快速傅立叶变换(“FFT”)的cuFFT库，以及用于生成随机数的cuRAND库等。在至少一个实施例中，CUDA库2903可以包括深度学习库，诸如用于深度神经网络的基元的cuDNN库和用于高性能深度学习推理的TensorRT平台等等。
图30示出了根据至少一个实施例的图28的软件栈2800的ROCm实现。在至少一个实施例中，可在其上启动应用程序3001的ROCm软件栈3000包括语言运行时3003，系统运行时3005，thunk 3007，ROCm内核驱动器3008和设备内核驱动器。在至少一个实施例中，ROCm软件栈3000在硬件3009上执行，硬件3009可以包括支持ROCm的GPU，其由加利福尼亚州圣克拉拉市的AMD公司开发。
在至少一个实施例中，应用程序3001可以执行与以上结合图28讨论的应用程序2801类似的功能。另外，在至少一个实施例中，语言运行时3003和系统运行时3005可以执行与以上结合图28讨论的运行时2805类似的功能。在至少一个实施例中，语言运行时3003和系统运行时3005的不同之处在于，系统运行时3005是实现ROCr系统运行时API 3004并利用异构系统架构(“HAS”)运行时API的语言无关运行时。在至少一个实施例中，H28运行时API是一种瘦用户模式API，它公开接口以供访问和与AMD GPU交互，包括用于存储器管理、通过架构分派内核的执行控制、错误处理、系统和代理信息以及运行时初始化和关闭等的函数。在至少一个实施例中，与系统运行时3005相比，语言运行时3003是ROCr系统运行时API3004之上分层的特定于语言的运行时API 3002的实现。在至少一个实施例中，语言运行时API可以包括但不限于可移植异构计算接口(“HIP”)语言运行时API，异构计算编译器(“HCC”)语言运行时API或OpenCL API等等。特别是，HIP语言是C++编程语言的扩展，具有CUDA机制的功能相似版本，并且在至少一个实施例中，HIP语言运行时API包括与以上结合图29讨论的CUDA运行时API 2904相似的函数，例如用于存储器管理、执行控制、设备管理、错误处理和同步等的函数。
在至少一个实施例中，thunk(ROCt)3007是可用于与底层ROCm驱动器3008交互的接口。在至少一个实施例中，ROCm驱动器3008是ROCk驱动器，其是AMDGPU驱动器和H28内核驱动器(amdkfd)的组合。在至少一个实施例中，AMDGPU驱动器是由AMD开发的用于GPU的设备内核驱动器，其执行与以上结合图28讨论的设备内核驱动器2806类似的功能。在至少一个实施例中，H28内核驱动器是允许不同类型的处理器经由硬件特征更有效地共享系统资源的驱动器。
在至少一个实施例中，各种库(未示出)可以被包括在语言运行时3003上方的ROCm软件栈3000中，并且提供与以上结合图29讨论的CUDA库2903相似的功能。在至少一个实施例中，各种库可以包括但不限于数学、深度学习和/或其他库，例如实现与CUDA cuBLAS类似的函数的hipBLAS库，类似于CUDA cuFFT用于计算FFT的rocFFT库等。
图31示出了根据至少一个实施例的图28的软件栈2800的OpenCL实现。在至少一个实施例中，可以在其上启动应用程序3101的OpenCL软件栈3100包括OpenCL框架3105，OpenCL运行时3106和驱动器3107。在至少一个实施例中，OpenCL软件栈3100在不是特定于供应商的硬件2909上执行。在至少一个实施例中，由于由不同厂商开发的设备支持OpenCL，因此可能需要特定的OpenCL驱动器才能与来自此类厂商的硬件进行互操作。
在至少一个实施例中，应用程序3101，OpenCL运行时3106，设备内核驱动器3107和硬件3108可以分别执行与上面结合图28讨论的应用程序2801、运行时2805、设备内核驱动器2806和硬件2807类似的功能。在至少一个实施例中，应用程序3101还包括具有将在设备上执行的代码的OpenCL内核3102。
在至少一个实施例中，OpenCL定义了一种“平台”，其允许主机控制连接到该主机的设备。在至少一个实施例中，OpenCL框架提供平台层API和运行时API，示出为平台API3103和运行时API 3105。在至少一个实施例中，运行时API 3105使用上下文来管理设备上内核的执行。在至少一个实施例中，每个标识的设备可以与各自的上下文相关联，运行时API 3105可以使用该上下文来管理该设备的命令队列、程序对象和内核对象、共享存储器对象等。在至少一个实施例中，平台API 3103公开了允许设备上下文用于选择和初始化设备，经由命令队列将工作提交给设备，以及使得能够进行来自和去往设备的数据传输等的函数。另外，在至少一个实施例中，OpenCL框架提供各种内置函数(未示出)，包括数学函数、关系函数和图像处理函数等。
在至少一个实施例中，编译器3104也被包括在OpenCL框架3105中。在至少一个实施例中，源代码可以在执行应用程序之前被离线编译或者在执行应用程序期间被在线编译。与CUDA和ROCm相反，至少一个实施例中的OpenCL应用程序可以由编译器3104在线编译，编译器3104被包括以代表可以用于将源代码和/或IR代码(例如标准可移植中间表示(“SPIR-V”)代码)编译为二进制代码的任意数量的编译器。可替代地，在至少一个实施例中，可以在执行这样的应用程序之前离线编译OpenCL应用程序。
图32示出了根据至少一个实施例的由编程平台支持的软件。在至少一个实施例中，编程平台3204被配置为支持应用程序3200可以依赖的各种编程模型3203，中间件和/或库3202以及框架3201。在至少一个实施例中，应用程序3200可以是使用例如深度学习框架(例如，MXNet，PyTorch或TensorFlow)实现的AI/ML应用，其可以依赖于诸如cuDNN，NVIDIACollective Communications Library(“NCCL”)”和/或NVIDIA开发人员数据加载库(“DALI”)CUDA库之类的库，以在底层硬件上提供加速的计算。
在至少一个实施例中，编程平台3204可以是以上分别结合图29、图30和图31描述的CUDA、ROCm或OpenCL平台之一。在至少一个实施例中，编程平台3204支持多个编程模型3203，其是底层计算系统的抽象，其允许算法和数据结构的表达。在至少一个实施例中，编程模型3203可以暴露底层硬件的特征以便改善性能。在至少一个实施例中，编程模型3203可以包括但不限于CUDA，HIP，OpenCL，C++加速大规模并行性(“C++AMP”)，开放多处理(“OpenMP”)，开放加速器(“OpenACC”)和/或Vulcan计算(Vulcan Compute)。
在至少一个实施例中，库和/或中间件3202提供编程模型3204的抽象的实现。在至少一个实施例中，这样的库包括可由计算机程序使用并在软件开发期间利用的数据和编程代码。在至少一个实施例中，除了可以从编程平台3204获得的那些之外，这样的中间件还包括向应用程序提供服务的软件。在至少一个实施例中，库和/或中间件3202可以包括但不限于cuBLAS、cuFFT、cuRAND和其他CUDA库，或rocBLAS、rocFFT、rocRAND和其他ROCm库。另外，在至少一个实施例中，库和/或中间件3202可以包括NCCL和ROCm通信集合库(“RCCL”)库，其提供用于GPU的通信例程，用于深度学习加速的MIOpen库和/或用于线性代数、矩阵和向量运算、几何变换、数值求解器以及相关算法的本征库。
在至少一个实施例中，应用程序框架3201依赖于库和/或中间件3202。在至少一个实施例中，每个应用程序框架3201是用于实现应用软件的标准结构的软件框架。回到上面讨论的AI/ML示例，在至少一个实施例中，可以使用框架(诸如Caffe，Caffe2，TensorFlow，Keras，PyTorch或MxNet深度学习框架)来实现AI/ML应用。
图33示出了根据至少一个实施例的编译代码以在图28-31的编程平台之一上执行。在至少一个实施例中，编译器3301接收源代码3300，其包括主机代码以及设备代码两者。在至少一个实施例中，编译器3301被配置为将源代码3300转换为用于在主机上执行的主机可执行代码3302以及用于在设备上执行的设备可执行代码3303。在至少一个实施例中，源代码3300可以在执行应用程序之前离线编译，或者在执行应用程序期间在线编译。
在至少一个实施例中，源代码3300可以包括编译器3301支持的任何编程语言的代码，例如C++、C、Fortran等。在至少一个实施例中，源代码3300可以包括在单源(single-source)文件中，其具有主机代码和设备代码的混合，并在其中指示了设备代码的位置。在至少一个实施例中，单源文件可以是包括CUDA代码的.cu文件或包括HIP代码的.hip.cpp文件。备选地，在至少一个实施例中，源代码3300可以包括多个源代码文件，而不是单源文件，在该单源文件中主机代码和设备代码是分开的。
在至少一个实施例中，编译器3301被配置为将源代码3300编译成用于在主机上执行的主机可执行代码3302和用于在设备上执行的设备可执行代码3303。在至少一个实施例中，编译器3301执行操作，包括将源代码3300解析为抽象系统树(AST)，执行优化以及生成可执行代码。在源代码3300包括单源文件的至少一个实施例中，编译器3301可以将设备代码与主机代码在这种单源文件中分开，将设备代码和主机代码分别编译成设备可执行代码3303和主机可执行代码3302，以及将设备可执行代码3303和主机可执行代码3302在单个文件中链接到一起，如下面关于图34更详细讨论的。
在至少一个实施例中，主机可执行代码3302和设备可执行代码3303可以是任何合适的格式，例如二进制代码和/或IR代码。在CUDA的情况下，在至少一个实施例中，主机可执行代码3302可以包括本地对象代码，而设备可执行代码3303可以包括PTX中间表示的代码。在至少一个实施例中，在ROCm的情况下，主机可执行代码3302和设备可执行代码3303都可以包括目标二进制代码。
图34是根据至少一个实施例的编译代码以在图28-31的编程平台之一上执行的更详细图示。在至少一个实施例中，编译器3401被配置为接收源代码3400，编译源代码3400，并输出可执行文件3408。在至少一个实施例中，源代码3400是单源文件，例如.cu文件，.hip.cpp文件或其他格式的文件，其包括主机代码和设备代码两者。在至少一个实施例中，编译器3401可以是但不限于用于在.cu文件中编译CUDA代码的NVIDIA CUDA编译器(“NVCC”)，或用于在.hip.cpp文件中编译HIP代码的HCC编译器。
在至少一个实施例中，编译器3401包括编译器前端3402，主机编译器3405，设备编译器3406和链接器3409。在至少一个实施例中，编译器前端3402被配置为在源代码3400中将设备代码3404与主机代码3403分开。在至少一个实施例中，设备代码3404由设备编译器3406编译成设备可执行代码3408，如所描述的，其可以包括二进制代码或IR代码。在至少一个实施例中，主机代码3403由主机编译器3405单独地编译成主机可执行代码3407。在至少一个实施例中，对于NVCC，主机编译器3405可以是但不限于输出本机目标代码的通用C/C++编译器，而设备编译器3406可以是但不限于基于低级虚拟机(“LLVM”)的编译器，其将LLVM编译器基础架构分叉，并输出PTX代码或二进制代码。在至少一个实施例中，对于HCC，主机编译器3405和设备编译器3406两者可以是但不限于输出目标二进制代码的基于LLVM的编译器。
在至少一个实施例中，在将源代码3400编译成主机可执行代码3407和设备可执行代码3408之后，链接器3409将主机和设备可执行代码3407和3408在可执行文件3410中链接到一起。在至少一个实施例中，主机和PTX的本机目标代码或设备的二进制代码可以在可执行和可链接格式(“ELF”)文件中链接在一起，该文件是用于存储目标代码的容器格式。
图35示出了根据至少一个实施例的在编译源代码之前转换源代码。在至少一个实施例中，源代码3500通过转换工具3501传递，转换工具3501将源代码3500转换成转换后的源代码3502。在至少一个实施例中，编译器3503用于将转换后的源代码3502编译成主机可执行代码3504和设备可执行代码3405，其过程类似于由编译器3301将源代码3300编译成主机可执行代码3302和设备可执行代码3303的过程，如以上结合图33所讨论的。
在至少一个实施例中，由转换工具3501执行的转换被用于移植(port)源代码3500，以在与最初打算在其上运行的不同的环境中执行。在至少一个实施例中，转换工具3501可以包括但不限于HIP转换器，其用于将用于CUDA平台的CUDA代码“移植(hipify)”为可以在ROCm平台上编译和执行的HIP代码。在至少一个实施例中，源代码3500的转换可以包括：解析源代码3500，并将对由一个编程模型(例如，CUDA)提供的API的调用转换为对由另一编程模型(例如，例如，HIP)提供的API的相应调用，如下面结合图36A和图37更详细地讨论的。返回到移植CUDA代码的示例，在至少一个实施例中，对CUDA运行时API、CUDA驱动器API和/或CUDA库的调用可以被转换为对应的HIP API调用。在至少一个实施例中，由转换工具3501执行的自动转换有时可能是不完整的，需要额外的人工来完全移植源代码3500。
配置GPU用于通用计算
以下各图阐述但不限于根据至少一个实施例的用于编译和执行计算源代码的示例性架构。
图36A示出了根据至少一个实施例的被配置为使用不同类型的处理单元来编译和执行CUDA源代码3610的系统3600。在至少一个实施例中，系统3600包括但不限于CUDA源代码3610，CUDA编译器3650，主机可执行代码3670(1)，主机可执行代码3670(2)，CUDA设备可执行代码3684，CPU 3690，启用CUDA的GPU 3694，GPU 3692，CUDA到HIP转换工具3620，HIP源代码3630，HIP编译器驱动器3640，HCC 3660和HCC设备可执行代码3682。
在至少一个实施例中，CUDA源代码3610是CUDA编程语言的人类可读代码的集合。在至少一个实施例中，CUDA代码是CUDA编程语言的人类可读代码。在至少一个实施例中，CUDA编程语言是C++编程语言的扩展，其包括但不限于定义设备代码以及区分设备代码和主机代码的机制。在至少一个实施例中，设备代码是在编译之后可在设备上并行执行的源代码。在至少一个实施例中，设备可以是针对并行指令处理而优化的处理器，例如启用CUDA的GPU 3690、GPU 3692或另一GPGPU等。在至少一个实施例中，主机代码是在编译后可以在主机上执行的源代码。在至少一个实施例中，主机是针对顺序指令处理而优化的处理器，例如CPU 3690。
在至少一个实施例中，CUDA源代码3610包括但不限于，任意数量(包括零)的全局函数3612，任意数量(包括零)的设备函数3614，任意数量(包括零)的主机函数3616，以及任意数量(包括零)的主机/设备函数3618。在至少一个实施例中，全局函数3612，设备函数3614，主机函数3616和主机/设备函数3618在CUDA源代码3610中可以混合。在至少一个实施例中，每个全局函数3612可在设备上执行并且可从主机调用。因此，在至少一个实施例中，全局函数3612中的一个或更多个可以充当设备的入口点。在至少一个实施例中，每个全局函数3612是内核。在至少一个实施例中以及在一种称为动态并行性的技术中，一个或更多个全局函数3612定义了一内核，该内核可以在设备上执行并且可以从这样的设备调用。在至少一个实施例中，内核在执行期间由设备上的N个不同线程并行执行N次(其中N为任何正整数)。
在至少一个实施例中，CUDA源代码3610包括任意数量的全局函数，设备函数，主机函数和与图形的定义和执行相关联的设备函数。在至少一个实施例中，图的执行独立于图操作数。在至少一个实施例中，所述独立性包括对用于在设备上执行所述图的编译的指令进行的优化的独立性。在至少一个实施例中，所述优化针对可以是针对并行指令处理而优化的处理器的设备，诸如启用CUDA的GPU 3690，GPU 3692或另一GPGPU等。
在至少一个实施例中，每个设备函数3614在设备上执行并且只能从这样的设备调用。在至少一个实施例中，每个主机函数3616在主机上执行并且只能从这样的主机调用。在至少一个实施例中，每个主机/设备函数3616既定义了在主机上可执行并且只能从这样的主机调用的函数的主机版本，也定义了在设备上可执行并且只能从这样的设备调用的函数的设备版本。
在至少一个实施例中，CUDA源代码3610还可包括但不限于对通过CUDA运行时API3602定义的任意数量的函数的任意数量的调用。在至少一个实施例中，CUDA运行时API3602可以包括但不限于在主机上执行的任意数量的函数，用于分配和解除分配设备存储器，在主机存储器和设备存储器之间传输数据，管理具有多个设备的系统等。在至少一个实施例中，CUDA源代码3610还可以包括对在任意数量的其他CUDA API中指定的任意数量的函数的任意数量的调用。在至少一个实施例中，CUDA API可以是被设计为由CUDA代码使用的任何API。在至少一个实施例中，CUDA API包括但不限于CUDA运行时API 3602，CUDA驱动器API，用于任意数量的CUDA库的API等。在至少一个实施例中并且相对于CUDA运行时API3602，CUDA驱动器API是较低级别的API，但可以提供对设备的更细粒度的控制。在至少一个实施例中，CUDA库的示例包括但不限于cuBLAS，cuFFT，cuRAND，cuDNN等。
在至少一个实施例中，CUDA编译器3650编译输入的CUDA代码(例如，CUDA源代码3610)以生成主机可执行代码3670(1)和CUDA设备可执行代码3684。在至少一个实施例中，CUDA编译器3650是NVCC。在至少一个实施例中，主机可执行代码3670(1)是在CPU 3690上可执行的输入源代码中包括的主机代码的编译版本。在至少一个实施例中，CPU 3690可以是针对顺序指令处理而优化的任何处理器。
在至少一个实施例中，CUDA设备可执行代码3684是在启用CUDA的GPU 3694上可执行的输入源代码中包括的设备代码的编译版本。在至少一个实施例中，CUDA设备可执行代码3684包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3684包括但不限于IR代码，例如PTX代码，该IR代码在运行时被设备驱动器进一步编译为用于特定目标设备(例如，启用CUDA的GPU 3694)的二进制代码。在至少一个实施例中，启用CUDA的GPU3694可以是针对并行指令处理而优化并且支持CUDA的任何处理器。在至少一个实施例中，启用CUDA的GPU 3694由加利福尼亚州圣克拉拉市的NVIDIA公司开发。
在至少一个实施例中，CUDA到HIP转换工具3620被配置为将CUDA源代码3610转换成功能上相似的HIP源代码3630。在至少一个实施例中，HIP源代码3630是HIP编程语言的人类可读代码的集合。在至少一个实施例中，HIP代码是HIP编程语言的人类可读代码。在至少一个实施例中，HIP编程语言是C++编程语言的扩展，其包括但不限于CUDA机制的功能上相似的版本，用于定义设备代码并区分设备代码和主机代码。在至少一个实施例中，HIP编程语言可以包括CUDA编程语言的功能的子集。在至少一个实施例中，例如，HIP编程语言包括但不限于定义全局函数3612的机制，但是这样的HIP编程语言可能缺乏对动态并行性的支持，因此，在HIP代码中定义的全局函数3612仅可从主机调用。
在至少一个实施例中，HIP源代码3630包括但不限于任意数量(包括零)的全局函数3612，任意数量(包括零)的设备函数3614，任意数量(包括零)的主机函数3616以及任意数量(包括零)的主机/设备函数3618。在至少一个实施例中，HIP源代码3630还可以包括对在HIP运行时API 3632中指定的任意数量的函数的任意数量的调用。在一个实施例中，HIP运行时API 3632包括但不限于CUDA运行时API 3602中包括的函数的子集的功能上相似的版本。在至少一个实施例中，HIP源代码3630还可以包括对在任意数量的其他HIP API中指定的任意数量的函数的任意数量的调用。在至少一个实施例中，HIP API可以是被设计为供HIP代码和/或ROCm使用的任何API。在至少一个实施例中，HIP API包括但不限于HIP运行时API 3632，HIP驱动器API，用于任意数量的HIP库的API，用于任意数量的ROCm库的API等。
在至少一个实施例中，CUDA到HIP转换工具3620将CUDA代码中的每个内核调用从CUDA语法转换为HIP语法，并将CUDA代码中的任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。在至少一个实施例中，CUDA调用是对在CUDA API中指定的函数的调用，并且HIP调用是对在HIP API中指定的函数的调用。在至少一个实施例中，CUDA到HIP转换工具3620将对在CUDA运行时API 3602中指定的函数的任意数量的调用转换为对在HIP运行时API 3632中指定的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3620是被称为hipify-perl的工具，其执行基于文本的转换过程。在至少一个实施例中，CUDA到HIP转换工具3620是被称为hipify-clang的工具，相对于hipify-perl，其执行更复杂且更鲁棒的转换过程，该过程涉及使用clang(编译器前端)解析CUDA代码，然后转换得到的符号。在至少一个实施例中，除了由CUDA到HIP转换工具3620执行的那些修改之外，将CUDA代码正确地转换成HIP代码可能还需要修改(例如，手动编辑)。
在至少一个实施例中，HIP编译器驱动器3640是确定目标设备3646，然后配置与目标设备3646兼容的编译器以编译HIP源代码3630的前端。在至少一个实施例中，目标设备3646是针对并行指令处理而优化的处理器。在至少一个实施例中，HIP编译器驱动器3640可以以任何技术上可行的方式确定目标设备3646。
在至少一个实施例中，如果目标设备3646与CUDA兼容(例如，启用CUDA的GPU3694)，则HIP编译器驱动器3640生成HIP/NVCC编译命令3642。在至少一个实施例中并且结合图36B更详细地描述的，HIP/NVCC编译命令3642配置CUDA编译器3650以使用但不限于HIP到CUDA转换头和CUDA运行时库来编译HIP源代码3630。在至少一个实施例中并且响应于HIP/NVCC编译命令3642，CUDA编译器3650生成主机可执行代码3670(1)和CUDA设备可执行代码3684。
在至少一个实施例中，如果目标设备3646与CUDA不兼容，则HIP编译器驱动器3640生成HIP/HCC编译命令3644。在至少一个实施例中并且如结合图36C更详细地描述的，HIP/HCC编译命令3644配置HCC 3660以使用HCC头和HIP/HCC运行时库编译HIP源代码3630。在至少一个实施例中并且响应于HIP/HCC编译命令3644，HCC 3660生成主机可执行代码3670(2)和HCC设备可执行代码3682。在至少一个实施例中，HCC设备可执行代码3682是HIP源代码3630中包含的可在GPU 3692上执行的设备代码的编译版本。在至少一个实施例中，GPU3692可以是针对并行指令处理而优化的、与CUDA不兼容且与HCC兼容的任何处理器。在至少一个实施例中，GPU 3692由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，GPU 3692是不启用CUDA的GPU 3692。
在至少一个实施例中，HIP源代码3630包括任意数量的全局函数，设备函数，主机函数和与图形的定义和执行相关联的设备函数。在至少一个实施例中，图的执行独立于图操作数。在至少一个实施例中，所述独立性包括对用于在设备上执行所述图的编译的指令进行的优化的独立性。在至少一个实施例中，所述优化针对可以是针对并行指令处理而优化的处理器的设备，诸如启用CUDA的GPU 3690，GPU 3692或另一GPGPU等。
仅出于说明性目的，在图36A中描绘了在至少一个实施例中可以实现为编译CUDA源代码3610以在CPU 3690和不同设备上执行的三个不同流程。在至少一个实施例中，直接CUDA流程编译CUDA源代码3610以在CPU 3690和启用CUDA的GPU 3694上执行，而无需将CUDA源代码3610转换为HIP源代码3630。在至少一个实施例中，间接CUDA流程将CUDA源代码3610转换为HIP源代码3630，然后编译HIP源代码3630以在CPU 3690和启用CUDA的GPU 3694上执行。在至少一个实施例中，CUDA/HCC流程将CUDA源代码3610转换为HIP源代码3630，然后编译HIP源代码3630以在CPU 3690和GPU 3692上执行。
可以通过虚线和一系列气泡注释A1-A3描绘可以在至少一个实施例中实现的直接CUDA流程。在至少一个实施例中，并且如气泡注释A1所示，CUDA编译器3650接收CUDA源代码3610和配置CUDA编译器3650以编译CUDA源代码3610的CUDA编译命令3648。在至少一个实施例中，直接CUDA流程中使用的CUDA源代码3610是用CUDA编程语言编写的，该CUDA编程语言基于除C++之外的其他编程语言(例如C，Fortran，Python，Java等)。在至少一个实施例中，并且响应于CUDA编译命令3648，CUDA编译器3650生成主机可执行代码3670(1)和CUDA设备可执行代码3684(用气泡注释A2表示)。在至少一个实施例中并且如用气泡注释A3所示，主机可执行代码3670(1)和CUDA设备可执行代码3684可以分别在CPU 3690和启用CUDA的GPU3694上执行。在至少一个实施例中，CUDA设备可执行代码3684包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3684包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
可以通过虚线和一系列气泡注释B1-B6来描述可以在至少一个实施例中实现的间接CUDA流程。在至少一个实施例中并且如气泡注释B1所示，CUDA到HIP转换工具3620接收CUDA源代码3610。在至少一个实施例中并且如气泡注释B2所示，CUDA到HIP转换工具3620将CUDA源代码3610转换为HIP源代码3630。在至少一个实施例中并如气泡注释B3所示，HIP编译器驱动器3640接收HIP源代码3630，并确定目标设备3646是否启用了CUDA。
在至少一个实施例中并且如气泡注释B4所示，HIP编译器驱动器3640生成HIP/NVCC编译命令3642，并将HIP/NVCC编译命令3642和HIP源代码3630两者都发送到CUDA编译器3650。在至少一个实施例中并且如结合图36B更详细地描述的，HIP/NVCC编译命令3642配置CUDA编译器3650以使用但不限于HIP到CUDA转换头和CUDA运行时库来编译HIP源代码3630。在至少一个实施例中并且响应于HIP/NVCC编译命令3642，CUDA编译器3650生成主机可执行代码3670(1)和CUDA设备可执行代码3684(用气泡注释B5表示)。在至少一个实施例中并且如气泡注释B6所示，主机可执行代码3670(1)和CUDA设备可执行代码3684可以分别在CPU 3690和启用CUDA的GPU 3694上执行。在至少一个实施例中，CUDA设备可执行代码3684包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3684包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
可以通过实线和一系列气泡注释C1-C6来描述可以在至少一个实施例中实现的CUDA/HCC流程。在至少一个实施例中并且如气泡注释C1所示，CUDA到HIP转换工具3620接收CUDA源代码3610。在至少一个实施例中并且如气泡注释C2所示，CUDA到HIP转换工具3620将CUDA源代码3610转换为HIP源代码3630。在至少一个实施例中并且如气泡注释C3所示，HIP编译器驱动器3640接收HIP源代码3630，并确定目标设备3646未启用CUDA。
在至少一个实施例中，HIP编译器驱动器3640生成HIP/HCC编译命令3644，并且将HIP/HCC编译命令3664和HIP源代码3630两者发送到HCC 3660(用气泡注释C4表示)。在至少一个实施例中并且如结合图36C更详细地描述的，HIP/HCC编译命令3664配置HCC 3660以使用但不限于HCC头和HIP/HCC运行时库编译HIP源代码3630。在至少一个实施例中并且响应于HIP/HCC编译命令3644，HCC 3660生成主机可执行代码3670(2)和HCC设备可执行代码3682(用气泡注释C5表示)。在至少一个实施例中并且如气泡注释C6所示，主机可执行代码3670(2)和HCC设备可执行代码3682可以分别在CPU 3690和GPU 3692上执行。
在至少一个实施例中，在将CUDA源代码3610转换为HIP源代码3630之后，HIP编译器驱动器3640可随后用于生成用于启用CUDA的GPU 3694或GPU 3692的可执行代码，而无需将CUDA重新执行为HIP转换工具3620。在至少一个实施例中，CUDA到HIP转换工具3620将CUDA源代码3610转换为HIP源代码3630，然后将其存储在存储器中。在至少一个实施例中，HIP编译器驱动器3640然后配置HCC 3660以基于HIP源代码3630生成主机可执行代码3670(2)和HCC设备可执行代码3682。在至少一个实施例中，HIP编译器驱动器3640随后配置CUDA编译器3650以基于存储的HIP源代码3630生成主机可执行代码3670(1)和CUDA设备可执行代码3684。
图36B示出了根据至少一个实施例的被配置为使用CPU 3690和启用CUDA的GPU3694来编译和执行图36A的CUDA源代码3610的系统3604。在至少一个实施例中，系统3604包括但不限于CUDA源代码3610，CUDA到HIP转换工具3620，HIP源代码3630，HIP编译器驱动器3640，CUDA编译器3650，主机可执行代码3670(1)，CUDA设备可执行代码3684，CPU 3690和启用CUDA的GPU 3694。
在至少一个实施例中并且如本文先前结合图36A所描述的，CUDA源代码3610包括但不限于任意数量(包括零)的全局函数3612，任意数量(包括零)的设备函数3614，任意数量(包括零)的主机函数3616以及任意数量(包括零)的主机/设备函数3618。在至少一个实施例中，CUDA源代码3610还包括但不限于对在任意数量的CUDA API中指定的任意数量的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3620将CUDA源代码3610转换成HIP源代码3630。在至少一个实施例中，CUDA到HIP转换工具3620将CUDA源代码3610中的每个内核调用从CUDA语法转换为HIP语法，并将CUDA源代码3610中任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。
在至少一个实施例中，HIP编译器驱动器3640确定目标设备3646是启用CUDA的，并且生成HIP/NVCC编译命令3642。在至少一个实施例中，然后HIP编译器驱动器3640经由HIP/NVCC编译命令3642配置CUDA编译器3650以编译HIP源代码3630。在至少一个实施例中，作为配置CUDA编译器3650的一部分，HIP编译器驱动器3640提供对HIP到CUDA转换头3652的访问。在至少一个实施例中，HIP到CUDA转换头3652将任意数量的HIP API中指定的任意数量的机制(例如，函数)转换为任意数量的CUDA API中指定的任意数量的机制。在至少一个实施例中，CUDA编译器3650将HIP到CUDA转换头3652与对应于CUDA运行时API 3602的CUDA运行时库3654结合使用，以生成主机可执行代码3670(1)和CUDA设备可执行代码3684。在至少一个实施例中，然后可以分别在CPU 3690和启用CUDA的GPU 3694上执行主机可执行代码3670(1)和CUDA设备可执行代码3684。在至少一个实施例中，CUDA设备可执行代码3684包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3684包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
图36C示出了根据至少一个实施例的系统3606，该系统3606被配置为使用CPU3690和未启用CUDA的GPU 3692来编译和执行图36A的CUDA源代码3610。在至少一个实施例中，系统3606包括但不限于CUDA源代码3610，CUDA到HIP转换工具3620，HIP源代码3630，HIP编译器驱动器3640，HCC 3660，主机可执行代码3670(2)，HCC设备可执行代码3682，CPU3690和GPU 3692。
在至少一个实施例中，并且如本文先前结合图36A所描述的，CUDA源代码3610包括但不限于任意数量(包括零)的全局函数3612，任意数量(包括零)的设备函数3614，任意数量(包括零)的主机函数3616以及任意数量(包括零)的主机/设备函数3618。在至少一个实施例中，CUDA源代码3610还包括但不限于对在任意数量的CUDA API中指定的任意数量的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3620将CUDA源代码3610转换成HIP源代码3630。在至少一个实施例中，CUDA到HIP转换工具3620将CUDA源代码3610中的每个内核调用从CUDA语法转换为HIP语法，并将源代码3610中任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。
在至少一个实施例中，HIP编译器驱动器3640随后确定目标设备3646不是启用CUDA的，并生成HIP/HCC编译命令3644。在至少一个实施例中，然后HIP编译器驱动器3640配置HCC 3660以执行HIP/HCC编译命令3644，从而编译HIP源代码3630。在至少一个实施例中，HIP/HCC编译命令3644将HCC 3660配置为使用但不限于HIP/HCC运行时库3658和HCC头3656来生成主机可执行代码3670(2)和HCC设备可执行代码3682。在至少一个实施例中，HIP/HCC运行时库3658对应于HIP运行时API 3632。在至少一个实施例中，HCC头3656包括但不限于用于HIP和HCC的任意数量和类型的互操作性机制。在至少一个实施例中，主机可执行代码3670(2)和HCC设备可执行代码3682可以分别在CPU 3690和GPU 3692上执行。
图37示出了根据至少一个实施例的由图36C的CUDA到HIP转换工具3620转换的示例性内核。在至少一个实施例中，CUDA源代码3610将给定内核被设计为解决的总体问题划分为可以使用线程块独立解决的相对粗糙的子问题。在至少一个实施例中，每个线程块包括但不限于任意数量的线程。在至少一个实施例中，每个子问题被划分为相对细小的部分(pieces)，这些部分可以由线程块中的线程协作并行地解决。在至少一个实施例中，线程块内的线程可以通过共享存储器共享数据并通过同步执行以协调存储器访问来协作。
在至少一个实施例中，CUDA源代码3610将与给定内核相关联的线程块组织成线程块的一维、二维或三维网格。在至少一个实施例中，每个线程块包括但不限于任意数量的线程，并且网格包括但不限于任意数量的线程块。
在至少一个实施例中，内核是使用“__global__”声明说明符(specifier)定义的设备代码中的函数。在至少一个实施例中，使用CUDA内核启动语法3710来指定针对给定内核调用执行内核的网格的尺寸以及相关联的流。在至少一个实施例中，CUDA内核启动语法3710被指定为“KernelName<<<GridSize，BlockSize，SharedMemorySize，Stream>>>(KernelArguments)；”。在至少一个实施例中，执行配置语法是“<<<...>>>”构造，其被插入在内核名称(“KernelName”)和内核参数的括号列表(“KernelArguments”)之间。在至少一个实施例中，CUDA内核启动语法3710包括但不限于CUDA启动函数语法而不是执行配置语法。
在至少一个实施例中，“GridSize”是dim3类型的，并且指定网格的尺寸和大小。在至少一个实施例中，类型dim3是CUDA定义的结构，其包括但不限于无符号整数x，y和z。在至少一个实施例中，如果未指定z，则z默认为1。在至少一个实施例中，如果未指定y，则y默认为1。在至少一个实施例中，网格中的线程块的数量等于GridSize.x、GridSize.y和GridSize.z的乘积。在至少一个实施例中，“BlockSize”是dim3类型的，并且指定每个线程块的尺寸和大小。在至少一个实施例中，每线程块的线程数等于BlockSize.x、BlockSize.y和BlockSize.z的乘积。在至少一个实施例中，给定执行内核的每个线程唯一的线程ID，该线程ID可通过内置变量(例如“threadIdx”)在内核内访问。
在至少一个实施例中，关于CUDA内核启动语法3710，“SharedMemorySize”是一可选参数，它指定共享存储器中除静态分配的存储器外，针对给定内核调用为每个线程块动态分配的字节数。在至少一个实施例中并且关于CUDA内核启动语法3710，SharedMemorySize默认为零。在至少一个实施例中并且关于CUDA内核启动语法3710，“流”是可选的参数，其指定相关联的流并且默认为零以指定默认流。在至少一个实施例中，流是按顺序执行的命令序列(其可能由不同的主机线程发出)。在至少一个实施例中，不同的流可以相对于彼此无序地或同时地执行命令。
在至少一个实施例中，CUDA源代码3610包括但不限于用于示例性内核“MatAdd”的内核定义和主函数。在至少一个实施例中，主函数是在主机上执行的主机代码，并且包括但不限于使内核MatAdd在设备上执行的内核调用。在至少一个实施例中，如图所示，内核MatAdd将大小为NxN的两个矩阵A和B相加，其中N为正整数，并将结果存储在矩阵C中。在至少一个实施例中，主函数将threadsPerBlock变量定义为16x 16，numBlocks变量为N/16xN/16。在至少一个实施例中，然后主函数指定内核调用“MatAdd<<<numBlocks，threadsPerBlock>>>(A，B，C)；”。在至少一个实施例中，并且根据CUDA内核启动语法3710，使用尺寸为N/16×N/16的线程块网格来执行内核MatAdd，其中每个线程块的尺寸为16×16。在至少一个实施例中，每个线程块包括256个线程，创建具有足够块的网格以使每个矩阵元素具有一个线程，并且该网格中的每个线程执行内核MatAdd以执行一个逐对的加法。
在至少一个实施例中，在将CUDA源代码3610转换成HIP源代码3630的同时，CUDA到HIP转换工具3620将CUDA源代码3610中的每个内核调用从CUDA内核启动语法3710转换成HIP内核启动语法3720，并将源代码3610中的任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。在至少一个实施例中，HIP内核启动语法3720被指定为“hipLaunchKernelGGL(KernelName,GridSize,BlockSize,SharedMemorySize,Stream,KernelArguments)；”。在至少一个实施例中，KernelName，GridSize，BlockSize，ShareMemorySize，Stream和KernelArguments中的每一个在HIP内核启动语法3720中具有与在CUDA内核启动语法3710中(本文先前描述)相同的含义。在至少一个实施例中，参数SharedMemorySize和Stream在HIP内核启动语法3720中是必需的，而在CUDA内核启动语法3710中是可选的。
在至少一个实施例中，除了使内核MatAdd在设备上执行的内核调用之外，图37中描绘的HIP源代码3630的一部分与图37中描绘的CUDA源代码3610的一部分相同。在至少一个实施例中，在HIP源代码3630中定义内核MatAdd，具有与在CUDA源代码3610中定义内核MatAdd相同的“__global__”声明说明符。在至少一个实施例中，在HIP源代码3630中的内核调用是“hipLaunchKernelGGL(MatAdd，numBlocks，threadsPerBlock，0、0，A，B，C)；”，而CUDA源代码3610中的相应内核调用是“MatAdd<<<numBlocks，threadsPerBlock>>>(A，B，C)；”。
图38更详细地示出了根据至少一个实施例的图36C的未启用CUDA的GPU 3692。在至少一个实施例中，GPU 3692由圣塔克拉拉市的AMD公司开发。在至少一个实施例中，GPU3692可以被配置为以高度并行的方式执行计算操作。在至少一个实施例中，GPU 3692被配置为执行图形管线操作，诸如绘制命令、像素操作、几何计算以及与将图像渲染到显示器相关联的其他操作。在至少一个实施例中，GPU 3692被配置为执行与图形无关的操作。在至少一个实施例中，GPU 3692被配置为执行与图形有关的操作和与图形无关的操作两者。在至少一个实施例中，GPU 3692可以被配置为执行HIP源代码3630中包括的设备代码。
在至少一个实施例中，GPU 3692包括但不限于任意数量的可编程处理单元3820，命令处理器3810，L2高速缓存3822，存储器控制器3870，DMA引擎3880(1)，系统存储器控制器3882，DMA引擎3880(2)和GPU控制器3884。在至少一个实施例中，每个可编程处理单元3820包括但不限于工作负载管理器3830和任意数量的计算单元3840。在至少一个实施例中，命令处理器3810读取来自一个或更多个命令队列(未示出)的命令，并将命令分发给工作负载管理器3830。在至少一个实施例中，对于每个可编程处理单元3820，相关的工作负载管理器3830将工作分发给包括在可编程处理单元3820中的计算单元3840。在至少一个实施例中，每个计算单元3840可以执行任意数量的线程块，但是每个线程块在单个计算单元3840上执行。在至少一个实施例中，工作组是线程块。
在至少一个实施例中，每个计算单元3840包括但不限于任意数量的SIMD单元3850和共享存储器3860。在至少一个实施例中，每个SIMD单元3850实现SIMD架构并且被配置为并行执行操作。在至少一个实施例中，每个SIMD单元3850包括但不限于向量ALU 3852和向量寄存器文件3854。在至少一个实施例中，每个SIMD单元3850执行不同的线程束。在至少一个实施例中，线程束是一组线程(例如16个线程)，其中线程束中的每个线程属于单个线程块，并且被配置为基于单个指令集来处理不同的数据集。在至少一个实施例中，可以使用预测来禁用线程束中的一个或更多个线程。在至少一个实施例中，通道是线程。在至少一个实施例中，工作项是线程。在至少一个实施例中，波前是线程束。在至少一个实施例中，线程块中的不同波前可一起同步并经由共享存储器3860进行通信。
在至少一个实施例中，可编程处理单元3820被称为“着色引擎”。在至少一个实施例中，除了计算单元3840之外，每个可编程处理单元3820还包括但不限于任意数量的专用图形硬件。在至少一个实施例中，每个可编程处理单元3820包括但不限于任意数量(包括零)的几何处理器，任意数量(包括零)的光栅化器，任意数量(包括零)的渲染后端，工作负载管理器3830和任意数量的计算单元3840。
在至少一个实施例中，计算单元3840共享L2高速缓存3822。在至少一个实施例中，L2高速缓存3822被分区。在至少一个实施例中，GPU 3692中的所有计算单元3840可访问GPU存储器3890。在至少一个实施例中，存储器控制器3870和系统存储器控制器3882促进GPU3692与主机之间的数据传输，并且DMA引擎3880(1)使能GPU 3692与此主机之间的异步存储器传输。在至少一个实施例中，存储器控制器3870和GPU控制器3884促进GPU 3692与其他GPU 3692之间的数据传输，并且DMA引擎3880(2)使能GPU 3692与其他GPU 3692之间的异步存储器传输。
在至少一个实施例中，GPU 3692包括但不限于任意数量和类型的系统互连，该系统互连促进在GPU 3692内部或外部的任意数量和类型的直接或间接链接的组件之间的数据和控制传输。在至少一个实施例中，GPU 3692包括但不限于耦合到任意数量和类型的外围设备的任意数量和类型的I/O接口(例如，PCIe)。在至少一个实施例中，GPU 3692可以包括但不限于任意数量(包括零)的显示引擎和任意数量(包括零)的多媒体引擎。在至少一个实施例中，GPU 3692实现了存储器子系统，该存储器子系统包括但不限于任意数量和类型的存储器控制器(例如，存储器控制器3870和系统存储器控制器3882)以及专用于一个组件或在多个组件之间共享的存储器设备(例如，共享存储器3860)。在至少一个实施例中，GPU3692实现了高速缓存子系统，该高速缓存子系统包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存3822)，每个高速缓存存储器可以是私有的或在任意数量的组件(例如，SIMD单元3850，计算单元3840和可编程处理单元3820)之间共享。
图39示出了根据至少一个实施例的示例性CUDA网格3920的线程如何被映射到图38的不同计算单元3840。在至少一个实施例中，并且仅出于说明目的，网格3920具有BX乘以BY乘以1的GridSize和TX乘以TY乘以1的BlockSize。因此，在至少一个实施例中，网格3920包括但不限于(BX*BY)线程块3930，每个线程块3930包括但不限于(TX*TY)线程3940。线程3940在图39中被描绘为弯曲箭头。
在至少一个实施例中，网格3920被映射到可编程处理单元3820(1)，该可编程处理单元3820(1)包括但不限于计算单元3840(1)-3840(C)。在至少一个实施例中并且如图所示，将(BJ*BY)线程块3930映射到计算单元3840(1)，并且将其余线程块3930映射到计算单元3840(2)。在至少一个实施例中，每个线程块3930可以包括但不限于任意数量的线程束，并且每个线程束被映射到图38的不同的SIMD单元3850。
在至少一个实施例中，给定线程块3930中的线程束可以一起同步并通过关联的计算单元3840中包括的共享存储器3860进行通信。例如并且在至少一个实施例中，线程块3930(BJ，1)中的线程束可以一起同步并通过共享存储器3860(1)进行通信。例如并且在至少一个实施例中，线程块3930(BJ+1，1)中的线程束可以一起同步并通过共享存储器3860(2)进行通信。
其他变型在本公开的精神内。因此，尽管公开的技术易于进行各种修改和替代构造，但是某些示出的其实施例在附图中示出并且已经在上面进行了详细描述。然而，应理解，无意将公开内容限制为所公开的一种或更多种特定形式，而是相反，其意图是涵盖落入如所附权利要求书所定义的本公开内容的精神和范围内的所有修改、替代构造和等同物。
除非另有说明或显然与上下文矛盾，否则在描述所公开的实施例的上下文中(特别是在所附权利要求的上下文中)，术语“一”和“一个”和“该”以及类似指代的使用应被解释为涵盖单数和复数，而不是作为术语的定义。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”应被解释为开放式术语(意味着“包括但不限于”)。术语“连接”(在未经修改时指的是物理连接)应解释为部分或全部包含在内、附接到或连接在一起，即使有某些介入。除非本文另外指出，否则本文中对数值范围的引用仅旨在用作分别指代落入该范围内的每个单独值的简写方法，并且每个单独值都被并入说明书中，就如同其在本文中被单独叙述一样。除非另外指出或与上下文矛盾，否则术语“集”(例如“项目集”)或“子集”的使用应解释为包括一个或更多个成员的非空集合。此外，除非另外指出或与上下文矛盾，否则术语相应集的“子集”不一定表示对应集的适当子集，而是子集和对应集可以相等。
除非以其他方式明确指出或与上下文明显矛盾，否则诸如“A，B和C中的至少一个”或“A，B与C中的至少一个”形式的短语之类的连接语在上下文中理解为通常用来表示项目、条款等，其可以是A或B或C，也可以是A和B和C集的任何非空子集。例如，在具有三个成员的集的说明性示例中，连接短语“A，B和C中的至少一个”和“A，B与C中的至少一个”是指以下任意集：{A}，{B}，{C}，{A，B}，{A，C}，{B，C}，{A，B，C}。因此，这种连接语言通常不旨在暗示某些实施例要求存在A中的至少一个，B中的至少一个和C中的至少一个。另外，除非另有说明或与上下文矛盾，否则术语“多个”表示复数的状态(例如，“多个项目”表示多个项目)。多个项目中项目的数量至少为两个，但如果明确指示或通过上下文指示，则可以更多。此外，除非另有说明或从上下文中可以清楚得知，否则短语“基于”是指“至少部分基于”而不是“仅基于”。
除非本文另外指出或与上下文明显矛盾，否则本文描述的过程的操作可以任何合适的顺序执行。在至少一个实施例中，诸如本文所述的那些过程(或其变形和/或其组合)之类的过程在配置有可执行指令的一个或更多个计算机系统的控制下执行，并且被实现为代码(例如，可执行指令，一个或更多个计算机程序或一个或更多个应用程序)，该代码通过硬件或其组合在一个或更多个处理器上共同执行。在至少一个实施例中，代码以例如计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个指令。在至少一个实施例中，计算机可读存储介质是非暂时性计算机可读存储介质，其排除了暂时性信号(例如，传播的瞬态电或电磁传输)，但包括非暂时性数据存储电路(例如，缓冲区、高速缓存和队列)。在至少一个实施例中，代码(例如，可执行代码或源代码)被存储在其上存储有可执行指令的一组一个或更多个非暂时性计算机可读存储介质(或用于存储可执行指令的其他存储器)上，该可执行指令在由计算机系统的一个或更多个处理器执行时(即，作为被执行的结果)，使得计算机系统执行本文所述的操作。在至少一个实施例中，一组非暂时性计算机可读存储介质包括多个非暂时性计算机可读存储介质，并且多个非暂时性计算机可读存储介质中的个体非暂时性存储介质中的一个或更多个缺少全部代码，而是多个非暂时性计算机可读存储介质共同存储全部代码。在至少一个实施例中，可执行指令被执行，以使得不同的指令由不同的处理器执行，例如，非暂时性计算机可读存储介质存储指令，并且主中央处理单元(“CPU”)执行一些指令，而图形处理单元(“GPU”)执行其他指令。在至少一个实施例中，计算机系统的不同组件具有单独的处理器，并且不同的处理器执行指令的不同子集。
因此，在至少一个实施例中，计算机系统被配置为实现单独地或共同地执行本文所述的过程的操作的一个或更多个服务，并且这样的计算机系统被配置有使能实施操作的适用的硬件和/或软件。此外，实现本公开的至少一个实施例的计算机系统是单个设备，并且在另一实施例中是分布式计算机系统，其包括以不同方式操作的多个设备，使得分布式计算机系统执行本文所述的操作，并且使得单个设备不执行所有操作。
本文提供的任何和所有示例或示例性语言(例如，“诸如”)的使用仅旨在更好地阐明本公开的实施例，并且不对公开的范围构成限制，除非另有要求。说明书中的任何语言都不应被解释为表示任何未要求保护的要素对于实践公开内容是必不可少的。
本文引用的所有参考文献，包括出版物、专利申请和专利，均通过引用并入本文，其程度就如同每个参考文献被单独且具体地指示为以引用的方式并入本文并且其全部内容在本文中阐述一样。
在说明书和权利要求中，可以使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语可能不旨在作为彼此的同义词。相反，在特定示例中，“连接”或“耦合”可用于指示两个或更多个元件彼此直接或间接物理或电接触。“耦合”也可能意味着两个或更多个元素彼此不直接接触，但仍彼此协作或交互。
除非另有明确说明，否则可以理解，在整个说明书中，诸如“处理”、“计算”、“计算”、“确定”等之类的术语，是指计算机或计算系统或类似的电子计算设备的动作和/或过程，其将计算系统的寄存器和/或存储器中表示为物理量(例如电子)的数据处理和/或转换为类似表示为计算系统的存储器、寄存器或其他此类信息存储、传输或显示设备中的物理量的其他数据。
以类似的方式，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据并将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或存储器的一部分。作为非限制性示例，“处理器”可以是CPU或GPU。“计算平台”可以包括一个或更多个处理器。如本文所使用的，“软件”进程可以包括例如随时间执行工作的软件和/或硬件实体，诸如任务、线程和智能代理。同样，每个过程可以指代多个过程，以连续地或间歇地顺序地或并行地执行指令。术语“系统”和“方法”在本文中可以互换使用，只要系统可以体现一种或更多种方法，并且方法可以被认为是系统。
在本文件中，可以参考获得、获取、接收或将模拟或数字数据输入子系统、计算机系统或计算机实现的机器中。可以通过多种方式来完成获得、获取、接收或输入模拟和数字数据的过程，例如通过接收作为函数调用或对应用程序编程接口的调用的参数的数据。在一些实现方式中，可以通过经由串行或并行接口传输数据来完成获得、获取、接收或输入模拟或数字数据的过程。在另一实现方式中，可以通过经由计算机网络将数据从提供实体传输到获取实体来完成获得、获取、接收或输入模拟或数字数据的过程。也可以参考提供、输出、传送、发送或呈现模拟或数字数据。在各种示例中，提供、输出、传送、发送或呈现模拟或数字数据的过程可以通过将数据作为函数调用的输入或输出参数、应用程序编程接口或进程间通信机制的参数进行传输来实现。
尽管上面的讨论阐述了所描述的技术的示例实现，但是其他架构可以用于实现所描述的功能，并且旨在落入本公开的范围内。此外，尽管出于讨论的目的在上面定义了具体的职责分配，但是根据情况，可以以不同的方式分配和划分各种功能和职责。
此外，尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求书所要求保护的主题不必限于所描述的特定特征或动作。而是，公开了特定的特征和动作作为实现权利要求的示例性形式。

Claims (31)

1.一种处理器，包括：一个或更多个电路，用于独立于由图操作的一个或更多个操作数来多次执行所述图，其中当执行所述图不同次数时，所述一个或更多个操作数中的至少一个是不同的。
2.根据权利要求1所述的处理器，其中所述图是计算统一架构(“CUDA”)图和OpenCL图或可移植异构计算界面(“HIP”)图中的至少一个。
3.根据权利要求1所述的处理器，其中当使用不同的所述一个或更多个操作数执行所述图不同次数时，对执行所述图的优化保持在原位。
4.根据权利要求1所述的处理器，其中在第一次执行所述图之前，对所述图进行优化，以用于在处理单元上执行。
5.根据权利要求4所述的处理器，其中当使用不同的所述一个或更多个操作数执行所述图不同次数时，所述图保持优化，以用于在所述处理单元上执行。
6.根据权利要求1所述的处理器，其中所述一个或更多个操作数包括：当所述图被第一次执行时，由所述图操作的第一缓冲区，以及当所述图被第二次执行时，由所述图操作的不同于所述第一缓冲区的第二缓冲区。
7.根据权利要求1所述的处理器，所述一个或更多个电路用于确定能够使用不同的所述一个或更多个操作数来执行所述图，而无需改变用于执行所述图的拓扑。
8.根据权利要求1所述的处理器，所述一个或更多个电路用于使用少于阈值量的计算容量来确定所述图的部分能够被重新优化，以使用不同的所述一个或更多个操作数。
9.一种机器可读介质，其上存储有指令集，所述指令集如果由一个或更多个处理器执行，则使得所述一个或更多个处理器至少：
独立于由图操作的一个或更多个操作数来多次执行所述图，其中当执行所述图不同次数时，所述一个或更多个操作数中的至少一个是不同的。
10.根据权利要求9所述的机器可读介质，其中所述图是CUDA图、OpenGL图或HIP图中的至少一个。
11.根据权利要求9所述的机器可读介质，其中所述一个或更多个操作数包括：当所述图被第一次执行时，由所述图操作的第一缓冲区，以及当所述图被第二次执行时，由所述图操作的不同于所述第一缓冲区的第二缓冲区。
12.根据权利要求9所述的机器可读介质，其中所述指令集如果由一个或更多个处理器执行，则使得所述一个或更多个处理器至少：
确定能够使用不同的所述一个或更多个操作数来执行所述图，而无需改变用于执行所述图的拓扑。
13.根据权利要求9所述的机器可读介质，其中所述指令集如果由一个或更多个处理器执行，则使得所述一个或更多个处理器至少：
基于所述一个或更多个操作数的第一集合，生成用于第一次执行所述图的优化指令；以及
使用所述优化指令，使用所述一个或更多个操作数的第二集合第二次执行所述图。
14.根据权利要求13所述的机器可读介质，其中所述指令集如果由一个或更多个处理器执行，则使得所述一个或更多个处理器至少：
使用少于阈值量的计算容量来确定所述优化指令的部分能够被重新优化。
15.根据权利要求9所述的机器可读存储介质，其中应用程序编程接口禁止对与执行拓扑的改变相关联的所述图的修改。
16.根据权利要求9所述的机器可读存储介质，其中应用程序编程接口禁止对与成本超过阈值量的重新优化相关联的所述图的修改。
17.一种系统，包括：
一个或更多个处理器，用于独立于由图操作的一个或更多个操作数来多次执行所述图，其中当执行所述图不同次数时，所述一个或更多个操作数中的至少一个是不同的。
18.根据权利要求17所述的系统，其中所述图是CUDA图、OpenCL图或HIP图中的至少一个。
19.根据权利要求17所述的系统，其中所述一个或更多个操作数包括：当所述图被第一次执行时，由所述图操作的第一缓冲区，以及当所述图被第二次执行时，由所述图操作的不同于所述第一缓冲区的第二缓冲区。
20.根据权利要求17所述的系统，其中所述一个或更多个处理器用于确定能够使用不同的所述一个或更多个操作数来执行所述图，而无需改变用于执行所述图的拓扑。
21.根据权利要求17所述的系统，所述一个或更多个处理器用于：
基于所述一个或更多个操作数的第一集合，生成用于第一次执行所述图的优化指令；以及
使用所述优化指令，使用所述一个或更多个操作数的第二集合第二次执行所述图。
22.根据权利要求21所述的系统，所述一个或更多个处理器用于：
使用少于阈值量的计算容量来确定所述优化指令能够被重新优化。
23.根据权利要求17所述的系统，所述一个或更多个处理器用于禁止对与执行拓扑的改变相关联的所述图的修改。
24.根据权利要求17所述的系统，所述一个或更多个处理器用于禁止对与成本超过阈值量的重新优化相关联的所述图的修改。
25.一种系统，包括：
存储器，其包括第一缓冲区和第二缓冲区；以及
至少一个处理器，用于独立于由图操作的一个或更多个操作数来多次执行所述图，其中当所述图第一次被执行时，所述一个或更多个操作数包括所述第一缓冲区，并且当所述图第二次被执行时，所述一个或更多个操作数包括所述第二缓冲区。
26.根据权利要求25所述的系统，其中所述图至少部分地基于所述第一缓冲区被优化。
27.根据权利要求26所述的系统，其中至少部分基于所述第一缓冲区操作的所述图的优化被用于第二次执行所述图。
28.根据权利要求25所述的系统，其中所述图是CUDA图。
29.根据权利要求28所述的系统，其中所述图包括多个CUDA内核。
30.根据权利要求25所述的系统，其中在第一次执行所述图之前，所述图一旦被实例化则被优化。
31.根据权利要求25所述的系统，其中所述图针对在所选处理单元上执行而被优化。
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