CN115018718A - 用于高动态范围成像应用的使用色调增益函数的色调管理 - Google Patents

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CN115018718A CN202210203808.4A CN202210203808A CN115018718A CN 115018718 A CN115018718 A CN 115018718A CN 202210203808 A CN202210203808 A CN 202210203808A CN 115018718 A CN115018718 A CN 115018718A
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Abstract

公开了用于高动态范围成像应用的使用色调增益函数的色调管理。一种用于对图像数据执行有效色调管理的装置、系统和技术。在实施例中，生成与输入图像的一组色调范围相对应的一组对比度增益曲线。随后可通过至少将对应的对比度增益曲线应用于输入图像的色调范围来生成输出图像。

Description

用于高动态范围成像应用的使用色调增益函数的色调管理
背景技术
高动态范围成像(HDRI)包括生成高动态范围(HDR)的图像数据的技术。也就是说，HDRI提供最大可能像素值(例如，最大可能亮度值)与最小可能像素值(例如，最小可能亮度值)的增加比率。较小亮度值的像素呈现为编码图像的较暗(例如，较黑)区域，而较大亮度值的像素呈现为图像的较亮(例如，较白)区域。由于最大亮度值与最小亮度值的增强比率，并且当在具有足够渲染增加的动态范围(DR)的能力的设备上显示时，HDR图像可以提供更多细节和对比度，并且因此对于人类观看者而言可以看起来更真实和自然。此外，这些HDR图像的增加的对比度和细节可改善各个图像处理任务(诸如识别图像中的实体或对象)的结果。例如，当适当地渲染时，以HDR图像数据编码的场景的图像可能具有更高的细节和对比度，从而使得能够通过图像处理软件在场景中进行更准确的对象检测。
用于色调映射HDR图像数据的常规方法可能由于不适当的色调和对比度处理而导致图像的饱和和/或裁剪，这可能导致数据丢失和/或检测失败。而且，在控制HDR图像和/或由色调映射的HDR图像数据编码的图像的亮度时，各种图像处理技术可降低与HDRI相关联的许多视觉益处，例如，使HDR图像和/或色调映射的HDR图像显示为看起来“洗掉”、不那么现实、或者不那么详细。
附图说明
将参考附图描述各个技术，在附图中：
图1示出了根据至少一个实施例的用于向输入图像的离散色调区域应用单独的色调增益函数的示例方法；
图2示出了根据至少一个实施例的用于向输入图像的离散色调区域应用单独的色调增益函数的示例方法；
图3示出了根据至少一个实施例的至少部分地基于输入图像生成的示例直方图；
图4示出了根据至少一个实施例的用于使用不同尺度计算对比度值的示例方法；
图5示出了根据至少一个实施例的示例对比度图像；
图6示出了根据至少一个实施例的用于确定输入图像的离散色调区域的对比度增益曲线的示例方法；
图7示出了根据至少一个实施例的针对输入图像的离散色调区域的示例对比度增益曲线；
图8示出了根据至少一个实施例的用于对比度映射的示例方法；
图9示出了根据至少一个实施例的示例全局色调映射曲线；
图10示出了根据至少一个实施例的用于生成输出图像的示例方法；
图11示出了根据至少一个实施例的示例数据中心；
图12示出了根据至少一个实施例的处理系统；
图13示出了根据至少一个实施例的计算机系统；
图14示出了根据至少一个实施例的系统；
图15示出了根据至少一个实施例的示例集成电路；
图16示出了根据至少一个实施例的计算系统；
图17示出了根据至少一个实施例的APU；
图18示出了根据至少一个实施例的CPU；
图19示出了根据至少一个实施例的示例加速器集成切片；
图20A-20B示出了根据至少一个实施例的示例图形处理器；
图21A示出了根据至少一个实施例的图形核心；
图21B示出了根据至少一个实施例的GPGPU；
图22A示出了根据至少一个实施例的并行处理器；
图22B示出了根据至少一个实施例的处理集群；
图22C示出了根据至少一个实施例的图形多处理器；
图23示出了根据至少一个实施例的图形处理器；
图24示出了根据至少一个实施例的处理器；
图25示出了根据至少一个实施例的处理器；
图26示出了根据至少一个实施例的图形处理器核心；
图27示出了根据至少一个实施例的PPU；
图28示出了根据至少一个实施例的GPC；
图29示出了根据至少一个实施例的流式多处理器；
图30示出了根据至少一个实施例的编程平台的软件栈；
图31示出了根据至少一个实施例的图30的软件栈的CUDA实现；
图32示出了根据至少一个实施例的图30的软件栈的ROCm实现；
图33示出了根据至少一个实施例的图30的软件栈的OpenCL实现；
图34示出了根据至少一个实施例的由编程平台支持的软件；
图35示出了根据至少一个实施例的在图30-33的编程平台上执行的编译代码；
图36示出了根据至少一个实施例的在图30-33的编程平台上执行的更详细的编译代码；
图37示出了根据至少一个实施例的在编译源代码之前转换源代码；
图38A示出了根据至少一个实施例的被配置为使用不同类型的处理单元来编译和执行CUDA源代码的系统；
图38B示出了根据至少一个实施例的被配置为使用CPU和启用CUDA的GPU来编译和执行图38A的CUDA源代码的系统；
图38C示出了根据至少一个实施例的被配置为使用CPU和未启用CUDA的GPU来编译和执行图38A的CUDA源代码的系统；
图39示出了根据至少一个实施例的由图38C的CUDA到HIP转换工具转换的示例内核；
图40更详细地示出了根据至少一个实施例的图38C的未启用CUDA的GPU；
图41示出了根据至少一个实施例的示例CUDA网格的线程如何被映射到图40的不同计算单元；以及
图42示出了根据至少一个实施例的如何将现有CUDA代码迁移至数据并行C++代码。
具体实施方式
本公开的实施例涉及具有多个色调增益函数的有效色调管理。公开了确定HDR图像数据内的一组区域的系统和方法，其中，将单独的色调增益函数应用于该一组区域中的特定区域。
与常规系统(如以上所描述的那些)相比，将单独的色调增益函数应用于HDR图像数据的离散色调区域最小化了色调和对比度增强的负面影响，如饱和、裁剪和/或缺乏对比度。在各个实施例中，针对表示HDR图像数据内的色调范围的多个色调键确定最佳色调增益函数。在一个示例中，这些色调范围包括阴影、中间色调和高亮范围。这些色调范围可以表示图像内的局部区域，并且可以将特定色调增益函数应用于这些局部区域。
在各个实施例中，HDR图像处理管线包括统计分析器、对比度计算器、对比度增益曲线生成器、对比度映射和全局色调映射。如下文更详细描述的，可并行地、串行或其组合地执行HDR图像处理管线的操作。例如，可在执行全局色调映射之前或之后执行包括统计分析器、对比度计算器、对比度增益曲线生成器和局部对比度映射的局部对比度处理。
下文更详细描述的统计分析器可以处理HDR图像数据以确定HDR图像数据的各个统计值。在实施例中，统计分析器对表示HDR图像数据的直方图进行处理以生成多个色调范围、针对每个色调范围的均值和针对每个色调范围的方差。在一个示例中，HDR图像数据被划分为三个色调范围：阴影范围、中间色调范围和高亮范围，其中阴影范围表示较低的百分之十(例如，直方图中表示的像素的数量)，高亮范围表示较高的百分之十，并且中间色调范围表示HDR图像数据在阴影范围和高亮范围之间的部分。在各个实施例中，多个范围和/或相关联的均值作为输入被提供给对比度增益曲线生成器，如以下更详细描述的。
在实施例中，对比度计算器确定输入图像与参考色调图像之间的色调差，该色调差通过高斯尺度空间中的平滑因子缩放。此外，可至少部分地基于不同尺度生成多个对比度图像。在各个实施例中，确定输入图像的像素的亮度值，然后使用高斯内核对亮度值进行平滑以生成经平滑的亮度值。然后，可通过至少比较亮度值与经平滑的亮度值来生成对比度图像。在一个示例中，对比度图像包括正值和负值。
在各个实施例中，对比度增益曲线生成器针对由统计分析器生成的色调范围生成一组对比度增益曲线。此外，各个控制参数可被应用于一组对比度增益曲线中的对比度增益曲线以及被应用于可以是一组对比度增益曲线中的对比度增益曲线的组合的全局对比度增益曲线。此外，在各个实施例中，基于场景条件(例如，夜间或低光图像)来调整这些控制因子。返回上述示例，生成三个增益曲线：阴影对比度增益曲线、高亮对比度增益曲线和中间色调对比度增益曲线。在各个实施例中，至少部分地基于色调范围的平均值和表示由统计分析器根据色调范围分布生成的高斯曲线的西格玛(sigma)来确定对比度增益曲线。通常，对比度增益曲线是输入色调值的函数，用于产生用于该色调值的对应增益。
在各个实施例中，对比度映射将对比度增益曲线应用于由对比度计算器生成的对比度图像以生成经调整的对比度图像。在一个示例中，这些经调整的对比度图像被组合以创建最终对比度图像。在一些实施例中，最终对比度图像与全局色调映射的输出合并。在其他实施例中，在执行局部色调映射之前，将全局色调映射应用于输入图像。输出图像(例如，最终对比度图像或与全局色调映射图像合并的最终对比度图像)可以用作目标检测算法或其他图像处理算法的输入。在其他实施例中，简单地生成输出图像，以便为人类用户创建更吸引人的图像。
图1示出了其中单独的色调增益函数被应用于HDR图像和/或HDR图像数据的离散色调区域以生成输出图像的方法100。在图1所示的示例中，使用包括但不限于统计分析器106、对比度增益曲线生成108、对比度计算器110、对比度映射112和全局色调映射104的过程的若干函数来处理输入图像102以产生输出图像120。输入图像102可以是表示待显示的某物的数据，如由图像捕获设备(例如，数码相机)捕获的场景、由自动化过程生成的某物(例如，用于在视频游戏或动画电影中显示)、和/或待显示的其他数据。在实施例中，输入图像102被格式化为位图文件，尽管本公开的技术可以适用于其他格式的输入图像，如联合图像专家组(JPEG)、以及图形交换格式(GIF)、便携式网络图形(PNG)。本公开中所描述的方法和操作适用于二维图像以及三维图像(例如，动画、电影、视频游戏和其他图像数据)。此外，如图1中所示，与对输入图像102的离散色调区域应用单独的色调增益函数并行地将全局色调映射104应用于输入图像102，并且将两个结果图像(例如，全局色调映射104和局部色调映射的结果)进行组合(在图1中由加号表示)以生成输出图像120。如本公开中所描述，组合图像包括各种操作，例如合并图像、对图像的像素值(例如，亮度值和/或RGB值)应用数学变换、增加、减去或以其他方式修改像素值，或组合两个或两个以上图像的其他方法。可替代地，如以下结合图2更详细描述的，在执行局部色调映射之前，将全局色调映射104应用于输入图像102。如在本公开中所描述的，局部色调映射可以指向输入图像102的离散色调区域应用单独的色调增益函数的过程。
本公开中所描述的方法(包括图1、图2、图4、图6、图8和图10)包括可以使用硬件、固件和/或软件的任何组合来执行的计算过程。例如，各个功能可以通过处理器执行存储在存储器中的指令来实现。在各个实施例中，这些图的元素包括存储在存储器中的源代码或其他可执行指令，当由计算设备的处理器执行该源代码或其他可执行指令时，使计算设备执行以下描述的操作。这些方法中的每一个还可以被体现为存储在计算机存储介质上的计算机可用指令。仅举几例，所述方法可由独立应用、服务或托管服务(独立或与其他托管服务组合)或到另一产品的插件提供。然而，这些方法可以另外地或可替代地由任何一个系统或系统的任何组合来执行，这些系统包括但不限于在此描述的那些系统。此外，上述方法的操作可以省略、以不同顺序执行、并行执行或串行和并行的组合。
返回图1，统计分析器106确定在对比度增益曲线生成108和全局色调映射104期间使用的统计数据和关键值。如以下结合图3更详细地描述的，在实施例中，统计分析器106至少部分地基于输入图像102生成直方图。对比度计算器110确定包含一组局部对比度值的对比度图像，其中所述一组局部对比度值中的局部对比度值对应于输入图像102内的特定像素位置。在一个示例中，由对比度计算器110至少部分地基于从输入图像获得的图像数据而给输入图像的每个像素位置分配局部对比度值。下面结合图4更详细地描述对比度计算器110的各种操作。
在实施例中，对比度增益曲线生成108生成被应用于从对比度计算器110获得的对比度图像的对比度增益传递函数。此外，从统计分析器106获得的数据(例如，输入图像102的直方图)可以用于确定在对比度增益曲线生成108期间生成的对比度增益曲线。在实施例中，在对比度映射112期间，离散对比度增益曲线被应用于对比度图像(例如，对比度计算器110的输出)。如以下结合图8更详细描述的，在各个实施例中，在对比度映射112期间，离散色调函数可以至少部分地基于代表性局部像素而被应用于不同的色调区域。
在实施例中，统计分析器106包括输入图像102的统计数据分析的过程。在一个示例中，估计输入图像102的统计数据并将其呈现在直方图中。在另一示例中，统计数据直接从输入图像102或其他统计表示来计算。在各个实施例中，统计数据和/或关键统计数据包括中间色调平均值、高亮平均值、阴影平均值和方差。在一个示例中，这些值由以下等式界定：
Figure BDA0003530633970000071
Figure BDA0003530633970000072
Figure BDA0003530633970000073
Figure BDA0003530633970000074
在以上等式中，R是直方图边缘的一组索引。例如，RS定义阴影色调的范围。此外，变量m、h和s分别对应于中间色调平均值、高亮平均值和阴影平均值。尽管以上等式包括三个单独的范围(例如，中间色调、高亮和阴影)，但是统计分析器106可以将输入图像102细分为任意数量的范围并且生成对应的关键统计数据。返回以上示例等式，e[n]及k[n]表示索引n上的边缘值及e[n]的直方图边缘上的像素的数目。如以下结合图3更详细描述的，在各个实施例中，由统计分析器106生成的此关键统计数据描绘于图中，其中基本曲线是具有3倍西格玛的标准偏差(std)和中间色调(m)的平均值的代表性高斯函数。此外，如以下结合图6更详细描述的，在对比度增益曲线生成108期间，可使用具有不同西格玛和平均值的关键统计数据。
图2示出了其中将单独的色调增益函数应用于HDR图像和/或HDR图像数据的离散色调区域以生成输出图像的方法200。在图2所示的示例中，输入图像202使用包括但不限于统计分析器206、对比度增益曲线生成208、对比度计算器210、对比度映射212和全局色调映射204的过程的若干函数来处理，以产生输出图像220。此外，如图2所示，在对全局色调映射204的结果(或输出)的离散色调区域应用单独的色调增益函数之前应用全局色调映射204。
在各个实施例中，在将全局色调映射204应用于输入图像202之后，将所得图像作为输入提供给统计分析器206、对比度计算器210，并且执行对比度映射212。此外，(例如，在执行输入图像202的全局色调映射204之后)所产生的图像与将单独的色调增益函数(例如，以下结合图6更详细描述的对比度增益曲线)应用于所产生的图像的离散色调区域的结果相组合。换言之，对比度增益曲线被确定并应用于全局色调映射204的第一结果以生成第二结果(例如，应用局部色调映射的图像)，并且通过至少组合第一结果和第二结果来生成输出图像220，在图2中以加号示出。
图3是示出根据一个实施例的由统计分析器至少部分地基于输入图像生成的统计数据和/或关键统计数据的示例图表300。在实施例中，曲线302表示输入图像的直方图，曲线306表示输入图像的累积直方图，曲线304表示高斯函数，曲线302下方的区域308表示输入图像的下百分之十(例如，基于输入图像的像素的亮度值)，并且曲线302下方的区域310表示输入图像的上百分之十(例如，基于输入图像的像素的亮度值)。此外，308和310之间(例如，在值e[Ns]和e[Nh]之间)的区域表示输入图像的剩余部分。尽管如所描绘的，图表300使用百分之十的值用于上限和下限范围，但是可以根据本公开修改该值。例如，各种照明情形(例如，夜间图像、低光图像、高亮图像、图像内的反射对象、图像内的移动对象等)、应用、敏感度或其他因素可要求调整这些值(例如，范围的均匀分布)。此外，输入图像可被划分为多于三个区域。
如图表300中所示出的，s表示阴影色调平均值，m表示中间色调平均值，并且h表示高亮平均值。在各个实施例中，这些值(例如，x轴)表示输入图像的像素的亮度值。在各个实施例中，至少部分地基于输入图像的像素的颜色值(例如，RGB)来确定这些亮度值。在图3的示例中，零表示输入图像的较暗部分，一表示输入图像的较亮部分。如下文更详细描述的，s、m和h值包括由统计分析器至少部分地基于输入图像确定的关键统计数据。
图4示出了根据一个实施例的其中对比度计算器被应用于输入图像以生成色调图像的方法400。对比度被定义为输入和参考色调图像之间的色调差，其由高斯尺度空间中的平滑因子缩放。如图4所示，输入图像402作为输入提供给对比度计算器。输入图像402可以包括如上所述的HDR图像。此外，在各个实施例中，至少部分地基于输入图像402生成色调图像404。例如，至少部分地基于一等式来确定输入图像402的像素的亮度值，例如，针对由以下等式表示的输入图像的RGB值的BT.709颜色编码：
Y(x，y)＝0.2126×RGB(x，y，1)+0.7152×RGB(x，y，D+0.0722×RGB(x，y，3)。
然而，可以结合本公开使用图像亮度的各个其他表示。如下面结合图5所示，在各种实施例中，参考色调图像至少部分地基于不同的t值而变换成尺度空间表示406A和406B。在实施例中，尺度空间表示406A和406B的等式被描述为：
Yt(x，y)＝Y(x，y，t)＝Y(x，y)*g(x,y,t)
在以上等式中，Yt是通过Y(x,y)与具有标准偏差(t)的高斯内核g(x,y,t)的卷积定义的尺度空间表示(例如，406A和406B)。在各个实施例中，尺度空间表示406A和406B使亮度值平滑，如图5所示。以这种方式，以不同尺度生成多个对比度图像以重新生成多个尺度空间表示406A和406B。在各种实施例中，比较这些尺度空间表示406A和406B(例如，亮度值被减去，如图4中示出为减号符号)以生成一组对比度图408A和408B。
图5示出了根据一个实施例的其中至少部分地基于上述方法400生成对比度图像的实施例500。在实施例中，输入色调图像502用于生成尺度空间表示504。例如，尺度空间表示504通过至少将以上等式应用于输入色调图像502来生成，通过Y(x,y)与具有标准偏差(t)的高斯内核g(x,y,t)的卷积来定义，其中t＝32。另外，如上所述，输入色调图像502可被转换或以其他方式修改为包括输入图像的亮度值像素或其子集。
在各个实施例中，生成具有各种t值的多个尺度空间表示。例如，本公开中描述的生成HDR图像的计算设备通过至少将以上等式应用于具有多个不同t值的输入色调图像502来产生多个尺度空间表示。在实施例中，将输入色调图像502与尺度空间表示504进行比较以生成对比度图像506。在示例中，对比度图像506包括图像的特定像素的正对比度值和负对比度值。在一个示例中，灰度用于表示对比度图像506中的正对比度和/或负对比度。此外，在此示例中，对比度的量值与饱和度成比例，其中白色表示零对比度。
图6示出了根据实施例的其中至少部分地基于统计数据生成一组对比度曲线的方法600。如图6所示，生成三个对比度增益曲线。在一个示例中，这三个对比度增益曲线然后被一组控制参数616修改、合并在一起，并且一组控制参数616中的最终控制参数然后被用于修改合并的曲线。在各个实施例中，输入图像602(例如，上述输入图像102)被提供给统计分析器606(例如，上述统计分析器106)。此外，如上所述，统计分析器606至少部分地基于输入图像602确定统计数据，诸如阴影平均值、高亮平均值和中间色调平均值。尽管图6中仅示出了三个对比度曲线，但可至少部分地基于输入图像的离散部分确定任何数量的对比度增益曲线。例如，为了适应不同的对比度水平，可以至少部分地基于应用的目的来改变对比度增益曲线的数目。
返回至图6，各个表示色调区域的对比度增益曲线由对应的等式定义。例如，中间色调对比度增益曲线生成608、阴影对比度增益曲线生成610和高亮对比度增益曲线生成612由以下等式定义：
中间色调对比度增益曲线：mcurve(y)＝mgain×Gaussian(m，Sm)
高亮对比度增益曲线生成：hcurve(y)＝hgain×Gaussian(h，Sh)
阴影对比度增益曲线：scurve(y)＝sgain×Gaussian(S，Ss)
在以上等式中，m、h和s包括上述关键统计数据，其中这些值表示输入图像602的离散色调区域的平均值(例如，阴影平均值、高亮平均值和中间色调平均值)。此外，Sm、Sh和Ss包括表示高斯曲线的西格玛值，其中由统计分析器606根据离散色调区域内的值的分布基于标准偏差(如上定义的std)对其进行调整。
如图6所示，一组控制参数616包括中间色调增益618、阴影增益620、高亮增益622和强度624。在各个实施例中，这些控制参数包括用于修改对比度增益曲线的一组值。例如，用户至少部分地基于特定应用(诸如摄影、对象/人检测、低光图像或其他应用)来定义一组控制参数616。返回至以上等式，mgain、hgain、以及sgain表示中间色调增益618、高亮增益622、以及阴影增益620。在各个实施例中，这些值是用于定义对应的对比度增益曲线(例如，中间色调对比度增益曲线生成608、阴影对比度增益曲线生成610和高亮对比度增益曲线生成612)的最大幅度的缩放因子。在一个示例中，至少部分地基于来自输入图像602的场景条件来确定控制参数616。
在实施例中，对比度增益曲线的最大幅度可以通过可扩展的对比度空间量与特定色调区域的充分扩展的固有对比度的比率来定义，其中充分扩展的固有对比度可以表达为图像的可能最大对比度与相邻色调区域之间的有限对比度的加权组合(w)。此外，在一些实施例中，至少部分地基于输入图像602的统计特性(例如，输入图像602的直方图的模态和偏度)自适应地调整权重值w。例如，示出单个色调分布和该直方图中的较高偏度的图像具有低色调和高色调两者共存于相同局部区域的较高可能性。在此示例中，w需要被设定为较低，使得对比度的估计变得更接近对比度的全范围(例如，高亮区域到阴影区域)。在另一示例中，如果图像具有在其直方图中示出的多模态，则可以将w设定为比单个色调高，以改善色调分布中的分离度和降低不同的色调交叉的机会。在各种实施例中，一组控制参数616适应有限范围内的最大对比度，下面结合图7显示为h_to_max和s_to_min。在实施例中，w可以用w∝(模态×1/偏度)的约束形式化。
在又一其他实施例中，对比度增益曲线不限于这些等式，并且可以采用确定增益曲线的任何其他方法。例如，根据本公开，可以使用用于生成如下增益曲线的方法：其包含足够量的代表性色调区域并且确保一个色调区域与至少一个其他色调区域有区别，在边界上具有平滑过渡。在各个实施例中，在施加对应的控制参数(例如，中间色调增益618、阴影增益620、高亮度增益622)之后，将中间色调对比度增益曲线生成608、阴影对比度增益曲线生成610和高亮对比度增益曲线生成612合并在一起(在图6中用“x”示出)。合并对比度增益曲线614生成图7中所示的组合的对比度增益曲线。
图7示出了根据一个实施例的至少部分地基于输入图像确定的一组对比度增益曲线的示例图700。图700示出图像的直方图708、阴影对比度增益曲线702、中间色调对比度增益曲线704、高亮对比度增益曲线706以及组合的对比度增益曲线710。在各个实施例中，如以上结合图6所描述的确定阴影对比度增益曲线702、中间色调对比度增益曲线704和高亮对比度增益曲线706。在实施例中，至少部分地基于以下等式来确定组合的对比度增益曲线710：
G(y)＝Po(P1×Scurve(y)+P2×mcurve(y)+P3×Scurve(y))
在以上等式中，P0、P1、P2和P3定义控制参数，诸如以上结合图6描述的那些控制参数。在一个示例中，P1是阴影增益参数，P2是中间色调增益参数，P3是高亮增益参数，并且P0是强度参数，如上所述。如上所述，在各种实施例中，尽管结合图7描述了四个对比度增益曲线，但是输入图像可被划分为具有对应的对比度增益曲线的任何数量的离散区域。
图8示出了根据一个实施例的其中应用一组对比度曲线来缩放输入图像的空间表示以生成对比度图像的方法800。在各个实施例中，对比度增益曲线是输入色调值的函数，以产生由对比度增益曲线定义的对应增益。此外，如图8所示，在实施例中，对比度增益曲线802A和802B被应用于尺度空间表示804A和804B，以产生对比度增益图810A和810B。在一个示例中，使用如上所述的方法600来生成对比度增益曲线802A和802B。另外，在各个实施例中，尺度空间表示804A和804B如上文所描述地至少部分地基于Y(x,y)与具有标准偏差(t)的高斯内核g(x,y,t)的卷积而生成。
在实施例中，对比度增益图810A和810B至少部分地基于输入色调值来定义色调值和由对比度增益曲线802A和802B定义的对应增益，所述对比度增益曲线802A和802B由以下等式定义：
GM(x，y，t)＝G(Y(x，y，t))
在图8所示的示例中，然后将对比度增益图810A和810B应用(在图8中以“x”示出)于对应的对比度图像806A和806B。在各个实施例中，使用如上所述的方法400生成对比度图像806A和806B。例如，对比度增益图GM(x，y，t)被应用于对比度图像的对比度图像C(x，y，t)像素。在各种实施例中，作为将对比度增益图810A和810B应用于对比度图像806A和806B的结果，生成经调整的对比度图像812A和812B。如上所述，经调整的对比度图像812A和812B指示通过将对比度增益曲线802A和802B应用于输入色调值(例如，在尺度空间表示804A和804B中指示的色调值)而产生的色调值。
在实施例中，如图8中所示，多个对比度图像(例如，经调整的对比度图像812A和812B)相加在一起，由“+”指示。在一个示例中，通过以下等式来定义将经调整的对比度图像812A和812B相加：
Figure BDA0003530633970000131
在以上等式中，CF定义通过至少对针对一组t值的一组经调整的对比度图像(例如，经调整的对比度图像812A和812B)相加生成的最终对比度图像814。
图9示出了根据一个实施例的应用于图像的全局色调图的示例图900。图900示出了全局色调映射曲线902，在各个实施例中，该曲线被应用于输入图像的值。在一个示例中，将全局色调映射曲线应用于输入图像的亮度值。确定全局色调映射并将其应用于输入图像的过程在2019年7月30日提交的名称为“增强型高动态范围成像和色调映射(ENHANCEDHIGH-DYNAMIC-RANGE IMAGING AND TONE MAPPING)”的美国专利申请No.16/526902中被定义，将其通过引用并入，如同全面阐述。
图10示出了根据一个实施例的其中通过至少将最终对比度图像1014与全局色调映射1004组合来生成输出图像1020的方法1000。例如，如上所述，对比度图像CF(x，y)(例如，最终对比度图像814)与将全局色调映射应用于输入图像的结果合并(在图10中用“+”符号表示)。在一个示例中，输入图像包括上面结合图1描述的输入图像102。在各个实施例中，输出图像1020指示对HDR图像的离散色调区域应用单独的色调增益函数的结果。
在以下描述中，阐述了许多具体细节以便提供对至少一个实施例的更透彻理解。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节中的一个或更多个的情况下实践本发明构思。
数据中心
图11示出了根据至少一个实施例的示例数据中心1100。在至少一个实施例中，数据中心1100包括但不限于数据中心基础设施层1110、框架层1120、软件层1130和应用层1140。
在至少一个实施例中，如图11所示，数据中心基础设施层1110可以包括资源协调器1112、分组的计算资源1114和节点计算资源(“节点C.R.”)1116(1)-1116(N)，其中“N”代表任何完整的正整数。在至少一个实施例中，节点C.R.1116(1)-1116(N)可以包括但不限于任意数量的中央处理单元(“CPU”)或其他处理器(包括加速器、现场可编程门阵列(“FPGA”)、图形处理器等)，存储器设备(例如动态只读存储器)，存储设备(例如固态硬盘或磁盘驱动器)，网络输入/输出(“NW I/O”)设备，网络交换机，虚拟机(“VM”)，电源模块和冷却模块等。在至少一个实施例中，节点C.R.1116(1)-1116(N)中的一个或更多个节点C.R.可以是具有一个或更多个上述计算资源的服务器。
在至少一个实施例中，分组的计算资源1114可以包括容纳在一个或更多个机架内的节点C.R.的单独分组(未示出)，或者容纳在各个地理位置的数据中心内的许多机架(也未示出)。分组的计算资源1114内的节点C.R.的单独分组可以包括可以被配置或分配为支持一个或更多个工作负载的分组的计算、网络、内存或存储资源。在至少一个实施例中，可以将包括CPU或处理器的几个节点C.R.分组在一个或更多个机架内，以提供计算资源来支持一个或更多个工作负载。在至少一个实施例中，一个或更多个机架还可以包括任意数量的电源模块、冷却模块和网络交换机，以任意组合。
在至少一个实施例中，资源协调器1112可以配置或以其他方式控制一个或更多个节点C.R.1116(1)-1116(N)和/或分组的计算资源1114。在至少一个实施例中，资源协调器1112可以包括用于数据中心1100的软件设计基础结构(“SDI”)管理实体。在至少一个实施例中，资源协调器1112可以包括硬件、软件或其某种组合。
在至少一个实施例中，如图11所示，框架层1120包括但不限于作业调度器1132、配置管理器1134、资源管理器1136和分布式文件系统1138。在至少一个实施例中，框架层1120可以包括支持软件层1130的软件1152和/或应用程序层1140的一个或更多个应用程序1142的框架。在至少一个实施例中，软件1152或应用程序1142可以分别包括基于Web的服务软件或应用程序，例如由Amazon Web Services，Google Cloud和Microsoft Azure提供的服务或应用程序。在至少一个实施例中，框架层1120可以是但不限于一种免费和开放源软件网络应用框架，例如可以利用分布式文件系统1138来进行大范围数据处理(例如“大数据”)的Apache SparkTM(以下称为“Spark”)。在至少一个实施例中，作业调度器1132可以包括Spark驱动器，以促进对数据中心1100的各个层所支持的工作负载进行调度。在至少一个实施例中，配置管理器1134可以能够配置不同的层，例如软件层1130和包括Spark和用于支持大规模数据处理的分布式文件系统1138的框架层1120。在至少一个实施例中，资源管理器1136能够管理映射到或分配用于支持分布式文件系统1138和作业调度器1132的集群或分组计算资源。在至少一个实施例中，集群或分组计算资源可以包括数据中心基础设施层1110上的分组的计算资源1114。在至少一个实施例中，资源管理器1136可以与资源协调器1112协调以管理这些映射的或分配的计算资源。
在至少一个实施例中，包括在软件层1130中的软件1152可以包括由节点C.R.1116(1)-1116(N)的至少一部分，分组计算资源1114和/或框架层1120的分布式文件系统1138使用的软件。一种或更多种类型的软件可以包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软件和流视频内容软件。
在至少一个实施例中，应用层1140中包括的一个或更多个应用程序1142可以包括由节点C.R.1116(1)-1116(N)的至少一部分、分组的计算资源1114和/或框架层1120的分布式文件系统1138使用的一种或更多种类型的应用程序。一种或更多种类型的应用程序可以包括但不限于CUDA应用程序。
在至少一个实施例中，配置管理器1134、资源管理器1136和资源协调器1112中的任何一个可以基于以任何技术上可行的方式获取的任意数量和类型的数据来实现任意数量和类型的自我修改动作。在至少一个实施例中，自我修改动作可以减轻数据中心1100的数据中心操作员做出可能不好的配置决定并且可以避免数据中心的未充分利用和/或执行差的部分。
基于计算机的系统
以下各图提出但不限于可用于实现至少一个实施例的示例的基于计算机的系统。
图12示出了根据至少一个实施例的处理系统1200。在至少一个实施例中，系统1200包括一个或更多个处理器1202和一个或更多个图形处理器1208，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器1202或处理器核心1207的服务器系统。在至少一个实施例中，处理系统1200是结合在片上系统(SoC)集成电路内的处理平台，以用于移动、手持或嵌入式设备。
在至少一个实施例中，处理系统1200可以包括或结合在基于服务器的游戏平台中，包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持游戏控制台或在线游戏控制台。在至少一个实施例中，处理系统1200是移动电话、智能电话、平板计算设备或移动互联网设备。在至少一个实施例中，处理系统1200还可包括与可穿戴设备耦合或集成在可穿戴设备中，例如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备。在至少一个实施例中，处理系统1200是电视或机顶盒设备，其具有一个或更多个处理器1202以及由一个或更多个图形处理器1208生成的图形界面。
在至少一个实施例中，一个或更多个处理器1202每个包括一个或更多个处理器核心1207，以处理指令，该指令在被执行时执行针对系统和用户软件的操作。在至少一个实施例中，一个或更多个处理器核心1207中的每一个被配置为处理特定指令集1209。在至少一个实施例中，指令集1209可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)，或通过超长指令字(VLIW)进行计算。在至少一个实施例中，多个处理器核心1207可以各自处理不同的指令集1209，该指令集1209可以包括有助于仿真其他指令集的指令。在至少一个实施例中，处理器核心1207还可以包括其他处理设备，例如数字信号处理器(DSP)。
在至少一个实施例中，处理器1202包括高速缓存存储器(cache)1204。在至少一个实施例中，处理器1202可以具有单个内部高速缓存或多个级别的内部高速缓存。在至少一个实施例中，高速缓存存储器在处理器1202的各个组件之间共享。在至少一个实施例中，处理器1202还使用外部高速缓存(例如，三级(L3)高速缓存或最后一级高速缓存(LLC))(未示出)，其可以使用已知的高速缓存一致性技术在处理器核心1207之间共享该逻辑。在至少一个实施例中，处理器1202中另外包括寄存器文件1206，处理器1202可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器)。在至少一个实施例中，寄存器文件1206可以包括通用寄存器或其他寄存器。
在至少一个实施例中，一个或更多个处理器1202与一个或更多个接口总线1210耦合，以在处理器1202与系统1200中的其他组件之间传输通信信号，例如地址、数据或控制信号。在至少一个实施例中，接口总线1210在一个实施例中可以是处理器总线，例如直接媒体接口(DMI)总线的版本。在至少一个实施例中，接口总线1210不限于DMI总线，并且可以包括一个或更多个外围组件互连总线(例如，PCI，PCI Express)、存储器总线或其他类型的接口总线。在至少一个实施例中，处理器1202包括集成存储器控制器1216和平台控制器集线器1230。在至少一个实施例中，存储器控制器1216促进存储设备与处理系统1200的其他组件之间的通信，而平台控制器集线器(PCH)1230通过本地I/O总线提供到输入/输出(I/O)设备的连接。
在至少一个实施例中，存储设备1220可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储设备或具有适当的性能以用作处理器存储器。在至少一个实施例中，存储设备1220可以用作处理系统1200的系统存储器，以存储数据1222和指令1221，以在一个或更多个处理器1202执行应用或过程时使用。在至少一个实施例中，存储器控制器1216还与可选的外部图形处理器1212耦合，其可以与处理器1202中的一个或更多个图形处理器1208通信以执行图和媒体操作。在至少一个实施例中，显示设备1211可以连接至处理器1202。在至少一个实施例中，显示设备1211可以包括内部显示设备中的一个或更多个，例如在移动电子设备或便携式计算机设备或通过显示器接口(例如显示端口(DisplayPort)等)连接的外部显示设备。在至少一个实施例中，显示设备1211可以包括头戴式显示器(HMD)，诸如用于虚拟现实(VR)应用或增强现实(AR)应用中的立体显示设备。
在至少一个实施例中，平台控制器集线器1230使外围设备能够通过高速I/O总线连接到存储设备1220和处理器1202。在至少一个实施例中，I/O外围设备包括但不限于音频控制器1246、网络控制器1234、固件接口1228、无线收发器1226、触摸传感器1225、数据存储设备1224(例如，硬盘驱动器、闪存等)。在至少一个实施例中，数据存储设备1224可以经由存储器接口(例如，SATA)或经由外围总线来连接，诸如外围组件互连总线(例如，PCI、PCIe)。在至少一个实施例中，触摸传感器1225可以包括触摸屏传感器、压力传感器或指纹传感器。在至少一个实施例中，无线收发器1226可以是Wi-Fi收发器、蓝牙收发器或移动网络收发器，诸如3G、4G或长期演进(LTE)收发器。在至少一个实施例中，固件接口1228使能与系统固件的通信，并且可以是例如统一的可扩展固件接口(UEFI)。在至少一个实施例中，网络控制器1234可以启用到有线网络的网络连接。在至少一个实施例中，高性能网络控制器(未示出)与接口总线1210耦合。在至少一个实施例中，音频控制器1246是多通道高清晰度音频控制器。在至少一个实施例中，处理系统1200包括可选的传统(legacy)I/O控制器1240，用于将遗留(例如，个人系统2(PS/2))设备耦合到处理系统1200。在至少一个实施例中，平台控制器集线器1230还可以连接到一个或更多个通用串行总线(USB)控制器1242，该控制器连接输入设备，诸如键盘和鼠标1243组合、相机1244或其他USB输入设备。
在至少一个实施例中，存储器控制器1216和平台控制器集线器1230的实例可以集成到离散的外部图形处理器中，例如外部图形处理器1212。在至少一个实施例中，平台控制器集线器1230和/或存储控制器1216可以在一个或更多个处理器1202的外部。例如，在至少一个实施例中，处理系统1200可以包括外部存储控制器1216和平台控制器集线器1230，其可以配置成在与处理器1202通信的系统芯片组中的存储器控制器集线器和外围控制器集线器。
图13示出了根据至少一个实施例的计算机系统1300。在至少一个实施例中，计算机系统1300可以是具有互连的设备和组件，SOC，或某种组合的系统。在至少一个实施例中，计算机系统1300由处理器1302形成，该处理器1302可以包括用于执行指令的执行单元。在至少一个实施例中，计算机系统1300可以包括但不限于组件，例如处理器1302，其采用包括逻辑的执行单元以执行用于过程数据的算法。在至少一个实施例中，计算机系统1300可以包括处理器，例如可从加利福尼亚圣塔克拉拉的英特尔公司(Intel Corporation ofSanta Clara,California)获得的
Figure BDA0003530633970000181
处理器家族、XeonTM、
Figure BDA0003530633970000182
XScaleTM和/或StrongARMTM，
Figure BDA0003530633970000183
CoreTM或
Figure BDA0003530633970000184
NervanaTM微处理器，尽管也可以使用其他系统(包括具有其他微处理器的PC、工程工作站、机顶盒等)。在至少一个实施例中，计算机系统1300可以执行可从华盛顿州雷蒙德市的微软公司(Microsoft Corporation ofRedmond,Wash.)获得的WINDOWS操作系统版本，尽管其他操作系统(例如UNIX和Linux)、嵌入式软件和/或图形用户界面也可以使用。
在至少一个实施例中，计算机系统1300可以用在其他设备中，例如手持设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议(Internet Protocol)设备、数码相机、个人数字助理(“PDA”)和手持PC。在至少一个实施例中，嵌入式应用可以包括微控制器、数字信号处理器(“DSP”)、SoC、网络计算机(“NetPC”)、机顶盒、网络集线器、广域网(“WAN”)交换机，或根据至少一个实施例可以执行一个或更多个指令的任何其他系统。
在至少一个实施例中，计算机系统1300可包括但不限于处理器1302，该处理器1302可包括但不限于一个或更多个执行单元1308，其可以配置为执行计算统一设备架构(“CUDA”)(
Figure BDA0003530633970000191
由加利福尼亚州圣克拉拉的NVIDIA Corporation开发)程序。在至少一个实施例中，CUDA程序是用CUDA编程语言编写的软件应用程序的至少一部分。在至少一个实施例中，计算机系统1300是单处理器台式机或服务器系统。在至少一个实施例中，计算机系统1300可以是多处理器系统。在至少一个实施例中，处理器1302可以包括但不限于CISC微处理器、RISC微处理器、VLIW微处理器、实现指令集组合的处理器，或任何其他处理器设备，例如数字信号处理器。在至少一个实施例中，处理器1302可以耦合到处理器总线1310，该处理器总线1310可以在处理器1302与计算机系统1300中的其他组件之间传输数据信号。
在至少一个实施例中，处理器1302可以包括但不限于1级(“L1”)内部高速缓存存储器(“cache”)1304。在至少一个实施例中，处理器1302可以具有单个内部高速缓存或多级内部缓存。在至少一个实施例中，高速缓存存储器可以驻留在处理器1302的外部。在至少一个实施例中，处理器1302可以包括内部和外部高速缓存的组合。在至少一个实施例中，寄存器文件1306可以在各种寄存器中存储不同类型的数据，包括但不限于整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器。
在至少一个实施例中，包括但不限于执行整数和浮点运算的逻辑的执行单元1308，其也位于处理器1302中。处理器1302还可以包括微码(“ucode”)只读存储器(“ROM”)，用于存储某些宏指令的微代码。在至少一个实施例中，执行单元1308可以包括用于处理封装指令集1309的逻辑。在至少一个实施例中，通过将封装指令集1309包括在通用处理器1302的指令集中，以及要执行指令的相关电路，可以使用通用处理器1302中的封装数据来执行许多多媒体应用程序使用的操作。在至少一个实施例中，可以通过使用处理器的数据总线的全宽度来在封装的数据上执行操作来加速和更有效地执行许多多媒体应用程序，这可能不需要在处理器的数据总线上传输较小的数据单元来一次对一个数据元素执行一个或更多个操作。
在至少一个实施例中，执行单元1308也可以用在微控制器、嵌入式处理器、图形设备、DSP和其他类型的逻辑电路中。在至少一个实施例中，计算机系统1300可以包括但不限于存储器1320。在至少一个实施例中，存储器1320可以被实现为DRAM设备、SRAM设备、闪存设备或其他存储设备。存储器1320可以存储由处理器1302可以执行的由数据信号表示的指令1319和/或数据1321。
在至少一个实施例中，系统逻辑芯片可以耦合到处理器总线1310和存储器1320。在至少一个实施例中，系统逻辑芯片可以包括但不限于存储器控制器集线器(“MCH”)1316，并且处理器1302可以经由处理器总线1310与MCH 1316通信。在至少一个实施例中，MCH1316可以提供到存储器1320的高带宽存储器路径1318以用于指令和数据存储以及用于图形命令、数据和纹理的存储。在至少一个实施例中，MCH 1316可以在处理器1302、存储器1320和计算机系统1300中的其他组件之间启动数据信号，并且在处理器总线1310、存储器1320和系统I/O 1322之间桥接数据信号。在至少一个实施例中，系统逻辑芯片可以提供用于耦合到图形控制器的图形端口。在至少一个实施例中，MCH 1316可以通过高带宽存储器路径1318耦合到存储器1320，并且图形/视频卡1312可以通过加速图形端口(AcceleratedGraphics Port)(“AGP”)互连1314耦合到MCH 1316。
在至少一个实施例中，计算机系统1300可以使用系统I/O 1322作为专有集线器接口总线来将MCH 1316耦合到I/O控制器集线器(“ICH”)1330。在至少一个实施例中，ICH1330可以通过本地I/O总线提供与某些I/O设备的直接连接。在至少一个实施例中，本地I/O总线可以包括但不限于用于将外围设备连接到存储器1320、芯片组和处理器1302的高速I/O总线。示例可以包括但不限于音频控制器1329、固件集线器(“Flash BIOS”)1328、无线收发器1326、数据存储1324、包含用户输入1325的传统I/O控制器1323和键盘接口、串行扩展端口1327(例如USB)和网络控制器1334。数据存储1324可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备或其他大容量存储设备。
在至少一个实施例中，图13示出了包括互连的硬件设备或“芯片”的系统。在至少一个实施例中，图13可以示出示例SoC。在至少一个实施例中，图13中示出的设备可以与专有互连、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，系统1300的一个或更多个组件使用计算快速链路(CXL)互连来互连。
图14示出了根据至少一个实施例的系统1400。在至少一个实施例中，系统1400是利用处理器1410的电子设备。在至少一个实施例中，系统1400可以是，例如但不限于，笔记本电脑、塔式服务器、机架服务器、刀片服务器、膝上型计算机、台式机、平板电脑、移动设备、电话、嵌入式计算机或任何其他合适的电子设备。
在至少一个实施例中，系统1400可以包括但不限于通信地耦合到任何合适数量或种类的组件、外围设备、模块或设备的处理器1410。在至少一个实施例中，处理器1410使用总线或接口耦合，诸如I2C总线、系统管理总线(“SMBus”)、低引脚数(LPC)总线、串行外围接口(“SPI”)、高清音频(“HDA”)总线、串行高级技术附件(“SATA”)总线、USB(1、2、3版)或通用异步接收器/发送器(“UART”)总线。在至少一个实施例中，图14示出了系统，该系统包括互连的硬件设备或“芯片”。在至少一个实施例中，图14可以示出示例SoC。在至少一个实施例中，图14中所示的设备可以与专有互连线、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，图14的一个或更多个组件使用计算快速链路(CXL)互连线来互连。
在至少一个实施例中，图14可以包括显示器1424、触摸屏1425、触摸板1430、近场通信单元(“NFC”)1445、传感器集线器1440、热传感器1446、快速芯片组(“EC”)1435、可信平台模块(“TPM”)1438、BIOS/固件/闪存(“BIOS，FW Flash”)1422、DSP 1460、固态磁盘(“SSD”)或硬盘驱动器(“HDD”)1420、无线局域网单元(“WLAN”)1450、蓝牙单元1452、无线广域网单元(“WWAN”)1456、全球定位系统(GPS)1455、相机(“USB 3.0相机”)1454(例如USB3.0相机)或以例如LPDDR3标准实现的低功耗双倍数据速率(“LPDDR”)存储器单元(“LPDDR3”)1415。这些组件可以各自以任何合适的方式实现。
在至少一个实施例中，其他组件可以通过以上讨论的组件通信地耦合到处理器1410。在至少一个实施例中，加速度计1441、环境光传感器(“ALS”)1442、罗盘1443和陀螺仪1444可以可通信地耦合到传感器集线器1440。在至少一个实施例中，热传感器1439、风扇1437、键盘1446和触摸板1430可以通信地耦合到EC 1435。在至少一个实施例中，扬声器1463、耳机1464和麦克风(“mic”)1465可以通信地耦合到音频单元(“音频编解码器和D类放大器”)1464，其又可以通信地耦合到DSP 1460。在至少一个实施例中，音频单元1464可以包括例如但不限于音频编码器/解码器(“编解码器”)和D类放大器。在至少一个实施例中，SIM卡(“SIM”)1457可以通信地耦合到WWAN单元1456。在至少一个实施例中，组件(诸如WLAN单元1450和蓝牙单元1452以及WWAN单元1456)可以被实现为下一代形式因素(NGFF)。
图15示出了根据至少一个实施例的示例集成电路1500。在至少一个实施例中，示例集成电路1500是SoC，其可使用一个或更多个IP核心制造。在至少一个实施例中，集成电路1500包括一个或更多个应用处理器1505(例如，CPU)、至少一个图形处理器1510，并且可以另外包括图像处理器1515和/或视频处理器1520，其中任意一个可能是模块化IP核心。在至少一个实施例中，集成电路1500包括外围或总线逻辑，其包括USB控制器1525、UART控制器1530、SPI/SDIO控制器1535和I2S/I2C控制器1540。在至少一个实施例中，集成电路1500可以包括显示设备1545耦合到高清多媒体接口(HDMI)控制器1550和移动工业处理器接口(MIPI)显示接口1555中的一个或更多个。在至少一个实施例中，存储可以由闪存子系统1560提供，包括闪存和闪存控制器。在至少一个实施例中，可以经由存储器控制器1565提供存储器接口以用于访问SDRAM或SRAM存储器设备。在至少一个实施例中，一些集成电路还包括嵌入式安全引擎1570。
图16示出了根据至少一个实施例的计算系统1600。在至少一个实施例中，计算系统1600包括处理子系统1601，其具有经由可以包括存储器集线器1605的互连路径通信的一个或更多个处理器1602和系统存储器1604。在至少一个实施例中，存储器集线器1605可以是芯片组组件内的单独组件，也可以集成在一个或更多个处理器1602内。在至少一个实施例中，存储器集线器1605通过通信链路1606与I/O子系统1611耦合。在至少一个实施例中，I/O子系统1611包括I/O集线器1607，其可以使计算系统1600能够接收来自一个或更多个输入设备1608的输入。在至少一个实施例中，I/O集线器1607可以使能显示控制器，其包括在一个或更多个处理器1602中，用于向一个或更多个显示设备1610A提供输出。在至少一个实施例中，与I/O集线器1607耦合的一个或更多个显示设备1610A可以包括本地、内部或嵌入式显示设备。
在至少一个实施例中，处理子系统1601包括经由总线或其他通信链路1613耦合到存储器集线器1605的一个或更多个并行处理器1612。在至少一个实施例中，通信链路1613可以是许多基于标准的通信链路技术或协议中的一种，例如但不限于PCIe，或者可以是针对供应商的通信接口或通信结构。在至少一个实施例中，一个或更多个并行处理器1612形成计算集中的并行或向量处理系统，该系统可以包括大量的处理核心和/或处理集群，例如多集成核心(MIC)处理器。在至少一个实施例中，一个或更多个并行处理器1612形成可以将像素输出到经由I/O集线器1607耦合的一个或更多个显示设备1610A之一的图形处理子系统。在至少一个实施例中，一个或更多个并行处理器1612还可以包括显示控制器和显示接口(未示出)，以使得能够直接连接到一个或更多个显示设备1610B。
在至少一个实施例中，系统存储单元1614可以连接到I/O集线器1607，以提供用于计算系统1600的存储机制。在至少一个实施例中，I/O交换机1616可以用于提供接口机制，以实现I/O集线器1607与其他组件之间的连接，例如可以集成到平台中的网络适配器1618和/或无线网络适配器1619，以及可以通过一个或更多个附加设备1620添加的各种其他设备。在至少一个实施例中，网络适配器1618可以是以太网适配器或另一有线网络适配器。在至少一个实施例中，无线网络适配器1619可以包括Wi-Fi、蓝牙、NFC的一个或更多个或其他包括一个或更多个无线电的网络设备。
在至少一个实施例中，计算系统1600可以包括未明确示出的其他组件，包括USB或其他端口连接、光存储驱动器、视频捕获设备等，也可以连接到I/O集线器1607。在至少一个实施例中，对图16中的各个组件进行互连的通信路径可以使用任何合适的协议来实现，诸如基于PCI(外围组件互连)的协议(例如，PCIe)，或其他总线或点对点通信接口和/或协议(例如，NVLink高速互连或互连协议)。
在至少一个实施例中，一个或更多个并行处理器1612包括针对图形和视频处理而优化的电路(包括例如视频输出电路)，并构成图形处理单元(GPU)。在至少一个实施例中，一个或更多个并行处理器1612包括针对通用处理而优化的电路。在至少一个实施例中，计算系统1600的组件可以与单个集成电路上的一个或更多个其他系统元件集成。例如，在至少一个实施例中，一个或更多个并行处理器1612、存储器集线器1605、处理器1602和I/O集线器1607可以被集成到片上系统(SoC)集成电路中。在至少一个实施例中，计算系统1600的组件可以被集成到单个封装中以形成系统级封装(SIP)配置。在至少一个实施例中，计算系统1600的组件的至少一部分可以被集成到多芯片模块(MCM)中，该多芯片模块可以与其他多芯片模块互连到模块化计算系统中。在至少一个实施例中，从计算系统1600中省略了I/O子系统1611和显示设备1610B。
处理系统
以下各图阐述了但不限于可用于实现至少一个实施例的示例处理系统。
图17示出了根据至少一个实施例的加速处理单元(“APU”)1700。在至少一个实施例中，APU 1700由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，APU1700可以被配置为执行应用程序，诸如CUDA程序。在至少一个实施例中，APU 1700包括但不限于核心复合体1710、图形复合体1740、结构1760、I/O接口1770、存储器控制器1780、显示控制器1792和多媒体引擎1794。在至少一个实施例中，APU 1700可以包括但不限于任意数量的核心复合体1710、任意数量的图形复合体1740、任意数量的显示控制器1792和任意数量的多媒体引擎1794的任何组合。为了说明的目的，在本文中用附图标记表示相似对象的多个实例，其中附图标记标识该对象，并且括号中的数字标识所需要的实例。
在至少一个实施例中，核心复合体1710是CPU，图形复合体1740是GPU，并且APU1700是将不限于1710和1740集成到单个芯片上的处理单元。在至少一个实施例中，一些任务可以被分配给核心复合体1710，而其他任务可以被分配给图形复合体1740。在至少一个实施例中，核心复合体1710被配置为执行与APU 1700相关联的主控制软件，例如操作系统。在至少一个实施例中，核心复合体1710是APU 1700的主处理器，其控制和协调其他处理器的操作。在至少一个实施例中，核心复合体1710发出控制图形复合体1740的操作的命令。在至少一个实施例中，核心复合体1710可以被配置为执行从CUDA源代码派生的主机可执行代码，并且图形复合体1740可以被配置为执行从CUDA源代码派生的设备可执行代码。
在至少一个实施例中，核心复合体1710包括但不限于核心1720(1)-1720(4)和L3高速缓存1730。在至少一个实施例中，核心复合体1710可以包括但不限于任意数量的核心1720以及任意数量和类型的高速缓存的任何组合。在至少一个实施例中，核心1720被配置为执行特定指令集架构(“ISA”)的指令。在至少一个实施例中，每个核心1720是CPU核心。
在至少一个实施例中，每个核心1720包括但不限于获取/解码单元1722，整数执行引擎1724，浮点执行引擎1726和L2高速缓存1728。在至少一个实施例中，获取/解码单元1722获取指令，对这些指令进行解码，生成微操作，并将单独的微指令分派给整数执行引擎1724和浮点执行引擎1726。在至少一个实施例中，获取/解码单元1722可以同时分派一个微指令到整数执行引擎1724和另一微指令到浮点执行引擎1726。在至少一个实施例中，整数执行引擎1724执行不限于整数和存储器操作。在至少一个实施例中，浮点引擎1726执行不限于浮点和向量运算。在至少一个实施例中，获取-解码单元1722将微指令分派给单个执行引擎，该执行引擎代替整数执行引擎1724和浮点执行引擎1726两者。
在至少一个实施例中，每个核心1720(i)可以访问包括在核心1720(i)中的L2高速缓存1728(i)，其中i是表示核心1720的特定实例的整数。在至少一个实施例中，包括在核心复合体1710(j)中的每个核心1720经由包括在核心复合体1710(j)中的L3高速缓存1730(j)连接到包括在核心复合体1710(j)中的其他核心1720，其中j是表示核心复合体1710的特定实例的整数。在至少一个实施例中，包括在核心复合体1710(j)中的核心1720可以访问包括在核心复合体1710(j)中的所有L3高速缓存1730(j)，其中j是表示核心复合体1710的特定实例的整数。在至少一个实施例中，L3高速缓存1730可以包括但不限于任意数量的切片(slice)。
在至少一个实施例中，图形复合体1740可以被配置为以高度并行的方式执行计算操作。在至少一个实施例中，图形复合体1740被配置为执行图形管线操作，诸如绘制命令、像素操作、几何计算以及与将图像渲染至显示器相关联的其他操作。在至少一个实施例中，图形复合体1740被配置为执行与图形无关的操作。在至少一个实施例中，图形复合体1740被配置为执行与图形有关的操作和与图形无关的操作。
在至少一个实施例中，图形复合体1740包括但不限于任意数量的计算单元1750和L2高速缓存1742。在至少一个实施例中，计算单元1750共享L2高速缓存1742。在至少一个实施例中，L2高速缓存1742被分区。在至少一个实施例中，图形复合体1740包括但不限于任意数量的计算单元1750以及任意数量(包括零)和类型的高速缓存。在至少一个实施例中，图形复合体1740包括但不限于任意数量的专用图形硬件。
在至少一个实施例中，每个计算单元1750包括但不限于任意数量的SIMD单元1752和共享存储器1754。在至少一个实施例中，每个SIMD单元1752实现SIMD架构并且被配置为并行执行操作。在至少一个实施例中，每个计算单元1750可以执行任意数量的线程块，但是每个线程块在单个计算单元1750上执行。在至少一个实施例中，线程块包括但不限于任意数量的执行线程。在至少一个实施例中，工作组是线程块。在至少一个实施例中，每个SIMD单元1752执行不同的线程束(warp)。在至少一个实施例中，线程束是一组线程(例如16个线程)，其中线程束中的每个线程属于单个线程块，并且被配置为基于单个指令集来处理不同的数据集。在至少一个实施例中，可以使用预测(predication)来禁用线程束中的一个或更多个线程。在至少一个实施例中，通道是线程。在至少一个实施例中，工作项是线程。在至少一个实施例中，波前是线程束。在至少一个实施例中，线程块中的不同波前可一起同步并经由共享存储器1754进行通信。
在至少一个实施例中，结构1760是系统互连，其促进跨核心复合体1710、图形复合体1740、I/O接口1770、存储器控制器1780、显示控制器1792和多媒体引擎1794的数据和控制传输。在至少一个实施例中，除了结构1760之外或代替结构1760，APU 1700还可以包括但不限于任意数量和类型的系统互连，该结构1760促进跨可以在APU 1700内部或外部的任意数量和类型的直接或间接链接的组件的数据和控制传输。在至少一个实施例中，I/O接口1770表示任意数量和类型的I/O接口(例如，PCI，PCI-Extended(“PCI-X”)，PCIe，千兆以太网(“GBE”)，USB等)。在至少一个实施例中，各种类型的外围设备耦合到I/O接口1770。在至少一个实施例中，耦合到I/O接口1770的外围设备可以包括但不限于键盘，鼠标，打印机，扫描仪，操纵杆或其他类型的游戏控制器、媒体记录设备、外部存储设备、网络接口卡等。
在至少一个实施例中，显示控制器AMD92在一个或更多个显示设备(例如液晶显示器(LCD)设备)上显示图像。在至少一个实施例中，多媒体引擎240包括但不限于任意数量和类型的与多媒体相关的电路，例如视频解码器、视频编码器、图像信号处理器等。在至少一个实施例中，存储器控制器1780促进APU 1700与统一系统存储器1790之间的数据传输。在至少一个实施例中，核心复合体1710和图形复合体1740共享统一系统存储器1790。
在至少一个实施例中，APU 1700实现种存储器子系统，其包括但不限于任意数量和类型的存储器控制器1780和可以专用于一个组件或在多个组件之间共享的存储器设备(例如，共享存储器1754)。组件。在至少一个实施例中，APU 1700实现高速缓存子系统，其包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存1828，L3高速缓存1730和L2高速缓存1742)，每个高速缓存存储器可以是组件私有的或在任意数量的组件(例如，核心1720，核心复合体1710，SIMD单元1752，计算单元1750和图形复合体1740)之间共享。
图18示出了根据至少一个实施例的CPU 1800。在至少一个实施例中，CPU 1800由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，CPU 1800可以被配置为执行应用程序。在至少一个实施例中，CPU 1800被配置为执行主控制软件，例如操作系统。在至少一个实施例中，CPU 1800发出控制外部GPU(未示出)的操作的命令。在至少一个实施例中，CPU 1800可以被配置为执行从CUDA源代码派生的主机可执行代码，并且外部GPU可以被配置为执行从这种CUDA源代码派生的设备可执行代码。在至少一个实施例中，CPU 1800包括但不限于任意数量的核心复合体1810，结构1860，I/O接口1870和存储器控制器AMAD80。
在至少一个实施例中，核心复合体1810包括但不限于核心1820(1)-1820(4)和L3高速缓存1830。在至少一个实施例中，核心复合体1810可以包括但不限于任意数量的核心1820以及任意数量和类型的高速缓存的任何组合。在至少一个实施例中，核心1820被配置为执行特定ISA的指令。在至少一个实施例中，每个核心1820是CPU核心。
在至少一个实施例中，每个核心1820包括但不限于获取/解码单元1822，整数执行引擎1824，浮点执行引擎1826和L2高速缓存1828。在至少一个实施例中，获取/解码单元1822获取指令，对这些指令进行解码，生成微操作，并将单独的微指令分派给整数执行引擎1824和浮点执行引擎1826。在至少一个实施例中，获取/解码单元1822可以同时分派一个微指令至整数执行引擎1824和另一微指令至浮点执行引擎1826。在至少一个实施例中，整数执行引擎1824执行不限于整数和存储器操作。在至少一个实施例中，浮点引擎1826执行不限于浮点和向量运算。在至少一个实施例中，获取-解码单元1822将微指令分派给单个执行引擎，该引擎代替整数执行引擎1824和浮点执行引擎1826两者。
在至少一个实施例中，每个核心1820(i)可以访问包括在核心1820(i)中的L2高速缓存1828(i)，其中i是表示核心1820的特定实例的整数。在至少一个实施例中，包括在核心复合体1810(j)中的每个核心1820经由包括在核心复合体1810(j)中的L3高速缓存1830(j)连接到核心复合体1810(j)中的其他核心1820，其中j是表示核心复合体1810的特定实例的整数。在至少一个实施例中，包括在核心复合体1810(j)中的核心1820可以访问包括在核心复合体1810(j)中的所有L3高速缓存1830(j)，其中j是表示核心复合体1810的特定实例的整数。在至少一个实施例中，L3高速缓存1830可以包括但不限于任意数量的切片。
在至少一个实施例中，结构1860是系统互连，其促进跨核心复合体1810(1)-1810(N)(其中N是大于零的整数)、I/O接口1870和存储器控制器1880的数据和控制传输。在至少一个实施例中，除了结构1860之外或代替结构1860，CPU 1800还可以包括但不限于任意数量和类型的系统互连，该结构1860促进跨可以在CPU 1800内部或外部的任意数量和类型的直接或间接链接的组件的数据和控制传输。在至少一个实施例中，I/O接口1870表示任意数量和类型的I/O接口(例如PCI，PCI-X，PCIe，GBE，USB等)。在至少一个实施例中，各种类型的外围设备耦合到I/O接口1870。在至少一个实施例中，耦合到I/O接口1870的外围设备可以包括但不限于显示器，键盘，鼠标，打印机，扫描仪，操纵杆或其他类型的游戏控制器、媒体记录设备、外部存储设备、网络接口卡等。
在至少一个实施例中，存储器控制器1880促进CPU 1800与系统存储器1890之间的数据传输。在至少一个实施例中，核心复合体1810和图形复合体1840共享系统存储器1890。在至少一个实施例中，CPU 1800实现存储器子系统，其包括但不限于任意数量和类型的存储器控制器1880和可以专用于一个组件或在多个组件之间共享的存储器设备。在至少一个实施例中，CPU 1800实现了高速缓存子系统，其包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存1828和L3高速缓存1830)，每个高速缓存存储器可以是组件私有的或在任意数量的组件(例如，核心1820和核心复合体1810)之间共享。
图19示出了根据至少一个实施例的示例加速器集成切片1990。如本文所使用的，“切片”包括加速器集成电路的处理资源的指定部分。在至少一个实施例中，加速器集成电路代表多个图形加速模块种的多个图形处理引擎提供高速缓存管理、存储器访问、环境管理和中断管理服务。图形处理引擎可以各自包括单独的GPU。可选地，图形处理引擎可包括GPU内的不同类型的图形处理引擎，例如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和blit引擎。在至少一个实施例中，图形加速模块可以是具有多个图形处理引擎的GPU。在至少一个实施例中，图形处理引擎可以是集成在通用封装、线卡或芯片上的各个GPU。
系统存储器1914内的应用程序有效地址空间1982存储进程元素1983。在一个实施例中，响应于来自处理器1907上执行的应用程序1980的GPU调用1981而存储进程元素1983。进程元素1983包含对应应用程序1980的处理状态。包含在进程元素1983中的工作描述符(WD)1984可以是应用程序请求的单个作业或可能包含指向作业队列的指针。在至少一个实施例中，WD 1984是指向应用程序有效地址空间1982中的作业请求队列的指针。
图形加速模块1946和/或各个图形处理引擎可以由系统中的全部或部分进程共享。在至少一个实施例中，可以包括用于建立处理状态并将WD 1984发送到图形加速模块1946以在虚拟化环境中开始作业的基础设施。
在至少一个实施例中，专用进程编程模型是针对实现的。在该模型中，单个进程拥有图形加速模块1946或个体图形处理引擎。由于图形加速模块1946由单个进程拥有，因此管理程序为拥有的分区初始化加速器集成电路，并且当分配图形加速模块1946时操作系统对加速器集成电路进行初始化以用于拥有的分区。
在操作中，加速器集成切片1990中的WD获取单元1991获取下一个WD 1984，其中包括要由图形加速模块1946的一个或更多个图形处理引擎完成的工作的指示。来自WD 1984的数据可以存储在寄存器1945被存储器管理单元(MMU)1939、中断管理电路1947和/或环境管理电路1948使用，如图所示。例如，MMU 1939的一个实施例包括用于访问OS虚拟地址空间1985内的段/页表1986的段/页面漫游电路。中断管理电路1947可以处理从图形加速模块1946接收到的中断事件(INT)1992。当执行图操作时，由图形处理引擎产生的有效地址1993由MMU 1939转换为实际地址。
在一个实施例中，为每个图形处理引擎和/或图形加速模块1946复制相同的寄存器组1945，并且可以由系统管理程序或操作系统来初始化。这些复制的寄存器中的每一个都可以包含在加速器集成切片1990中。表1中显示了可由管理程序初始化的示例寄存器。
表1–管理程序初始化的寄存器
1 切片控制寄存器
2 实地址(RA)计划的处理区域指针
3 授权掩码覆盖寄存器
4 中断向量表输入偏移
5 中断向量表入口限制
6 状态寄存器
7 逻辑分区ID
8 实地址(RA)管理程序加速器利用率记录指针
9 存储描述寄存器
表2中示出了可以由操作系统初始化的示例寄存器。
表2–操作系统初始化寄存器
1 进程和线程识别
2 有效地址(EA)环境保存/还原指针
3 虚拟地址(VA)加速器利用率记录指针
4 虚拟地址(VA)存储分段表指针
5 权威面具
6 工作描述符
在一个实施例中，每个WD 1984特定于特定的图形加速模块1946和/或特定图形处理引擎。它包含图形处理引擎进行工作或工作所需的所有信息，或者它可以是指向存储器位置的指针，其中应用程序建立了要完成的工作的命令队列。
图20A和20B示出了根据本文至少一个实施例的示例图形处理器。在至少一个实施例中，任何示例图形处理器可以使用一个或更多个IP核心来制造。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。在至少一个实施例中，示例图形处理器用于SoC内。
图20A示出了根据至少一个实施例的SoC集成电路的示例图形处理器2010，其可以使用一个或更多个IP核心来制造。图20B示出了根据至少一个实施例的SoC集成电路的的附加示例图形处理器2040，其可以使用一个或更多个IP核心来制造。在至少一个实施例中，图20A的图形处理器2010是低功耗图形处理器核心。在至少一个实施例中，图20B的图形处理器2040是更高性能的图形处理器核心。在至少一个实施例中，每个图形处理器2010、2040可以是图15的图形处理器1510的变体。
在至少一个实施例中，图形处理器2010包括顶点处理器2005和一个或更多个片段处理器2015A-2015N(例如2015A、2015B、2015C、2015D至2015N-1和2015N)。在至少一个实施例中，图形处理器2010可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器2005被优化以执行针对顶点着色器程序的操作，而一个或更多个片段处理器2015A-2015N执行片段(例如，像素)着色操作用于片段或像素或着色器程序。在至少一个实施例中，顶点处理器2005执行3D图形管线的顶点处理阶段并生成图元和顶点数据。在至少一个实施例中，片段处理器2015A-2015N使用由顶点处理器2005生成的图元和顶点数据来生成在显示设备上显示的帧缓冲区。在至少一个实施例中，片段处理器2015A-2015N被优化以执行如在OpenGL API中所提供的片段着色器程序，其可以用于执行与在Direct 3D API中所提供的像素着色器程序类似的操作。
在至少一个实施例中，图形处理器2010附加地包括一个或更多个MMU 2020A-2020B、高速缓存2025A-2025B和电路互连2030A-2030B。在至少一个实施例中，一个或更多个MMU 2020A-2020B提供用于图形处理器2010的虚拟到物理地址的映射，包括用于顶点处理器2005和/或片段处理器2015A-2015N，其可以引用存储在存储器中的顶点或图像/纹理数据，除了存储在一个或更多个高速缓存2025A-2025B中的顶点或图像/纹理数据之外。在至少一个实施例中，一个或更多个MMU 2020A-2020B可以与系统内的其他MMU同步，包括与图15的一个或更多个应用处理器1505、图像处理器1515和/或视频处理器1520相关联的一个或更多个MMU，使得每个处理器1505-1520可以参与共享或统一的虚拟存储器系统。在至少一个实施例中，一个或更多个电路互连2030A-2030B使图形处理器2010能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核心相连接。
在至少一个实施例中，图形处理器2040包括图20A的图形处理器2010的一个或更多个MMU 2020A-2020B、高速缓存2025A-2025B和电路互连2030A-2030B。在至少一个实施例中，图形处理器2040包括一个或更多个着色器核心2055A-2055N(例如，2055A、2055B、2055C、2055D、2055E、2055F、至2055N-1和2055N)，其提供了统一的着色器核心架构，其中单个核心或类型或核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。在至少一个实施例中，多个着色器核心可以变化。在至少一个实施例中，图形处理器2040包括核心间任务管理器2045，其充当线程分派器以将执行线程分派给一个或更多个着色器核心2055A-2055N和分块单元2058，以加速基于图块渲染的分块操作，其中在图像空间中细分了场景的渲染操作，例如，以利用场景内的局部空间一致性或优化内部缓存的使用。
图21A示出了根据至少一个实施例的图形核心2100。在至少一个实施例中，图形核心2100可以包括在图15的图形处理器1510内。在至少一个实施例中，图形核心2100可以是图20B中统一的着色器核心2055A-2055N。在至少一个实施例中，图形核心2100包括共享指令高速缓存2102、纹理单元2118和高速缓存/共享存储器2120，它们是图形核心2100内的执行资源所共有的。在至少一个实施例中，图形核心2100可以包括多个切片(slice)2101A-2101N或每个核心的分区，图形处理器可以包括图形核心2100的多个实例。切片2101A-2101N可以包括支持逻辑，该支持逻辑包括本地指令高速缓存2104A-2104N、线程调度器2106A-2106N、线程分派器2108A-2108N和一组寄存器2110A-2110N。在至少一个实施例中，切片2101A-2101N可以包括一组附加功能单元(AFU)2112A-2112N、浮点单元(FPU)2114A-2114N、整数算术逻辑单元(ALU)2116A-2116N、地址计算单元(ACU)2113A-2113N、双精度浮点单元(DPFPU)2115A-2115N和矩阵处理单元(MPU)2117A-2117N。
在一个实施例中，FPU 2114A-2114N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 2115A-2115N可以执行双精度(64位)浮点运算点操作。在至少一个实施例中，ALU 2116A-2116N可以以8位、16位和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。在至少一个实施例中，MPU 2117A-2117N还可被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。在至少一个实施例中，MPU 2117A-2117N可以执行各种矩阵操作以加速CUDA程序，包括使得能够支持加速的通用矩阵到矩阵乘法(GEMM)。在至少一个实施例中，AFU 2112A-2112N可以执行浮点数或整数单元不支持的附加逻辑运算，包括三角运算(例如，Sine、Cosine等)。
图21B示出了在至少一个实施例中的通用图形处理单元(GPGPU)2130。在至少一个实施例中，GPGPU 2130是高度并行的并且适合于部署在多芯片模块上。在至少一个实施例中，GPGPU 2130可以被配置为使得高度并行的计算操作能够由GPU阵列来执行。在至少一个实施例中，GPGPU 2130可以直接链路到GPGPU 2130的其他实例，以创建多GPU集群以提高用于CUDA程序的执行时间。在至少一个实施例中，GPGPU 2130包括主机接口2132以实现与主机处理器的连接。在至少一个实施例中，主机接口2132是PCIe接口。在至少一个实施例中，主机接口2132可以是厂商专用的通信接口或通信结构。在至少一个实施例中，GPGPU 2130从主机处理器接收命令，并使用全局调度器2134将与那些命令相关联的执行线程分派给一组计算集群2136A-2136H。在至少一个实施例中，计算集群2136A-2136H共享高速缓存存储器2138。在至少一个实施例中，高速缓存存储器2138可以用作计算集群2136A-2136H内的高速缓存存储器的高级高速缓存。
在至少一个实施例中，GPGPU 2130包括经由一组存储器控制器2142A-2142B与计算集群2136A-2136H耦合的存储器2144A-2144B。在至少一个实施例中，存储器2144A-2144B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。
在至少一个实施例中，计算集群2136A-2136H各自包括一组图形核心，诸如图21A的图形核心2100，其可以包括多种类型的整数和浮点逻辑单元，可以以各种精度执行计算操作，包括适合与CUDA程序相关的计算。例如，在至少一个实施例中，每个计算集群2136A-2136H中的浮点单元的至少一个子集可以配置为执行16位或32位浮点运算，而不同的浮点单元的子集可以配置为执行64位浮点运算。
在至少一个实施例中，GPGPU 2130的多个实例可以被配置为操作为计算集群。计算集群2136A-2136H可以实现用于同步和数据交换的任何技术上可行的通信技术。在至少一个实施例中，GPGPU 2130的多个实例通过主机接口2132进行通信。在至少一个实施例中，GPGPU 2130包括I/O集线器2139，其将GPGPU 2130与GPU链路2140耦合，使得能够直接连接至GPGPU 2130的其他的实例。在至少一个实施例中，GPU链路2140耦合到专用GPU到GPU桥接器，其使得能够在GPGPU 2130的多个实例之间进行通信和同步。在至少一个实施例中，GPU链路2140与高速互连耦合，以向其他GPGPU或并行处理器发送和接收数据。在至少一个实施例中，GPGPU 2130的多个实例位于单独的数据处理系统中，并经由可经由主机接口2132访问的网络设备进行通信。在至少一个实施例中，GPU链路2140可被配置为能够连接到主机处理器，附加或替代主机接口2132。在至少一个实施例中，GPGPU 2130可以配置为执行CUDA程序。
图22A示出了根据至少一个实施例的并行处理器2200。在至少一个实施例中，并行处理器2200的各种组件可以使用一个或更多个集成电路设备来实现，例如可编程处理器、专用集成电路(ASIC)或FPGA。
在至少一个实施例中，并行处理器2200包括并行处理单元2202。在至少一个实施例中，并行处理单元2202包括I/O单元2204，其使得能够与其他设备进行通信，包括并行处理单元2202的其他实例。在至少一个实施例中，I/O单元2204可以直接连接到其他设备。在至少一个实施例中，I/O单元2204通过使用集线器或交换机接口(例如，存储器集线器2205)与其他设备连接。在至少一个实施例中，存储器集线器2205与I/O单元2204之间的连接形成通信链路。在至少一个实施例中，I/O单元2204与主机接口2206和存储器交叉开关2216连接，其中主机接口2206接收用于执行处理操作的命令，而存储器交叉开关2216接收用于执行存储器操作的命令。
在至少一个实施例中，当主机接口2206经由I/O单元2204接收命令缓冲区时，主机接口2206可以引导工作操作以执行那些命令到前端2208。在至少一个实施例中，前端2208与调度器2210耦合，调度器2210配置成将命令或其他工作项分配给处理阵列2212。在至少一个实施例中，调度器2210确保在将任务分配给处理阵列2212中的处理阵列2212之前，处理阵列2212被正确地配置并且处于有效状态。在至少一个实施例中，调度器2210通过在微控制器上执行的固件逻辑来实现。在至少一个实施例中，微控制器实现的调度器2210可配置成以粗粒度和细粒度执行复杂的调度和工作分配操作，从而实现对在处理阵列2212上执行的线程的快速抢占和环境切换。在至少一个实施例中，主机软件可以证明用于通过多个图形处理门铃之一在处理阵列2212上进行调度的工作负载。在至少一个实施例中，工作负载然后可以由包括调度器2210的微控制器内的调度器2210逻辑在处理阵列2212上自动分配。
在至少一个实施例中，处理阵列2212可以包括多达“N”个处理集群(例如，集群2214A、集群2214B到集群2214N)。在至少一个实施例中，处理阵列2212的每个集群2214A-2214N可以执行大量并发线程。在至少一个实施例中，调度器2210可以使用各种调度和/或工作分配算法将工作分配给处理阵列2212的集群2214A-2214N，其可以根据每种程序或计算类型产生的工作负载而变化。在至少一个实施例中，调度可以由调度器2210动态地处理，或者可以在配置为由处理阵列2212执行的程序逻辑的编译期间部分地由编译器逻辑来辅助。在至少一个实施例中，可将处理阵列2212的不同的集群2214A-2214N分配用于处理不同类型的程序或用于执行不同类型的计算。
在至少一个实施例中，处理阵列2212可以配置成执行各种类型的并行处理操作。在至少一个实施例中，处理阵列2212配置成执行通用并行计算操作。例如，在至少一个实施例中，处理阵列2212可以包括执行处理任务的逻辑，该处理任务包括对视频和/或音频数据的过滤，执行建模操作，包括物理操作以及执行数据转换。
在至少一个实施例中，处理阵列2212配置成执行并行图形处理操作。在至少一个实施例中，处理阵列2212可以包括附加逻辑以支持这种图形处理操作的执行，包括但不限于执行纹理操作的纹理采样逻辑，以及镶嵌逻辑和其他顶点处理逻辑。在至少一个实施例中，处理阵列2212可以配置成执行与图形处理有关的着色器程序，例如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。在至少一个实施例中，并行处理单元2202可以经由I/O单元2204从系统存储器传送数据以进行处理。在至少一个实施例中，在处理期间，可以在处理期间将传送的数据存储到片上存储器(例如，并行处理器存储器2222)，然后将其写回到系统存储器。
在至少一个实施例中，当并行处理单元2202用于执行图处理时，调度器2210可以配置成将处理工作负载划分为近似相等大小的任务，以更好地将图形处理操作分配给处理阵列2212的多个集群2214A-2214N。在至少一个实施例中，处理阵列2212的部分可以配置成执行不同类型的处理。例如，在至少一个实施例中，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空间操作，以生成用于显示的渲染图像。在至少一个实施例中，可以将由集群2214A-2214N中的一个或更多个产生的中间数据存储在缓冲区中，以允许在集群2214A-2214N之间传输中间数据以进行进一步处理。
在至少一个实施例中，处理阵列2212可以经由调度器2210接收要执行的处理任务，该调度器2210从前端2208接收定义处理任务的命令。在至少一个实施例中，处理任务可以包括要被处理的数据的索引，例如可以包括表面(补丁)数据、原始数据、顶点数据和/或像素数据，以及状态参数和定义如何处理数据的命令(例如，要执行什么程序)。在至少一个实施例中，调度器2210可以配置成获取与任务相对应的索引，或者可以从前端2208接收索引。在至少一个实施例中，前端2208可以配置成确保在启动由传入命令缓冲区(例如，批缓冲区(batch-buffer)、推送缓冲区等)指定的工作负载之前，处理阵列2212配置成有效状态。
在至少一个实施例中，并行处理单元2202的一个或更多个实例中的每一个可以与并行处理器存储器2222耦合。在至少一个实施例中，可以经由存储器交叉开关2216访问并行处理器存储器2222，所述存储器交叉开关2216可以接收来自处理阵列2212以及I/O单元2204的存储器请求。在至少一个实施例中，存储器交叉开关2216可以经由存储器接口2218访问并行处理器存储器2222。在至少一个实施例中，存储器接口2218可以包括多个分区单元(例如，分区单元2220A、分区单元2220B到分区单元2220N)，其可各自耦合至并行处理器存储器2222的一部分(例如，存储器单元)。在至少一个实施例中，多个分区单元2220A-2220N为配置为等于存储器单元的数量，使得第一分区单元2220A具有对应的第一存储器单元2224A，第二分区单元2220B具有对应的存储器单元2224B，第N分区单元2220N具有对应的第N存储器单元2224N。在至少一个实施例中，分区单元2220A-2220N的数量可以不等于存储器设备的数量。
在至少一个实施例中，存储器单元2224A-2224N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在至少一个实施例中，存储器单元2224A-2224N还可包括3D堆叠存储器，包括但不限于高带宽存储器(HBM)。在至少一个实施例中，可以跨存储器单元2224A-2224N来存储诸如帧缓冲区或纹理映射的渲染目标，从而允许分区单元2220A-2220N并行地写入每个渲染目标的部分，以有效地使用并行处理器存储器2222的可用带宽。在至少一个实施例中，可以排除并行处理器存储器2222的本地实例，以有利于利用系统存储器与本地高速缓存存储器结合的统一存储器设计。
在至少一个实施例中，处理阵列2212的集群2214A-2214N中的任何一个都可以处理将被写入并行处理器存储器2222内的任何存储器单元2224A-2224N中的数据。在至少一个实施例中，存储器交叉开关2216可以配置为将每个集群2214A-2214N的输出传输到任何分区单元2220A-2220N或另一个集群2214A-2214N，集群2214A-2214N可以对输出执行其他处理操作。在至少一个实施例中，每个集群2214A-2214N可以通过存储器交叉开关2216与存储器接口2218通信，以从各种外部存储设备读取或写入各种外部存储设备。在至少一个实施例中，存储器交叉开关2216具有到存储器接口2218的连接以与I/O单元2204通信，以及到并行处理器存储器2222的本地实例的连接，从而使不同处理集群2214A-2214N内的处理单元与系统存储器或不是并行处理单元2202本地的其他存储器进行通信。在至少一个实施例中，存储器交叉开关2216可以使用虚拟通道来分离集群2214A-2214N和分区单元2220A-2220N之间的业务流。
在至少一个实施例中，可以在单个插入卡上提供并行处理单元2202的多个实例，或者可以将多个插入卡互连。在至少一个实施例中，并行处理单元2202的不同实例可以配置成相互操作，即使不同实例具有不同数量的处理核心，不同数量的本地并行处理器存储器和/或其他配置差异。例如，在至少一个实施例中，并行处理单元2202的一些实例可以包括相对于其他实例而言更高精度的浮点单元。在至少一个实施例中，结合并行处理单元2202或并行处理器2200的一个或更多个实例的系统可以以各种配置和形式因素来实现，包括但不限于台式机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏机和/或嵌入式系统。
图22B示出了根据至少一个实施例的处理集群2294。在至少一个实施例中，处理集群2294被包括在并行处理单元内。在至少一个实施例中，处理集群2294是图22的处理集群2214A-2214N之一的实例。在至少一个实施例中，处理集群2294可以配置成并行执行许多线程，其中术语“线程”是指在特定的一组输入数据上执行的特定程序的实例。在至少一个实施例中，单指令多数据(SIMD)指令发布技术用于支持大量线程的并行执行而无需提供多个独立的指令单元。在至少一个实施例中，使用单指令多线程(SIMT)技术来支持并行执行大量一般同步的线程，这使用了公共指令单元，该公共指令单元配置成向每个处理集群2294内的一组处理引擎发出指令。
在至少一个实施例中，可以通过将处理任务分配给SIMT并行处理器的管线管理器2232来控制处理集群2294的操作。在至少一个实施例中，管线管理器2232从图22的调度器2210接收指令，通过图形多处理器2234和/或纹理单元2236管理这些指令的执行。在至少一个实施例中，图形多处理器2234是SIMT并行处理器的示例性实例。然而，在至少一个实施例中，处理集群2294内可以包括不同架构的各种类型的SIMT并行处理器。在至少一个实施例中，在处理集群2294内可以包括图形多处理器2234的一个或更多个实例。在至少一个实施例中，图形多处理器2234可以处理数据，并且数据交叉开关2240可以用于将处理后的数据分发到多个可能的目的(包括其他着色器单元)地之一。在至少一个实施例中，管线管理器2232可以通过指定要经由数据交叉开关2240分配的处理后的数据的目的地来促进处理后的数据的分配。
在至少一个实施例中，处理集群2294内的每个图形多处理器2234可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、加载存储单元(LSU)等)。在至少一个实施例中，可以以管线方式配置功能执行逻辑，其中可以在先前的指令完成之前发出新的指令。在至少一个实施例中，功能执行逻辑支持多种运算，包括整数和浮点算术、比较操作、布尔运算、移位和各种代数函数的计算。在至少一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。
在至少一个实施例中，传送到处理集群2294的指令构成线程。在至少一个实施例中，跨一组并行处理引擎执行的一组线程是线程组。在至少一个实施例中，线程组在不同的输入数据上执行程序。在至少一个实施例中，线程组内的每个线程可被分配给图形多处理器2234内的不同处理引擎。在至少一个实施例中，线程组可包括比图形多处理器2234内的多个处理引擎更少的线程。在至少一个实施例中，当线程组包括的线程数少于处理引擎的数量时，一个或更多个处理引擎在正在处理该线程组的循环期间可能是空闲的。在至少一个实施例中，线程组还可以包括比图形多处理器2234内的多个处理引擎更多的线程。在至少一个实施例中，当线程组包括比图形多处理器2234内的处理引擎的数量更多的线程时，可以在连续的时钟周期内执行处理。在至少一个实施例中，可以在图形多处理器2234上同时执行多个线程组。
在至少一个实施例中，图形多处理器2234包括内部高速缓存存储器，以执行加载和存储操作。在至少一个实施例中，图形多处理器2234可以放弃内部高速缓存并使用处理集群2294内的高速缓存存储器(例如，L1高速缓存2248)。在至少一个实施例中，每个图形多处理器2234还可以访问分区单元(例如，图22A的分区单元2220A-2220N)内的L2高速缓存，这些分区单元在所有处理集群2294之间共享并且可以用于在线程之间传输数据。在至少一个实施例中，图形多处理器2234还可以访问片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或更多个。在至少一个实施例中，并行处理单元2202外部的任何存储器都可以用作全局存储器。在至少一个实施例中，处理集群2294包括图形多处理器2234的多个实例，它们可以共享可以存储在L1高速缓存2248中的公共指令和数据。
在至少一个实施例中，每个处理集群2294可以包括配置成将虚拟地址映射为物理地址的MMU 2245。在至少一个实施例中，MMU 2245的一个或更多个实例可以驻留在图22的存储器接口2218内。在至少一个实施例中，MMU 2245包括一组页表条目(PTE)，其用于将虚拟地址映射到图块(谈论有关图块的更多信息)的物理地址以及可选地映射到高速缓存行索引。在至少一个实施例中，MMU 2245可以包括地址转换后备缓冲区(TLB)或可以驻留在图形多处理器2234或L1高速缓存2248或处理集群2294内的高速缓存。在至少一个实施例中，处理物理地址以分配表面数据访问局部性，以便在分区单元之间进行有效的请求交织。在至少一个实施例中，高速缓存行索引可以用于确定对高速缓存线的请求是命中还是未命中。
在至少一个实施例中，可以配置处理集群2294，使得每个图形多处理器2234耦合到纹理单元2236，以执行纹理映射操作，例如，可以涉及确定纹理样本位置、读取纹理数据以及过滤纹理数据。在至少一个实施例中，根据需要从内部纹理L1高速缓存(未示出)或从图形多处理器2234内的L1高速缓存中读取纹理数据，并从L2高速缓存、本地并行处理器存储器或系统存储器中获取纹理数据。在至少一个实施例中，每个图形多处理器2234将处理后的任务输出到数据交叉开关2240，以将处理后的任务提供给另一处理集群2294以进行进一步处理或将处理后的任务存储在L2高速缓存、本地并行处理器存储器、或经由存储器交叉开关2216的系统存储器中。在至少一个实施例中，光栅前操作单元(preROP)2242配置成从图形多处理器2234接收数据，将数据引导至ROP单元，该ROP单元可以与本文所述的分区单元(例如，图22的分区单元2220A-2220N)一起定位。在至少一个实施例中，PreROP 2242单元可以执行用于颜色混合的优化、组织像素颜色数据以及执行地址转换。
图22C示出了根据至少一个实施例的图形多处理器2296。在至少一个实施例中，图形多处理器2296是图22B的图形多处理器2234。在至少一个实施例中，图形多处理器2296与处理集群2294的管线管理器2232耦合。在至少一个实施例中，图形多处理器2296具有执行管线，该执行管线包括但不限于指令高速缓存2252、指令单元2254、地址映射单元2256、寄存器文件2258、一个或更多个GPGPU核心2262和一个或更多个LSU 2266。GPGPU核心2262和LSU 2266与高速缓存存储器2272和共享存储器2270通过存储器和高速缓存互连2268耦合。
在至少一个实施例中，指令高速缓存2252从管线管理器2232接收要执行的指令流。在至少一个实施例中，将指令高速缓存在指令高速缓存2252中并将其分派以供指令单元2254执行。在一个实施例中，指令单元2254可以分派指令作为线程组(例如，线程束)，将线程组的每个线程分配给GPGPU核心2262内的不同执行单元。在至少一个实施例中，指令可以通过在统一地址空间内指定地址来访问任何本地、共享或全局地址空间。在至少一个实施例中，地址映射单元2256可以用于将统一地址空间中的地址转换成可以由LSU 2266访问的不同的存储器地址。
在至少一个实施例中，寄存器文件2258为图形多处理器2296的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件2258为连接到图形多处理器2296的功能单元(例如，GPGPU核心2262、LSU 2266)的数据路径的操作数提供了临时存储。在至少一个实施例中，在每个功能单元之间划分寄存器文件2258，使得为每个功能单元分配寄存器文件2258的专用部分。在至少一个实施例中，寄存器文件2258在图形多处理器2296正在执行的不同线程组之间划分。
在至少一个实施例中，GPGPU核心2262可以各自包括用于执行图多处理器2296的指令的FPU和/或ALU。GPGPU核心2262在架构上可以相似或架构可能有所不同。在至少一个实施例中，GPGPU核心2262的第一部分包括单精度FPU和整数ALU，而GPGPU核心的第二部分包括双精度FPU。在至少一个实施例中，FPU可以实现用于浮点算法的IEEE754-2208标准或启用可变精度浮点算法。在至少一个实施例中，图形多处理器2296可以另外包括一个或更多个固定功能或特殊功能单元，以执行特定功能，诸如复制矩形或像素混合操作。在至少一个实施例中，GPGPU核心2262中的一个或更多个也可以包括固定或特殊功能逻辑。
在至少一个实施例中，GPGPU核心2262包括能够对多组数据执行单个指令的SIMD逻辑。在至少一个实施例中，GPGPU核心2262可以物理地执行SIMD4、SIMD8和SIMD9指令，并且在逻辑上执行SIMD1、SIMD2和SIMD32指令。在至少一个实施例中，用于GPGPU核心的SIMD指令可以在编译时由着色器编译器生成，或者在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。在至少一个实施例中，可以通过单个SIMD指令来执行为SIMT执行模型配置的程序的多个线程。例如，在至少一个实施例中，可以通过单个SIMD8逻辑单元并行执行执行相同或相似操作的八个SIMT线程。
在至少一个实施例中，存储器和高速缓存互连2268是将图形多处理器2296的每个功能单元连接到寄存器文件2258和共享存储器2270的互连网络。在至少一个实施例中，存储器和高速缓存互连2268是交叉开关互连，其允许LSU 2266在共享存储器2270和寄存器文件2258之间实现加载和存储操作。在至少一个实施例中，寄存器文件2258可以以与GPGPU核心2262相同的频率操作，从而在GPGPU核心2262和寄存器文件2258之间进行数据传输的延迟非常低。在至少一个实施例中，共享存储器2270可以用于启用在图形多处理器2296内的功能单元上执行的线程之间的通信。在至少一个实施例中，高速缓存存储器2272可以用作例如数据高速缓存，以高速缓存在功能单元和纹理单元2236之间通信的纹理数据。在至少一个实施例中，共享存储器2270也可以用作程序管理的高速缓存。在至少一个实施例中，除了存储在高速缓存存储器2272中的自动高速缓存的数据之外，在GPGPU核心2262上执行的线程还可以以编程方式将数据存储在共享存储器中。
在至少一个实施例中，如本文所述的并行处理器或GPGPU通信地耦合到主机/处理器核心，以加速图形操作、机器学习操作、图案分析操作以及各种通用GPU(GPGPU)功能。在至少一个实施例中，GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合到主机处理器/核心。在至少一个实施例中，GPU可以与核心集成在相同的封装或芯片上，并通过内部处理器总线/互连(即，封装或芯片的内部)通信地耦合到核心。在至少一个实施例中，不管GPU连接的方式如何，处理器核心可以以WD包含的命令/指令序列的形式向GPU分配工作。在至少一个实施例中，GPU然后使用专用电路/逻辑来有效地处理这些命令/指令。
图23示出了根据至少一个实施例的图形处理器2300。在至少一个实施例中，图形处理器2300包括环形互连2302、管线前端2304、媒体引擎2337和图形核心2380A-2380N。在至少一个实施例中，环形互连2302将图形处理器2300耦合到其他处理单元，包括其他图形处理器或一个或更多个通用处理器核心。在至少一个实施例中，图形处理器2300是集成在多核心处理系统内的许多处理器之一。
在至少一个实施例中，图形处理器2300经由环形互连2302接收多批命令。在至少一个实施例中，输入命令由管线前端2304中的命令流转化器2303解释。在至少一个实施例中，图形处理器2300包括可缩放执行逻辑，以经由图形核心2380A-2380N执行3D几何处理和媒体处理。在至少一个实施例中，对于3D几何处理命令，命令流转化器2303将命令提供给几何管线2336。在至少一个实施例中，对于至少一些媒体处理命令，命令流转化器2303将命令提供给视频前端2334，其与媒体引擎2337耦合。在至少一个实施例中，媒体引擎2337包括用于视频和图像后处理的视频质量引擎(VQE)2330，以及用于提供硬件加速媒体数据编码和解码的多格式编码/解码(MFX)2333引擎。在至少一个实施例中，几何管线2336和媒体引擎2337各自生成用于由至少一个图形核心2380A提供的线程执行资源的执行线程。
在至少一个实施例中，图形处理器2300包括以模块化图形核心2380A-2380N(有时称为核心切片)为特征的可缩放线程执行资源，每个模块核心具有多个子核心2350A-2350N、2360A-2360N(有时称为核心子切片)。在至少一个实施例中，图形处理器2300可以具有任意数量的图形核心2380A至2380N。在至少一个实施例中，图形处理器2300包括具有至少第一子核心2350A和第二子核心2360A的图形核心2380A。在至少一个实施例中，图形处理器2300是具有单个子核心(例如2350A)的低功率处理器。在至少一个实施例中，图形处理器2300包括多个图形核心2380A-2380N，每个图形核心包括一组第一子核心2350A-2350N和一组第二子核心2360A-2360N。在至少一个实施例中，第一子核心2350A-2350N中的每个子核心至少包括第一组执行单元(EU)2352A-2352N和媒体/纹理采样器2354A-2354N。在至少一个实施例中，第二子核心2360A-2360N中的每个子核心至少包括第二组执行单元2362A-2362N和采样器2364A-2364N。在至少一个实施例中，每个子核心2350A-2350N、2360A-2360N共享一组共享资源2370A-2370N。在至少一个实施例中，共享资源包括共享高速缓冲存储器和像素操作逻辑。
图24示出了根据至少一个实施例的用于处理器2400。在至少一个实施例中，处理器2400可以包括但不限于执行指令的逻辑电路。在至少一个实施例中，处理器2400可以执行指令，包括x86指令、ARM指令、用于ASIC的专用指令等。在至少一个实施例中，处理器2410可以包括用于存储封装数据的寄存器，例如作为加利福尼亚州圣克拉拉市英特尔公司采用MMX技术启用的微处理器中的64位宽MMXTM寄存器。在至少一个实施例中，整数和浮点数形式可用的MMX寄存器可以与封装的数据元素一起运行，所述封装的数据元素伴随SIMD和流式SIMD扩展(“SSE”)指令。在至少一个实施例中，与SSE2、SSE3、SSE4、AVX或更高版本(一般称为“SSEx”)技术有关的128位宽XMM寄存器可以保存此类封装数据操作数。在至少一个实施例中，处理器2410可以执行指令以加速CUAD程序。
在至少一个实施例中，处理器2400包括有序前端(“前端”)2401，以提取要执行的指令并准备稍后在处理器管线中使用的指令。在至少一个实施例中，前端2401可以包括几个单元。在至少一个实施例中，指令预取器2426从存储器中获取指令并将指令提供给指令解码器2428，指令解码器2428又对指令进行解码或解释。例如，在至少一个实施例中，指令解码器2428将接收到的指令解码用于执行的所谓的“微指令”或“微操作”(也称为“微操作”或“微指令”)的一个或更多个操作。在至少一个实施例中，指令解码器2428将指令解析为操作码以及相应的数据和控制字段，其可以由微架构用来使用以执行操作。在至少一个实施例中，跟踪高速缓存2430可以将解码的微指令组装成微指令队列2434中的程序排序的序列或追踪以供执行。在至少一个实施例中，当追踪高速缓存2430遇到复杂指令时，微码ROM2432提供完成操作所需的微指令。
在至少一个实施例中，可以将一些指令转换成单个微操作，而另一些指令则需要几个微操作来完成全部操作。在至少一个实施例中，如果需要多于四个的微指令来完成一条指令，则指令解码器2428可以访问微码ROM 2432以执行指令。在至少一个实施例中，可以将指令解码为少量的微指令以在指令解码器2428处进行处理。在至少一个实施例中，如果需要多个微指令完成操作，则可以将指令存储在微码ROM 2432中。在至少一个实施例中，追踪高速缓存器2430参考入口点可编程逻辑阵列(“PLA”)以确定正确的微指令指针，用于根据至少一个实施例从微码ROM 2432读取微码序列以完成一个或更多个指令。在至少一个实施例中，在微码ROM2432完成对指令的微操作排序之后，机器的前端2401可以恢复从追踪高速缓存2430获取微操作。
在至少一个实施例中，乱序执行引擎(“乱序引擎”)2403可以准备用于执行的指令。在至少一个实施例中，乱序执行逻辑具有多个缓冲区，以使指令流平滑并重新排序，以在指令沿管线下降并被调度执行时优化性能。乱序执行引擎2403包括但不限于分配器/寄存器重命名器2440、存储器微指令队列2442、整数/浮点微指令队列2444、存储器调度器2446、快速调度器2402、慢速/通用浮点调度器(“慢速/通用FP调度器”)2404和简单浮点调度器(“简单FP调度器”)2406。在至少一个实施例中，快速调度器2402、慢速/通用浮点调度器2404和简单浮点调度器2406也统称为“微指令调度器2402、2404、2406”。分配器/寄存器重命名器2440分配每个微指令按顺序执行所需要的机器缓冲区和资源。在至少一个实施例中，分配器/寄存器重命名器2440将逻辑寄存器重命名为寄存器文件中的条目。在至少一个实施例中，分配器/寄存器重命名器2440还为两个微指令队列之一中的每个微指令分配条目，存储器微指令队列2442用于存储器操作和整数/浮点微指令队列2444用于非存储器操作，在存储器调度器2446和微指令调度器2402、2404、2406的前面。在至少一个实施例中，微指令调度器2402、2404、2406基于它们的从属输入寄存器操作数源的就绪性和需要完成的执行资源微指令的可用性来确定何时准备好执行微指令。在至少一个实施例中，至少一个实施例的快速调度器2402可以在主时钟周期的每个一半上调度，而慢速/通用浮点调度器2404和简单浮点调度器2406可以在每个主处理器时钟周期调度一次。在至少一个实施例中，微指令调度器2402、2404、2406对调度端口进行仲裁，以调度用于执行的微指令。
在至少一个实施例中，执行块2411包括但不限于整数寄存器文件/支路网络2408、浮点寄存器文件/支路网络(“FP寄存器文件/支路网络”)2410、地址生成单元(“AGU”)2412和2414、快速算术逻辑单元(“快速ALU”)2416和2418、慢速ALU 2420、浮点ALU(“FP”)2422和浮点移动单元(“FP移动”)2424。在至少一个实施例中，整数寄存器文件/支路网络2408和浮点寄存器文件/旁路网络2410在本文中也称为“寄存器文件2408、2410”。在至少一个实施例中，AGUS 2412和2414、快速ALU 2416和2418、慢速ALU 2420、浮点ALU 2422和浮点移动单元2424在本文中也称为“执行单元2412、2414、2416、2418、2420、2422和2424”。在至少一个实施例中，执行框可以包括但不限于任意数量(包括零)和类型的寄存器文件、支路网络、地址生成单元和执行单元(以任何组合)。
在至少一个实施例中，寄存器文件2408、2410可以布置在微指令调度器2402、2404、2406与执行单元2412、2414、2416、2418、2420、2422和2424之间。在至少一个实施例中，整数寄存器文件/支路网络2408执行整数运算。在至少一个实施例中，浮点寄存器文件/支路网络2410执行浮点操作。在至少一个实施例中，寄存器文件2408、2410中的每一个可以包括但不限于支路网络，该支路网络可以绕过或转发尚未写入寄存器文件中的刚刚完成的结果到新的从属对象。在至少一个实施例中，寄存器文件2408、2410可以彼此通信数据。在至少一个实施例中，整数寄存器文件/支路网络2408可以包括但不限于两个单独的寄存器文件、一个寄存器文件用于低阶32位数据，第二寄存器文件用于高阶32位数据。在至少一个实施例中，浮点寄存器文件/支路网络2410可以包括但不限于128位宽的条目，因为浮点指令通常具有宽度为64至128位的操作数。
在至少一个实施例中，执行单元2412、2414、2416、2418、2420、2422、2424可以执行指令。在至少一个实施例中，寄存器文件2408、2410存储微指令需要执行的整数和浮点数据操作数值。在至少一个实施例中，处理器2400可以包括但不限于任意数量的执行单元2412、2414、2416、2418、2420、2422、2424及其组合。在至少一个实施例中，浮点ALU 2422和浮点移动单元2424，可以执行浮点、MMX、SIMD、AVX和SSE或其他操作，包括专门的机器学习指令。在至少一个实施例中，浮点ALU 2422可以包括但不限于64位乘64位浮点除法器，以执行除法、平方根和余数微操作。在至少一个实施例中，可以用浮点硬件来处理涉及浮点值的指令。在至少一个实施例中，可以将ALU操作传递给快速ALU 2416、2418。在至少一个实施例中，快速ALUS 2416、2418可以以半个时钟周期的有效延迟执行快速操作。在至少一个实施例中，大多数复杂的整数运算进入慢速ALU 2420，因为慢速ALU 2420可以包括但不限于用于长延迟类型操作的整数执行硬件，例如乘法器、移位、标志逻辑和分支处理。在至少一个实施例中，存储器加载/存储操作可以由AGUS 2412、2414执行。在至少一个实施例中，快速ALU 2416、快速ALU 2418和慢速ALU 2420可以对64位数据操作数执行整数运算。在至少一个实施例中，可以实现快速ALU 2416、快速ALU 2418和慢速ALU 2420以支持包括16、32、128、256等的各种数据位大小。在至少一个实施例中，浮点ALU 2422和浮点移动单元2424可以实现为支持具有各种宽度的位的一定范围的操作数。在至少一个实施例中，浮点ALU 2422和浮点移动单元2424可以结合SIMD和多媒体指令对128位宽封装数据操作数进行操作。
在至少一个实施例中，微指令调度器2402、2404、2406在父加载完成执行之前调度从属操作。在至少一个实施例中，由于可以在处理器2400中推测性地调度和执行微指令，处理器2400还可以包括用于处理存储器未命中的逻辑。在至少一个实施例中，如果数据高速缓存中的数据加载未命中，则可能存在在管线中正在运行的从属操作，其使调度器暂时没有正确的数据。在至少一个实施例中，一种重放机制追踪踪并重新执行使用不正确数据的指令。在至少一个实施例中，可能需要重放从属操作并且可以允许完成独立操作。在至少一个实施例中，处理器的至少一个实施例的调度器和重放机制也可以设计为捕获用于文本串比较操作的指令序列。
在至少一个实施例中，术语“寄存器”可以指代可以用作识别操作数的指令的一部分的机载处理器存储位置。在至少一个实施例中，寄存器可以是那些可以从处理器外部使用的寄存器(从程序员的角度来看)。在至少一个实施例中，寄存器可能不限于特定类型的电路。相反，在至少一个实施例中，寄存器可以存储数据、提供数据并执行本文描述的功能。在至少一个实施例中，本文描述的寄存器可以通过处理器内的电路使用多种不同技术来实现，例如专用物理寄存器、使用寄存器重命名动态分配的物理寄存器、专用和动态分配的物理寄存器的组合等。在至少一个实施例中，整数寄存器存储32位整数数据。至少一个实施例的寄存器文件还包含八个用于封装数据的多媒体SIMD寄存器。
图25示出了根据至少一个实施例的处理器2500。在至少一个实施例中，处理器2500包括但不限于一个或更多个处理器核心(核心)2502A-2502N、集成存储器控制器2514和集成图形处理器2508。在至少一个实施例中，处理器2500可以包括直至并包括由虚线框表示的附加处理器核心2502N的附加核心。在至少一个实施例中，每个处理器核心2502A-2502N包括一个或更多个内部高速缓存单元2504A-2504N。在至少一个实施例中，每个处理器核心还可以访问一个或更多个共享高速缓存的单元2506。
在至少一个实施例中，内部高速缓存单元2504A-2504N和共享高速缓存单元2506表示处理器2500内的高速缓存存储器层次结构。在至少一个实施例中，高速缓存存储器单元2504A-2504N可以包括每个处理器核心内的至少一级指令和数据以及共享中级缓存中的一级或更多级缓存，例如L2、L3、4级(L4)或其他级别的缓存，其中在外部存储器之前将最高级别的缓存归类为LLC。在至少一个实施例中，高速缓存一致性逻辑维持各种高速缓存单元2506和2504A-2504N之间的一致性。
在至少一个实施例中，处理器2500还可包括一组一个或更多个总线控制器单元2516和系统代理核心2510。在至少一个实施例中，一个或更多个总线控制器单元2516管理一组外围总线，例如一个或更多个PCI或PCI Express总线。在至少一个实施例中，系统代理核心2510为各种处理器组件提供管理功能。在至少一个实施例中，系统代理核心2510包括一个或更多个集成存储器控制器2514，以管理对各种外部存储器设备(未示出)的访问。
在至少一个实施例中，一个或更多个处理器核心2502A-2502N包括对多线程同时进行的支持。在至少一个实施例中，系统代理核心2510包括用于在多线程处理期间协调和操作处理器核心2502A-2502N的组件。在至少一个实施例中，系统代理核心2510可以另外包括电源控制单元(PCU)，该电源控制单元包括逻辑和组件以调节处理器核心2502A-2502N和图形处理器2508的一个或更多个电源状态。
在至少一个实施例中，处理器2500另外包括图形处理器2508以执行图处理操作。在至少一个实施例中，图形处理器2508与共享高速缓存单元2506和包括一个或更多个集成存储器控制器2514的系统代理核心2510耦合。在至少一个实施例中，系统代理核心2510还包括用于驱动图形处理器输出到一个或更多个耦合的显示器的显示器控制器2511。在至少一个实施例中，显示器控制器2511也可以是经由至少一个互连与图形处理器2508耦合的独立模块，或者可以集成在图形处理器2508内。
在至少一个实施例中，基于环的互连单元2512用于耦合处理器2500的内部组件。在至少一个实施例中，可以使用替代性互连单元，例如点对点互连、交换互连或其他技术。在至少一个实施例中，图形处理器2508经由I/O链路2513与环形互连2512耦合。
在至少一个实施例中，I/O链路2513代表多种I/O互连中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块2518(例如eDRAM模块)之间的通信的封装I/O互连。在至少一个实施例中，处理器核心2502A-2502N和图形处理器2508中的每一个使用嵌入式存储器模块2518作为共享的LLC。
在至少一个实施例中，处理器核心2502A-2502N是执行公共指令集架构的同质核心。在至少一个实施例中，处理器核心2502A-2502N在ISA方面是异构的，其中一个或更多个处理器核心2502A-2502N执行公共指令集，而一个或更多个其他处理器核心2502A-2502N执行公共指令集或不同指令集的子集。在至少一个实施例中，就微架构而言，处理器核心2502A-2502N是异构的，其中具有相对较高功耗的一个或更多个核心与具有较低功耗的一个或更多个功率核心耦合。在至少一个实施例中，处理器2500可以实现在一个或更多个芯片上或被实现为SoC集成电路。
图26示出了根据所描述的至少一个实施例的图形处理器核心2600。在至少一个实施例中，图形处理器核心2600被包括在图形核心阵列内。在至少一个实施例中，图形处理器核心2600(有时称为核心切片)可以是模块化图形处理器内的一个或更多个图形核心。在至少一个实施例中，图形处理器核心2600是一个图形核心切片的示例，并且本文所述的图形处理器可以基于目标功率和性能包络线包括多个图形核心切片。在至少一个实施例中，每个图形核心2600可以包括与多个子核心2601A-2601F耦合的固定功能块2630，也称为子切片，其包括通用和固定功能逻辑的模块。
在至少一个实施例中，固定功能块2630包括几何/固定功能管线2636，例如，在较低性能和/或较低功率的图形处理器实施方式中，该几何/固定功能管线2636可以由图形处理器2600中的所有子核心共享。在至少一个实施例中，几何/固定功能管线2636包括3D固定功能管线、视频前端单元，线程产生器和线程分派器以及管理统一返回缓冲区的统一返回缓冲区管理器。
在至少一个实施例中，固定功能块2630还包括图形SoC接口2637、图形微控制器2638和媒体管线2639。图形SoC接口2637提供了图形核心2600以及SoC集成电路系统中的其他处理器核心之间的接口。在至少一个实施例中，图形微控制器2638是可编程子处理器，其可配置为管理图形处理器2600的各种功能，包括线程分派、调度和抢占。在至少一个实施例中，媒体管线2639包括有助于对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。在至少一个实施例中，媒体管线2639经由对子核心2601-2601F内的计算或采样逻辑的请求来实现媒体操作。
在至少一个实施例中，SoC接口2637使图形核心2600能够与通用应用处理器核心(例如，CPU)和/或SoC内的其他组件通信，包括存储器层次结构元素，诸如共享的LLC存储器、系统RAM和/或嵌入式片上或封装DRAM。在至少一个实施例中，SoC接口2637还可以使得能够与SoC内的固定功能设备(例如，相机成像管线)进行通信，并且使得能够使用和/或实现可以在图形核心2600和SoC内部的CPU之间共享的全局存储器原子。在至少一个实施例中，SoC接口2637还可以实现用于图形核心2600的电源管理控制，并且启用图形核心2600的时钟域与SoC内的其他时钟域之间的接口。在至少一个实施例中，SoC接口2637使得能够从命令流转化器和全局线程分派器接收命令缓冲区，其配置为向图形处理器内的一个或更多个图形核心中的每一个提供命令和指令。在至少一个实施例中，当要执行媒体操作时，可以将命令和指令分派给媒体管线2639，或者当要执行图处理操作时，可以将其分配给几何形状和固定功能管线(例如，几何形状和固定功能管线2636、几何形状和固定功能管线2614)。
在至少一个实施例中，图形微控制器2638可以配置为对图形核心2600执行各种调度和管理任务。在至少一个实施例中，图形微控制器2638可以在子核心2601A-2601F中的执行单元(EU)阵列2602A-2602F、2604A-2604F内的各种图形并行引擎上执行图和/或计算工作负载调度。在至少一个实施例中，在包括图形核心2600的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，其调用适当的图形引擎上的调度操作。在至少一个实施例中，调度操作包括确定接下来要运行哪个工作负载、将工作负载提交给命令流转化器、抢先在引擎上运行的现有工作负载、监控工作负载的进度以及在工作负载完成时通知主机软件。在至少一个实施例中，图形微控制器2638还可以促进图形核心2600的低功率或空闲状态，从而为图形核心2600提供在图形核心2600内独立于操作系统和/或系统上的图形驱动器软件的跨低功率状态转换的保存和恢复寄存器的能力。
在至少一个实施例中，图形核心2600可以具有比所示的子核心2601A-2601F更多或更少的子核心，达N个模块化子核心。对于每组N个子核心，在至少一个实施例中，图形核心2600还可以包括共享功能逻辑2610、共享和/或高速缓存存储器2612、几何/固定功能管线2614以及附加的固定功能逻辑2616以加速各种图形和计算处理操作。在至少一个实施例中，共享功能逻辑2610可以包括可由图形核心2600内的每个N个子核心共享的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)。共享和/或高速缓存存储器2612可以是图形核心2600内的N个子核心2601A-2601F的LLC，并且还可以用作可由多个子核心访问的共享存储器。在至少一个实施例中，可以包括几何/固定功能管线2614来代替固定功能块2630内的几何/固定功能管线2636，并且可以包括相同或相似的逻辑单元。
在至少一个实施例中，图形核心2600包括附加的固定功能逻辑2616，其可以包括供图形核心2600使用的各种固定功能加速逻辑。在至少一个实施例中，附加的固定功能逻辑2616包括用于仅位置着色中使用的附加的几何管线。在仅位置着色中，存在至少两个几何管线，而在几何/固定功能管线2616、2636内的完整几何管线和剔除管线中，其是可以包括在附加的固定功能逻辑2616中的附加几何管线。在至少一个实施例中，剔除管线是完整几何管线的修整版。在至少一个实施例中，完整管线和剔除管线可以执行应用程序的不同实例，每个实例具有单独的环境。在至少一个实施例中，仅位置着色可以隐藏被丢弃的三角形的长剔除运行，从而在某些情况下可以更早地完成着色。例如，在至少一个实施例中，附加固定功能逻辑2616中的剔除管线逻辑可以与主应用程序并行执行位置着色器，并且通常比完整管线更快地生成关键结果，因为剔除管线获取并遮蔽顶点的位置属性，无需执行光栅化和将像素渲染到帧缓冲区。在至少一个实施例中，剔除管线可以使用生成的临界结果来计算所有三角形的可见性信息，而与这些三角形是否被剔除无关。在至少一个实施例中，完整管线(在这种情况下可以称为重播管线)可以消耗可见性信息来跳过剔除的三角形以仅遮盖最终传递到光栅化阶段的可见三角形。
在至少一个实施例中，附加的固定功能逻辑2616还可包括通用目标处理加速逻辑，例如固定功能矩阵乘法逻辑，用于实现减速CUAD程序。
在至少一个实施例中，在每个图形子核心2601A-2601F内包括一组执行资源，其可用于响应于图形管线、媒体管线或着色器程序的请求来执行图、媒体和计算操作。在至少一个实施例中，图形子核心2601A-2601F包括多个EU阵列2602A-2602F、2604A-2604F，线程分派和线程间通信(TD/IC)逻辑2603A-2603F，3D(例如，纹理)采样器2605A-2605F，媒体采样器2606A-2606F，着色器处理器2607A-2607F和共享本地存储器(SLM)2608A-2608F。EU阵列2602A-2602F、2604A-2604F每个都包含多个执行单元，这些执行单元是GUGPU，能够为图形、媒体或计算操作提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器程序。在至少一个实施例中，TD/IC逻辑2603A-2603F为子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执行的线程之间的通信。在至少一个实施例中，3D采样器2605A-2605F可以将与纹理或其他3D图形相关的数据读取到存储器中。在至少一个实施例中，3D采样器可以基于与给定纹理相关联的配置的采样状态和纹理格式来不同地读取纹理数据。在至少一个实施例中，媒体采样器2606A-2606F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在至少一个实施例中，每个图形子核心2601A-2601F可以可替代地包括统一的3D和媒体采样器。在至少一个实施例中，在每个子核心2601A-2601F内的执行单元上执行的线程可以利用每个子核心内的共享本地存储器2608A-2608F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。
图27示出了根据至少一个实施例的并行处理单元(“PPU”)2700。在至少一个实施例中，PPU 2700配置有机器可读代码，该机器可读代码如果由PPU 2700执行，则使得PPU2700执行贯穿本文描述的一些或全部过程和技术。在至少一个实施例中，PPU 2700是在一个或更多个集成电路设备上实现的多线程处理器，并且利用多线程作为被设计为处理在多个线程上并行执行的计算机可读指令(也称为机器可读指令或简单的指令)的延迟隐藏技术。在至少一个实施例中，线程是指执行线程，并且是被配置为由PPU 2700执行的一组指令的实例。在至少一个实施例中，PPU 2700是图形处理单元(“GPU”)，图形处理单元配置为实现用于处理三维(“3D”)图形数据的图形渲染管线，以便生成用于在显示设备(诸如LCD设备)上显示的二维(“2D”)图像数据。在至少一个实施例中，PPU 2700用于执行计算，诸如线性代数运算和机器学习运算。图27仅出于说明性目的示出了示例并行处理器，并且应被解释为在至少一个实施例中实现的处理器架构的非限制性示例。
在至少一个实施例中，一个或更多个PPU 2700配置成加速高性能计算(“HPC”)、数据中心和机器学习应用程序。在至少一个实施例中，一个或更多个PPU 2700配置成加速CUDA程序。在至少一个实施例中，PPU 2700包括但不限于I/O单元2706、前端单元2710、调度器单元2712、工作分配单元2714、集线器2716、交叉开关(“Xbar”)2720、一个或更多个通用处理集群(“GPC”)2718和一个或更多个分区单元(“存储器分区单元”)2722。在至少一个实施例中，PPU 2700通过一个或更多个高速GPU互连(“GPU互连”)2708连接到主机处理器或其他PPU 2700。在至少一个实施例中，PPU 2700通过互连2702连接到主机处理器或其他外围设备。在一实施例中，PPU 2700连接到包括一个或更多个存储器设备(“存储器”)2704的本地存储器。在至少一个实施例中，存储器设备2704包括但不限于一个或更多个动态随机存取存储器(“DRAM”)设备。在至少一个实施例中，一个或更多个DRAM设备配置和/或可配置为高带宽存储器(“HBM”)子系统，并且在每个设备内堆叠有多个DRAM管芯。
在至少一个实施例中，高速GPU互连2708可以指代系统使用其来进行缩放的基于线的多通道通信链路，并包括与一个或更多个CPU结合的一个或更多个PPU 2700(“CPU”)，支持PPU 2700和CPU之间的高速缓存一致性以及CPU主控。在至少一个实施例中，高速GPU互连2708通过集线器2716将数据和/或命令传输到PPU 2700的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元和/或在图27中可能未明确示出的其他组件。
在至少一个实施例中，I/O单元2706配置为通过系统总线2702从主机处理器(图27中未示出)发送和接收通信(例如，命令、数据)。在至少一个实施例中，I/O单元2706直接通过系统总线2702或通过一个或更多个中间设备(例如内存桥)与主机处理器通信。在至少一个实施例中，I/O单元2706可以经由系统总线2702与一个或更多个其他处理器(例如一个或更多个PPU 2700)通信。在至少一个实施例中，I/O单元2706实现PCIe接口，用于通过PCIe总线进行通信。在至少一个实施例中，I/O单元2706实现用于与外部设备通信的接口。
在至少一个实施例中，I/O单元2706对经由系统总线2702接收的分组进行解码。在至少一个实施例中，至少一些分组表示被配置为使PPU 2700执行各种操作的命令。在至少一个实施例中，I/O单元2706如命令所指定的那样将解码的命令发送到PPU 2700的各种其他单元。在至少一个实施例中，命令被发送到前端单元2710和/或被发送到集线器2716或PPU 2700的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元等(图27中未明确示出)。在至少一个实施例中，I/O单元2706配置为在PPU 2700的各种逻辑单元之间路由通信。
在至少一个实施例中，由主机处理器执行的程序在缓冲区中对命令流进行编码，该缓冲区将工作负载提供给PPU 2700以进行处理。在至少一个实施例中，工作负载包括指令和要由那些指令处理的数据。在至少一个实施例中，缓冲区是可由主机处理器和PPU2700两者访问(例如，读/写)的存储器中的区域—主机接口单元可以配置为访问经由I/O单元2706通过系统总线2702传输的存储器请求连接到系统总线2702的系统存储器中的缓冲区。在至少一个实施例中，主机处理器将命令流写入缓冲区，然后将指示命令流开始的指针发送给PPU 2700，使得前端单元2710接收指向一个或更多个命令流指针并管理一个或更多个命令流，从命令流中读取命令并将命令转发到PPU 2700的各个单元。
在至少一个实施例中，前端单元2710耦合到调度器单元2712，该调度器单元2712配置各种GPC 2718以处理由一个或更多个命令流定义的任务。在至少一个实施例中，调度器单元2712配置为跟踪与调度器单元2712管理的各种任务有关的状态信息，其中状态信息可以指示任务被分配给哪个GPC 2718，任务是活跃的还是非活跃的，与任务相关联的优先级等等。在至少一个实施例中，调度器单元2712管理在一个或更多个GPC 2718上执行的多个任务。
在至少一个实施例中，调度器单元2712耦合到工作分配单元2714，该工作分配单元2714配置为分派任务以在GPC 2718上执行。在至少一个实施例中，工作分配单元2714跟踪从调度器单元2712接收到的多个调度任务并且工作分配单元2714管理每个GPC 2718的待处理任务池和活跃任务池。在至少一个实施例中，待处理任务池包括多个时隙(例如32个时隙)，这些时隙包含分配给要由特定的GPC 2718处理的任务；活跃任务池可包括用于由GPC 2718主动处理的任务的多个时隙(例如4个时隙)，以使随着GPC 2718中的一个完成任务的执行，该任务将从GPC 2718的活动任务池中逐出，并且从待处理任务池中选择其他任务之一，并安排其在GPC 2718上执行。在至少一个实施例中，如果活跃任务在GPC 2718上处于空闲状态，例如在等待数据依赖性解决时，则活跃任务从GPC 2718中驱逐并返回到待处理任务池，同时选择了待处理任务池中的另一个任务并调度在GPC 2718上执行。
在至少一个实施例中，工作分配单元2714经由XBar 2720与一个或更多个GPC2718通信。在至少一个实施例中，XBar 2720是互连网络，其将PPU 2700的许多单元耦合到PPU 2700的其他单元，并且可以配置为将工作分配单元2714耦合到特定的GPC 2718。在至少一个实施例中，一个或更多个PPU 2700的其他单元也可以通过集线器2716连接到XBar2720。
在至少一个实施例中，任务由调度器单元2712管理，并由工作分配单元2714分配给GPC 2718之一。GPC 2718配置为处理任务并产生结果。在至少一个实施例中，结果可以由GPC 2718中的其他任务消耗，通过XBar2720路由到不同的GPC 2718或存储在存储器2704中。在至少一个实施例中，结果可以通过分区单元2722写到存储器2704中，其实现了用于向存储器2704写入数据或从存储器2704读取数据的存储器接口。在至少一个实施例中，结果可以经由高速GPU互连2708传输到另一PPU 2700或CPU。在至少一个实施例中，PPU 2700包括但不限于U个分区单元2722，其等于耦合到PPU 2700的分离且不同的存储器设备2704的数量。
在至少一个实施例中，主机处理器执行驱动器核心，该驱动器核心实现应用程序编程接口(API)，该应用程序编程接口使在主机处理器上执行的一个或更多个应用程序能够调度操作以在PPU 2700上执行。在一个实施例中，多个计算应用由PPU 2700同时执行，并且PPU 2700为多个计算应用程序提供隔离、服务质量(“QoS”)和独立的地址空间。在至少一个实施例中，应用程序生成指令(例如，以API调用的形式)，该指令使驱动器核心生成一个或更多个任务以供PPU 2700执行，并且驱动器核心将任务输出至由PPU 2700处理的一个或更多个流。在至少一个实施例中，每个任务包括一个或更多个相关线程组，其可以被称为线程束(warp)。在至少一个实施例中，线程束包括可以并行执行的多个相关线程(例如32个线程)。在至少一个实施例中，协作线程可以指代多个线程，包括用于执行任务并且通过共享存储器交换数据的指令。
图28示出了根据至少一个实施例的GPC 2800。在至少一个实施例中，GPC 2800是图27的GPC 2718。在至少一个实施例中，每个GPC 2800包括但不限于用于处理任务的多个硬件单元，并且每个GPC 2800包括但不限于管线管理器2802、预光栅操作单元(“PROP”)2804、光栅引擎2808、工作分配交叉开关(“WDX”)2816、存储器管理单元(“MMU”)2818、一个或更多个数据处理集群(“DPC”)2806，以及部件的任何合适组合。
在至少一个实施例中，GPC 2800的操作由管线管理器2802控制。在至少一个实施例中，管线管理器2802管理一个或更多个DPC 2806的配置，以处理分配给GPC 2800的任务。在至少一个实施例中，管线管理器2802配置一个或更多个DPC 2806中的至少一个以实现图形渲染管线的至少一部分。在至少一个实施例中，DPC 2806配置为在可编程流式多处理器(“SM”)2814上执行顶点着色器程序。在至少一个实施例中，管线管理器2802配置为将从工作分配单元接收的数据包路由到GPC 2800内的适当逻辑单元，以及在至少一个实施例中，可以将一些数据包路由到PROP 2804和/或光栅引擎2808中的固定功能硬件单元，而可以将其他数据包路由到DPC 2806以由原始引擎2812或SM 2814进行处理。在至少一个实施例中，管线管理器2802配置DPC 2806中的至少一个以实现神经网络模型和/或计算管线。在至少一个实施例中，管线管理器2802配置DPC 2806中的至少一个以执行CUDA程序的至少一部分。
在至少一个实施例中，PROP单元2804配置为将由光栅引擎2808和DPC 2806生成的数据路由到分区单元中的光栅操作(“ROP”)单元，例如上面结合图27更详细描述的存储器分区单元2722等。在至少一个实施例中，PROP单元2804配置为执行用于颜色混合的优化、组织像素数据、执行地址转换等等。在至少一个实施例中，光栅引擎2808包括但不限于配置为执行各种光栅操作的多个固定功能硬件单元，并且在至少一个实施例中，光栅引擎2808包括但不限于设置引擎、粗光栅引擎、剔除引擎、裁剪引擎、精细光栅引擎、图块聚合引擎及其任意合适的组合。在至少一个实施例中，设置引擎接收变换后的顶点并生成与由顶点定义的几何图元相关联的平面方程；平面方程式被传送到粗光栅引擎以生成基本图元的覆盖信息(例如，图块的x、y覆盖范围掩码)；粗光栅引擎的输出将传输到剔除引擎，在剔除引擎中与z测试失败的图元相关联的片段将被剔除，并传输到剪切引擎，在剪切引擎中剪切位于视锥范围之外的片段。在至少一个实施例中，将经过裁剪和剔除的片段传递给精细光栅引擎，以基于设置引擎生成的平面方程式生成像素片段的属性。在至少一个实施例中，光栅引擎2808的输出包括将由任何适当的实体(例如，由在DPC 2806内实现的片段着色器)处理的片段。
在至少一个实施例中，包括在GPC 2800中的每个DPC 2806包括但不限于M管线控制器(“MPC”)2810；图元引擎2812；一个或更多个SM 2814；及其任何合适的组合。在至少一个实施例中，MPC 2810控制DPC 2806的操作，将从管线管理器2802接收的分组路由到DPC2806中的适当单元。在至少一个实施例中，将与顶点相关联的分组路由到图元引擎2812，图元引擎2812配置为从存储器中获取与顶点关联的顶点属性；相反，可以将与着色器程序相关联的数据包发送到SM 2814。
在至少一个实施例中，SM 2814包括但不限于可编程流式处理器，其配置为处理由多个线程表示的任务。在至少一个实施例中，SM 2814是多线程的并且配置为同时执行来自特定线程组的多个线程(例如32个线程)，并且实现单指令、多数据(“SIMD”)架构，其中将一组线程(例如，线程束)中的每个线程配置为基于相同的指令集来处理不同的数据集。在至少一个实施例中，线程组中的所有线程执行相同的指令。在至少一个实施例中，SM 2814实施单指令、多线程(“SIMT”)架构，其中一组线程中的每个线程配置为基于相同的指令集来处理不同的数据集，但是其中线程组中的各个线程允许在执行期间发散。在至少一个实施例中，为每个线程束维护程序计数器、调用栈和执行状态，从而当线程束中的线程发散时，实现线程束和线程束内的串行执行之间的并发性。在另一个实施例中，为每个单独的线程维护程序计数器、调用栈和执行状态，从而使得在线程束内和线程束之间的所有线程之间具有相等的并发性。在至少一个实施例中，为每个单独的线程维持执行状态，并且可以收敛并并行地执行执行相同指令的线程以提高效率。下面结合图29更详细地描述SM 2814的至少一个实施例。
在至少一个实施例中，MMU 2818在GPC 2800和存储器分区单元(例如，图27的分区单元2722)之间提供接口，并且MMU 2818提供虚拟地址到物理地址的转换、存储器保护以及存储器请求的仲裁。在至少一个实施例中，MMU 2818提供一个或更多个转换后备缓冲区(“TLB”)，用于执行虚拟地址到存储器中的物理地址的转换。
图29示出了根据至少一个实施例的流式多处理器(“SM”)2900。在至少一个实施例中，SM 2900是图28的SM 2814。在至少一个实施例中，SM 2900包括但不限于指令高速缓存2902；一个或更多个调度器单元2904；寄存器文件2908；一个或更多个处理核心(“核心”)2910；一个或更多个特殊功能单元(“SFU”)2912；一个或更多个加载/存储单元(“LSU”)2914；互连网络2916；共享存储器/一级(“L1”)高速缓存2918；及其任何合适的组合。在至少一个实施例中，工作分配单元调度任务以在并行处理单元(“PPU”)的通用处理集群(“GPC”)上执行，并且每个任务被分配给GPC内部的特定数据处理集群(“DPC”)，并且如果任务与着色器程序相关联，则将任务分配给SM 2900之一。在至少一个实施例中，调度器单元2904从工作分配单元接收任务并管理分配给SM 2900的一个或更多个线程块的指令调度。在至少一个实施例中，调度器单元2904调度线程块以作为并行线程的线程束来执行，其中，每个线程块被分配至少一个线程束。在至少一个实施例中，每个线程束执行线程。在至少一个实施例中，调度器单元2904管理多个不同的线程块，将线程束分配给不同的线程块，然后在每个时钟周期内将来自多个不同的协作组的指令分派给各种功能单元(例如，处理核心2910、SFU 2912和LSU 2914)。
在至少一个实施例中，“合作组”可以指用于组织通信线程组的编程模型，其允许开发人员表达线程正在通信的粒度，从而能够表达更丰富、更有效的并行分解。在至少一个实施例中，协作启动API支持线程块之间的同步以执行并行算法。在至少一个实施例中，常规编程模型的API提供了用于同步协作线程的单一、简单的构造：跨线程块的所有线程的屏障(例如，syncthreads()函数)。但是，在至少一个实施例中，程序员可以在小于线程块粒度的情形下来定义线程组，并在所定义的组内进行同步，以实现更高的性能、设计灵活性以及以集合组范围功能接口的形式实现软件重用。在至少一个实施例中，协作组使程序员能够以子块和多块粒度明确定义线程组，并执行集合操作，例如对协作组中的线程进行同步。在至少一个实施例中，子块粒度与单个线程一样小。在至少一个实施例中，编程模型支持跨软件边界的干净组合，从而库和实用程序功能可以在其本地环境中安全地同步，而不必进行关于收敛的假设。在至少一个实施例中，协作组图元使协作并行的新图案成为可能，包括但不限于生产者-消费者并行，机会主义并行以及整个线程块网格上的全局同步。
在至少一个实施例中，分派单元2906配置为将指令发送到功能单元中的一个或更多个，并且调度器单元2904包括但不限于两个分派单元2906，该两个分派单元2906使得来自相同线程束的两个不同指令能够在每个时钟周期被分派。在至少一个实施例中，每个调度器单元2904包括单个分派单元2906或附加分派单元2906。
在至少一个实施例中，每个SM 2900在至少一个实施例中包括但不限于寄存器文件2908，该寄存器文件2908为SM 2900的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件2908在每个功能单元之间划分，从而为每个功能单元分配寄存器文件2908的专用部分。在至少一个实施例中，寄存器文件2908在由SM 2900执行的不同线程束之间划分，并且寄存器文件2908为连接到功能单元的数据路径的操作数提供临时存储。在至少一个实施例中，每个SM 2900包括但不限于多个L个处理核心2910。在至少一个实施例中，SM2900包括但不限于大量(例如128个或更多)不同的处理核心2910。在至少一个实施例中，每个处理核心2910在至少一个实施例中包括但不限于全管线、单精度、双精度和/或混合精度处理单元，其包括但不限于浮点算术逻辑单元和整数算术逻辑单元。在至少一个实施例中，浮点算术逻辑单元实现用于浮点算术的IEEE 754-2008标准。在至少一个实施例中，处理核心2910包括但不限于64个单精度(32位)浮点核心、64个整数核心、32个双精度(64位)浮点核心和8个张量核心。
在至少一个实施例中，张量核心配置为执行矩阵运算。在至少一个实施例中，一个或更多个张量核心包括在处理核心2910中。在至少一个实施例中，张量核心配置为执行深度学习矩阵算术，例如用于神经网络训练和推理的卷积运算。在至少一个实施例中，每个张量核心在4×4矩阵上操作并且执行矩阵乘法和累加运算D＝A×B+C，其中A、B、C和D是4×4矩阵。
在至少一个实施例中，矩阵乘法输入A和B是16位浮点矩阵，并且累加矩阵C和D是16位浮点或32位浮点矩阵。在至少一个实施例中，张量核心对16位浮点输入数据进行32位浮点累加运算。在至少一个实施例中，16位浮点乘法使用64个运算，并得到全精度乘积，然后使用32位浮点加法与其他中间乘积累加起来，以进行4x4x4矩阵乘法。在至少一个实施例中，张量核心用于执行由这些较小的元件构成的更大的二维或更高维度的矩阵运算。在至少一个实施例中，API(诸如CUDA-C++API)公开专门的矩阵加载、矩阵乘法和累加以及矩阵存储操作，以有效地使用来自CUDA-C++程序的张量核心。在至少一个实施例中，在CUDA级别，线程束级别接口假定跨越所有32个线程束线程的16×16大小的矩阵。
在至少一个实施例中，每个SM 2900包括但不限于执行特殊功能(例如，属性评估、倒数平方根等)的M个SFU 2912。在至少一个实施例中，SFU 2912包括但不限于配置为遍历分层树数据结构的树遍历单元。在至少一个实施例中，SFU 2912包括但不限于配置为执行纹理映射过滤操作的纹理单元。在至少一个实施例中，纹理单元配置为从存储器中加载纹理映射(例如，纹理像素的2D阵列)和采样纹理映射，以产生采样的纹理值以供由SM 2900执行的着色器程序使用。在至少一个实施例中，将纹理映射存储在共享存储器/L1高速缓存2918中。在至少一个实施例中，纹理单元使用mip映射(mip-maps)(例如，细节级别不同的纹理映射)来实现纹理操作(诸如过滤操作)。在至少一个实施例中，每个SM 2900包括但不限于两个纹理单元。
在至少一个实施例中，每个SM 2900包括但不限于实现共享存储器/L1高速缓存2918与寄存器文件2908之间的加载和存储操作的N个LSU 2914。在至少一个实施例中，每个SM 2900包括但不限于互连网络2916，互连网络2916将每个功能单元连接到寄存器文件2908，并且LSU 2914连接到寄存器文件2908和共享存储器/L1高速缓存2918。在至少一个实施例中，互连网络2916是交叉开关，其可以配置为将任何功能单元连接到寄存器文件2908中的任何寄存器，并且将LSU 2914连接到寄存器文件2908和共享存储器/L1高速缓存2918中的存储器位置。
在至少一个实施例中，共享存储器/L1高速缓存2918是片上存储器的阵列，其在至少一个实施例中允许SM 2900与图元引擎之间以及SM 2900中的线程之间的数据存储和通信。在至少一个实施例中，共享存储器/L1高速缓存2918包括但不限于128KB的存储容量，并且位于从SM 2900到分区单元的路径中。在至少一个实施例中，共享存储器/L1高速缓存2918在至少一个实施例中用于高速缓存读取和写入。在至少一个实施例中，共享存储器/L1高速缓存2918、L2高速缓存和存储器中的一个或更多个是后备存储。
在至少一个实施例中，将数据高速缓存和共享存储器功能组合到单个存储器块中，为两种类型的存储器访问提供了改进的性能。在至少一个实施例中，容量由不使用共享存储器的程序使用或将其用作高速缓存，例如如果共享存储器配置为使用一半容量，则纹理和加载/存储操作可以使用剩余容量。根据至少一个实施例，在共享存储器/L1高速缓存2918内的集成使共享存储器/L1高速缓存2918能够用作用于流传输数据的高吞吐量管线，同时提供对频繁重用的数据的高带宽和低延迟访问。在至少一个实施例中，当配置用于通用并行计算时，与图形处理相比，可以使用更简单的配置。在至少一个实施例中，绕过固定功能GPU，从而创建了更加简单的编程模型。在至少一个实施例中，在通用并行计算配置中，工作分配单元直接将线程的块分配和分布给DPC。在至少一个实施例中，块中的线程执行相同的程序，在计算中使用唯一的线程ID以确保每个线程生成唯一的结果，使用SM 2900执行程序并执行计算，使用共享存储器/L1高速缓存2918在线程之间进行通信，以及使用LSU2914通过共享存储器/L1高速缓存2918和存储器分区单元来读写全局存储器。在至少一个实施例中，当被配置用于通用并行计算时，SM 2900向调度器单元2904写入可以用来在DPC上启动新工作的命令。
在至少一个实施例中，PPU被包括在台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、PDA、数码相机、车辆、头戴式显示器、手持式电子设备等中或与之耦合。在至少一个实施例中，PPU被实现在单个半导体衬底上。在至少一个实施例中，PPU与一个或更多个其他设备(例如附加的PPU、存储器、RISCCPU，MMU、数模转换器(“DAC”)等)一起被包括在片上系统(“SoC”)中。
在至少一个实施例中，PPU可以被包括在包括一个或更多个存储设备的图形卡上。图形卡可以配置为与台式计算机主板上的PCIe插槽相连接。在至少一个实施例中，PPU可以是包括在主板的芯片组中的集成GPU(“iGPU”)。
通用计算的软件构造
以下各图阐述但不限于用于实现至少一个实施例的示例软件构造。
图30示出了根据至少一个实施例的编程平台的软件栈。在至少一个实施例中，编程平台是用于利用计算系统上的硬件来加速计算任务的平台。在至少一个实施例中，软件开发人员可以通过库、编译器指令和/或对编程语言的扩展来访问编程平台。在至少一个实施例中，编程平台可以是但不限于CUDA，Radeon开放计算平台(“ROCm”)，OpenCL(由Khronosgroup开发的OpenCLTM)，SYCL或Intel One API。
在至少一个实施例中，编程平台的软件栈3000为应用程序3001提供执行环境。在至少一个实施例中，应用程序3001可以包括能够在软件栈3000上启动的任何计算机软件。在至少一个实施例中，应用程序3001可以包括但不限于人工智能(“AI”)/机器学习(“ML”)应用程序，高性能计算(“HPC”)应用程序，虚拟桌面基础架构(“VDI”)或数据中心工作负载。
在至少一个实施例中，应用程序3001和软件栈3000在硬件3007上运行。在至少一个实施例中，硬件3007可以包括一个或更多个GPU，CPU，FPGA，AI引擎和/或支持编程平台的其他类型的计算设备。在至少一个实施例中，例如采用CUDA，软件栈3000可以是厂商专用的，并且仅与来自特定厂商的设备兼容。在至少一个实施例中，例如在采用OpenCL中，软件栈3000可以与来自不同供应商的设备一起使用。在至少一个实施例中，硬件3007包括连接到一个或更多个设备的主机，该设备可经由应用程序编程接口(API)调用被访问以执行计算任务。在至少一个实施例中，与硬件3007内的主机相比，其可以包括但不限于CPU(但还可以包括计算设备)及其存储器，硬件3007内的设备可以包括但不限于GPU，FPGA，AI引擎或其他计算设备(但还可以包括CPU)及其存储器。
在至少一个实施例中，编程平台的软件栈3000包括但不限于多个库3003，运行时(runtime)3005和设备内核驱动器3006。在至少一个实施例中，库3003中的每个库可以包括可以由计算机程序使用并在软件开发期间利用的数据和编程代码。在至少一个实施例中，库3003可以包括但不限于预写的代码和子例程，类，值，类型规范，配置数据，文档，帮助数据和/或消息模板。在至少一个实施例中，库3003包括被优化用于在一种或更多种类型的设备上执行的函数。在至少一个实施例中，库3003可以包括但不限于用于在设备上执行数学、深度学习和/或其他类型的运算的函数。在至少一个实施例中，库3003与对应的API 3002相关联，API 3002可包括一个或更多个API，其暴露在库2903中实现的函数。
在至少一个实施例中，将应用程序3001编写为源代码，该源代码被编译成可执行代码，如下面结合图35-37更详细讨论的。在至少一个实施例中，应用程序3001的可执行代码可以至少部分地在由软件栈3000提供的执行环境上运行。在至少一个实施例中，在应用程序3001的执行期间，可以得到需要在设备(与主机相比)上运行的代码。在这种情况下，在至少一个实施例中，可以调用运行时3005以在设备上加载和启动必需的代码。在至少一个实施例中，运行时3005可以包括能够支持应用程序3001的执行的任何技术上可行的运行时系统。
在至少一个实施例中，运行时3005被实现为与对应的API(其被示为API 3004)相关联的一个或更多个运行时库。在至少一个实施例中，一个或更多个这样的运行时库可以包括但不限于用于存储器管理，执行控制，设备管理，错误处理和/或同步等等的函数。在至少一个实施例中，存储器管理函数可以包括但不限于用于分配、解除分配和复制设备存储器以及在主机存储器和设备存储器之间传输数据的函数。在至少一个实施例中，执行控制函数可以包括但不限于在设备上启动函数(当函数是可从主机调用的全局函数时，有时称为“内核”)的函数，和用于在运行时库为要在设备上执行的给定函数维护的缓冲区中设置属性值的函数。
在至少一个实施例中，可以任何技术上可行的方式来实现运行时库和相应的API3004。在至少一个实施例中，一个(或任意数量的)API可以公开用于设备的细粒度控制的低级函数集，而另一(或任意数量的)API可以公开这样的较高级的函数集。在至少一个实施例中，可以在低级API之上构建高级运行时API。在至少一个实施例中，一个或更多个运行时API可以是在与语言无关的运行时API之上分层的特定于语言的API。
在至少一个实施例中，设备内核驱动器3006被配置为促进与底层设备的通信。在至少一个实施例中，设备内核驱动器3006可以提供诸如API3004之类的API和/或其他软件所依赖的低级函数。在至少一个实施例中，设备内核驱动器3006可以被配置为在运行时将中间表示(“IR”)代码编译成二进制代码。在至少一个实施例中，对于CUDA，设备内核驱动器3006可以在运行时将非硬件专用的并行线程执行(“PTX”)IR代码编译为用于特定目标设备的二进制代码(高速缓存已编译的二进制代码)，其有时也称为“最终”代码。在至少一个实施例中，这样做可以允许最终代码在目标设备上运行，而当源代码最初被编译为PTX代码时，该目标设备可能不存在。备选地，在至少一个实施例中，设备源代码可以离线地编译成二进制代码，而不需要设备内核驱动器3006在运行时编译IR代码。
图31示出了根据至少一个实施例的图30的软件栈3000的CUDA实现。在至少一个实施例中，可在其上启动应用程序3101的CUDA软件栈3100包括CUDA库3103，CUDA运行时3105，CUDA驱动器3107和设备内核驱动器3108。在至少一个实施例中，CUDA软件栈3100在硬件3109上执行，该硬件3109可以包括支持CUDA的GPU，其由加利福尼亚州圣克拉拉市的NVIDIA公司开发。
在至少一个实施例中，应用程序3101、CUDA运行时3105和设备内核驱动器3108可以分别执行与应用程序3001、运行时3005和设备内核驱动器3006类似的功能，以上结合图30对其进行了描述。在至少一个实施例中，CUDA驱动器3107包括实现CUDA驱动器API 3106的库(libcuda.so)。在至少一个实施例中，类似于由CUDA运行时库(cudart)实现的CUDA运行时API 3104，CUDA驱动器API 3106可以公开但不限于用于存储器管理、执行控制、设备管理、错误处理、同步和/或图形互操作性等的函数。在至少一个实施例中，CUDA驱动器API3106与CUDA运行时API 3104的不同之处在于，CUDA运行时API 3104通过提供隐式初始化、上下文(类似于进程)管理和模块(类似于动态加载的库)管理来简化设备代码管理。与高级CUDA运行时API 3104相反，在至少一个实施例中，CUDA驱动器API 3106是提供对设备的更细粒度控制的低级API，特别是关于上下文和模块加载。在至少一个实施例中，CUDA驱动器API 3106可以公开没有由CUDA运行时API 3104公开的用于上下文管理的函数。在至少一个实施例中，CUDA驱动器API 3106也与语言无关，并且除了支持CUDA运行时API3104之外，还支持例如OpenCL。此外，在至少一个实施例中，包括CUDA运行时3105在内的开发库可被视为与驱动器组件分离，包括用户模式的CUDA驱动器3107和内核模式的设备驱动器3108(有时也称为“显示”驱动器)。
在至少一个实施例中，CUDA库3103可以包括但不限于数学库，深度学习库，并行算法库和/或信号/图像/视频处理库，并行计算应用程序(例如应用程序3101)可以利用这些库。在至少一个实施例中，CUDA库3103可包括数学库，例如cuBLAS库，其是用于执行线性代数运算的基本线性代数子程序(“BLAS”)的实现；用于计算快速傅立叶变换(“FFT”)的cuFFT库，以及用于生成随机数的cuRAND库等。在至少一个实施例中，CUDA库3103可以包括深度学习库，诸如用于深度神经网络的基元的cuDNN库和用于高性能深度学习推理的TensorRT平台等等。
图32示出了根据至少一个实施例的图30的软件栈3000的ROCm实现。在至少一个实施例中，可在其上启动应用程序3201的ROCm软件栈3200包括语言运行时3203，系统运行时3205，thunk 3207和ROCm内核驱动器3208。在至少一个实施例中，ROCm软件栈3200在硬件3209上执行，硬件3209可以包括支持ROCm的GPU，其由加利福尼亚州圣克拉拉市的AMD公司开发。
在至少一个实施例中，应用程序3201可以执行与以上结合图30讨论的应用程序3001类似的功能。另外，在至少一个实施例中，语言运行时3203和系统运行时3205可以执行与以上结合图30讨论的运行时3005类似的功能。在至少一个实施例中，语言运行时3203和系统运行时3205的不同之处在于，系统运行时3205是实现ROCr系统运行时API 3204并利用异构系统架构(“HSA”)运行时API的语言无关运行时。在至少一个实施例中，HSA运行时API是一种瘦用户模式API，它公开接口以供访问和与AMD GPU交互，包括用于存储器管理、通过架构分派内核的执行控制、错误处理、系统和代理信息以及运行时初始化和关闭等的函数。在至少一个实施例中，与系统运行时3205相比，语言运行时3203是ROCr系统运行时API3204之上分层的特定于语言的运行时API 3202的实现。在至少一个实施例中，语言运行时API可以包括但不限于可移植异构计算接口(“HIP”)语言运行时API，异构计算编译器(“HCC”)语言运行时API或OpenCL API等等。特别是，HIP语言是C++编程语言的扩展，具有CUDA机制的功能相似版本，并且在至少一个实施例中，HIP语言运行时API包括与以上结合图31讨论的CUDA运行时API 3104相似的函数，例如用于存储器管理、执行控制、设备管理、错误处理和同步等的函数。
在至少一个实施例中，thunk(ROCt)3207是可用于与底层ROCm驱动器3208交互的接口。在至少一个实施例中，ROCm驱动器3208是ROCk驱动器，其是AMDGPU驱动器和HSA内核驱动器(amdkfd)的组合。在至少一个实施例中，AMDGPU驱动器是由AMD开发的用于GPU的设备内核驱动器，其执行与以上结合图30讨论的设备内核驱动器3006类似的功能。在至少一个实施例中，HSA内核驱动器是允许不同类型的处理器经由硬件特征更有效地共享系统资源的驱动器。
在至少一个实施例中，各种库(未示出)可以被包括在语言运行时3203上方的ROCm软件栈3200中，并且提供与以上结合图31讨论的CUDA库3103相似的功能。在至少一个实施例中，各种库可以包括但不限于数学、深度学习和/或其他库，例如实现与CUDA cuBLAS类似的函数的hipBLAS库，类似于CUDA cuFFT用于计算FFT的rocFFT库等。
图33示出了根据至少一个实施例的图30的软件栈3000的OpenCL实现。在至少一个实施例中，可以在其上启动应用程序3301的OpenCL软件栈3300包括OpenCL框架3305，OpenCL运行时3306和驱动器3307。在至少一个实施例中，OpenCL软件栈3300在不是特定于供应商的硬件3109上执行。在至少一个实施例中，由于由不同厂商开发的设备支持OpenCL，因此可能需要特定的OpenCL驱动器才能与来自此类厂商的硬件进行互操作。
在至少一个实施例中，应用程序3301，OpenCL运行时3306，设备内核驱动器3307和硬件3308可以分别执行与上面结合图30讨论的应用程序3001、运行时3005、设备内核驱动器3006和硬件3007类似的功能。在至少一个实施例中，应用程序3301还包括具有将在设备上执行的代码的OpenCL内核3302。
在至少一个实施例中，OpenCL定义了一种“平台”，其允许主机控制连接到该主机的设备。在至少一个实施例中，OpenCL框架提供平台层API和运行时API，示出为平台API3303和运行时API 3305。在至少一个实施例中，运行时API 3305使用上下文来管理设备上内核的执行。在至少一个实施例中，每个标识的设备可以与各自的上下文相关联，运行时API3305可以使用该上下文来管理该设备的命令队列、程序对象和内核对象、共享存储器对象等。在至少一个实施例中，平台API 3303公开了允许设备上下文用于选择和初始化设备，经由命令队列将工作提交给设备，以及使得能够进行来自和去往设备的数据传输等的函数。另外，在至少一个实施例中，OpenCL框架提供各种内置函数(未示出)，包括数学函数、关系函数和图像处理函数等。
在至少一个实施例中，编译器3304也被包括在OpenCL框架3305中。在至少一个实施例中，源代码可以在执行应用程序之前被离线编译或者在执行应用程序期间被在线编译。与CUDA和ROCm相反，至少一个实施例中的OpenCL应用程序可以由编译器3304在线编译，编译器3304被包括以代表可以用于将源代码和/或IR代码(例如标准可移植中间表示(“SPIR-V”)代码)编译为二进制代码的任意数量的编译器。可替代地，在至少一个实施例中，可以在执行这样的应用程序之前离线编译OpenCL应用程序。
图34示出了根据至少一个实施例的由编程平台支持的软件。在至少一个实施例中，编程平台3404被配置为支持应用程序3400可以依赖的各种编程模型3403，中间件和/或库3402以及框架3401。在至少一个实施例中，应用程序3400可以是使用例如深度学习框架(例如，MXNet，PyTorch或TensorFlow)实现的AI/ML应用，其可以依赖于诸如cuDNN，NVIDIACollective Communications Library(“NCCL”)”和/或NVIDIA开发人员数据加载库(“DALI”)CUDA库之类的库，以在底层硬件上提供加速的计算。
在至少一个实施例中，编程平台3404可以是以上分别结合图31、图32和图33描述的CUDA、ROCm或OpenCL平台之一。在至少一个实施例中，编程平台3404支持多个编程模型3403，其是底层计算系统的抽象，其允许算法和数据结构的表达。在至少一个实施例中，编程模型3403可以暴露底层硬件的特征以便改善性能。在至少一个实施例中，编程模型3403可以包括但不限于CUDA，HIP，OpenCL，C++加速大规模并行性(“C++AMP”)，开放多处理(“OpenMP”)，开放加速器(“OpenACC”)和/或Vulcan计算(Vulcan Compute)。
在至少一个实施例中，库和/或中间件3402提供编程模型3404的抽象的实现。在至少一个实施例中，这样的库包括可由计算机程序使用并在软件开发期间利用的数据和编程代码。在至少一个实施例中，除了可以从编程平台3404获得的那些之外，这样的中间件还包括向应用程序提供服务的软件。在至少一个实施例中，库和/或中间件3402可以包括但不限于cuBLAS、cuFFT、cuRAND和其他CUDA库，或rocBLAS、rocFFT、rocRAND和其他ROCm库。另外，在至少一个实施例中，库和/或中间件3402可以包括NCCL和ROCm通信集合库(“RCCL”)库，其提供用于GPU的通信例程，用于深度学习加速的MIOpen库和/或用于线性代数、矩阵和向量运算、几何变换、数值求解器以及相关算法的本征库。
在至少一个实施例中，应用程序框架3401依赖于库和/或中间件3402。在至少一个实施例中，每个应用程序框架3401是用于实现应用软件的标准结构的软件框架。回到上面讨论的AI/ML示例，在至少一个实施例中，可以使用框架(诸如Caffe，Caffe2，TensorFlow，Keras，PyTorch或MxNet深度学习框架)来实现AI/ML应用。
图35示出了根据至少一个实施例的编译代码以在图30-33的编程平台之一上执行。在至少一个实施例中，编译器3501接收源代码3500，其包括主机代码以及设备代码两者。在至少一个实施例中，编译器3501被配置为将源代码3500转换为用于在主机上执行的主机可执行代码3502以及用于在设备上执行的设备可执行代码3503。在至少一个实施例中，源代码3500可以在执行应用程序之前离线编译，或者在执行应用程序期间在线编译。
在至少一个实施例中，源代码3500可以包括编译器3501支持的任何编程语言的代码，例如C++、C、Fortran等。在至少一个实施例中，源代码3500可以包括在单源(single-source)文件中，其具有主机代码和设备代码的混合，并在其中指示了设备代码的位置。在至少一个实施例中，单源文件可以是包括CUDA代码的.cu文件或包括HIP代码的.hip.cpp文件。备选地，在至少一个实施例中，源代码3500可以包括多个源代码文件，而不是单源文件，在该单源文件中主机代码和设备代码是分开的。
在至少一个实施例中，编译器3501被配置为将源代码3500编译成用于在主机上执行的主机可执行代码3502和用于在设备上执行的设备可执行代码3503。在至少一个实施例中，编译器3501执行操作，包括将源代码3500解析为抽象系统树(AST)，执行优化以及生成可执行代码。在源代码3500包括单源文件的至少一个实施例中，编译器3501可以将设备代码与主机代码在这种单源文件中分开，将设备代码和主机代码分别编译成设备可执行代码3503和主机可执行代码3502，以及将设备可执行代码3503和主机可执行代码3502在单个文件中链接到一起，如下面关于图36更详细讨论的。
在至少一个实施例中，主机可执行代码3502和设备可执行代码3503可以是任何合适的格式，例如二进制代码和/或IR代码。在CUDA的情况下，在至少一个实施例中，主机可执行代码3502可以包括本地对象代码，而设备可执行代码3503可以包括PTX中间表示的代码。在至少一个实施例中，在ROCm的情况下，主机可执行代码3502和设备可执行代码3503都可以包括目标二进制代码。
图36是根据至少一个实施例的编译代码以在图30-33的编程平台之一上执行的更详细图示。在至少一个实施例中，编译器3601被配置为接收源代码3600，编译源代码3600，并输出可执行文件3608。在至少一个实施例中，源代码3600是单源文件，例如.cu文件，.hip.cpp文件或其他格式的文件，其包括主机代码和设备代码两者。在至少一个实施例中，编译器3601可以是但不限于用于在.cu文件中编译CUDA代码的NVIDIA CUDA编译器(“NVCC”)，或用于在.hip.cpp文件中编译HIP代码的HCC编译器。
在至少一个实施例中，编译器3601包括编译器前端3602，主机编译器3605，设备编译器3606和链接器3609。在至少一个实施例中，编译器前端3602被配置为在源代码3600中将设备代码3604与主机代码3603分开。在至少一个实施例中，设备代码3604由设备编译器3606编译成设备可执行代码3608，如所描述的，其可以包括二进制代码或IR代码。在至少一个实施例中，主机代码3603由主机编译器3605单独地编译成主机可执行代码3607。在至少一个实施例中，对于NVCC，主机编译器3605可以是但不限于输出本机目标代码的通用C/C++编译器，而设备编译器3606可以是但不限于基于低级虚拟机(“LLVM”)的编译器，其将LLVM编译器基础架构分叉，并输出PTX代码或二进制代码。在至少一个实施例中，对于HCC，主机编译器3605和设备编译器3606两者可以是但不限于输出目标二进制代码的基于LLVM的编译器。
在至少一个实施例中，在将源代码3600编译成主机可执行代码3607和设备可执行代码3608之后，链接器3609将主机和设备可执行代码3607和3608在可执行文件3610中链接到一起。在至少一个实施例中，主机和PTX的本机目标代码或设备的二进制代码可以在可执行和可链接格式(“ELF”)文件中链接在一起，该文件是用于存储目标代码的容器格式。
图37示出了根据至少一个实施例的在编译源代码之前转换源代码。在至少一个实施例中，源代码3700通过转换工具3701传递，转换工具3701将源代码3700转换成转换后的源代码3702。在至少一个实施例中，编译器3703用于将转换后的源代码3702编译成主机可执行代码3704和设备可执行代码3705，其过程类似于由编译器3501将源代码3500编译成主机可执行代码3502和设备可执行代码3503的过程，如以上结合图35所讨论的。
在至少一个实施例中，由转换工具3701执行的转换被用于移植(port)源代码3700，以在与最初打算在其上运行的不同的环境中执行。在至少一个实施例中，转换工具3701可以包括但不限于HIP转换器，其用于将用于CUDA平台的CUDA代码“移植(hipify)”为可以在ROCm平台上编译和执行的HIP代码。在至少一个实施例中，源代码3700的转换可以包括：解析源代码3700，并将对由一个编程模型(例如，CUDA)提供的API的调用转换为对由另一编程模型(例如，例如，HIP)提供的API的相应调用，如下面结合图38A-39更详细地讨论的。返回到移植CUDA代码的示例，在至少一个实施例中，对CUDA运行时API、CUDA驱动器API和/或CUDA库的调用可以被转换为对应的HIP API调用。在至少一个实施例中，由转换工具3701执行的自动转换有时可能是不完整的，需要额外的人工来完全移植源代码3700。
配置GPU用于通用计算
以下各图阐述但不限于根据至少一个实施例的用于编译和执行计算源代码的示例架构。
图38A示出了根据至少一个实施例的被配置为使用不同类型的处理单元来编译和执行CUDA源代码3810的系统3800。在至少一个实施例中，系统3800包括但不限于CUDA源代码3810，CUDA编译器3850，主机可执行代码3870(1)，主机可执行代码3870(2)，CUDA设备可执行代码3884，CPU 3890，启用CUDA的GPU 3894，GPU 3892，CUDA到HIP转换工具3820，HIP源代码3830，HIP编译器驱动器3840，HCC 3860和HCC设备可执行代码3882。
在至少一个实施例中，CUDA源代码3810是CUDA编程语言的人类可读代码的集合。在至少一个实施例中，CUDA代码是CUDA编程语言的人类可读代码。在至少一个实施例中，CUDA编程语言是C++编程语言的扩展，其包括但不限于定义设备代码以及区分设备代码和主机代码的机制。在至少一个实施例中，设备代码是在编译之后可在设备上并行执行的源代码。在至少一个实施例中，设备可以是针对并行指令处理而优化的处理器，例如启用CUDA的GPU 3890、GPU 3892或另一GPGPU等。在至少一个实施例中，主机代码是在编译后可以在主机上执行的源代码。在至少一个实施例中，主机是针对顺序指令处理而优化的处理器，例如CPU 3890。
在至少一个实施例中，CUDA源代码3810包括但不限于，任意数量(包括零)的全局函数3812，任意数量(包括零)的设备函数3814，任意数量(包括零)的主机函数3816，以及任意数量(包括零)的主机/设备函数3818。在至少一个实施例中，全局函数3812，设备函数3814，主机函数3816和主机/设备函数3818在CUDA源代码3810中可以混合。在至少一个实施例中，每个全局函数3812可在设备上执行并且可从主机调用。因此，在至少一个实施例中，全局函数3812中的一个或更多个可以充当设备的入口点。在至少一个实施例中，每个全局函数3812是内核。在至少一个实施例中以及在一种称为动态并行性的技术中，一个或更多个全局函数3812定义了一内核，该内核可以在设备上执行并且可以从这样的设备调用。在至少一个实施例中，内核在执行期间由设备上的N个不同线程并行执行N次(其中N为任何正整数)。
在至少一个实施例中，每个设备函数3814在设备上执行并且只能从这样的设备调用。在至少一个实施例中，每个主机函数3816在主机上执行并且只能从这样的主机调用。在至少一个实施例中，每个主机/设备函数3816既定义了在主机上可执行并且只能从这样的主机调用的函数的主机版本，也定义了在设备上可执行并且只能从这样的设备调用的函数的设备版本。
在至少一个实施例中，CUDA源代码3810还可包括但不限于对通过CUDA运行时API3802定义的任意数量的函数的任意数量的调用。在至少一个实施例中，CUDA运行时API3802可以包括但不限于在主机上执行的任意数量的函数，用于分配和解除分配设备存储器，在主机存储器和设备存储器之间传输数据，管理具有多个设备的系统等。在至少一个实施例中，CUDA源代码3810还可以包括对在任意数量的其他CUDA API中指定的任意数量的函数的任意数量的调用。在至少一个实施例中，CUDA API可以是被设计为由CUDA代码使用的任何API。在至少一个实施例中，CUDA API包括但不限于CUDA运行时API 3802，CUDA驱动器API，用于任意数量的CUDA库的API等。在至少一个实施例中并且相对于CUDA运行时API3802，CUDA驱动器API是较低级别的API，但可以提供对设备的更细粒度的控制。在至少一个实施例中，CUDA库的示例包括但不限于cuBLAS，cuFFT，cuRAND，cuDNN等。
在至少一个实施例中，CUDA编译器3850编译输入的CUDA代码(例如，CUDA源代码3810)以生成主机可执行代码3870(1)和CUDA设备可执行代码3884。在至少一个实施例中，CUDA编译器3850是NVCC。在至少一个实施例中，主机可执行代码3870(1)是在CPU 3890上可执行的输入源代码中包括的主机代码的编译版本。在至少一个实施例中，CPU 3890可以是针对顺序指令处理而优化的任何处理器。
在至少一个实施例中，CUDA设备可执行代码3884是在启用CUDA的GPU 3894上可执行的输入源代码中包括的设备代码的编译版本。在至少一个实施例中，CUDA设备可执行代码3884包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3884包括但不限于IR代码，例如PTX代码，该IR代码在运行时被设备驱动器进一步编译为用于特定目标设备(例如，启用CUDA的GPU 3894)的二进制代码。在至少一个实施例中，启用CUDA的GPU3894可以是针对并行指令处理而优化并且支持CUDA的任何处理器。在至少一个实施例中，启用CUDA的GPU 3894由加利福尼亚州圣克拉拉市的NVIDIA公司开发。
在至少一个实施例中，CUDA到HIP转换工具3820被配置为将CUDA源代码3810转换成功能上相似的HIP源代码3830。在至少一个实施例中，HIP源代码3830是HIP编程语言的人类可读代码的集合。在至少一个实施例中，HIP代码是HIP编程语言的人类可读代码。在至少一个实施例中，HIP编程语言是C++编程语言的扩展，其包括但不限于CUDA机制的功能上相似的版本，用于定义设备代码并区分设备代码和主机代码。在至少一个实施例中，HIP编程语言可以包括CUDA编程语言的功能的子集。在至少一个实施例中，例如，HIP编程语言包括但不限于定义全局函数3812的机制，但是这样的HIP编程语言可能缺乏对动态并行性的支持，因此，在HIP代码中定义的全局函数3812仅可从主机调用。
在至少一个实施例中，HIP源代码3830包括但不限于任意数量(包括零)的全局函数3812，任意数量(包括零)的设备函数3814，任意数量(包括零)的主机函数3816以及任意数量(包括零)的主机/设备函数3818。在至少一个实施例中，HIP源代码3830还可以包括对在HIP运行时API 3832中指定的任意数量的函数的任意数量的调用。在一个实施例中，HIP运行时API 3832包括但不限于CUDA运行时API 3802中包括的函数的子集的功能上相似的版本。在至少一个实施例中，HIP源代码3830还可以包括对在任意数量的其他HIP API中指定的任意数量的函数的任意数量的调用。在至少一个实施例中，HIP API可以是被设计为供HIP代码和/或ROCm使用的任何API。在至少一个实施例中，HIP API包括但不限于HIP运行时API 3832，HIP驱动器API，用于任意数量的HIP库的API，用于任意数量的ROCm库的API等。
在至少一个实施例中，CUDA到HIP转换工具3820将CUDA代码中的每个内核调用从CUDA语法转换为HIP语法，并将CUDA代码中的任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。在至少一个实施例中，CUDA调用是对在CUDA API中指定的函数的调用，并且HIP调用是对在HIP API中指定的函数的调用。在至少一个实施例中，CUDA到HIP转换工具3820将对在CUDA运行时API 3802中指定的函数的任意数量的调用转换为对在HIP运行时API 3832中指定的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3820是被称为hipify-perl的工具，其执行基于文本的转换过程。在至少一个实施例中，CUDA到HIP转换工具3820是被称为hipify-clang的工具，相对于hipify-perl，其执行更复杂且更鲁棒的转换过程，该过程涉及使用clang(编译器前端)解析CUDA代码，然后转换得到的符号。在至少一个实施例中，除了由CUDA到HIP转换工具3820执行的那些修改之外，将CUDA代码正确地转换成HIP代码可能还需要修改(例如，手动编辑)。
在至少一个实施例中，HIP编译器驱动器3840是确定目标设备3846，然后配置与目标设备3846兼容的编译器以编译HIP源代码3830的前端。在至少一个实施例中，目标设备3846是针对并行指令处理而优化的处理器。在至少一个实施例中，HIP编译器驱动器3840可以以任何技术上可行的方式确定目标设备3846。
在至少一个实施例中，如果目标设备3846与CUDA兼容(例如，启用CUDA的GPU3894)，则HIP编译器驱动器3840生成HIP/NVCC编译命令3842。在至少一个实施例中并且结合图38B更详细地描述的，HIP/NVCC编译命令3842配置CUDA编译器3850以使用但不限于HIP到CUDA转换头和CUDA运行时库来编译HIP源代码3830。在至少一个实施例中并且响应于HIP/NVCC编译命令3842，CUDA编译器3850生成主机可执行代码3870(1)和CUDA设备可执行代码3884。
在至少一个实施例中，如果目标设备3846与CUDA不兼容，则HIP编译器驱动器3840生成HIP/HCC编译命令3844。在至少一个实施例中并且如结合图38C更详细地描述的，HIP/HCC编译命令3844配置HCC 3860以使用HCC头和HIP/HCC运行时库编译HIP源代码3830。在至少一个实施例中并且响应于HIP/HCC编译命令3844，HCC 3860生成主机可执行代码3870(2)和HCC设备可执行代码3882。在至少一个实施例中，HCC设备可执行代码3882是HIP源代码3830中包含的可在GPU 3892上执行的设备代码的编译版本。在至少一个实施例中，GPU3892可以是针对并行指令处理而优化的、与CUDA不兼容且与HCC兼容的任何处理器。在至少一个实施例中，GPU 3892由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，GPU 3892是不启用CUDA的GPU 3892。
仅出于说明性目的，在图38A中描绘了在至少一个实施例中可以实现为编译CUDA源代码3810以在CPU 3890和不同设备上执行的三个不同流程。在至少一个实施例中，直接CUDA流程编译CUDA源代码3810以在CPU 3890和启用CUDA的GPU 3894上执行，而无需将CUDA源代码3810转换为HIP源代码3830。在至少一个实施例中，间接CUDA流程将CUDA源代码3810转换为HIP源代码3830，然后编译HIP源代码3830以在CPU 3890和启用CUDA的GPU 3894上执行。在至少一个实施例中，CUDA/HCC流程将CUDA源代码3810转换为HIP源代码3830，然后编译HIP源代码3830以在CPU 3890和GPU 3892上执行。
可以通过虚线和一系列气泡注释A1-A3描绘可以在至少一个实施例中实现的直接CUDA流程。在至少一个实施例中，并且如气泡注释A1所示，CUDA编译器3850接收CUDA源代码3810和配置CUDA编译器3850以编译CUDA源代码3810的CUDA编译命令3848。在至少一个实施例中，直接CUDA流程中使用的CUDA源代码3810是用CUDA编程语言编写的，该CUDA编程语言基于除C++之外的其他编程语言(例如C，Fortran，Python，Java等)。在至少一个实施例中，并且响应于CUDA编译命令3848，CUDA编译器3850生成主机可执行代码3870(1)和CUDA设备可执行代码3884(用气泡注释A2表示)。在至少一个实施例中并且如用气泡注释A3所示，主机可执行代码3870(1)和CUDA设备可执行代码3884可以分别在CPU 3890和启用CUDA的GPU3894上执行。在至少一个实施例中，CUDA设备可执行代码3884包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3884包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
可以通过虚线和一系列气泡注释B1-B6来描述可以在至少一个实施例中实现的间接CUDA流程。在至少一个实施例中并且如气泡注释B1所示，CUDA到HIP转换工具3820接收CUDA源代码3810。在至少一个实施例中并且如气泡注释B2所示，CUDA到HIP转换工具3820将CUDA源代码3810转换为HIP源代码3830。在至少一个实施例中并如气泡注释B3所示，HIP编译器驱动器3840接收HIP源代码3830，并确定目标设备3846是否启用了CUDA。
在至少一个实施例中并且如气泡注释B4所示，HIP编译器驱动器3840生成HIP/NVCC编译命令3842，并将HIP/NVCC编译命令3842和HIP源代码3830两者都发送到CUDA编译器3850。在至少一个实施例中并且如结合图38B更详细地描述的，HIP/NVCC编译命令3842配置CUDA编译器3850以使用但不限于HIP到CUDA转换头和CUDA运行时库来编译HIP源代码3830。在至少一个实施例中并且响应于HIP/NVCC编译命令3842，CUDA编译器3850生成主机可执行代码3870(1)和CUDA设备可执行代码3884(用气泡注释B5表示)。在至少一个实施例中并且如气泡注释B6所示，主机可执行代码3870(1)和CUDA设备可执行代码3884可以分别在CPU 3890和启用CUDA的GPU 3894上执行。在至少一个实施例中，CUDA设备可执行代码3884包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3884包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
可以通过实线和一系列气泡注释C1-C6来描述可以在至少一个实施例中实现的CUDA/HCC流程。在至少一个实施例中并且如气泡注释C1所示，CUDA到HIP转换工具3820接收CUDA源代码3810。在至少一个实施例中并且如气泡注释C2所示，CUDA到HIP转换工具3820将CUDA源代码3810转换为HIP源代码3830。在至少一个实施例中并且如气泡注释C3所示，HIP编译器驱动器3840接收HIP源代码3830，并确定目标设备3846未启用CUDA。
在至少一个实施例中，HIP编译器驱动器3840生成HIP/HCC编译命令3844，并且将HIP/HCC编译命令3864和HIP源代码3830两者发送到HCC 3860(用气泡注释C4表示)。在至少一个实施例中并且如结合图38C更详细地描述的，HIP/HCC编译命令3864配置HCC 3860以使用但不限于HCC头和HIP/HCC运行时库编译HIP源代码3830。在至少一个实施例中并且响应于HIP/HCC编译命令3844，HCC 3860生成主机可执行代码3870(2)和HCC设备可执行代码3882(用气泡注释C5表示)。在至少一个实施例中并且如气泡注释C6所示，主机可执行代码3870(2)和HCC设备可执行代码3882可以分别在CPU 3890和GPU 3892上执行。
在至少一个实施例中，在将CUDA源代码3810转换为HIP源代码3830之后，HIP编译器驱动器3840可随后用于生成用于启用CUDA的GPU 3894或GPU 3892的可执行代码，而无需将CUDA重新执行为HIP转换工具3820。在至少一个实施例中，CUDA到HIP转换工具3820将CUDA源代码3810转换为HIP源代码3830，然后将其存储在存储器中。在至少一个实施例中，HIP编译器驱动器3840然后配置HCC 3860以基于HIP源代码3830生成主机可执行代码3870(2)和HCC设备可执行代码3882。在至少一个实施例中，HIP编译器驱动器3840随后配置CUDA编译器3850以基于存储的HIP源代码3830生成主机可执行代码3870(1)和CUDA设备可执行代码3884。
图38B示出了根据至少一个实施例的被配置为使用CPU 3890和启用CUDA的GPU3894来编译和执行图38A的CUDA源代码3810的系统3804。在至少一个实施例中，系统3804包括但不限于CUDA源代码3810，CUDA到HIP转换工具3820，HIP源代码3830，HIP编译器驱动器3840，CUDA编译器3850，主机可执行代码3870(1)，CUDA设备可执行代码3884，CPU 3890和启用CUDA的GPU 3894。
在至少一个实施例中并且如本文先前结合图38A所描述的，CUDA源代码3810包括但不限于任意数量(包括零)的全局函数3812，任意数量(包括零)的设备函数3814，任意数量(包括零)的主机函数3816以及任意数量(包括零)的主机/设备函数3818。在至少一个实施例中，CUDA源代码3810还包括但不限于对在任意数量的CUDA API中指定的任意数量的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3820将CUDA源代码3810转换成HIP源代码3830。在至少一个实施例中，CUDA到HIP转换工具3820将CUDA源代码3810中的每个内核调用从CUDA语法转换为HIP语法，并将CUDA源代码3810中任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。
在至少一个实施例中，HIP编译器驱动器3840确定目标设备3846是启用CUDA的，并且生成HIP/NVCC编译命令3842。在至少一个实施例中，然后HIP编译器驱动器3840经由HIP/NVCC编译命令3842配置CUDA编译器3850以编译HIP源代码3830。在至少一个实施例中，作为配置CUDA编译器3850的一部分，HIP编译器驱动器3840提供对HIP到CUDA转换头3852的访问。在至少一个实施例中，HIP到CUDA转换头3852将任意数量的HIP API中指定的任意数量的机制(例如，函数)转换为任意数量的CUDA API中指定的任意数量的机制。在至少一个实施例中，CUDA编译器3850将HIP到CUDA转换头3852与对应于CUDA运行时API 3802的CUDA运行时库3854结合使用，以生成主机可执行代码3870(1)和CUDA设备可执行代码3884。在至少一个实施例中，然后可以分别在CPU 3890和启用CUDA的GPU 3894上执行主机可执行代码3870(1)和CUDA设备可执行代码3884。在至少一个实施例中，CUDA设备可执行代码3884包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3884包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
图38C示出了根据至少一个实施例的系统3806，该系统3806被配置为使用CPU3890和未启用CUDA的GPU 3892来编译和执行图38A的CUDA源代码3810。在至少一个实施例中，系统3806包括但不限于CUDA源代码3810，CUDA到HIP转换工具3820，HIP源代码3830，HIP编译器驱动器3840，HCC 3860，主机可执行代码3870(2)，HCC设备可执行代码3882，CPU3890和GPU 3892。
在至少一个实施例中，并且如本文先前结合图38A所描述的，CUDA源代码3810包括但不限于任意数量(包括零)的全局函数3812，任意数量(包括零)的设备函数3814，任意数量(包括零)的主机函数3816以及任意数量(包括零)的主机/设备函数3818。在至少一个实施例中，CUDA源代码3810还包括但不限于对在任意数量的CUDA API中指定的任意数量的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3820将CUDA源代码3810转换成HIP源代码3830。在至少一个实施例中，CUDA到HIP转换工具3820将CUDA源代码3810中的每个内核调用从CUDA语法转换为HIP语法，并将源代码3810中任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。
在至少一个实施例中，HIP编译器驱动器3840随后确定目标设备3846不是启用CUDA的，并生成HIP/HCC编译命令3844。在至少一个实施例中，然后HIP编译器驱动器3840配置HCC 3860以执行HIP/HCC编译命令3844，从而编译HIP源代码3830。在至少一个实施例中，HIP/HCC编译命令3844将HCC 3860配置为使用但不限于HIP/HCC运行时库3858和HCC头3856来生成主机可执行代码3870(2)和HCC设备可执行代码3882。在至少一个实施例中，HIP/HCC运行时库3858对应于HIP运行时API 3832。在至少一个实施例中，HCC头3856包括但不限于用于HIP和HCC的任意数量和类型的互操作性机制。在至少一个实施例中，主机可执行代码3870(2)和HCC设备可执行代码3882可以分别在CPU 3890和GPU 3892上执行。
图37示出了根据至少一个实施例的由图38C的CUDA到HIP转换工具3820转换的示例性内核。在至少一个实施例中，CUDA源代码3810将给定内核被设计为解决的总体问题划分为可以使用线程块独立解决的相对粗糙的子问题。在至少一个实施例中，每个线程块包括但不限于任意数量的线程。在至少一个实施例中，每个子问题被划分为相对细小的部分(pieces)，这些部分可以由线程块中的线程协作并行地解决。在至少一个实施例中，线程块内的线程可以通过共享存储器共享数据并通过同步执行以协调存储器访问来协作。
在至少一个实施例中，CUDA源代码3810将与给定内核相关联的线程块组织成线程块的一维、二维或三维网格。在至少一个实施例中，每个线程块包括但不限于任意数量的线程，并且网格包括但不限于任意数量的线程块。
在至少一个实施例中，内核是使用“__global__”声明说明符(specifier)定义的设备代码中的函数。在至少一个实施例中，使用CUDA内核启动语法3910来指定针对给定内核调用执行内核的网格的尺寸以及相关联的流。在至少一个实施例中，CUDA内核启动语法3910被指定为“KernelName<<<GridSize，BlockSize，SharedMemorySize，Stream>>>(KernelArguments)；”。在至少一个实施例中，执行配置语法是“<<<...>>>”构造，其被插入在内核名称(“KernelName”)和内核参数的括号列表(“KernelArguments”)之间。在至少一个实施例中，CUDA内核启动语法3910包括但不限于CUDA启动函数语法而不是执行配置语法。
在至少一个实施例中，“GridSize”是dim3类型的，并且指定网格的尺寸和大小。在至少一个实施例中，类型dim3是CUDA定义的结构，其包括但不限于无符号整数x，y和z。在至少一个实施例中，如果未指定z，则z默认为1。在至少一个实施例中，如果未指定y，则y默认为1。在至少一个实施例中，网格中的线程块的数量等于GridSize.x、GridSize.y和GridSize.z的乘积。在至少一个实施例中，“BlockSize”是dim3类型的，并且指定每个线程块的尺寸和大小。在至少一个实施例中，每线程块的线程数等于BlockSize.x、BlockSize.y和BlockSize.z的乘积。在至少一个实施例中，给定执行内核的每个线程唯一的线程ID，该线程ID可通过内置变量(例如“threadIdx”)在内核内访问。
在至少一个实施例中，关于CUDA内核启动语法3910，“SharedMemorySize”是一可选参数，它指定共享存储器中除静态分配的存储器外，针对给定内核调用为每个线程块动态分配的字节数。在至少一个实施例中并且关于CUDA内核启动语法3910，SharedMemorySize默认为零。在至少一个实施例中并且关于CUDA内核启动语法3910，“流”是可选的参数，其指定相关联的流并且默认为零以指定默认流。在至少一个实施例中，流是按顺序执行的命令序列(其可能由不同的主机线程发出)。在至少一个实施例中，不同的流可以相对于彼此无序地或同时地执行命令。
在至少一个实施例中，CUDA源代码3810包括但不限于用于示例内核“MatAdd”的内核定义和主函数。在至少一个实施例中，主函数是在主机上执行的主机代码，并且包括但不限于使内核MatAdd在设备上执行的内核调用。在至少一个实施例中，如图所示，内核MatAdd将大小为NxN的两个矩阵A和B相加，其中N为正整数，并将结果存储在矩阵C中。在至少一个实施例中，主函数将threadsPerBlock变量定义为16x 16，numBlocks变量为N/16x N/16。在至少一个实施例中，然后主函数指定内核调用“MatAdd<<<numBlocks，threadsPerBlock>>>(A，B，C)；”。在至少一个实施例中，并且根据CUDA内核启动语法3910，使用尺寸为N/16×N/16的线程块网格来执行内核MatAdd，其中每个线程块的尺寸为16×16。在至少一个实施例中，每个线程块包括256个线程，创建具有足够块的网格以使每个矩阵元素具有一个线程，并且该网格中的每个线程执行内核MatAdd以执行一个逐对的加法。
在至少一个实施例中，在将CUDA源代码3810转换成HIP源代码3830的同时，CUDA到HIP转换工具3820将CUDA源代码3810中的每个内核调用从CUDA内核启动语法3910转换成HIP内核启动语法3920，并将源代码3810中的任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。在至少一个实施例中，HIP内核启动语法3920被指定为“hipLaunchKernelGGL(KernelName,GridSize,BlockSize,SharedMemorySize,Stream,KernelArguments)；”。在至少一个实施例中，KernelName，GridSize，BlockSize，ShareMemorySize，Stream和KernelArguments中的每一个在HIP内核启动语法3920中具有与在CUDA内核启动语法3910中(本文先前描述)相同的含义。在至少一个实施例中，参数SharedMemorySize和Stream在HIP内核启动语法3920中是必需的，而在CUDA内核启动语法3910中是可选的。
在至少一个实施例中，除了使内核MatAdd在设备上执行的内核调用之外，图39中描绘的HIP源代码3830的一部分与图39中描绘的CUDA源代码3810的一部分相同。在至少一个实施例中，在HIP源代码3830中定义内核MatAdd，具有与在CUDA源代码3810中定义内核MatAdd相同的“__global__”声明说明符。在至少一个实施例中，在HIP源代码3830中的内核调用是“hipLaunchKernelGGL(MatAdd，numBlocks，threadsPerBlock，0、0，A，B，C)；”，而CUDA源代码3810中的相应内核调用是“MatAdd<<<numBlocks，threadsPerBlock>>>(A，B，C)；”。
图40更详细地示出了根据至少一个实施例的图38C的未启用CUDA的GPU 3892。在至少一个实施例中，GPU 3892由圣塔克拉拉市的AMD公司开发。在至少一个实施例中，GPU3892可以被配置为以高度并行的方式执行计算操作。在至少一个实施例中，GPU 3892被配置为执行图形管线操作，诸如绘制命令、像素操作、几何计算以及与将图像渲染到显示器相关联的其他操作。在至少一个实施例中，GPU 3892被配置为执行与图形无关的操作。在至少一个实施例中，GPU 3892被配置为执行与图形有关的操作和与图形无关的操作两者。在至少一个实施例中，GPU 3892可以被配置为执行HIP源代码3830中包括的设备代码。
在至少一个实施例中，GPU 3892包括但不限于任意数量的可编程处理单元4020，命令处理器4010，L2高速缓存4022，存储器控制器4070，DMA引擎4080(1)，系统存储器控制器4082，DMA引擎4080(2)和GPU控制器4084。在至少一个实施例中，每个可编程处理单元4020包括但不限于工作负载管理器4030和任意数量的计算单元4040。在至少一个实施例中，命令处理器4010读取来自一个或更多个命令队列(未示出)的命令，并将命令分发给工作负载管理器4030。在至少一个实施例中，对于每个可编程处理单元4020，相关的工作负载管理器4030将工作分发给包括在可编程处理单元4020中的计算单元4040。在至少一个实施例中，每个计算单元4040可以执行任意数量的线程块，但是每个线程块在单个计算单元4040上执行。在至少一个实施例中，工作组是线程块。
在至少一个实施例中，每个计算单元4040包括但不限于任意数量的SIMD单元4050和共享存储器4060。在至少一个实施例中，每个SIMD单元4050实现SIMD架构并且被配置为并行执行操作。在至少一个实施例中，每个SIMD单元4050包括但不限于向量ALU 4052和向量寄存器文件4054。在至少一个实施例中，每个SIMD单元4050执行不同的线程束。在至少一个实施例中，线程束是一组线程(例如16个线程)，其中线程束中的每个线程属于单个线程块，并且被配置为基于单个指令集来处理不同的数据集。在至少一个实施例中，可以使用预测来禁用线程束中的一个或更多个线程。在至少一个实施例中，通道是线程。在至少一个实施例中，工作项是线程。在至少一个实施例中，波前是线程束。在至少一个实施例中，线程块中的不同波前可一起同步并经由共享存储器4060进行通信。
在至少一个实施例中，可编程处理单元4020被称为“着色引擎”。在至少一个实施例中，除了计算单元4040之外，每个可编程处理单元4020还包括但不限于任意数量的专用图形硬件。在至少一个实施例中，每个可编程处理单元4020包括但不限于任意数量(包括零)的几何处理器，任意数量(包括零)的光栅化器，任意数量(包括零)的渲染后端，工作负载管理器4030和任意数量的计算单元4040。
在至少一个实施例中，计算单元4040共享L2高速缓存4022。在至少一个实施例中，L2高速缓存4022被分区。在至少一个实施例中，GPU 3892中的所有计算单元4040可访问GPU存储器4090。在至少一个实施例中，存储器控制器4070和系统存储器控制器4082促进GPU3892与主机之间的数据传输，并且DMA引擎4080(1)使能GPU 3892与此主机之间的异步存储器传输。在至少一个实施例中，存储器控制器4070和GPU控制器4084促进GPU 3892与其他GPU 3892之间的数据传输，并且DMA引擎4080(2)使能GPU 3892与其他GPU 3892之间的异步存储器传输。
在至少一个实施例中，GPU 3892包括但不限于任意数量和类型的系统互连，该系统互连促进在GPU 3892内部或外部的任意数量和类型的直接或间接链接的组件之间的数据和控制传输。在至少一个实施例中，GPU 3892包括但不限于耦合到任意数量和类型的外围设备的任意数量和类型的I/O接口(例如，PCIe)。在至少一个实施例中，GPU 3892可以包括但不限于任意数量(包括零)的显示引擎和任意数量(包括零)的多媒体引擎。在至少一个实施例中，GPU 3892实现了存储器子系统，该存储器子系统包括但不限于任意数量和类型的存储器控制器(例如，存储器控制器4070和系统存储器控制器4082)以及专用于一个组件或在多个组件之间共享的存储器设备(例如，共享存储器4060)。在至少一个实施例中，GPU3892实现了高速缓存子系统，该高速缓存子系统包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存4022)，每个高速缓存存储器可以是私有的或在任意数量的组件(例如，SIMD单元4050，计算单元4040和可编程处理单元4020)之间共享。
图41示出了根据至少一个实施例的示例性CUDA网格4120的线程如何被映射到图40的不同计算单元4040。在至少一个实施例中，并且仅出于说明目的，网格4120具有BX乘以BY乘以1的GridSize和TX乘以TY乘以1的BlockSize。因此，在至少一个实施例中，网格4120包括但不限于(BX*BY)线程块4130，每个线程块4130包括但不限于(TX*TY)线程4140。线程4140在图41中被描绘为弯曲箭头。
在至少一个实施例中，网格4120被映射到可编程处理单元4020(1)，该可编程处理单元4020(1)包括但不限于计算单元4040(1)-4040(C)。在至少一个实施例中并且如图所示，将(BJ*BY)线程块4130映射到计算单元4040(1)，并且将其余线程块4130映射到计算单元4040(2)。在至少一个实施例中，每个线程块4130可以包括但不限于任意数量的线程束，并且每个线程束被映射到图40的不同的SIMD单元4050。
在至少一个实施例中，给定线程块4130中的线程束可以一起同步并通过关联的计算单元4040中包括的共享存储器4060进行通信。例如并且在至少一个实施例中，线程块4130(BJ，1)中的线程束可以一起同步并通过共享存储器4060(1)进行通信。例如并且在至少一个实施例中，线程块4130(BJ+1，1)中的线程束可以一起同步并通过共享存储器4060(2)进行通信。
图42示出了根据至少一个实施例如何将现有CUDA代码迁移至数据并行C++代码。数据并行C++(DPC++)可指代对单架构专有语言的开放、基于标准的替换，其允许开发者跨硬件目标(CPU和加速器，诸如GPU和FPGA)重新使用代码并且还针对特定加速器执行定制调谐。DPC++使用开发者可能熟悉的根据ISO C++的类似和/或相同的C和C++构建体。DPC++结合了来自Khronos组的标准SYCL以支持数据并行性和异构编程。SYCL是指建立在OpenCL的底层概念、可移植性和效率上的跨平台抽象层，其使得能够使用标准C++以“单源(single-source)”样式编写用于异构处理器的代码。SYCL可以实现单个源开发，其中C++模板函数可以包含主机代码和设备代码两者以构建使用OpenCL加速的复杂算法，并且然后在不同类型的数据上贯穿它们的源代码重复使用它们。
在至少一个实施例中，DPC++编译器用于编译DPC++源代码，该源代码可以跨不同的硬件目标部署。在至少一个实施例中，DPC++编译器用于生成可以跨不同的硬件目标部署的DPC++应用，并且DPC++兼容工具可以用于将CUDA应用迁移到DPC++中的多平台程序。在至少一个实施例中，DPC++基础工具包包括：用于跨不同的硬件目标部署应用的DPC++编译器；用于提高跨CPU、GPU和FPGA的生产率和性能的DPC++库；用于将CUDA应用迁移到多平台应用的DPC++兼容工具；和其任何合适的组合。
在至少一个实施例中，通过使用现代C++特征来表达与被称为数据并行(DataParallel)C++的编程语言的并行性，利用DPC++编程模型来简化与对CPU和加速器进行编程相关的一个或更多个方面。DPC++编程语言可以用于使用单个源语言对主机(例如，CPU)和加速器(例如，GPU或FPGA)的代码重用，其中，清楚地传达了执行和存储器依赖性。DPC++代码内的映射可以用于将应用转换成在最佳加速工作负荷的硬件或硬件设备组上运行。主机可用于简化设备代码的开发和调试，即使在不具有可用的加速器的平台上也是如此。
在至少一个实施例中，将CUDA源代码4200作为输入提供给DPC++兼容工具4202以生成人类可读DPC++4204。在至少一个实施例中，人类可读DPC++4204包括由DPC++兼容工具4202生成的内联评论，该内联评论指导开发者如何和/或在哪里修改DPC++代码以完成编码并调谐至所期望的性能4206，由此生成DPC++源代码4208。
在至少一个实施例中，CUDA源代码4200是或包括CUDA编程语言的人类可读源代码的集合。在至少一个实施例中，CUDA源代码4200是CUDA编程语言中的人类可读源代码。在至少一个实施例中，CUDA编程语言是C++编程语言的扩展，其包括但不限于用于定义设备代码和区分设备代码和主机代码的机制。在至少一个实施例中，设备代码是在编译之后在设备(例如，GPU或FPGA)上可执行并且可以包括能够在设备的一个或更多个处理器核上执行的一个或更多个可并行工作流的源代码。在至少一个实施例中，设备可为经优化用于并行指令处理的处理器，例如启用CUDA的GPU、GPU或另一GPGPU等。在至少一个实施例中，主机代码是在编译之后在主机上可执行的源代码。在至少一个实施例中，可以跨CPU和GPU/FPGA并行地执行主机代码和设备代码中的一些或全部。在至少一个实施例中，主机是被优化用于顺序指令处理的处理器，诸如CPU。结合图42描述的CUDA源代码4200可根据本文中别处讨论的那些CUDA源代码。
在至少一个实施例中，DPC++兼容工具4202是指可执行工具、程序、应用或用于促进CUDA源代码4200迁移到DPC++源代码4208的任何其他合适类型的工具。在至少一个实施例中，DPC++兼容工具4202是基于命令行的代码迁移工具，其可用作用于将现有CUDA源端口至DPC++的DPC++工具包的一部分。在至少一个实施例中，DPC++兼容工具4202将CUDA应用的一些或全部源代码从CUDA转换成DPC++，并且生成至少部分地以DPC++编写的所得文件，被称为人类可读DPC++4204。在至少一个实施例中，人类可读DPC++4204包括由DPC++兼容工具4202生成的评论，以指示用户干预可能是必要的地方。在至少一个实施例中，当CUDA源代码4200调用不具有类似DPC++API的CUDA API时，用户干预是必要的；稍后更详细地讨论需要用户干预的其他示例。
在至少一个实施例中，用于迁移CUDA源代码的工作流程4200(例如，应用或其部分)包括：创建一个或更多个编译数据库文件；使用DPC++兼容工具4202将CUDA迁移到DPC++；完成迁移并验证正确性，从而生成DPC++源代码4208；用DPC++编译器编译DPC++源代码4208，以生成DPC++应用。在至少一个实施例中，兼容性工具提供截取当生成文件(Makefile)执行时使用的命令并将它们存储在编译数据库文件中的实用程序。在至少一个实施例中，以JSON格式存储文件。在至少一个实施例中，拦截构建(intercept-built)的命令将生成文件(Makefile)命令转换成DPC兼容命令。
在至少一个实施例中，拦截构建是实用程序脚本，该实用程序脚本拦截构建过程以捕获编译选项、宏定义，并且包括路径，并且将该数据写入编译数据库文件中。在至少一个实施例中，编译数据库文件是JSON文件。在至少一个实施例中，DPC++兼容工具4202解析编译数据库并且在迁移输入源时应用选项。在至少一个实施例中，拦截构建的使用是可选的，但是高度推荐用于基于制作(Make)或CMake的环境。在至少一个实施例中，迁移数据库包括命令、目录和文件：命令可以包括必要的编译标志；目录可以包括到报头文件的路径；文件可以包括到CUDA文件的路径。
在至少一个实施例中，DPC++兼容工具4202通过在可能的地方生成DPC++将写入CUDA中的CUDA代码(例如，应用)迁移到DPC++。在至少一个实施例中，DPC++兼容工具4202可用作工具套件的一部分。在至少一个实施例中，DPC++工具包包括拦截构建工具。在至少一个实施例中，拦截构建工具创建编译数据库，其捕获用于迁移CUDA文件的编译命令。在至少一个实施例中，DPC++兼容工具4202使用由拦截构建工具生成的编译数据库来将CUDA代码迁移到DPC++。在至少一个实施例中，照原样迁移非CUDA C++代码和文件。在至少一个实施例中，DPC++兼容工具4202生成人类可读DPC++4204，该人类可读DPC++4204可以是如由DPC++兼容工具4202所生成的DPC++代码，该DPC++代码不能被DPC++编译器编译并且需要附加的管道系统来验证未被正确迁移的代码部分，并且可涉及手动干预(诸如由开发者)。在至少一个实施例中，DPC++兼容工具4202提供嵌入在代码中的提示或工具以帮助开发者手动地迁移不能自动迁移的附加代码。在至少一个实施例中，迁移是源文件、项目或应用的一次性活动。
在至少一个实施例中，DPC++兼容工具42002能够将CUDA代码的所有部分成功地迁移到DPC++，并且可以仅存在用于手动地验证和调整所生成的DPC++源代码的性能的可选步骤。在至少一个实施例中，DPC++兼容工具4202直接生成DPC++源代码4208，DPC++源代码4208由DPC++编译器编译，而不需要或利用人为干预来修改DPC++兼容工具4202生成的DPC++代码。在至少一个实施例中，DPC++兼容性工具生成可编译DPC++代码，这些代码可以由开发者出于性能、可读性、可维护性、其他各种考虑因素或其任何组合来可选地调整。
在至少一个实施例中，至少部分地使用DPC++兼容工具4202将一个或更多个CUDA源文件迁移到DPC++源文件。在至少一个实施例中，CUDA源代码包括一个或更多个报头文件，其可以包括CUDA报头文件。在至少一个实施例中，CUDA源文件包括可用于打印文本的<cuda.h>头文件和<stdio.h>头文件。在至少一个实施例中，向量添加内核CUDA源文件的一部分可以被写为或与以下各项相关：
Figure BDA0003530633970000861
Figure BDA0003530633970000871
在至少一个实施例中并且结合以上呈现的CUDA源文件，DPC++兼容工具4202解析CUDA源代码并且用适当的DPC++和SYCL报头文件替换报头文件。在至少一个实施例中，DPC++报头文件包括助手声明。在CUDA中，存在线程ID的概念，并且相应地，在DPC++或SYCL中，针对每个元素，存在本地标识符。
在至少一个实施例中，并且结合以上呈现的CUDA源文件，存在初始化的两个向量A和B，并且将向量相加结果作为VectorAdKernel()的一部分放入向量C中。在至少一个实施例中，作为将CUDA代码迁移到DPC++代码的一部分，DPC++兼容工具4202通过本地ID将用于索引工作元素的CUDA线程ID转换成针对工作元素的SYCL标准寻址。在至少一个实施例中，可以优化由DPC++兼容工具4202生成的DPC++代码——例如，通过减少nd_item的维度，从而增加存储器和/或处理器利用率。
在至少一个实施例中，并且结合以上呈现的CUDA源文件，迁移存储器分配。在至少一个实施例中，依赖于诸如平台、设备、上下文和队列的SYCL概念，将cudaMalloc()迁移到设备和上下文被传递到的统一共享存储器SYCL调用malloc_device()。在至少一个实施例中，SYCL平台可以具有多个设备(例如，主机和GPU设备)；设备可以具有可以向其提交作业的多个队列；每个设备可以具有上下文；以及上下文可以具有多个设备并管理共享存储器对象。
在至少一个实施例中，并且结合以上呈现的CUDA源文件，主()函数调用或调用VectorAdKernel()以将两个向量A和B加在一起并且将结果存储在向量C中。在至少一个实施例中，调用VectorAdKernel()的CUDA代码被DPC++代码替换，以将内核提交至命令队列用于执行。在至少一个实施例中，命令组处理程序cgh传递提交至队列的数据、同步和计算，为调用VectorAdKernel()的工作组中的多个全局元素和多个工作项调用parallel_for。
在至少一个实施例中，并且结合以上呈现的CUDA源文件，将用于复制设备存储器然后针对向量A、B和C释放存储器的CUDA调用迁移到对应的DPC++调用。在至少一个实施例中，照原样迁移C++代码(例如，用于打印浮点变量的向量的标准ISO C++代码)，而不被DPC++兼容工具4202修改。在至少一个实施例中，DPC++兼容工具4202修改CUDA API用于存储器设置和/或主机调用以便在加速设备上执行内核。在至少一个实施例中并且结合以上呈现的CUDA源文件，将对应的人类可读DPC++4204(例如，其可以被编译)写为或与以下相关：
Figure BDA0003530633970000881
Figure BDA0003530633970000891
在至少一个实施例中，人类可读DPC++4204是指由DPC++兼容工具4202生成的输出并且可以按一种或另一种方式进行优化。在至少一个实施例中，由DPC++兼容工具4202生成的人类可读DPC++4204可在迁移之后由开发者手动编辑以使其更加可维护、性能或其他考虑。在至少一个实施例中，DPC++兼容工具42002生成的DPC++代码(如所公开的DPC++)可通过移除每个malloc_device()调用的重复调用get_current_device()和/或get_default_context()来优化。在至少一个实施例中，以上生成的DPC++代码使用可以被重构成仅使用单个维度的3维nd_range，从而减少存储器使用。在至少一个实施例中，开发人员可以手动编辑DPC++兼容工具4202生成的DPC++代码，从而用附件替换统一共享存储器的使用。在至少一个实施例中，DPC++兼容工具4202具有改变如何将CUDA代码迁移到DPC++代码的选项。在至少一个实施例中，DPC++兼容工具4202是冗长的，因为它正在使用通用模板来将CUDA代码迁移到DPC++代码，DPC++代码对于大量情况起作用。
在至少一个实施例中，CUDA到DPC++迁移工作流包括以下步骤：使用拦截构建脚本准备迁移；使用DPC++兼容工具4202执行CUDA项目到DPC++的迁移；人工审核和编辑迁移的源文件以完成和正确性；以及编译最终的DPC++代码以生成DPC++应用。在至少一个实施例中，在一个或更多个场景中可能需要手动检查DPC++源代码，这些场景包括但不限于：迁移的API不返回错误代码(CUDA代码可以返回错误代码，错误代码然后可以由应用消费，但SYCL使用异常来报告错误，并且因此不使用错误代码来表面错误)；DPC++不支持CUDA计算能力相关逻辑；不能移除声明。在至少一个实施例中，其中DPC++代码需要手动干预的场景可以包括但不限于：用(*，0)代码替换或评论的错误代码逻辑；等效DPC++API不可用；CUDA计算能力相关逻辑；硬件相关API(clock())；缺少特征不支持的API；执行时间测量逻辑；处理内置向量类型冲突；cuBLAS API的迁移；以及更多。
其他变型在本公开的精神内。因此，尽管公开的技术易于进行各种修改和替代构造，但是某些示出的其实施例在附图中示出并且已经在上面进行了详细描述。然而，应理解，无意将公开内容限制为所公开的一种或更多种特定形式，而是相反，其意图是涵盖落入如所附权利要求书所定义的本公开内容的精神和范围内的所有修改、替代构造和等同物。
除非另有说明或显然与上下文矛盾，否则在描述所公开的实施例的上下文中(特别是在所附权利要求的上下文中)，术语“一”和“一个”和“该”以及类似指代的使用应被解释为涵盖单数和复数，而不是作为术语的定义。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”应被解释为开放式术语(意味着“包括但不限于”)。术语“连接”(在未经修改时指的是物理连接)应解释为部分或全部包含在内、附接到或连接在一起，即使有某些介入。除非本文另外指出，否则本文中对数值范围的引用仅旨在用作分别指代落入该范围内的每个单独值的简写方法，并且每个单独值都被并入说明书中，就如同其在本文中被单独叙述一样。除非另外指出或与上下文矛盾，否则术语“集”(例如“项目集”)或“子集”的使用应解释为包括一个或更多个成员的非空集合。此外，除非另外指出或与上下文矛盾，否则术语相应集的“子集”不一定表示对应集的适当子集，而是子集和对应集可以相等。
除非以其他方式明确指出或与上下文明显矛盾，否则诸如“A，B和C中的至少一个”或“A，B与C中的至少一个”形式的短语之类的连接语在上下文中理解为通常用来表示项目、条款等，其可以是A或B或C，也可以是A和B和C集的任何非空子集。例如，在具有三个成员的集的说明性示例中，连接短语“A，B和C中的至少一个”和“A，B与C中的至少一个”是指以下任意集：{A}，{B}，{C}，{A，B}，{A，C}，{B，C}，{A，B，C}。因此，这种连接语言通常不旨在暗示某些实施例要求存在A中的至少一个，B中的至少一个和C中的至少一个。另外，除非另有说明或与上下文矛盾，否则术语“多个”表示复数的状态(例如，“多个项目”表示多个项目)。多个项目中项目的数量至少为两个，但如果明确指示或通过上下文指示，则可以更多。此外，除非另有说明或从上下文中可以清楚得知，否则短语“基于”是指“至少部分地基于”而不是“仅基于”。
除非本文另外指出或与上下文明显矛盾，否则本文描述的过程的操作可以任何合适的顺序执行。在至少一个实施例中，诸如本文所述的那些过程(或其变形和/或其组合)之类的过程在配置有可执行指令的一个或更多个计算机系统的控制下执行，并且被实现为代码(例如，可执行指令，一个或更多个计算机程序或一个或更多个应用程序)，该代码通过硬件或其组合在一个或更多个处理器上共同执行。在至少一个实施例中，代码以例如计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个指令。在至少一个实施例中，计算机可读存储介质是非暂时性计算机可读存储介质，其排除了暂时性信号(例如，传播的瞬态电或电磁传输)，但包括非暂时性数据存储电路(例如，缓冲区、高速缓存和队列)。在至少一个实施例中，代码(例如，可执行代码或源代码)被存储在其上存储有可执行指令的一组一个或更多个非暂时性计算机可读存储介质(或用于存储可执行指令的其他存储器)上，该可执行指令在由计算机系统的一个或更多个处理器执行时(即，作为被执行的结果)，使得计算机系统执行本文所述的操作。在至少一个实施例中，一组非暂时性计算机可读存储介质包括多个非暂时性计算机可读存储介质，并且多个非暂时性计算机可读存储介质中的个体非暂时性存储介质中的一个或更多个缺少全部代码，而是多个非暂时性计算机可读存储介质共同存储全部代码。在至少一个实施例中，可执行指令被执行，以使得不同的指令由不同的处理器执行，例如，非暂时性计算机可读存储介质存储指令，并且主中央处理单元(“CPU”)执行一些指令，而图形处理单元(“GPU”)执行其他指令。在至少一个实施例中，计算机系统的不同组件具有单独的处理器，并且不同的处理器执行指令的不同子集。
因此，在至少一个实施例中，计算机系统被配置为实现单独地或共同地执行本文所述的过程的操作的一个或更多个服务，并且这样的计算机系统被配置有使能实施操作的适用的硬件和/或软件。此外，实现本公开的至少一个实施例的计算机系统是单个设备，并且在另一实施例中是分布式计算机系统，其包括以不同方式操作的多个设备，使得分布式计算机系统执行本文所述的操作，并且使得单个设备不执行所有操作。
本文提供的任何和所有示例或示例语言(例如，“诸如”)的使用仅旨在更好地阐明本公开的实施例，并且不对公开的范围构成限制，除非另有要求。说明书中的任何语言都不应被解释为表示任何未要求保护的要素对于实践公开内容是必不可少的。
本文引用的所有参考文献，包括出版物、专利申请和专利，均通过引用并入本文，其程度就如同每个参考文献被单独且具体地指示为以引用的方式并入本文并且其全部内容在本文中阐述一样。
在说明书和权利要求中，可以使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语可能不旨在作为彼此的同义词。相反，在特定示例中，“连接”或“耦合”可用于指示两个或更多个元件彼此直接或间接物理或电接触。“耦合”也可能意味着两个或更多个元素彼此不直接接触，但仍彼此协作或交互。
除非另有明确说明，否则可以理解，在整个说明书中，诸如“处理”、“计算”、“计算”、“确定”等之类的术语，是指计算机或计算系统或类似的电子计算设备的动作和/或过程，其将计算系统的寄存器和/或存储器中表示为物理量(例如电子)的数据处理和/或转换为类似表示为计算系统的存储器、寄存器或其他此类信息存储、传输或显示设备中的物理量的其他数据。
以类似的方式，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据并将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或存储器的一部分。作为非限制性示例，“处理器”可以是CPU或GPU。“计算平台”可以包括一个或更多个处理器。如本文所使用的，“软件”进程可以包括例如随时间执行工作的软件和/或硬件实体，诸如任务、线程和智能代理。同样，每个过程可以指代多个过程，以连续地或间歇地顺序地或并行地执行指令。术语“系统”和“方法”在本文中可以互换使用，只要系统可以体现一种或更多种方法，并且方法可以被认为是系统。
在本文件中，可以参考获得、获取、接收或将模拟或数字数据输入子系统、计算机系统或计算机实现的机器中。可以通过多种方式来完成获得、获取、接收或输入模拟和数字数据的过程，例如通过接收作为函数调用或对应用程序编程接口的调用的参数的数据。在一些实现方式中，可以通过经由串行或并行接口传输数据来完成获得、获取、接收或输入模拟或数字数据的过程。在另一实现方式中，可以通过经由计算机网络将数据从提供实体传输到获取实体来完成获得、获取、接收或输入模拟或数字数据的过程。也可以参考提供、输出、传送、发送或呈现模拟或数字数据。在各种示例中，提供、输出、传送、发送或呈现模拟或数字数据的过程可以通过将数据作为函数调用的输入或输出参数、应用程序编程接口或进程间通信机制的参数进行传输来实现。
尽管上面的讨论阐述了所描述的技术的示例实现，但是其他架构可以用于实现所描述的功能，并且旨在落入本公开的范围内。此外，尽管出于讨论的目的在上面定义了具体的职责分配，但是根据情况，可以以不同的方式分配和划分各种功能和职责。
此外，尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求书所要求保护的主题不必限于所描述的特定特征或动作。而是，公开了特定的特征和动作作为实现权利要求的示例形式。

Claims (35)

1.一种方法，包括：
确定第一组值，所述第一组值表示与输入图像相对应的一个或更多个色调范围；
至少部分地基于所述输入图像与至少通过应用平滑因子生成的第二图像之间的差异来生成对比度图像；
至少部分地基于所述第一组值和第二组值来生成与所述一个或更多个色调范围相对应的一组对比度增益曲线；以及
通过至少将对比度增益图应用于所述对比度图像来生成输出图像，其中通过至少将所述一组对比度增益曲线中的第一对比度增益曲线应用于所述输入图像的第一尺度空间表示来确定用于所述输入图像的一组像素的所述对比度增益图。
2.根据权利要求1所述的方法，其中所述第二图像还包括所述输入图像的尺度空间表示。
3.根据权利要求1所述的方法，其中所述平滑因子是被应用于所述输入图像的高斯内核。
4.根据权利要求1所述的方法，其中所述方法还包括：将全局色调图应用于所述输入图像以生成经修改的输入图像。
5.根据权利要求4所述的方法，其中所述一个或更多个范围包括被表示为直方图的一组范围。
6.根据权利要求5所述的方法，其中所述方法还包括：至少部分地基于所述经修改的输入图像来生成所述直方图。
7.根据权利要求1所述的方法，其中所述方法还包括：将全局色调图应用于所述输入图像或所述输出图像中的至少一个。
8.根据权利要求1所述的方法，其中所述第二组值包括表示一个或更多个高斯曲线的一组西格玛值。
9.根据权利要求1所述的方法，其中所述一个或更多个色调范围还包括阴影范围、高亮范围或中间色调范围中的至少一个。
10.根据权利要求9所述的方法，其中所述第一组值还包括所述一个或更多个色调范围的一组平均值。
11.根据权利要求10所述的方法，其中所述阴影范围还包括所述输入图像的低于第一阈值的第一组像素。
12.根据权利要求11所述的方法，其中所述一组平均值中的第一平均值还包括所述第一组像素的平均值。
13.根据权利要求12所述的方法，其中所述高亮范围还包括所述输入图像的高于第二阈值的第二组像素。
14.根据权利要求13所述的方法，其中所述中间色调范围还包括所述输入图像的高于所述第一阈值且低于所述第二阈值的第三组像素。
15.根据权利要求14所述的方法，其中所述第一阈值表示所述输入图像的像素的百分比。
16.根据权利要求1所述的方法，其中所述一组对比度增益曲线中的对比度增益曲线是产生对应增益的输入色调值的函数。
17.根据权利要求1所述的方法，其中所述一个或更多个色调范围还包括至少部分地基于由阈值像素值分类的像素组定义的色调范围，其中，所述阈值像素值是至少部分地基于所述像素组的像素百分比来确定的。
18.一种系统，包括：
一个或更多个处理器；以及
存储器，其存储指令，作为由所述一个或更多个处理器执行所述指令的结果，使所述系统：
获得表示输入图像的图像数据；
至少部分地基于所述图像数据确定一个或更多个色调范围和第一组值，其中所述第一组值中的第一值对应于所述一个或更多个色调范围中的第一色调范围；
至少部分地基于所述输入图像的一组尺度空间表示和所述输入图像的一组亮度值来生成对比度图像；
生成所述第一色调范围的第一对比度增益函数；以及
通过至少将第一对比度增益图应用于所述对比度图像来生成输出图像，其中所述第一对比度增益图至少部分地基于所述第一对比度增益函数而生成。
19.根据权利要求18所述的系统，其中所述图像数据是所述输入图像的直方图。
20.根据权利要求18所述的系统，其中所述图像数据是高动态范围HDR图像数据。
21.根据权利要求18所述的系统，其中所述存储器还包括如下指令：作为由所述一个或更多个处理器执行该指令的结果，使所述系统生成所述一组色调范围中的第二色调范围的第二对比度增益函数。
22.根据权利要求21所述的系统，其中所述存储器还包括如下指令，作为由所述一个或更多个处理器执行该指令的结果，使所述系统至少部分地基于所述第二对比度增益函数来生成第二对比度增益图。
23.根据权利要求22所述的系统，其中使所述系统通过至少将所述第一对比度增益图应用于所述对比度图像来生成所述输出图像的所述指令还包括如下指令：作为由所述一个或更多个处理器执行该指令的结果，使所述系统通过至少应用所述第一对比度增益图和所述第二对比度增益图来生成所述输出图像。
24.根据权利要求18所述的系统，其中所述一个或更多个色调范围还包括阴影范围、高亮范围或中间色调范围中的至少一个。
25.根据权利要求18所述的系统，其中所述图像数据还包括表示输入图像的统计图像数据。
26.根据权利要求25所述的系统，其中所述统计图像数据还包括直方图。
27.一种方法，包括：
确定图像的多个色调区域；
将不同的增益函数应用于所述多个色调区域中的不同区域以生成多个经修改的色调区域；以及
基于所述经修改的色调区域生成所述图像的经修改的版本。
28.根据权利要求27所述的方法，其中所述多个色调区域还包括阴影范围、高亮范围或中间色调范围中的至少一个。
29.根据权利要求27所述的方法，其中所述方法还包括：至少部分地基于输入图像和通过至少将平滑因子应用于所述输入图像而生成的图像之间的差异来生成所述图像。
30.根据权利要求27所述的方法，其中所述方法还包括：生成与所述多个色调区域中的单独色调区域相对应的增益函数。
31.根据权利要求30所述的方法，其中所述增益函数至少部分地基于表示高斯曲线的一组值和一组西格玛值而被生成。
32.根据权利要求31所述的方法，其中所述一组值表示所述一组色调范围的亮度的一组平均值。
33.根据权利要求32所述的方法，其中至少部分地基于所述图像的第一组像素计算所述一组平均值中的第一平均值，其中所述第一组像素指示低于阈值的亮度值。
34.根据权利要求32所述的方法，其中至少部分地基于所述图像的第一组像素计算所述一组平均值中的第一平均值，其中所述第一组像素指示高于阈值的亮度值。
35.根据权利要求32所述的方法，其中至少部分地基于所述图像的第一组像素计算所述一组平均值中的第一平均值，其中所述第一组像素指示第一阈值与第二阈值之间的亮度值。
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