CN116225676A - 用于限制存储器的应用程序编程接口 - Google Patents
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Abstract
本公开涉及用于限制存储器的应用程序编程接口。用于在PPU执行期间在一个或更多个内核和/或线程组执行期间限制存储器的装置、系统和技术。在至少一个实施例中，进程向并行处理库指示用于一个或更多个内核和/或线程组的存储器限制，并且所述并行处理库根据所述存储器限制对所述一个或更多个内核和/或线程组的存储器分配进行限制。
Description
技术领域
至少一个实施例涉及用于在一个或更多个CUDA程序的执行期间限制存储器的处理资源。例如，至少一个实施例涉及处理器或计算系统，其用于根据本文所述的各种新颖技术对由一个或更多个图形处理单元(GPU)的一个或更多个处理器执行的一个或更多个线程组设置和执行存储器限制。
背景技术
近年来，并行处理单元(PPU)(诸如图形处理单元(GPU))变得越来越强大。随着PPU计算能力的这种提高，用户无法通过单个中央处理单元(CPU)进程充分利用PPU资源。结果，用户实施了多个独立且不协调的CPU进程来利用GPU资源。负责管理CPU进程使用的PPU资源的调度程序通常不能有效地管理所述资源，从而导致使用PPU资源的CPU进程之间的干扰。
附图说明
图1是根据至少一个实施例的示出了多进程服务(MPS)的组件的框图；
图2是根据至少一个实施例的示出了用于促进调度一个或更多个线程组以由一个或更多个并行处理单元(PPU)执行的MPS层次结构的框图；
图3是根据至少一个实施例的示出了在由一个或更多个PPU执行一个或更多个线程组期间被限制的线程组存储器的框图；
图4A示出了根据至少一个实施例的用于由MPS设置和实施默认全局资源限制的步骤；
图4B示出了根据至少一个实施例的用于由MPS设置和实施每服务器资源限制的步骤；
图4C示出了根据至少一个实施例的用于由MPS设置和实施每客户端资源限制的步骤；
图5示出了根据至少一个实施例的用于在由MPS执行一个或更多个线程组期间实施存储器限制的进程；
图6示出了根据至少一个实施例的示例性数据中心；
图7示出了根据至少一个实施例的处理系统；
图8示出了根据至少一个实施例的计算机系统；
图9示出了根据至少一个实施例的系统；
图10示出了根据至少一个实施例的示例性集成电路；
图11示出了根据至少一个实施例的计算系统；
图12示出了根据至少一个实施例的APU；
图13示出了根据至少一个实施例的CPU；
图14示出了根据至少一个实施例的示例性加速器集成切片；
图15A-15B示出了根据至少一个实施例的示例性图形处理器；
图16A示出了根据至少一个实施例的图形核心；
图16B示出了根据至少一个实施例的GPGPU；
图17A示出了根据至少一个实施例的并行处理器；
图17B示出了根据至少一个实施例的处理集群；
图17C示出了根据至少一个实施例的图形多处理器；
图18示出了根据至少一个实施例的图形处理器；
图19示出了根据至少一个实施例的处理器；
图20示出了根据至少一个实施例的处理器；
图21示出了根据至少一个实施例的图形处理器核心；
图22示出了根据至少一个实施例的PPU；
图23示出了根据至少一个实施例的GPC；
图24示出了根据至少一个实施例的流式多处理器；
图25示出了根据至少一个实施例的编程平台的软件栈；
图26示出了根据至少一个实施例的图25的软件栈的CUDA实现；
图27示出了根据至少一个实施例的图25的软件栈的ROCm实现；
图28示出了根据至少一个实施例的图25的软件栈的OpenCL实现；
图29示出了根据至少一个实施例的由编程平台支持的软件；
图30示出了根据至少一个实施例的在图25-28的编程平台上执行的编译代码；
图31示出了根据至少一个实施例的在图25-28的编程平台上执行的更详细的编译代码；
图32示出了根据至少一个实施例的在编译源代码之前转换源代码；
图33A示出了根据至少一个实施例的被配置为使用不同类型的处理单元来编译和执行CUDA源代码的系统；
图33B示出了根据至少一个实施例的被配置为使用CPU和启用CUDA的GPU来编译和执行图33A的CUDA源代码的系统；
图33C示出了根据至少一个实施例的被配置为使用CPU和未启用CUDA的GPU来编译和执行图33A的CUDA源代码的系统；
图34示出了根据至少一个实施例的由图33C的CUDA到HIP转换工具转换的示例性内核；
图35更详细地示出了根据至少一个实施例的图33C的未启用CUDA的GPU；以及
图36示出了根据至少一个实施例的示例性CUDA网格的线程如何被映射到图35的不同计算单元；以及
图37示出了根据至少一个实施例的如何将现有CUDA代码迁移到数据并行C++代码。
具体实施方式
图1是根据至少一个实施例的示出了多进程服务(MPS)102的组件的框图。在至少一个实施例中，MPS 104是软件指令，当其被执行时，促进并行处理单元(PPU)(诸如图形处理单元(GPU))执行用于多个中央处理单元(CPU)进程的一个或更多个内核。在至少一个实施例中，MPS104促进PPU(诸如GPU)执行来自多个CPU进程的一个或更多个内核。在至少一个实施例中，MPS 104促进PPU(诸如GPU)执行用于一个或更多个CPU进程的一个或更多个线程组，以便更好地利用所述PPU上的可用的计算资源。
在至少一个实施例中，一个或更多个内核由一个或更多个CPU进程分配以由PPU(诸如GPU)使用MPS 104来执行。在至少一个实施例中，内核是要由一个或更多个PPU(诸如GPU)执行的一组数据值和软件指令。在至少一个实施例中，由一个或更多个用户进程为在PPU(诸如GPU)上执行而调用的一个或更多个内核，使用诸如所述PPU的空闲处理核心和/或存储器的资源。在至少一个实施例中，由PPU执行的一个或更多个内核可能未充分利用所述PPU。在至少一个实施例中，当PPU的一个或更多个流式多处理器(SM)未被用于执行由一个或更多个进程分配的要由所述PPU执行的一个或更多个内核时，所述PPU未被充分利用。在至少一个实施例中，MPS 104利用PPU的空闲SM以允许由一个或更多个CPU进程调用以供所述PPU执行的一个或更多个内核并行使用所述PPU的一个或更多个SM。
在至少一个实施例中，MPS 104允许一个或更多个CPU进程使得一个或更多个内核或软件指令的任何其他分组在PPU(诸如GPU)上执行计算和/或存储器操作。在至少一个实施例中，一个或更多个内核或来自不同进程的软件指令的任何其他分组，通过并行利用PPU的SM集的子集，在PPU(诸如GPU)上重叠。在一个实施例中，在没有MPS 104的情况下，利用PPU的SM的进程以每进程为基础在所述PPU上分配单独的存储和调度资源(诸如存储器)。在至少一个实施例中，使用MPS 104，每个PPU使用所述PPU为所有进程分配一份存储和调度资源。在至少一个实施例中，在没有MPS 104的情况下，当在哪个CPU进程的哪个内核正使用所述PPU之间发生切换时，共享用于内核执行的PPU的CPU进程必须交换调度资源。相比之下，在一个实施例中，使用MPS 104调度资源在所有进程之间共享，并且不需要交换。
在至少一个实施例中，MPS 104是并行处理库102的二进制兼容的客户端-服务器运行时实现，诸如计算统一设备架构(CUDA)或本文进一步描述的任何其他并行处理库。在至少一个实施例中，并行处理库102是包括软件代码的软件库，如果该软件代码被执行，则促进通用并行计算平台的通用并行计算以利用SM或其他处理器在PPU(诸如GPU)中进行并行计算。
在至少一个实施例中，MPS 104包括服务器进程110。在至少一个实施例中，服务器进程110是如下指令，当其由PPU和/或CPU执行时，为一组或更多组软件指令管理硬件资源，诸如本文进一步描述的内核和/或线程组。在至少一个实施例中，服务器进程110通过管理由所述客户进程可用的数据和/或存储器以及提供一个或更多个客户运行时108和PPU的硬件资源之间的接口，促进客户进程之间的并发性。在至少一个实施例中，服务器进程110提供一个或更多个客户端运行时108和PPU(诸如GPU)之间的接口。在至少一个实施例中，服务器进程110管理不由客户端运行时108管理的任何资源。
在至少一个实施例中，MPS 104包括客户端运行时108。在至少一个实施例中，客户端运行时108是如下软件指令，当其被执行时，提交来自一个或更多个进程的工作(诸如一个或更多个线程和/或一个或更多个内核)，以由PPU(诸如GPU)执行。在至少一个实施例中，客户端运行时108管理由一个或更多个PPU为一个或更多个CPU进程提供的硬件资源。
在至少一个实施例中，MPS 104包括控制守护进程106。在至少一个实施例中，控制守护进程106是如下软件指令，当其被执行时，启动和停止一个或更多个MPS 104服务器进程110并且协调使用MPS客户端运行时108的一个或更多个CPU进程和所述一个或更多个MPS104服务器进程110之间的通信。
在至少一个实施例中，当客户端运行时108首次被正在由CPU执行的客户端程序和/或进程初始化时，并行处理库102的驱动器试图连接到MPS 104的控制守护进程106。在至少一个实施例中，如果该连接失败，则客户端程序和/或进程继续在没有MPS 104的情况下运行。在至少一个实施例中，如果该连接成功，则控制守护进程106确保已使用客户端运行时108以与连接的CPU客户端程序和/或进程相同的唯一标识符启动的服务器进程110是活动的(active)。一旦控制守护进程106验证服务器进程110对特定的客户端程序和/或进程是活动的，则所述客户端程序和/或进程连接到或以其他方式通信地耦合到所述服务器进程110。
在至少一个实施例中，客户端程序和/或进程使用任何类型的进程间通信技术或本文进一步描述的其他通信技术(诸如管道、共享存储器或任何其他消息通信技术)，连接到或以其他方式通信地耦合到服务器进程。在至少一个实施例中，MPS 104客户端运行时108、MPS 104控制守护进程106和MPS 104服务器进程110之间的通信是使用命名管道和UNIX域套接字执行的。在至少一个实施例中，MPS 104客户端运行时108、MPS 104控制守护进程106和MPS 104服务器进程210之间的通信是使用任何其他类型的进程间通信(IPC)技术执行的。在至少一个实施例中，当使用MPS 104客户端运行时108的客户端程序和/或进程终止由CPU执行时，MPS 104服务器进程110破坏未被所述客户端程序和/或进程明确释放的任何PPU资源。
在至少一个实施例中，MPS 104控制守护进程106负责MPS 104服务器进程110的启动和关闭。在至少一个实施例中，MPS 104控制守护进程106允许最多一个MPS 104服务器进程110是活动的。在至少一个实施例中，当MPS 104客户端运行时108连接到MPS 104控制守护进程106时，如果没有MPS 104服务器进程110是活动的，则所述控制守护进程106启动MPS104服务器进程110。
在至少一个实施例中，用连接到MPS 104控制守护进程106的MPS 104客户端运行时108的标识符启动MPS 104服务器进程110。在至少一个实施例中，如果包括与MPS 104客户端运行时108相匹配的标识符的MPS 104服务器进程110已经是活动的，则MPS 104控制守护进程106允许所述MPS 104客户端运行时108继续连接到所述MPS 104服务器进程110。在至少一个实施例中，如果MPS 104服务器进程110已经是活动的，但是所述MPS 104服务器进程110和MPS 104客户端运行时108是以不同的标识符启动的，那么MPS 104控制守护进程106请求一旦连接到所述MPS 104服务器进程110的所有MPS 104客户端运行时108断开连接，所述MPS 104服务器进程110就关闭。在至少一个实施例中，一旦MPS 104服务器进程110已经关闭，MPS 104控制守护进程106启动包括与MPS 104客户端运行时108匹配的标识符的新的MPS 104服务器进程110。
在至少一个实施例中，如果没有未决的MPS 104客户端运行时108请求，则MPS 104控制守护进程106不关闭活动的MPS 104服务器进程110。在至少一个实施例中，即使连接到所述MPS 104服务器进程110的所有活动的MPS 104客户端运行时108退出，活动的MPS 104服务器进程110也将持续存在。在至少一个实施例中，当使用与所述活动MPS 104服务器进程110不同的标识符启动的新的MPS 104客户端运行时108连接到MPS 104控制守护进程106时，或者当由一个或更多个MPS 104客户端运行时108启动的一个或更多个内核或其他工作项已引起异常时，活动的MPS 104服务器进程110被关闭。
在至少一个实施例中，MPS 204负责或以其他方式促进PPU计算资源的预留，诸如GPU SM和/或存储器。在至少一个实施例中，为了预留PPU计算资源，MPS 104客户端运行时108指示要预留的一个或更多个PPU计算资源，服务器进程110向PPU调度器指示要预留的所述一个或更多个PPU计算资源以部分地预留所述PPU计算资源，并且控制守护进程106促进所述客户端运行时108和所述服务器进程110之间的通信。在至少一个实施例中，执行MPS104的处理器预留一个或更多个PPU(诸如GPU)，以执行来自调用客户端运行时108的一个或更多个CPU进程的一个或更多个内核和/或软件指令组。
在至少一个实施例中，预留的计算资源包括为一个或更多个进程和/或一个或更多个线程的特定使用而保留的资源，诸如流式多处理器(SM)、流式处理器(SP)、存储器、寄存器、其他处理器核心、包括其他处理器核心的其他多处理器、或PPU(诸如GPU)内或以其他方式可访问的任何其他资源。在至少一个实施例中，执行MPS 104的处理器预留一个或更多个PPU计算资源，以便在由一个或更多个PPU(诸如GPU)执行一个或更多个线程期间使用。在至少一个实施例中，执行MPS 104的处理器预留一个或更多个PPU计算资源，以便在由一个或更多个PPU(诸如GPU)执行期间被一个或更多个软件内核使用。
在至少一个实施例中，执行MPS 104的处理器将一个或更多个PPU从睡眠状态或其他临时断电模式唤醒。在至少一个实施例中，执行MPS 104的处理器将一个或更多个PPU计算资源从睡眠状态或其他临时断电模式唤醒。在至少一个实施例中，执行MPS 104的处理器使得一个或更多个PPU计算资源被专门地分配给或以其他方式预留给一个或更多个CPU和/或一个或更多个软件线程。
在至少一个实施例中，执行MPS 104的处理器使得一个或更多个PPU计算资源被锁定，以供一组线程和/或内核使用，该一组线程和/或内核被调用以由一个或更多个CPU进程执行。在至少一个实施例中，执行MPS 104的处理器使得一个或更多个PPU被断电并被唤醒以执行调用客户端运行时108的一个或更多个CPU进程的一个或更多个线程和/或内核。在至少一个实施例中，执行MPS 104的处理器使得一个或更多个PPU的一个或更多个部分(诸如PPU计算资源)被断电和被唤醒，仅以执行调用客户端运行时108的一个或更多个进程的一个或更多个线程和/或内核。
在至少一个实施例中，如果执行MPS 104的处理器使得一个或更多个PPU计算资源专门地可用于执行调用客户端运行时108的一个或更多个CPU进程的一个或更多个线程和/或内核，则所述处理器使得一个或更多个PPU计算资源被预留。在至少一个实施例中，如果执行MPS 104的处理器使得一个或更多个PPU计算资源被限制用于执行调用客户端运行时108的一个或更多个CPU进程的一个或更多个线程和/或内核，则所述处理器使得一个或更多个PPU计算资源被预留。在至少一个实施例中，如果执行MPS 104的处理器使得一个或更多个PPU计算资源从睡眠状态被唤醒以执行调用客户端运行时108的一个或更多个进程的一个或更多个线程和/或内核，则所述处理器使得一个或更多个PPU计算资源被预留。在至少一个实施例中，如果执行MPS 104的处理器使得一个或更多个PPU计算资源被限制或锁定并且可专门地用于执行调用客户端运行时108的一个或更多个CPU进程的一个或更多个线程和/或内核，则所述处理器使得所述一个或更多个PPU计算资源被预留。
在至少一个实施例中，如果执行MPS 104的处理器使得一个或更多个PPU计算资源被断电并且被唤醒以执行调用客户端运行时108的一个或更多个CPU进程的一个或更多个线程和/或内核，则所述处理器使得一个或更多个PPU计算资源被预留。在至少一个实施例中，如果执行MPS 104的处理器使得一个或更多个PPU计算资源使用硬件设备或资源锁(诸如硬件锁省略)被锁定，则所述处理器使得所述一个或更多个PPU计算资源被预留。在至少一个实施例中，如果执行MPS 104的处理器使得一个或更多个PPU计算资源使用一种或更多种形式的事务性存储器(包括物理存储器和/或虚拟存储器)被锁定，则所述处理器使得所述一个或更多个PPU计算资源被预留。
在至少一个实施例中，如果执行MPS 104的处理器使得正在使用一个或更多个CPU执行的一个或更多个虚拟化或虚拟PPU计算资源被锁定或以其他方式专门地可用于执行调用MPS 104客户端运行时108的一个或更多个CPU进程的一个或更多个线程和/或内核，则所述处理器使得一个或更多个PPU计算资源被预留。在至少一个实施例中，如果执行MPS 104的处理器使得正在使用一个或更多个PPU执行的一个或更多个虚拟化PPU计算资源被锁定或以其他方式专门可用于执行调用MPS 104客户端运行时108的一个或更多个CPU进程或一个或更多个虚拟CPU进程的一个或更多个线程和/或内核，则所述处理器使得一个或更多个PPU计算资源被预留。在至少一个实施例中，如果执行MPS 104的处理器使得一个或更多个第一虚拟化PPU计算资源使用一个或更多个第二虚拟化PPU计算资源正在执行，其中所述第一一个或更多个PPU计算资源将被锁定或以其他方式专门可用于执行调用MPS 104客户端运行时108的一个或更多个CPU进程(虚拟或实际)的一个或更多个线程和/或内核，则所述处理器使得一个或更多个虚拟化PPU计算资源被预留。在至少一个实施例中，如果执行MPS104的处理器使得一个或更多个第一虚拟化PPU计算资源使用一个或更多个第二虚拟化PPU计算资源正在执行，其中所述第一一个或更多个PPU计算资源被限制或以其他方式部分或全部可用于执行调用MPS 104客户端运行时108的一个或更多个CPU进程(虚拟或实际)的一个或更多个线程和/或内核，则所述处理器使得一个或更多个虚拟化PPU计算资源被预留。
图2是根据至少一个实施例的示出了用于促进调度要由一个或更多个并行处理单元(PPU)210执行的一个或更多个线程组214、216、218的多进程服务(MPS)层次结构的框图。在至少一个实施例中，一个或更多个进程202、204、206是指令组，当该指令组被执行时，执行一个或更多个计算操作。在至少一个实施例中，一个或更多个进程202、204、206包括要由一个或更多个处理器执行的指令，诸如中央处理单元(CPU)和/或PPU 210(诸如图形处理单元(GPU))。在至少一个实施例中，两个或更多个进程202、204、206包括使用一个或更多个PPU210(诸如GPU)将并发地执行指令集(诸如内核)。在至少一个实施例中，两个或更多个进程202、204、206各自包括要由PPU 210的一个或更多个处理器和/或核心220(诸如流式多处理器(SM)或本文进一步描述的任何其他图形处理核心)执行的一个或更多个线程组214、216、218。
在至少一个实施例中，一个或更多个线程组214、216、218是包括要由一个或更多个PPU 210的一个或更多个处理器和/或核心220执行的指令的各个线程集。在至少一个实施例中，为了使用一个或更多个PPU 210(诸如GPU)执行一个或更多个线程组214、216、218，一个或更多个进程202、204、206为每个进程202、204、206调用MPS客户端运行时224、226、228，如上文结合图1所述。在至少一个实施例中，为了使用一个或更多个PPU 210(诸如GPU)执行一个或更多个线程组214、216、218，一个或更多个进程202、204、206调用一个或更多个MPS客户端运行时224、226、228，其中所述一个或更多个进程202、204、206共享一个或更多个MPS客户端运行时224、226、228。
在至少一个实施例中，一个或更多个进程202、204、206调用MPS客户端运行时，并从而调用一个或更多个并行处理库，如上文结合图1所述，诸如计算统一设备架构(CUDA)的库或本文进一步描述的任何其他并行处理库。在至少一个实施例中，进程202、204、206使用应用程序编程接口(API)或由并行处理库为特定PPU提供的运行时API，使用由所述并行处理库提供的用户模式或内核模式驱动程序，调用MPS客户端运行时224、226、228。
在至少一个实施例中，进程202、204、206在调用MPS客户端运行时224、226、228时，创建上下文以封装信息，该信息指示所述进程202、204、206管理由一个或更多个线程组214、216、218可用的存储器以及使得所述一个或更多个线程组214、216、218和/或包括所述一个或更多个线程组214、216、218的一个或更多个内核由PPU 210的一个或更多个处理器和/或核心220执行所需的所有硬件资源。在至少一个实施例中，进程202、204、206指示对一个或更多个线程组214、216、218和/或包括所述一个或更多个线程组214、216、218的一个或更多个内核的一个或更多个限制。
在至少一个实施例中，进程202、204、206向由并行处理库提供的API(诸如对MPS的API)指示一个或更多个限制，如上文结合图1所述。在至少一个实施例中，进程202、204、206向由并行处理库提供的API指示对在执行一个或更多个线程组214、216、218期间要使用的PPU 210资源的限制，例如对执行所述一个或更多个线程组214、216、218的处理器和/或核心220的限制和/或对由所述一个或更多个线程组214、216、218可用的存储器222的限制。
在至少一个实施例中，进程202、204、206向由并行处理库提供的API指示：一个或更多个上下文和/或线程组214、216、218和/或包括所述一个或更多个线程组214、216、218的内核将仅使用可用PPU 210资源(诸如处理器和/或核心220)的一部分。在至少一个实施例中，进程202、204、206向由并行处理库提供的API指示：一个或更多个上下文和/或线程组214、216、218和/或包括所述一个或更多个线程组214、216、218的内核将仅使用可用的PPU210资源(诸如存储器222)的一部分。
在至少一个实施例中，进程202、204、206为一个或更多个线程组214、216、218和/或包括所述一个或更多个线程组214、216、218的内核中的各个线程的不同分组创建多个上下文。在至少一个实施例中，进程202、204、206向由并行处理库提供的API指示如上文所述的一个或更多个限制，用于一个或更多个线程组214、216、218和/或包括所述一个或更多个线程组214、216、218的内核中的各个线程的每个分组。在至少一个实施例中，为了控制哪个PPU 310资源将由每个上下文或线程的其他分组(诸如一个或更多个线程组214、216、218和/或包括所述一个或更多个线程组214、216、218的内核，或所述一个或更多个线程组214、216、218内的各个线程)使用，进程202、204、206对每个分组设置资源约束或限制。
在至少一个实施例中，一个或更多个进程202、204、206使用API向并行处理库设置数据值，该数据值指示对处理器和/或核心220执行一个或更多个线程组214、216、218，包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组的资源约束。在至少一个实施例中，一个或更多个进程202、204、206使用API向并行处理库设置两个或更多个数据值，其中第一数据值指示对处理器和/或核心220的资源约束，并且第二数据值指示一个或更多个线程组214、216、218，包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组。
在至少一个实施例中，一个或更多个进程202、204、206使用API向并行处理库设置数据值，该数据值指示对由一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的存储器222的资源约束。在至少一个实施例中，一个或更多个进程202、204、206使用API向并行处理库设置两个或更多个数据值，其中第一数据值指示对存储器222的资源约束，并且第二数据值指示一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组。
在至少一个实施例中，一个或更多个进程202、204、206使用由并行处理库可读的环境变量设置数据值，如上文结合图1所述，其中所述环境变量指示对由一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的存储器222的资源约束。在至少一个实施例中，一个或更多个进程202、204、206使用由并行处理库可读的环境变量设置数据值，其中所述环境变量指示对处理器和/或核心220执行一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组的资源约束。
在至少一个实施例中，向由并行处理库提供的API指示的或使用由所述并行处理库可读的环境变量指示的数据值，包括活动的线程百分比。在至少一个实施例中，活动的线程百分比是指示对可用于执行一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组的PPU 210处理器和/或核心220的限制的数据值。在至少一个实施例中，活动的线程百分比指示由一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的处理器和/或核心220的百分比。在至少一个实施例中，活动的线程百分比指示由一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的PPU210的处理器和/或核心220的最大数目。在至少一个实施例中，活动的线程百分比指示对由一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的PPU 210的处理器和/或核心220的阈值限制。在至少一个实施例中，活动的线程百分比指示将用于执行一个或更多个线程组214、216、218，包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组的PPU 210的处理器和/或核心220的集合的子集。
在至少一个实施例中，由进程202、204、206向由并行处理库提供的API指示的或使用由所述并行处理库可读的环境变量指示的数据值，包括对存储器222的限制。在至少一个实施例中，对存储器的限制是指示对由一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的PPU 210存储器222的限制的数据值，或对由一个或更多个进程202、204、206可分配的以供所述一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组使用的PPU 210存储器222的限制的数据值。在至少一个实施例中，对存储器的限制指示由一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的PPU 210的存储器222的百分比，或由一个或更多个进程202、204、206可分配的以供所述一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组使用的PPU 210的存储器222的百分比。在至少一个实施例中，对存储器的限制指示由一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的PPU 210的存储器222的最大量，或由一个或更多个进程202、204、206可分配的以供所述一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组使用的PPU 210的存储器222的最大量。在至少一个实施例中，对存储器的限制指示由一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的，或由一个或更多个进程202、204、206可分配的以供所述一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组使用的PPU 210的存储器222的范围(诸如存储器222地址的范围)。在至少一个实施例中，存储器222的范围是由PPU 210执行的一个或更多个线程组可访问的存储器地址的连续序列。在至少一个实施例中，存储器222的范围是由PPU 210执行的一个或更多个线程组可访问的存储器地址的非连续序列。在至少一个实施例中，存储器222的范围是由PPU 210执行的一个或更多个线程组可访问的存储器的量。在至少一个实施例中，使用包括存储器地址的范围的一个或更多个数据值(诸如一个或更多个存储器范围参数)向并行处理库的API指示存储器222的范围。在至少一个实施例中，存储器222的范围是由PPU 210执行的一个或更多个线程组可访问的存储器的量。在至少一个实施例中，使用包括存储器的量的一个或更多个数据值(诸如一个或更多个存储器范围参数)向并行处理库的API指示存储器222的范围。
在至少一个实施例中，对存储器的限制指示由一个或更多个线程组214、216、218，包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的，或者由一个或更多个进程202、204、206可分配的以供所述一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组使用的PPU 210的存储器222的阈值或容量。
在至少一个实施例中，由进程202、204、206向由并行处理库提供的API指示的或使用由所述并行处理库可读的环境变量指示的数据值，包括存储器范围参数。在至少一个实施例中，对存储器222的限制是存储器范围参数。在至少一个实施例中，存储器范围参数是指示由一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的，或由一个或更多个进程202、204、206可分配的以供所述一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体线程分组使用的存储器地址或存储器地址范围的数据值。在至少一个实施例中，存储器范围参数是指示由一个或更多个处理器(诸如流式多处理器(SM)或PPU 210的其他处理器)可用的存储器地址或存储器地址范围的数据值。
在至少一个实施例中，结合由进程202、204、206使用并行处理库的API指示的或由所述并行处理库可读的环境变量指示的限制(诸如活动的线程百分比或对存储器的限制)，所述进程202、204、206指示包括可用于识别一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组的信息。在至少一个实施例中，可用于识别一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组的信息包括进程标识符、线程标识符，或可用于识别所述一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组的任何其他数据值。在至少一个实施例中，可用于识别一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组的信息包括多个进程标识符、线程标识符，或可用于识别所述一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组的任何其他数据值，包括本文所述的标识符的任何组合。
在至少一个实施例中，由一个或更多个进程202、204、206使用API向并行处理库提供的任何限制或由所述并行处理库可读的数据值不会使得并行处理库和/或PPU 210为任何内核、线程组214、216、218或与所述一个或更多个进程202、204、206相对应的个体线程预留专用资源(诸如处理器和/或核心220或存储器222)。在至少一个实施例中，由一个或更多个进程202、204、206使用API向并行处理库提供的任何限制或由所述并行处理库可读的数据值，限制PPU 210资源的数量，诸如执行的处理器和/或核心220或由一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组可用的存储器222。在至少一个实施例中，从其他进程启动的一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组，可以使用资源，诸如PPU 210的处理器和/或核心220或PPU 210的存储器222，其被限制以供由引起所述资源的限制的进程202、204、206启动的一个或更多个线程组214、216、218、包括所述一个或更多个线程组214、216、218的一个或更多个内核和/或所述一个或更多个线程组214、216、218内的线程的一个或更多个个体分组使用或执行。
在至少一个实施例中，进程202、204、206使用向并行处理库的API或由所述并行处理库可读的数据值(诸如环境变量)指示限制，其中所述限制被应用于要由PPU 210执行的所有线程组214、216、218和/或包括线程组214、216、218的内核，如下文结合图4A所述。在至少一个实施例中，进程202、204、206使用向并行处理库的API或由所述并行处理库可读的数据值(例如环境变量)指示限制，其中所述限制被应用于内核的子集、线程组214、216、218和与各个进程202、204、206相对应的线程或一组进程202、204、206，如下文结合图4B所述。在至少一个实施例中，进程202、204、206使用向并行处理库的API或由所述并行处理库可读的数据值(诸如环境变量)指示限制，其中所述限制被应用于个体内核、线程组214、216、218或与各个进程202、204、206相对应的线程，如下文结合图4C所述。
在至少一个实施例中，进程202、204、206向由并行处理库提供的API指示限制，或者使用由所述并行处理库可读的数据值指示限制，其中所述限制特定于由所述进程202、204、206调用的MPS客户端上下文224、226、228。在至少一个实施例中，并行处理库使得特定于MPS客户端运行时224、226、228的限制使用MPS控制守护进程208被指示给MPS服务器212，如上文结合图1所述。在至少一个实施例中，如上文结合图1所述，MPS服务器212创建服务器上下文212，其指示要由一个或更多个线程组214、216、218执行的数据和指令，包括对由所述一个或更多个线程组214、216、218可用或可用于执行的资源要实施的任何限制。在至少一个实施例中，MPS服务器212向负责分配将由PPU 210执行的线程组214、216、218可用的资源的PPU 210调度器指示任何限制，如下文结合图3所述。
图3是根据至少一个实施例的示出了在由一个或更多个并行处理单元(PPU)(诸如图形处理单元(GPU))执行一个或更多个线程组316、318、320、322期间的经限制的线程组存储器328、330、332、334的框图。在至少一个实施例中，中央处理单元(CPU)302是用于执行本文进一步描述的计算操作的存储器和电路。在至少一个实施例中，CPU 302执行一个或更多个进程304、306、308、310，如上文结合图2所述。在至少一个实施例中，一个或更多个进程304、306、308、310包括实现一个或更多个用户软件程序的一个或更多个指令。在至少一个实施例中，一个或更多个进程304、306、308、310中的每一个的一个或更多个部分(诸如线程组316、318、320、322和/或包括所述线程组316、318、320、322的内核)，将使用一个或更多个PPU 214执行，如上文结合图2所述。
在至少一个实施例中，用户编译软件代码，使得它由CPU 302作为一个或更多个进程304、306、308、310执行。在至少一个实施例中，用户指定一个或更多个进程304、306、308、310的一个或更多个部分由一个或更多个PPU 314使用并行计算库(诸如计算统一设备架构(CUDA)或本文进一步描述的任何其他并行计算库)来执行。在至少一个实施例中，要由一个或更多个PPU 314执行的一个或更多个进程304、306、308、310的一个或更多个部分是线程组316、318、320、322，如上文结合图2所述。在至少一个实施例中，线程组316、318、320、322是由本文进一步描述的PPU 314使用的线程束、波(wave)或线程的任何其他分组。
在至少一个实施例中，线程组316、318、320、322在执行期间利用共享存储器326。在至少一个实施例中，一个或更多个进程304、306、308、310分配或以其他方式指示共享存储器326的一个或更多个区域由一个或更多个线程组316、318、320、322在执行期间使用。在至少一个实施例中，共享存储器326是固态存储材料和/或其他逻辑电路和/或用于持续性和/或易失性存储器存储的其他电路。在至少一个实施例中，共享存储器326是可通信地耦合到PPU 314(诸如GPU)的一个或更多个流微处理器(SM)并且可由其使用的存储器，如本文进一步所述。在至少一个实施例中，一个或更多个PPU 314包括由一个或更多个线程组316、318、320、322可用的共享存储器326，以由所述一个或更多个PPU 314的一个或更多个处理器和/或核心(诸如SM)执行。
如上文结合图2所述，在一个实施例中，要由一个或更多个线程组316、318、320、322使用的共享存储器326根据由一个或更多个进程304、306、308、310使用并行处理库312的应用程序编程接口(API)作出的一个或更多个指示或由所述并行处理库312以其他方式可读的数据值进行限制。在至少一个实施例中，已经由一个或更多个进程304、306、308、310分配或以其他方式预留以供一个或更多个线程组316、318、320、322使用的共享存储器326的部分是线程组存储器。在至少一个实施例中，如上文结合图2所述，已经被限制为使得多达阈值可以由一个或更多个进程304、306、308、310分配或以其他方式预留以供一个或更多个线程组316、318、320、322使用的共享存储器326的部分，是经限制的线程组存储器328、330、332、334。
在至少一个实施例中，经限制的线程组存储器328、330、332、334是为供线程组316、318、320、322使用而预留的共享存储器326的连续或非连续区域，其中所述经限制的线程组存储器328、330、332、334可以包含多达向并行处理库312的API指示的或经由由所述并行处理库312可读的数据值指示的共享存储器326的阈值量。在至少一个实施例中，经限制的线程组存储器328、330、332、334对线程组316、318、320、322是专有的，并且不在线程组316、318、320、322之间共享。
在至少一个实施例中，经限制的线程组存储器328、330、332、334在一个或更多个线程组316、318、320、322之间共享。在至少一个实施例中，经限制的线程组存储器328、330、332、334在线程组316、318、320、322由PPU 314的一个或更多个处理器和/或核心执行期间不增长或收缩。在至少一个实施例中，经限制的线程组存储器328、330、332、334在线程组316、318、320、322由PPU 314的处理器和/或核心执行期间增长和/或收缩。
在至少一个实施例中，经限制的线程组存储器328、330、332、334的使用和/或分配和/或取消分配由调度器324管理。在至少一个实施例中，调度器324管理任何其他PPU资源，诸如上文结合图2所述的处理器和/或核心。在至少一个实施例中，调度器324是硬件调度器。在至少一个实施例中，调度器324是软件调度器。在至少一个实施例中，调度器324是硬件和/或软件指令，如果其被执行，则管理PPU 314的可用资源，以由PPU 314执行一个或更多个线程组316、318、320、322。在至少一个实施例中，调度器324管理共享存储器326，以便在由PPU 314执行期间可由一个或更多个线程组316、318、320、322使用。在至少一个实施例中，调度器324管理PPU 314的一个或更多个处理器和/或核心，以用于执行一个或更多个线程组316、318、320、322。在至少一个实施例中，调度器324管理由一个或更多个进程304、306、308、310分配和/或取消分配的经限制的线程组存储器328、330、332、334的分配，以供一个或更多个线程组316、318、320、322使用。在至少一个实施例中，调度器324从并行处理库312接收一个或更多个指示，以分配共享存储器326的一个或更多个部分以用作经限制的线程组存储器328、330、334。在至少一个实施例中，调度器324管理PPU 314的哪些处理器和/或核心将被用于执行一个或更多个线程组316、318、320、322。在至少一个实施例中，调度器324管理PPU314的多少个处理器和/或核心将被用于执行一个或更多个线程组316、318、320、322。在至少一个实施例中，调度器324管理由PPU 314执行一个或更多个线程组316、318、320、322的任何其他方面。
在至少一个实施例中，实现将作为一个或更多个进程304、306、308、310运行的软件代码的用户向并行处理库312指示对将由被所述一个或更多个进程304、306、308、310调用的一个或更多个线程组316、318、320、322利用的一个或更多个PPU 314资源的一个或更多个资源限制。在至少一个实施例中，一个或更多个进程304、306、308、310向并行处理库312指示对将由被所述一个或更多个进程304、306、308、310调用的一个或更多个线程组316、318、320、322利用的一个或更多个PPU 314资源的一个或更多个资源限制，如上文结合图2所述。在至少一个实施例中，实现将作为一个或更多个进程304、306、308、310运行的软件代码和/或所述一个或更多个进程304、306、308、310的用户，使用由并行处理库312提供的API向所述并行处理库312指示一个或更多个资源限制。在至少一个实施例中，实现将作为一个或更多个进程304、306、308、310运行的软件代码和/或所述一个或更多个进程304、306、308、310的用户，使用由并行处理库312可访问的数据值(诸如环境变量或任何其他全局数据存储)向所述并行处理库312指示一个或更多个资源限制。
在至少一个实施例中，用户向由并行处理库312提供的API指示或使用由并行处理库可访问的数据值指示数值，该数值指示最大资源使用值，诸如对由一个或更多个进程304、306、308、310可分配的以由一个或更多个线程组316、318、320、322使用的共享存储器326的限制，或要用于执行所述一个或更多个线程组316、318、320、322的PPU 314的处理器和/或核心的百分比。在至少一个实施例中，并行处理库312实施指示给由所述并行处理库312提供的API的资源限制或者通过所述并行处理库312的全局数据值(诸如环境变量)可访问的资源限制。在至少一个实施例中，并行处理库312通过防止一个或更多个进程304、306、308、310预留用于由一个或更多个线程组316、318、320、322使用的PPU 314资源超过所述资源限制，来实施资源限制，如上文结合图2和下文结合图5所述。
在至少一个实施例中，用户使用由API提供给并行处理库312的命令行命令而向所述并行处理库312指示一个或更多个限制。在至少一个实施例中，一个或更多个进程304、306、308、310通过调用由并行处理库312提供的一个或更多个API向所述并行处理库312指示一个或更多个限制。在至少一个实施例中，用户在将要作为进程304、306、308、310执行的软件代码内设置一个或更多个数据值，指示最大资源使用值，诸如对被一个或更多个线程组316、318、320、322、包括所述一个或更多个线程组316、318、320、322的一个或更多个内核或所述一个或更多个线程组316、318、320、322内的线程的各个组用作经限制的线程组存储器328、330、332、334的共享存储器326的限制，如上文所述。在至少一个实施例中，用户使用API向并行处理库312设置一个或更多个数据值，指示最大资源使用值，诸如对被一个或更多个线程组316、318、320、322、包括所述一个或更多个线程组316、318、320、322的一个或更多个内核或所述一个或更多个线程组316、318、320、322内的线程的各个组用作经限制的线程组存储器328、330、332、334的共享存储器326的限制。在至少一个实施例中，一个或更多个进程304、306、308、310使用API向并行处理库312设置一个或更多个数据值，指示最大资源使用值，诸如对被一个或更多个线程组316、318、320、322、包括所述一个或更多个线程组316、318、320、322的一个或更多个内核或所述一个或更多个线程组316、318、320、322内的线程的各个组用作经限制的线程组存储器328、330、332、334的共享存储器326的限制。
在至少一个实施例中，用户和/或进程304、306、308、310指示要应用于将由PPU314执行的一个或更多个线程组316、318、320、322的一个或更多个存储器范围限制。在至少一个实施例中，存储器范围限制指定由使用所述PPU 314被调用或以其他方式被引起以由一个或更多个进程304、306、308、310执行的一个或更多个线程组316、318、320、322可用的存储器(诸如由PPU 314提供的存储器)的量。在至少一个实施例中，存储器范围限制指定由使用所述PPU 314被调用或以其他方式被引起以由一个或更多个进程304、306、308、310执行的一个或更多个线程组316、318、320、322可用的一组存储器地址(诸如一个或更多个存储器地址范围)。
在至少一个实施例中，用户和/或进程304、306、308、310指示要由并行处理库312实施的一个或更多个共享存储器326限制，如上文结合图2和下文结合图5所述。在至少一个实施例中，用户和/或进程304、306、308、310指示一个或更多个标识符，其可用于标识一个或更多个线程组316、318、320、322，包括所述一个或更多个线程组316、318、320、322的一个或更多个内核，或所述一个或更多个线程组316、318、320、322内的线程的各个组受到限制。在执行期间，在一个实施例中，一个或更多个进程304、306、308、310向并行处理库312请求分配附加的共享存储器326，以便由一个或更多个线程组316、318、320、322可用作经限制的线程组存储器328、330、332、334。在至少一个实施例中，如果来自一个或更多个进程304、306、308、310的用于分配附加的共享存储器326的请求导致经限制的线程组存储器328、330、332、334的量超过由所述一个或更多个进程304、306、308、310使用并行处理库312的API或由所述并行处理库312可访问的数据值所设置的限制，则所述并行处理库312将向所述一个或更多个进程304、306、308、310返回指示分配附加共享存储器326失败的值。在至少一个实施例中，如果来自一个或更多个进程304、306、308、310的分配附加的共享存储器326的请求导致经限制的线程组存储器328、330、332、334的量不超过由所述一个或更多个进程304、306、308、310使用并行处理库312的API或所述并行处理库312可访问的数据值设置的限制，则所述并行处理库312将向调度器324指示所述请求并且附加的共享存储器326将被分配。
图4A示出了根据至少一个实施例的用于由多进程服务(MPS)设置和实施默认全局资源限制的步骤。在至少一个实施例中，用户402是使用由并行处理库404提供的MPS的实体。在至少一个实施例中，用户402是开发、编写、管理或以其他方式促进中央处理单元(CPU)和/或并行处理单元(PPU)(诸如图形处理单元(GPU))执行软件代码的实体，如上文结合图2和图3所述。在至少一个实施例中，用户402是一个或更多个进程，包括要由PPU(如GPU)作为线程组、包括线程组的内核或线程的各个组执行的一个或更多个指令集，如上文结合图2和图3所述。在至少一个实施例中，一个或更多个进程调用一个或更多个MPS客户端，以使得一个或更多个指令集(诸如线程组)与使用PPU(诸如GPU)的其他进程并发执行，如上文结合图1和图2所述。
在至少一个实施例中，用户402通过执行由并行处理库404提供的应用程序编程接口(API)来设置默认全局限制406。在至少一个实施例中，用户402通过设置由并行处理库404可访问的一个或更多个数据值来设置默认全局限制406。在至少一个实施例中，用户402通过执行由API或用于并行处理库404的其他接口提供的一个或更多个命令来设置默认全局限制406。
在至少一个实施例中，用户402通过向并行处理库404的MPS指示数值来设置默认全局限制406，其中该数值指示默认全局限制。在至少一个实施例中，默认全局限制是指示在执行期间由PPU执行的每个线程组可使用的存储器的数量的数值。在至少一个实施例中，设置默认全局限制406包括使用API、全局数据值(诸如环境变量)或由并行处理库提供的其他命令来设置数值，其中所述数值指示由PPU执行的每个内核和/或线程组可使用的存储器的最大量。在至少一个实施例中，设置默认的全局限制406使得并行处理库对在特定PPU上执行的所有MPS客户端408(诸如上文结合图2描述的线程组)实施存储器限制。在至少一个实施例中，设置默认全局限制406使得并行处理库对由要在PPU 408(诸如GPU)上执行的一个或更多个CPU进程调用的所有线程组和/或内核实施存储器限制，如上文结合图2所述。
图4B示出了根据至少一个实施例的用于由多进程服务(MPS)设置和实施每服务器资源限制的步骤。在至少一个实施例中，用户410是使用由并行处理库412提供的MPS的实体，如上文结合图4A所述。在至少一个实施例中，用户410(诸如一个或更多个进程)调用一个或更多个MPS客户端以使得一个或更多个指令集(诸如线程组)，与使用PPU(诸如GPU)的其他进程并发执行，如上文结合图1和图2所述。
在至少一个实施例中，用户410使用由并行处理库412提供的应用程序编程接口(API)、由并行处理库412可读的全局数据值、或通过执行由并行处理库412的API或其他接口提供的一个或更多个命令来设置每服务器限制414。在至少一个实施例中，每服务器限制是指示将在与特定MPS服务器相对应的所有MPS客户端上实施的对PPU资源(诸如存储器)的限制的数值，如上文结合图1所述。在至少一个实施例中，设置每服务器限制414包括使用API设置数值、使用全局数据值(如环境变量)设置数值或使用由并行处理库提供的其他命令设置数值，其中所述数值指示由与给定的MPS服务器相对应的每个MPS客户端可使用的存储器的最大量。除了指示存储器的最大量之外，设置每服务器限制414还包括设置诸如上文结合图2进一步描述的标识符的数值，以使用API、全局数据值(诸如环境变量)或由并行处理库提供的其他命令来指示一个或更多个MPS服务器。在至少一个实施例中，设置每服务器限制414使得并行处理库412实施对与指示给在特定的PPU上执行的并行处理库412(诸如上文结合图2所述的线程组)的特定MPS服务器416相对应的所有MPS客户端的存储器限制。
图4C示出了根据至少一个实施例的用于由多进程服务(MPS)设置和实施每客户端资源限制的步骤。在至少一个实施例中，用户418是使用由并行处理库420提供的MPS的实体，如上文结合图4A和图4B所述。在至少一个实施例中，用户418(诸如一个或更多个进程)调用一个或更多个MPS客户端以使得一个或更多个指令集(诸如线程组)，与使用PPU(诸如GPU)的其他进程并发执行，如上文结合图1和图2所述。在至少一个实施例中，用户418使用由并行处理库420提供的应用程序编程接口(API)、由并行处理库420可读的全局数据值、或通过执行由并行处理库420的API或其他接口提供的一个或更多个命令来设置每客户端限制422。
在至少一个实施例中，每客户端限制是指示对PPU资源(例如存储器)的限制的数值，该限制将对与特定MPS客户端对应的所有线程组实施，如上文结合图1所述。在至少一个实施例中，设置每客户端限制422包括使用API、全局数据值(诸如环境变量)或由并行处理库提供的其他命令来设置数值。在至少一个实施例中，设置每客户端限制422包括向并行处理库420指示数值，该数值表示要由与MPS客户端相对应的一个或更多个线程组中的每一个使用的存储器的最大量。在至少一个实施例中，设置每客户端限制422包括向并行处理库420指示可用于识别MPS客户端的数值，如上文结合图2所述。在至少一个实施例中，设置每客户端限制422使得并行处理库420对与指示给并行处理库420的特定MPS客户端424相对应的所有线程组实施存储器限制。在至少一个实施例中，设置每客户端限制422不会覆盖或以其他方式使得超过任何每服务器限制414的存储器可由任何线程组使用。
图5示出了根据至少一个实施例的用于在多进程服务(MPS)执行一个或更多个线程组期间实施存储器限制的进程。在至少一个实施例中，MPS由并行处理库506执行，如上文结合图1所述。在至少一个实施例中，用户502是开发、编写、管理或以其他方式促进中央处理单元(CPU)和/或并行处理单元(PPU)(诸如图形处理单元(GPU))执行软件代码的实体。在至少一个实施例中，进程504是一组将由CPU执行的软件指令。在至少一个实施例中，进程504包括使用MPS作为线程组将由PPU(诸如GPU)执行的一个或更多个指令集，如上文结合图1和图2所述。在至少一个实施例中，进程504执行任何步骤，否则由用户502执行。
在至少一个实施例中，并行处理库506是指令集，当该指令集被执行时，则促进并行处理操作，诸如计算统一设备架构(CUDA)或本文进一步描述的任何其他并行处理库。在至少一个实施例中，并行处理库506包括指令，如果该指令被执行，则执行MPS，如上文结合图1所述。在至少一个实施例中，并行处理库506包括指令，如果该指令被执行，则提供应用程序编程接口(API)。在至少一个实施例中，并行处理库506包括指令，如果该指令被执行，则向MPS提供应用程序编程接口(API)。在至少一个实施例中，并行处理库506包括指令，如果该指令被执行，则读取一个或更多个全局数据值(诸如环境变量)，并且配置MPS的一个或更多个组件，上文结合图1所述。在至少一个实施例中，并行处理库506包括指令，如果该指令被执行，则向MPS提供一个或更多个命令接口以接收用于配置所述MPS的命令。
在至少一个实施例中，用户502使用对并行处理库506的API、由所述并行处理库506可读的数据值和/或由对所述并行处理库506的API提供的一个或更多个命令来指示存储器限制508，如上文结合图2至图4所述。在至少一个实施例中，进程504使用对并行处理库506的API、由所述并行处理库506可读的数据值和/或由对所述并行处理库506的API提供的一个或更多个命令来指示存储器限制508，如上文结合图2至图4所述。在至少一个实施例中，使用由用户502和/或进程504向并行处理库506的API指示508的存储器限制、由所述并行处理库506可读的数据值和/或由对所述并行处理库506的API提供的一个或更多个命令，并行处理库为将由PPU(诸如GPU)执行或正在执行的一个或更多个线程组设置存储器限制510，如上文结合图2至图4所述。
在至少一个实施例中，如上文结合图4A所述，并行处理库506为由PPU(诸如GPU)执行的所有线程组设置存储器限制510。在至少一个实施例中，并行处理库506为由所有MPS客户端调用的将由PPU(诸如GPU)执行的所有线程组设置存储器限制510，如上文结合图4A所述。在至少一个实施例中，如上文结合图1和图4B所述，并行处理库506为由与个体MPS服务器相对应的所有MPS客户端调用的将由PPU(如GPU)执行的所有线程组设置存储器限制510。在至少一个实施例中，并行处理库506为由个体MPS客户端调用的将由PPU(诸如GPU)执行的所有线程组设置存储器限制510，如上文结合图1和图4C所述。
在至少一个实施例中，如果并行处理库506用于为由与个体MPS服务器相对应的所有MPS客户端调用的所有线程组设置存储器限制510，则用户502和/或进程504向并行处理库506的API指示可用于识别所述个体MPS服务器的数据值、由所述并行处理库506可读的数据值和/或由所述并行处理库506的API提供的一个或更多个命令，如上文结合图2、图3和图4B所述。在至少一个实施例中，如果并行处理库506用于为由个体MPS客户端调用的一些或所有线程组设置存储器限制510，则用户502和/或进程504向并行处理库506的API指示可用于识别所述个体MPS客户端和/或所述个体MPS客户端的特定线程组或线程的数据值、由所述并行处理库506可读的数据值和/或由所述并行处理库506的API提供的一个或更多个命令，如上文结合图2、图3和图4C所述。
在至少一个实施例中，CPU和/或PPU执行512进程504和/或进程504的一个或更多个部分作为PPU(诸如GPU)上的线程组。在至少一个实施例中，如上文所述，进程504向并行处理库506请求存储器514或本文进一步描述的任何其他PPU资源的分配或以其他方式请求其预留。在至少一个实施例中，并行处理库506对照由用户502和/或进程504使用并行处理库506的API、由所述并行处理库506可读的数据值和/或由所述并行处理库506的API提供的一个或更多个命令向所述并行处理库506指示508的设置存储器限制510检查存储器限制516。在至少一个实施例中，并行处理库506对照由用户502和/或进程504使用并行处理库506的API、由所述并行处理库506可读的数据值和/或由所述并行处理库506的API提供的一个或更多个命令向所述并行处理库506指示的限制检查任何其他CPU和/或PPU资源请求514。
在至少一个实施例中，如果对预留存储器514或任何其他资源的请求超过由用户502和/或进程504向并行处理库506指示的限制518，如上文所述，则所述并行处理库506返回指示错误522的状态或无法预留所述存储器或资源的任何其他指示。在至少一个实施例中，如果进程504执行对存储器514的请求并且该请求是对超过由用户502和/或进程504向并行处理库506指示的阈值或其他限制的存储器，则所述进程504从所述并行处理库506接收错误522指示。
在至少一个实施例中，如果预留存储器514或任何其他资源的请求不超过由用户502和/或进程504向并行处理库506指示的限制518，如上文所述，则所述并行处理库506返回指示ok 520的状态或任何其他成功的指示，以向进程504传达所述存储器或资源已被或可以被预留。在至少一个实施例中，如果进程504执行对存储器514的请求并且该请求不是对高于由用户502和/或进程504向并行处理库506指示的阈值或其他限制的存储器，则所述进程504从所述并行处理库506接收ok 522指示或任何其他成功的指示。
在以下描述中，阐述了许多具体细节以便提供对至少一个实施例的更透彻理解。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节中的一个或更多个的情况下实践本发明构思。
数据中心
图6示出了根据至少一个实施例的示例数据中心600。在至少一个实施例中，数据中心600包括但不限于数据中心基础设施层610、框架层620、软件层630和应用层640。
在至少一个实施例中，如图6所示，数据中心基础设施层610可以包括资源协调器612、分组的计算资源614和节点计算资源(“节点C.R.”)616(1)-616(N)，其中“N”代表任何完整的正整数。在至少一个实施例中，节点C.R.616(1)-616(N)可以包括但不限于任意数量的中央处理单元(“CPU”)或其他处理器(包括加速器、现场可编程门阵列(“FPGA”)、网络设备中的数据处理单元(DPU)、图形处理器等)，存储器设备(例如动态只读存储器)，存储设备(例如固态硬盘或磁盘驱动器)，网络输入/输出(“NW I/O”)设备，网络交换机，虚拟机(“VM”)，电源模块和冷却模块等。在至少一个实施例中，节点C.R.616(1)-616(N)中的一个或更多个节点C.R.可以是具有一个或更多个上述计算资源的服务器。
在至少一个实施例中，分组的计算资源614可以包括容纳在一个或更多个机架内的节点C.R.的单独分组(未示出)，或者容纳在各个地理位置的数据中心内的许多机架(也未示出)。分组的计算资源614内的节点C.R.的单独分组可以包括可以被配置或分配为支持一个或更多个工作负载的分组的计算、网络、内存或存储资源。在至少一个实施例中，可以将包括CPU或处理器的几个节点C.R.分组在一个或更多个机架内，以提供计算资源来支持一个或更多个工作负载。在至少一个实施例中，一个或更多个机架还可以包括任意数量的电源模块、冷却模块和网络交换机，以任意组合。
在至少一个实施例中，资源协调器612可以配置或以其他方式控制一个或更多个节点C.R.616(1)-616(N)和/或分组的计算资源614。在至少一个实施例中，资源协调器612可以包括用于数据中心600的软件设计基础结构(“SDI”)管理实体。在至少一个实施例中，资源协调器612可以包括硬件、软件或其某种组合。
在至少一个实施例中，如图6所示，框架层620包括但不限于作业调度器632、配置管理器634、资源管理器636和分布式文件系统638。在至少一个实施例中，框架层620可以包括支持软件层630的软件652和/或应用程序层640的一个或更多个应用程序642的框架。在至少一个实施例中，软件652或应用程序642可以分别包括基于Web的服务软件或应用程序，例如由Amazon Web Services，Google Cloud和Microsoft Azure提供的服务或应用程序。在至少一个实施例中，框架层620可以是但不限于一种免费和开放源软件网络应用框架，例如可以利用分布式文件系统638来进行大范围数据处理(例如“大数据”)的Apache SparkTM(以下称为“Spark”)。在至少一个实施例中，作业调度器632可以包括Spark驱动器，以促进对数据中心600的各个层所支持的工作负载进行调度。在至少一个实施例中，配置管理器634可以能够配置不同的层，例如软件层630和包括Spark和用于支持大规模数据处理的分布式文件系统638的框架层620。在至少一个实施例中，资源管理器636能够管理映射到或分配用于支持分布式文件系统638和作业调度器632的集群或分组计算资源。在至少一个实施例中，集群或分组计算资源可以包括数据中心基础设施层610上的分组的计算资源614。在至少一个实施例中，资源管理器636可以与资源协调器612协调以管理这些映射的或分配的计算资源。
在至少一个实施例中，包括在软件层630中的软件652可以包括由节点C.R.616(1)-616(N)的至少一部分，分组计算资源614和/或框架层620的分布式文件系统638使用的软件。一种或更多种类型的软件可以包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软件和流视频内容软件。
在至少一个实施例中，应用层640中包括的一个或更多个应用程序642可以包括由节点C.R.616(1)-616(N)的至少一部分、分组的计算资源614和/或框架层620的分布式文件系统638使用的一种或更多种类型的应用程序。一种或更多种类型的应用程序可以包括但不限于CUDA应用程序。
在至少一个实施例中，配置管理器634、资源管理器636和资源协调器612中的任何一个可以基于以任何技术上可行的方式获取的任意数量和类型的数据来实现任意数量和类型的自我修改动作。在至少一个实施例中，自我修改动作可以减轻数据中心600的数据中心操作员做出可能不好的配置决定并且可以避免数据中心的未充分利用和/或执行差的部分。
基于计算机的系统
以下各图提出但不限于可用于实现至少一个实施例的示例性的基于计算机的系统。
图7示出了根据至少一个实施例的处理系统700。在至少一个实施例中，系统700包括一个或更多个处理器702和一个或更多个图形处理器708，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器702或处理器核心707的服务器系统。在至少一个实施例中，处理系统700是结合在片上系统(SoC)集成电路内的处理平台，以用于移动、手持或嵌入式设备。
在至少一个实施例中，图1的多进程服务(MPS)可以在处理系统700中被用于存储器操作，其至少部分地基于根据本文描述的各种用例指示给所述MPS的数据参数。
在至少一个实施例中，处理系统700可以包括或结合在基于服务器的游戏平台中，包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持游戏控制台或在线游戏控制台。在至少一个实施例中，处理系统700是移动电话、智能电话、平板计算设备或移动互联网设备。在至少一个实施例中，处理系统700还可包括与可穿戴设备耦合或集成在可穿戴设备中，例如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备。在至少一个实施例中，处理系统700是电视或机顶盒设备，其具有一个或更多个处理器702以及由一个或更多个图形处理器708生成的图形界面。
在至少一个实施例中，一个或更多个处理器702每个包括一个或更多个处理器核心707，以处理指令，该指令在被执行时执行针对系统和用户软件的操作。在至少一个实施例中，一个或更多个处理器核心707中的每一个被配置为处理特定指令集709。在至少一个实施例中，指令集709可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)，或通过超长指令字(VLIW)进行计算。在至少一个实施例中，多个处理器核心707可以各自处理不同的指令集709，该指令集709可以包括有助于仿真其他指令集的指令。在至少一个实施例中，处理器核心707还可以包括其他处理设备，例如数字信号处理器(DSP)。
在至少一个实施例中，处理器702包括高速缓存存储器(cache)704。
在至少一个实施例中，处理器702可以具有单个内部高速缓存或多个级别的内部高速缓存。在至少一个实施例中，高速缓存存储器在处理器702的各个组件之间共享。在至少一个实施例中，处理器702还使用外部高速缓存(例如，三级(L3)高速缓存或最后一级高速缓存(LLC))(未示出)，其可以使用已知的高速缓存一致性技术在处理器核心707之间共享该逻辑。在至少一个实施例中，处理器702中另外包括寄存器文件706，处理器702可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器)。在至少一个实施例中，寄存器文件706可以包括通用寄存器或其他寄存器。
在至少一个实施例中，一个或更多个处理器702与一个或更多个接口总线710耦合，以在处理器702与系统700中的其他组件之间传输通信信号，例如地址、数据或控制信号。在至少一个实施例中，接口总线710在一个实施例中可以是处理器总线，例如直接媒体接口(DMI)总线的版本。
在至少一个实施例中，接口总线710不限于DMI总线，并且可以包括一个或更多个外围组件互连总线(例如，PCI，PCI Express)、存储器总线或其他类型的接口总线。在至少一个实施例中，处理器702包括集成存储器控制器716和平台控制器集线器730。在至少一个实施例中，存储器控制器716促进存储设备与处理系统700的其他组件之间的通信，而平台控制器集线器(PCH)730通过本地I/O总线提供到输入/输出(I/O)设备的连接。
在至少一个实施例中，存储设备720可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储设备或具有适当的性能以用作处理器存储器。在至少一个实施例中，存储设备720可以用作处理系统700的系统存储器，以存储数据722和指令721，以在一个或更多个处理器702执行应用或进程时使用。在至少一个实施例中，存储器控制器716还与可选的外部图形处理器712耦合，其可以与处理器702中的一个或更多个图形处理器708通信以执行图和媒体操作。在至少一个实施例中，显示设备711可以连接至处理器702。在至少一个实施例中，显示设备711可以包括内部显示设备中的一个或更多个，例如在移动电子设备或便携式计算机设备或通过显示器接口(例如显示端口(DisplayPort)等)连接的外部显示设备。在至少一个实施例中，显示设备711可以包括头戴式显示器(HMD)，诸如用于虚拟现实(VR)应用或增强现实(AR)应用中的立体显示设备。
在至少一个实施例中，平台控制器集线器730使外围设备能够通过高速I/O总线连接到存储设备720和处理器702。在至少一个实施例中，I/O外围设备包括但不限于音频控制器746、网络控制器734、固件接口728、无线收发器726、触摸传感器725、数据存储设备724(例如，硬盘驱动器、闪存等)。在至少一个实施例中，数据存储设备724可以经由存储器接口(例如，SATA)或经由外围总线来连接，诸如外围组件互连总线(例如，PCI、PCIe)。在至少一个实施例中，触摸传感器725可以包括触摸屏传感器、压力传感器或指纹传感器。在至少一个实施例中，无线收发器726可以是Wi-Fi收发器、蓝牙收发器或移动网络收发器，诸如3G、4G或长期演进(LTE)收发器。在至少一个实施例中，固件接口728使能与系统固件的通信，并且可以是例如统一的可扩展固件接口(UEFI)。在至少一个实施例中，网络控制器734可以启用到有线网络的网络连接。在至少一个实施例中，高性能网络控制器(未示出)与接口总线710耦合。在至少一个实施例中，音频控制器746是多通道高清晰度音频控制器。在至少一个实施例中，处理系统700包括可选的传统(legacy)I/O控制器740，用于将遗留(例如，个人系统2(PS/2))设备耦合到处理系统700。在至少一个实施例中，平台控制器集线器730还可以连接到一个或更多个通用串行总线(USB)控制器742，该控制器连接输入设备，诸如键盘和鼠标743组合、相机744或其他USB输入设备。
在至少一个实施例中，存储器控制器716和平台控制器集线器730的实例可以集成到离散的外部图形处理器中，例如外部图形处理器712。在至少一个实施例中，平台控制器集线器730和/或存储控制器716可以在一个或更多个处理器702的外部。例如，在至少一个实施例中，处理系统700可以包括外部存储控制器716和平台控制器集线器730，其可以配置成在与处理器702通信的系统芯片组中的存储器控制器集线器和外围控制器集线器。
图8示出了根据至少一个实施例的计算机系统800。在至少一个实施例中，计算机系统800可以是具有互连的设备和组件，SOC，或某种组合的系统。在至少一个实施例中，计算机系统800由处理器802形成，该处理器802可以包括用于执行指令的执行单元。在至少一个实施例中，计算机系统800可以包括但不限于组件，例如处理器802，其采用包括逻辑的执行单元以执行用于过程数据的算法。在至少一个实施例中，计算机系统800可以包括处理器，例如可从加利福尼亚圣塔克拉拉的英特尔公司(Intel Corporation of Santa Clara,California)获得的
处理器家族、XeonTM、
XScaleTM和/或StrongARMTM，
CoreTM或
NervanaTM微处理器，尽管也可以使用其他系统(包括具有其他微处理器的PC、工程工作站、机顶盒等)。在至少一个实施例中，计算机系统800可以执行可从华盛顿州雷蒙德市的微软公司(Microsoft Corporation of Redmond,Wash.)获得的WINDOWS操作系统版本，尽管其他操作系统(例如UNIX和Linux)、嵌入式软件和/或图形用户界面也可以使用。
在至少一个实施例中，图1的多进程服务(MPS)可以在计算机系统800中被用于存储器操作，其至少部分地基于根据本文描述的各种用例指示给所述MPS的数据参数。
在至少一个实施例中，计算机系统800可以用在其他设备中，例如手持设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议(Internet Protocol)设备、数码相机、个人数字助理(“PDA”)和手持PC。在至少一个实施例中，嵌入式应用可以包括微控制器、数字信号处理器(“DSP”)、SoC、网络计算机(“NetPC”)、机顶盒、网络集线器、广域网(“WAN”)交换机，或根据至少一个实施例可以执行一个或更多个指令的任何其他系统。
在至少一个实施例中，计算机系统800可包括但不限于处理器802，该处理器802可包括但不限于一个或更多个执行单元808，其可以配置为执行计算统一设备架构(“CUDA”)(
由加利福尼亚州圣克拉拉的NVIDIACorporation开发)程序。在至少一个实施例中，CUDA程序是用CUDA编程语言编写的软件应用程序的至少一部分。在至少一个实施例中，计算机系统800是单处理器台式机或服务器系统。在至少一个实施例中，计算机系统800可以是多处理器系统。在至少一个实施例中，处理器802可以包括但不限于CISC微处理器、RISC微处理器、VLIW微处理器、实现指令集组合的处理器，或任何其他处理器设备，例如数字信号处理器。在至少一个实施例中，处理器802可以耦合到处理器总线810，该处理器总线810可以在处理器802与计算机系统800中的其他组件之间传输数据信号。
在至少一个实施例中，处理器802可以包括但不限于1级(“L1”)内部高速缓存存储器(“cache”)804。在至少一个实施例中，处理器802可以具有单个内部高速缓存或多级内部缓存。在至少一个实施例中，高速缓存存储器可以驻留在处理器802的外部。在至少一个实施例中，处理器802可以包括内部和外部高速缓存的组合。在至少一个实施例中，寄存器文件806可以在各种寄存器中存储不同类型的数据，包括但不限于整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器。
在至少一个实施例中，包括但不限于执行整数和浮点运算的逻辑的执行单元808，其也位于处理器802中。处理器802还可以包括微码(“ucode”)只读存储器(“ROM”)，用于存储某些宏指令的微代码。在至少一个实施例中，执行单元808可以包括用于处理封装指令集809的逻辑。在至少一个实施例中，通过将封装指令集809包括在通用处理器802的指令集中，以及要执行指令的相关电路，可以使用通用处理器802中的封装数据来执行许多多媒体应用程序使用的操作。在至少一个实施例中，可以通过使用处理器的数据总线的全宽度来在封装的数据上执行操作来加速和更有效地执行许多多媒体应用程序，这可能不需要在处理器的数据总线上传输较小的数据单元来一次对一个数据元素执行一个或更多个操作。
在至少一个实施例中，执行单元808也可以用在微控制器、嵌入式处理器、图形设备、DSP和其他类型的逻辑电路中。在至少一个实施例中，计算机系统800可以包括但不限于存储器820。在至少一个实施例中，存储器820可以被实现为DRAM设备、SRAM设备、闪存设备或其他存储设备。存储器820可以存储由处理器802可以执行的由数据信号表示的指令819和/或数据821。
在至少一个实施例中，系统逻辑芯片可以耦合到处理器总线810和存储器820。在至少一个实施例中，系统逻辑芯片可以包括但不限于存储器控制器集线器(“MCH”)816，并且处理器802可以经由处理器总线810与MCH 816通信。在至少一个实施例中，MCH 816可以提供到存储器820的高带宽存储器路径818以用于指令和数据存储以及用于图形命令、数据和纹理的存储。在至少一个实施例中，MCH 816可以在处理器802、存储器820和计算机系统800中的其他组件之间启动数据信号，并且在处理器总线810、存储器820和系统I/O 822之间桥接数据信号。在至少一个实施例中，系统逻辑芯片可以提供用于耦合到图形控制器的图形端口。在至少一个实施例中，MCH 816可以通过高带宽存储器路径818耦合到存储器820，并且图形/视频卡812可以通过加速图形端口(Accelerated Graphics Port)(“AGP”)互连814耦合到MCH 816。
在至少一个实施例中，计算机系统800可以使用系统I/O 822作为专有集线器接口总线来将MCH 816耦合到I/O控制器集线器(“ICH”)830。在至少一个实施例中，ICH 830可以通过本地I/O总线提供与某些I/O设备的直接连接。在至少一个实施例中，本地I/O总线可以包括但不限于用于将外围设备连接到存储器820、芯片组和处理器802的高速I/O总线。示例可以包括但不限于音频控制器829、固件集线器(“Flash BIOS”)828、无线收发器826、数据存储824、包含用户输入825的传统I/O控制器823和键盘接口、串行扩展端口827(例如USB)和网络控制器834。数据存储824可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备或其他大容量存储设备。
在至少一个实施例中，图8示出了包括互连的硬件设备或“芯片”的系统。在至少一个实施例中，图8可以示出示例性SoC。在至少一个实施例中，图8中示出的设备可以与专有互连、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，系统800的一个或更多个组件使用计算快速链路(CXL)互连来互连。
图9示出了根据至少一个实施例的系统900。在至少一个实施例中，系统900是利用处理器910的电子设备。在至少一个实施例中，系统900可以是，例如但不限于，笔记本电脑、塔式服务器、机架服务器、刀片服务器、通信地耦合至一个或更多个本地或云服务提供商的边缘设备、膝上型计算机、台式机、平板电脑、移动设备、电话、嵌入式计算机或任何其他合适的电子设备。
在至少一个实施例中，图1的多进程服务(MPS)可以在系统900中被用于存储器操作，其至少部分地基于根据本文描述的各种用例指示给所述MPS的数据参数。
在至少一个实施例中，系统900可以包括但不限于通信地耦合到任何合适数量或种类的组件、外围设备、模块或设备的处理器910。在至少一个实施例中，处理器910使用总线或接口耦合，诸如I2C总线、系统管理总线(“SMBus”)、低引脚数(LPC)总线、串行外围接口(“SPI”)、高清音频(“HDA”)总线、串行高级技术附件(“SATA”)总线、USB(1、2、3版)或通用异步接收器/发送器(“UART”)总线。在至少一个实施例中，图9示出了系统，该系统包括互连的硬件设备或“芯片”。在至少一个实施例中，图9可以示出示例性SoC。在至少一个实施例中，图9中所示的设备可以与专有互连线、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，图9的一个或更多个组件使用计算快速链路(CXL)互连线来互连。
在至少一个实施例中，图9可以包括显示器924、触摸屏925、触摸板930、近场通信单元(“NFC”)945、传感器集线器940、热传感器946、快速芯片组(“EC”)935、可信平台模块(“TPM”)938、BIOS/固件/闪存(“BIOS，FW Flash”)922、DSP 960、固态磁盘(“SSD”)或硬盘驱动器(“HDD”)920、无线局域网单元(“WLAN”)950、蓝牙单元952、无线广域网单元(“WWAN”)956、全球定位系统(GPS)955、相机(“USB 3.0相机”)954(例如USB 3.0相机)或以例如LPDDR3标准实现的低功耗双倍数据速率(“LPDDR”)存储器单元(“LPDDR3”)915。这些组件可以各自以任何合适的方式实现。
在至少一个实施例中，其他组件可以通过以上讨论的组件通信地耦合到处理器910。在至少一个实施例中，加速度计941、环境光传感器(“ALS”)942、罗盘943和陀螺仪944可以可通信地耦合到传感器集线器940。在至少一个实施例中，热传感器939、风扇937、键盘936和触摸板930可以通信地耦合到EC 935。在至少一个实施例中，扬声器963、耳机964和麦克风(“mic”)965可以通信地耦合到音频单元(“音频编解码器和D类放大器”)962，其又可以通信地耦合到DSP 960。在至少一个实施例中，音频单元962可以包括例如但不限于音频编码器/解码器(“编解码器”)和D类放大器。在至少一个实施例中，SIM卡(“SIM”)957可以通信地耦合到WWAN单元956。在至少一个实施例中，组件(诸如WLAN单元950和蓝牙单元952以及WWAN单元956)可以被实现为下一代形式因素(NGFF)。
图10示出了根据至少一个实施例的示例性集成电路1000。在至少一个实施例中，示例性集成电路1000是SoC，其可使用一个或更多个IP核心制造。在至少一个实施例中，集成电路1000包括一个或更多个应用处理器1005(例如，CPU、DPU)、至少一个图形处理器1010，并且可以另外包括图像处理器1015和/或视频处理器1020，其中任意一个可能是模块化IP核心。在至少一个实施例中，集成电路1000包括外围或总线逻辑，其包括USB控制器1025、UART控制器1030、SPI/SDIO控制器1035和I2S/I2C控制器1040。在至少一个实施例中，集成电路1000可以包括显示设备1045耦合到高清多媒体接口(HDMI)控制器1050和移动工业处理器接口(MIPI)显示接口1055中的一个或更多个。在至少一个实施例中，存储可以由闪存子系统1060提供，包括闪存和闪存控制器。在至少一个实施例中，可以经由存储器控制器1065提供存储器接口以用于访问SDRAM或SRAM存储器设备。在至少一个实施例中，一些集成电路还包括嵌入式安全引擎1070。
图11示出了根据至少一个实施例的计算系统1100。在至少一个实施例中，计算系统1100包括处理子系统1101，其具有经由可以包括存储器集线器1105的互连路径通信的一个或更多个处理器1102和系统存储器1104。在至少一个实施例中，存储器集线器1105可以是芯片组组件内的单独组件，也可以集成在一个或更多个处理器1102内。在至少一个实施例中，存储器集线器1105通过通信链路1106与I/O子系统1111耦合。在至少一个实施例中，I/O子系统1111包括I/O集线器1107，其可以使计算系统1100能够接收来自一个或更多个输入设备1108的输入。在至少一个实施例中，I/O集线器1107可以使能显示控制器，其包括在一个或更多个处理器1102中，用于向一个或更多个显示设备1110A提供输出。在至少一个实施例中，与I/O集线器1107耦合的一个或更多个显示设备1110A可以包括本地、内部或嵌入式显示设备。
在至少一个实施例中，图1的多进程服务(MPS)可以在计算系统1100中被用于存储器操作，其至少部分地基于根据本文描述的各种用例指示给所述MPS的数据参数。
在至少一个实施例中，处理子系统1101包括经由总线或其他通信链路1113耦合到存储器集线器1105的一个或更多个并行处理器1112。在至少一个实施例中，通信链路1113可以是许多基于标准的通信链路技术或协议中的一种，例如但不限于PCIe，或者可以是针对供应商的通信接口或通信结构。在至少一个实施例中，一个或更多个并行处理器1112形成计算集中的并行或向量处理系统，该系统可以包括大量的处理核心和/或处理集群，例如多集成核心(MIC)处理器。在至少一个实施例中，一个或更多个并行处理器1112形成可以将像素输出到经由I/O集线器1107耦合的一个或更多个显示设备1110A之一的图形处理子系统。在至少一个实施例中，一个或更多个并行处理器1112还可以包括显示控制器和显示接口(未示出)，以使得能够直接连接到一个或更多个显示设备1110B。
在至少一个实施例中，系统存储单元1114可以连接到I/O集线器1107，以提供用于计算系统1100的存储机制。在至少一个实施例中，I/O交换机1116可以用于提供接口机制，以实现I/O集线器1107与其他组件之间的连接，例如可以集成到平台中的网络适配器1118和/或无线网络适配器1119，以及可以通过一个或更多个附加设备1120添加的各种其他设备。在至少一个实施例中，网络适配器1118可以是以太网适配器或另一有线网络适配器。在至少一个实施例中，无线网络适配器1119可以包括Wi-Fi、蓝牙、NFC的一个或更多个或其他包括一个或更多个无线电的网络设备。
在至少一个实施例中，计算系统1100可以包括未明确示出的其他组件，包括USB或其他端口连接、光存储驱动器、视频捕获设备等，也可以连接到I/O集线器1107。在至少一个实施例中，对图11中的各个组件进行互连的通信路径可以使用任何合适的协议来实现，诸如基于PCI(外围组件互连)的协议(例如，PCIe)，或其他总线或点对点通信接口和/或协议(例如，NVLink高速互连或互连协议)。
在至少一个实施例中，一个或更多个并行处理器1112包括针对图形和视频处理而优化的电路(包括例如视频输出电路)，并构成图形处理单元(GPU)。在至少一个实施例中，一个或更多个并行处理器1112包括针对通用处理而优化的电路。在至少一个实施例中，计算系统1100的组件可以与单个集成电路上的一个或更多个其他系统元件集成。例如，在至少一个实施例中，一个或更多个并行处理器1112、存储器集线器1105、处理器1102和I/O集线器1107可以被集成到片上系统(SoC)集成电路中。在至少一个实施例中，计算系统1100的组件可以被集成到单个封装中以形成系统级封装(SIP)配置。在至少一个实施例中，计算系统1100的组件的至少一部分可以被集成到多芯片模块(MCM)中，该多芯片模块可以与其他多芯片模块互连到模块化计算系统中。在至少一个实施例中，从计算系统1100中省略了I/O子系统1111和显示设备1110B。
处理系统
以下各图阐述了但不限于可用于实现至少一个实施例的示例性处理系统。
图12示出了根据至少一个实施例的加速处理单元(“APU”)1200。在至少一个实施例中，APU 1200由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，APU1200可以被配置为执行应用程序，诸如CUDA程序。在至少一个实施例中，APU 1200包括但不限于核心复合体1210、图形复合体1240、结构1260、I/O接口1270、存储器控制器1280、显示控制器1292和多媒体引擎1294。在至少一个实施例中，APU 1200可以包括但不限于任意数量的核心复合体1210、任意数量的图形复合体1250、任意数量的显示控制器1292和任意数量的多媒体引擎1294的任何组合。为了说明的目的，在本文中用附图标记表示相似对象的多个实例，其中附图标记标识该对象，并且括号中的数字标识所需要的实例。
在至少一个实施例中，图1的多进程服务(MPS)可以在APU 1200中被用于存储器操作，其至少部分地基于根据本文描述的各种用例指示给所述MPS的数据参数。
在至少一个实施例中，核心复合体1210是CPU，图形复合体1240是GPU，并且APU1200是将不限于核心复合体1210和图形复合体1240集成到单个芯片上的处理单元。在至少一个实施例中，一些任务可以被分配给核心复合体1210，而其他任务可以被分配给图形复合体1240。在至少一个实施例中，核心复合体1210被配置为执行与APU 1200相关联的主控制软件，例如操作系统。在至少一个实施例中，核心复合体1210是APU1200的主处理器，其控制和协调其他处理器的操作。在至少一个实施例中，核心复合体1210发出控制图形复合体1240的操作的命令。在至少一个实施例中，核心复合体1210可以被配置为执行从CUDA源代码派生的主机可执行代码，并且图形复合体1240可以被配置为执行从CUDA源代码派生的设备可执行代码。
在至少一个实施例中，核心复合体1210包括但不限于核心1220(1)-1220(4)和L3高速缓存1230。在至少一个实施例中，核心复合体1210可以包括但不限于任意数量的核心1220以及任意数量和类型的高速缓存的任何组合。在至少一个实施例中，核心1220被配置为执行特定指令集架构(“ISA”)的指令。在至少一个实施例中，每个核心1220是CPU核心。
在至少一个实施例中，每个核心1220包括但不限于获取/解码单元1222，整数执行引擎1224，浮点执行引擎1226和L2高速缓存1228。在至少一个实施例中，获取/解码单元1222获取指令，对这些指令进行解码，生成微操作，并将单独的微指令分派给整数执行引擎1224和浮点执行引擎1226。在至少一个实施例中，获取/解码单元1222可以同时分派一个微指令到整数执行引擎1224和另一微指令到浮点执行引擎1226。在至少一个实施例中，整数执行引擎1224执行不限于整数和存储器操作。在至少一个实施例中，浮点引擎1226执行不限于浮点和向量运算。在至少一个实施例中，获取-解码单元1222将微指令分派给单个执行引擎，该执行引擎代替整数执行引擎1224和浮点执行引擎1226两者。
在至少一个实施例中，每个核心1220(i)可以访问包括在核心1220(i)中的L2高速缓存1228(i)，其中i是表示核心1220的特定实例的整数。在至少一个实施例中，包括在核心复合体1210(j)中的每个核心1220经由包括在核心复合体1210(j)中的L3高速缓存1230(j)连接到包括在核心复合体1210(j)中的其他核心1220，其中j是表示核心复合体1210的特定实例的整数。在至少一个实施例中，包括在核心复合体1210(j)中的核心1220可以访问包括在核心复合体1210(j)中的所有L3高速缓存1230(j)，其中j是表示核心复合体1210的特定实例的整数。在至少一个实施例中，L3高速缓存1230可以包括但不限于任意数量的切片(slice)。
在至少一个实施例中，图形复合体1240可以被配置为以高度并行的方式执行计算操作。在至少一个实施例中，图形复合体1240被配置为执行图形管线操作，诸如绘制命令、像素操作、几何计算以及与将图像渲染至显示器相关联的其他操作。在至少一个实施例中，图形复合体1240被配置为执行与图形无关的操作。在至少一个实施例中，图形复合体1240被配置为执行与图形有关的操作和与图形无关的操作。
在至少一个实施例中，图形复合体1240包括但不限于任意数量的计算单元1250和L2高速缓存1242。在至少一个实施例中，计算单元1250共享L2高速缓存1242。在至少一个实施例中，L2高速缓存1242被分区。在至少一个实施例中，图形复合体1240包括但不限于任意数量的计算单元1250以及任意数量(包括零)和类型的高速缓存。在至少一个实施例中，图形复合体1240包括但不限于任意数量的专用图形硬件。
在至少一个实施例中，每个计算单元1250包括但不限于任意数量的SIMD单元1252和共享存储器1254。在至少一个实施例中，每个SIMD单元1252实现SIMD架构并且被配置为并行执行操作。在至少一个实施例中，每个计算单元1250可以执行任意数量的线程块，但是每个线程块在单个计算单元1250上执行。在至少一个实施例中，线程块包括但不限于任意数量的执行线程。在至少一个实施例中，工作组是线程块。在至少一个实施例中，每个SIMD单元1252执行不同的线程束(warp)。在至少一个实施例中，线程束是一组线程(例如16个线程)，其中线程束中的每个线程属于单个线程块，并且被配置为基于单个指令集来处理不同的数据集。在至少一个实施例中，可以使用预测(predication)来禁用线程束中的一个或更多个线程。在至少一个实施例中，通道是线程。在至少一个实施例中，工作项是线程。在至少一个实施例中，波前是线程束。在至少一个实施例中，线程块中的不同波前可一起同步并经由共享存储器1254进行通信。
在至少一个实施例中，结构1260是系统互连，其促进跨核心复合体1210、图形复合体1240、I/O接口1270、存储器控制器1280、显示控制器1292和多媒体引擎1294的数据和控制传输。在至少一个实施例中，除了结构1260之外或代替结构1260，APU 1200还可以包括但不限于任意数量和类型的系统互连，该结构1260促进跨可以在APU 1200内部或外部的任意数量和类型的直接或间接链接的组件的数据和控制传输。在至少一个实施例中，I/O接口1270表示任意数量和类型的I/O接口(例如，PCI、PCI-Extended(“PCI-X”)、PCIe、千兆以太网(“GBE”)、USB等)。在至少一个实施例中，各种类型的外围设备耦合到I/O接口1270。在至少一个实施例中，耦合到I/O接口1270的外围设备可以包括但不限于键盘，鼠标，打印机，扫描仪，操纵杆或其他类型的游戏控制器、媒体记录设备、外部存储设备、网络接口卡等。
在至少一个实施例中，显示控制器AMD92在一个或更多个显示设备(例如液晶显示器(LCD)设备)上显示图像。在至少一个实施例中，多媒体引擎1294包括但不限于任意数量和类型的与多媒体相关的电路，例如视频解码器、视频编码器、图像信号处理器等。在至少一个实施例中，存储器控制器1280促进APU 1200与统一系统存储器1290之间的数据传输。在至少一个实施例中，核心复合体1210和图形复合体1240共享统一系统存储器1290。
在至少一个实施例中，APU 1200实现存储器子系统，其包括但不限于任意数量和类型的存储器控制器1280和可以专用于一个组件或在多个组件之间共享的存储器设备(例如，共享存储器1254)。在至少一个实施例中，APU 1200实现高速缓存子系统，其包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存1328，L3高速缓存1230和L2高速缓存1242)，每个高速缓存存储器可以是组件私有的或在任意数量的组件(例如，核心1220，核心复合体1210，SIMD单元1252，计算单元1250和图形复合体1240)之间共享。
图13示出了根据至少一个实施例的CPU 1300。在至少一个实施例中，CPU 1300由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，CPU 1300可以被配置为执行应用程序。在至少一个实施例中，CPU1300被配置为执行主控制软件，例如操作系统。在至少一个实施例中，CPU1300发出控制外部GPU(未示出)的操作的命令。在至少一个实施例中，CPU 1300可以被配置为执行从CUDA源代码派生的主机可执行代码，并且外部GPU可以被配置为执行从这种CUDA源代码派生的设备可执行代码。在至少一个实施例中，CPU 1300包括但不限于任意数量的核心复合体1310、结构1360、I/O接口1370和存储器控制器1380。
在至少一个实施例中，核心复合体1310包括但不限于核心1320(1)-1320(4)和L3高速缓存1330。在至少一个实施例中，核心复合体1310可以包括但不限于任意数量的核心1320以及任意数量和类型的高速缓存的任何组合。在至少一个实施例中，核心1320被配置为执行特定ISA的指令。在至少一个实施例中，每个核心1320是CPU核心。
在至少一个实施例中，每个核心1320包括但不限于获取/解码单元1322，整数执行引擎1324，浮点执行引擎1326和L2高速缓存1328。在至少一个实施例中，获取/解码单元1322获取指令，对这些指令进行解码，生成微操作，并将单独的微指令分派给整数执行引擎1324和浮点执行引擎1326。在至少一个实施例中，获取/解码单元1322可以同时分派一个微指令至整数执行引擎1324和另一微指令至浮点执行引擎1326。在至少一个实施例中，整数执行引擎1324执行不限于整数和存储器操作。在至少一个实施例中，浮点引擎1326执行不限于浮点和向量运算。在至少一个实施例中，获取-解码单元1322将微指令分派给单个执行引擎，该引擎代替整数执行引擎1324和浮点执行引擎1326两者。
在至少一个实施例中，每个核心1320(i)可以访问包括在核心1320(i)中的L2高速缓存1328(i)，其中i是表示核心1320的特定实例的整数。在至少一个实施例中，包括在核心复合体1310(j)中的每个核心1320经由包括在核心复合体1310(j)中的L3高速缓存1330(j)连接到核心复合体1310(j)中的其他核心1320，其中j是表示核心复合体1310的特定实例的整数。在至少一个实施例中，包括在核心复合体1310(j)中的核心1320可以访问包括在核心复合体1310(j)中的所有L3高速缓存1330(j)，其中j是表示核心复合体1310的特定实例的整数。在至少一个实施例中，L3高速缓存1330可以包括但不限于任意数量的切片。
在至少一个实施例中，结构1360是系统互连，其促进跨核心复合体1310(1)-1310(N)(其中N是大于零的整数)、I/O接口1370和存储器控制器1380的数据和控制传输。在至少一个实施例中，除了结构1360之外或代替结构1360，CPU 1300还可以包括但不限于任意数量和类型的系统互连，该结构1360促进跨可以在CPU 1300内部或外部的任意数量和类型的直接或间接链接的组件的数据和控制传输。在至少一个实施例中，I/O接口1370表示任意数量和类型的I/O接口(例如PCI，PCI-X，PCIe，GBE，USB等)。在至少一个实施例中，各种类型的外围设备耦合到I/O接口1370。在至少一个实施例中，耦合到I/O接口1370的外围设备可以包括但不限于显示器，键盘，鼠标，打印机，扫描仪，操纵杆或其他类型的游戏控制器、媒体记录设备、外部存储设备、网络接口卡等。
在至少一个实施例中，存储器控制器1380促进CPU 1300与系统存储器1390之间的数据传输。在至少一个实施例中，核心复合体1310和图形复合体1340共享系统存储器1390。在至少一个实施例中，CPU 1300实现存储器子系统，其包括但不限于任意数量和类型的存储器控制器1380和可以专用于一个组件或在多个组件之间共享的存储器设备。在至少一个实施例中，CPU 1300实现了高速缓存子系统，其包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存1328和L3高速缓存1330)，每个高速缓存存储器可以是组件私有的或在任意数量的组件(例如，核心1320和核心复合体1310)之间共享。
图14示出了根据至少一个实施例的示例性加速器集成切片1490。如本文所使用的，“切片”包括加速器集成电路的处理资源的指定部分。在至少一个实施例中，加速器集成电路代表多个图形加速模块种的多个图形处理引擎提供高速缓存管理、存储器访问、环境管理和中断管理服务。图形处理引擎可以各自包括单独的GPU。可选地，图形处理引擎可包括GPU内的不同类型的图形处理引擎，例如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和blit引擎。在至少一个实施例中，图形加速模块可以是具有多个图形处理引擎的GPU。在至少一个实施例中，图形处理引擎可以是集成在通用封装、线卡或芯片上的各个GPU。
系统存储器1414内的应用程序有效地址空间1482存储进程元素1483。在一个实施例中，响应于来自处理器1407上执行的应用程序1480的GPU调用1481而存储进程元素1483。进程元素1483包含对应应用程序1480的处理状态。包含在进程元素1483中的工作描述符(WD)1484可以是应用程序请求的单个作业或可能包含指向作业队列的指针。在至少一个实施例中，WD 1484是指向应用程序有效地址空间1482中的作业请求队列的指针。
图形加速模块1446和/或各个图形处理引擎可以由系统中的全部或部分进程共享。在至少一个实施例中，可以包括用于建立处理状态并将WD1484发送到图形加速模块1446以在虚拟化环境中开始作业的基础设施。
在至少一个实施例中，专用进程编程模型是针对实现的。在该模型中，单个进程拥有图形加速模块1446或个体图形处理引擎。由于图形加速模块1446由单个进程拥有，因此管理程序为拥有的分区初始化加速器集成电路，并且当分配图形加速模块1446时操作系统对加速器集成电路进行初始化以用于拥有的分区。
在操作中，加速器集成切片1490中的WD获取单元1491获取下一个WD 1484，其中包括要由图形加速模块1446的一个或更多个图形处理引擎完成的工作的指示。来自WD 1484的数据可以存储在寄存器1445被存储器管理单元(MMU)1439、中断管理电路1447和/或环境管理电路1448使用，如图所示。例如，MMU 1439的一个实施例包括用于访问OS虚拟地址空间1485内的段/页表1486的段/页面漫游电路。中断管理电路1447可以处理从图形加速模块1446接收到的中断事件(INT)1492。当执行图操作时，由图形处理引擎产生的有效地址1493由MMU 1439转换为实际地址。
在一个实施例中，为每个图形处理引擎和/或图形加速模块1446复制相同的寄存器组1445，并且可以由系统管理程序或操作系统来初始化。这些复制的寄存器中的每一个都可以包含在加速器集成切片1490中。表1中显示了可由管理程序初始化的示例性寄存器。
表1–管理程序初始化的寄存器
| 1 | 切片控制寄存器 |
| 2 | 实地址(RA)计划的处理区域指针 |
| 3 | 授权掩码覆盖寄存器 |
| 4 | 中断向量表输入偏移 |
| 5 | 中断向量表入口限制 |
| 6 | 状态寄存器 |
| 7 | 逻辑分区ID |
| 8 | 实地址(RA)管理程序加速器利用率记录指针 |
| 9 | 存储描述寄存器 |
表2中示出了可以由操作系统初始化的示例性寄存器。
表2–操作系统初始化寄存器
| 1 | 进程和线程识别 |
| 2 | 有效地址(EA)环境保存/还原指针 |
| 3 | 虚拟地址(VA)加速器利用率记录指针 |
| 4 | 虚拟地址(VA)存储分段表指针 |
| 5 | 权威面具 |
| 6 | 工作描述符 |
在一个实施例中，每个WD 1484特定于特定的图形加速模块1446和/或特定图形处理引擎。它包含图形处理引擎进行工作或工作所需的所有信息，或者它可以是指向存储器位置的指针，其中应用程序建立了要完成的工作的命令队列。
图15A-15B示出了根据本文至少一个实施例的示例性图形处理器。在至少一个实施例中，任何示例性图形处理器可以使用一个或更多个IP核心来制造。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。在至少一个实施例中，示例性图形处理器用于SoC内。
图15A示出了根据至少一个实施例的SoC集成电路的示例性图形处理器1510，其可以使用一个或更多个IP核心来制造。图15B示出了根据至少一个实施例的SoC集成电路的的附加示例性图形处理器1540，其可以使用一个或更多个IP核心来制造。在至少一个实施例中，图15A的图形处理器1510是低功耗图形处理器核心。在至少一个实施例中，图15B的图形处理器1540是更高性能的图形处理器核心。在至少一个实施例中，每个图形处理器1510、1540可以是图10的图形处理器1010的变体。
在至少一个实施例中，图1的多进程服务(MPS)可以被用于至少部分地基于根据本文描述的各种用例指示给所述MPS的数据参数，来处理图形处理器1510的一个或更多个存储器操作或存储器管理。
在至少一个实施例中，图形处理器1510包括顶点处理器1505和一个或更多个片段处理器1515A-1515N(例如1515A、1515B、1515C、1515D至1515N-1和1515N)。在至少一个实施例中，图形处理器1510可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器1505被优化以执行针对顶点着色器程序的操作，而一个或更多个片段处理器1515A-1515N执行片段(例如，像素)着色操作用于片段或像素或着色器程序。在至少一个实施例中，顶点处理器1505执行3D图形管线的顶点处理阶段并生成图元和顶点数据。在至少一个实施例中，片段处理器1515A-1515N使用由顶点处理器1505生成的图元和顶点数据来生成在显示设备上显示的帧缓冲区。在至少一个实施例中，片段处理器1515A-1515N被优化以执行如在OpenGL API中所提供的片段着色器程序，其可以用于执行与在Direct 3D API中所提供的像素着色器程序类似的操作。
在至少一个实施例中，图形处理器1510附加地包括一个或更多个MMU 1520A-1520B、高速缓存1525A-1525B和电路互连1530A-1530B。在至少一个实施例中，一个或更多个MMU 1520A-1520B提供用于图形处理器1510的虚拟到物理地址的映射，包括用于顶点处理器1505和/或片段处理器1515A-1515N，其可以引用存储在存储器中的顶点或图像/纹理数据，除了存储在一个或更多个高速缓存1525A-1525B中的顶点或图像/纹理数据之外。在至少一个实施例中，一个或更多个MMU 1520A-1520B可以与系统内的其他MMU同步，包括与图10的一个或更多个应用处理器1005、图像处理器1015和/或视频处理器1020相关联的一个或更多个MMU，使得每个处理器1005-1020可以参与共享或统一的虚拟存储器系统。在至少一个实施例中，一个或更多个电路互连1530A-1530B使图形处理器1510能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核心相连接。
在至少一个实施例中，图形处理器1540包括图15A的图形处理器1510的一个或更多个MMU 1520A-1520B、高速缓存1525A-1525B和电路互连1530A-1530B。在至少一个实施例中，图形处理器1540包括一个或更多个着色器核心1555A-1555N(例如，1555A、1555B、1555C、1555D、1555E、1555F、至1555N-1和1555N)，其提供了统一的着色器核心架构，其中单个核心或类型或核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。在至少一个实施例中，多个着色器核心可以变化。在至少一个实施例中，图形处理器1540包括核心间任务管理器1545，其充当线程分派器以将执行线程分派给一个或更多个着色器核心1555A-1555N和分块单元1558，以加速基于图块渲染的分块操作，其中在图像空间中细分了场景的渲染操作，例如，以利用场景内的局部空间一致性或优化内部缓存的使用。
图16A示出了根据至少一个实施例的图形核心1600。在至少一个实施例中，图形核心1600可以包括在图10的图形处理器1010内。在至少一个实施例中，图形核心1600可以是图15B中统一的着色器核心1555A-1555N。在至少一个实施例中，图形核心1600包括共享指令高速缓存1602、纹理单元1618和高速缓存/共享存储器1620，它们是图形核心1600内的执行资源所共有的。在至少一个实施例中，图形核心1600可以包括多个切片(slice)1601A-1601N或每个核心的分区，图形处理器可以包括图形核心1600的多个实例。切片1601A-1601N可以包括支持逻辑，该支持逻辑包括本地指令高速缓存1604A-1604N、线程调度器1606A-1606N、线程分派器1608A-1608N和一组寄存器1610A-1610N。在至少一个实施例中，切片1601A-1601N可以包括一组附加功能单元(AFU)1612A-1612N、浮点单元(FPU)1614A-1614N、整数算术逻辑单元(ALU)1616A-1616N、地址计算单元(ACU)1613A-1613N、双精度浮点单元(DPFPU)1615A-1615N和矩阵处理单元(MPU)1617A-1617N。
在至少一个实施例中，图1的多进程服务(MPS)可以被用于至少部分地基于根据本文描述的各种用例指示给所述MPS的数据参数，来处理用于图形核心1600的一个或更多个存储器操作或存储器管理。
在一个实施例中，FPU 1614A-1614N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 1615A-1615N可以执行双精度(64位)浮点运算点操作。在至少一个实施例中，ALU 1616A-1616N可以以8位、16位和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。在至少一个实施例中，MPU 1617A-1617N还可被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。在至少一个实施例中，MPU 1617A-1617N可以执行各种矩阵操作以加速CUDA程序，包括使得能够支持加速的通用矩阵到矩阵乘法(GEMM)。在至少一个实施例中，AFU 1612A-1612N可以执行浮点数或整数单元不支持的附加逻辑运算，包括三角运算(例如，Sine、Cosine等)。
图16B示出了在至少一个实施例中的通用图形处理单元(GPGPU)1630。在至少一个实施例中，GPGPU 1630是高度并行的并且适合于部署在多芯片模块上。在至少一个实施例中，GPGPU 1630可以被配置为使得高度并行的计算操作能够由GPU阵列来执行。在至少一个实施例中，GPGPU 1630可以直接链路到GPGPU 1630的其他实例，以创建多GPU集群以提高用于CUDA程序的执行时间。在至少一个实施例中，GPGPU 1630包括主机接口1632以实现与主机处理器的连接。在至少一个实施例中，主机接口1632是PCIe接口。在至少一个实施例中，主机接口1632可以是厂商专用的通信接口或通信结构。在至少一个实施例中，GPGPU 1630从主机处理器接收命令，并使用全局调度器1634将与那些命令相关联的执行线程分派给一组计算集群1636A-1636H。在至少一个实施例中，计算集群1636A-1636H共享高速缓存存储器1638。在至少一个实施例中，高速缓存存储器1638可以用作计算集群1636A-1636H内的高速缓存存储器的高级高速缓存。
在至少一个实施例中，图1的多进程服务(MPS)可以被用于至少部分地基于根据本文描述的各种用例指示给所述MPS的数据参数，来处理GPGPU 1630的一个或更多个存储器操作或存储器管理。
在至少一个实施例中，GPGPU 1630包括经由一组存储器控制器1642A-1642B与计算集群1636A-1636H耦合的存储器1644A-1644B。在至少一个实施例中，存储器1644A-1644B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。
在至少一个实施例中，计算集群1636A-1636H各自包括一组图形核心，诸如图16A的图形核心1600，其可以包括多种类型的整数和浮点逻辑单元，可以以各种精度执行计算操作，包括适合与CUDA程序相关的计算。例如，在至少一个实施例中，每个计算集群1636A-1636H中的浮点单元的至少一个子集可以配置为执行16位或32位浮点运算，而不同的浮点单元的子集可以配置为执行64位浮点运算。
在至少一个实施例中，GPGPU 1630的多个实例可以被配置为操作为计算集群。计算集群1636A-1636H可以实现用于同步和数据交换的任何技术上可行的通信技术。在至少一个实施例中，GPGPU 1630的多个实例通过主机接口1632进行通信。在至少一个实施例中，GPGPU 1630包括I/O集线器1639，其将GPGPU 1630与GPU链路1640耦合，使得能够直接连接至GPGPU 1630的其他的实例。在至少一个实施例中，GPU链路1640耦合到专用GPU到GPU桥接器，其使得能够在GPGPU 1630的多个实例之间进行通信和同步。在至少一个实施例中，GPU链路1640与高速互连耦合，以向其他GPGPU 1630或并行处理器发送和接收数据。在至少一个实施例中，GPGPU 1630的多个实例位于单独的数据处理系统中，并经由可经由主机接口1632访问的网络设备进行通信。在至少一个实施例中，GPU链路1640可被配置为能够连接到主机处理器，附加或替代主机接口1632。在至少一个实施例中，GPGPU 1630可以配置为执行CUDA程序。
图17A示出了根据至少一个实施例的并行处理器1700。在至少一个实施例中，并行处理器1700的各种组件可以使用一个或更多个集成电路设备来实现，例如可编程处理器、专用集成电路(ASIC)或FPGA。
在至少一个实施例中，图1的多进程服务(MPS)可以被用于至少部分地基于根据本文描述的各种用例指示给所述MPS的数据参数，来处理并行处理器1700的一个或更多个存储器操作或存储器管理。
在至少一个实施例中，并行处理器1700包括并行处理单元1702。在至少一个实施例中，并行处理单元1702包括I/O单元1704，其使得能够与其他设备进行通信，包括并行处理单元1702的其他实例。在至少一个实施例中，I/O单元1704可以直接连接到其他设备。在至少一个实施例中，I/O单元1704通过使用集线器或交换机接口(例如，存储器集线器1705)与其他设备连接。在至少一个实施例中，存储器集线器1705与I/O单元1704之间的连接形成通信链路。在至少一个实施例中，I/O单元1704与主机接口1706和存储器交叉开关1716连接，其中主机接口1706接收用于执行处理操作的命令，而存储器交叉开关1716接收用于执行存储器操作的命令。
在至少一个实施例中，当主机接口1706经由I/O单元1704接收命令缓冲区时，主机接口1706可以引导工作操作以执行那些命令到前端1708。在至少一个实施例中，前端1708与调度器1710耦合，调度器1710配置成将命令或其他工作项分配给处理阵列1712。在至少一个实施例中，调度器1710确保在将任务分配给处理阵列1712之前，处理阵列1712被正确地配置并且处于有效状态。在至少一个实施例中，调度器1710通过在微控制器上执行的固件逻辑来实现。在至少一个实施例中，微控制器实现的调度器1710可配置成以粗粒度和细粒度执行复杂的调度和工作分配操作，从而实现对在处理阵列1712上执行的线程的快速抢占和环境切换。在至少一个实施例中，主机软件可以证明用于通过多个图形处理门铃之一在处理阵列1712上进行调度的工作负载。在至少一个实施例中，工作负载然后可以由包括调度器1710的微控制器内的调度器1710逻辑在处理阵列1712上自动分配。
在至少一个实施例中，处理阵列1712可以包括多达“N”个处理集群(例如，集群1714A、集群1714B到集群1714N)。在至少一个实施例中，处理阵列1712的每个集群1714A-1714N可以执行大量并发线程。在至少一个实施例中，调度器1710可以使用各种调度和/或工作分配算法将工作分配给处理阵列1712的集群1714A-1714N，其可以根据每种程序或计算类型产生的工作负载而变化。在至少一个实施例中，调度可以由调度器1710动态地处理，或者可以在配置为由处理阵列1712执行的程序逻辑的编译期间部分地由编译器逻辑来辅助。在至少一个实施例中，可将处理阵列1712的不同的集群1714A-1714N分配用于处理不同类型的程序或用于执行不同类型的计算。
在至少一个实施例中，处理阵列1712可以配置成执行各种类型的并行处理操作。在至少一个实施例中，处理阵列1712配置成执行通用并行计算操作。例如，在至少一个实施例中，处理阵列1712可以包括执行处理任务的逻辑，该处理任务包括对视频和/或音频数据的过滤，执行建模操作，包括物理操作以及执行数据转换。
在至少一个实施例中，处理阵列1712配置成执行并行图形处理操作。在至少一个实施例中，处理阵列1712可以包括附加逻辑以支持这种图形处理操作的执行，包括但不限于执行纹理操作的纹理采样逻辑，以及镶嵌逻辑和其他顶点处理逻辑。在至少一个实施例中，处理阵列1712可以配置成执行与图形处理有关的着色器程序，例如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。在至少一个实施例中，并行处理单元1702可以经由I/O单元1704从系统存储器传送数据以进行处理。在至少一个实施例中，在处理期间，可以在处理期间将传送的数据存储到片上存储器(例如，并行处理器存储器1722)，然后将其写回到系统存储器。
在至少一个实施例中，当并行处理单元1702用于执行图处理时，调度器1710可以配置成将处理工作负载划分为近似相等大小的任务，以更好地将图形处理操作分配给处理阵列1712的多个集群1714A-1714N。在至少一个实施例中，处理阵列1712的部分可以配置成执行不同类型的处理。例如，在至少一个实施例中，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空间操作，以生成用于显示的渲染图像。在至少一个实施例中，可以将由集群1714A-1714N中的一个或更多个产生的中间数据存储在缓冲区中，以允许在集群1714A-1714N之间传输中间数据以进行进一步处理。
在至少一个实施例中，处理阵列1712可以经由调度器1710接收要执行的处理任务，该调度器1710从前端1708接收定义处理任务的命令。在至少一个实施例中，处理任务可以包括要被处理的数据的索引，例如可以包括表面(补丁)数据、原始数据、顶点数据和/或像素数据，以及状态参数和定义如何处理数据的命令(例如，要执行什么程序)。在至少一个实施例中，调度器1710可以配置成获取与任务相对应的索引，或者可以从前端1708接收索引。在至少一个实施例中，前端1708可以配置成确保在启动由传入命令缓冲区(例如，批缓冲区(batch-buffer)、推送缓冲区等)指定的工作负载之前，处理阵列1712配置成有效状态。
在至少一个实施例中，并行处理单元1702的一个或更多个实例中的每一个可以与并行处理器存储器1722耦合。在至少一个实施例中，可以经由存储器交叉开关1716访问并行处理器存储器1722，所述存储器交叉开关1716可以接收来自处理阵列1712以及I/O单元1704的存储器请求。在至少一个实施例中，存储器交叉开关1716可以经由存储器接口1718访问并行处理器存储器1722。在至少一个实施例中，存储器接口1718可以包括多个分区单元(例如，分区单元1720A、分区单元1720B到分区单元1720N)，其可各自耦合至并行处理器存储器1722的一部分(例如，存储器单元)。在至少一个实施例中，多个分区单元1720A-1720N为配置为等于存储器单元的数量，使得第一分区单元1720A具有对应的第一存储器单元1724A，第二分区单元1720B具有对应的存储器单元1724B，第N分区单元1720N具有对应的第N存储器单元1724N。在至少一个实施例中，分区单元1720A-1720N的数量可以不等于存储器设备的数量。
在至少一个实施例中，存储器单元1724A-1724N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在至少一个实施例中，存储器单元1724A-1724N还可包括3D堆叠存储器，包括但不限于高带宽存储器(HBM)。在至少一个实施例中，可以跨存储器单元1724A-1724N来存储诸如帧缓冲区或纹理映射的渲染目标，从而允许分区单元1720A-1720N并行地写入每个渲染目标的部分，以有效地使用并行处理器存储器1722的可用带宽。在至少一个实施例中，可以排除并行处理器存储器1722的本地实例，以有利于利用系统存储器与本地高速缓存存储器结合的统一存储器设计。
在至少一个实施例中，处理阵列1712的集群1714A-1714N中的任何一个都可以处理将被写入并行处理器存储器1722内的任何存储器单元1724A-1724N中的数据。在至少一个实施例中，存储器交叉开关1716可以配置为将每个集群1714A-1714N的输出传输到任何分区单元1720A-1720N或另一个集群1714A-1714N，集群1714A-1714N可以对输出执行其他处理操作。在至少一个实施例中，每个集群1714A-1714N可以通过存储器交叉开关1716与存储器接口1718通信，以从各种外部存储设备读取或写入各种外部存储设备。在至少一个实施例中，存储器交叉开关1716具有到存储器接口1718的连接以与I/O单元1704通信，以及到并行处理器存储器1722的本地实例的连接，从而使不同处理集群1714A-1714N内的处理单元与系统存储器或不是并行处理单元1702本地的其他存储器进行通信。在至少一个实施例中，存储器交叉开关1716可以使用虚拟通道来分离集群1714A-1714N和分区单元1720A-1720N之间的业务流。
在至少一个实施例中，可以在单个插入卡上提供并行处理单元1702的多个实例，或者可以将多个插入卡互连。在至少一个实施例中，并行处理单元1702的不同实例可以配置成相互操作，即使不同实例具有不同数量的处理核心，不同数量的本地并行处理器存储器和/或其他配置差异。例如，在至少一个实施例中，并行处理单元1702的一些实例可以包括相对于其他实例而言更高精度的浮点单元。在至少一个实施例中，结合并行处理单元1702或并行处理器1700的一个或更多个实例的系统可以以各种配置和形式因素来实现，包括但不限于台式机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏机和/或嵌入式系统。
图17B示出了根据至少一个实施例的处理集群1794。在至少一个实施例中，处理集群1794被包括在并行处理单元内。在至少一个实施例中，处理集群1794是图17的处理集群1714A-1714N之一的实例。在至少一个实施例中，处理集群1794可以配置成并行执行许多线程，其中术语“线程”是指在特定的一组输入数据上执行的特定程序的实例。在至少一个实施例中，单指令多数据(SIMD)指令发布技术用于支持大量线程的并行执行而无需提供多个独立的指令单元。在至少一个实施例中，使用单指令多线程(SIMT)技术来支持并行执行大量一般同步的线程，这使用了公共指令单元，该公共指令单元配置成向每个处理集群1794内的一组处理引擎发出指令。
在至少一个实施例中，可以通过将处理任务分配给SIMT并行处理器的管线管理器1732来控制处理集群1794的操作。在至少一个实施例中，管线管理器1732从图17的调度器1710接收指令，通过图形多处理器1734和/或纹理单元1736管理这些指令的执行。在至少一个实施例中，图形多处理器1734是SIMT并行处理器的示例性实例。然而，在至少一个实施例中，处理集群1794内可以包括不同架构的各种类型的SIMT并行处理器。在至少一个实施例中，在处理集群1794内可以包括图形多处理器1734的一个或更多个实例。在至少一个实施例中，图形多处理器1734可以处理数据，并且数据交叉开关1740可以用于将处理后的数据分发到多个可能的目的(包括其他着色器单元)地之一。在至少一个实施例中，管线管理器1732可以通过指定要经由数据交叉开关1740分配的处理后的数据的目的地来促进处理后的数据的分配。
在至少一个实施例中，处理集群1794内的每个图形多处理器1734可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、加载存储单元(LSU)等)。在至少一个实施例中，可以以管线方式配置功能执行逻辑，其中可以在先前的指令完成之前发出新的指令。在至少一个实施例中，功能执行逻辑支持多种运算，包括整数和浮点算术、比较操作、布尔运算、移位和各种代数函数的计算。在至少一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。
在至少一个实施例中，传送到处理集群1794的指令构成线程。在至少一个实施例中，跨一组并行处理引擎执行的一组线程是线程组。在至少一个实施例中，线程组在不同的输入数据上执行程序。在至少一个实施例中，线程组内的每个线程可被分配给图形多处理器1734内的不同处理引擎。在至少一个实施例中，线程组可包括比图形多处理器1734内的多个处理引擎更少的线程。在至少一个实施例中，当线程组包括的线程数少于处理引擎的数量时，一个或更多个处理引擎在正在处理该线程组的循环期间可能是空闲的。在至少一个实施例中，线程组还可以包括比图形多处理器1734内的多个处理引擎更多的线程。在至少一个实施例中，当线程组包括比图形多处理器1734内的处理引擎的数量更多的线程时，可以在连续的时钟周期内执行处理。在至少一个实施例中，可以在图形多处理器1734上同时执行多个线程组。
在至少一个实施例中，图形多处理器1734包括内部高速缓存存储器，以执行加载和存储操作。在至少一个实施例中，图形多处理器1734可以放弃内部高速缓存并使用处理集群1794内的高速缓存存储器(例如，L1高速缓存1748)。在至少一个实施例中，每个图形多处理器1734还可以访问分区单元(例如，图17A的分区单元1720A-1720N)内的L2高速缓存，这些分区单元在所有处理集群1794之间共享并且可以用于在线程之间传输数据。在至少一个实施例中，图形多处理器1734还可以访问片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或更多个。在至少一个实施例中，并行处理单元1702外部的任何存储器都可以用作全局存储器。在至少一个实施例中，处理集群1794包括图形多处理器1734的多个实例，它们可以共享可以存储在L1高速缓存1748中的公共指令和数据。
在至少一个实施例中，每个处理集群1794可以包括配置成将虚拟地址映射为物理地址的MMU 1745。在至少一个实施例中，MMU 1745的一个或更多个实例可以驻留在图17的存储器接口1718内。在至少一个实施例中，MMU 1745包括一组页表条目(PTE)，其用于将虚拟地址映射到图块(谈论有关图块的更多信息)的物理地址以及可选地映射到高速缓存行索引。在至少一个实施例中，MMU 1745可以包括地址转换后备缓冲区(TLB)或可以驻留在图形多处理器1734或L1高速缓存1748或处理集群1794内的高速缓存。在至少一个实施例中，处理物理地址以分配表面数据访问局部性，以便在分区单元之间进行有效的请求交织。在至少一个实施例中，高速缓存行索引可以用于确定对高速缓存线的请求是命中还是未命中。
在至少一个实施例中，可以配置处理集群1794，使得每个图形多处理器1734耦合到纹理单元1736，以执行纹理映射操作，例如，可以涉及确定纹理样本位置、读取纹理数据以及过滤纹理数据。在至少一个实施例中，根据需要从内部纹理L1高速缓存(未示出)或从图形多处理器1734内的L1高速缓存中读取纹理数据，并从L2高速缓存、本地并行处理器存储器或系统存储器中获取纹理数据。在至少一个实施例中，每个图形多处理器1734将处理后的任务输出到数据交叉开关1740，以将处理后的任务提供给另一处理集群1794以进行进一步处理或将处理后的任务存储在L2高速缓存、本地并行处理器存储器、或经由存储器交叉开关1716的系统存储器中。在至少一个实施例中，光栅前操作单元(preROP)1742配置成从图形多处理器1734接收数据，将数据引导至ROP单元，该ROP单元可以与本文所述的分区单元(例如，图17的分区单元1720A-1720N)一起定位。在至少一个实施例中，PreROP1742单元可以执行用于颜色混合的优化、组织像素颜色数据以及执行地址转换。
图17C示出了根据至少一个实施例的图形多处理器1796。在至少一个实施例中，图形多处理器1796是图17B的图形多处理器1734。在至少一个实施例中，图形多处理器1796与处理集群1794的管线管理器1732耦合。在至少一个实施例中，图形多处理器1796具有执行管线，该执行管线包括但不限于指令高速缓存1752、指令单元1754、地址映射单元1756、寄存器文件1758、一个或更多个GPGPU核心1762和一个或更多个LSU1766。GPGPU核心1762和LSU 1766与高速缓存存储器1772和共享存储器1770通过存储器和高速缓存互连1768耦合。
在至少一个实施例中，指令高速缓存1752从管线管理器1732接收要执行的指令流。在至少一个实施例中，将指令高速缓存在指令高速缓存1752中并将其分派以供指令单元1754执行。在一个实施例中，指令单元1754可以分派指令作为线程组(例如，线程束)，将线程组的每个线程分配给GPGPU核心1762内的不同执行单元。在至少一个实施例中，指令可以通过在统一地址空间内指定地址来访问任何本地、共享或全局地址空间。在至少一个实施例中，地址映射单元1756可以用于将统一地址空间中的地址转换成可以由LSU 1766访问的不同的存储器地址。
在至少一个实施例中，寄存器文件1758为图形多处理器1796的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件1758为连接到图形多处理器1796的功能单元(例如，GPGPU核心1762、LSU 1766)的数据路径的操作数提供了临时存储。在至少一个实施例中，在每个功能单元之间划分寄存器文件1758，使得为每个功能单元分配寄存器文件1758的专用部分。在至少一个实施例中，寄存器文件1758在图形多处理器1796正在执行的不同线程组之间划分。
在至少一个实施例中，GPGPU核心1762可以各自包括用于执行图多处理器1796的指令的FPU和/或ALU。GPGPU核心1762在架构上可以相似或架构可能有所不同。在至少一个实施例中，GPGPU核心1762的第一部分包括单精度FPU和整数ALU，而GPGPU核心1762的第二部分包括双精度FPU。在至少一个实施例中，FPU可以实现用于浮点算法的IEEE754-2008标准或启用可变精度浮点算法。在至少一个实施例中，图形多处理器1796可以另外包括一个或更多个固定功能或特殊功能单元，以执行特定功能，诸如复制矩形或像素混合操作。在至少一个实施例中，GPGPU核心1762中的一个或更多个也可以包括固定或特殊功能逻辑。
在至少一个实施例中，GPGPU核心1762包括能够对多组数据执行单个指令的SIMD逻辑。在至少一个实施例中，GPGPU核心1762可以物理地执行SIMD4、SIMD8和SIMD9指令，并且在逻辑上执行SIMD1、SIMD2和SIMD32指令。在至少一个实施例中，用于GPGPU核心1762的SIMD指令可以在编译时由着色器编译器生成，或者在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。在至少一个实施例中，可以通过单个SIMD指令来执行为SIMT执行模型配置的程序的多个线程。例如，在至少一个实施例中，可以通过单个SIMD8逻辑单元并行执行执行相同或相似操作的八个SIMT线程。
在至少一个实施例中，存储器和高速缓存互连1768是将图形多处理器1796的每个功能单元连接到寄存器文件1758和共享存储器1770的互连网络。在至少一个实施例中，存储器和高速缓存互连1768是交叉开关互连，其允许LSU 1766在共享存储器1770和寄存器文件1758之间实现加载和存储操作。在至少一个实施例中，寄存器文件1758可以以与GPGPU核心1762相同的频率操作，从而在GPGPU核心1762和寄存器文件1758之间进行数据传输的延迟非常低。在至少一个实施例中，共享存储器1770可以用于启用在图形多处理器1796内的功能单元上执行的线程之间的通信。在至少一个实施例中，高速缓存存储器1772可以用作例如数据高速缓存，以高速缓存在功能单元和纹理单元1736之间通信的纹理数据。在至少一个实施例中，共享存储器1770也可以用作程序管理的高速缓存。在至少一个实施例中，除了存储在高速缓存存储器1772中的自动高速缓存的数据之外，在GPGPU核心1762上执行的线程还可以以编程方式将数据存储在共享存储器中。
在至少一个实施例中，如本文所述的并行处理器或GPGPU通信地耦合到主机/处理器核心，以加速图形操作、机器学习操作、图案分析操作以及各种通用GPU(GPGPU)功能。在至少一个实施例中，GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合到主机处理器/核心。在至少一个实施例中，GPU可以与核心集成在相同的封装或芯片上，并通过内部处理器总线/互连(即，封装或芯片的内部)通信地耦合到核心。在至少一个实施例中，不管GPU连接的方式如何，处理器核心可以以WD包含的命令/指令序列的形式向GPU分配工作。在至少一个实施例中，GPU然后使用专用电路/逻辑来有效地处理这些命令/指令。
图18示出了根据至少一个实施例的图形处理器1800。在至少一个实施例中，图形处理器1800包括环形互连1802、管线前端1804、媒体引擎1837和图形核心1880A-1880N。在至少一个实施例中，环形互连1802将图形处理器1800耦合到其他处理单元，包括其他图形处理器或一个或更多个通用处理器核心。在至少一个实施例中，图形处理器1800是集成在多核心处理系统内的许多处理器之一。
在至少一个实施例中，图形处理器1800经由环形互连1802接收多批命令。在至少一个实施例中，输入命令由管线前端1804中的命令流转化器1803解释。在至少一个实施例中，图形处理器1800包括可缩放执行逻辑，以经由图形核心1880A-1880N执行3D几何处理和媒体处理。在至少一个实施例中，对于3D几何处理命令，命令流转化器1803将命令提供给几何管线1836。在至少一个实施例中，对于至少一些媒体处理命令，命令流转化器1803将命令提供给视频前端1834，其与媒体引擎1837耦合。在至少一个实施例中，媒体引擎1837包括用于视频和图像后处理的视频质量引擎(VQE)1830，以及用于提供硬件加速媒体数据编码和解码的多格式编码/解码(MFX)1833引擎。在至少一个实施例中，几何管线1836和媒体引擎1837各自生成用于由至少一个图形核心1880A提供的线程执行资源的执行线程。
在至少一个实施例中，图形处理器1800包括以模块化图形核心1880A-1880N(有时称为核心切片)为特征的可缩放线程执行资源，每个模块核心具有多个子核心1850A-1850N、1860A-1860N(有时称为核心子切片)。在至少一个实施例中，图形处理器1800可以具有任意数量的图形核心1880A至1880N。在至少一个实施例中，图形处理器1800包括具有至少第一子核心1850A和第二子核心1860A的图形核心1880A。在至少一个实施例中，图形处理器1800是具有单个子核心(例如1850A)的低功率处理器。在至少一个实施例中，图形处理器1800包括多个图形核心1880A-1880N，每个图形核心包括一组第一子核心1850A-1850N和一组第二子核心1860A-1860N。在至少一个实施例中，第一子核心1850A-1850N中的每个子核心至少包括第一组执行单元(EU)1852A-1852N和媒体/纹理采样器1854A-1854N。在至少一个实施例中，第二子核心1860A-1860N中的每个子核心至少包括第二组执行单元1862A-1862N和采样器1864A-1864N。在至少一个实施例中，每个子核心1850A-1850N、1860A-1860N共享一组共享资源1870A-1870N。在至少一个实施例中，共享资源1870包括共享高速缓冲存储器和像素操作逻辑。
图19示出了根据至少一个实施例的用于处理器1900。在至少一个实施例中，处理器1900可以包括但不限于执行指令的逻辑电路。在至少一个实施例中，处理器1900可以执行指令，包括x86指令、ARM指令、用于ASIC的专用指令等。在至少一个实施例中，处理器1910可以包括用于存储封装数据的寄存器，例如作为加利福尼亚州圣克拉拉市英特尔公司采用MMX技术启用的微处理器中的64位宽MMXTM寄存器。在至少一个实施例中，整数和浮点数形式可用的MMX寄存器可以与封装的数据元素一起运行，所述封装的数据元素伴随SIMD和流式SIMD扩展(“SSE”)指令。在至少一个实施例中，与SSE2、SSE3、SSE4、AVX或更高版本(一般称为“SSEx”)技术有关的128位宽XMM寄存器可以保存此类封装数据操作数。在至少一个实施例中，处理器1910可以执行指令以加速CUAD程序。
在至少一个实施例中，图1的多进程服务(MPS)可以被用于至少部分地基于根据本文描述的各种用例指示给所述MPS的数据参数，来处理处理器1900的一个或更多个存储器操作或存储器管理。
在至少一个实施例中，处理器1900包括有序前端(“前端”)1901，以提取要执行的指令并准备稍后在处理器管线中使用的指令。在至少一个实施例中，前端1901可以包括几个单元。在至少一个实施例中，指令预取器1926从存储器中获取指令并将指令提供给指令解码器1928，指令解码器1928又对指令进行解码或解释。例如，在至少一个实施例中，指令解码器1928将接收到的指令解码用于执行的所谓的“微指令”或“微操作”(也称为“微操作”或“微指令”)的一个或更多个操作。在至少一个实施例中，指令解码器1928将指令解析为操作码以及相应的数据和控制字段，其可以由微架构用来使用以执行操作。在至少一个实施例中，跟踪高速缓存1930可以将解码的微指令组装成微指令队列1934中的程序排序的序列或追踪以供执行。在至少一个实施例中，当追踪高速缓存1930遇到复杂指令时，微码ROM1932提供完成操作所需的微指令。
在至少一个实施例中，可以将一些指令转换成单个微操作，而另一些指令则需要几个微操作来完成全部操作。在至少一个实施例中，如果需要多于四个的微指令来完成一条指令，则指令解码器1928可以访问微码ROM 1932以执行指令。在至少一个实施例中，可以将指令解码为少量的微指令以在指令解码器1928处进行处理。在至少一个实施例中，如果需要多个微指令完成操作，则可以将指令存储在微码ROM 1932中。在至少一个实施例中，追踪高速缓存器1930参考入口点可编程逻辑阵列(“PLA”)以确定正确的微指令指针，用于根据至少一个实施例从微码ROM 1932读取微码序列以完成一个或更多个指令。在至少一个实施例中，在微码ROM1932完成对指令的微操作排序之后，机器的前端1901可以恢复从追踪高速缓存1930获取微操作。
在至少一个实施例中，乱序执行引擎(“乱序引擎”)1903可以准备用于执行的指令。在至少一个实施例中，乱序执行逻辑具有多个缓冲区，以使指令流平滑并重新排序，以在指令沿管线下降并被调度执行时优化性能。乱序执行引擎1903包括但不限于分配器/寄存器重命名器1940、存储器微指令队列1942、整数/浮点微指令队列1944、存储器调度器1946、快速调度器1902、慢速/通用浮点调度器(“慢速/通用FP调度器”)1904和简单浮点调度器(“简单FP调度器”)1906。在至少一个实施例中，快速调度器1902、慢速/通用浮点调度器1904和简单浮点调度器1906也统称为“微指令调度器1902、1904、1906”。分配器/寄存器重命名器1940分配每个微指令按顺序执行所需要的机器缓冲区和资源。在至少一个实施例中，分配器/寄存器重命名器1940将逻辑寄存器重命名为寄存器文件中的条目。在至少一个实施例中，分配器/寄存器重命名器1940还为两个微指令队列之一中的每个微指令分配条目，存储器微指令队列1942用于存储器操作和整数/浮点微指令队列1944用于非存储器操作，在存储器调度器1946和微指令调度器1902、1904、1906的前面。在至少一个实施例中，微指令调度器1902、1904、1906基于它们的从属输入寄存器操作数源的就绪性和需要完成的执行资源微指令的可用性来确定何时准备好执行微指令。在至少一个实施例中，至少一个实施例的快速调度器1902可以在主时钟周期的每个一半上调度，而慢速/通用浮点调度器1904和简单浮点调度器1906可以在每个主处理器时钟周期调度一次。在至少一个实施例中，微指令调度器1902、1904、1906对调度端口进行仲裁，以调度用于执行的微指令。
在至少一个实施例中，执行块1911包括但不限于整数寄存器文件/支路网络1908、浮点寄存器文件/支路网络(“FP寄存器文件/支路网络”)1910、地址生成单元(“AGU”)1912和1914、快速算术逻辑单元(“快速ALU”)1916和1918、慢速ALU1920、浮点ALU(“FP”)1922和浮点移动单元(“FP移动”)1924。在至少一个实施例中，整数寄存器文件/支路网络1908和浮点寄存器文件/旁路网络1910在本文中也称为“寄存器文件1908、1910”。在至少一个实施例中，AGUS 1912和1914、快速ALU 1916和1918、慢速ALU 1920、浮点ALU 1922和浮点移动单元1924在本文中也称为“执行单元1912、1914、1916、1918、1920、1922和1924”。在至少一个实施例中，执行框可以包括但不限于任意数量(包括零)和类型的寄存器文件、支路网络、地址生成单元和执行单元(以任何组合)。
在至少一个实施例中，寄存器文件1908、1910可以布置在微指令调度器1902、1904、1906与执行单元1912、1914、1916、1918、1920、1922和1924之间。在至少一个实施例中，整数寄存器文件/支路网络1908执行整数运算。在至少一个实施例中，浮点寄存器文件/支路网络1910执行浮点操作。在至少一个实施例中，寄存器文件1908、1910中的每一个可以包括但不限于支路网络，该支路网络可以绕过或转发尚未写入寄存器文件中的刚刚完成的结果到新的从属对象。在至少一个实施例中，寄存器文件1908、1910可以彼此通信数据。在至少一个实施例中，整数寄存器文件/支路网络1908可以包括但不限于两个单独的寄存器文件、一个寄存器文件用于低阶32位数据，第二寄存器文件用于高阶32位数据。在至少一个实施例中，浮点寄存器文件/支路网络1910可以包括但不限于128位宽的条目，因为浮点指令通常具有宽度为64至128位的操作数。
在至少一个实施例中，执行单元1912、1914、1916、1918、1920、1922、1924可以执行指令。在至少一个实施例中，寄存器文件1908、1910存储微指令需要执行的整数和浮点数据操作数值。在至少一个实施例中，处理器1900可以包括但不限于任意数量的执行单元1912、1914、1916、1918、1920、1922、1924及其组合。在至少一个实施例中，浮点ALU 1922和浮点移动单元1924，可以执行浮点、MMX、SIMD、AVX和SSE或其他操作，包括专门的机器学习指令。在至少一个实施例中，浮点ALU 1922可以包括但不限于64位乘64位浮点除法器，以执行除法、平方根和余数微操作。在至少一个实施例中，可以用浮点硬件来处理涉及浮点值的指令。在至少一个实施例中，可以将ALU操作传递给快速ALU 1916、1918。在至少一个实施例中，快速ALUS 1916、1918可以以半个时钟周期的有效延迟执行快速操作。在至少一个实施例中，大多数复杂的整数运算进入慢速ALU 1920，因为慢速ALU 1920可以包括但不限于用于长延迟类型操作的整数执行硬件，例如乘法器、移位、标志逻辑和分支处理。在至少一个实施例中，存储器加载/存储操作可以由AGUS 1912、1914执行。在至少一个实施例中，快速ALU 1916、快速ALU 1918和慢速ALU 1920可以对64位数据操作数执行整数运算。在至少一个实施例中，可以实现快速ALU1916、快速ALU 1918和慢速ALU 1920以支持包括16、32、128、256等的各种数据位大小。在至少一个实施例中，浮点ALU 1922和浮点移动单元1924可以实现为支持具有各种宽度的位的一定范围的操作数。在至少一个实施例中，浮点ALU 1922和浮点移动单元1924可以结合SIMD和多媒体指令对128位宽封装数据操作数进行操作。
在至少一个实施例中，微指令调度器1902、1904、1906在父加载完成执行之前调度从属操作。在至少一个实施例中，由于可以在处理器1900中推测性地调度和执行微指令，处理器1900还可以包括用于处理存储器未命中的逻辑。在至少一个实施例中，如果数据高速缓存中的数据加载未命中，则可能存在在管线中正在运行的从属操作，其使调度器暂时没有正确的数据。在至少一个实施例中，一种重放机制追踪踪并重新执行使用不正确数据的指令。在至少一个实施例中，可能需要重放从属操作并且可以允许完成独立操作。在至少一个实施例中，处理器的至少一个实施例的调度器和重放机制也可以设计为捕获用于文本串比较操作的指令序列。
在至少一个实施例中，术语“寄存器”可以指代可以用作识别操作数的指令的一部分的机载处理器存储位置。在至少一个实施例中，寄存器可以是那些可以从处理器外部使用的寄存器(从程序员的角度来看)。在至少一个实施例中，寄存器可能不限于特定类型的电路。相反，在至少一个实施例中，寄存器可以存储数据、提供数据并执行本文描述的功能。在至少一个实施例中，本文描述的寄存器可以通过处理器内的电路使用多种不同技术来实现，例如专用物理寄存器、使用寄存器重命名动态分配的物理寄存器、专用和动态分配的物理寄存器的组合等。在至少一个实施例中，整数寄存器存储32位整数数据。至少一个实施例的寄存器文件还包含八个用于封装数据的多媒体SIMD寄存器。
图20示出了根据至少一个实施例的处理器2000。在至少一个实施例中，处理器2000包括但不限于一个或更多个处理器核心(核心)2002A-2002N、集成存储器控制器2014和集成图形处理器2008。在至少一个实施例中，处理器2000可以包括直至并包括由虚线框表示的附加处理器核心2002N的附加核心。在至少一个实施例中，每个处理器核心2002A-2002N包括一个或更多个内部高速缓存单元2004A-2004N。在至少一个实施例中，每个处理器核心还可以访问一个或更多个共享高速缓存的单元2006。
在至少一个实施例中，内部高速缓存单元2004A-2004N和共享高速缓存单元2006表示处理器2000内的高速缓存存储器层次结构。在至少一个实施例中，高速缓存存储器单元2004A-2004N可以包括每个处理器核心内的至少一级指令和数据以及共享中级缓存中的一级或更多级缓存，例如L2、L3、4级(L4)或其他级别的缓存，其中在外部存储器之前将最高级别的缓存归类为LLC。在至少一个实施例中，高速缓存一致性逻辑维持各种高速缓存单元2006和2004A-2004N之间的一致性。
在至少一个实施例中，处理器2000还可包括一组一个或更多个总线控制器单元2016和系统代理核心2010。在至少一个实施例中，一个或更多个总线控制器单元2016管理一组外围总线，例如一个或更多个PCI或PCI Express总线。在至少一个实施例中，系统代理核心2010为各种处理器组件提供管理功能。在至少一个实施例中，系统代理核心2010包括一个或更多个集成存储器控制器2014，以管理对各种外部存储器设备(未示出)的访问。
在至少一个实施例中，一个或更多个处理器核心2002A-2002N包括对多线程同时进行的支持。在至少一个实施例中，系统代理核心2010包括用于在多线程处理期间协调和操作处理器核心2002A-2002N的组件。在至少一个实施例中，系统代理核心2010可以另外包括电源控制单元(PCU)，该电源控制单元包括逻辑和组件以调节处理器核心2002A-2002N和图形处理器2008的一个或更多个电源状态。
在至少一个实施例中，处理器2000另外包括图形处理器2008以执行图处理操作。在至少一个实施例中，图形处理器2008与共享高速缓存单元2006和包括一个或更多个集成存储器控制器2014的系统代理核心2010耦合。在至少一个实施例中，系统代理核心2010还包括用于驱动图形处理器输出到一个或更多个耦合的显示器的显示器控制器2011。在至少一个实施例中，显示器控制器2011也可以是经由至少一个互连与图形处理器2008耦合的独立模块，或者可以集成在图形处理器2008内。
在至少一个实施例中，基于环的互连单元2012用于耦合处理器2000的内部组件。在至少一个实施例中，可以使用替代性互连单元，例如点对点互连、交换互连或其他技术。在至少一个实施例中，图形处理器2008经由I/O链路2013与环形互连2012耦合。
在至少一个实施例中，I/O链路2013代表多种I/O互连中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块2018(例如eDRAM模块)之间的通信的封装I/O互连。在至少一个实施例中，处理器核心2002A-2002N和图形处理器2008中的每一个使用嵌入式存储器模块2018作为共享的LLC。
在至少一个实施例中，处理器核心2002A-2002N是执行公共指令集架构的同质核心。在至少一个实施例中，处理器核心2002A-2002N在ISA方面是异构的，其中一个或更多个处理器核心2002A-2002N执行公共指令集，而一个或更多个其他处理器核心2002A-2002N执行公共指令集或不同指令集的子集。在至少一个实施例中，就微架构而言，处理器核心2002A-2002N是异构的，其中具有相对较高功耗的一个或更多个核心与具有较低功耗的一个或更多个功率核心耦合。在至少一个实施例中，处理器2000可以实现在一个或更多个芯片上或被实现为SoC集成电路。
图21示出了根据所描述的至少一个实施例的图形处理器核心2100。在至少一个实施例中，图形处理器核心2100被包括在图形核心阵列内。在至少一个实施例中，图形处理器核心2100(有时称为核心切片)可以是模块化图形处理器内的一个或更多个图形核心。在至少一个实施例中，图形处理器核心2100是一个图形核心切片的示例，并且本文所述的图形处理器可以基于目标功率和性能包络线包括多个图形核心切片。在至少一个实施例中，每个图形核心2100可以包括与多个子核心2101A-2101F耦合的固定功能块2130，也称为子切片，其包括通用和固定功能逻辑的模块块。
在至少一个实施例中，固定功能块2130包括几何/固定功能管线2136，例如，在较低性能和/或较低功率的图形处理器实施方式中，该几何/固定功能管线2136可以由图形处理器2100中的所有子核心共享。在至少一个实施例中，几何/固定功能管线2136包括3D固定功能管线、视频前端单元，线程产生器和线程分派器以及管理统一返回缓冲区的统一返回缓冲区管理器。
在至少一个实施例中，固定功能块2130还包括图形SoC接口2137、图形微控制器2138和媒体管线2139。图形SoC接口2137提供了图形核心2100以及SoC集成电路系统中的其他处理器核心之间的接口。在至少一个实施例中，图形微控制器2138是可编程子处理器，其可配置为管理图形处理器2100的各种功能，包括线程分派、调度和抢占。在至少一个实施例中，媒体管线2139包括有助于对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。在至少一个实施例中，媒体管线2139经由对子核心2101-2101F内的计算或采样逻辑的请求来实现媒体操作。
在至少一个实施例中，SoC接口2137使图形核心2100能够与通用应用处理器核心(例如，CPU)和/或SoC内的其他组件通信，包括存储器层次结构元素，诸如共享的LLC存储器、系统RAM和/或嵌入式片上或封装DRAM。在至少一个实施例中，SoC接口2137还可以使得能够与SoC内的固定功能设备(例如，相机成像管线)进行通信，并且使得能够使用和/或实现可以在图形核心2100和SoC内部的CPU之间共享的全局存储器原子。在至少一个实施例中，SoC接口2137还可以实现用于图形核心2100的电源管理控制，并且启用图形核心2100的时钟域与SoC内的其他时钟域之间的接口。在至少一个实施例中，SoC接口2137使得能够从命令流转化器和全局线程分派器接收命令缓冲区，其配置为向图形处理器内的一个或更多个图形核心中的每一个提供命令和指令。在至少一个实施例中，当要执行媒体操作时，可以将命令和指令分派给媒体管线2139，或者当要执行图处理操作时，可以将其分配给几何形状和固定功能管线(例如，几何形状和固定功能管线2136、几何形状和固定功能管线2114)。
在至少一个实施例中，图形微控制器2138可以配置为对图形核心2100执行各种调度和管理任务。在至少一个实施例中，图形微控制器2138可以在子核心2101A-2101F中的执行单元(EU)阵列2102A-2102F、2104A-2104F内的各种图形并行引擎上执行图和/或计算工作负载调度。在至少一个实施例中，在包括图形核心2100的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，其调用适当的图形引擎上的调度操作。在至少一个实施例中，调度操作包括确定接下来要运行哪个工作负载、将工作负载提交给命令流转化器、抢先在引擎上运行的现有工作负载、监控工作负载的进度以及在工作负载完成时通知主机软件。在至少一个实施例中，图形微控制器2138还可以促进图形核心2100的低功率或空闲状态，从而为图形核心2100提供在图形核心2100内独立于操作系统和/或系统上的图形驱动器软件的跨低功率状态转换的保存和恢复寄存器的能力。
在至少一个实施例中，图形核心2100可以具有比所示的子核心2101A-2101F更多或更少的子核心，达N个模块化子核心。对于每组N个子核心，在至少一个实施例中，图形核心2100还可以包括共享功能逻辑2110、共享和/或高速缓存存储器2112、几何/固定功能管线2114以及附加的固定功能逻辑2116以加速各种图形和计算处理操作。在至少一个实施例中，共享功能逻辑2110可以包括可由图形核心2100内的每个N个子核心共享的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)。共享和/或高速缓存存储器2112可以是图形核心2100内的N个子核心2101A-2101F的LLC，并且还可以用作可由多个子核心访问的共享存储器。在至少一个实施例中，可以包括几何/固定功能管线2114来代替固定功能块2130内的几何/固定功能管线2136，并且可以包括相同或相似的逻辑单元。
在至少一个实施例中，图形核心2100包括附加的固定功能逻辑2116，其可以包括供图形核心2100使用的各种固定功能加速逻辑。在至少一个实施例中，附加的固定功能逻辑2116包括用于仅位置着色中使用的附加的几何管线。在仅位置着色中，存在至少两个几何管线，而在几何/固定功能管线2116、2136内的完整几何管线和剔除管线中，其是可以包括在附加的固定功能逻辑2116中的附加几何管线。在至少一个实施例中，剔除管线是完整几何管线的修整版。在至少一个实施例中，完整管线和剔除管线可以执行应用程序的不同实例，每个实例具有单独的环境。在至少一个实施例中，仅位置着色可以隐藏被丢弃的三角形的长剔除运行，从而在某些情况下可以更早地完成着色。例如，在至少一个实施例中，附加固定功能逻辑2116中的剔除管线逻辑可以与主应用程序并行执行位置着色器，并且通常比完整管线更快地生成关键结果，因为剔除管线获取并遮蔽顶点的位置属性，无需执行光栅化和将像素渲染到帧缓冲区。在至少一个实施例中，剔除管线可以使用生成的临界结果来计算所有三角形的可见性信息，而与这些三角形是否被剔除无关。在至少一个实施例中，完整管线(在这种情况下可以称为重播管线)可以消耗可见性信息来跳过剔除的三角形以仅遮盖最终传递到光栅化阶段的可见三角形。
在至少一个实施例中，附加的固定功能逻辑2116还可包括通用目标处理加速逻辑，例如固定功能矩阵乘法逻辑，用于实现减速CUAD程序。
在至少一个实施例中，在每个图形子核心2101A-2101F内包括一组执行资源，其可用于响应于图形管线、媒体管线或着色器程序的请求来执行图、媒体和计算操作。在至少一个实施例中，图形子核心2101A-2101F包括多个EU阵列2102A-2102F、2104A-2104F，线程分派和线程间通信(TD/IC)逻辑2103A-2103F，3D(例如，纹理)采样器2105A-2105F，媒体采样器2106A-2106F，着色器处理器2107A-2107F和共享本地存储器(SLM)2108A-2108F。EU阵列2102A-2102F、2104A-2104F每个都包含多个执行单元，这些执行单元是GUGPU，能够为图形、媒体或计算操作提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器程序。在至少一个实施例中，TD/IC逻辑2103A-2103F为子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执行的线程之间的通信。在至少一个实施例中，3D采样器2105A-2105F可以将与纹理或其他3D图形相关的数据读取到存储器中。在至少一个实施例中，3D采样器可以基于与给定纹理相关联的配置的采样状态和纹理格式来不同地读取纹理数据。在至少一个实施例中，媒体采样器2106A-2106F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在至少一个实施例中，每个图形子核心2101A-2101F可以可替代地包括统一的3D和媒体采样器。在至少一个实施例中，在每个子核心2101A-2101F内的执行单元上执行的线程可以利用每个子核心内的共享本地存储器2108A-2108F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。
图22示出了根据至少一个实施例的并行处理单元(“PPU”)2200。在至少一个实施例中，PPU 2200配置有机器可读代码，该机器可读代码如果由PPU 2200执行，则使得PPU2200执行贯穿本文描述的一些或全部过程和技术。在至少一个实施例中，PPU 2200是在一个或更多个集成电路设备上实现的多线程处理器，并且利用多线程作为被设计为处理在多个线程上并行执行的计算机可读指令(也称为机器可读指令或简单的指令)的延迟隐藏技术。在至少一个实施例中，线程是指执行线程，并且是被配置为由PPU 2200执行的一组指令的实例。在至少一个实施例中，PPU 2200是图形处理单元(“GPU”)，图形处理单元配置为实现用于处理三维(“3D”)图形数据的图形渲染管线，以便生成用于在显示设备(诸如LCD设备)上显示的二维(“2D”)图像数据。在至少一个实施例中，PPU 2200用于执行计算，诸如线性代数运算和机器学习运算。图22仅出于说明性目的示出了示例并行处理器，并且应被解释为在至少一个实施例中实现的处理器架构的非限制性示例。
在至少一个实施例中，一个或更多个PPU 2200配置成加速高性能计算(“HPC”)、数据中心和机器学习应用程序。在至少一个实施例中，一个或更多个PPU 2200配置成加速CUDA程序。在至少一个实施例中，PPU2200包括但不限于I/O单元2206、前端单元2210、调度器单元2212、工作分配单元2214、集线器2216、交叉开关(“Xbar”)2220、一个或更多个通用处理集群(“GPC”)2218和一个或更多个分区单元(“存储器分区单元”)2222。在至少一个实施例中，PPU 2200通过一个或更多个高速GPU互连(“GPU互连”)2208连接到主机处理器或其他PPU 2200。在至少一个实施例中，PPU 2200通过系统总线或互连2202连接到主机处理器或其他外围设备。在一实施例中，PPU 2200连接到包括一个或更多个存储器设备(“存储器”)2204的本地存储器。在至少一个实施例中，存储器设备2204包括但不限于一个或更多个动态随机存取存储器(“DRAM”)设备。在至少一个实施例中，一个或更多个DRAM设备配置和/或可配置为高带宽存储器(“HBM”)子系统，并且在每个设备内堆叠有多个DRAM管芯。
在至少一个实施例中，高速GPU互连2208可以指代系统使用其来进行缩放的基于线的多通道通信链路，并包括与一个或更多个CPU结合的一个或更多个PPU 2200(“CPU”)，支持PPU 2200和CPU之间的高速缓存一致性以及CPU主控。在至少一个实施例中，高速GPU互连2208通过集线器2216将数据和/或命令传输到PPU 2200的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元和/或在图22中可能未明确示出的其他组件。
在至少一个实施例中，I/O单元2206配置为通过系统总线2202从主机处理器(图22中未示出)发送和接收通信(例如，命令、数据)。在至少一个实施例中，I/O单元2206直接通过系统总线2202或通过一个或更多个中间设备(例如内存桥)与主机处理器通信。在至少一个实施例中，I/O单元2206可以经由系统总线2202与一个或更多个其他处理器(例如一个或更多个PPU 2200)通信。在至少一个实施例中，I/O单元2206实现PCIe接口，用于通过PCIe总线进行通信。在至少一个实施例中，I/O单元2206实现用于与外部设备通信的接口。
在至少一个实施例中，I/O单元2206对经由系统总线2202接收的分组进行解码。在至少一个实施例中，至少一些分组表示被配置为使PPU2200执行各种操作的命令。在至少一个实施例中，I/O单元2206如命令所指定的那样将解码的命令发送到PPU 2200的各种其他单元。在至少一个实施例中，命令被发送到前端单元2210和/或被发送到集线器2216或PPU2200的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元等(图22中未明确示出)。在至少一个实施例中，I/O单元2206配置为在PPU 2200的各种逻辑单元之间路由通信。
在至少一个实施例中，由主机处理器执行的程序在缓冲区中对命令流进行编码，该缓冲区将工作负载提供给PPU 2200以进行处理。在至少一个实施例中，工作负载包括指令和要由那些指令处理的数据。在至少一个实施例中，缓冲区是可由主机处理器和PPU2200两者访问(例如，读/写)的存储器中的区域—主机接口单元可以配置为访问经由I/O单元2206通过系统总线2202传输的存储器请求连接到系统总线2202的系统存储器中的缓冲区。在至少一个实施例中，主机处理器将命令流写入缓冲区，然后将指示命令流开始的指针发送给PPU 2200，使得前端单元2210接收指向一个或更多个命令流指针并管理一个或更多个命令流，从命令流中读取命令并将命令转发到PPU 2200的各个单元。
在至少一个实施例中，前端单元2210耦合到调度器单元2212，该调度器单元2212配置各种GPC 2218以处理由一个或更多个命令流定义的任务。在至少一个实施例中，调度器单元2212配置为跟踪与调度器单元2212管理的各种任务有关的状态信息，其中状态信息可以指示任务被分配给哪个GPC 2218，任务是活跃的还是非活跃的，与任务相关联的优先级等等。在至少一个实施例中，调度器单元2212管理在一个或更多个GPC 2218上执行的多个任务。
在至少一个实施例中，调度器单元2212耦合到工作分配单元2214，该工作分配单元2214配置为分派任务以在GPC 2218上执行。在至少一个实施例中，工作分配单元2214跟踪从调度器单元2212接收到的多个调度任务并且工作分配单元2214管理每个GPC 2218的待处理任务池和活跃任务池。在至少一个实施例中，待处理任务池包括多个时隙(例如32个时隙)，这些时隙包含分配给要由特定的GPC 2218处理的任务；活跃任务池可包括用于由GPC 2218主动处理的任务的多个时隙(例如4个时隙)，以使随着GPC 2218中的一个完成任务的执行，该任务将从GPC 2218的活动任务池中逐出，并且从待处理任务池中选择其他任务之一，并安排其在GPC2218上执行。在至少一个实施例中，如果活跃任务在GPC 2218上处于空闲状态，例如在等待数据依赖性解决时，则活跃任务从GPC 2218中驱逐并返回到待处理任务池，同时选择了待处理任务池中的另一个任务并调度在GPC 2218上执行。
在至少一个实施例中，工作分配单元2214经由XBar 2220与一个或更多个GPC2218通信。在至少一个实施例中，XBar 2220是互连网络，其将PPU 2200的许多单元耦合到PPU 2200的其他单元，并且可以配置为将工作分配单元2214耦合到特定的GPC 2218。在至少一个实施例中，一个或更多个PPU 2200的其他单元也可以通过集线器2216连接到XBar2220。
在至少一个实施例中，任务由调度器单元2212管理，并由工作分配单元2214分配给GPC 2218之一。GPC 2218配置为处理任务并产生结果。在至少一个实施例中，结果可以由GPC 2218中的其他任务消耗，通过XBar2220路由到不同的GPC 2218或存储在存储器2204中。在至少一个实施例中，结果可以通过分区单元2222写到存储器2204中，其实现了用于向存储器2204写入数据或从存储器2204读取数据的存储器接口。在至少一个实施例中，结果可以经由高速GPU互连2208传输到另一PPU 2200或CPU。在至少一个实施例中，PPU 2200包括但不限于U个分区单元2222，其等于耦合到PPU 2200的分离且不同的存储器设备2204的数量。
在至少一个实施例中，主机处理器执行驱动器核心，该驱动器核心实现应用程序编程接口(API)，该应用程序编程接口使在主机处理器上执行的一个或更多个应用程序能够调度操作以在PPU 2200上执行。在一个实施例中，多个计算应用由PPU 2200同时执行，并且PPU 2200为多个计算应用程序提供隔离、服务质量(“QoS”)和独立的地址空间。在至少一个实施例中，应用程序生成指令(例如，以API调用的形式)，该指令使驱动器核心生成一个或更多个任务以供PPU 2200执行，并且驱动器核心将任务输出至由PPU 2200处理的一个或更多个流。在至少一个实施例中，每个任务包括一个或更多个相关线程组，其可以被称为线程束(warp)。在至少一个实施例中，线程束包括可以并行执行的多个相关线程(例如32个线程)。在至少一个实施例中，协作线程可以指代多个线程，包括用于执行任务并且通过共享存储器交换数据的指令。
图23示出了根据至少一个实施例的GPC 2300。在至少一个实施例中，GPC 2300是图22的GPC 2218。在至少一个实施例中，每个GPC 2300包括但不限于用于处理任务的多个硬件单元，并且每个GPC 2300包括但不限于管线管理器2302、预光栅操作单元(“PROP”)2304、光栅引擎2308、工作分配交叉开关(“WDX”)2316、存储器管理单元(“MMU”)2318、一个或更多个数据处理集群(“DPC”)2306，以及部件的任何合适组合。
在至少一个实施例中，GPC 2300的操作由管线管理器2302控制。在至少一个实施例中，管线管理器2302管理一个或更多个DPC 2306的配置，以处理分配给GPC 2300的任务。在至少一个实施例中，管线管理器2302配置一个或更多个DPC 2306中的至少一个以实现图形渲染管线的至少一部分。在至少一个实施例中，DPC 2306配置为在可编程流式多处理器(“SM”)2314上执行顶点着色器程序。在至少一个实施例中，管线管理器2302配置为将从工作分配单元接收的数据包路由到GPC 2300内的适当逻辑单元，以及在至少一个实施例中，可以将一些数据包路由到PROP 2304和/或光栅引擎2308中的固定功能硬件单元，而可以将其他数据包路由到DPC 2306以由原始引擎2312或SM 2314进行处理。在至少一个实施例中，管线管理器2302配置DPC 2306中的至少一个以实现神经网络模型和/或计算管线。在至少一个实施例中，管线管理器2302配置DPC 2306中的至少一个以执行CUDA程序的至少一部分。
在至少一个实施例中，PROP单元2304配置为将由光栅引擎2308和DPC 2306生成的数据路由到分区单元中的光栅操作(“ROP”)单元，例如上面结合图22更详细描述的存储器分区单元2222等。在至少一个实施例中，PROP单元2304配置为执行用于颜色混合的优化、组织像素数据、执行地址转换等等。在至少一个实施例中，光栅引擎2308包括但不限于配置为执行各种光栅操作的多个固定功能硬件单元，并且在至少一个实施例中，光栅引擎2308包括但不限于设置引擎、粗光栅引擎、剔除引擎、裁剪引擎、精细光栅引擎、图块聚合引擎及其任意合适的组合。在至少一个实施例中，设置引擎接收变换后的顶点并生成与由顶点定义的几何图元相关联的平面方程；平面方程式被传送到粗光栅引擎以生成基本图元的覆盖信息(例如，图块的x、y覆盖范围掩码)；粗光栅引擎的输出将传输到剔除引擎，在剔除引擎中与z测试失败的图元相关联的片段将被剔除，并传输到剪切引擎，在剪切引擎中剪切位于视锥范围之外的片段。在至少一个实施例中，将经过裁剪和剔除的片段传递给精细光栅引擎，以基于设置引擎生成的平面方程式生成像素片段的属性。在至少一个实施例中，光栅引擎2308的输出包括将由任何适当的实体(例如，由在DPC 2306内实现的片段着色器)处理的片段。
在至少一个实施例中，包括在GPC 2300中的每个DPC 2306包括但不限于M管线控制器(“MPC”)2310；图元引擎2312；一个或更多个SM2314；及其任何合适的组合。在至少一个实施例中，MPC 2310控制DPC2306的操作，将从管线管理器2302接收的分组路由到DPC 2306中的适当单元。在至少一个实施例中，将与顶点相关联的分组路由到图元引擎2312，图元引擎2312配置为从存储器中获取与顶点关联的顶点属性；相反，可以将与着色器程序相关联的数据包发送到SM 2314。
在至少一个实施例中，SM 2314包括但不限于可编程流式处理器，其配置为处理由多个线程表示的任务。在至少一个实施例中，SM 2314是多线程的并且配置为同时执行来自特定线程组的多个线程(例如32个线程)，并且实现单指令、多数据(“SIMD”)架构，其中将一组线程(例如，线程束)中的每个线程配置为基于相同的指令集来处理不同的数据集。在至少一个实施例中，线程组中的所有线程执行相同的指令。在至少一个实施例中，SM 2314实施单指令、多线程(“SIMT”)架构，其中一组线程中的每个线程配置为基于相同的指令集来处理不同的数据集，但是其中线程组中的各个线程允许在执行期间发散。在至少一个实施例中，为每个线程束维护程序计数器、调用栈和执行状态，从而当线程束中的线程发散时，实现线程束和线程束内的串行执行之间的并发性。在另一个实施例中，为每个单独的线程维护程序计数器、调用栈和执行状态，从而使得在线程束内和线程束之间的所有线程之间具有相等的并发性。在至少一个实施例中，为每个单独的线程维持执行状态，并且可以收敛并并行地执行执行相同指令的线程以提高效率。下面结合图24更详细地描述SM 2314的至少一个实施例。
在至少一个实施例中，MMU 2318在GPC 2300和存储器分区单元(例如，图22的分区单元2222)之间提供接口，并且MMU 2318提供虚拟地址到物理地址的转换、存储器保护以及存储器请求的仲裁。在至少一个实施例中，MMU 2318提供一个或更多个转换后备缓冲区(“TLB”)，用于执行虚拟地址到存储器中的物理地址的转换。
图24示出了根据至少一个实施例的流式多处理器(“SM”)2400。在至少一个实施例中，SM 2400是图23的SM 2314。在至少一个实施例中，SM 2400包括但不限于指令高速缓存2402；一个或更多个调度器单元2404；寄存器文件2408；一个或更多个处理核心(“核心”)2410；一个或更多个特殊功能单元(“SFU”)2412；一个或更多个加载/存储单元(“LSU”)2414；互连网络2416；共享存储器/一级(“L1”)高速缓存2418；及其任何合适的组合。在至少一个实施例中，工作分配单元调度任务以在并行处理单元(“PPU”)的通用处理集群(“GPC”)上执行，并且每个任务被分配给GPC内部的特定数据处理集群(“DPC”)，并且如果任务与着色器程序相关联，则将任务分配给SM 2400之一。在至少一个实施例中，调度器单元2404从工作分配单元接收任务并管理分配给SM 2400的一个或更多个线程块的指令调度。在至少一个实施例中，调度器单元2404调度线程块以作为并行线程的线程束来执行，其中，每个线程块被分配至少一个线程束。在至少一个实施例中，每个线程束执行线程。在至少一个实施例中，调度器单元2404管理多个不同的线程块，将线程束分配给不同的线程块，然后在每个时钟周期内将来自多个不同的协作组的指令分派给各种功能单元(例如，处理核心2410、SFU 2412和LSU 2414)。
在至少一个实施例中，“合作组”可以指用于组织通信线程组的编程模型，其允许开发人员表达线程正在通信的粒度，从而能够表达更丰富、更有效的并行分解。在至少一个实施例中，协作启动API支持线程块之间的同步以执行并行算法。在至少一个实施例中，常规编程模型的API提供了用于同步协作线程的单一、简单的构造：跨线程块的所有线程的屏障(例如，syncthreads()函数)。但是，在至少一个实施例中，程序员可以在小于线程块粒度的情形下来定义线程组，并在所定义的组内进行同步，以实现更高的性能、设计灵活性以及以集合组范围功能接口的形式实现软件重用。在至少一个实施例中，协作组使程序员能够以子块和多块粒度明确定义线程组，并执行集合操作，例如对协作组中的线程进行同步。在至少一个实施例中，子块粒度与单个线程一样小。在至少一个实施例中，编程模型支持跨软件边界的干净组合，从而库和实用程序功能可以在其本地环境中安全地同步，而不必进行关于收敛的假设。在至少一个实施例中，协作组图元使协作并行的新图案成为可能，包括但不限于生产者-消费者并行，机会主义并行以及整个线程块网格上的全局同步。
在至少一个实施例中，分派单元2406配置为将指令发送到功能单元中的一个或更多个，并且调度器单元2404包括但不限于两个分派单元2406，该两个分派单元2406使得来自相同线程束的两个不同指令能够在每个时钟周期被分派。在至少一个实施例中，每个调度器单元2404包括单个分派单元2406或附加分派单元2406。
在至少一个实施例中，每个SM 2400在至少一个实施例中包括但不限于寄存器文件2408，该寄存器文件2408为SM 2400的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件2408在每个功能单元之间划分，从而为每个功能单元分配寄存器文件2408的专用部分。在至少一个实施例中，寄存器文件2408在由SM 2400执行的不同线程束之间划分，并且寄存器文件2408为连接到功能单元的数据路径的操作数提供临时存储。在至少一个实施例中，每个SM 2400包括但不限于多个L个处理核心2410。在至少一个实施例中，SM2400包括但不限于大量(例如128个或更多)不同的处理核心2410。在至少一个实施例中，每个处理核心2410在至少一个实施例中包括但不限于全管线、单精度、双精度和/或混合精度处理单元，其包括但不限于浮点算术逻辑单元和整数算术逻辑单元。在至少一个实施例中，浮点算术逻辑单元实现用于浮点算术的IEEE 754-2008标准。在至少一个实施例中，处理核心2410包括但不限于64个单精度(32位)浮点核心、64个整数核心、32个双精度(64位)浮点核心和8个张量核心。
在至少一个实施例中，张量核心配置为执行矩阵运算。在至少一个实施例中，一个或更多个张量核心包括在处理核心2410中。在至少一个实施例中，张量核心配置为执行深度学习矩阵算术，例如用于神经网络训练和推理的卷积运算。在至少一个实施例中，每个张量核心在4×4矩阵上操作并且执行矩阵乘法和累加运算D＝A×B+C，其中A、B、C和D是4×4矩阵。
在至少一个实施例中，矩阵乘法输入A和B是16位浮点矩阵，并且累加矩阵C和D是16位浮点或32位浮点矩阵。在至少一个实施例中，张量核心对16位浮点输入数据进行32位浮点累加运算。在至少一个实施例中，16位浮点乘法使用64个运算，并得到全精度乘积，然后使用32位浮点加法与其他中间乘积累加起来，以进行4x4x4矩阵乘法。在至少一个实施例中，张量核心用于执行由这些较小的元件构成的更大的二维或更高维度的矩阵运算。在至少一个实施例中，API(诸如CUDA-C++API)公开专门的矩阵加载、矩阵乘法和累加以及矩阵存储操作，以有效地使用来自CUDA-C++程序的张量核心。在至少一个实施例中，在CUDA级别，线程束级别接口假定跨越所有32个线程束线程的16×16大小的矩阵。
在至少一个实施例中，每个SM 2400包括但不限于执行特殊功能(例如，属性评估、倒数平方根等)的M个SFU 2412。在至少一个实施例中，SFU 2412包括但不限于配置为遍历分层树数据结构的树遍历单元。在至少一个实施例中，SFU 2412包括但不限于配置为执行纹理映射过滤操作的纹理单元。在至少一个实施例中，纹理单元配置为从存储器中加载纹理映射(例如，纹理像素的2D阵列)和采样纹理映射，以产生采样的纹理值以供由SM 2400执行的着色器程序使用。在至少一个实施例中，将纹理映射存储在共享存储器/L1高速缓存2418中。在至少一个实施例中，纹理单元使用mip映射(mip-maps)(例如，细节级别不同的纹理映射)来实现纹理操作(诸如过滤操作)。在至少一个实施例中，每个SM 2400包括但不限于两个纹理单元。
在至少一个实施例中，每个SM 2400包括但不限于实现共享存储器/L1高速缓存2418与寄存器文件2408之间的加载和存储操作的N个LSU2414。在至少一个实施例中，每个SM 2400包括但不限于互连网络2416，互连网络2416将每个功能单元连接到寄存器文件2408，并且LSU 2414连接到寄存器文件2408和共享存储器/L1高速缓存2418。在至少一个实施例中，互连网络2416是交叉开关，其可以配置为将任何功能单元连接到寄存器文件2408中的任何寄存器，并且将LSU 2414连接到寄存器文件2408和共享存储器/L1高速缓存2418中的存储器位置。
在至少一个实施例中，共享存储器/L1高速缓存2418是片上存储器的阵列，其在至少一个实施例中允许SM 2400与图元引擎之间以及SM2400中的线程之间的数据存储和通信。在至少一个实施例中，共享存储器/L1高速缓存2418包括但不限于128KB的存储容量，并且位于从SM 2400到分区单元的路径中。在至少一个实施例中，共享存储器/L1高速缓存2418在至少一个实施例中用于高速缓存读取和写入。在至少一个实施例中，共享存储器/L1高速缓存2418、L2高速缓存和存储器中的一个或更多个是后备存储。
在至少一个实施例中，将数据高速缓存和共享存储器功能组合到单个存储器块中，为两种类型的存储器访问提供了改进的性能。在至少一个实施例中，容量由不使用共享存储器的程序使用或将其用作高速缓存，例如如果共享存储器配置为使用一半容量，则纹理和加载/存储操作可以使用剩余容量。根据至少一个实施例，在共享存储器/L1高速缓存2418内的集成使共享存储器/L1高速缓存2418能够用作用于流传输数据的高吞吐量管线，同时提供对频繁重用的数据的高带宽和低延迟访问。在至少一个实施例中，当配置用于通用并行计算时，与图形处理相比，可以使用更简单的配置。在至少一个实施例中，绕过固定功能GPU，从而创建了更加简单的编程模型。在至少一个实施例中，在通用并行计算配置中，工作分配单元直接将线程的块分配和分布给DPC。在至少一个实施例中，块中的线程执行相同的程序，在计算中使用唯一的线程ID以确保每个线程生成唯一的结果，使用SM 2400执行程序并执行计算，使用共享存储器/L1高速缓存2418在线程之间进行通信，以及使用LSU2414通过共享存储器/L1高速缓存2418和存储器分区单元来读写全局存储器。在至少一个实施例中，当被配置用于通用并行计算时，SM 2400向调度器单元2404写入可以用来在DPC上启动新工作的命令。
在至少一个实施例中，PPU被包括在台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、PDA、数码相机、车辆、头戴式显示器、手持式电子设备等中或与之耦合。在至少一个实施例中，PPU被实现在单个半导体衬底上。在至少一个实施例中，PPU与一个或更多个其他设备(例如附加的PPU、存储器、RISCCPU，MMU、数模转换器(“DAC”)等)一起被包括在片上系统(“SoC”)中。
在至少一个实施例中，PPU可以被包括在包括一个或更多个存储设备的图形卡上。图形卡可以配置为与台式计算机主板上的PCIe插槽相连接。在至少一个实施例中，PPU可以是包括在主板的芯片组中的集成GPU(“iGPU”)。
通用计算的软件构造
以下各图阐述但不限于用于实现至少一个实施例的示例性软件构造。
图25示出了根据至少一个实施例的编程平台的软件栈。在至少一个实施例中，编程平台是用于利用计算系统上的硬件来加速计算任务的平台。在至少一个实施例中，软件开发人员可以通过库、编译器指令和/或对编程语言的扩展来访问编程平台。在至少一个实施例中，编程平台可以是但不限于CUDA，Radeon开放计算平台(“ROCm”)，OpenCL(由Khronosgroup开发的OpenCLTM)，SYCL或Intel One API。
在至少一个实施例中，编程平台的软件栈2500为应用程序2501提供执行环境。在至少一个实施例中，应用程序2501可以包括能够在软件栈2500上启动的任何计算机软件。在至少一个实施例中，应用程序2501可以包括但不限于人工智能(“AI”)/机器学习(“ML”)应用程序，高性能计算(“HPC”)应用程序，虚拟桌面基础架构(“VDI”)或数据中心工作负载。
在至少一个实施例中，应用程序2501和软件栈2500在硬件2507上运行。在至少一个实施例中，硬件2507可以包括一个或更多个GPU，CPU，FPGA，AI引擎和/或支持编程平台的其他类型的计算设备。在至少一个实施例中，例如采用CUDA，软件栈2500可以是厂商专用的，并且仅与来自特定厂商的设备兼容。在至少一个实施例中，例如在采用OpenCL中，软件栈2500可以与来自不同供应商的设备一起使用。在至少一个实施例中，硬件2507包括连接到一个或更多个设备的主机，该设备可经由应用程序编程接口(API)调用被访问以执行计算任务。在至少一个实施例中，与硬件2507内的主机相比，其可以包括但不限于CPU(但还可以包括计算设备)及其存储器，硬件2507内的设备可以包括但不限于GPU，FPGA，AI引擎或其他计算设备(但还可以包括CPU)及其存储器。
在至少一个实施例中，编程平台的软件栈2500包括但不限于多个库2503，运行时(runtime)2505和设备内核驱动器2506。在至少一个实施例中，库2503中的每个库可以包括可以由计算机程序使用并在软件开发期间利用的数据和编程代码。在至少一个实施例中，库2503可以包括但不限于预写的代码和子例程，类，值，类型规范，配置数据，文档，帮助数据和/或消息模板。在至少一个实施例中，库2503包括被优化用于在一种或更多种类型的设备上执行的函数。在至少一个实施例中，库2503可以包括但不限于用于在设备上执行数学、深度学习和/或其他类型的运算的函数。在至少一个实施例中，库2503与对应的API 2502相关联，API 2502可包括一个或更多个API，其暴露在库2503中实现的函数。
在至少一个实施例中，将应用程序2501编写为源代码，该源代码被编译成可执行代码，如下面结合图30-32更详细讨论的。在至少一个实施例中，应用程序2501的可执行代码可以至少部分地在由软件栈2500提供的执行环境上运行。在至少一个实施例中，在应用程序2501的执行期间，可以得到需要在设备(与主机相比)上运行的代码。在这种情况下，在至少一个实施例中，可以调用运行时2505以在设备上加载和启动必需的代码。在至少一个实施例中，运行时2505可以包括能够支持应用程序S01的执行的任何技术上可行的运行时系统。
在至少一个实施例中，运行时2505被实现为与对应的API(其被示为API 2504)相关联的一个或更多个运行时库。在至少一个实施例中，一个或更多个这样的运行时库可以包括但不限于用于存储器管理，执行控制，设备管理，错误处理和/或同步等等的函数。在至少一个实施例中，存储器管理函数可以包括但不限于用于分配、解除分配和复制设备存储器以及在主机存储器和设备存储器之间传输数据的函数。在至少一个实施例中，执行控制函数可以包括但不限于在设备上启动函数(当函数是可从主机调用的全局函数时，有时称为“内核”)的函数，和用于在运行时库为要在设备上执行的给定函数维护的缓冲区中设置属性值的函数。
在至少一个实施例中，可以任何技术上可行的方式来实现运行时库和相应的API2504。在至少一个实施例中，一个(或任意数量的)API可以公开用于设备的细粒度控制的低级函数集，而另一(或任意数量的)API可以公开这样的较高级的函数集。在至少一个实施例中，可以在低级API之上构建高级运行时API。在至少一个实施例中，一个或更多个运行时API可以是在与语言无关的运行时API之上分层的特定于语言的API。
在至少一个实施例中，设备内核驱动器2506被配置为促进与底层设备的通信。在至少一个实施例中，设备内核驱动器2506可以提供诸如API2504之类的API和/或其他软件所依赖的低级函数。在至少一个实施例中，设备内核驱动器2506可以被配置为在运行时将中间表示(“IR”)代码编译成二进制代码。在至少一个实施例中，对于CUDA，设备内核驱动器2506可以在运行时将非硬件专用的并行线程执行(“PTX”)IR代码编译为用于特定目标设备的二进制代码(高速缓存已编译的二进制代码)，其有时也称为“最终”代码。在至少一个实施例中，这样做可以允许最终代码在目标设备上运行，而当源代码最初被编译为PTX代码时，该目标设备可能不存在。备选地，在至少一个实施例中，设备源代码可以离线地编译成二进制代码，而不需要设备内核驱动器2506在运行时编译IR代码。
图26示出了根据至少一个实施例的图25的软件栈2500的CUDA实现。在至少一个实施例中，可在其上启动应用程序2601的CUDA软件栈2600包括CUDA库2603，CUDA运行时2605，CUDA驱动器2607和设备内核驱动器2608。在至少一个实施例中，CUDA软件栈2600在硬件2609上执行，该硬件2609可以包括支持CUDA的GPU，其由加利福尼亚州圣克拉拉市的NVIDIA公司开发。
在至少一个实施例中，应用程序2601、CUDA运行时2605和设备内核驱动器2608可以分别执行与应用程序2701、运行时2705和设备内核驱动器2706类似的功能，以上结合图25对其进行了描述。在至少一个实施例中，CUDA驱动器2607包括实现CUDA驱动器API 2606的库(libcuda.so)。在至少一个实施例中，类似于由CUDA运行时库(cudart)实现的CUDA运行时API 2604，CUDA驱动器API 2606可以公开但不限于用于存储器管理、执行控制、设备管理、错误处理、同步和/或图形互操作性等的函数。在至少一个实施例中，CUDA驱动器API2606与CUDA运行时API 2604的不同之处在于，CUDA运行时API 2604通过提供隐式初始化、上下文(类似于进程)管理和模块(类似于动态加载的库)管理来简化设备代码管理。与高级CUDA运行时API 2604相反，在至少一个实施例中，CUDA驱动器API 2606是提供对设备的更细粒度控制的低级API，特别是关于上下文和模块加载。在至少一个实施例中，CUDA驱动器API 2606可以公开没有由CUDA运行时API 2604公开的用于上下文管理的函数。在至少一个实施例中，CUDA驱动器API 2606也与语言无关，并且除了支持CUDA运行时API2604之外，还支持例如OpenCL。此外，在至少一个实施例中，包括CUDA运行时2605在内的开发库可被视为与驱动器组件分离，包括用户模式的CUDA驱动器2607和内核模式的设备驱动器2608(有时也称为“显示”驱动器)。
在至少一个实施例中，CUDA库2603可以包括但不限于数学库，深度学习库，并行算法库和/或信号/图像/视频处理库，并行计算应用程序(例如应用程序2601)可以利用这些库。在至少一个实施例中，CUDA库2603可包括数学库，例如cuBLAS库，其是用于执行线性代数运算的基本线性代数子程序(“BLAS”)的实现；用于计算快速傅立叶变换(“FFT”)的cuFFT库，以及用于生成随机数的cuRAND库等。在至少一个实施例中，CUDA库2603可以包括深度学习库，诸如用于深度神经网络的基元的cuDNN库和用于高性能深度学习推理的TensorRT平台等等。
图27示出了根据至少一个实施例的图25的软件栈2500的ROCm实现。在至少一个实施例中，可在其上启动应用程序2701的ROCm软件栈2700包括语言运行时2703，系统运行时2705，thunk 2707和ROCm内核驱动器2708。在至少一个实施例中，ROCm软件栈2700在硬件2709上执行，硬件2709可以包括支持ROCm的GPU，其由加利福尼亚州圣克拉拉市的AMD公司开发。
在至少一个实施例中，应用程序2701可以执行与以上结合图25讨论的应用程序2501类似的功能。另外，在至少一个实施例中，语言运行时2703和系统运行时2705可以执行与以上结合图25讨论的运行时2505类似的功能。在至少一个实施例中，语言运行时2703和系统运行时2705的不同之处在于，系统运行时2705是实现ROCr系统运行时API 2704并利用异构系统架构(“HSA”)运行时API的语言无关运行时。在至少一个实施例中，HSA运行时API是一种瘦用户模式API，它公开接口以供访问和与AMDGPU交互，包括用于存储器管理、通过架构分派内核的执行控制、错误处理、系统和代理信息以及运行时初始化和关闭等的函数。在至少一个实施例中，与系统运行时2705相比，语言运行时2703是ROCr系统运行时API2704之上分层的特定于语言的运行时API 2702的实现。在至少一个实施例中，语言运行时API可以包括但不限于可移植异构计算接口(“HIP”)语言运行时API，异构计算编译器(“HCC”)语言运行时API或OpenCL API等等。特别是，HIP语言是C++编程语言的扩展，具有CUDA机制的功能相似版本，并且在至少一个实施例中，HIP语言运行时API包括与以上结合图26讨论的CUDA运行时API 2604相似的函数，例如用于存储器管理、执行控制、设备管理、错误处理和同步等的函数。
在至少一个实施例中，thunk(ROCt)2707是可用于与底层ROCm驱动器2708交互的接口2706。在至少一个实施例中，ROCm驱动器2708是ROCk驱动器，其是AMDGPU驱动器和HSA内核驱动器(amdkfd)的组合。在至少一个实施例中，AMDGPU驱动器是由AMD开发的用于GPU的设备内核驱动器，其执行与以上结合图25讨论的设备内核驱动器2506类似的功能。在至少一个实施例中，HSA内核驱动器是允许不同类型的处理器经由硬件特征更有效地共享系统资源的驱动器。
在至少一个实施例中，各种库(未示出)可以被包括在语言运行时2703上方的ROCm软件栈2700中，并且提供与以上结合图26讨论的CUDA库2603相似的功能。在至少一个实施例中，各种库可以包括但不限于数学、深度学习和/或其他库，例如实现与CUDA cuBLAS类似的函数的hipBLAS库，类似于CUDA cuFFT用于计算FFT的rocFFT库等。
图28示出了根据至少一个实施例的图25的软件栈2500的OpenCL实现。在至少一个实施例中，可以在其上启动应用程序2801的OpenCL软件栈2800包括OpenCL框架2810，OpenCL运行时2806和驱动器2807。在至少一个实施例中，OpenCL软件栈2800在不是特定于供应商的硬件2809上执行。在至少一个实施例中，由于由不同厂商开发的设备支持OpenCL，因此可能需要特定的OpenCL驱动器才能与来自此类厂商的硬件进行互操作。
在至少一个实施例中，应用程序2801，OpenCL运行时2806，设备内核驱动器2807和硬件2808可以分别执行与上面结合图25讨论的应用程序2501、运行时2505、设备内核驱动器2506和硬件2507类似的功能。在至少一个实施例中，应用程序2801还包括具有将在设备上执行的代码的OpenCL内核2802。
在至少一个实施例中，OpenCL定义了一种“平台”，其允许主机控制连接到该主机的设备。在至少一个实施例中，OpenCL框架提供平台层API和运行时API，示出为平台API2803和运行时API 2805。在至少一个实施例中，运行时API 2805使用上下文来管理设备上内核的执行。在至少一个实施例中，每个标识的设备可以与各自的上下文相关联，运行时API2805可以使用该上下文来管理该设备的命令队列、程序对象和内核对象、共享存储器对象等。在至少一个实施例中，平台API 2803公开了允许设备上下文用于选择和初始化设备，经由命令队列将工作提交给设备，以及使得能够进行来自和去往设备的数据传输等的函数。另外，在至少一个实施例中，OpenCL框架提供各种内置函数(未示出)，包括数学函数、关系函数和图像处理函数等。
在至少一个实施例中，编译器2804也被包括在OpenCL框架2810中。在至少一个实施例中，源代码可以在执行应用程序之前被离线编译或者在执行应用程序期间被在线编译。与CUDA和ROCm相反，至少一个实施例中的OpenCL应用程序可以由编译器2804在线编译，编译器2804被包括以代表可以用于将源代码和/或IR代码(例如标准可移植中间表示(“SPIR-V”)代码)编译为二进制代码的任意数量的编译器。可替代地，在至少一个实施例中，可以在执行这样的应用程序之前离线编译OpenCL应用程序。
图29示出了根据至少一个实施例的由编程平台支持的软件。在至少一个实施例中，编程平台2904被配置为支持应用程序2900可以依赖的各种编程模型2903，中间件和/或库2902以及框架2901。在至少一个实施例中，应用程序2900可以是使用例如深度学习框架(例如，MXNet，PyTorch或TensorFlow)实现的AI/ML应用，其可以依赖于诸如cuDNN，NVIDIACollective Communications Library(“NCCL”)”和/或NVIDIA开发人员数据加载库(“DALI”)CUDA库之类的库，以在底层硬件上提供加速的计算。
在至少一个实施例中，编程平台2904可以是以上分别结合图26、图27和图28描述的CUDA、ROCm或OpenCL平台之一。在至少一个实施例中，编程平台2904支持多个编程模型2903，其是底层计算系统的抽象，其允许算法和数据结构的表达。在至少一个实施例中，编程模型2903可以暴露底层硬件的特征以便改善性能。在至少一个实施例中，编程模型2903可以包括但不限于CUDA，HIP，OpenCL，C++加速大规模并行性(“C++AMP”)，开放多处理(“OpenMP”)，开放加速器(“OpenACC”)和/或Vulcan计算(Vulcan Compute)。
在至少一个实施例中，库和/或中间件2902提供编程模型2904的抽象的实现。在至少一个实施例中，这样的库包括可由计算机程序使用并在软件开发期间利用的数据和编程代码。在至少一个实施例中，除了可以从编程平台2904获得的那些之外，这样的中间件还包括向应用程序提供服务的软件。在至少一个实施例中，库和/或中间件2902可以包括但不限于cuBLAS、cuFFT、cuRAND和其他CUDA库，或rocBLAS、rocFFT、rocRAND和其他ROCm库。另外，在至少一个实施例中，库和/或中间件2902可以包括NCCL和ROCm通信集合库(“RCCL”)库，其提供用于GPU的通信例程，用于深度学习加速的MIOpen库和/或用于线性代数、矩阵和向量运算、几何变换、数值求解器以及相关算法的本征库。
在至少一个实施例中，应用程序框架2901依赖于库和/或中间件2902。在至少一个实施例中，每个应用程序框架2901是用于实现应用软件的标准结构的软件框架。回到上面讨论的AI/ML示例，在至少一个实施例中，可以使用框架(诸如Caffe，Caffe2，TensorFlow，Keras，PyTorch或MxNet深度学习框架)来实现AI/ML应用。
图30示出了根据至少一个实施例的编译代码以在图25-28的编程平台之一上执行。在至少一个实施例中，编译器3001接收源代码3000，其包括主机代码以及设备代码两者。在至少一个实施例中，编译器3001被配置为将源代码3000转换为用于在主机上执行的主机可执行代码3002以及用于在设备上执行的设备可执行代码3003。在至少一个实施例中，源代码3000可以在执行应用程序之前离线编译，或者在执行应用程序期间在线编译。
在至少一个实施例中，源代码3000可以包括编译器3001支持的任何编程语言的代码，例如C++、C、Fortran等。在至少一个实施例中，源代码3000可以包括在单一源(single-source)文件中，其具有主机代码和设备代码的混合，并在其中指示了设备代码的位置。在至少一个实施例中，单一源文件可以是包括CUDA代码的.cu文件或包括HIP代码的.hip.cpp文件。备选地，在至少一个实施例中，源代码3000可以包括多个源代码文件，而不是单一源文件，在该单一源文件中主机代码和设备代码是分开的。
在至少一个实施例中，编译器3001被配置为将源代码3000编译成用于在主机上执行的主机可执行代码3002和用于在设备上执行的设备可执行代码3003。在至少一个实施例中，编译器3001执行操作，包括将源代码3000解析为抽象系统树(AST)，执行优化以及生成可执行代码。在源代码3000包括单一源文件的至少一个实施例中，编译器3001可以将设备代码与主机代码在这种单一源文件中分开，将设备代码和主机代码分别编译成设备可执行代码3003和主机可执行代码3002，以及将设备可执行代码3003和主机可执行代码3002在单个文件中链接到一起，如下面关于图31更详细讨论的。
在至少一个实施例中，主机可执行代码3002和设备可执行代码3003可以是任何合适的格式，例如二进制代码和/或IR代码。在CUDA的情况下，在至少一个实施例中，主机可执行代码3002可以包括本地对象代码，而设备可执行代码3003可以包括PTX中间表示的代码。在至少一个实施例中，在ROCm的情况下，主机可执行代码3002和设备可执行代码3003都可以包括目标二进制代码。
图31是根据至少一个实施例的编译代码以在图25-28的编程平台之一上执行的更详细图示。在至少一个实施例中，编译器3101被配置为接收源代码3100，编译源代码3100，并输出可执行文件3110。在至少一个实施例中，源代码3100是单一源文件，例如.cu文件，.hip.cpp文件或其他格式的文件，其包括主机代码和设备代码两者。在至少一个实施例中，编译器3101可以是但不限于用于在.cu文件中编译CUDA代码的NVIDIA CUDA编译器(“NVCC”)，或用于在.hip.cpp文件中编译HIP代码的HCC编译器。
在至少一个实施例中，编译器3101包括编译器前端3102，主机编译器3105，设备编译器3106和链接器3109。在至少一个实施例中，编译器前端3102被配置为在源代码3100中将设备代码3104与主机代码3103分开。在至少一个实施例中，设备代码3104由设备编译器3106编译成设备可执行代码3108，如所描述的，其可以包括二进制代码或IR代码。在至少一个实施例中，主机代码3103由主机编译器3105单独地编译成主机可执行代码3107。在至少一个实施例中，对于NVCC，主机编译器3105可以是但不限于输出本机目标代码的通用C/C++编译器，而设备编译器3106可以是但不限于基于低级虚拟机(“LLVM”)的编译器，其将LLVM编译器基础架构分叉，并输出PTX代码或二进制代码。在至少一个实施例中，对于HCC，主机编译器3105和设备编译器3106两者可以是但不限于输出目标二进制代码的基于LLVM的编译器。
在至少一个实施例中，在将源代码3100编译成主机可执行代码3107和设备可执行代码3108之后，链接器3109将主机和设备可执行代码3107和3108在可执行文件3110中链接到一起。在至少一个实施例中，主机和PTX的本机目标代码或设备的二进制代码可以在可执行和可链接格式(“ELF”)文件中链接在一起，该文件是用于存储目标代码的容器格式。
图32示出了根据至少一个实施例的在编译源代码之前转换源代码。在至少一个实施例中，源代码3200通过转换工具3201传递，转换工具3201将源代码3200转换成转换后的源代码3202。在至少一个实施例中，编译器3203用于将转换后的源代码3202编译成主机可执行代码3204和设备可执行代码3205，其过程类似于由编译器3001将源代码3000编译成主机可执行代码3002和设备可执行代码3003的过程，如以上结合图30所讨论的。
在至少一个实施例中，由转换工具3201执行的转换被用于移植(port)源代码3200，以在与最初打算在其上运行的不同的环境中执行。在至少一个实施例中，转换工具3201可以包括但不限于HIP转换器，其用于将用于CUDA平台的CUDA代码“移植(hipify)”为可以在ROCm平台上编译和执行的HIP代码。在至少一个实施例中，源代码3200的转换可以包括：解析源代码3200，并将对由一个编程模型(例如，CUDA)提供的API的调用转换为对由另一编程模型(例如，例如，HIP)提供的API的相应调用，如下面结合图33A和图34更详细地讨论的。返回到移植CUDA代码的示例，在至少一个实施例中，对CUDA运行时API、CUDA驱动器API和/或CUDA库的调用可以被转换为对应的HIP API调用。在至少一个实施例中，由转换工具3201执行的自动转换有时可能是不完整的，需要额外的人工来完全移植源代码3200。
配置GPU用于通用计算
以下各图阐述但不限于根据至少一个实施例的用于编译和执行计算源代码的示例性架构。
图33A示出了根据至少一个实施例的被配置为使用不同类型的处理单元来编译和执行CUDA源代码3310的系统3300。在至少一个实施例中，系统3300包括但不限于CUDA源代码3310，CUDA编译器3350，主机可执行代码3370(1)，主机可执行代码3370(2)，CUDA设备可执行代码3384，CPU 3390，启用CUDA的GPU 3394，GPU 3392，CUDA到HIP转换工具3320，HIP源代码3330，HIP编译器驱动器3340，HCC 3360和HCC设备可执行代码3382。
在至少一个实施例中，CUDA源代码3310是CUDA编程语言的人类可读代码的集合。在至少一个实施例中，CUDA代码是CUDA编程语言的人类可读代码。在至少一个实施例中，CUDA编程语言是C++编程语言的扩展，其包括但不限于定义设备代码以及区分设备代码和主机代码的机制。在至少一个实施例中，设备代码是在编译之后可在设备上并行执行的源代码。在至少一个实施例中，设备可以是针对并行指令处理而优化的处理器，例如启用CUDA的GPU 3390、GPU 3392或另一GPGPU等。在至少一个实施例中，主机代码是在编译后可以在主机上执行的源代码。在至少一个实施例中，主机是针对顺序指令处理而优化的处理器，例如CPU 3390。
在至少一个实施例中，CUDA源代码3310包括但不限于，任意数量(包括零)的全局函数3312，任意数量(包括零)的设备函数3314，任意数量(包括零)的主机函数3316，以及任意数量(包括零)的主机/设备函数3318。在至少一个实施例中，全局函数3312，设备函数3314，主机函数3316和主机/设备函数3318在CUDA源代码3310中可以混合。在至少一个实施例中，每个全局函数3312可在设备上执行并且可从主机调用。因此，在至少一个实施例中，全局函数3312中的一个或更多个可以充当设备的入口点。在至少一个实施例中，每个全局函数3312是内核。在至少一个实施例中以及在一种称为动态并行性的技术中，一个或更多个全局函数3312定义了一内核，该内核可以在设备上执行并且可以从这样的设备调用。在至少一个实施例中，内核在执行期间由设备上的N个不同线程并行执行N次(其中N为任何正整数)。
在至少一个实施例中，每个设备函数3314在设备上执行并且只能从这样的设备调用。在至少一个实施例中，每个主机函数3316在主机上执行并且只能从这样的主机调用。在至少一个实施例中，每个主机/设备函数3316既定义了在主机上可执行并且只能从这样的主机调用的函数的主机版本，也定义了在设备上可执行并且只能从这样的设备调用的函数的设备版本。
在至少一个实施例中，CUDA源代码3310还可包括但不限于对通过CUDA运行时API3302定义的任意数量的函数的任意数量的调用。在至少一个实施例中，CUDA运行时API3302可以包括但不限于在主机上执行的任意数量的函数，用于分配和解除分配设备存储器，在主机存储器和设备存储器之间传输数据，管理具有多个设备的系统等。在至少一个实施例中，CUDA源代码3310还可以包括对在任意数量的其他CUDA API中指定的任意数量的函数的任意数量的调用。在至少一个实施例中，CUDA API可以是被设计为由CUDA代码使用的任何API。在至少一个实施例中，CUDA API包括但不限于CUDA运行时API 3302，CUDA驱动器API，用于任意数量的CUDA库的API等。在至少一个实施例中并且相对于CUDA运行时API3302，CUDA驱动器API是较低级别的API，但可以提供对设备的更细粒度的控制。在至少一个实施例中，CUDA库的示例包括但不限于cuBLAS，cuFFT，cuRAND，cuDNN等。
在至少一个实施例中，CUDA编译器3350编译输入的CUDA代码(例如，CUDA源代码3310)以生成主机可执行代码3370(1)和CUDA设备可执行代码3384。在至少一个实施例中，CUDA编译器3350是NVCC。在至少一个实施例中，主机可执行代码3370(1)是在CPU 3390上可执行的输入源代码中包括的主机代码的编译版本。在至少一个实施例中，CPU3390可以是针对顺序指令处理而优化的任何处理器。
在至少一个实施例中，CUDA设备可执行代码3384是在启用CUDA的GPU 3394上可执行的输入源代码中包括的设备代码的编译版本。在至少一个实施例中，CUDA设备可执行代码3384包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3384包括但不限于IR代码，例如PTX代码，该IR代码在运行时被设备驱动器进一步编译为用于特定目标设备(例如，启用CUDA的GPU 3394)的二进制代码。在至少一个实施例中，启用CUDA的GPU3394可以是针对并行指令处理而优化并且支持CUDA的任何处理器。在至少一个实施例中，启用CUDA的GPU 3394由加利福尼亚州圣克拉拉市的NVIDIA公司开发。
在至少一个实施例中，CUDA到HIP转换工具3320被配置为将CUDA源代码3310转换成功能上相似的HIP源代码3330。在至少一个实施例中，HIP源代码3330是HIP编程语言的人类可读代码的集合。在至少一个实施例中，HIP代码是HIP编程语言的人类可读代码。在至少一个实施例中，HIP编程语言是C++编程语言的扩展，其包括但不限于CUDA机制的功能上相似的版本，用于定义设备代码并区分设备代码和主机代码。在至少一个实施例中，HIP编程语言可以包括CUDA编程语言的功能的子集。在至少一个实施例中，例如，HIP编程语言包括但不限于定义全局函数3312的机制，但是这样的HIP编程语言可能缺乏对动态并行性的支持，因此，在HIP代码中定义的全局函数3312仅可从主机调用。
在至少一个实施例中，HIP源代码3330包括但不限于任意数量(包括零)的全局函数3312，任意数量(包括零)的设备函数3314，任意数量(包括零)的主机函数3316以及任意数量(包括零)的主机/设备函数3318。在至少一个实施例中，HIP源代码3330还可以包括对在HIP运行时API3332中指定的任意数量的函数的任意数量的调用。在一个实施例中，HIP运行时API 3332包括但不限于CUDA运行时API 3302中包括的函数的子集的功能上相似的版本。在至少一个实施例中，HIP源代码3330还可以包括对在任意数量的其他HIP API中指定的任意数量的函数的任意数量的调用。在至少一个实施例中，HIP API可以是被设计为供HIP代码和/或ROCm使用的任何API。在至少一个实施例中，HIP API包括但不限于HIP运行时API 3332，HIP驱动器API，用于任意数量的HIP库的API，用于任意数量的ROCm库的API等。
在至少一个实施例中，CUDA到HIP转换工具3320将CUDA代码中的每个内核调用从CUDA语法转换为HIP语法，并将CUDA代码中的任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。在至少一个实施例中，CUDA调用是对在CUDA API中指定的函数的调用，并且HIP调用是对在HIP API中指定的函数的调用。在至少一个实施例中，CUDA到HIP转换工具3320将对在CUDA运行时API 3302中指定的函数的任意数量的调用转换为对在HIP运行时API 3332中指定的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3320是被称为hipify-perl的工具，其执行基于文本的转换过程。在至少一个实施例中，CUDA到HIP转换工具3320是被称为hipify-clang的工具，相对于hipify-perl，其执行更复杂且更鲁棒的转换过程，该过程涉及使用clang(编译器前端)解析CUDA代码，然后转换得到的符号。在至少一个实施例中，除了由CUDA到HIP转换工具3320执行的那些修改之外，将CUDA代码正确地转换成HIP代码可能还需要修改(例如，手动编辑)。
在至少一个实施例中，HIP编译器驱动器3340是确定目标设备3346，然后配置与目标设备3346兼容的编译器以编译HIP源代码3330的前端。在至少一个实施例中，目标设备3346是针对并行指令处理而优化的处理器。在至少一个实施例中，HIP编译器驱动器3340可以以任何技术上可行的方式确定目标设备3346。
在至少一个实施例中，如果目标设备3346与CUDA兼容(例如，启用CUDA的GPU3394)，则HIP编译器驱动器3340生成HIP/NVCC编译命令3342。在至少一个实施例中并且结合图33B更详细地描述的，HIP/NVCC编译命令3342配置CUDA编译器3350以使用但不限于HIP到CUDA转换头和CUDA运行时库来编译HIP源代码3330。在至少一个实施例中并且响应于HIP/NVCC编译命令3342，CUDA编译器3350生成主机可执行代码3370(1)和CUDA设备可执行代码3384。
在至少一个实施例中，如果目标设备3346与CUDA不兼容，则HIP编译器驱动器3340生成HIP/HCC编译命令3344。在至少一个实施例中并且如结合图33C更详细地描述的，HIP/HCC编译命令3344配置HCC 3360以使用HCC头和HIP/HCC运行时库编译HIP源代码3330。在至少一个实施例中并且响应于HIP/HCC编译命令3344，HCC 3360生成主机可执行代码3370(2)和HCC设备可执行代码3382。在至少一个实施例中，HCC设备可执行代码3382是HIP源代码3330中包含的可在GPU 3392上执行的设备代码的编译版本。在至少一个实施例中，GPU3392可以是针对并行指令处理而优化的、与CUDA不兼容且与HCC兼容的任何处理器。在至少一个实施例中，GPU 3392由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，GPU 3392是不启用CUDA的GPU 3392。
仅出于说明性目的，在图33A中描绘了在至少一个实施例中可以实现为编译CUDA源代码3310以在CPU 3390和不同设备上执行的三个不同流程。在至少一个实施例中，直接CUDA流程编译CUDA源代码3310以在CPU 3390和启用CUDA的GPU 3394上执行，而无需将CUDA源代码3310转换为HIP源代码3330。在至少一个实施例中，间接CUDA流程将CUDA源代码3310转换为HIP源代码3330，然后编译HIP源代码3330以在CPU 3390和启用CUDA的GPU 3394上执行。在至少一个实施例中，CUDA/HCC流程将CUDA源代码3310转换为HIP源代码3330，然后编译HIP源代码3330以在CPU 3390和GPU 3392上执行。
可以通过虚线和一系列气泡注释A1-A3描绘可以在至少一个实施例中实现的直接CUDA流程。在至少一个实施例中，并且如气泡注释A1所示，CUDA编译器3350接收CUDA源代码3310和配置CUDA编译器3350以编译CUDA源代码3310的CUDA编译命令3348。在至少一个实施例中，直接CUDA流程中使用的CUDA源代码3310是用CUDA编程语言编写的，该CUDA编程语言基于除C++之外的其他编程语言(例如C，Fortran，Python，Java等)。在至少一个实施例中，并且响应于CUDA编译命令3348，CUDA编译器3350生成主机可执行代码3370(1)和CUDA设备可执行代码3384(用气泡注释A2表示)。在至少一个实施例中并且如用气泡注释A3所示，主机可执行代码3370(1)和CUDA设备可执行代码3384可以分别在CPU 3390和启用CUDA的GPU3394上执行。在至少一个实施例中，CUDA设备可执行代码3384包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3384包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
可以通过虚线和一系列气泡注释B1-B6来描述可以在至少一个实施例中实现的间接CUDA流程。在至少一个实施例中并且如气泡注释B1所示，CUDA到HIP转换工具3320接收CUDA源代码3310。在至少一个实施例中并且如气泡注释B2所示，CUDA到HIP转换工具3320将CUDA源代码3310转换为HIP源代码3330。在至少一个实施例中并如气泡注释B3所示，HIP编译器驱动器3340接收HIP源代码3330，并确定目标设备3346是否启用了CUDA。
在至少一个实施例中并且如气泡注释B4所示，HIP编译器驱动器3340生成HIP/NVCC编译命令3342，并将HIP/NVCC编译命令3342和HIP源代码3330两者都发送到CUDA编译器3350。在至少一个实施例中并且如结合图33B更详细地描述的，HIP/NVCC编译命令3342配置CUDA编译器3350以使用但不限于HIP到CUDA转换头和CUDA运行时库来编译HIP源代码3330。在至少一个实施例中并且响应于HIP/NVCC编译命令3342，CUDA编译器3350生成主机可执行代码3370(1)和CUDA设备可执行代码3384(用气泡注释B5表示)。在至少一个实施例中并且如气泡注释B6所示，主机可执行代码3370(1)和CUDA设备可执行代码3384可以分别在CPU 3390和启用CUDA的GPU 3394上执行。在至少一个实施例中，CUDA设备可执行代码3384包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3384包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
可以通过实线和一系列气泡注释C1-C6来描述可以在至少一个实施例中实现的CUDA/HCC流程。在至少一个实施例中并且如气泡注释C1所示，CUDA到HIP转换工具3320接收CUDA源代码3310。在至少一个实施例中并且如气泡注释C2所示，CUDA到HIP转换工具3320将CUDA源代码3310转换为HIP源代码3330。在至少一个实施例中并且如气泡注释C3所示，HIP编译器驱动器3340接收HIP源代码3330，并确定目标设备3346未启用CUDA。
在至少一个实施例中，HIP编译器驱动器3340生成HIP/HCC编译命令3344，并且将HIP/HCC编译命令3344和HIP源代码3330两者发送到HCC 3360(用气泡注释C4表示)。在至少一个实施例中并且如结合图33C更详细地描述的，HIP/HCC编译命令3344配置HCC 3360以使用但不限于HCC头和HIP/HCC运行时库编译HIP源代码3330。在至少一个实施例中并且响应于HIP/HCC编译命令3344，HCC 3360生成主机可执行代码3370(2)和HCC设备可执行代码3382(用气泡注释C5表示)。在至少一个实施例中并且如气泡注释C6所示，主机可执行代码3370(2)和HCC设备可执行代码3382可以分别在CPU 3390和GPU 3392上执行。
在至少一个实施例中，在将CUDA源代码3310转换为HIP源代码3330之后，HIP编译器驱动器3340可随后用于生成用于启用CUDA的GPU3394或GPU 3392的可执行代码，而无需将CUDA重新执行为HIP转换工具3320。在至少一个实施例中，CUDA到HIP转换工具3320将CUDA源代码3310转换为HIP源代码3330，然后将其存储在存储器中。在至少一个实施例中，HIP编译器驱动器3340然后配置HCC 3360以基于HIP源代码3330生成主机可执行代码3370(2)和HCC设备可执行代码3382。在至少一个实施例中，HIP编译器驱动器3340随后配置CUDA编译器3350以基于存储的HIP源代码3330生成主机可执行代码3370(1)和CUDA设备可执行代码3384。
图33B示出了根据至少一个实施例的被配置为使用CPU 3390和启用CUDA的GPU3394来编译和执行图33A的CUDA源代码3310的系统3304。在至少一个实施例中，系统3304包括但不限于CUDA源代码3310，CUDA到HIP转换工具3320，HIP源代码3330，HIP编译器驱动器3340，CUDA编译器3350，主机可执行代码3370(1)，CUDA设备可执行代码3384，CPU 3390和启用CUDA的GPU 3394。
在至少一个实施例中并且如本文先前结合图33A所描述的，CUDA源代码3310包括但不限于任意数量(包括零)的全局函数3312，任意数量(包括零)的设备函数3314，任意数量(包括零)的主机函数3316以及任意数量(包括零)的主机/设备函数3318。在至少一个实施例中，CUDA源代码3310还包括但不限于对在任意数量的CUDA API中指定的任意数量的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3320将CUDA源代码3310转换成HIP源代码3330。在至少一个实施例中，CUDA到HIP转换工具3320将CUDA源代码3310中的每个内核调用从CUDA语法转换为HIP语法，并将CUDA源代码3310中任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。
在至少一个实施例中，HIP编译器驱动器3340确定目标设备3346是启用CUDA的，并且生成HIP/NVCC编译命令3342。在至少一个实施例中，然后HIP编译器驱动器3340经由HIP/NVCC编译命令3342配置CUDA编译器3350以编译HIP源代码3330。在至少一个实施例中，作为配置CUDA编译器3350的一部分，HIP编译器驱动器3340提供对HIP到CUDA转换头3352的访问。在至少一个实施例中，HIP到CUDA转换头3352将任意数量的HIP API中指定的任意数量的机制(例如，函数)转换为任意数量的CUDA API中指定的任意数量的机制。在至少一个实施例中，CUDA编译器3350将HIP到CUDA转换头3352与对应于CUDA运行时API 3302的CUDA运行时库3354结合使用，以生成主机可执行代码3370(1)和CUDA设备可执行代码3384。在至少一个实施例中，然后可以分别在CPU3390和启用CUDA的GPU 3394上执行主机可执行代码3370(1)和CUDA设备可执行代码3384。在至少一个实施例中，CUDA设备可执行代码3384包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码3384包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
图33C示出了根据至少一个实施例的系统3306，该系统3306被配置为使用CPU3390和未启用CUDA的GPU 3392来编译和执行图33A的CUDA源代码3310。在至少一个实施例中，系统3306包括但不限于CUDA源代码3310，CUDA到HIP转换工具3320，HIP源代码3330，HIP编译器驱动器3340，HCC 3360，主机可执行代码3370(2)，HCC设备可执行代码3382，CPU3390和GPU 3392。
在至少一个实施例中，并且如本文先前结合图33A所描述的，CUDA源代码3310包括但不限于任意数量(包括零)的全局函数3312，任意数量(包括零)的设备函数3314，任意数量(包括零)的主机函数3316以及任意数量(包括零)的主机/设备函数3318。在至少一个实施例中，CUDA源代码3310还包括但不限于对在任意数量的CUDA API中指定的任意数量的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具3320将CUDA源代码3310转换成HIP源代码3330。在至少一个实施例中，CUDA到HIP转换工具3320将CUDA源代码3310中的每个内核调用从CUDA语法转换为HIP语法，并将源代码3310中任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。
在至少一个实施例中，HIP编译器驱动器3340随后确定目标设备3346不是启用CUDA的，并生成HIP/HCC编译命令3344。在至少一个实施例中，然后HIP编译器驱动器3340配置HCC 3360以执行HIP/HCC编译命令3344，从而编译HIP源代码3330。在至少一个实施例中，HIP/HCC编译命令3344将HCC 3360配置为使用但不限于HIP/HCC运行时库3358和HCC头3356来生成主机可执行代码3370(2)和HCC设备可执行代码3382。在至少一个实施例中，HIP/HCC运行时库3358对应于HIP运行时API 3332。在至少一个实施例中，HCC头3356包括但不限于用于HIP和HCC的任意数量和类型的互操作性机制。在至少一个实施例中，主机可执行代码3370(2)和HCC设备可执行代码3382可以分别在CPU 3390和GPU 3392上执行。
图34示出了根据至少一个实施例的由图33C的CUDA到HIP转换工具3320转换的示例性内核。在至少一个实施例中，CUDA源代码3310将给定内核被设计为解决的总体问题划分为可以使用线程块独立解决的相对粗糙的子问题。在至少一个实施例中，每个线程块包括但不限于任意数量的线程。在至少一个实施例中，每个子问题被划分为相对细小的部分(pieces)，这些部分可以由线程块中的线程协作并行地解决。在至少一个实施例中，线程块内的线程可以通过共享存储器共享数据并通过同步执行以协调存储器访问来协作。
在至少一个实施例中，CUDA源代码3310将与给定内核相关联的线程块组织成线程块的一维、二维或三维网格。在至少一个实施例中，每个线程块包括但不限于任意数量的线程，并且网格包括但不限于任意数量的线程块。
在至少一个实施例中，内核是使用“__global__”声明说明符(specifier)定义的设备代码中的函数。在至少一个实施例中，使用CUDA内核启动语法3410来指定针对给定内核调用执行内核的网格的尺寸以及相关联的流。在至少一个实施例中，CUDA内核启动语法3410被指定为“KernelName<<<GridSize，BlockSize，SharedMemorySize，Stream>>>(KernelArguments)；”。在至少一个实施例中，执行配置语法是“<<<...>>>”构造，其被插入在内核名称(“KernelName”)和内核参数的括号列表(“KernelArguments”)之间。在至少一个实施例中，CUDA内核启动语法3410包括但不限于CUDA启动函数语法而不是执行配置语法。
在至少一个实施例中，“GridSize”是dim3类型的，并且指定网格的尺寸和大小。在至少一个实施例中，类型dim3是CUDA定义的结构，其包括但不限于无符号整数x，y和z。在至少一个实施例中，如果未指定z，则z默认为1。在至少一个实施例中，如果未指定y，则y默认为1。在至少一个实施例中，网格中的线程块的数量等于GridSize.x、GridSize.y和GridSize.z的乘积。在至少一个实施例中，“BlockSize”是dim3类型的，并且指定每个线程块的尺寸和大小。在至少一个实施例中，每线程块的线程数等于BlockSize.x、BlockSize.y和BlockSize.z的乘积。在至少一个实施例中，给定执行内核的每个线程唯一的线程ID，该线程ID可通过内置变量(例如“threadIdx”)在内核内访问。
在至少一个实施例中，关于CUDA内核启动语法3410，“SharedMemorySize”是一可选参数，它指定共享存储器中除静态分配的存储器外，针对给定内核调用为每个线程块动态分配的字节数。在至少一个实施例中并且关于CUDA内核启动语法3410，SharedMemorySize默认为零。在至少一个实施例中并且关于CUDA内核启动语法3410，“流”是可选的参数，其指定相关联的流并且默认为零以指定默认流。在至少一个实施例中，流是按顺序执行的命令序列(其可能由不同的主机线程发出)。在至少一个实施例中，不同的流可以相对于彼此无序地或同时地执行命令。
在至少一个实施例中，CUDA源代码3310包括但不限于用于示例性内核“MatAdd”的内核定义和主函数。在至少一个实施例中，主函数是在主机上执行的主机代码，并且包括但不限于使内核MatAdd在设备上执行的内核调用。在至少一个实施例中，如图所示，内核MatAdd将大小为NxN的两个矩阵A和B相加，其中N为正整数，并将结果存储在矩阵C中。在至少一个实施例中，主函数将threadsPerBlock变量定义为16x 16，numBlocks变量为N/16xN/16。在至少一个实施例中，然后主函数指定内核调用“MatAdd<<<numBlocks，threadsPerBlock>>>(A，B，C)；”。在至少一个实施例中，并且根据CUDA内核启动语法3410，使用尺寸为N/16×N/16的线程块网格来执行内核MatAdd，其中每个线程块的尺寸为16×16。在至少一个实施例中，每个线程块包括256个线程，创建具有足够块的网格以使每个矩阵元素具有一个线程，并且该网格中的每个线程执行内核MatAdd以执行一个逐对的加法。
在至少一个实施例中，在将CUDA源代码3310转换成HIP源代码3330的同时，CUDA到HIP转换工具3320将CUDA源代码3310中的每个内核调用从CUDA内核启动语法3410转换成HIP内核启动语法3420，并将源代码3310中的任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。在至少一个实施例中，HIP内核启动语法3420被指定为“hipLaunchKernelGGL(KernelName,GridSize,BlockSize,SharedMemorySize,Stream,KernelArguments)；”。在至少一个实施例中，KernelName，GridSize，BlockSize，ShareMemorySize，Stream和KernelArguments中的每一个在HIP内核启动语法3420中具有与在CUDA内核启动语法3410中(本文先前描述)相同的含义。在至少一个实施例中，参数SharedMemorySize和Stream在HIP内核启动语法3420中是必需的，而在CUDA内核启动语法3410中是可选的。
在至少一个实施例中，除了使内核MatAdd在设备上执行的内核调用之外，图34中描绘的HIP源代码3330的一部分与图34中描绘的CUDA源代码3510的一部分相同。在至少一个实施例中，在HIP源代码3330中定义内核MatAdd，具有与在CUDA源代码3310中定义内核MatAdd相同的“__global__”声明说明符。在至少一个实施例中，在HIP源代码3330中的内核调用是“hipLaunchKernelGGL(MatAdd，numBlocks，threadsPerBlock，0、0，A，B，C)；”，而CUDA源代码3310中的相应内核调用是“MatAdd<<<numBlocks，threadsPerBlock>>>(A，B，C)；”。
图35更详细地示出了根据至少一个实施例的图33C的未启用CUDA的GPU 3392。在至少一个实施例中，GPU 3392由圣塔克拉拉市的AMD公司开发。在至少一个实施例中，GPU3392可以被配置为以高度并行的方式执行计算操作。在至少一个实施例中，GPU 3392被配置为执行图形管线操作，诸如绘制命令、像素操作、几何计算以及与将图像渲染到显示器相关联的其他操作。在至少一个实施例中，GPU 3392被配置为执行与图形无关的操作。在至少一个实施例中，GPU 3392被配置为执行与图形有关的操作和与图形无关的操作两者。在至少一个实施例中，GPU 3392可以被配置为执行HIP源代码3330中包括的设备代码。
在至少一个实施例中，GPU 3392包括但不限于任意数量的可编程处理单元3520，命令处理器3510，L2高速缓存3522，存储器控制器3570，DMA引擎3580(1)，系统存储器控制器3582，DMA引擎3580(2)和GPU控制器3584。在至少一个实施例中，每个可编程处理单元3520包括但不限于工作负载管理器3530和任意数量的计算单元3540。在至少一个实施例中，命令处理器3510读取来自一个或更多个命令队列(未示出)的命令，并将命令分发给工作负载管理器3530。在至少一个实施例中，对于每个可编程处理单元3520，相关的工作负载管理器3530将工作分发给包括在可编程处理单元3520中的计算单元3540。在至少一个实施例中，每个计算单元3540可以执行任意数量的线程块，但是每个线程块在单个计算单元3540上执行。在至少一个实施例中，工作组是线程块。
在至少一个实施例中，每个计算单元3540包括但不限于任意数量的SIMD单元3550和共享存储器3560。在至少一个实施例中，每个SIMD单元3550实现SIMD架构并且被配置为并行执行操作。在至少一个实施例中，每个SIMD单元3550包括但不限于向量ALU 3552和向量寄存器文件3554。在至少一个实施例中，每个SIMD单元3550执行不同的线程束。在至少一个实施例中，线程束是一组线程(例如16个线程)，其中线程束中的每个线程属于单个线程块，并且被配置为基于单个指令集来处理不同的数据集。在至少一个实施例中，可以使用预测来禁用线程束中的一个或更多个线程。在至少一个实施例中，通道是线程。在至少一个实施例中，工作项是线程。在至少一个实施例中，波前是线程束。在至少一个实施例中，线程块中的不同波前可一起同步并经由共享存储器3560进行通信。
在至少一个实施例中，可编程处理单元3520被称为“着色引擎”。在至少一个实施例中，除了计算单元3540之外，每个可编程处理单元3520还包括但不限于任意数量的专用图形硬件。在至少一个实施例中，每个可编程处理单元3520包括但不限于任意数量(包括零)的几何处理器，任意数量(包括零)的光栅化器，任意数量(包括零)的渲染后端，工作负载管理器3530和任意数量的计算单元3540。
在至少一个实施例中，计算单元3540共享L2高速缓存3522。在至少一个实施例中，L2高速缓存3522被分区。在至少一个实施例中，GPU3392中的所有计算单元3540可访问GPU存储器3590。在至少一个实施例中，存储器控制器3570和系统存储器控制器3582促进GPU3392与主机之间的数据传输，并且DMA引擎3580(1)使能GPU 3392与此主机之间的异步存储器传输。在至少一个实施例中，存储器控制器3570和GPU控制器3584促进GPU 3392与其他GPU 3392之间的数据传输，并且DMA引擎3580(2)使能GPU 3392与其他GPU 3392之间的异步存储器传输。
在至少一个实施例中，GPU 3392包括但不限于任意数量和类型的系统互连，该系统互连促进在GPU 3392内部或外部的任意数量和类型的直接或间接链接的组件之间的数据和控制传输。在至少一个实施例中，GPU3392包括但不限于耦合到任意数量和类型的外围设备的任意数量和类型的I/O接口(例如，PCIe)。在至少一个实施例中，GPU 3392可以包括但不限于任意数量(包括零)的显示引擎和任意数量(包括零)的多媒体引擎。在至少一个实施例中，GPU 3392实现了存储器子系统，该存储器子系统包括但不限于任意数量和类型的存储器控制器(例如，存储器控制器3570和系统存储器控制器3582)以及专用于一个组件或在多个组件之间共享的存储器设备(例如，共享存储器3560)。在至少一个实施例中，GPU3392实现了高速缓存子系统，该高速缓存子系统包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存3522)，每个高速缓存存储器可以是私有的或在任意数量的组件(例如，SIMD单元3550，计算单元3540和可编程处理单元3520)之间共享。
图36示出了根据至少一个实施例的示例性CUDA网格3620的线程如何被映射到图35的不同计算单元3540。在至少一个实施例中，并且仅出于说明目的，网格3620具有BX乘以BY乘以1的GridSize和TX乘以TY乘以1的BlockSize。因此，在至少一个实施例中，网格3620包括但不限于(BX*BY)线程块3630，每个线程块3630包括但不限于(TX*TY)线程3640。线程3640在图36中被描绘为弯曲箭头。
在至少一个实施例中，网格3620被映射到可编程处理单元3520(1)，该可编程处理单元3520(1)包括但不限于计算单元3540(1)-3540(C)。在至少一个实施例中并且如图所示，将(BJ*BY)线程块3630映射到计算单元3540(1)，并且将其余线程块3630映射到计算单元3540(2)。在至少一个实施例中，每个线程块3630可以包括但不限于任意数量的线程束，并且每个线程束被映射到图35的不同的SIMD单元3550。
在至少一个实施例中，给定线程块3630中的线程束可以一起同步并通过关联的计算单元3540中包括的共享存储器3560进行通信。例如并且在至少一个实施例中，线程块3630(BJ，1)中的线程束可以一起同步并通过共享存储器3560(1)进行通信。例如并且在至少一个实施例中，线程块3630(BJ+1，1)中的线程束可以一起同步并通过共享存储器3560(2)进行通信。
图37示出了根据至少一个实施例的如何将现有的CUDA代码迁移到数据并行C++代码。数据并行C++(DPC++)可以指单架构专有语言的一种开放的、基于标准的替代方案，其允许开发人员可以跨硬件目标(CPU和加速器，诸如GPU和FPGA)重用代码，并且还为特定加速器执行自定义调整。DPC++根据开发人员可能熟悉的ISO C++使用类似和/或相同的C和C++构造。DPC++结合了Khronos集团(The Khronos Group)的标准SYCL，以支持数据并行性和异构编程。SYCL是指跨平台的抽象层，它建立在OpenCL的底层概念、可移植性和效率之上，它使异构处理器的代码能够使用标准C++以“单源”风格编写。SYCL可以实现单源开发，其中C++模板函数可以包含主机代码和设备代码两者，以构建使用OpenCL加速的复杂算法，然后在不同类型的数据的整个源代码中重用它们。
在至少一个实施例中，使用DPC++编译器来编译可以跨各种硬件目标部署的DPC++源代码。在至少一个实施例中，DPC++编译器用于生成可跨各种硬件目标部署的DPC++应用程序，并且DPC++兼容性工具可用于将CUDA应用程序迁移到DPC++中的多平台程序。在至少一个实施例中，DPC++基础工具包包括：DPC++编译器，用于跨各种硬件目标部署应用程序；DPC++库，用于提高CPU、GPU和FPGA的生产力和性能；DPC++兼容性工具，用于将CUDA应用程序迁移到多平台应用程序；及其任何合适的组合。
在至少一个实施例中，DPC++编程模型用于通过使用现代C++特征来表达与称为数据并行C++的编程语言的并行性来简化与编程CPU和加速器有关的一个或更多个方面。DPC++编程语言可用于针对使用单源语言的主机(例如CPU)和加速器(例如GPU或FPGA)进行代码重用，并清楚地传达执行和内存依赖性。DPC++代码内的映射可用于将应用程序转换为在最能加速工作负载的硬件或硬件设备集上运行。即使在没有可用加速器的平台上，主机也可用于简化设备代码的开发和调试。
在至少一个实施例中，CUDA源代码3700作为输入提供给DPC++兼容性工具3702以生成人类可读的DPC++3704。在至少一个实施例中，人类可读的DPC++3704包括由DPC++兼容性工具3702生成的内联注释，其指导开发人员如何和/或在何处修改DPC++代码以完成编码和调整到所需性能3706，从而生成DPC++源代码3708。
在至少一个实施例中，CUDA源代码3700是或包括CUDA编程语言中人类可读源代码的集合。在至少一个实施例中，CUDA源代码3700是采用CUDA编程语言的人类可读源代码。在至少一个实施例中，CUDA编程语言是C++编程语言的扩展，其包括但不限于定义设备代码和区分设备代码和主机代码的机制。在至少一个实施例中，设备代码是源代码，其在编译后可在设备(例如，GPU或FPGA)上执行，并且可以包括可在设备的一个或更多个处理器核上执行的一个或更多个可并行工作流。在至少一个实施例中，设备可以是处理器，其针对并行指令处理进行优化，例如启用CUDA的GPU、GPU或另一GPGPU等。在至少一个实施例中，主机代码是在编译后可在主机上执行的源代码。在至少一个实施例中，主机代码和设备代码中的一些或全部可以跨CPU和GPU/FPGA并行执行。在至少一个实施例中，主机是针对顺序指令处理而优化的处理器，例如CPU。结合图37描述的CUDA源代码3700可与本文档中其他地方讨论的内容一致。
在至少一个实施例中，DPC++兼容性工具3702指的是用于促进将CUDA源代码3700迁移到DPC++源代码3708的可执行工具、程序、应用程序或任何其他合适类型的工具。在至少一个实施例中，DPC++兼容性工具3702是一种基于命令行的代码迁移工具，其可用作DPC++工具包的一部分，用于将现有的CUDA源移植到DPC++。在至少一个实施例中，DPC++兼容性工具3702将CUDA应用程序的一些或全部源代码从CUDA转换为DPC++，并生成至少部分用DPC++编写的结果文件，称为人类可读的DPC++3704。在至少一个实施例中，人类可读的DPC++3704包括由DPC++兼容性工具3702生成的注释，以指示可能需要用户干预的地方。在至少一个实施例中，当CUDA源代码3700调用没有类似DPC++API的CUDA API时，用户干预是必要的；需要用户干预的其他示例将在后面更详细地讨论。
在至少一个实施例中，用于迁移CUDA源代码3700(例如，应用程序或其部分)的工作流包括创建一个或更多个编译数据库文件；使用DPC++兼容性工具3702将CUDA迁移到DPC++；完成迁移并验证正确性，从而生成DPC++源代码3708；并使用DPC++编译器编译DPC++源代码3708以生成DPC++应用程序。在至少一个实施例中，兼容性工具提供了一种实用程序，该实用程序截获Makefile执行时使用的命令并将它们存储在编译数据库文件中。在至少一个实施例中，文件以JSON格式存储。在至少一个实施例中，拦截构建命令将Makefile命令转换为DPC兼容性命令。
在至少一个实施例中，拦截-构建(intercept-build)是一种实用程序脚本，其拦截构建进程以捕获编译选项、宏定义和包括路径，并将该数据写入编译数据库文件。在至少一个实施例中，编译数据库文件是JSON文件。在至少一个实施例中，DPC++兼容性工具3702解析编译数据库并在迁移输入源时应用选项。在至少一个实施例中，拦截-构建的使用是可选的，但强烈推荐用于基于Make或CMake的环境。在至少一个实施例中，迁移数据库包括命令、目录和文件：命令可以包括必要的编译标志；目录可包括到报头文件的路径；文件可包括到CUDA文件的路径。
在至少一个实施例中，DPC++兼容性工具3702通过尽可能生成DPC++来将用CUDA编写的CUDA代码(例如，应用程序)迁移到DPC++。在至少一个实施例中，DPC++兼容性工具3702作为工具包的一部分是可用的。在至少一个实施例中，DPC++工具包包括拦截-构建工具。在至少一个实施例中，拦截-构建工具创建编译数据库，该编译数据库捕获编译命令以迁移CUDA文件。在至少一个实施例中，DPC++兼容性工具3702使用拦截-构建工具生成的编译数据库将CUDA代码迁移到DPC++。在至少一个实施例中，非CUDA C++代码和文件被原样迁移。在至少一个实施例中，DPC++兼容性工具3702生成人类可读的DPC++3704，其可以是DPC++代码，如由DPC++兼容性工具3702生成的，不能由DPC++编译器编译并且需要额外的管道来验证未正确迁移的代码部分，并且可能涉及手动干预，例如由开发人员进行干预。在至少一个实施例中，DPC++兼容性工具3702提供嵌入代码中的提示或工具以帮助开发人员手动迁移无法自动迁移的附加代码。在至少一个实施例中，迁移是针对源文件、项目或应用程序的一次性活动。
在至少一个实施例中，DPC++兼容性工具37002能够成功地将CUDA代码的所有部分迁移到DPC++，并且可以简单地存在用于手动验证和调整所生成的DPC++源代码的性能的可选步骤。在至少一个实施例中，DPC++兼容性工具3702直接生成由DPC++编译器编译的DPC++源代码3708，而不需要或不利用人工干预来修改由DPC++兼容性工具3702生成的DPC++代码。在至少一个实施例中，DPC++兼容性工具生成可编译的DPC++代码，开发人员可以根据性能、可读性、可维护性和其他各种考虑因素或其任何组合选择性地对其进行调整。
在至少一个实施例中，至少部分地使用DPC++兼容性工具3702将一个或更多个CUDA源文件迁移到DPC++源文件。在至少一个实施例中，CUDA源代码包括一个或更多个头(header)文件，该头文件可以包括CUDA头文件。在至少一个实施例中，CUDA源文件包括可用于打印文本的<cuda.h>头文件和<stdio.h>头文件。在至少一个实施例中，向量加法内核CUDA源文件的一部分可以写成或相关于：
在至少一个实施例中，并结合以上呈现的CUDA源文件，DPC++兼容性工具3702解析CUDA源代码并且用适当的DPC++和SYCL头文件替换头文件。在至少一个实施例中，DPC++头文件包括助手声明。在CUDA中，存在线程ID的概念，相应地，在DPC++或SYCL中，针对每个元素都有本地标识符。
在至少一个实施例中，并且与以上呈现的CUDA源文件相关，有两个向量A和B，它们被初始化并且向量相加结果作为VectorAddKernel()的一部分被放入向量C中。在至少一个实施例中，作为将CUDA代码迁移到DPC++代码的一部分，DPC++兼容性工具3702经由本地ID将用于索引工作元素的CUDA线程ID转换为工作元素的SYCL标准寻址。在至少一个实施例中，可以优化由DPC++兼容性工具3702生成的DPC++代码——例如，通过降低nd_item的维度，从而增加存储器和/或处理器利用率。
在至少一个实施例中并且结合以上呈现的CUDA源文件，存储器分配被迁移。在至少一个实施例中，依赖于诸如平台、设备、上下文和队列之类的SYCL概念，将cudaMalloc()迁移到设备和上下文被传递到的统一共享存储器SYCL调用malloc_device()。在至少一个实施例中，SYCL平台可以具有多个设备(例如，主机和GPU设备)；设备可具有多个队列，可以向其提交作业；每个设备都可具有上下文；并且上下文可具有多个设备并管理共享内存对象。
在至少一个实施例中并结合以上呈现的CUDA源文件，main()函数调用(invoke)或调用(call)VectorAddKernel()以将两个向量A和B相加并将结果存储在向量C中。在至少一个实施例中，调用VectorAddKernel()的CUDA代码被DPC++代码替换，以将内核提交到命令队列以供执行。在至少一个实施例中，命令组处理程序cgh传递提交到队列的数据、同步和计算，parallel_for被调用用于调用VectorAddKernel()的该工作组中的多个全局元素和多个工作项。
在至少一个实施例中并结合以上呈现的CUDA源文件，将复制设备存储器和然后向量A、B和C的空闲存储器的CUDA调用迁移到对应的DPC++调用。在至少一个实施例中，C++代码(例如，用于打印浮点变量向量的标准ISO C++代码)被原样迁移，无需由DPC++兼容性工具3702进行修改。在至少一个实施例中，DPC++兼容性工具3702修改用于内存设置和/或主机调用以在加速设备上执行内核的CUDA API。在至少一个实施例中并结合以上呈现的CUDA源文件，相应的人类可读DPC++3704(例如，可编译的)被编写为或相关于：
在至少一个实施例中，人类可读的DPC++3704指的是由DPC++兼容性工具3702生成的输出并且可以以一种或另一种方式进行优化。在至少一个实施例中，由DPC++兼容性工具3702生成的人类可读的DPC++3704可以在迁移后由开发人员手动编辑以使其更易于维护、性能或其他考虑。在至少一个实施例中，由DPC++兼容性工具37002生成的DPC++代码(例如公开的DPC++)可以通过为每个malloc_device()调用删除对get_current_device()和/或get_default_context()的重复调用来优化。在至少一个实施例中，上面生成的DPC++代码使用3维nd_range，其可以重构为仅使用单个维度，从而减少内存使用。在至少一个实施例中，开发人员可以手动编辑由DPC++兼容工具3702生成的DPC++代码，用访问器替换统一共享内存的使用。在至少一个实施例中，DPC++兼容性工具3702具有改变其如何将CUDA代码迁移到DPC++代码的选项。在至少一个实施例中，DPC++兼容性工具3702是冗长的，因为它使用通用模板将CUDA代码迁移到DPC++代码，DPC++代码适用于大量情况。
在至少一个实施例中，CUDA到DPC++的迁移工作流包括以下步骤：使用拦截-构建脚本准备迁移；使用DPC++兼容性工具3702执行CUDA项目到DPC++的迁移；人工审查和编辑迁移的源文件以确保其完整性和正确性；以及编译最终的DPC++代码以生成DPC++应用程序。在至少一个实施例中，在一种或更多种场景中可能需要人工审查DPC++源代码，包括但不限于：迁移的API不返回错误代码(CUDA代码可以返回错误代码，该错误代码随后可以被应用程序使用，但是SYCL使用异常来报告错误，因此不会使用错误代码来显露错误)；DPC++不支持CUDA计算能力相关逻辑；无法删除语句。在至少一个实施例中，DPC++代码需要人工干预的场景可以包括但不限于：错误代码逻辑替换为(*,0)代码或注释掉；等效的DPC++API不可用；CUDA计算能力相关逻辑；硬件相关API(clock())；缺少特征不受支持的API；执行时间测量逻辑；处理内置向量类型冲突；cuBLAS API的迁移；以及更多。
可以鉴于以下条款来描述本公开的至少一个实施例：
1.一种机器可读介质，其上存储有应用程序编程接口(API)，如果该API至少部分地由一个或更多个处理器执行，则使得所述一个或更多个处理器至少：
至少部分地基于一个或更多个存储器范围参数来限制由一个或更多个处理器可访问的存储器的范围。
2.根据条款1所述的机器可读介质，其中所述一个或更多个存储器范围参数是数据值，所述数据值包括对由要由所述一个或更多个处理器执行的一个或更多个线程组可用的存储器的数值限制。
3.根据条款1或2所述的机器可读介质，其中一个或更多个进程用于向所述API指示所述一个或更多个存储器范围参数，所述一个或更多个进程用于使得一个或更多个线程组由所述一个或更多个处理器执行。
4.根据条款1-3中任一项所述的机器可读介质，其中所述一个或更多个存储器范围参数用于通过并行处理库的一个或更多个命令而指示给所述API。
5.根据条款1-4中任一项所述的机器可读介质，其中所述存储器的范围将针对将由所述一个或更多个处理器执行的一个或更多个线程组而被限制。
6.根据条款1-5中任一项所述的机器可读介质，其中所述存储器的范围是由将由所述一个或更多个处理器执行的一个或更多个线程组可用的存储器的数量。
7.根据条款1-6中任一项所述的机器可读介质，其中要由所述一个或更多个处理器执行的一个或更多个线程组中的每一个用于至少部分地基于所述一个或更多个存储器范围参数来访问所述存储器的范围。
8.根据条款1-7中任一项所述的机器可读介质，其中一个或更多个线程组将要由所述一个或更多个处理器执行，其中所述一个或更多个线程组的第一子集能够访问经限制的存储器的范围并且所述一个或更多个线程组的第二子集能够访问全部范围的存储器，所述第一子集通过一个或更多个标识符指示给所述API。
9.一种方法，包括：
至少部分地基于一个或更多个存储器范围参数来限制由一个或更多个处理器可访问的存储器范围。
10.根据条款9所述的方法，其中并行处理库用于至少部分地基于向由所述并行处理库提供的应用程序编程接口(API)指示的一个或更多个存储器范围参数来限制所述存储器的范围。
11.根据条款9或10所述的方法，其中所述一个或更多个存储器范围参数是数据值，所述数据值指示由要由所述一个或更多个处理器执行的一个或更多个线程组可访问的存储器的阈值数量。
12.根据条款9-11中任一项所述的方法，进一步包括：向并行处理库指示所述一个或更多个存储器范围参数，所述并行处理库使得所述一个或更多个处理器的存储器被限制。
13.根据条款9-12中任一项所述的方法，进一步包括：通过使得由所述并行处理库提供的一个或更多个命令被执行并且向所述一个或更多个命令指定所述一个或更多个存储器范围参数，向并行处理库指示所述一个或更多个存储器范围参数。
14.根据条款9-13中任一项所述的方法，进一步包括：由所述一个或更多个处理器执行一个或更多个线程组，其中所述一个或更多个线程组包括用于访问经限制的存储器的范围的第一子集和用于访问全部范围的存储器的第二子集。
15.根据条款9-14中任一项所述的方法，进一步包括：向并行处理库指示一个或更多个标识符，其中所述一个或更多个标识符可用于识别根据所述一个或更多个存储器范围参数被限制的一个或更多个线程组。
16.根据条款9-15中任一项所述的方法，其中所述一个或更多个处理器是图形处理单元GPU。
17.一种处理器，包括：
一个或更多个电路，用于至少部分地基于一个或更多个存储器范围参数来限制一个或更多个处理器可访问的存储器的范围。
18.根据条款17所述的处理器，其中所述一个或更多个电路用于通过使得向并行处理库的用于访问存储器的范围外的存储器的一个或更多个请求失败，使得所述并行处理库限制存储器的范围，所述一个或更多个请求由所述一个或更多个处理器执行的一个或更多个线程组来执行。
19.根据条款17或18所述的处理器，进一步包括并行处理库，用于提供一个或更多个命令，当所述一个或更多个命令由所述处理器执行时，使得所述并行处理库至少部分地基于所述一个或更多个存储器范围参数来限制所述存储器的范围，其中所述一个或更多个存储器范围参数用于使用所述一个或更多个命令向所述并行处理库指示。
20.根据条款17-19中任一项所述的处理器，其中所述一个或更多个存储器范围参数用于使用由并行处理库提供的应用程序编程接口(API)向所述并行处理库指示，所述API使得所述一个或更多个电路限制所述存储器的范围。
21.根据条款17-20中任一项所述的处理器，其中所述一个或更多个存储器范围参数用于指示对由要由所述一个或更多个处理器执行的一个或更多个线程组可用的存储器的数值限制。
22.根据条款17-21中任一项所述的处理器，其中所述存储器的范围是要由所述一个或更多个处理器执行的一个或更多个线程组可使用的存储器的数量。
23.一种系统，包括用于存储指令的存储器，所述指令作为一个或更多个处理器执行的结果，使得所述系统：
至少部分地基于一个或更多个存储器范围参数来限制由一个或更多个处理器可访问的存储器的范围。
24.根据条款23所述的系统，进一步包括并行处理库，其中所述一个或更多个存储器范围参数用于使用一个或更多个命令来指示，当所述一个或更多个命令被执行时，使得所述并行处理库至少部分地限制所述存储器的范围。
25.根据条款23或24所述的系统，其中所述一个或更多个存储器范围参数用于指示数值，其中所述数值可用于由并行处理库限制所述存储器的范围。
26.根据条款23-25中任一项所述的系统，其中所述一个或更多个存储器范围参数用于指示对由要由所述一个或更多个处理器执行的一个或更多个线程组可用的存储器的数值限制。
27.根据条款23-26中任一项所述的系统，其中要由所述一个或更多个处理器执行的一个或更多个线程组中的每一个用于访问经限制的存储器的范围。
28.根据条款23-27中任一项所述的系统，其中所述一个或更多个处理器用于执行一个或更多个线程组，所述一个或更多个线程组包括用于访问所述经限制的存储器的范围的第一子集和用于访问全部范围的存储器的第二子集，所述第一子集由一个或更多个标识符参数指示。
29.根据条款23-28中任一项所述的系统，其中所述一个或更多个处理器是一个或更多个图形处理单元(GPU)的一个或更多个流式多处理器(SM)。
其他变型在本公开的精神内。因此，尽管公开的技术易于进行各种修改和替代构造，但是某些示出的其实施例在附图中示出并且已经在上面进行了详细描述。然而，应理解，无意将公开内容限制为所公开的一种或更多种特定形式，而是相反，其意图是涵盖落入如所附权利要求书所定义的本公开内容的精神和范围内的所有修改、替代构造和等同物。
除非另有说明或显然与上下文矛盾，否则在描述所公开的实施例的上下文中(特别是在所附权利要求的上下文中)，术语“一”和“一个”和“该”以及类似指代的使用应被解释为涵盖单数和复数，而不是作为术语的定义。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”应被解释为开放式术语(意味着“包括但不限于”)。术语“连接”(在未经修改时指的是物理连接)应解释为部分或全部包含在内、附接到或连接在一起，即使有某些介入。除非本文另外指出，否则本文中对数值范围的引用仅旨在用作分别指代落入该范围内的每个单独值的简写方法，并且每个单独值都被并入说明书中，就如同其在本文中被单独叙述一样。除非另外指出或与上下文矛盾，否则术语“集”(例如“项目集”)或“子集”的使用应解释为包括一个或更多个成员的非空集合。此外，除非另外指出或与上下文矛盾，否则术语相应集的“子集”不一定表示对应集的适当子集，而是子集和对应集可以相等。
除非以其他方式明确指出或与上下文明显矛盾，否则诸如“A，B和C中的至少一个”或“A，B与C中的至少一个”形式的短语之类的连接语在上下文中理解为通常用来表示项目、条款等，其可以是A或B或C，也可以是A和B和C集的任何非空子集。例如，在具有三个成员的集的说明性示例中，连接短语“A，B和C中的至少一个”和“A，B与C中的至少一个”是指以下任意集：{A}，{B}，{C}，{A，B}，{A，C}，{B，C}，{A，B，C}。因此，这种连接语言通常不旨在暗示某些实施例要求存在A中的至少一个，B中的至少一个和C中的至少一个。另外，除非另有说明或与上下文矛盾，否则术语“多个”表示复数的状态(例如，“多个项目”表示多个项目)。多个项目中项目的数量至少为两个，但如果明确指示或通过上下文指示，则可以更多。此外，除非另有说明或从上下文中可以清楚得知，否则短语“基于”是指“至少部分地基于”而不是“仅基于”。
除非本文另外指出或与上下文明显矛盾，否则本文描述的过程的操作可以任何合适的顺序执行。在至少一个实施例中，诸如本文所述的那些过程(或其变形和/或其组合)之类的过程在配置有可执行指令的一个或更多个计算机系统的控制下执行，并且被实现为代码(例如，可执行指令，一个或更多个计算机程序或一个或更多个应用程序)，该代码通过硬件或其组合在一个或更多个处理器上共同执行。在至少一个实施例中，代码以例如计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个指令。在至少一个实施例中，计算机可读存储介质是非暂时性计算机可读存储介质，其排除了暂时性信号(例如，传播的瞬态电或电磁传输)，但包括非暂时性数据存储电路(例如，缓冲区、高速缓存和队列)。在至少一个实施例中，代码(例如，可执行代码或源代码)被存储在其上存储有可执行指令的一组一个或更多个非暂时性计算机可读存储介质(或用于存储可执行指令的其他存储器)上，该可执行指令在由计算机系统的一个或更多个处理器执行时(例如，作为被执行的结果)，使得计算机系统执行本文所述的操作。在至少一个实施例中，一组非暂时性计算机可读存储介质包括多个非暂时性计算机可读存储介质，并且多个非暂时性计算机可读存储介质中的个体非暂时性存储介质中的一个或更多个缺少全部代码，而是多个非暂时性计算机可读存储介质共同存储全部代码。在至少一个实施例中，可执行指令被执行，以使得不同的指令由不同的处理器执行，例如，非暂时性计算机可读存储介质存储指令，并且主中央处理单元(“CPU”)执行一些指令，而图形处理单元(“GPU”)执行其他指令。在至少一个实施例中，计算机系统的不同组件具有单独的处理器，并且不同的处理器执行指令的不同子集。
因此，在至少一个实施例中，计算机系统被配置为实现单独地或共同地执行本文所述的过程的操作的一个或更多个服务，并且这样的计算机系统被配置有使能实施操作的适用的硬件和/或软件。此外，实现本公开的至少一个实施例的计算机系统是单个设备，并且在另一实施例中是分布式计算机系统，其包括以不同方式操作的多个设备，使得分布式计算机系统执行本文所述的操作，并且使得单个设备不执行所有操作。
本文提供的任何和所有示例或示例性语言(例如，“诸如”)的使用仅旨在更好地阐明本公开的实施例，并且不对公开的范围构成限制，除非另有要求。说明书中的任何语言都不应被解释为表示任何未要求保护的要素对于实践公开内容是必不可少的。
本文引用的所有参考文献，包括出版物、专利申请和专利，均通过引用并入本文，其程度就如同每个参考文献被单独且具体地指示为以引用的方式并入本文并且其全部内容在本文中阐述一样。
在说明书和权利要求中，可以使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语可能不旨在作为彼此的同义词。相反，在特定示例中，“连接”或“耦合”可用于指示两个或更多个元件彼此直接或间接物理或电接触。“耦合”也可能意味着两个或更多个元素彼此不直接接触，但仍彼此协作或交互。
除非另有明确说明，否则可以理解，在整个说明书中，诸如“处理”、“计算”、“计算”、“确定”等之类的术语，是指计算机或计算系统或类似的电子计算设备的动作和/或过程，其将计算系统的寄存器和/或存储器中表示为物理量(例如电子)的数据处理和/或转换为类似表示为计算系统的存储器、寄存器或其他此类信息存储、传输或显示设备中的物理量的其他数据。
以类似的方式，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据并将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或存储器的一部分。作为非限制性示例，“处理器”可以是CPU或GPU。“计算平台”可以包括一个或更多个处理器。如本文所使用的，“软件”进程可以包括例如随时间执行工作的软件和/或硬件实体，诸如任务、线程和智能代理。同样，每个过程可以指代多个过程，以连续地或间歇地顺序地或并行地执行指令。术语“系统”和“方法”在本文中可以互换使用，只要系统可以体现一种或更多种方法，并且方法可以被认为是系统。
在至少一个实施例中，算术逻辑单元是一组组合逻辑电路，其采用一个或更多个输入来产生结果。在至少一个实施例中，处理器使用算术逻辑单元来实现数学运算，诸如加法、减法或乘法。在至少一个实施例中，算术逻辑单元用于实现逻辑运算，诸如逻辑AND/OR或XOR。在至少一个实施例中，算术逻辑单元是无状态的，并且由被布置为形成逻辑门的物理开关组件(诸如半导体晶体管)制成。在至少一个实施例中，算术逻辑单元可以在内部操作为具有相关联的时钟的有状态逻辑电路。在至少一个实施例中，算术逻辑单元可被构造为具有未维持在相关联的寄存器组中的内部状态的异步逻辑电路。在至少一个实施例中，算术逻辑单元被处理器用来组合被存储在处理器的一个或更多个寄存器中的操作数，并产生可以被处理器存储在另一寄存器或存储器位置中的输出。
在至少一个实施例中，作为处理由处理器检索的指令的结果，处理器向算术逻辑单元呈现一个或更多个输入或操作数，从而使得算术逻辑单元至少部分地基于提供给算术逻辑单元的输入的指令代码来产生结果。在至少一个实施例中，由处理器提供给ALU的指令代码至少部分地基于由处理器执行的指令。在至少一个实施例中，ALU中的组合逻辑处理输入并产生输出，该输出被放置在处理器内的总线上。在至少一个实施例中，处理器选择输出总线上的目的地寄存器、存储器位置、输出设备或输出存储位置，使得对处理器进行计时使得将ALU产生的结果发送到所需位置。
在本文件中，可以参考获得、获取、接收或将模拟或数字数据输入子系统、计算机系统或计算机实现的机器中。可以通过多种方式来完成获得、获取、接收或输入模拟和数字数据的过程，例如通过接收作为函数调用或对应用程序编程接口的调用的参数的数据。在一些实现方式中，可以通过经由串行或并行接口传输数据来完成获得、获取、接收或输入模拟或数字数据的过程。在另一实现方式中，可以通过经由计算机网络将数据从提供实体传输到获取实体来完成获得、获取、接收或输入模拟或数字数据的过程。也可以参考提供、输出、传送、发送或呈现模拟或数字数据。在各种示例中，提供、输出、传送、发送或呈现模拟或数字数据的过程可以通过将数据作为函数调用的输入或输出参数、应用程序编程接口或进程间通信机制的参数进行传输来实现。
尽管上面的讨论阐述了所描述的技术的示例实现，但是其他架构可以用于实现所描述的功能，并且旨在落入本公开的范围内。此外，尽管出于讨论的目的在上面定义了具体的职责分配，但是根据情况，可以以不同的方式分配和划分各种功能和职责。
此外，尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求书所要求保护的主题不必限于所描述的特定特征或动作。而是，公开了特定的特征和动作作为实现权利要求的示例性形式。
Claims (29)
1.一种机器可读介质，其上存储有应用程序编程接口API，如果该API至少部分地由一个或更多个处理器执行，则使得所述一个或更多个处理器至少：
至少部分地基于一个或更多个存储器范围参数来限制由一个或更多个处理器可访问的存储器的范围。
2.根据权利要求1所述的机器可读介质，其中所述一个或更多个存储器范围参数是数据值，所述数据值包括对由要由所述一个或更多个处理器执行的一个或更多个线程组可用的存储器的数值限制。
3.根据权利要求1所述的机器可读介质，其中一个或更多个进程用于向所述API指示所述一个或更多个存储器范围参数，所述一个或更多个进程用于使得一个或更多个线程组由所述一个或更多个处理器执行。
4.根据权利要求1所述的机器可读介质，其中所述一个或更多个存储器范围参数将通过并行处理库的一个或更多个命令而被指示给所述API。
5.根据权利要求1所述的机器可读介质，其中所述存储器的范围将针对将由所述一个或更多个处理器执行的一个或更多个线程组而被限制。
6.根据权利要求1所述的机器可读介质，其中所述存储器的范围是将由所述一个或更多个处理器执行的一个或更多个线程组可用的存储器的数量。
7.根据权利要求1所述的机器可读介质，其中要由所述一个或更多个处理器执行的一个或更多个线程组中的每一个用于至少部分地基于所述一个或更多个存储器范围参数来访问所述存储器的范围。
8.根据权利要求1所述的机器可读介质，其中一个或更多个线程组将要由所述一个或更多个处理器执行，其中所述一个或更多个线程组的第一子集能够访问经限制的存储器的范围，并且所述一个或更多个线程组的第二子集能够访问全部范围的存储器，所述第一子集通过一个或更多个标识符指示给所述API。
9.一种方法，包括：
至少部分地基于一个或更多个存储器范围参数来限制由一个或更多个处理器可访问的存储器的范围。
10.根据权利要求9所述的方法，其中并行处理库用于至少部分地基于向由所述并行处理库提供的应用程序编程接口API指示的所述一个或更多个存储器范围参数来限制所述存储器的范围。
11.根据权利要求9所述的方法，其中所述一个或更多个存储器范围参数是数据值，所述数据值指示由要由所述一个或更多个处理器执行的一个或更多个线程组可访问的存储器的阈值数量。
12.根据权利要求9所述的方法，进一步包括：向并行处理库指示所述一个或更多个存储器范围参数，所述并行处理库使得所述一个或更多个处理器的存储器被限制。
13.根据权利要求9所述的方法，进一步包括：通过使得由并行处理库提供的一个或更多个命令被执行并且向所述一个或更多个命令指定所述一个或更多个存储器范围参数，向所述并行处理库指示所述一个或更多个存储器范围参数。
14.根据权利要求9所述的方法，进一步包括：由所述一个或更多个处理器执行一个或更多个线程组，其中所述一个或更多个线程组包括用于访问经限制的存储器的范围的第一子集和用于访问全部范围的存储器的第二子集。
15.根据权利要求9所述的方法，进一步包括：向并行处理库指示一个或更多个标识符，其中所述一个或更多个标识符可用于识别根据所述一个或更多个存储器范围参数被限制的一个或更多个线程组。
16.根据权利要求9所述的方法，其中所述一个或更多个处理器是图形处理单元GPU。
17.一种处理器，包括：
一个或更多个电路，用于至少部分地基于一个或更多个存储器范围参数来限制一个或更多个处理器可访问的存储器的范围。
18.根据权利要求17所述的处理器，其中所述一个或更多个电路用于通过使得向并行处理库的用于访问存储器的范围外的存储器的一个或更多个请求失败，使得所述并行处理库限制所述存储器的范围，所述一个或更多个请求由所述一个或更多个处理器执行的一个或更多个线程组来执行。
19.根据权利要求17所述的处理器，进一步包括并行处理库，用于提供一个或更多个命令，当所述一个或更多个命令由所述处理器执行时，使得所述并行处理库至少部分地基于所述一个或更多个存储器范围参数来限制所述存储器的范围，其中所述一个或更多个存储器范围参数将使用所述一个或更多个命令而被指示给所述并行处理库。
20.根据权利要求17所述的处理器，其中所述一个或更多个存储器范围参数将使用由并行处理库提供的应用程序编程接口API而被指示给所述并行处理库，所述API使得所述一个或更多个电路限制所述存储器的范围。
21.根据权利要求17所述的处理器，其中所述一个或更多个存储器范围参数用于指示对要由所述一个或更多个处理器执行的一个或更多个线程组可用的存储器的数值限制。
22.根据权利要求17所述的处理器，其中所述存储器的范围是要由所述一个或更多个处理器执行的一个或更多个线程组可使用的存储器的数量。
23.一种系统，包括用于存储指令的存储器，作为一个或更多个处理器执行所述指令的结果，使得所述系统：
至少部分地基于一个或更多个存储器范围参数来限制由一个或更多个处理器可访问的存储器的范围。
24.根据权利要求23所述的系统，进一步包括并行处理库，其中所述一个或更多个存储器范围参数用于使用一个或更多个命令而被指示：当所述一个或更多个命令被执行时，使得所述并行处理库至少部分地限制所述存储器的范围。
25.根据权利要求23所述的系统，其中所述一个或更多个存储器范围参数用于指示数值，其中所述数值由并行处理库使用来限制所述存储器的范围。
26.根据权利要求23所述的系统，其中所述一个或更多个存储器范围参数用于指示对由要由所述一个或更多个处理器执行的一个或更多个线程组可用的存储器的数值限制。
27.根据权利要求23所述的系统，其中要由所述一个或更多个处理器执行的一个或更多个线程组中的每一个用于访问经限制的存储器的范围。
28.根据权利要求23所述的系统，其中所述一个或更多个处理器用于执行一个或更多个线程组，所述一个或更多个线程组包括用于访问所述经限制的存储器的范围的第一子集和用于访问全部范围的存储器的第二子集，所述第一子集通过一个或更多个标识符参数指示。
29.根据权利要求23所述的系统，其中所述一个或更多个处理器是一个或更多个图形处理单元GPU的一个或更多个流式多处理器SM。
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