CN116724292A - 线程组的并行处理 - Google Patents
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Abstract
用于促进并行处理的装置、系统和技术。在至少一个实施例中，应用编程接口允许用户定义多个协作线程组，并且如果有足够的处理资源可用，则并行启动多个协作线程组。
Description
相关申请的交叉引用
本申请出于所有目的通过引用将2021年7月2日提交的标题为“同步屏障(SYNCHRONIZATION BARRIER)”的共同未决的美国专利申请No.17/366,770以及2021年7月2日提交的标题为“并行线程同步(PARALLEL THREAD SYNCHRONIZATION)”的共同未决的美国专利申请No.17/367,053的全部公开内容并入。
要求优先权
本申请要求2021年9月17日提交的标题为“线程组的并行处理(PARALLELPROCESSING OF THREAD GROUPS)”的美国专利申请No.17/478,079的权益，出于所有的目的，将其全文并入本文。
技术领域
至少一个实施例涉及用于使用并行处理执行程序的处理资源。例如，至少一个实施例涉及用于执行使用并行执行的多个协作线程组的一个或更多个CUDA程序的处理器或计算系统。
背景技术
配置应用程序来并行利用多个处理资源可以大大提高程序的性能。例如，通过增加可以同时使用的处理核心的数量，可以减少完成程序所需的时间。因此，允许更大量的并行性的技术是开发的重要领域。
附图说明
图1示出了根据至少一个实施例的线程束的示例；
图2示出了根据至少一个实施例的跨越2个线程束的协作线程组的示例；
图3示出了根据至少一个实施例的跨越4个线程束的协作线程组的示例；
图4示出了根据至少一个实施例的具有四个组的协作线程阵列的示例，每个组跨越4个线程束；
图5示出了根据至少一个实施例的具有四个组的协作线程阵列的示例，每个组跨越8个线程束；
图6示出了根据至少一个实施例的基于计数器的屏障实现方式的示例；
图7示出了根据至少一个实施例的由于由计算机系统执行而更新多线程束组的屏障的过程的示例；
图8示出了根据至少一个实施例的基于位字段的屏障实现方式的示例；
图9示出了根据至少一个实施例的由于由计算机系统执行而更新多线程束组的屏障的过程的示例；
图10示出了根据至少一个实施例的串行启动和执行的一对协作组的示例；
图11示出了根据至少一个实施例的并行启动和执行的一对协作线程组的示例；
图12示出了根据至少一个实施例的提供API的驱动程序的示例；
图13示出了根据至少一个实施例的由于由计算机系统执行而启动一个或更多个协作线程组的过程的示例；
图14示出了根据至少一个实施例的示例性数据中心；
图15示出了根据至少一个实施例的处理系统；
图16示出了根据至少一个实施例的计算机系统；
图17示出了根据至少一个实施例的系统；
图18示出了根据至少一个实施例的示例性集成电路；
图19示出了根据至少一个实施例的计算系统；
图20示出了根据至少一个实施例的APU；
图21示出了根据至少一个实施例的CPU；
图22示出了根据至少一个实施例的示例性加速器集成切片；
图23A和图23B示出了根据至少一个实施例的示例性图形处理器；
图24A示出了根据至少一个实施例的图形核心；
图24B示出了根据至少一个实施例的GPGPU；
图25A示出了根据至少一个实施例的并行处理器；
图25B示出了根据至少一个实施例的处理集群；
图25C示出了根据至少一个实施例的图形多处理器；
图26示出了根据至少一个实施例的图形处理器；
图27示出了根据至少一个实施例的处理器；
图28示出了根据至少一个实施例的处理器；
图29示出了根据至少一个实施例的图形处理器核心；
图30示出了根据至少一个实施例的PPU；
图31示出了根据至少一个实施例的GPC；
图32示出了根据至少一个实施例的流式多处理器；
图33示出了根据至少一个实施例的编程平台的软件栈；
图34示出了根据至少一个实施例的图33的软件栈的CUDA实现；
图35示出了根据至少一个实施例的图33的软件栈的ROCm实现；
图36示出了根据至少一个实施例的图33的软件栈的OpenCL实现；
图37示出了根据至少一个实施例的由编程平台支持的软件；
图38示出了根据至少一个实施例的在图33-36的编程平台上执行的编译代码；
图39示出了根据至少一个实施例的在图33-36的编程平台上执行的更详细的编译代码；
图40示出了根据至少一个实施例的在编译源代码之前转换源代码；
图41A示出了根据至少一个实施例的使用不同类型的处理单元来编译和执行CUDA源代码的系统；
图41B示出了根据至少一个实施例的使用CPU和启用CUDA的GPU来编译和执行图形41A的CUDA源代码的系统；
图41C示出了根据至少一个实施例的使用CPU和未启用CUDA的GPU来编译和执行图形41A的CUDA源代码的系统；
图42示出了根据至少一个实施例的由图41C的CUDA到HIP转换工具转换的示例性内核；
图43更详细地示出了根据至少一个实施例的图41C的未启用CUDA的GPU；以及
图44示出了根据至少一个实施例的示例性CUDA网格的线程如何被映射到图43的不同计算单元；以及
图45示出了根据至少一个实施例的如何将现有CUDA代码迁移到数据并行C++代码。
具体实施方式
本文描述了通过允许并行执行多个协作线程组而允许在执行应用时增加并行性的系统和方法。在至少一个实施例中，协作线程组是在多处理系统上同时地运行的一组线程。在至少一个实施例中，多处理系统是具有多个核心(如CUDA核心)的多核心处理器或图形处理单元(“GPU”)。在至少一个实施例中，协作线程组以确保没有线程将运行的方式被启动，除非有足够的处理资源供组中的所有线程同时执行。在至少一个实施例中，每个线程被分配给专用核心，并且与组中的其他线程同时地运行，并且如果运行任何线程，则所有线程被保证是共同驻留(co-resident)和活动的。在至少一个实施例中，共同驻留被定义为确保线程被加载并活动达至少非零时间量。在至少一个实施例中，这允许线程被同步、共享数据和具有被满足的依赖关系，而没有由处理资源的饥饿引起的死锁。在至少一个实施例中，通过控制多核心GPU或其他多处理系统上的线程的加载和启动的驱动程序或执行程序来实施共同驻留。
在至少一个实施例中，可以并行执行多个协作线程组。在至少一个实施例中，例如，跨越一个或更多个线程束的第一协作线程组运行第一内核，并且跨越一个或更多个线程束的第二协作线程组运行第二内核。在至少一个实施例中，尽管两个协作线程组在相同的上下文中，但驱动程序能够并行调度和执行两个线程组，只要足够的处理资源可用。在至少一个实施例中，在流或图形的层级生成用于管理协作组的数据结构，而不是在上下文层级使用单个副本。在至少一个实施例中，这允许同时地或部分同时地执行多个同步的协作线程组。
在至少一个实施例中，协作组是实现协作模型的库特征，其中多个线程由单个组句柄或标识符命名。在至少一个实施例中，这样的句柄可以用于指导组中的所有线程共同地执行操作。在至少一个实施例中，单个协作组可以用于将线程块划分为线程的子组以符合线程计数限制。在至少一个实施例中，此限制由处理器的硬件限制(诸如GPU上的HW线程束的最大大小)施加。在至少一个实施例中，此类限制可能使得难以将问题分解成128或256个线程的更大协作组，除非每个片段都是单独的线程块。
尽管每个线程束限制32个线程，但至少一个实施例为大小64、128、256、512和1024个线程的线程组增加了支持以作为协作组操作。因此，在至少一个实施例中，64个或更多个线程的组横跨多个线程束。在至少一个实施例中，使用这样的子组，有可能使用线程块的片段来表达同步和集体操作。在至少一个实施例中，此类片段是独立的。在至少一个实施例中，线程块的不同片段可专门用于不同类型的计算。
在至少一个实施例中，集体操作可以包括以下中的一项或更多项：reduce、all、any和shfl。在至少一个实施例中，存储器的一部分被保留用于这些组使用的同步屏障。在至少一个实施例中，为集体保留附加存储器。在至少一个实施例中，多线程束屏障使用atomicAdd(原子加法)对到达的线程束计数来实施并且使用最高位作为屏障相位(barrierphase)。在至少一个实施例中，每组使用单独的屏障，因此每个可能的组分配一个屏障。
在至少一个实施例中，因为协作组中的线程束的数量被硬件限制(限于32、64或某些其他特定于实现方式的值)，所以不需要完整的整数范围来对到达的线程束进行计数。然而，在至少一个实施例中，可能无法使用更少的位作为屏障，因为硬件原子加法操作不支持更小的数据类型。
然而，代替使用更小的屏障，至少一个实施例通过用32位屏障中的一位表示组中的每个线程束来利用32个线程束的限制。在至少一个实施例中，到达的线程束使用原子OR(或)运算来设置相应的位以记录到达。在至少一个实施例中，将由原子OR运算重新调谐的旧值与组掩码进行比较，并且如果线程束是到达屏障的最后的线程束，则执行原子AND运算以清除表示协作组的线程束的所有位，以从前述屏障释放它们。
在至少一个实施例中，单个屏障可以用于多个组，只要组不具有任何共同的线程束即可。在至少一个实施例中，使用该方法，对于多线程束组的每个可能的大小需要一个屏障，而不是每个可能的组一个屏障。
阐述了许多具体细节以提供对至少一个实施例的更透彻理解。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节中的一个或更多个的情况下实践发明构思。
在至少一个实施例中，集体操作、多线程束组和其他特征要求分配由协作组共享的工作空间(存储器)。在至少一个实施例中，此存储器的生命周期经常限于集体操作的持续时间并且最多是内核的生命周期。
在至少一个实施例中，对于线程块或更小的范围，协作组工作空间可以驻留在共享存储器或全局存储器中。在至少一个实施例中，对于网格块或更小的范围，协作组工作空间可以驻留在全局存储器中。在至少一个实施例中，对于多网格或更小范围，协作组工作空间可驻留在统一或系统存储器中。
在至少一个实施例中，共享存储器中的工作空间只能在内核内作为来自内核的总共享存储器的分拆(carve-out)被给出。在至少一个实施例中，全局存储器中的工作空间应该在内核启动时与该合同一起给出。在至少一个实施例中，在执行期间，内核独占使用全局存储器工作空间，并且在退出时，内核对全局存储器工作空间没有要求。
在至少一个实施例中，工作空间是由用户提供的存储器分拆。在至少一个实施例中，工作空间由驱动程序分配并且经由参数被传递至CG运行时间。
至少一个实施例允许满足is_trivially_copyable约束的任何对象访问SoL混洗(shuffle)实现方式。在至少一个实施例中，性能应该针对一些给定的大小进行调整。例如[1-8]字节对象使用native__shfl_xxx内嵌原语，而更大的一些可使用多个设备混洗或最终使用利用共享或全局存储器加速的存储器内混洗。
在至少一个实施例中，这允许cg：：reduce(....)混洗定制类型。在至少一个实施例中，允许复数和向量类型与API一起工作。
在至少一个实施例中，开发者经常使用矩阵类型或设备内嵌原语通常不具有过载的其他抽象。例如：
在至少一个实施例中，在协作组线程束/图块界面内支持此使用情况，并且如果对象是微不足道的，则此使用情况提供访问SoL内嵌原语的容易方式。在至少一个实施例中，这还自动扩展线程束和图块cooperative_groups：：reduce(....)，这允许对复杂类型进行有效的SoL减少。
在至少一个实施例中，用户在尝试混洗(shuffle)琐碎对象时看到以下前端：
在至少一个实施例中，应引起编译错误的示例对象：
在至少一个实施例中，用于图块和线程束组混洗的接口将被修改为使用自动决定给定对象的策略的混洗调度结构。
在至少一个实施例中，用于shuffle_dispatch的接口继承了最适合于对给定对象进行混洗的策略。
在至少一个实施例中，用于混洗策略的设计如下：
在至少一个实施例中，单个线程束的限制已成为更复杂的生产者/消费者模型的常见投诉。在至少一个实施例中，代替产生单个线程束，解决方案可能需要两个线程束(一起或流水线式)产生到另一组等同的线程束多重消费者中。在至少一个实施例中，即使在单一线程束生产者情境中，解决方案也可能需要一个消费者独立于其他消费者而与生产者同步。在至少一个实施例中，这将需要两个不同组的2个线程束，每组具有64个线程。
在至少一个实施例中，协作组允许线程块被静态地划分为最多32个线程(硬件线程束的大小)的组。在至少一个实施例中，使得不可能表达将问题分解成128或256个线程的组。在至少一个实施例中，表示跨越多个线程束的一组的类的实现将允许使用协作组以表达线程束分区相同的方式来表达此类分解。在至少一个实施例中，需要实现128个线程的一组，以允许协作组向用户暴露像这样的内嵌原语(intrinsics)。
至少一个实施例修改thread_block_tile类以允许除了更小大小的线程块之外还允许64、128、256和512的大小。在至少一个实施例中，类基于组的大小而暴露不同的接口。在至少一个实施例中，对于大小＜＝32，类的接口在单个线程束内部署线程，使得它们被并行执行。在至少一个实施例中，对于大小＞32，类暴露thread_block_tile中存在的一些方法：sync、thread_rank、size、meta_group_rank和meta_group_size。在至少一个实施例中，其还暴露thread_block_tile中存在的一些集体：any、all和shfl，但是在shfl的情况下，仅支持所有调用线程中具有相同源索引的调用(广播操作)。
在至少一个实施例中，接受类似reduce的thread_block_tile和memcpy_async的接口也接受具有新大小的thread_block_tile，除了binary_partition和labeled_partition函数之外。
在至少一个实施例中，为了实现同步和集体，多线程束thread_block_tile的方法使用共享存储器。在至少一个实施例中，用户使用block_tile_memory结构将这个共享存储器提供到新的this_thread_block过载，以便能够将该thread_block分区成新大小的分块。在至少一个实施例中，将该结构声明为共享存储器变量。在至少一个实施例中，Block_tile_memory结构具有两个模板参数，当前块可以包含的线程的最大数量和每个线程束可以用于集体操作的存储器量(以字节为单位)。在至少一个实施例中，需要这些自变量来确定需要分配多少共享存储器。在至少一个实施例中，因为新的this_thread_block过载在分区的组被使用之前准备共享存储器，所以现在由分区的组中的所有线程调用它。
在至少一个实施例中，多线程束thread_block_tile提供是单线程束thread_block_tile的方法的子集的接口。在至少一个实施例中，这些方法的实现要求可能被创建的每个组都可以独占访问在该组的同步期间被用作屏障的4B存储器位置。在至少一个实施例中，仅允许大小为2的幂的组，因此可通过协作线程阵列(“CTA”)的分区获得的所有可能的组的数量等于该CTA中的线程束数量减去2。
在至少一个实施例中，为了实现集体，每个线程束使用一些存储器来交换数据。在至少一个实施例中，通过TileCommunicationSize模板参数向block_tile_memory配置每个线程束有权访问的存储器的量。
在至少一个实施例中，每个CTA使用T/32*(4+P)字节的共享存储器，其中T是CTA中的线程的指定最大数量，并且P是针对集体操作的每个线程束的指定字节数量。在至少一个实施例中，该存储器被静态地分配给不同的组和该组内的线程束，以便从其thread_rank和组的大小确定多线程束thread_block_tile的成员应当使用哪一个。
在至少一个实施例中，block_tile_memory的每个模板参数具有默认参数。在至少一个实施例中，最大CTA大小默认为1024个线程，这是对CTA大小的硬件限制。在至少一个实施例中，将默认的每线程束存储器大小设置为8B，以允许使用最常见数据类型的集体的高效操作。
在至少一个实施例中，根据以下减少算法来实现集体，其中取决于集体有轻微修改：
在至少一个实施例中，在shfl的情况下，源线程束从屏障释放其他线程，而不是最后的线程束到达。在至少一个实施例中，在集体在大于指定的每个线程束大小(减少位置的大小)的类型上操作的情况下，在每个线程束和释放线程束之间执行多轮数据传输。
在至少一个实施例中，从thread_block_tile的当前实现方式中重新使用涉及像thread_rank或meta_group_size的rank/size计算的方法，因为静态rank/size计算方案是相同的。
图1示出了根据至少一个实施例的线程束的示例。在至少一个实施例中，应用通过定义可以在多个处理核心上并行执行的多个线程来利用并行处理。在至少一个实施例中，一个线程102在一个核心104上运行。在至少一个实施例中，线程可以是程序或程序段的副本或实例。在至少一个实施例中，内核是被指定为在多个核心上运行多次的函数。在至少一个实施例中，线程束是将在处理器核心的集体上并行运行的一组线程。在至少一个实施例中，线程束106包括最多32个线程108。在至少一个实施例中，可处于线程束中的线程的最大数量受到多处理器的实现方式的限制。
在至少一个实施例中，多处理器(如图形处理单元(“GPU”))配备有定义待执行的多个线程的代码。在至少一个实施例中，GPU将线程分配给多个核心，这允许线程并行运行。在至少一个实施例中，线程被分成32个线程的线程束，这些线程束然后被调度并且一次运行一个或更多个线程束。在至少一个实施例中，线程束的最大大小可基于GPU的类型而更大或更小。在至少一个实施例中，线程束可以并行或串行运行。
在至少一个实施例中，程序员可以将待执行的一组线程指定为协作组。在至少一个实施例中，协作组是将在对应数量的核心上同时地运行的一组线程。在至少一个实施例中，如果协作组适配在线程束内，则协作组的线程可以被布置在单个线程束内并且同时地执行。在至少一个实施例中，如果协作组中的线程的数量超过线程束的最大大小，则需要使线程的2个或更多个线程束同步以同时地运行的机制。
图2示出了根据至少一个实施例的跨越2个线程束的协作式线程组的示例。在至少一个实施例中，第一线程束202和第二线程束204被同步，使得它们并行执行。在至少一个实施例中，第一线程束202包括32个线程的第一线程块206，并且第二线程束204包括32个线程的第二线程块208，总共64个线程能够作为协作线程组进行操作。在至少一个实施例中，使用屏障210实现第一线程束202和第二线程束204之间的同步。在至少一个实施例中，屏障210存储在共享存储器中，该共享存储器可由第一线程束202或第二线程束204中的任何线程访问。
在至少一个实施例中，屏障210是32位值。在至少一个实施例中，当每个线程束完成时，使用原子加法操作递增屏障210。在至少一个实施例中，当屏障210的值达到协作线程组中的线程束的数量时，可以确定协作线程块中的所有线程被同步。在至少一个实施例中，屏障210可用于释放第一线程束202或第二线程束204中的块线程。
图3示出了根据至少一个实施例的跨越4个线程束的协作式线程组的示例。在至少一个实施例中，协作线程组包括4个线程束：第一线程束302、第二线程束304、第三线程束306和第四线程束308。在至少一个实施例中，每个线程束具有32个线；第一线程束302具有第一组线程310，第二线程束304具有第二组线程312，第三线程束306具有第三组线程314，并且第四线程束308具有第四组线程316。
在至少一个实施例中，使用屏障318使第一线程束302、第二线程束304、第三线程束306和第四线程束308同步。在至少一个实施例中，屏障实现为计数器，该计数器从零开始并随着每个线程束被同步而递增，直到计数器达到4，表示所有线程束被同步。在至少一个实施例中，屏障318阻挡所有线程并且当设置四位时释放它们。在至少一个实施例中，屏障318实现为位字段，其中每个位表示不同的线程束。在至少一个实施例中，当适当地同步时，所有四个线程束及其相关联的线程可以协作地执行和操作。
图4示出了根据至少一个实施例的具有四个组的协作线程阵列的示例，每个组跨越4个线程束。在至少一个实施例中，协作线程阵列402包括四个协作线程组：第一协作组404、第二协作组406、第三协作组408和第四协作组410。在至少一个实施例中，每个协作组跨越四个32个线程的线程束。
在至少一个实施例中，第一协作组404、第二协作组408、第三协作组410和第四协作组412使用针对每个协作组的屏障来同步。在至少一个实施例中，屏障被实现为存储在共享存储器中的四个计数器，每个计数器在零处开始并且在对应组中的每个线程束被同步时递增，直到计数器达到4，表示对应组中的所有线程束被同步。取决于组的数量，所需的屏障数量可能导致组和线程束的不同分解。
图5示出了根据至少一个实施例的具有四个组的协作线程阵列的示例，每个组跨越8个线程束。在至少一个实施例中，协作线程阵列502包括四个协作线程组：第一协作组504和第二协作组506。在至少一个实施例中，每个协作组跨越八个32个线程的线程束。
在至少一个实施例中，使用针对每个协作组的屏障来使第一协作组504和第二协作组508同步。在至少一个实施例中，屏障被实现为存储在共享存储器中的两个计数器，每个计数器在零处开始并且在对应组中的每个线程束被同步时递增，直到计数器达到8，表示对应组中的所有线程束被同步。
在至少一个实施例中，使用原子加法操作(如atomicAdd)来实现多线程束屏障，以便对到达的线程束计数并且使用最高位作为屏障相位。在至少一个实施例中，每个组使用单独的屏障，因此每个可能的组分配单个屏障。在至少一个实施例中，在知道组组合之前在共享存储器中分配屏障，因此分配所有可能的屏障。在至少一个实施例中，由于一组中线程束的数量限于32，因此不需要全范围的int来计数到达的线程束，但是atomicAdd不支持较小的类型来用作屏障。
在至少一个实施例中，不是使用较小的屏障，而是依赖于32个线程束的限制以用32位屏障中的一位来表示组中的每个线程束。在至少一个实施例中，到达的线程束将使用atomicOr来将其位标记为已到达。在至少一个实施例中，由atomicOr重新调谐的旧值将与相应的组掩码进行比较，如果线程束是到达屏障的最后的线程束，则其进行atomicAnd清除组中的所有线程束的位以将其从屏障释放。
在至少一个实施例中，单个屏障可以用于多个组，只要这些组不具有任何共同的线程束。在至少一个实施例中，对于多线程束组的每个可能的大小，使用一个屏障，而不是每个可能的组使用一个屏障。在至少一个实施例中，对屏障的存储器需求显著减少，如下表所示。
在表中的*+1为thread_block到达和等待实现计数一个附加屏障，其与多线程束组无关。
在至少一个实施例中，为了为类似于thread_block中的到达等待屏障的可能的未来使用情况留下选项以及简单性，在所有情况下分配了8个屏障。在至少一个实施例中，对于较小的CTA，可以减少到4。
在至少一个实施例中，此屏障实现允许在不使用寄存器来保持到达与等待之间的屏障相位的情况下实现以下描述的到达等待功能。
在至少一个实施例中，将到达等待屏障添加至CUDA设备侧API，从而允许CG组中的类似功能大于单个线程束。在至少一个实施例中，到达和等待是一个集体，并且在thread_block_tile和thread_block的情况下必须由线程束中的所有线程调用，并且在grid_group的情况下必须由线程块中的所有线程调用。
在至少一个实施例中，到达标记调用线程束或线程块作为到达组屏障。在至少一个实施例中，调用等待将停止调用线程，直到所有线程束或线程块调用到达为止。
在至少一个实施例中，到达和等待需要成对调用，如果在调用线程中未在同一组上进行匹配的到达调用，则在组上调用等待函数导致未定义的行为。在至少一个实施例中，调用到达两次而在它们之间没有等待，导致未定义的行为。
在至少一个实施例中，组同步的当前实现方式已经在到达和等待步骤中完成，这些新函数的实现将仅使用暴露的相同算法作为两个单独的步骤。
在至少一个实施例中，仅例外的是thread_block组，其使用内置的syncthreads()。在至少一个实施例中，在这种情况下，到达和等待函数将使用这些函数的多线程束组实现。在至少一个实施例中，多线程束组限于2的幂的大小，然而同步机制不限于其中线程块是2的幂的情况。
在至少一个实施例中，存储器屏障可以被称为membar、存储器栅栏或栅栏指令。在至少一个实施例中，屏障被实现为使处理器对在屏障指令之前和之后发出的存储器操作实施排序约束的屏障指令。在至少一个实施例中，这可以在硬件或软件中实施。在至少一个实施例中，在屏障之前发出的操作被保证在屏障之后发出的操作之前执行。在至少一个实施例中，这可以被称为同步。
在至少一个实施例中，当实现在由多个设备、线程或进程共享的存储器上操作的低级机器代码时，可以使用屏障。在至少一个实施例中，这样的代码包括多处理器系统上的同步原语和无锁数据结构，以及与计算机硬件通信的设备驱动程序。
图6示出了根据至少一个实施例的基于计数器的屏障实现方式的示例。在至少一个实施例中，计数器用作每个可能组的屏障。在至少一个实施例中，CTA可以被分成多种线程束组，其中每个组包括确定数量的线程束。在至少一个实施例中，组限于为2的幂的线程束的数量。
在至少一个实施例中，如果1024个线程CTA被分成十六组，每组两个线程束，则使用十六个屏障602。在至少一个实施例中，十六个屏障602中的每个屏障是32位值，该值随着每个线程束到达其对应的屏障而递增。在至少一个实施例中，如果对此类值起作用的原子加法操作是可用的，则可以使用更小值(如8位字节)作为屏障。
在至少一个实施例中，如果1024个线程CTA被分成八组，每组四个线程束，则使用八个屏障604。在至少一个实施例中，八个屏障604中的每个屏障是32位值，该值随着每个线程束到达其对应的屏障而递增。在至少一个实施例中，如果对此类值起作用的原子加法操作是可用的，则可以使用更小值(如8位字节)作为屏障。
在至少一个实施例中，如果1024个线程CTA被分成四组，每组八个线程束，那么使用四个屏障604。在至少一个实施例中，四个屏障606中的每个屏障是32位值，该值随着每个线程束到达其对应的屏障而递增。在至少一个实施例中，如果对此类值起作用的原子加法操作是可用的，则可以使用更小值(如8位字节)作为屏障。
在至少一个实施例中，如果1024个线程CTA被分成两组，每组16个线程束，那么使用两个屏障604。在至少一个实施例中，两个屏障608中的每个屏障是32位值，该值随着每个线程束到达其对应的屏障而递增。在至少一个实施例中，如果对此类值起作用的原子加法操作是可用的，则可以使用更小值(如8位字节)作为屏障。
在至少一个实施例中，允许这些组中的任一组与1024个线程CTA一起使用，需要总共16+8+4+2个屏障。
图7示出了根据至少一个实施例的由于由计算机系统执行而更新多线程束组的屏障的过程的示例。在至少一个实施例中，在框702，计算机系统被通知协作组内的线程束完成。在至少一个实施例中，可以由GPU、多核心处理器或由监视核心内的线程的执行的操作系统编码软件跟踪工作的状态。
在至少一个实施例中，由于确定线程束完成或处于同步状态，执行前进到框704，在该框中计算机系统为该线程束组递增屏障。在至少一个实施例中，使用原子加法操作来递增屏障。在至少一个实施例中，在决策框706处，计算机系统至少部分地基于屏障的值来确定一组的所有线程束是完成还是同步。在至少一个实施例中，通过确定屏障值大于或等于所述协作组中的线程束的数量，来确定协作组的同步。
在至少一个实施例中，如果计算机系统确定一组中并非所有线程束都完成，则执行前进至框708并且计算机系统等待另一个线程束完成。在至少一个实施例中，如果计算机系统确定一组中的所有线程束被完全同步，则执行前进到框710。在至少一个实施例中，在框712，将与协作组相关联的屏障重置为零，并且释放与所述协作组相关联的所有线程束。
图8示出了根据至少一个实施例的基于位字段的屏障实现方式的示例。在至少一个实施例中，屏障被实现为位字段，其中位字段中的每个位表示协作线程组中的不同线程束。在至少一个实施例中，通过利用逻辑与运算将与所述组相关联的掩码应用于屏障来获得协作组的状态。在至少一个实施例中，通过利用逻辑或运算将与线程束相关联的掩码应用于屏障来设置与所述线程束相关联的位。在至少一个实施例中，可以通过利用逻辑与将相关联掩码的逆应用于所述屏障来重置一个组的屏障。
在至少一个实施方案中，1024个线程的CTA被分成十六个组，每组两个线程束。在至少一个实施例中，单个32位屏障可以表示所有十六个组所需的所有同步数据。在至少一个实施例中，第一字节802存储用于组一至组四的同步信息。在至少一个实施例中，第二字节804存储组五至组八的同步信息。在至少一个实施例中，第三字节806存储组九至组十二的同步信息。在至少一个实施例中，第四字节808存储用于组十三到组十六的同步信息。
在至少一个实施方案中，1024个线程的CTA被分成八组，每组四个线程束。在至少一个实施例中，单个32位屏障可以表示所有八个组所需的所有同步数据。在至少一个实施例中，第一字节810存储用于组一和组二的同步信息。在至少一个实施例中，第二字节812存储用于组三和组四的同步信息。在至少一个实施例中，第三字节814存储用于组五和组六的同步信息。在至少一个实施例中，第四字节816存储用于组七和组八的同步信息。
在至少一个实施例中，1024个线程的CTA被分成四组，每组八个线程束。在至少一个实施例中，单个32位屏障可以表示所有四个组所需的所有同步数据。在至少一个实施例中，第一字节818存储组一的同步信息。在至少一个实施例中，第二字节820存储组二的同步信息。在至少一个实施例中，第三字节822存储组三的同步信息。在至少一个实施例中，第四字节824存储组四的同步信息。
在至少一个实施方案中，1024个线程的CTA被分成两组，每组十六个线程束。在至少一个实施例中，单个32位屏障可以表示两个组所需的所有同步数据。在至少一个实施例中，第一字节826和第二字节828存储组一的同步信息。在至少一个实施例中，第三字节830和第四字节832存储组二的同步信息。
在至少一个实施例中，因为多个组能够共享单个屏障，所以需要显著更少的存储空间。在至少一个实施例中，与使用图6中示出的方法的30个值相反，所有上述协作组仅需要四个32位的值。
图9示出了根据至少一个实施例的由于由计算机系统执行而更新多线程束组的屏障的过程的示例。在至少一个实施例中，在框902，计算机系统检测一组并行线程的完成，该组并行线程在一些示例中被称为线程束。在至少一个实施例中，在框904，确定线程束是否是协作组的一部分，如果是，则在协作组的屏障中设置与线程束相关联的位。在至少一个实施例中，在框906处，计算机系统获得与协作组相关联的位掩码。在至少一个实施例中，掩码是32位的字段，其中1表示与组的线程束相关联的位。在至少一个实施例中，掩码被应用到与该组相关联的屏障，以确定908该组的所有线程束是否已经到达屏障。
在至少一个实施例中，在决策框908，如果计算机系统确定尚未设置用于协作组的所有位，则执行被引向框910，其中计算机系统等待线程的另一线程束完成。在至少一个实施例中，在决策框908，如果计算机系统确定用于协作组的所有位被设置，则执行前进到框912并且协作组的所有线程束被确定为在屏障处同步。在至少一个实施例中，在框914处，通过清除与协作组相关联的位、释放相关联的线程束来重置屏障。
图10示出了根据至少一个实施例的串行启动和执行的一对协作组的示例。在至少一个实施例中，第一协作线程组的第一启动命令1002之后是第二协作线程组的第二启动命令1004。在至少一个实施例中，每个命令被提交给向GPU或多核心处理器提供应用编程接口的驱动程序。
在至少一个实施例中，第一启动命令1002和第二启动命令1004各自触发协作线程阵列的形成和执行。在至少一个实施例中，第一启动命令1002生成第一协作线程阵列1006。在至少一个实施例中，第一协作线程阵列1006包括跨越两个线程束的协作线程组1008。在至少一个实施例中，在完成第一协作线程阵列1006之后，驱动程序处理第二启动命令1004以生成第二协作线程阵列1010。在至少一个实施例中，第二协作线程阵列1010包括跨两个线程束的协作线程组1012。
在至少一个实施例中，第一启动命令1002是直到第一协作线程阵列1006完成才继续的阻挡命令。在至少一个实施例中，这导致第一协作线程阵列1006和第二协作线程阵列1010串行执行，而不管处理核心的可用性。
图11示出了根据至少一个实施例的并行启动和执行的一对协作线程组的示例。在至少一个实施例中，向驱动程序提供一对启动命令1100，其指示GPU或多核心处理器执行第一协作线程阵列1102和第二协作线程阵列1106。在至少一个实施例中，提交给驱动程序的命令是非阻塞的，并且提交的每个命令在该命令的效果完成之前将控制返回给调用者。在至少一个实施例中，这允许在先前的命令仍然正在执行的同时执行多个协作启动命令。
在至少一个实施例中，向驱动程序提交一对协作启动命令。在至少一个实施例中，第一协作启动命令启动第一协作线程阵列1102，并且第二协作启动命令启动第二协作线程阵列1106。在至少一个实施例中，第一协作线程阵列1102包括跨越两个线程束的第一协作线程组1104。在至少一个实施例中，第二协作线程阵列1106包括跨越两个线程束的协作线程组1108。
在至少一个实施例中，由于可以在先前的协作启动命令完成之前发起连续的协作启动命令，所以可以并行地执行多个协作线程阵列。在至少一个实施例中，第一协作线程阵列1102与第二协作线程阵列1106至少部分地同时地执行。在至少一个实施例中，可以基于处理资源的可用性并行或串行地执行协作线程组或阵列。在至少一个实施例中，同时性不受阻塞或化驱动程序接口或应用编程接口的限制。
图12示出了根据至少一个实施例的提供API的驱动程序的示例。在至少一个实施例中，计算机系统包括一个或更多个中央处理单元和用于存储用户程序1202的主存储器。在至少一个实施例中，主存储器还存储用于与前述计算机系统的图形处理单元(“GPU”)1214接口的GPU驱动程序1204。在至少一个实施例中，用户程序1202包括指令，该指令作为由前述计算机系统的一个或更多个处理器执行的结果，使用户程序1202向GPU驱动程序1204发出命令。在至少一个实施例中，命令可包括用于在GPU 1214上启动协作线程组的一个或更多个命令。在至少一个实施例中，协作线程组是至少部分地共同驻留在GPU 1214上的一组线程。在至少一个实施例中，共同驻留意味着线程组中的所有线程能够彼此同步。在至少一个实施例中，共同驻留允许一对线程使用共享存储器共享信息。
在至少一个实施例中，GPU驱动程序1204提供用户应用编程接口或(“API”)1206。在至少一个实施例中，API 1206提供与用户程序1202的一组功能接口以利用GPU 1214资源。在至少一个实施例中，API 1206提供用于启动、跟踪和管理协作线程组的功能。在至少一个实施例中，API 1206在接收到启动协作线程组的请求之后，确认GPU 1214上有足够的处理资源可作启动新的协作线程组的条件。在至少一个实施例中，如果有足够的GPU资源可用，API 1206能够启动由GPU 1214同时地执行的多个协作线程组。在至少一个实施例中，例如，如果GPU 1214上有足够的核心可用于上述多个协作线程组的所有线程，则可以执行多个协作线程组。
在至少一个实施例中，GPU驱动程序1204维护若干数据集，如命名空间数据1208、流数据1210或网格数据1212。在至少一个实施例中，数据存储在与GPU驱动程序1204相关联的主存储器中。在至少一个实施例中，与多个协作组的管理相关联的数据被存储在上下文级别(命名空间、流或网格)中，所述上下文级别允许多个协作组由GPU驱动程序1204同时管理。
在至少一个实施例中，每个协作内核启动利用工作空间，该工作空间是用于同步的设备存储器的一部分。在至少一个实施例中，GPU驱动程序1204在每个上下文中维护分配的工作空间的两个池，一个用于流启动，一个用于作为线程图形的部分的启动。在至少一个实施例中，上下文表示1206的状态，使得对API的两个不同调用可在调用之间共享状态。
在至少一个实施例中，用单个工作空间粒度来管理工作空间的流池。至少一个实施例分配8个一簇(bundle)的工作空间，并且每个簇具有空闲工作空间的位字段。至少一个实施例维护分配列表，并且当在给定流上存在第一协作启动时，在分配列表中搜索空闲工作空间，随后将其指派给该流，并且清除与该工作空间相关联的空闲位。在至少一个实施例中，如果新流需要工作空间并且池是空的，则将8个工作空间的新分配添加到相关联的池中。在至少一个实施例中，流保持其工作空间直到其被销毁，此时任何相关联的分配被释放并且对应于工作空间的位被再次设置。
在至少一个实施例中，以簇的方式管理工作空间的图形池。它是一个按大小排序的分配列表，最初为空的。在至少一个实施例中，当构造具有协作启动的CUDA图形时，在池中搜索大小至少等于图形中协作启动的数量的一簇。如果找到这样的簇，则将其从相关联的列表中移除并给予图形。在至少一个实施例中，如果新图形搜索池并且所有簇对于该图形而言太小，则大小等于图形中的协作启动的数量的新簇被分配并且替代地被给予图形。在至少一个实施例中，当图形被销毁时，其工作空间捆簇被返回到池并被分类到列表中。在至少一个实施例中，直到相关联的上下文被销毁才释放来自两个池的分配。
图13示出了根据至少一个实施例的由于由计算机系统执行而启动一个或更多个协作线程组的过程的示例。在至少一个实施例中，一种在包含向GPU提供API的驱动程序的计算机系统的控制下执行的处理器。在至少一个实施例中，GPU包括允许同时地执行多个线程的多个核心。在至少一个实施例中，驱动程序包括用于启动协作线程组的API函数，该API函数保证前述线程组中的所有线程共同驻留在GPU中。在至少一个实施例中，共同驻留的线程能够彼此同步。在至少一个实施例中，多个协作线程组能够至少部分地在GPU上同时地启动。在至少一个实施例中，当有足够的资源可用时，在大约相同的时间启动协作线程。在至少一个实施例中，可以基于可用资源的量在不同时间启动协作线程，但是协作线程由系统确保在某个时间点共同驻留。
在至少一个实施例中，在框1302，启动协作线程组的请求被托管在计算机系统上的驱动程序从用户程序接收。在至少一个实施例中，在框1304处，驱动程序确定启动协作线程组所需的资源量。在至少一个实施例中，所需的资源包括大于或等于协作线程组中的线程数量的处理核心的数量。在至少一个实施例中，在框1306处，驱动程序检查GPU上的可用资源并且确定可以包括多个可用处理核心的空闲GPU资源的量。
在至少一个实施例中，在决策框1308，驱动程序确定可用的GPU资源的量是否足以允许启动协作线程组中的所有线程。在至少一个实施例中，如果足够的GPU资源不可用，则执行前进到框1310并且驱动程序等待额外的GPU资源可用。在至少一个实施例中，当附加资源可用时，执行返回到框1306。在至少一个实施例中，如果足够的GPU资源可用，则执行从框1308前进到框1312并且在GPU上启动协作线程组的所有线程。在至少一个实施例中，如果有足够数量的核心可用于多个协作线程组，则可以在GPU上同时地启动和操作多个协作线程组。
在以下描述中，阐述了许多具体细节以便提供对至少一个实施例的更透彻理解。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节中的一个或更多个的情况下实践发明概念。
数据中心
在至少一个实施例中，数据中心中的一个或更多个计算机系统配备有经由应用编程接口访问的一个或更多个处理器。在至少一个实施例中，数据中心可以是1400或处理系统1500。在至少一个实施例中，应用编程接口(“API”)的执行使第一两个或更多个相关指令(dependent instructions)与第二两个或更多个相关指令同时地执行，第二两个或更多个相关指令独立于第一两个或更多个相关指令。在至少一个实施例中，两个或更多个相关指令形成协作线程组的部分，其中每个相关指令是一个单独线程的部分，并且所有线程被确保驻留在存储器中并且通过API立即激活。
图14示出了根据至少一个实施例的示例数据中心1400。在至少一个实施例中，数据中心1400包括但不限于数据中心基础设施层1410、框架层1420、软件层1430和应用层1440。
在至少一个实施例中，如图14所示，数据中心基础设施层1410可以包括资源协调器1412、分组的计算资源1414和节点计算资源(“节点C.R.”)1416(1)-1416(N)，其中“N”代表任何完整的正整数。在至少一个实施例中，节点C.R.1416(1)-1416(N)可以包括但不限于任意数量的中央处理单元(“CPU”)或其他处理器(包括加速器、现场可编程门阵列(“FPGA”)、网络设备中的数据处理单元(“DPU”)、图形处理器等)，存储器设备(例如动态只读存储器)，存储设备(例如固态硬盘或磁盘驱动器)，网络输入/输出(“NW I/O”)设备，网络交换机，虚拟机(“VM”)，电源模块和冷却模块等。在至少一个实施例中，节点C.R.1416(1)-1416(N)中的一个或更多个节点C.R.可以是具有一个或更多个上述计算资源的服务器。
在至少一个实施例中，分组的计算资源1414可以包括容纳在一个或更多个机架内的节点C.R.的单独分组(未示出)，或者容纳在各个地理位置的数据中心内的许多机架(也未示出)。分组的计算资源1414内的节点C.R.的单独分组可以包括可以被配置或分配为支持一个或更多个工作负载的分组的计算、网络、存储器或存储资源。在至少一个实施例中，可以将包括CPU或处理器的几个节点C.R.分组在一个或更多个机架内，以提供计算资源来支持一个或更多个工作负载。在至少一个实施例中，一个或更多个机架还可以包括任意数量的电源模块、冷却模块和网络交换机，以任意组合。
在至少一个实施例中，资源协调器1412可以配置或以其他方式控制一个或更多个节点C.R.1416(1)-1416(N)和/或分组的计算资源1414。在至少一个实施例中，资源协调器1412可以包括用于数据中心1400的软件设计基础结构(“SDI”)管理实体。在至少一个实施例中，资源协调器1412可以包括硬件、软件或其某种组合。
在至少一个实施例中，如图14所示，框架层1420包括但不限于作业调度器1432、配置管理器1434、资源管理器1436和分布式文件系统1438。在至少一个实施例中，框架层1420可以包括支持软件层1430的软件1452和/或应用程序层1440的一个或更多个应用程序1442的框架。在至少一个实施例中，软件1452或应用程序1442可以分别包括基于Web的服务软件或应用程序，例如由Amazon Web Services，Google Cloud和Microsoft Azure提供的服务或应用程序。在至少一个实施例中，框架层1420可以是但不限于一种免费和开放源软件网络应用框架，例如可以利用分布式文件系统1438来进行大范围数据处理(例如“大数据”)的Apache SparkTM(以下称为“Spark”)。在至少一个实施例中，作业调度器1432可以包括Spark驱动器，以促进对数据中心1400的各个层所支持的工作负载进行调度。在至少一个实施例中，配置管理器1434可以能够配置不同的层，例如软件层1430和包括Spark和用于支持大规模数据处理的分布式文件系统1438的框架层1420。在至少一个实施例中，资源管理器1436能够管理映射到或分配用于支持分布式文件系统1438和作业调度器1432的集群或分组计算资源。在至少一个实施例中，集群或分组计算资源可以包括数据中心基础设施层1410上的分组的计算资源1414。在至少一个实施例中，资源管理器1436可以与资源协调器1412协调以管理这些映射的或分配的计算资源。
在至少一个实施例中，包括在软件层1430中的软件1452可以包括由节点C.R.1416(1)-1416(N)的至少一部分，分组计算资源1414和/或框架层1420的分布式文件系统1438使用的软件。一种或更多种类型的软件可以包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软件和流视频内容软件。
在至少一个实施例中，应用层1440中包括的一个或更多个应用程序1442可以包括由节点C.R.1416(1)-1416(N)的至少一部分、分组的计算资源1414和/或框架层1420的分布式文件系统1438使用的一种或更多种类型的应用程序。一种或更多种类型的应用程序可以包括但不限于CUDA应用程序。
在至少一个实施例中，配置管理器1434、资源管理器1436和资源协调器1412中的任何一个可以基于以任何技术上可行的方式获取的任意数量和类型的数据来实现任意数量和类型的自我修改动作。在至少一个实施例中，自我修改动作可以减轻数据中心1400的数据中心运算符做出可能不好的配置决定并且可以避免数据中心的未充分利用和/或执行差的部分。
基于计算机的系统
以下各图提出但不限于可用于实现至少一个实施例的示例性的基于计算机的系统。
在至少一个实施例中，具有一个或更多个处理器的计算机系统实现应用编程接口。在至少一个实施例中，计算机系统可以是计算机系统1600、系统1700、计算系统1900或计算单元4340。在至少一个实施例中，应用编程接口(“API”)的执行使第一两个或更多个相关指令与第二两个或更多个相关指令同时地执行，而第二两个或更多个相关指令独立于第一两个或更多个相关指令。在至少一个实施例中，两个或更多个相关指令形成协作线程组的部分，其中每个相关指令是一个单独线程的部分，并且所有线程被确保驻留在存储器中并且通过API立即激活。
图15示出了根据至少一个实施例的处理系统1500。在至少一个实施例中，系统1500包括一个或更多个处理器1502和一个或更多个图形处理器1508，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器1502或处理器核心1507的服务器系统。在至少一个实施例中，处理系统1500是结合在片上系统(SoC)集成电路内的处理平台，以用于移动、手持或嵌入式设备。
在至少一个实施例中，处理系统1500可以包括或结合在基于服务器的游戏平台中，包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持游戏控制台或在线游戏控制台。在至少一个实施例中，处理系统1500是移动电话、智能电话、平板计算设备或移动互联网设备。在至少一个实施例中，处理系统1500还可包括与可穿戴设备耦合或集成在可穿戴设备中，例如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备。在至少一个实施例中，处理系统1500是电视或机顶盒设备，其具有一个或更多个处理器1502以及由一个或更多个图形处理器1508生成的图形界面。
在至少一个实施例中，一个或更多个处理器1502每个包括一个或更多个处理器核心1507，以处理指令，该指令在被执行时执行针对系统和用户软件的操作。在至少一个实施例中，一个或更多个处理器核心1507中的每一个处理特定指令集1509。在至少一个实施例中，指令集1509可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)，或通过超长指令字(VLIW)进行计算。在至少一个实施例中，多个处理器核心1507可以各自处理不同的指令集1509，该指令集1509可以包括有助于仿真其他指令集的指令。在至少一个实施例中，处理器核心1507还可以包括其他处理设备，例如数字信号处理器(DSP)。
在至少一个实施例中，处理器1502包括高速缓存存储器(cache)1504。在至少一个实施例中，处理器1502可以具有单个内部高速缓存或多个级别的内部高速缓存。在至少一个实施例中，高速缓存存储器在处理器1502的各个组件之间共享。在至少一个实施例中，处理器1502还使用外部高速缓存(例如，三级(L3)高速缓存或最后一级高速缓存(LLC))(未示出)，其可以使用已知的高速缓存一致性技术在处理器核心1507之间共享该逻辑。在至少一个实施例中，处理器1502中另外包括寄存器文件1506，处理器1502可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器)。在至少一个实施例中，寄存器文件1506可以包括通用寄存器或其他寄存器。
在至少一个实施例中，一个或更多个处理器1502与一个或更多个接口总线1510耦合，以在处理器1502与系统1500中的其他组件之间传输通信信号，例如地址、数据或控制信号。在至少一个实施例中，接口总线1510在一个实施例中可以是处理器总线，例如直接媒体接口(DMI)总线的版本。在至少一个实施例中，接口总线1510不限于DMI总线，并且可以包括一个或更多个外围组件互连总线(例如，PCI，PCI Express)、存储器总线或其他类型的接口总线。在至少一个实施例中，处理器1502包括集成存储器控制器1516和平台控制器集线器1530。在至少一个实施例中，存储器控制器1516促进存储设备与处理系统1500的其他组件之间的通信，而平台控制器集线器(PCH)1530通过本地I/O总线提供到输入/输出(I/O)设备的连接。
在至少一个实施例中，存储设备1520可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储设备或具有适当的性能以用作处理器存储器。在至少一个实施例中，存储设备1520可以用作处理系统1500的系统存储器，以存储数据1522和指令1521，以在一个或更多个处理器1502执行应用或过程时使用。在至少一个实施例中，存储器控制器1516还与可选的外部图形处理器1512耦合，其可以与处理器1502中的一个或更多个图形处理器1508通信以执行图形和媒体操作。在至少一个实施例中，显示设备1511可以连接至处理器1502。在至少一个实施例中，显示设备1511可以包括内部显示设备中的一个或更多个，例如在移动电子设备或便携式计算机设备或通过显示器接口(例如显示端口(DisplayPort)等)连接的外部显示设备。在至少一个实施例中，显示设备1511可以包括头戴式显示器(HMD)，诸如用于虚拟现实(VR)应用或增强现实(AR)应用中的立体显示设备。
在至少一个实施例中，平台控制器集线器1530使外围设备能够通过高速I/O总线连接到存储设备1520和处理器1502。在至少一个实施例中，I/O外围设备包括但不限于音频控制器1546、网络控制器1534、固件接口1528、无线收发器1526、触摸传感器1525、数据存储设备1524(例如，硬盘驱动器、闪存等)。在至少一个实施例中，数据存储设备1524可以经由存储器接口(例如，SATA)或经由外围总线来连接，诸如外围组件互连总线(例如，PCI、PCIe)。在至少一个实施例中，触摸传感器1525可以包括触摸屏传感器、压力传感器或指纹传感器。在至少一个实施例中，无线收发器1526可以是Wi-Fi收发器、蓝牙收发器或移动网络收发器，诸如3G、4G或长期演进(LTE)收发器。在至少一个实施例中，固件接口1528使能与系统固件的通信，并且可以是例如统一的可扩展固件接口(UEFI)。在至少一个实施例中，网络控制器1534可以启用到有线网络的网络连接。在至少一个实施例中，高性能网络控制器(未示出)与接口总线1510耦合。在至少一个实施例中，音频控制器1546是多通道高清晰度音频控制器。在至少一个实施例中，处理系统1500包括可选的传统(legacy)I/O控制器1540，用于将遗留(例如，个人系统2(PS/2))设备耦合到处理系统1500。在至少一个实施例中，平台控制器集线器1530还可以连接到一个或更多个通用串行总线(USB)控制器1542，该控制器连接输入设备，诸如键盘和鼠标1543组合、相机1544或其他USB输入设备。
在至少一个实施例中，存储器控制器1516和平台控制器集线器1530的实例可以集成到离散的外部图形处理器中，例如外部图形处理器1512。在至少一个实施例中，平台控制器集线器1530和/或存储控制器1516可以在一个或更多个处理器1502的外部。例如，在至少一个实施例中，处理系统1500可以包括外部存储控制器1516和平台控制器集线器1530，其可以配置成在与处理器1502通信的系统芯片组中的存储器控制器集线器和外围控制器集线器。
图16示出了根据至少一个实施例的计算机系统1600。在至少一个实施例中，计算机系统1600可以是具有互连的设备和组件，SOC，或某种组合的系统。在至少一个实施例中，计算机系统1600由处理器1602形成，该处理器1602可以包括用于执行指令的执行单元。在至少一个实施例中，计算机系统1600可以包括但不限于组件，例如处理器1602，其采用包括逻辑的执行单元以执行用于过程数据的算法。在至少一个实施例中，计算机系统1600可以包括处理器，例如可从加利福尼亚圣塔克拉拉的英特尔公司(Intel Corporation ofSanta Clara,California)获得的处理器家族、XeonTM、/>XScaleTM和/或StrongARMTM，/>CoreTM或/>NervanaTM微处理器，尽管也可以使用其他系统(包括具有其他微处理器的PC、工程工作站、机顶盒等)。在至少一个实施例中，计算机系统1600可以执行可从华盛顿州雷蒙德市的微软公司(Microsoft Corporation ofRedmond,Wash.)获得的WINDOWS操作系统版本，尽管其他操作系统(例如UNIX和Linux)、嵌入式软件和/或图形用户界面也可以使用。
在至少一个实施例中，计算机系统1600可以用在其他设备中，例如手持设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议(Internet Protocol)设备、数码相机、个人数字助理(“PDA”)和手持PC。在至少一个实施例中，嵌入式应用可以包括微控制器、数字信号处理器(“DSP”)、SoC、网络计算机(“NetPC”)、机顶盒、网络集线器、广域网(“WAN”)交换机，或根据至少一个实施例可以执行一个或更多个指令的任何其他系统。
在至少一个实施例中，计算机系统1600可包括但不限于处理器1602，该处理器1602可包括但不限于一个或更多个执行单元1608，其可以执行计算统一设备架构(“CUDA”)(由加利福尼亚州圣克拉拉的NVIDIACorporation开发)程序。在至少一个实施例中，CUDA程序是用CUDA编程语言编写的软件应用程序的至少一部分。在至少一个实施例中，计算机系统1600是单处理器台式机或服务器系统。在至少一个实施例中，计算机系统1600可以是多处理器系统。在至少一个实施例中，处理器1602可以包括但不限于CISC微处理器、RISC微处理器、VLIW微处理器、实现指令集组合的处理器，或任何其他处理器设备，例如数字信号处理器。在至少一个实施例中，处理器1602可以耦合到处理器总线1610，该处理器总线1610可以在处理器1602与计算机系统1600中的其他组件之间传输数据信号。
在至少一个实施例中，处理器1602可以包括但不限于1级(“L1”)内部高速缓存存储器(“cache”)1604。在至少一个实施例中，处理器1602可以具有单个内部高速缓存或多级内部缓存。在至少一个实施例中，高速缓存存储器可以驻留在处理器1602的外部。在至少一个实施例中，处理器1602可以包括内部和外部高速缓存的组合。在至少一个实施例中，寄存器文件1606可以在各种寄存器中存储不同类型的数据，包括但不限于整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器。
在至少一个实施例中，包括但不限于执行整数和浮点运算的逻辑的执行单元1608，其也位于处理器1602中。处理器1602还可以包括微码(“ucode”)只读存储器(“ROM”)，用于存储某些宏指令的微代码。在至少一个实施例中，执行单元1608可以包括用于处理封装指令集1609的逻辑。在至少一个实施例中，通过将封装指令集1609包括在通用处理器1602的指令集中，以及要执行指令的相关电路，可以使用通用处理器1602中的封装数据来执行许多多媒体应用程序使用的操作。在至少一个实施例中，可以通过使用处理器的数据总线的全宽度来在封装的数据上执行操作来加速和更有效地执行许多多媒体应用程序，这可能不需要在处理器的数据总线上传输较小的数据单元来一次对一个数据元素执行一个或更多个操作。
在至少一个实施例中，执行单元1608也可以用在微控制器、嵌入式处理器、图形设备、DSP和其他类型的逻辑电路中。在至少一个实施例中，计算机系统1600可以包括但不限于存储器1620。在至少一个实施例中，存储器1620可以被实现为DRAM设备、SRAM设备、闪存设备或其他存储设备。存储器1620可以存储由处理器1602可以执行的由数据信号表示的指令1619和/或数据1621。
在至少一个实施例中，系统逻辑芯片可以耦合到处理器总线1610和存储器1620。在至少一个实施例中，系统逻辑芯片可以包括但不限于存储器控制器集线器(“MCH”)1616，并且处理器1602可以经由处理器总线1610与MCH 1616通信。在至少一个实施例中，MCH1616可以提供到存储器1620的高带宽存储器路径1618以用于指令和数据存储以及用于图形命令、数据和纹理的存储。在至少一个实施例中，MCH 1616可以在处理器1602、存储器1620和计算机系统1600中的其他组件之间启动数据信号，并且在处理器总线1610、存储器1620和系统I/O 1622之间桥接数据信号。在至少一个实施例中，系统逻辑芯片可以提供用于耦合到图形控制器的图形端口。在至少一个实施例中，MCH 1616可以通过高带宽存储器路径1618耦合到存储器1620，并且图形/视频卡1612可以通过加速图形端口(AcceleratedGraphics Port)(“AGP”)互连1614耦合到MCH 1616。
在至少一个实施例中，计算机系统1600可以使用系统I/O 1622作为专有集线器接口总线来将MCH 1616耦合到I/O控制器集线器(“ICH”)1630。在至少一个实施例中，ICH1630可以通过本地I/O总线提供与某些I/O设备的直接连接。在至少一个实施例中，本地I/O总线可以包括但不限于用于将外围设备连接到存储器1620、芯片组和处理器1602的高速I/O总线。示例可以包括但不限于音频控制器1629、固件集线器(“Flash BIOS”)1628、无线收发器1626、数据存储1624、包含用户输入1625的传统I/O控制器1623和键盘接口、串行扩展端口1627(例如USB)和网络控制器1634。数据存储1624可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备或其他大容量存储设备。
在至少一个实施例中，图16示出了包括互连的硬件设备或“芯片”的系统。在至少一个实施例中，图16可以示出示例性SoC。在至少一个实施例中，图16中示出的设备可以与专有互连、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，系统1600的一个或更多个组件使用计算快速链路(CXL)互连来互连。
图17示出了根据至少一个实施例的系统1700。在至少一个实施例中，系统1700是利用处理器1710的电子设备。在至少一个实施例中，系统1700可以是，例如但不限于，笔记本电脑、塔式服务器、机架服务器、刀片服务器、与一个或更多个内部或云服务提供商通信耦合的边缘设备、膝上型计算机、台式机、平板电脑、移动设备、电话、嵌入式计算机或任何其他合适的电子设备。
在至少一个实施例中，系统1700可以包括但不限于通信地耦合到任何合适数量或种类的组件、外围设备、模块或设备的处理器1710。在至少一个实施例中，处理器1710使用总线或接口耦合，诸如I2C总线、系统管理总线(“SMBus”)、低引脚数(LPC)总线、串行外围接口(“SPI”)、高清音频(“HDA”)总线、串行高级技术附件(“SATA”)总线、USB(1、2、3版)或通用异步接收器/发送器(“UART”)总线。在至少一个实施例中，图17示出了系统，该系统包括互连的硬件设备或“芯片”。在至少一个实施例中，图17可以示出示例性SoC。在至少一个实施例中，图17中所示的设备可以与专有互连线、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，图17的一个或更多个组件使用计算快速链路(CXL)互连线来互连。
在至少一个实施例中，图17可以包括显示器1724、触摸屏1725、触摸板1730、近场通信单元(“NFC”)1745、传感器集线器1740、热传感器1746、快速芯片组(“EC”)1735、可信平台模块(“TPM”)1738、BIOS/固件/闪存(“BIOS，FW Flash”)1722、DSP1760、固态磁盘(“SSD”)或硬盘驱动器(“HDD”)1720、无线局域网单元(“WLAN”)1750、蓝牙单元1752、无线广域网单元(“WWAN”)1756、全球定位系统(GPS)1755、相机(“USB 3.0相机”)1754(例如USB 3.0相机)或以例如LPDDR3标准实现的低功耗双倍数据速率(“LPDDR”)存储器单元(“LPDDR3”)1715。这些组件可以各自以任何合适的方式实现。
在至少一个实施例中，其他组件可以通过以上讨论的组件通信地耦合到处理器1710。在至少一个实施例中，加速度计1741、环境光传感器(“ALS”)1742、罗盘1743和陀螺仪1744可以可通信地耦合到传感器集线器1740。在至少一个实施例中，热传感器1739、风扇1737、键盘1736和触摸板1730可以通信地耦合到EC1735。在至少一个实施例中，扬声器1763、耳机1764和麦克风(“mic”)1765可以通信地耦合到音频单元(“音频编解码器和D类放大器”)1762，其又可以通信地耦合到DSP 1760。在至少一个实施例中，音频单元1762可以包括例如但不限于音频编码器/解码器(“编解码器”)和D类放大器。在至少一个实施例中，SIM卡(“SIM”)1757可以通信地耦合到WWAN单元1756。在至少一个实施例中，组件(诸如WLAN单元1750和蓝牙单元1752以及WWAN单元1756)可以被实现为下一代形式因素(NGFF)。
图18示出了根据至少一个实施例的示例性集成电路1800。在至少一个实施例中，示例性集成电路1800是SoC，其可使用一个或更多个IP核心制造。在至少一个实施例中，集成电路1800包括一个或更多个应用处理器1805(例如，CPU、DPU)、至少一个图形处理器1810，并且可以另外包括图像处理器1815和/或视频处理器1820，其中任意一个可能是模块化IP核心。在至少一个实施例中，集成电路1800包括外围或总线逻辑，其包括USB控制器1825、UART控制器1830、SPI/SDIO控制器1835和I2S/I2C控制器1840。在至少一个实施例中，集成电路1800可以包括显示设备1845耦合到高清多媒体接口(HDMI)控制器1850和移动工业处理器接口(MIPI)显示接口1855中的一个或更多个。在至少一个实施例中，存储可以由闪存子系统1860提供，包括闪存和闪存控制器。在至少一个实施例中，可以经由存储器控制器1865提供存储器接口以用于访问SDRAM或SRAM存储器设备。在至少一个实施例中，一些集成电路还包括嵌入式安全引擎1870。
图19示出了根据至少一个实施例的计算系统1900。在至少一个实施例中，计算系统1900包括处理子系统1901，其具有经由可以包括存储器集线器1905的互连路径通信的一个或更多个处理器1902和系统存储器1904。在至少一个实施例中，存储器集线器1905可以是芯片组组件内的单独组件，也可以集成在一个或更多个处理器1902内。在至少一个实施例中，存储器集线器1905通过通信链路1906与I/O子系统1911耦合。在至少一个实施例中，I/O子系统1911包括I/O集线器1907，其可以使计算系统1900能够接收来自一个或更多个输入设备1908的输入。在至少一个实施例中，I/O集线器1907可以使能显示控制器，其包括在一个或更多个处理器1902中，用于向一个或更多个显示设备1910A提供输出。在至少一个实施例中，与I/O集线器1907耦合的一个或更多个显示设备1910A可以包括本地、内部或嵌入式显示设备。
在至少一个实施例中，处理子系统1901包括经由总线或其他通信链路1913耦合到存储器集线器1905的一个或更多个并行处理器1912。在至少一个实施例中，通信链路1913可以是许多基于标准的通信链路技术或协议中的一种，例如但不限于PCIe，或者可以是针对供应商的通信接口或通信结构。在至少一个实施例中，一个或更多个并行处理器1912形成计算集中的并行或向量处理系统，该系统可以包括大量的处理核心和/或处理集群，例如多集成核心(MIC)处理器。在至少一个实施例中，一个或更多个并行处理器1912形成可以将像素输出到经由I/O集线器1907耦合的一个或更多个显示设备1910A之一的图形处理子系统。在至少一个实施例中，一个或更多个并行处理器1912还可以包括显示控制器和显示接口(未示出)，以使得能够直接连接到一个或更多个显示设备1910B。
在至少一个实施例中，系统存储单元1914可以连接到I/O集线器1907，以提供用于计算系统1900的存储机制。在至少一个实施例中，I/O交换机1916可以用于提供接口机制，以实现I/O集线器1907与其他组件之间的连接，例如可以集成到平台中的网络适配器1918和/或无线网络适配器1919，以及可以通过一个或更多个附加设备1920添加的各种其他设备。在至少一个实施例中，网络适配器1918可以是以太网适配器或另一有线网络适配器。在至少一个实施例中，无线网络适配器1919可以包括Wi-Fi、蓝牙、NFC的一个或更多个或其他包括一个或更多个无线电的网络设备。
在至少一个实施例中，计算系统1900可以包括未明确示出的其他组件，包括USB或其他端口连接、光存储驱动器、视频捕获设备等，也可以连接到I/O集线器1907。在至少一个实施例中，对图19中的各个组件进行互连的通信路径可以使用任何合适的协议来实现，诸如基于PCI(外围组件互连)的协议(例如，PCIe)，或其他总线或点对点通信接口和/或协议(例如，NVLink高速互连或互连协议)。
在至少一个实施例中，一个或更多个并行处理器1912包括针对图形和视频处理而优化的电路(包括例如视频输出电路)，并构成图形处理单元(GPU)。在至少一个实施例中，一个或更多个并行处理器1912包括针对通用处理而优化的电路。在至少一个实施例中，计算系统1900的组件可以与单个集成电路上的一个或更多个其他系统元件集成。例如，在至少一个实施例中，一个或更多个并行处理器1912、存储器集线器1905、处理器1902和I/O集线器1907可以被集成到片上系统(SoC)集成电路中。在至少一个实施例中，计算系统1900的组件可以被集成到单个封装中以形成系统级封装(SIP)配置。在至少一个实施例中，计算系统1900的组件的至少一部分可以被集成到多芯片模块(MCM)中，该多芯片模块可以与其他多芯片模块互连到模块化计算系统中。在至少一个实施例中，从计算系统1900中省略了I/O子系统1911和显示设备1910B。
处理系统
以下各图阐述了但不限于可用于实现至少一个实施例的示例性处理系统。
在至少一个实施例中，一个或更多个处理器是实现应用编程接口的计算机系统的一部分。在至少一个实施例中，一个或更多个处理器可以是示例性集成电路1800、APU2000、CPU 2100、示例性图形处理器2310、图形核心2400、并行处理器2500、图形处理器2600、处理器2700、处理器2800、图形处理器核心2900、PPU 3000、GPC 3100、或SM 3200。在至少一个实施例中，应用编程接口(“API”)的执行使第一两个或更多个相关指令与第二两个或更多个相关指令同时地执行，而第二两个或更多个相关指令独立于第一两个或更多个相关指令。在至少一个实施例中，两个或更多个相关指令形成协作线程组的部分，其中每个相关指令是一个单独线程的部分，并且所有线程被确保驻留在存储器中并且通过API立即激活。
图20示出了根据至少一个实施例的加速处理单元(“APU”)2000。在至少一个实施例中，APU 2000由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，APU2000可以被配置为执行应用程序，诸如CUDA程序。在至少一个实施例中，APU 2000包括但不限于核心复合体2010、图形复合体2040、结构2060、I/O接口2070、存储器控制器2080、显示控制器2092和多媒体引擎2094。在至少一个实施例中，APU 2000可以包括但不限于任意数量的核心复合体2010、任意数量的图形复合体2040、任意数量的显示控制器2092和任意数量的多媒体引擎2094的任何组合。为了说明的目的，在本文中用附图标记表示相似对象的多个实例，其中附图标记标识该对象，并且括号中的数字标识所需要的实例。
在至少一个实施例中，核心复合体2010是CPU，图形复合体2040是GPU，并且APU2000是将不限于2010和2040集成到单个芯片上的处理单元。在至少一个实施例中，一些任务可以被分配给核心复合体2010，而其他任务可以被分配给图形复合体2040。在至少一个实施例中，核心复合体2010被配置为执行与APU 2000相关联的主控制软件，例如操作系统。在至少一个实施例中，核心复合体2010是APU 2000的主处理器，其控制和协调其他处理器的操作。在至少一个实施例中，核心复合体2010发出控制图形复合体2040的操作的命令。在至少一个实施例中，核心复合体2010可以被配置为执行从CUDA源代码派生的主机可执行代码，并且图形复合体2040可以被配置为执行从CUDA源代码派生的设备可执行代码。
在至少一个实施例中，核心复合体2010包括但不限于核心2020(1)-2020(4)和L3高速缓存2030。在至少一个实施例中，核心复合体2010可以包括但不限于任意数量的核心2020以及任意数量和类型的高速缓存的任何组合。在至少一个实施例中，核心2020被配置为执行特定指令集架构(“ISA”)的指令。在至少一个实施例中，每个核心2020是CPU核心。
在至少一个实施例中，每个核心2020包括但不限于获取/解码单元2022，整数执行引擎2024，浮点执行引擎2026和L2高速缓存2028。在至少一个实施例中，获取/解码单元2022获取指令，对这些指令进行解码，生成微操作，并将单独的微指令分派给整数执行引擎2024和浮点执行引擎2026。在至少一个实施例中，获取/解码单元2022可以同时分派一个微指令到整数执行引擎2024和另一微指令到浮点执行引擎2026。在至少一个实施例中，整数执行引擎2024执行不限于整数和存储器操作。在至少一个实施例中，浮点引擎2026执行不限于浮点和向量运算。在至少一个实施例中，获取-解码单元2022将微指令分派给单个执行引擎，该执行引擎代替整数执行引擎2024和浮点执行引擎2026两者。
在至少一个实施例中，每个核心2020(i)可以访问包括在核心2020(i)中的L2高速缓存2028(i)，其中i是表示核心2020的特定实例的整数。在至少一个实施例中，包括在核心复合体2010(j)中的每个核心2020经由包括在核心复合体2010(j)中的L3高速缓存2030(j)连接到包括在核心复合体2010(j)中的其他核心2020，其中j是表示核心复合体2010的特定实例的整数。在至少一个实施例中，包括在核心复合体2010(j)中的核心2020可以访问包括在核心复合体2010(j)中的所有L3高速缓存2030(j)，其中j是表示核心复合体2010的特定实例的整数。在至少一个实施例中，L3高速缓存2030可以包括但不限于任意数量的切片(slice)。
在至少一个实施例中，图形复合体2040可以被配置为以高度并行的方式执行计算操作。在至少一个实施例中，图形复合体2040被配置为执行图形管线操作，诸如绘制命令、像素操作、几何计算以及与将图像渲染至显示器相关联的其他操作。在至少一个实施例中，图形复合体2040被配置为执行与图形无关的操作。在至少一个实施例中，图形复合体2040被配置为执行与图形有关的操作和与图形无关的操作。
在至少一个实施例中，图形复合体2040包括但不限于任意数量的计算单元2050和L2高速缓存2042。在至少一个实施例中，计算单元2050共享L2高速缓存2042。在至少一个实施例中，L2高速缓存2042被分区。在至少一个实施例中，图形复合体2040包括但不限于任意数量的计算单元2050以及任意数量(包括零)和类型的高速缓存。在至少一个实施例中，图形复合体2040包括但不限于任意数量的专用图形硬件。
在至少一个实施例中，每个计算单元2050包括但不限于任意数量的SIMD单元2052和共享存储器2054。在至少一个实施例中，每个SIMD单元2052实现SIMD架构并且被配置为并行执行操作。在至少一个实施例中，每个计算单元2050可以执行任意数量的线程块，但是每个线程块在单个计算单元2050上执行。在至少一个实施例中，线程块包括但不限于任意数量的执行线程。在至少一个实施例中，工作组是线程块。在至少一个实施例中，每个SIMD单元2052执行不同的线程束(warp)。在至少一个实施例中，线程束是一组线程(例如16个线程)，其中线程束中的每个线程属于单个线程块，并且被配置为基于单个指令集来处理不同的数据集。在至少一个实施例中，可以使用预测(predication)来禁用线程束中的一个或更多个线程。在至少一个实施例中，通道是线程。在至少一个实施例中，工作项是线程。在至少一个实施例中，波前是线程束。在至少一个实施例中，线程块中的不同波前可一起同步并经由共享存储器2054进行通信。
在至少一个实施例中，结构2060是系统互连，其促进跨核心复合体2010、图形复合体2040、I/O接口2070、存储器控制器2080、显示控制器2092和多媒体引擎2094的数据和控制传输。在至少一个实施例中，除了结构2060之外或代替结构2060，APU 2000还可以包括但不限于任意数量和类型的系统互连，该结构2060促进跨可以在APU 2000内部或外部的任意数量和类型的直接或间接链接的组件的数据和控制传输。在至少一个实施例中，I/O接口2070表示任意数量和类型的I/O接口(例如，PCI，PCI-Extended(“PCI-X”)，PCIe，千兆以太网(“GBE”)，USB等)。在至少一个实施例中，各种类型的外围设备耦合到I/O接口2070。在至少一个实施例中，耦合到I/O接口2070的外围设备可以包括但不限于键盘，鼠标，打印机，扫描仪，操纵杆或其他类型的游戏控制器、媒体记录设备、外部存储设备、网络接口卡等。
在至少一个实施例中，显示控制器AMD92在一个或更多个显示设备(例如液晶显示器(LCD)设备)上显示图像。在至少一个实施例中，多媒体引擎2094包括但不限于任意数量和类型的与多媒体相关的电路，例如视频解码器、视频编码器、图像信号处理器等。在至少一个实施例中，存储器控制器2080促进APU 2000与统一系统存储器2090之间的数据传输。在至少一个实施例中，核心复合体2010和图形复合体2040共享统一系统存储器2090。
在至少一个实施例中，APU 2000实现种存储器子系统，其包括但不限于任意数量和类型的存储器控制器2080和可以专用于一个组件或在多个组件之间共享的存储器设备(例如，共享存储器2054)。组件。在至少一个实施例中，APU 2000实现高速缓存子系统，其包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存2128，L3高速缓存2030和L2高速缓存2042)，每个高速缓存存储器可以是组件私有的或在任意数量的组件(例如，核心2020，核心复合体2010，SIMD单元2052，计算单元2050和图形复合体2040)之间共享。
图21示出了根据至少一个实施例的CPU 2100。在至少一个实施例中，CPU 2100由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，CPU 2100可以被配置为执行应用程序。在至少一个实施例中，CPU 2100被配置为执行主控制软件，例如操作系统。在至少一个实施例中，CPU 2100发出控制外部GPU(未示出)的操作的命令。在至少一个实施例中，CPU 2100可以被配置为执行从CUDA源代码派生的主机可执行代码，并且外部GPU可以被配置为执行从这种CUDA源代码派生的设备可执行代码。在至少一个实施例中，CPU 2100包括但不限于任意数量的核心复合体2110，结构2160，I/O接口2170和存储器控制器2180。
在至少一个实施例中，核心复合体2110包括但不限于核心2120(1)-2120(4)和L3高速缓存2130。在至少一个实施例中，核心复合体2110可以包括但不限于任意数量的核心2120以及任意数量和类型的高速缓存的任何组合。在至少一个实施例中，核心2120被配置为执行特定ISA的指令。在至少一个实施例中，每个核心2120是CPU核心。
在至少一个实施例中，每个核心2120包括但不限于获取/解码单元2122，整数执行引擎2124，浮点执行引擎2126和L2高速缓存2128。在至少一个实施例中，获取/解码单元2122获取指令，对这些指令进行解码，生成微操作，并将单独的微指令分派给整数执行引擎2124和浮点执行引擎2126。在至少一个实施例中，获取/解码单元2122可以同时分派一个微指令至整数执行引擎2124和另一微指令至浮点执行引擎2126。在至少一个实施例中，整数执行引擎2124执行不限于整数和存储器操作。在至少一个实施例中，浮点引擎2126执行不限于浮点和向量运算。在至少一个实施例中，获取-解码单元2122将微指令分派给单个执行引擎，该引擎代替整数执行引擎2124和浮点执行引擎2126两者。
在至少一个实施例中，每个核心2120(i)可以访问包括在核心2120(i)中的L2高速缓存2128(i)，其中i是表示核心2120的特定实例的整数。在至少一个实施例中，包括在核心复合体2110(j)中的每个核心2120经由包括在核心复合体2110(j)中的L3高速缓存2130(j)连接到核心复合体2110(j)中的其他核心2120，其中j是表示核心复合体2110的特定实例的整数。在至少一个实施例中，包括在核心复合体2110(j)中的核心2120可以访问包括在核心复合体2110(j)中的所有L3高速缓存2130(j)，其中j是表示核心复合体2110的特定实例的整数。在至少一个实施例中，L3高速缓存2130可以包括但不限于任意数量的切片。
在至少一个实施例中，结构2160是系统互连，其促进跨核心复合体2110(1)-2110(N)(其中N是大于零的整数)、I/O接口2170和存储器控制器2180的数据和控制传输。在至少一个实施例中，除了结构2160之外或代替结构2160，CPU 2100还可以包括但不限于任意数量和类型的系统互连，该结构2160促进跨可以在CPU 2100内部或外部的任意数量和类型的直接或间接链接的组件的数据和控制传输。在至少一个实施例中，I/O接口2170表示任意数量和类型的I/O接口(例如PCI，PCI-X，PCIe，GBE，USB等)。在至少一个实施例中，各种类型的外围设备耦合到I/O接口2170。在至少一个实施例中，耦合到I/O接口2170的外围设备可以包括但不限于显示器，键盘，鼠标，打印机，扫描仪，操纵杆或其他类型的游戏控制器、媒体记录设备、外部存储设备、网络接口卡等。
在至少一个实施例中，存储器控制器2180促进CPU 2100与系统存储器2190之间的数据传输。在至少一个实施例中，核心复合体2110和图形复合体2140共享系统存储器2190。在至少一个实施例中，CPU 2100实现存储器子系统，其包括但不限于任意数量和类型的存储器控制器2180和可以专用于一个组件或在多个组件之间共享的存储器设备。在至少一个实施例中，CPU 2100实现了高速缓存子系统，其包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存2128和L3高速缓存2130)，每个高速缓存存储器可以是组件私有的或在任意数量的组件(例如，核心2120和核心复合体2110)之间共享。
图22示出了根据至少一个实施例的示例性加速器集成切片2290。如本文所使用的，“切片”包括加速器集成电路的处理资源的指定部分。在至少一个实施例中，加速器集成电路代表多个图形加速模块种的多个图形处理引擎提供高速缓存管理、存储器访问、环境管理和中断管理服务。图形处理引擎可以各自包括单独的GPU。可选地，图形处理引擎可包括GPU内的不同类型的图形处理引擎，例如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和blit引擎。在至少一个实施例中，图形加速模块可以是具有多个图形处理引擎的GPU。在至少一个实施例中，图形处理引擎可以是集成在通用封装、线卡或芯片上的各个GPU。
系统存储器2214内的应用程序有效地址空间2282存储过程元素2283。在一个实施例中，响应于来自处理器2207上执行的应用程序2280的GPU调用2281而存储过程元素2283。过程元素2283包含对应应用程序2280的处理状态。包含在过程元素2283中的工作描述符(WD)2284可以是应用程序请求的单个作业或可能包含指向作业队列的指针。在至少一个实施例中，WD 2284是指向应用程序有效地址空间2282中的作业请求队列的指针。
图形加速模块2246和/或各个图形处理引擎可以由系统中的全部或部分过程共享。在至少一个实施例中，可以包括用于建立处理状态并将WD 2284发送到图形加速模块2246以在虚拟化环境中开始作业的基础设施。
在至少一个实施例中，专用过程编程模型是针对实现的。在该模型中，单个过程拥有图形加速模块2246或个体图形处理引擎。由于图形加速模块2246由单个过程拥有，因此管理程序为拥有的分区初始化加速器集成电路，并且当分配图形加速模块2246时操作系统对加速器集成电路进行初始化以用于拥有的分区。
在操作中，加速器集成切片2290中的WD获取单元2291获取下一个WD 2284，其中包括要由图形加速模块2246的一个或更多个图形处理引擎完成的工作的指示。来自WD 2284的数据可以存储在寄存器2245被存储器管理单元(MMU)2239、中断管理电路2247和/或环境管理电路2248使用，如图所示。例如，MMU 2239的一个实施例包括用于访问OS虚拟地址空间2285内的段/页表2286的段/页面漫游电路。中断管理电路2247可以处理从图形加速模块2246接收到的中断事件(INT)2292。当执行图形操作时，由图形处理引擎产生的有效地址2293由MMU 2239转换为实际地址。
在一个实施例中，为每个图形处理引擎和/或图形加速模块2246复制相同的寄存器组2245，并且可以由系统管理程序或操作系统来初始化。这些复制的寄存器中的每一个都可以包含在加速器集成切片2290中。表1中显示了可由管理程序初始化的示例性寄存器。
表1–管理程序初始化的寄存器
| 1 | 切片控制寄存器 |
| 2 | 实地址(RA)计划的处理区域指针 |
| 3 | 授权掩码覆盖寄存器 |
| 4 | 中断向量表输入偏移 |
| 5 | 中断向量表入口限制 |
| 6 | 状态寄存器 |
| 7 | 逻辑分区ID |
| 8 | 实地址(RA)管理程序加速器利用率记录指针 |
| 9 | 存储描述寄存器 |
表2中示出了可以由操作系统初始化的示例性寄存器。
表2–操作系统初始化寄存器
| 1 | 过程和线程识别 |
| 2 | 有效地址(EA)环境保存/还原指针 |
| 3 | 虚拟地址(VA)加速器利用率记录指针 |
| 4 | 虚拟地址(VA)存储分段表指针 |
| 5 | 权威面具 |
| 6 | 工作描述符 |
在一个实施例中，每个WD 2284特定于特定的图形加速模块2246和/或特定图形处理引擎。它包含图形处理引擎进行工作或工作所需的所有信息，或者它可以是指向存储器位置的指针，其中应用程序建立了要完成的工作的命令队列。
图23A-23B示出了根据本文至少一个实施例的示例性图形处理器。在至少一个实施例中，任何示例性图形处理器可以使用一个或更多个IP核心来制造。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。在至少一个实施例中，示例性图形处理器用于SoC内。
图23A示出了根据至少一个实施例的SoC集成电路的示例性图形处理器2310，其可以使用一个或更多个IP核心来制造。图23B示出了根据至少一个实施例的SoC集成电路的的附加示例性图形处理器2340，其可以使用一个或更多个IP核心来制造。在至少一个实施例中，图23A的图形处理器2310是低功耗图形处理器核心。在至少一个实施例中，图23B的图形处理器2340是更高性能的图形处理器核心。在至少一个实施例中，每个图形处理器2310、2340可以是图18的图形处理器1810的变体。
在至少一个实施例中，图形处理器2310包括顶点处理器2305和一个或更多个片段处理器2315A-2315N(例如2315A、2315B、2315C、2315D至2315N-1和2315N)。在至少一个实施例中，图形处理器2310可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器2305被优化以执行针对顶点着色器程序的操作，而一个或更多个片段处理器2315A-2315N执行片段(例如，像素)着色操作用于片段或像素或着色器程序。在至少一个实施例中，顶点处理器2305执行3D图形管线的顶点处理阶段并生成图元和顶点数据。在至少一个实施例中，片段处理器2315A-2315N使用由顶点处理器2305生成的图元和顶点数据来生成在显示设备上显示的帧缓冲区。在至少一个实施例中，片段处理器2315A-2315N被优化以执行如在OpenGL API中所提供的片段着色器程序，其可以用于执行与在Direct 3D API中所提供的像素着色器程序类似的操作。
在至少一个实施例中，图形处理器2310附加地包括一个或更多个MMU2320A-2320B、高速缓存2325A-2325B和电路互连2330A-2330B。在至少一个实施例中，一个或更多个MMU 2320A-2320B提供用于图形处理器2310的虚拟到物理地址的映射，包括用于顶点处理器2305和/或片段处理器2315A-2315N，其可以引用存储在存储器中的顶点或图像/纹理数据，除了存储在一个或更多个高速缓存2325A-2325B中的顶点或图像/纹理数据之外。在至少一个实施例中，一个或更多个MMU 2320A-2320B可以与系统内的其他MMU同步，包括与图18的一个或更多个应用处理器1805、图像处理器1815和/或视频处理器1820相关联的一个或更多个MMU，使得每个处理器1805-1820可以参与共享或统一的虚拟存储器系统。在至少一个实施例中，一个或更多个电路互连2330A-2330B使图形处理器2310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核心相连接。
在至少一个实施例中，图形处理器2340包括图23A的图形处理器2310的一个或更多个MMU 2320A-2320B、高速缓存2325A-2325B和电路互连2330A-2330B。在至少一个实施例中，图形处理器2340包括一个或更多个着色器核心2355A-2355N(例如，2355A、2355B、2355C、2355D、2355E、2355F、至2355N-1和2355N)，其提供了统一的着色器核心架构，其中单个核心或类型或核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。在至少一个实施例中，多个着色器核心可以变化。在至少一个实施例中，图形处理器2340包括核心间任务管理器2345，其充当线程分派器以将执行线程分派给一个或更多个着色器核心2355A-2355N和分块单元2358，以加速基于图块渲染的分块操作，其中在图像空间中细分了场景的渲染操作，例如，以利用场景内的局部空间一致性或优化内部缓存的使用。
图24A示出了根据至少一个实施例的图形核心2400。在至少一个实施例中，图形核心2400可以包括在图18的图形处理器1810内。在至少一个实施例中，图形核心2400可以是图23B中统一的着色器核心2355A-2355N。在至少一个实施例中，图形核心2400包括共享指令高速缓存2402、纹理单元2418和高速缓存/共享存储器2420，它们是图形核心2400内的执行资源所共有的。在至少一个实施例中，图形核心2400可以包括多个切片(slice)2401A-2401N或每个核心的分区，图形处理器可以包括图形核心2400的多个实例。切片2401A-2401N可以包括支持逻辑，该支持逻辑包括本地指令高速缓存2404A-2404N、线程调度器2406A-2406N、线程分派器2408A-2408N和一组寄存器2410A-2410N。在至少一个实施例中，切片2401A-2401N可以包括一组附加功能单元(AFU)2412A-2412N、浮点单元(FPU)2414A-2414N、整数算术逻辑单元(ALU)2416A-2416N、地址计算单元(ACU)2413A-2413N、双精度浮点单元(DPFPU)2415A-2415N和矩阵处理单元(MPU)2417A-2417N。
在一个实施例中，FPU 2414A-2414N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 2415A-2415N可以执行双精度(64位)浮点运算点操作。在至少一个实施例中，ALU 2416A-2416N可以以8位、16位和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。在至少一个实施例中，MPU 2417A-2417N还可被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。在至少一个实施例中，MPU 2417-2417N可以执行各种矩阵操作以加速CUDA程序，包括使得能够支持加速的通用矩阵到矩阵乘法(GEMM)。在至少一个实施例中，AFU 2412A-2412N可以执行浮点数或整数单元不支持的附加逻辑运算，包括三角运算(例如，Sine、Cosine等)。
图24B示出了在至少一个实施例中的通用图形处理单元(GPGPU)2430。在至少一个实施例中，GPGPU 2430是高度并行的并且适合于部署在多芯片模块上。在至少一个实施例中，GPGPU2430可以被配置为使得高度并行的计算操作能够由GPU阵列来执行。在至少一个实施例中，GPGPU 2430可以直接链路到GPGPU 2430的其他实例，以创建多GPU集群以提高用于CUDA程序的执行时间。在至少一个实施例中，GPGPU 2430包括主机接口2432以实现与主机处理器的连接。在至少一个实施例中，主机接口2432是PCIe接口。在至少一个实施例中，主机接口2432可以是厂商专用的通信接口或通信结构。在至少一个实施例中，GPGPU 2430从主机处理器接收命令，并使用全局调度器2434将与那些命令相关联的执行线程分派给一组计算集群2436A-2436H。在至少一个实施例中，计算集群2436A-2436H共享高速缓存存储器2438。在至少一个实施例中，高速缓存存储器2438可以用作计算集群2436A-2436H内的高速缓存存储器的高级高速缓存。
在至少一个实施例中，GPGPU 2430包括经由一组存储器控制器2442A-2442B与计算集群2436A-2436H耦合的存储器2444A-2444B。在至少一个实施例中，存储器2444A-2444B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。
在至少一个实施例中，计算集群2436A-2436H各自包括一组图形核心，诸如图24A的图形核心2400，其可以包括多种类型的整数和浮点逻辑单元，可以以各种精度执行计算操作，包括适合与CUDA程序相关的计算。例如，在至少一个实施例中，每个计算集群2436A-2436H中的浮点单元的至少一个子集可以配置为执行16位或32位浮点运算，而不同的浮点单元的子集可以配置为执行64位浮点运算。
在至少一个实施例中，GPGPU 2430的多个实例可以被配置为操作为计算集群。计算集群2436A-2436H可以实现用于同步和数据交换的任何技术上可行的通信技术。在至少一个实施例中，GPGPU 2430的多个实例通过主机接口2432进行通信。在至少一个实施例中，GPGPU 2430包括I/O集线器2439，其将GPGPU 2430与GPU链路2440耦合，使得能够直接连接至GPGPU2430的其他的实例。在至少一个实施例中，GPU链路2440耦合到专用GPU到GPU桥接器，其使得能够在GPGPU 2430的多个实例之间进行通信和同步。在至少一个实施例中，GPU链路2440与高速互连耦合，以向其他GPGPU或并行处理器发送和接收数据。在至少一个实施例中，GPGPU2430的多个实例位于单独的数据处理系统中，并经由可经由主机接口2432访问的网络设备进行通信。在至少一个实施例中，GPU链路2440可被配置为能够连接到主机处理器，附加或替代主机接口2432。在至少一个实施例中，GPGPU 2430可以配置为执行CUDA程序。
图25A示出了根据至少一个实施例的并行处理器2500。在至少一个实施例中，并行处理器2500的各种组件可以使用一个或更多个集成电路设备来实现，例如可编程处理器、专用集成电路(ASIC)或FPGA。
在至少一个实施例中，并行处理器2500包括并行处理单元2502。在至少一个实施例中，并行处理单元2502包括I/O单元2504，其使得能够与其他设备进行通信，包括并行处理单元2502的其他实例。在至少一个实施例中，I/O单元2504可以直接连接到其他设备。在至少一个实施例中，I/O单元2504通过使用集线器或交换机接口(例如，存储器集线器2505)与其他设备连接。在至少一个实施例中，存储器集线器2505与I/O单元2504之间的连接形成通信链路。在至少一个实施例中，I/O单元2504与主机接口2506和存储器交叉开关2516连接，其中主机接口2506接收用于执行处理操作的命令，而存储器交叉开关2516接收用于执行存储器操作的命令。
在至少一个实施例中，当主机接口2506经由I/O单元2504接收命令缓冲区时，主机接口2506可以引导工作操作以执行那些命令到前端2508。在至少一个实施例中，前端2508与调度器2510耦合，调度器2510配置成将命令或其他工作项分配给处理阵列2512。在至少一个实施例中，调度器2510确保在将任务分配给处理阵列2512中的处理阵列2512之前，处理阵列2512被正确地配置并且处于有效状态。在至少一个实施例中，调度器2510通过在微控制器上执行的固件逻辑来实现。在至少一个实施例中，微控制器实现的调度器2510可配置成以粗粒度和细粒度执行复杂的调度和工作分配操作，从而实现对在处理阵列2512上执行的线程的快速抢占和环境切换。在至少一个实施例中，主机软件可以证明用于通过多个图形处理门铃之一在处理阵列2512上进行调度的工作负载。在至少一个实施例中，工作负载然后可以由包括调度器2510的微控制器内的调度器2510逻辑在处理阵列2512上自动分配。
在至少一个实施例中，处理阵列2512可以包括多达“N”个处理集群(例如，集群2514A、集群2514B到集群2514N)。在至少一个实施例中，处理阵列2512的每个集群2514A-2514N可以执行大量同时发生线程。在至少一个实施例中，调度器2510可以使用各种调度和/或工作分配算法将工作分配给处理阵列2512的集群2514A-2514N，其可以根据每种程序或计算类型产生的工作负载而变化。在至少一个实施例中，调度可以由调度器2510动态地处理，或者可以在配置为由处理阵列2512执行的程序逻辑的编译期间部分地由编译器逻辑来辅助。在至少一个实施例中，可将处理阵列2512的不同的集群2514A-2514N分配用于处理不同类型的程序或用于执行不同类型的计算。
在至少一个实施例中，处理阵列2512可以配置成执行各种类型的并行处理操作。在至少一个实施例中，处理阵列2512配置成执行通用并行计算操作。例如，在至少一个实施例中，处理阵列2512可以包括执行处理任务的逻辑，该处理任务包括对视频和/或音频数据的过滤，执行建模操作，包括物理操作以及执行数据转换。
在至少一个实施例中，处理阵列2512配置成执行并行图形处理操作。在至少一个实施例中，处理阵列2512可以包括附加逻辑以支持这种图形处理操作的执行，包括但不限于执行纹理操作的纹理采样逻辑，以及镶嵌逻辑和其他顶点处理逻辑。在至少一个实施例中，处理阵列2512可以配置成执行与图形处理有关的着色器程序，例如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。在至少一个实施例中，并行处理单元2502可以经由I/O单元2504从系统存储器传送数据以进行处理。在至少一个实施例中，在处理期间，可以在处理期间将传送的数据存储到片上存储器(例如，并行处理器存储器2522)，然后将其写回到系统存储器。
在至少一个实施例中，当并行处理单元2502用于执行图形处理时，调度器2510可以配置成将处理工作负载划分为近似相等大小的任务，以更好地将图形处理操作分配给处理阵列2512的多个集群2514A-2514N。在至少一个实施例中，处理阵列2512的部分可以配置成执行不同类型的处理。例如，在至少一个实施例中，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空间操作，以生成用于显示的渲染图像。在至少一个实施例中，可以将由集群2514A-2514N中的一个或更多个产生的中间数据存储在缓冲区中，以允许在集群2514A-2514N之间传输中间数据以进行进一步处理。
在至少一个实施例中，处理阵列2512可以经由调度器2510接收要执行的处理任务，该调度器2510从前端2508接收定义处理任务的命令。在至少一个实施例中，处理任务可以包括要被处理的数据的索引，例如可以包括表面(补丁)数据、原始数据、顶点数据和/或像素数据，以及状态参数和定义如何处理数据的命令(例如，要执行什么程序)。在至少一个实施例中，调度器2510可以配置成获取与任务相对应的索引，或者可以从前端2508接收索引。在至少一个实施例中，前端2508可以配置成确保在启动由传入命令缓冲区(例如，批缓冲区(batch-buffer)、推送缓冲区等)指定的工作负载之前，处理阵列2512配置成有效状态。
在至少一个实施例中，并行处理单元2502的一个或更多个实例中的每一个可以与并行处理器存储器2522耦合。在至少一个实施例中，可以经由存储器交叉开关2516访问并行处理器存储器2522，所述存储器交叉开关2516可以接收来自处理阵列2512以及I/O单元2504的存储器请求。在至少一个实施例中，存储器交叉开关2516可以经由存储器接口2518访问并行处理器存储器2522。在至少一个实施例中，存储器接口2518可以包括多个分区单元(例如，分区单元2520A、分区单元2520B到分区单元2520N)，其可各自耦合至并行处理器存储器2522的一部分(例如，存储器单元)。在至少一个实施例中，多个分区单元2520A-2520N为配置为等于存储器单元的数量，使得第一分区单元2520A具有对应的第一存储器单元2524A，第二分区单元2520B具有对应的存储器单元2524B，第N分区单元2520N具有对应的第N存储器单元2524N。在至少一个实施例中，分区单元2520A-2520N的数量可以不等于存储器设备的数量。
在至少一个实施例中，存储器单元2524A-2524N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在至少一个实施例中，存储器单元2524A-2524N还可包括3D堆叠存储器，包括但不限于高带宽存储器(HBM)。在至少一个实施例中，可以跨存储器单元2524A-2524N来存储诸如帧缓冲区或纹理映射的渲染目标，从而允许分区单元2520A-2520N并行地写入每个渲染目标的部分，以有效地使用并行处理器存储器2522的可用带宽。在至少一个实施例中，可以排除并行处理器存储器2522的本地实例，以有利于利用系统存储器与本地高速缓存存储器结合的统一存储器设计。
在至少一个实施例中，处理阵列2512的集群2514A-2514N中的任何一个都可以处理将被写入并行处理器存储器2522内的任何存储器单元2524A-2524N中的数据。在至少一个实施例中，存储器交叉开关2516可以配置为将每个集群2514A-2514N的输出传输到任何分区单元2520A-2520N或另一个集群2514A-2514N，集群2514A-2514N可以对输出执行其他处理操作。在至少一个实施例中，每个集群2514A-2514N可以通过存储器交叉开关2516与存储器接口2518通信，以从各种外部存储设备读取或写入各种外部存储设备。在至少一个实施例中，存储器交叉开关2516具有到存储器接口2518的连接以与I/O单元2504通信，以及到并行处理器存储器2522的本地实例的连接，从而使不同处理集群2514A-2514N内的处理单元与系统存储器或不是并行处理单元2502本地的其他存储器进行通信。在至少一个实施例中，存储器交叉开关2516可以使用虚拟通道来分离集群2514A-2514N和分区单元2520A-2520N之间的业务流。
在至少一个实施例中，可以在单个插入卡上提供并行处理单元2502的多个实例，或者可以将多个插入卡互连。在至少一个实施例中，并行处理单元2502的不同实例可以配置成相互操作，即使不同实例具有不同数量的处理核心，不同数量的本地并行处理器存储器和/或其他配置差异。例如，在至少一个实施例中，并行处理单元2502的一些实例可以包括相对于其他实例而言更高精度的浮点单元。在至少一个实施例中，结合并行处理单元2502或并行处理器2500的一个或更多个实例的系统可以以各种配置和形式因素来实现，包括但不限于台式机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏机和/或嵌入式系统。
图25B示出了根据至少一个实施例的处理集群2594。在至少一个实施例中，处理集群2594被包括在并行处理单元内。在至少一个实施例中，处理集群2594是图25的处理集群2514A-2514N之一的实例。在至少一个实施例中，处理集群2594可以配置成并行执行许多线程，其中术语“线程”是指在特定的一组输入数据上执行的特定程序的实例。在至少一个实施例中，单指令多数据(SIMD)指令发布技术用于支持大量线程的并行执行而无需提供多个独立的指令单元。在至少一个实施例中，使用单指令多线程(SIMT)技术来支持并行执行大量一般同步的线程，这使用了公共指令单元，该公共指令单元配置成向每个处理集群2594内的一组处理引擎发出指令。
在至少一个实施例中，可以通过将处理任务分配给SIMT并行处理器的管线管理器2532来控制处理集群2594的操作。在至少一个实施例中，管线管理器2532从图25的调度器2510接收指令，通过图形多处理器2534和/或纹理单元2536管理这些指令的执行。在至少一个实施例中，图形多处理器2534是SIMT并行处理器的示例性实例。然而，在至少一个实施例中，处理集群2594内可以包括不同架构的各种类型的SIMT并行处理器。在至少一个实施例中，在处理集群2594内可以包括图形多处理器2534的一个或更多个实例。在至少一个实施例中，图形多处理器2534可以处理数据，并且数据交叉开关2540可以用于将处理后的数据分发到多个可能的目的(包括其他着色器单元)地之一。在至少一个实施例中，管线管理器2532可以通过指定要经由数据交叉开关2540分配的处理后的数据的目的地来促进处理后的数据的分配。
在至少一个实施例中，处理集群2594内的每个图形多处理器2534可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、加载存储单元(LSU)等)。在至少一个实施例中，可以以管线方式配置功能执行逻辑，其中可以在先前的指令完成之前发出新的指令。在至少一个实施例中，功能执行逻辑支持多种运算，包括整数和浮点算术、比较操作、布尔运算、移位和各种代数函数的计算。在至少一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。
在至少一个实施例中，传送到处理集群2594的指令构成线程。在至少一个实施例中，跨一组并行处理引擎执行的一组线程是线程组。在至少一个实施例中，线程组在不同的输入数据上执行程序。在至少一个实施例中，线程组内的每个线程可被分配给图形多处理器2534内的不同处理引擎。在至少一个实施例中，线程组可包括比图形多处理器2534内的多个处理引擎更少的线程。在至少一个实施例中，当线程组包括的线程数少于处理引擎的数量时，一个或更多个处理引擎在正在处理该线程组的循环期间可能是空闲的。在至少一个实施例中，线程组还可以包括比图形多处理器2534内的多个处理引擎更多的线程。在至少一个实施例中，当线程组包括比图形多处理器2534内的处理引擎的数量更多的线程时，可以在连续的时钟周期内执行处理。在至少一个实施例中，可以在图形多处理器2534上同时地执行多个线程组。
在至少一个实施例中，图形多处理器2534包括内部高速缓存存储器，以执行加载和存储操作。在至少一个实施例中，图形多处理器2534可以放弃内部高速缓存并使用处理集群2594内的高速缓存存储器(例如，L1高速缓存2548)。在至少一个实施例中，每个图形多处理器2534还可以访问分区单元(例如，图25A的分区单元2520A-2520N)内的L2高速缓存，这些分区单元在所有处理集群2594之间共享并且可以用于在线程之间传输数据。在至少一个实施例中，图形多处理器2534还可以访问片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或更多个。在至少一个实施例中，并行处理单元2502外部的任何存储器都可以用作全局存储器。在至少一个实施例中，处理集群2594包括图形多处理器2534的多个实例，它们可以共享可以存储在L1高速缓存2548中的公共指令和数据。
在至少一个实施例中，每个处理集群2594可以包括配置成将虚拟地址映射为物理地址的MMU 2545。在至少一个实施例中，MMU 2545的一个或更多个实例可以驻留在图25的存储器接口2518内。在至少一个实施例中，MMU 2545包括一组页表条目(PTE)，其用于将虚拟地址映射到图块(谈论有关图块的更多信息)的物理地址以及可选地映射到高速缓存行索引。在至少一个实施例中，MMU 2545可以包括地址转换后备缓冲区(TLB)或可以驻留在图形多处理器2534或L1高速缓存2548或处理集群2594内的高速缓存。在至少一个实施例中，处理物理地址以分配表面数据访问局部性，以便在分区单元之间进行有效的请求交织。在至少一个实施例中，高速缓存行索引可以用于确定对高速缓存线的请求是命中还是未命中。
在至少一个实施例中，可以配置处理集群2594，使得每个图形多处理器2534耦合到纹理单元2536，以执行纹理映射操作，例如，可以涉及确定纹理样本位置、读取纹理数据以及过滤纹理数据。在至少一个实施例中，根据需要从内部纹理L1高速缓存(未示出)或从图形多处理器2534内的L1高速缓存中读取纹理数据，并从L2高速缓存、本地并行处理器存储器或系统存储器中获取纹理数据。在至少一个实施例中，每个图形多处理器2534将处理后的任务输出到数据交叉开关2540，以将处理后的任务提供给另一处理集群2594以进行进一步处理或将处理后的任务存储在L2高速缓存、本地并行处理器存储器、或经由存储器交叉开关2516的系统存储器中。在至少一个实施例中，光栅前操作单元(preROP)2542配置成从图形多处理器2534接收数据，将数据引导至ROP单元，该ROP单元可以与本文所述的分区单元(例如，图25的分区单元2520A-2520N)一起定位。在至少一个实施例中，PreROP 2542单元可以执行用于颜色混合的优化、组织像素颜色数据以及执行地址转换。
图25C示出了根据至少一个实施例的图形多处理器2596。在至少一个实施例中，图形多处理器2596是图25B的图形多处理器2534。在至少一个实施例中，图形多处理器2596与处理集群2594的管线管理器2532耦合。在至少一个实施例中，图形多处理器2596具有执行管线，该执行管线包括但不限于指令高速缓存2552、指令单元2554、地址映射单元2556、寄存器文件2558、一个或更多个GPGPU核心2562和一个或更多个LSU 2566。GPGPU核心2562和LSU 2566与高速缓存存储器2572和共享存储器2570通过存储器和高速缓存互连2568耦合。
在至少一个实施例中，指令高速缓存2552从管线管理器2532接收要执行的指令流。在至少一个实施例中，将指令高速缓存在指令高速缓存2552中并将其分派以供指令单元2554执行。在一个实施例中，指令单元2554可以分派指令作为线程组(例如，线程束)，将线程组的每个线程分配给GPGPU核心2562内的不同执行单元。在至少一个实施例中，指令可以通过在统一地址空间内指定地址来访问任何本地、共享或全局地址空间。在至少一个实施例中，地址映射单元2556可以用于将统一地址空间中的地址转换成可以由LSU 2566访问的不同的存储器地址。
在至少一个实施例中，寄存器文件2558为图形多处理器2596的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件2558为连接到图形多处理器2596的功能单元(例如，GPGPU核心2562、LSU 2566)的数据路径的操作数提供了临时存储。在至少一个实施例中，在每个功能单元之间划分寄存器文件2558，使得为每个功能单元分配寄存器文件2558的专用部分。在至少一个实施例中，寄存器文件2558在图形多处理器2596正在执行的不同线程组之间划分。
在至少一个实施例中，GPGPU核心2562可以各自包括用于执行图形多处理器2596的指令的FPU和/或ALU。GPGPU核心2562在架构上可以相似或架构可能有所不同。在至少一个实施例中，GPGPU核心2562的第一部分包括单精度FPU和整数ALU，而GPGPU核心的第二部分包括双精度FPU。在至少一个实施例中，FPU可以实现用于浮点算法的IEEE 754-2008标准或启用可变精度浮点算法。在至少一个实施例中，图形多处理器2596可以另外包括一个或更多个固定功能或特殊功能单元，以执行特定功能，诸如复制矩形或像素混合操作。在至少一个实施例中，GPGPU核心2562中的一个或更多个也可以包括固定或特殊功能逻辑。
在至少一个实施例中，GPGPU核心2562包括能够对多组数据执行单个指令的SIMD逻辑。在至少一个实施例中，GPGPU核心2562可以物理地执行SIMD4、SIMD8和SIMD16指令，并且在逻辑上执行SIMD1、SIMD2和SIMD32指令。在至少一个实施例中，用于GPGPU核心2562的SIMD指令可以在编译时由着色器编译器生成，或者在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。在至少一个实施例中，可以通过单个SIMD指令来执行为SIMT执行模型配置的程序的多个线程。例如，在至少一个实施例中，可以通过单个SIMD8逻辑单元并行执行执行相同或相似操作的八个SIMT线程。
在至少一个实施例中，存储器和高速缓存互连2568是将图形多处理器2596的每个功能单元连接到寄存器文件2558和共享存储器2570的互连网络。在至少一个实施例中，存储器和高速缓存互连2568是交叉开关互连，其允许LSU 2566在共享存储器2570和寄存器文件2558之间实现加载和存储操作。在至少一个实施例中，寄存器文件2558可以以与GPGPU核心2562相同的频率操作，从而在GPGPU核心2562和寄存器文件2558之间进行数据传输的延迟非常低。在至少一个实施例中，共享存储器2570可以用于启用在图形多处理器2596内的功能单元上执行的线程之间的通信。在至少一个实施例中，高速缓存存储器2572可以用作例如数据高速缓存，以高速缓存在功能单元和纹理单元2536之间通信的纹理数据。在至少一个实施例中，共享存储器2570也可以用作程序管理的高速缓存。在至少一个实施例中，除了存储在高速缓存存储器2572中的自动高速缓存的数据之外，在GPGPU核心2562上执行的线程还可以以编程方式将数据存储在共享存储器中。
在至少一个实施例中，如本文所述的并行处理器或GPGPU通信地耦合到主机/处理器核心，以加速图形操作、机器学习操作、图案分析操作以及各种通用GPU(GPGPU)功能。在至少一个实施例中，GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合到主机处理器/核心。在至少一个实施例中，GPU可以与核心集成在相同的封装或芯片上，并通过内部处理器总线/互连(即，封装或芯片的内部)通信地耦合到核心。在至少一个实施例中，不管GPU连接的方式如何，处理器核心可以以WD包含的命令/指令序列的形式向GPU分配工作。在至少一个实施例中，GPU然后使用专用电路/逻辑来有效地处理这些命令/指令。
图26示出了根据至少一个实施例的图形处理器2600。在至少一个实施例中，图形处理器2600包括环形互连2602、管线前端2604、媒体引擎2637和图形核心2680A-2680N。在至少一个实施例中，环形互连2602将图形处理器2600耦合到其他处理单元，包括其他图形处理器或一个或更多个通用处理器核心。在至少一个实施例中，图形处理器2600是集成在多核心处理系统内的许多处理器之一。
在至少一个实施例中，图形处理器2600经由环形互连2602接收多批命令。在至少一个实施例中，输入命令由管线前端2604中的命令流转化器2603解释。在至少一个实施例中，图形处理器2600包括可缩放执行逻辑，以经由图形核心2680A-2680N执行3D几何处理和媒体处理。在至少一个实施例中，对于3D几何处理命令，命令流转化器2603将命令提供给几何管线2636。在至少一个实施例中，对于至少一些媒体处理命令，命令流转化器2603将命令提供给视频前端2634，其与媒体引擎2637耦合。在至少一个实施例中，媒体引擎2637包括用于视频和图像后处理的视频质量引擎(VQE)2630，以及用于提供硬件加速媒体数据编码和解码的多格式编码/解码(MFX)2633引擎。在至少一个实施例中，几何管线2636和媒体引擎2637各自生成用于由至少一个图形核心2680A提供的线程执行资源的执行线程。
在至少一个实施例中，图形处理器2600包括以模块化图形核心2680A-2680N(有时称为核心切片)为特征的可缩放线程执行资源，每个模块核心具有多个子核心2650A-2650N、2660A-2660N(有时称为核心子切片)。在至少一个实施例中，图形处理器2600可以具有任意数量的图形核心2680A至2680N。在至少一个实施例中，图形处理器2600包括具有至少第一子核心2650A和第二子核心2660A的图形核心2680A。在至少一个实施例中，图形处理器2600是具有单个子核心(例如2650A)的低功率处理器。在至少一个实施例中，图形处理器2600包括多个图形核心2680A-2680N，每个图形核心包括一组第一子核心2650A-2650N和一组第二子核心2660A-2660N。在至少一个实施例中，第一子核心2650A-2650N中的每个子核心至少包括第一组执行单元(EU)2652A-2652N和媒体/纹理采样器2654A-2654N。在至少一个实施例中，第二子核心2660A-2660N中的每个子核心至少包括第二组执行单元2662A-2662N和采样器2664A-2664N。在至少一个实施例中，每个子核心2650A-2650N、2660A-2660N共享一组共享资源2670A-2670N。在至少一个实施例中，共享资源包括共享高速缓冲存储器和像素操作逻辑。
图27示出了根据至少一个实施例的用于处理器2700。在至少一个实施例中，处理器2700可以包括但不限于执行指令的逻辑电路。在至少一个实施例中，处理器2700可以执行指令，包括x86指令、ARM指令、用于ASIC的专用指令等。在至少一个实施例中，处理器2710可以包括用于存储封装数据的寄存器，例如作为加利福尼亚州圣克拉拉市英特尔公司采用MMX技术启用的微处理器中的64位宽MMXTM寄存器。在至少一个实施例中，整数和浮点数形式可用的MMX寄存器可以与封装的数据元素一起运行，所述封装的数据元素伴随SIMD和流式SIMD扩展(“SSE”)指令。在至少一个实施例中，与SSE2、SSE3、SSE4、AVX或更高版本(一般称为“SSEx”)技术有关的128位宽XMM寄存器可以保存此类封装数据操作数。在至少一个实施例中，处理器2710可以执行指令以加速CUAD程序。
在至少一个实施例中，处理器2700包括有序前端(“前端”)2701，以提取要执行的指令并准备稍后在处理器管线中使用的指令。在至少一个实施例中，前端2701可以包括几个单元。在至少一个实施例中，指令预取器2726从存储器中获取指令并将指令提供给指令解码器2728，指令解码器2728又对指令进行解码或解释。例如，在至少一个实施例中，指令解码器2728将接收到的指令解码用于执行的所谓的“微指令”或“微操作”(也称为“微操作”或“微指令”)的一个或更多个操作。在至少一个实施例中，指令解码器2728将指令解析为操作码以及相应的数据和控制字段，其可以由微架构用来使用以执行操作。在至少一个实施例中，跟踪高速缓存2730可以将解码的微指令组装成微指令队列2734中的程序排序的序列或追踪以供执行。在至少一个实施例中，当追踪高速缓存2730遇到复杂指令时，微码ROM2732提供完成操作所需的微指令。
在至少一个实施例中，可以将一些指令转换成单个微操作，而另一些指令则需要几个微操作来完成全部操作。在至少一个实施例中，如果需要多于四个的微指令来完成一条指令，则指令解码器2728可以访问微码ROM 2732以执行指令。在至少一个实施例中，可以将指令解码为少量的微指令以在指令解码器2728处进行处理。在至少一个实施例中，如果需要多个微指令完成操作，则可以将指令存储在微码ROM 2732中。在至少一个实施例中，追踪高速缓存器2730参考入口点可编程逻辑阵列(“PLA”)以确定正确的微指令指针，用于根据至少一个实施例从微码ROM 2732读取微码序列以完成一个或更多个指令。在至少一个实施例中，在微码ROM 2732完成对指令的微操作排序之后，机器的前端2701可以恢复从追踪高速缓存2730获取微操作。
在至少一个实施例中，乱序执行引擎(“乱序引擎”)2703可以准备用于执行的指令。在至少一个实施例中，乱序执行逻辑具有多个缓冲区，以使指令流平滑并重新排序，以在指令沿管线下降并被调度执行时优化性能。乱序执行引擎2703包括但不限于分配器/寄存器重命名器2740、存储器微指令队列2742、整数/浮点微指令队列2744、存储器调度器2746、快速调度器2702、慢速/通用浮点调度器(“慢速/通用FP调度器”)2704和简单浮点调度器(“简单FP调度器”)2706。在至少一个实施例中，快速调度器2702、慢速/通用浮点调度器2704和简单浮点调度器2706也统称为“微指令调度器2702、2704、2706”。分配器/寄存器重命名器2740分配每个微指令按顺序执行所需要的机器缓冲区和资源。在至少一个实施例中，分配器/寄存器重命名器2740将逻辑寄存器重命名为寄存器文件中的条目。在至少一个实施例中，分配器/寄存器重命名器2740还为两个微指令队列之一中的每个微指令分配条目，存储器微指令队列2742用于存储器操作和整数/浮点微指令队列2744用于非存储器操作，在存储器调度器2746和微指令调度器2702、2704、2706的前面。在至少一个实施例中，微指令调度器2702、2704、2706基于它们的从属输入寄存器操作数源的就绪性和需要完成的执行资源微指令的可用性来确定何时准备好执行微指令。在至少一个实施例中，至少一个实施例的快速调度器2702可以在主时钟周期的每个一半上调度，而慢速/通用浮点调度器2704和简单浮点调度器2706可以在每个主处理器时钟周期调度一次。在至少一个实施例中，微指令调度器2702、2704、2706对调度端口进行仲裁，以调度用于执行的微指令。
在至少一个实施例中，执行块2711包括但不限于整数寄存器文件/支路网络2708、浮点寄存器文件/支路网络(“FP寄存器文件/支路网络”)2710、地址生成单元(“AGU”)2712和2714、快速算术逻辑单元(“快速ALU”)2716和2718、慢速ALU2720、浮点ALU(“FP”)2722和浮点移动单元(“FP移动”)2724。在至少一个实施例中，整数寄存器文件/支路网络2708和浮点寄存器文件/旁路网络2710在本文中也称为“寄存器文件2708、2710”。在至少一个实施例中，AGUS2712和2714、快速ALU 2716和2718、慢速ALU 2720、浮点ALU 2722和浮点移动单元2724在本文中也称为“执行单元2712、2714、2716、2718、2720、2722和2724”。在至少一个实施例中，执行框可以包括但不限于任意数量(包括零)和类型的寄存器文件、支路网络、地址生成单元和执行单元(以任何组合)。
在至少一个实施例中，寄存器文件2708、2710可以布置在微指令调度器2702、2704、2706与执行单元2712、2714、2716、2718、2720、2722和2724之间。在至少一个实施例中，整数寄存器文件/支路网络2708执行整数运算。在至少一个实施例中，浮点寄存器文件/支路网络2710执行浮点操作。在至少一个实施例中，寄存器文件2708、2710中的每一个可以包括但不限于支路网络，该支路网络可以绕过或转发尚未写入寄存器文件中的刚刚完成的结果到新的从属对象。在至少一个实施例中，寄存器文件2708、2710可以彼此通信数据。在至少一个实施例中，整数寄存器文件/支路网络2708可以包括但不限于两个单独的寄存器文件、一个寄存器文件用于低阶32位数据，第二寄存器文件用于高阶32位数据。在至少一个实施例中，浮点寄存器文件/支路网络2710可以包括但不限于128位宽的条目，因为浮点指令通常具有宽度为64至128位的操作数。
在至少一个实施例中，执行单元2712、2714、2716、2718、2720、2722、2724可以执行指令。在至少一个实施例中，寄存器文件2708、2710存储微指令需要执行的整数和浮点数据操作数值。在至少一个实施例中，处理器2700可以包括但不限于任意数量的执行单元2712、2714、2716、2718、2720、2722、2724及其组合。在至少一个实施例中，浮点ALU 2722和浮点移动单元2724，可以执行浮点、MMX、SIMD、AVX和SSE或其他操作，包括专门的机器学习指令。在至少一个实施例中，浮点ALU 2722可以包括但不限于64位乘64位浮点除法器，以执行除法、平方根和余数微操作。在至少一个实施例中，可以用浮点硬件来处理涉及浮点值的指令。在至少一个实施例中，可以将ALU操作传递给快速ALU 2716、2718。在至少一个实施例中，快速ALUS2716、2718可以以半个时钟周期的有效延迟执行快速操作。在至少一个实施例中，大多数复杂的整数运算进入慢速ALU 2720，因为慢速ALU 2720可以包括但不限于用于长延迟类型操作的整数执行硬件，例如乘法器、移位、信号量逻辑和分支处理。在至少一个实施例中，存储器加载/存储操作可以由AGUS2712、2714执行。在至少一个实施例中，快速ALU 2716、快速ALU 2718和慢速ALU 2720可以对64位数据操作数执行整数运算。在至少一个实施例中，可以实现快速ALU 2716、快速ALU 2718和慢速ALU 2720以支持包括16、32、128、256等的各种数据位大小。在至少一个实施例中，浮点ALU 2722和浮点移动单元2724可以实现为支持具有各种宽度的位的一定范围的操作数。在至少一个实施例中，浮点ALU 2722和浮点移动单元2724可以结合SIMD和多媒体指令对128位宽封装数据操作数进行操作。
在至少一个实施例中，微指令调度器2702、2704、2706在父加载完成执行之前调度从属操作。在至少一个实施例中，由于可以在处理器2700中推测性地调度和执行微指令，处理器2700还可以包括用于处理存储器未命中的逻辑。在至少一个实施例中，如果数据高速缓存中的数据加载未命中，则可能存在在管线中正在运行的从属操作，其使调度器暂时没有正确的数据。在至少一个实施例中，一种重放机制追踪踪并重新执行使用不正确数据的指令。在至少一个实施例中，可能需要重放从属操作并且可以允许完成独立操作。在至少一个实施例中，处理器的至少一个实施例的调度器和重放机制也可以设计为捕获用于文本串比较操作的指令序列。
在至少一个实施例中，术语“寄存器”可以指代可以用作识别操作数的指令的一部分的机载处理器存储位置。在至少一个实施例中，寄存器可以是那些可以从处理器外部使用的寄存器(从程序员的角度来看)。在至少一个实施例中，寄存器可能不限于特定类型的电路。相反，在至少一个实施例中，寄存器可以存储数据、提供数据并执行本文描述的功能。在至少一个实施例中，本文描述的寄存器可以通过处理器内的电路使用多种不同技术来实现，例如专用物理寄存器、使用寄存器重命名动态分配的物理寄存器、专用和动态分配的物理寄存器的组合等。在至少一个实施例中，整数寄存器存储32位整数数据。至少一个实施例的寄存器文件还包含八个用于封装数据的多媒体SIMD寄存器。
图28示出了根据至少一个实施例的处理器2800。在至少一个实施例中，处理器2800包括但不限于一个或更多个处理器核心(核心)2802A-2802N、集成存储器控制器2814和集成图形处理器2808。在至少一个实施例中，处理器2800可以包括直至并包括由虚线框表示的附加处理器核心2802N的附加核心。在至少一个实施例中，每个处理器核心2802A-2802N包括一个或更多个内部高速缓存单元2804A-2804N。在至少一个实施例中，每个处理器核心还可以访问一个或更多个共享高速缓存的单元2806。
在至少一个实施例中，内部高速缓存单元2804A-2804N和共享高速缓存单元2806表示处理器2800内的高速缓存存储器层次结构。在至少一个实施例中，高速缓存存储器单元2804A-2804N可以包括每个处理器核心内的至少一级指令和数据以及共享中级缓存中的一级或更多级缓存，例如L2、L3、4级(L4)或其他级别的缓存，其中在外部存储器之前将最高级别的缓存归类为LLC。在至少一个实施例中，高速缓存一致性逻辑维持各种高速缓存单元2806和2804A-2804N之间的一致性。
在至少一个实施例中，处理器2800还可包括一组一个或更多个总线控制器单元2816和系统代理核心2810。在至少一个实施例中，一个或更多个总线控制器单元2816管理一组外围总线，例如一个或更多个PCI或PCI Express总线。在至少一个实施例中，系统代理核心2810为各种处理器组件提供管理功能。在至少一个实施例中，系统代理核心2810包括一个或更多个集成存储器控制器2814，以管理对各种外部存储器设备(未示出)的访问。
在至少一个实施例中，一个或更多个处理器核心2802A-2802N包括对多线程同时进行的支持。在至少一个实施例中，系统代理核心2810包括用于在多线程处理期间协调和操作处理器核心2802A-2802N的组件。在至少一个实施例中，系统代理核心2810可以另外包括电源控制单元(PCU)，该电源控制单元包括逻辑和组件以调节处理器核心2802A-2802N和图形处理器2808的一个或更多个电源状态。
在至少一个实施例中，处理器2800另外包括图形处理器2808以执行图形处理操作。在至少一个实施例中，图形处理器2808与共享高速缓存单元2806和包括一个或更多个集成存储器控制器2814的系统代理核心2810耦合。在至少一个实施例中，系统代理核心2810还包括用于驱动图形处理器输出到一个或更多个耦合的显示器的显示器控制器2811。在至少一个实施例中，显示器控制器2811也可以是经由至少一个互连与图形处理器2808耦合的独立模块，或者可以集成在图形处理器2808内。
在至少一个实施例中，基于环的互连单元2812用于耦合处理器2800的内部组件。在至少一个实施例中，可以使用替代性互连单元，例如点对点互连、交换互连或其他技术。在至少一个实施例中，图形处理器2808经由I/O链路2813与环形互连2812耦合。
在至少一个实施例中，I/O链路2813代表多种I/O互连中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块2818(例如eDRAM模块)之间的通信的封装I/O互连。在至少一个实施例中，处理器核心2802A-2802N和图形处理器2808中的每一个使用嵌入式存储器模块2818作为共享的LLC。
在至少一个实施例中，处理器核心2802A-2802N是执行公共指令集架构的同质核心。在至少一个实施例中，处理器核心2802A-2802N在ISA方面是异构的，其中一个或更多个处理器核心2802A-2802N执行公共指令集，而一个或更多个其他处理器核心2802A-2802N执行公共指令集或不同指令集的子集。在至少一个实施例中，就微架构而言，处理器核心2802A-2802N是异构的，其中具有相对较高功耗的一个或更多个核心与具有较低功耗的一个或更多个功率核心耦合。在至少一个实施例中，处理器2800可以实现在一个或更多个芯片上或被实现为SoC集成电路。
图29示出了根据所描述的至少一个实施例的图形处理器核心2900。在至少一个实施例中，图形处理器核心2900被包括在图形核心阵列内。在至少一个实施例中，图形处理器核心2900(有时称为核心切片)可以是模块化图形处理器内的一个或更多个图形核心。在至少一个实施例中，图形处理器核心2900是一个图形核心切片的示例，并且本文所述的图形处理器可以基于目标功率和性能包络线包括多个图形核心切片。在至少一个实施例中，每个图形核心2900可以包括与多个子核心2901A-2901F耦合的固定功能块2930，也称为子切片，其包括通用和固定功能逻辑的模块块。
在至少一个实施例中，固定功能块2930包括几何/固定功能管线2936，例如，在较低性能和/或较低功率的图形处理器实施方式中，该几何/固定功能管线2936可以由图形处理器2900中的所有子核心共享。在至少一个实施例中，几何/固定功能管线2936包括3D固定功能管线、视频前端单元，线程产生器和线程分派器以及管理统一返回缓冲区的统一返回缓冲区管理器。
在至少一个实施例中，固定功能块2930还包括图形SoC接口2937、图形微控制器2938和媒体管线2939。图形SoC接口2937提供了图形核心2900以及SoC集成电路系统中的其他处理器核心之间的接口。在至少一个实施例中，图形微控制器2938是可编程子处理器，其可配置为管理图形处理器2900的各种功能，包括线程分派、调度和抢占。在至少一个实施例中，媒体管线2939包括有助于对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。在至少一个实施例中，媒体管线2939经由对子核心2901-2901F内的计算或采样逻辑的请求来实现媒体操作。
在至少一个实施例中，SoC接口2937使图形核心2900能够与通用应用处理器核心(例如，CPU)和/或SoC内的其他组件通信，包括存储器层次结构元素，诸如共享的LLC存储器、系统RAM和/或嵌入式片上或封装DRAM。在至少一个实施例中，SoC接口2937还可以使得能够与SoC内的固定功能设备(例如，相机成像管线)进行通信，并且使得能够使用和/或实现可以在图形核心2900和SoC内部的CPU之间共享的全局存储器原子。在至少一个实施例中，SoC接口2937还可以实现用于图形核心2900的电源管理控制，并且启用图形核心2900的时钟域与SoC内的其他时钟域之间的接口。在至少一个实施例中，SoC接口2937使得能够从命令流转化器和全局线程分派器接收命令缓冲区，其配置为向图形处理器内的一个或更多个图形核心中的每一个提供命令和指令。在至少一个实施例中，当要执行媒体操作时，可以将命令和指令分派给媒体管线2939，或者当要执行图形处理操作时，可以将其分配给几何形状和固定功能管线(例如，几何形状和固定功能管线2936、几何形状和固定功能管线2914)。
在至少一个实施例中，图形微控制器2938可以配置为对图形核心2900执行各种调度和管理任务。在至少一个实施例中，图形微控制器2938可以在子核心2901A-2901F中的执行单元(EU)阵列2902A-2902F、2904A-2904F内的各种图形并行引擎上执行图形和/或计算工作负载调度。在至少一个实施例中，在包括图形核心2900的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，其调用适当的图形引擎上的调度操作。在至少一个实施例中，调度操作包括确定接下来要运行哪个工作负载、将工作负载提交给命令流转化器、抢先在引擎上运行的现有工作负载、监控工作负载的进度以及在工作负载完成时通知主机软件。在至少一个实施例中，图形微控制器2938还可以促进图形核心2900的低功率或空闲状态，从而为图形核心2900提供在图形核心2900内独立于操作系统和/或系统上的图形驱动器软件的跨低功率状态转换的保存和恢复寄存器的能力。
在至少一个实施例中，图形核心2900可以具有比所示的子核心2901A-2901F更多或更少的子核心，达N个模块化子核心。对于每组N个子核心，在至少一个实施例中，图形核心2900还可以包括共享功能逻辑2910、共享和/或高速缓存存储器2912、几何/固定功能管线2914以及附加的固定功能逻辑2916以加速各种图形和计算处理操作。在至少一个实施例中，共享功能逻辑2910可以包括可由图形核心2900内的每个N个子核心共享的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)。共享和/或高速缓存存储器2912可以是图形核心2900内的N个子核心2901A-2901F的LLC，并且还可以用作可由多个子核心访问的共享存储器。在至少一个实施例中，可以包括几何/固定功能管线2914来代替固定功能块2930内的几何/固定功能管线2936，并且可以包括相同或相似的逻辑单元。
在至少一个实施例中，图形核心2900包括附加的固定功能逻辑2916，其可以包括供图形核心2900使用的各种固定功能加速逻辑。在至少一个实施例中，附加的固定功能逻辑2916包括用于仅位置着色中使用的附加的几何管线。在仅位置着色中，存在至少两个几何管线，而在几何/固定功能管线2916、2936内的完整几何管线和剔除管线中，其是可以包括在附加的固定功能逻辑2916中的附加几何管线。在至少一个实施例中，剔除管线是完整几何管线的修整版。在至少一个实施例中，完整管线和剔除管线可以执行应用程序的不同实例，每个实例具有单独的环境。在至少一个实施例中，仅位置着色可以隐藏被丢弃的三角形的长剔除运行，从而在某些情况下可以更早地完成着色。例如，在至少一个实施例中，附加固定功能逻辑2916中的剔除管线逻辑可以与主应用程序并行执行位置着色器，并且通常比完整管线更快地生成关键结果，因为剔除管线获取并遮蔽顶点的位置属性，无需执行光栅化和将像素渲染到帧缓冲区。在至少一个实施例中，剔除管线可以使用生成的临界结果来计算所有三角形的可见性信息，而与这些三角形是否被剔除无关。在至少一个实施例中，完整管线(在这种情况下可以称为重播管线)可以消耗可见性信息来跳过剔除的三角形以仅遮盖最终传递到光栅化阶段的可见三角形。
在至少一个实施例中，附加的固定功能逻辑2916还可包括通用目标处理加速逻辑，例如固定功能矩阵乘法逻辑，用于实现减速CUAD程序。
在至少一个实施例中，在每个图形子核心2901A-2901F内包括一组执行资源，其可用于响应于图形管线、媒体管线或着色器程序的请求来执行图形、媒体和计算操作。在至少一个实施例中，图形子核心2901A-2901F包括多个EU阵列2902A-2902F、2904A-2904F，线程分派和线程间通信(TD/IC)逻辑2903A-2903F，3D(例如，纹理)采样器2905A-2905F，媒体采样器2906A-2906F，着色器处理器2907A-2907F和共享本地存储器(SLM)2908A-2908F。EU阵列2902A-2902F、2904A-2904F每个都包含多个执行单元，这些执行单元是GUGPU，能够为图形、媒体或计算操作提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器程序。在至少一个实施例中，TD/IC逻辑2903A-2903F为子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执行的线程之间的通信。在至少一个实施例中，3D采样器2905A-2905F可以将与纹理或其他3D图形相关的数据读取到存储器中。在至少一个实施例中，3D采样器可以基于与给定纹理相关联的配置的采样状态和纹理格式来不同地读取纹理数据。在至少一个实施例中，媒体采样器2906A-2906F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在至少一个实施例中，每个图形子核心2901A-2901F可以可替代地包括统一的3D和媒体采样器。在至少一个实施例中，在每个子核心2901A-2901F内的执行单元上执行的线程可以利用每个子核心内的共享本地存储器2908A-2908F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。
图30示出了根据至少一个实施例的并行处理单元(“PPU”)3000。在至少一个实施例中，PPU 3000配置有机器可读代码，该机器可读代码如果由PPU 3000执行，则使得PPU3000执行贯穿本文描述的一些或全部过程和技术。在至少一个实施例中，PPU 3000是在一个或更多个集成电路设备上实现的多线程处理器，并且利用多线程作为被设计为处理在多个线程上并行执行的计算机可读指令(也称为机器可读指令或简单的指令)的延迟隐藏技术。在至少一个实施例中，线程是指执行线程，并且是被配置为由PPU 3000执行的一组指令的实例。在至少一个实施例中，PPU 3000是图形处理单元(“GPU”)，图形处理单元配置为实现用于处理三维(“3D”)图形数据的图形渲染管线，以便生成用于在显示设备(诸如LCD设备)上显示的二维(“2D”)图像数据。在至少一个实施例中，PPU 3000用于执行计算，诸如线性代数运算和机器学习运算。图30仅出于说明性目的示出了示例并行处理器，并且应被解释为在至少一个实施例中实现的处理器架构的非限制性示例。
在至少一个实施例中，一个或更多个PPU 3000配置成加速高性能计算(“HPC”)、数据中心和机器学习应用程序。在至少一个实施例中，一个或更多个PPU 3000配置成加速CUDA程序。在至少一个实施例中，PPU 3000包括但不限于I/O单元3006、前端单元3010、调度器单元3012、工作分配单元3014、集线器3016、交叉开关(“Xbar”)3020、一个或更多个通用处理集群(“GPC”)3018和一个或更多个分区单元(“存储器分区单元”)3022。在至少一个实施例中，PPU 3000通过一个或更多个高速GPU互连(“GPU互连”)3008连接到主机处理器或其他PPU 3000。在至少一个实施例中，PPU 3000通过系统总线或互连3002连接到主机处理器或其他外围设备。在一实施例中，PPU 3000连接到包括一个或更多个存储器设备(“存储器”)3004的本地存储器。在至少一个实施例中，存储器设备3004包括但不限于一个或更多个动态随机存取存储器(“DRAM”)设备。在至少一个实施例中，一个或更多个DRAM设备配置和/或可配置为高带宽存储器(“HBM”)子系统，并且在每个设备内堆叠有多个DRAM管芯。
在至少一个实施例中，高速GPU互连3008可以指代系统使用其来进行缩放的基于线的多通道通信链路，并包括与一个或更多个CPU结合的一个或更多个PPU 3000(“CPU”)，支持PPU 3000和CPU之间的高速缓存一致性以及CPU主控。在至少一个实施例中，高速GPU互连3008通过集线器3016将数据和/或命令传输到PPU 3000的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元和/或在图30中可能未明确示出的其他组件。
在至少一个实施例中，I/O单元3006配置为通过系统总线3002从主机处理器(图30中未示出)发送和接收通信(例如，命令、数据)。在至少一个实施例中，I/O单元3006直接通过系统总线3002或通过一个或更多个中间设备(例如存储器桥)与主机处理器通信。在至少一个实施例中，I/O单元3006可以经由系统总线3002与一个或更多个其他处理器(例如一个或更多个PPU 3000)通信。在至少一个实施例中，I/O单元3006实现PCIe接口，用于通过PCIe总线进行通信。在至少一个实施例中，I/O单元3006实现用于与外部设备通信的接口。
在至少一个实施例中，I/O单元3006对经由系统总线3002接收的分组进行解码。在至少一个实施例中，至少一些分组表示被配置为使PPU 3000执行各种操作的命令。在至少一个实施例中，I/O单元3006如命令所指定的那样将解码的命令发送到PPU 3000的各种其他单元。在至少一个实施例中，命令被发送到前端单元3010和/或被发送到集线器3016或PPU 3000的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元等(图30中未明确示出)。在至少一个实施例中，I/O单元3006配置为在PPU 3000的各种逻辑单元之间路由通信。
在至少一个实施例中，由主机处理器执行的程序在缓冲区中对命令流进行编码，该缓冲区将工作负载提供给PPU 3000以进行处理。在至少一个实施例中，工作负载包括指令和要由那些指令处理的数据。在至少一个实施例中，缓冲区是可由主机处理器和PPU3000两者访问(例如，读/写)的存储器中的区域—主机接口单元可以配置为访问经由I/O单元3006通过系统总线3002传输的存储器请求连接到系统总线3002的系统存储器中的缓冲区。在至少一个实施例中，主机处理器将命令流写入缓冲区，然后将指示命令流开始的指针发送给PPU 3000，使得前端单元3010接收指向一个或更多个命令流指针并管理一个或更多个命令流，从命令流中读取命令并将命令转发到PPU 3000的各个单元。
在至少一个实施例中，前端单元3010耦合到调度器单元3012，该调度器单元3012配置各种GPC 3018以处理由一个或更多个命令流定义的任务。在至少一个实施例中，调度器单元3012配置为跟踪与调度器单元3012管理的各种任务有关的状态信息，其中状态信息可以指示任务被分配给哪个GPC 3018，任务是活跃的还是非活跃的，与任务相关联的优先级等等。在至少一个实施例中，调度器单元3012管理在一个或更多个GPC 3018上执行的多个任务。
在至少一个实施例中，调度器单元3012耦合到工作分配单元3014，该工作分配单元3014配置为分派任务以在GPC 3018上执行。在至少一个实施例中，工作分配单元3014跟踪从调度器单元3012接收到的多个调度任务并且工作分配单元3014管理每个GPC 3018的待处理任务池和活跃任务池。在至少一个实施例中，待处理任务池包括多个时隙(例如32个时隙)，这些时隙包含分配给要由特定的GPC 3018处理的任务；活跃任务池可包括用于由GPC 3018主动处理的任务的多个时隙(例如4个时隙)，以使随着GPC 3018中的一个完成任务的执行，该任务将从GPC 3018的活动任务池中逐出，并且从待处理任务池中选择其他任务之一，并布置其在GPC 3018上执行。在至少一个实施例中，如果活跃任务在GPC 3018上处于空闲状态，例如在等待数据依赖性解决时，则活跃任务从GPC 3018中驱逐并返回到待处理任务池，同时选择了待处理任务池中的另一个任务并调度在GPC 3018上执行。
在至少一个实施例中，工作分配单元3014经由XBar 3020与一个或更多个GPC3018通信。在至少一个实施例中，XBar 3020是互连网络，其将PPU 3000的许多单元耦合到PPU 3000的其他单元，并且可以配置为将工作分配单元3014耦合到特定的GPC3018。在至少一个实施例中，一个或更多个PPU 3000的其他单元也可以通过集线器3016连接到XBar3020。
在至少一个实施例中，任务由调度器单元3012管理，并由工作分配单元3014分配给GPC 3018之一。GPC 3018配置为处理任务并产生结果。在至少一个实施例中，结果可以由GPC 3018中的其他任务消耗，通过XBar3020路由到不同的GPC 3018或存储在存储器3004中。在至少一个实施例中，结果可以通过分区单元3022写到存储器3004中，其实现了用于向存储器3004写入数据或从存储器3004读取数据的存储器接口。在至少一个实施例中，结果可以经由高速GPU互连3008传输到另一PPU 3000或CPU。在至少一个实施例中，PPU 3000包括但不限于U个分区单元3022，其等于耦合到PPU 3000的分离且不同的存储器设备3004的数量。
在至少一个实施例中，主机处理器执行驱动器核心，该驱动器核心实现应用程序编程接口(API)，该应用程序编程接口使在主机处理器上执行的一个或更多个应用程序能够调度操作以在PPU 3000上执行。在一个实施例中，多个计算应用由PPU 3000同时地执行，并且PPU 3000为多个计算应用程序提供隔离、服务质量(“QoS”)和独立的地址空间。在至少一个实施例中，应用程序生成指令(例如，以API调用的形式)，该指令使驱动器核心生成一个或更多个任务以供PPU 3000执行，并且驱动器核心将任务输出至由PPU 3000处理的一个或更多个流。在至少一个实施例中，每个任务包括一个或更多个相关线程组，其可以被称为线程束(warp)。在至少一个实施例中，线程束包括可以并行执行的多个相关线程(例如30个线程)。在至少一个实施例中，协作线程可以指代多个线程，包括用于执行任务并且通过共享存储器交换数据的指令。
图31示出了根据至少一个实施例的GPC 3100。在至少一个实施例中，GPC 3100是图30的GPC 3018。在至少一个实施例中，每个GPC 3100包括但不限于用于处理任务的多个硬件单元，并且每个GPC 3100包括但不限于管线管理器3102、预光栅操作单元(“PROP”)3104、光栅引擎3108、工作分配交叉开关(“WDX”)3116、存储器管理单元(“MMU”)3118、一个或更多个数据处理集群(“DPC”)3106，以及部件的任何合适组合。
在至少一个实施例中，GPC 3100的操作由管线管理器3102控制。在至少一个实施例中，管线管理器3102管理一个或更多个DPC 3106的配置，以处理分配给GPC 3100的任务。在至少一个实施例中，管线管理器3102配置一个或更多个DPC 3106中的至少一个以实现图形渲染管线的至少一部分。在至少一个实施例中，DPC 3106配置为在可编程流式多处理器(“SM”)3114上执行顶点着色器程序。在至少一个实施例中，管线管理器3102配置为将从工作分配单元接收的数据包路由到GPC 3100内的适当逻辑单元，以及在至少一个实施例中，可以将一些数据包路由到PROP 3104和/或光栅引擎3108中的固定功能硬件单元，而可以将其他数据包路由到DPC 3106以由原始引擎3112或SM 3114进行处理。在至少一个实施例中，管线管理器3102配置DPC 3106中的至少一个以实现神经网络模型和/或计算管线。在至少一个实施例中，管线管理器3102配置DPC 3106中的至少一个以执行CUDA程序的至少一部分。
在至少一个实施例中，PROP单元3104配置为将由光栅引擎3108和DPC 3106生成的数据路由到分区单元中的光栅操作(“ROP”)单元，例如上面结合图30更详细描述的存储器分区单元3022等。在至少一个实施例中，PROP单元3104配置为执行用于颜色混合的优化、组织像素数据、执行地址转换等等。在至少一个实施例中，光栅引擎3108包括但不限于配置为执行各种光栅操作的多个固定功能硬件单元，并且在至少一个实施例中，光栅引擎3108包括但不限于设置引擎、粗光栅引擎、剔除引擎、裁剪引擎、精细光栅引擎、图块聚合引擎及其任意合适的组合。在至少一个实施例中，设置引擎接收变换后的顶点并生成与由顶点定义的几何图元相关联的平面方程；平面方程式被传送到粗光栅引擎以生成基本图元的覆盖信息(例如，图块的x、y覆盖范围掩码)；粗光栅引擎的输出将传输到剔除引擎，在剔除引擎中与z测试失败的图元相关联的片段将被剔除，并传输到剪切引擎，在剪切引擎中剪切位于视锥范围之外的片段。在至少一个实施例中，将经过裁剪和剔除的片段传递给精细光栅引擎，以基于设置引擎生成的平面方程式生成像素片段的属性。在至少一个实施例中，光栅引擎3108的输出包括将由任何适当的实体(例如，由在DPC 3106内实现的片段着色器)处理的片段。
在至少一个实施例中，包括在GPC 3100中的每个DPC 3106包括但不限于M管线控制器(“MPC”)3110；图元引擎3112；一个或更多个SM 3114；及其任何合适的组合。在至少一个实施例中，MPC 3110控制DPC 3106的操作，将从管线管理器3102接收的分组路由到DPC3106中的适当单元。在至少一个实施例中，将与顶点相关联的分组路由到图元引擎3112，图元引擎3112配置为从存储器中获取与顶点关联的顶点属性；相反，可以将与着色器程序相关联的数据包发送到SM 3114。
在至少一个实施例中，SM 3114包括但不限于可编程流式处理器，其配置为处理由多个线程表示的任务。在至少一个实施例中，SM 3114是多线程的并且配置为同时地执行来自特定线程组的多个线程(例如32个线程)，并且实现单指令、多数据(“SIMD”)架构，其中将一组线程(例如，线程束)中的每个线程配置为基于相同的指令集来处理不同的数据集。在至少一个实施例中，线程组中的所有线程执行相同的指令。在至少一个实施例中，SM 3114实施单指令、多线程(“SIMT”)架构，其中一组线程中的每个线程配置为基于相同的指令集来处理不同的数据集，但是其中线程组中的各个线程允许在执行期间发散。在至少一个实施例中，为每个线程束维护程序计数器、调用栈和执行状态，从而当线程束中的线程发散时，实现线程束和线程束内的串行执行之间的并发性。在另一个实施例中，为每个单独的线程维护程序计数器、调用栈和执行状态，从而使得在线程束内和线程束之间的所有线程之间具有相等的同时性。在至少一个实施例中，为每个单独的线程维持执行状态，并且可以收敛并并行地执行执行相同指令的线程以提高效率。下面结合图32更详细地描述SM 3114的至少一个实施例。
在至少一个实施例中，MMU 3118在GPC 3100和存储器分区单元(例如，图30的分区单元3022)之间提供接口，并且MMU 3118提供虚拟地址到物理地址的转换、存储器保护以及存储器请求的仲裁。在至少一个实施例中，MMU 3118提供一个或更多个转换后备缓冲区(“TLB”)，用于执行虚拟地址到存储器中的物理地址的转换。
图32示出了根据至少一个实施例的流式多处理器(“SM”)3200。在至少一个实施例中，SM 3200是图31的SM 3114。在至少一个实施例中，SM 3200包括但不限于指令高速缓存3202；一个或更多个调度器单元3204；寄存器文件3208；一个或更多个处理核心(“核心”)3210；一个或更多个特殊功能单元(“SFU”)3212；一个或更多个加载/存储单元(“LSU”)3214；互连网络3216；共享存储器/一级(“L1”)高速缓存3218；及其任何合适的组合。在至少一个实施例中，工作分配单元调度任务以在并行处理单元(“PPU”)的通用处理集群(“GPC”)上执行，并且每个任务被分配给GPC内部的特定数据处理集群(“DPC”)，并且如果任务与着色器程序相关联，则将任务分配给SM 3200之一。在至少一个实施例中，调度器单元3204从工作分配单元接收任务并管理分配给SM 3200的一个或更多个线程块的指令调度。在至少一个实施例中，调度器单元3204调度线程块以作为并行线程的线程束来执行，其中，每个线程块被分配至少一个线程束。在至少一个实施例中，每个线程束执行线程。在至少一个实施例中，调度器单元3204管理多个不同的线程块，将线程束分配给不同的线程块，然后在每个时钟周期内将来自多个不同的协作组的指令分派给各种功能单元(例如，处理核心3210、SFU 3212和LSU 3214)。
在至少一个实施例中，“协作组”可以指用于组织通信线程组的编程模型，其允许开发人员表达线程正在通信的粒度，从而能够表达更丰富、更有效的并行分解。在至少一个实施例中，协作启动API支持线程块之间的同步以执行并行算法。在至少一个实施例中，常规编程模型的API提供了用于同步协作线程的单一、简单的构造：跨线程块的所有线程的屏障(例如，syncthreads()函数)。但是，在至少一个实施例中，程序员可以在小于线程块粒度的情形下来定义线程组，并在所定义的组内进行同步，以实现更高的性能、设计灵活性以及以集体组范围功能接口的形式实现软件重用。在至少一个实施例中，协作组使程序员能够以子块和多块粒度明确定义线程组，并执行集体操作，例如对协作组中的线程进行同步。在至少一个实施例中，子块粒度与单个线程一样小。在至少一个实施例中，编程模型支持跨软件边界的干净组合，从而库和实用程序功能可以在其本地环境中安全地同步，而不必进行关于收敛的假设。在至少一个实施例中，协作组图元使协作并行的新图案成为可能，包括但不限于生产者-消费者并行，机会主义并行以及整个线程块网格上的全局同步。
在至少一个实施例中，分派单元3206配置为将指令发送到功能单元中的一个或更多个，并且调度器单元3204包括但不限于两个分派单元3206，该两个分派单元3206使得来自相同线程束的两个不同指令能够在每个时钟周期被分派。在至少一个实施例中，每个调度器单元3204包括单个分派单元3206或附加分派单元3206。
在至少一个实施例中，每个SM 3200在至少一个实施例中包括但不限于寄存器文件3208，该寄存器文件3208为SM 3200的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件3208在每个功能单元之间划分，从而为每个功能单元分配寄存器文件3208的专用部分。在至少一个实施例中，寄存器文件3208在由SM 3200执行的不同线程束之间划分，并且寄存器文件3208为连接到功能单元的数据路径的操作数提供临时存储。在至少一个实施例中，每个SM 3200包括但不限于多个L个处理核心3210。在至少一个实施例中，SM3200包括但不限于大量(例如128个或更多)不同的处理核心3210。在至少一个实施例中，每个处理核心3210在至少一个实施例中包括但不限于全管线、单精度、双精度和/或混合精度处理单元，其包括但不限于浮点算术逻辑单元和整数算术逻辑单元。在至少一个实施例中，浮点算术逻辑单元实现用于浮点算术的IEEE 754-2008标准。在至少一个实施例中，处理核心3210包括但不限于64个单精度(32位)浮点核心、64个整数核心、32个双精度(64位)浮点核心和8个张量核心。
在至少一个实施例中，张量核心配置为执行矩阵运算。在至少一个实施例中，一个或更多个张量核心包括在处理核心3210中。在至少一个实施例中，张量核心配置为执行深度学习矩阵算术，例如用于神经网络训练和推理的卷积运算。在至少一个实施例中，每个张量核心在4×4矩阵上操作并且执行矩阵乘法和累加运算D＝A×B+C，其中A、B、C和D是4×4矩阵。
在至少一个实施例中，矩阵乘法输入A和B是16位浮点矩阵，并且累加矩阵C和D是16位浮点或32位浮点矩阵。在至少一个实施例中，张量核心对16位浮点输入数据进行32位浮点累加运算。在至少一个实施例中，16位浮点乘法使用64个运算，并得到全精度乘积，然后使用32位浮点加法与其他中间乘积累加起来，以进行4x4x4矩阵乘法。在至少一个实施例中，张量核心用于执行由这些较小的元件构成的更大的二维或更高维度的矩阵运算。在至少一个实施例中，API(诸如CUDA-C++API)公开专门的矩阵加载、矩阵乘法和累加以及矩阵存储操作，以有效地使用来自CUDA-C++程序的张量核心。在至少一个实施例中，在CUDA级别，线程束级别接口假定跨越所有32个线程束线程的16×16大小的矩阵。
在至少一个实施例中，每个SM 3200包括但不限于执行特殊功能(例如，属性评估、倒数平方根等)的M个SFU 3212。在至少一个实施例中，SFU 3212包括但不限于配置为遍历分层树数据结构的树遍历单元。在至少一个实施例中，SFU 3212包括但不限于配置为执行纹理映射过滤操作的纹理单元。在至少一个实施例中，纹理单元配置为从存储器中加载纹理映射(例如，纹理像素的2D阵列)和采样纹理映射，以产生采样的纹理值以供由SM 3200执行的着色器程序使用。在至少一个实施例中，将纹理映射存储在共享存储器/L1高速缓存3218中。在至少一个实施例中，纹理单元使用mip映射(mip-maps)(例如，细节级别不同的纹理映射)来实现纹理操作(诸如过滤操作)。在至少一个实施例中，每个SM 3200包括但不限于两个纹理单元。
在至少一个实施例中，每个SM 3200包括但不限于实现共享存储器/L1高速缓存3218与寄存器文件3208之间的加载和存储操作的N个LSU 3214。在至少一个实施例中，每个SM 3200包括但不限于互连网络3216，互连网络3216将每个功能单元连接到寄存器文件3208，并且LSU 3214连接到寄存器文件3208和共享存储器/L1高速缓存3218。在至少一个实施例中，互连网络3216是交叉开关，其可以配置为将任何功能单元连接到寄存器文件3208中的任何寄存器，并且将LSU 3214连接到寄存器文件3208和共享存储器/L1高速缓存3218中的存储器位置。
在至少一个实施例中，共享存储器/L1高速缓存3218是片上存储器的阵列，其在至少一个实施例中允许SM 3200与图元引擎之间以及SM 3200中的线程之间的数据存储和通信。在至少一个实施例中，共享存储器/L1高速缓存3218包括但不限于128KB的存储容量，并且位于从SM 3200到分区单元的路径中。在至少一个实施例中，共享存储器/L1高速缓存3218在至少一个实施例中用于高速缓存读取和写入。在至少一个实施例中，共享存储器/L1高速缓存3218、L2高速缓存和存储器中的一个或更多个是后备存储。
在至少一个实施例中，将数据高速缓存和共享存储器功能组合到单个存储器块中，为两种类型的存储器访问提供了改进的性能。在至少一个实施例中，容量由不使用共享存储器的程序使用或将其用作高速缓存，例如如果共享存储器配置为使用一半容量，则纹理和加载/存储操作可以使用剩余容量。根据至少一个实施例，在共享存储器/L1高速缓存3218内的集成使共享存储器/L1高速缓存3218能够用作用于流传输数据的高吞吐量管线，同时提供对频繁重用的数据的高带宽和低延迟访问。在至少一个实施例中，当配置用于通用并行计算时，与图形处理相比，可以使用更简单的配置。在至少一个实施例中，绕过固定功能GPU，从而创建了更加简单的编程模型。在至少一个实施例中，在通用并行计算配置中，工作分配单元直接将线程的块分配和分布给DPC。在至少一个实施例中，块中的线程执行相同的程序，在计算中使用唯一的线程ID以确保每个线程生成唯一的结果，使用SM 3200执行程序并执行计算，使用共享存储器/L1高速缓存3218在线程之间进行通信，以及使用LSU3214通过共享存储器/L1高速缓存3218和存储器分区单元来读写全局存储器。在至少一个实施例中，当被配置用于通用并行计算时，SM 3200向调度器单元3204写入可以用来在DPC上启动新工作的命令。
在至少一个实施例中，PPU被包括在台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、PDA、数码相机、车辆、头戴式显示器、手持式电子设备等中或与之耦合。在至少一个实施例中，PPU被实现在单个半导体衬底上。在至少一个实施例中，PPU与一个或更多个其他设备(例如附加的PPU、存储器、RISCCPU，MMU、数模转换器(“DAC”)等)一起被包括在片上系统(“SoC”)中。
在至少一个实施例中，PPU可以被包括在包括一个或更多个存储设备的图形卡上。图形卡可以配置为与台式计算机主板上的PCIe插槽相连接。在至少一个实施例中，PPU可以是包括在主板的芯片组中的集成GPU(“iGPU”)。
通用计算的软件构造
以下各图阐述但不限于用于实现至少一个实施例的示例性软件构造。
在至少一个实施例中，应用编程接口是包括存储在计算机系统上的存储器中的可执行指令的软件。在至少一个实施例中，作为被执行的结果，API执行应用编程接口(“API”)，其使第一两个或更多个相关指令与第二两个或更多个相关指令同时地执行，而第二两个或更多个相关指令独立于如上所述的第一两个或更多个相关指令。在至少一个实施例中，各个软件构造可以用于制作APU，包括软件栈3300、CUDA软件栈3400、ROCm软件栈3500、OpenCL软件栈3600或编程平台3704。
图33示出了根据至少一个实施例的编程平台的软件栈。在至少一个实施例中，编程平台是用于利用计算系统上的硬件来加速计算任务的平台。在至少一个实施例中，软件开发人员可以通过库、编译器指令和/或对编程语言的扩展来访问编程平台。在至少一个实施例中，编程平台可以是但不限于CUDA，Radeon开放计算平台(“ROCm”)，OpenCL(由Khronosgroup开发的OpenCLTM)，SYCL或Intel One API。
在至少一个实施例中，编程平台的软件栈3300为应用程序3301提供执行环境。在至少一个实施例中，应用程序3301可以包括能够在软件栈3300上启动的任何计算机软件。在至少一个实施例中，应用程序3301可以包括但不限于人工智能(“AI”)/机器学习(“ML”)应用程序，高性能计算(“HPC”)应用程序，虚拟桌面基础架构(“VDI”)或数据中心工作负载。
在至少一个实施例中，应用程序3301和软件栈3300在硬件3307上运行。在至少一个实施例中，硬件3307可以包括一个或更多个GPU，CPU，FPGA，AI引擎和/或支持编程平台的其他类型的计算设备。在至少一个实施例中，例如采用CUDA，软件栈3300可以是厂商专用的，并且仅与来自特定厂商的设备兼容。在至少一个实施例中，例如在采用OpenCL中，软件栈3300可以与来自不同供应商的设备一起使用。在至少一个实施例中，硬件3307包括连接到一个或更多个设备的主机，该设备可经由应用程序编程接口(API)调用被访问以执行计算任务。在至少一个实施例中，与硬件3307内的主机相比，其可以包括但不限于CPU(但还可以包括计算设备)及其存储器，硬件3307内的设备可以包括但不限于GPU，FPGA，AI引擎或其他计算设备(但还可以包括CPU)及其存储器。
在至少一个实施例中，编程平台的软件栈3300包括但不限于多个库3303，运行时(runtime)3305和设备内核驱动器3306。在至少一个实施例中，库3303中的每个库可以包括可以由计算机程序使用并在软件开发期间利用的数据和编程代码。在至少一个实施例中，库3303可以包括但不限于预写的代码和子例程，类，值，类型规范，配置数据，文，帮助数据和/或消息模板。在至少一个实施例中，库3303包括被优化用于在一种或更多种类型的设备上执行的函数。在至少一个实施例中，库3303可以包括但不限于用于在设备上执行数学、深度学习和/或其他类型的运算的函数。在至少一个实施例中，库3303与对应的API 3302相关联，API 3302可包括一个或更多个API，其暴露在库3303中实现的函数。
在至少一个实施例中，将应用程序3301编写为源代码，该源代码被编译成可执行代码，如下面结合图38-40更详细讨论的。在至少一个实施例中，应用程序3301的可执行代码可以至少部分地在由软件栈3300提供的执行环境上运行。在至少一个实施例中，在应用程序3301的执行期间，可以得到需要在设备(与主机相比)上运行的代码。在这种情况下，在至少一个实施例中，可以调用运行时3305以在设备上加载和启动必需的代码。在至少一个实施例中，运行时3305可以包括能够支持应用程序3301的执行的任何技术上可行的运行时系统。
在至少一个实施例中，运行时3305被实现为与对应的API(其被示为API 3304)相关联的一个或更多个运行时库。在至少一个实施例中，一个或更多个这样的运行时库可以包括但不限于用于存储器管理，执行控制，设备管理，错误处理和/或同步等等的函数。在至少一个实施例中，存储器管理函数可以包括但不限于用于分配、解除分配和复制设备存储器以及在主机存储器和设备存储器之间传输数据的函数。在至少一个实施例中，执行控制函数可以包括但不限于在设备上启动函数(当函数是可从主机调用的全局函数时，有时称为“内核”)的函数，和用于在运行时库为要在设备上执行的给定函数维护的缓冲区中设置属性值的函数。
在至少一个实施例中，可以任何技术上可行的方式来实现运行时库和相应的API3304。在至少一个实施例中，一个(或任意数量的)API可以公开用于设备的细粒度控制的低级函数集，而另一(或任意数量的)API可以公开这样的较高级的函数集。在至少一个实施例中，可以在低级API之上构建高级运行时API。在至少一个实施例中，一个或更多个运行时API可以是在与语言无关的运行时API之上分层的特定于语言的API。
在至少一个实施例中，设备内核驱动器3306被配置为促进与底层设备的通信。在至少一个实施例中，设备内核驱动器3306可以提供诸如API 3304之类的API和/或其他软件所依赖的低级函数。在至少一个实施例中，设备内核驱动器3306可以被配置为在运行时将中间表示(“IR”)代码编译成二进制代码。在至少一个实施例中，对于CUDA，设备内核驱动器3306可以在运行时将非硬件专用的并行线程执行(“PTX”)IR代码编译为用于特定目标设备的二进制代码(高速缓存已编译的二进制代码)，其有时也称为“最终”代码。在至少一个实施例中，这样做可以允许最终代码在目标设备上运行，而当源代码最初被编译为PTX代码时，该目标设备可能不存在。备选地，在至少一个实施例中，设备源代码可以离线地编译成二进制代码，而不需要设备内核驱动器3306在运行时编译IR代码。
图34示出了根据至少一个实施例的图33的软件栈3300的CUDA实现。在至少一个实施例中，可在其上启动应用程序3401的CUDA软件栈3400包括CUDA库3403，CUDA运行时3405，CUDA驱动器3407和设备内核驱动器3408。在至少一个实施例中，CUDA软件栈3400在硬件3409上执行，该硬件3409可以包括支持CUDA的GPU，其由加利福尼亚州圣克拉拉市的NVIDIA公司开发。
在至少一个实施例中，应用程序3401、CUDA运行时3405和设备内核驱动器3408可以分别执行与应用程序3301、运行时3305和设备内核驱动器3306类似的功能，以上结合图33对其进行了描述。在至少一个实施例中，CUDA驱动器3407包括实现CUDA驱动器API 3406的库(libcuda.so)。在至少一个实施例中，类似于由CUDA运行时库(cudart)实现的CUDA运行时API 3404，CUDA驱动器API 3406可以公开但不限于用于存储器管理、执行控制、设备管理、错误处理、同步和/或图形互操作性等的函数。在至少一个实施例中，CUDA驱动器API3406与CUDA运行时API 3404的不同之处在于，CUDA运行时API 3404通过提供隐式初始化、上下文(类似于过程)管理和模块(类似于动态加载的库)管理来简化设备代码管理。与高级CUDA运行时API 3404相反，在至少一个实施例中，CUDA驱动器API 3406是提供对设备的更细粒度控制的低级API，特别是关于上下文和模块加载。在至少一个实施例中，CUDA驱动器API 3406可以公开没有由CUDA运行时API 3404公开的用于上下文管理的函数。在至少一个实施例中，CUDA驱动器API 3406也与语言无关，并且除了支持CUDA运行时API3404之外，还支持例如OpenCL。此外，在至少一个实施例中，包括CUDA运行时3405在内的开发库可被视为与驱动器组件分离，包括用户模式的CUDA驱动器3407和内核模式的设备驱动器3408(有时也称为“显示”驱动器)。
在至少一个实施例中，CUDA库3403可以包括但不限于数学库，深度学习库，并行算法库和/或信号/图像/视频处理库，并行计算应用程序(例如应用程序3401)可以利用这些库。在至少一个实施例中，CUDA库3403可包括数学库，例如cuBLAS库，其是用于执行线性代数运算的基本线性代数子程序(“BLAS”)的实现；用于计算快速傅立叶变换(“FFT”)的cuFFT库，以及用于生成随机数的cuRAND库等。在至少一个实施例中，CUDA库3403可以包括深度学习库，诸如用于深度神经网络的基元的cuDNN库和用于高性能深度学习推理的TensorRT平台等等。
图35示出了根据至少一个实施例的图33的软件栈3300的ROCm实现。在至少一个实施例中，可在其上启动应用程序3501的ROCm软件栈3500包括语言运行时3503，系统运行时3505，thunk 3507和ROCm内核驱动器3508。在至少一个实施例中，ROCm软件栈3500在硬件3509上执行，硬件3509可以包括支持ROCm的GPU，其由加利福尼亚州圣克拉拉市的AMD公司开发。
在至少一个实施例中，应用程序3501可以执行与以上结合图33讨论的应用程序3301类似的功能。另外，在至少一个实施例中，语言运行时3503和系统运行时3505可以执行与以上结合图33讨论的运行时3305类似的功能。在至少一个实施例中，语言运行时3503和系统运行时3505的不同之处在于，系统运行时3505是实现ROCr系统运行时API 3504并利用异构系统架构(“HSA”)运行时API的语言无关运行时。在至少一个实施例中，HSA运行时API是一种瘦用户模式API，它公开接口以供访问和与AMDGPU交互，包括用于存储器管理、通过架构分派内核的执行控制、错误处理、系统和代理信息以及运行时初始化和关闭等的函数。在至少一个实施例中，与系统运行时3505相比，语言运行时3503是ROCr系统运行时API3504之上分层的特定于语言的运行时API 3502的实现。在至少一个实施例中，语言运行时API可以包括但不限于可移植异构计算接口(“HIP”)语言运行时API，异构计算编译器(“HCC”)语言运行时API或OpenCL API等等。特别是，HIP语言是C++编程语言的扩展，具有CUDA机制的功能相似版本，并且在至少一个实施例中，HIP语言运行时API包括与以上结合图34讨论的CUDA运行时API 3404相似的函数，例如用于存储器管理、执行控制、设备管理、错误处理和同步等的函数。
在至少一个实施例中，thunk(ROCt)3507是可用于与底层ROCm驱动器3508交互的接口3506。在至少一个实施例中，ROCm驱动器3508是ROCk驱动器，其是AMDGPU驱动器和HSA内核驱动器(amdkfd)的组合。在至少一个实施例中，AMDGPU驱动器是由AMD开发的用于GPU的设备内核驱动器，其执行与以上结合图33讨论的设备内核驱动器3306类似的功能。在至少一个实施例中，HSA内核驱动器是允许不同类型的处理器经由硬件特征更有效地共享系统资源的驱动器。
在至少一个实施例中，各种库(未示出)可以被包括在语言运行时3503上方的ROCm软件栈3500中，并且提供与以上结合图34讨论的CUDA库3403相似的功能。在至少一个实施例中，各种库可以包括但不限于数学、深度学习和/或其他库，例如实现与CUDA cuBLAS类似的函数的hipBLAS库，类似于CUDA cuFFT用于计算FFT的rocFFT库等。
图36示出了根据至少一个实施例的图33的软件栈3300的OpenCL实现。在至少一个实施例中，可以在其上启动应用程序3601的OpenCL软件栈3600包括OpenCL框架3610，OpenCL运行时3606和驱动器3607。在至少一个实施例中，OpenCL软件栈3600在不是特定于供应商的硬件3409上执行。在至少一个实施例中，由于由不同厂商开发的设备支持OpenCL，因此可能需要特定的OpenCL驱动器才能与来自此类厂商的硬件进行互操作。
在至少一个实施例中，应用程序3601，OpenCL运行时3606，设备内核驱动器3607和硬件3608可以分别执行与上面结合图33讨论的应用程序3301、运行时3305、设备内核驱动器3306和硬件3307类似的功能。在至少一个实施例中，应用程序3601还包括具有将在设备上执行的代码的OpenCL内核3602。
在至少一个实施例中，OpenCL定义了一种“平台”，其允许主机控制连接到该主机的设备。在至少一个实施例中，OpenCL框架提供平台层API和运行时API，示出为平台API3603和运行时API 3605。在至少一个实施例中，运行时API 3605使用上下文来管理设备上内核的执行。在至少一个实施例中，每个标识的设备可以与各自的上下文相关联，运行时API 3605可以使用该上下文来管理该设备的命令队列、程序对象和内核对象、共享存储器对象等。在至少一个实施例中，平台API 3603公开了允许设备上下文用于选择和初始化设备，经由命令队列将工作提交给设备，以及使得能够进行来自和去往设备的数据传输等的函数。另外，在至少一个实施例中，OpenCL框架提供各种内置函数(未示出)，包括数学函数、关系函数和图像处理函数等。
在至少一个实施例中，编译器3604也被包括在OpenCL框架3610中。在至少一个实施例中，源代码可以在执行应用程序之前被离线编译或者在执行应用程序期间被在线编译。与CUDA和ROCm相反，至少一个实施例中的OpenCL应用程序可以由编译器3604在线编译，编译器3604被包括以代表可以用于将源代码和/或IR代码(例如标准可移植中间表示(“SPIR-V”)代码)编译为二进制代码的任意数量的编译器。可替代地，在至少一个实施例中，可以在执行这样的应用程序之前离线编译OpenCL应用程序。
图37示出了根据至少一个实施例的由编程平台支持的软件。在至少一个实施例中，编程平台3704被配置为支持应用程序3700可以依赖的各种编程模型3703，中间件和/或库3702以及框架3701。在至少一个实施例中，应用程序3700可以是使用例如深度学习框架(例如，MXNet，PyTorch或TensorFlow)实现的AI/ML应用，其可以依赖于诸如cuDNN，NVIDIACollective Communications Library(“NCCL”)”和/或NVIDIA开发人员数据加载库(“DALI”)CUDA库之类的库，以在底层硬件上提供加速的计算。
在至少一个实施例中，编程平台3704可以是以上分别结合图34、图35和图36描述的CUDA、ROCm或OpenCL平台之一。在至少一个实施例中，编程平台3704支持多个编程模型3703，其是底层计算系统的抽象，其允许算法和数据结构的表达。在至少一个实施例中，编程模型3703可以暴露底层硬件的特征以便改善性能。在至少一个实施例中，编程模型3703可以包括但不限于CUDA，HIP，OpenCL，C++加速大规模并行性(“C++AMP”)，开放多处理(“OpenMP”)，开放加速器(“OpenACC”)和/或Vulcan计算(Vulcan Compute)。
在至少一个实施例中，库和/或中间件3702提供编程模型3704的抽象的实现。在至少一个实施例中，这样的库包括可由计算机程序使用并在软件开发期间利用的数据和编程代码。在至少一个实施例中，除了可以从编程平台3704获得的那些之外，这样的中间件还包括向应用程序提供服务的软件。在至少一个实施例中，库和/或中间件3702可以包括但不限于cuBLAS、cuFFT、cuRAND和其他CUDA库，或rocBLAS、rocFFT、rocRAND和其他ROCm库。另外，在至少一个实施例中，库和/或中间件3702可以包括NCCL和ROCm通信集合库(“RCCL”)库，其提供用于GPU的通信例程，用于深度学习加速的MIOpen库和/或用于线性代数、矩阵和向量运算、几何变换、数值求解器以及相关算法的本征库。
在至少一个实施例中，应用程序框架3701依赖于库和/或中间件3702。在至少一个实施例中，每个应用程序框架3701是用于实现应用软件的标准结构的软件框架。回到上面讨论的AI/ML示例，在至少一个实施例中，可以使用框架(诸如Caffe，Caffe2，TensorFlow，Keras，PyTorch或MxNet深度学习框架)来实现AI/ML应用。
图38示出了根据至少一个实施例的编译代码以在图33-36的编程平台之一上执行。在至少一个实施例中，编译器3801接收源代码3800，其包括主机代码以及设备代码两者。在至少一个实施例中，编译器3801被配置为将源代码3800转换为用于在主机上执行的主机可执行代码3802以及用于在设备上执行的设备可执行代码3803。在至少一个实施例中，源代码3800可以在执行应用程序之前离线编译，或者在执行应用程序期间在线编译。
在至少一个实施例中，源代码3800可以包括编译器3801支持的任何编程语言的代码，例如C++、C、Fortran等。在至少一个实施例中，源代码3800可以包括在单一源(single-source)文件中，其具有主机代码和设备代码的混合，并在其中指示了设备代码的位置。在至少一个实施例中，单一源文件可以是包括CUDA代码的.cu文件或包括HIP代码的.hip.cpp文件。备选地，在至少一个实施例中，源代码3800可以包括多个源代码文件，而不是单一源文件，在该单一源文件中主机代码和设备代码是分开的。
在至少一个实施例中，编译器3801被配置为将源代码3800编译成用于在主机上执行的主机可执行代码3802和用于在设备上执行的设备可执行代码3803。在至少一个实施例中，编译器3801执行操作，包括将源代码3800解析为抽象系统树(AST)，执行优化以及生成可执行代码。在源代码3800包括单一源文件的至少一个实施例中，编译器3801可以将设备代码与主机代码在这种单一源文件中分开，将设备代码和主机代码分别编译成设备可执行代码3803和主机可执行代码3802，以及将设备可执行代码3803和主机可执行代码3802在单个文件中链接到一起，如下面关于图39更详细讨论的。
在至少一个实施例中，主机可执行代码3802和设备可执行代码3803可以是任何合适的格式，例如二进制代码和/或IR代码。在CUDA的情况下，在至少一个实施例中，主机可执行代码3802可以包括本地对象代码，而设备可执行代码3803可以包括PTX中间表示的代码。在至少一个实施例中，在ROCm的情况下，主机可执行代码3802和设备可执行代码3803都可以包括目标二进制代码。
图39是根据至少一个实施例的编译代码以在图33-36的编程平台之一上执行的更详细图示。在至少一个实施例中，编译器3901被配置为接收源代码3900，编译源代码3900，并输出可执行文件3910。在至少一个实施例中，源代码3900是单一源文件，例如.cu文件，.hip.cpp文件或其他格式的文件，其包括主机代码和设备代码两者。在至少一个实施例中，编译器3901可以是但不限于用于在.cu文件中编译CUDA代码的NVIDIACUDA编译器(“NVCC”)，或用于在.hip.cpp文件中编译HIP代码的HCC编译器。
在至少一个实施例中，编译器3901包括编译器前端3902，主机编译器3905，设备编译器3906和链接器3909。在至少一个实施例中，编译器前端3902被配置为在源代码3900中将设备代码3904与主机代码3903分开。在至少一个实施例中，设备代码3904由设备编译器3906编译成设备可执行代码3908，如所描述的，其可以包括二进制代码或IR代码。在至少一个实施例中，主机代码3903由主机编译器3905单独地编译成主机可执行代码3907。在至少一个实施例中，对于NVCC，主机编译器3905可以是但不限于输出本机目标代码的通用C/C++编译器，而设备编译器3906可以是但不限于基于低级虚拟机(“LLVM”)的编译器，其将LLVM编译器基础架构分叉，并输出PTX代码或二进制代码。在至少一个实施例中，对于HCC，主机编译器3905和设备编译器3906两者可以是但不限于输出目标二进制代码的基于LLVM的编译器。
在至少一个实施例中，在将源代码3900编译成主机可执行代码3907和设备可执行代码3908之后，链接器3909将主机和设备可执行代码3907和3908在可执行文件3910中链接到一起。在至少一个实施例中，主机和PTX的本机目标代码或设备的二进制代码可以在可执行和可链接格式(“ELF”)文件中链接在一起，该文件是用于存储目标代码的容器格式。
图40示出了根据至少一个实施例的在编译源代码之前转换源代码。在至少一个实施例中，源代码4000通过转换工具4001传递，转换工具4001将源代码4000转换成转换后的源代码4002。在至少一个实施例中，编译器4003用于将转换后的源代码4002编译成主机可执行代码4004和设备可执行代码4005，其过程类似于由编译器3801将源代码3800编译成主机可执行代码3802和设备可执行代码3803的过程，如以上结合图38所讨论的。
在至少一个实施例中，由转换工具4001执行的转换被用于移植(port)源代码4000，以在与最初打算在其上运行的不同的环境中执行。在至少一个实施例中，转换工具4001可以包括但不限于HIP转换器，其用于将用于CUDA平台的CUDA代码“移植(hipify)”为可以在ROCm平台上编译和执行的HIP代码。在至少一个实施例中，源代码4000的转换可以包括：解析源代码4000，并将对由一个编程模型(例如，CUDA)提供的API的调用转换为对由另一编程模型(例如，例如，HIP)提供的API的相应调用，如下面结合图41A-图42更详细地讨论的。返回到移植CUDA代码的示例，在至少一个实施例中，对CUDA运行时API、CUDA驱动器API和/或CUDA库的调用可以被转换为对应的HIP API调用。在至少一个实施例中，由转换工具4001执行的自动转换有时可能是不完整的，需要额外的人工来完全移植源代码4000。
配置GPU用于通用计算
以下各图阐述但不限于根据至少一个实施例的用于编译和执行计算源代码的示例性架构。
图41A示出了根据至少一个实施例的被配置为使用不同类型的处理单元来编译和执行CUDA源代码4110的系统4100。在至少一个实施例中，系统4100包括但不限于CUDA源代码4110，CUDA编译器4150，主机可执行代码4170(1)，主机可执行代码4170(2)，CUDA设备可执行代码4184，CPU 4190，启用CUDA的GPU 4194，GPU 4192，CUDA到HIP转换工具4120，HIP源代码4130，HIP编译器驱动器4140，HCC 4160和HCC设备可执行代码4182。
在至少一个实施例中，CUDA源代码4110是CUDA编程语言的人类可读代码的集合。在至少一个实施例中，CUDA代码是CUDA编程语言的人类可读代码。在至少一个实施例中，CUDA编程语言是C++编程语言的扩展，其包括但不限于定义设备代码以及区分设备代码和主机代码的机制。在至少一个实施例中，设备代码是在编译之后可在设备上并行执行的源代码。在至少一个实施例中，设备可以是针对并行指令处理而优化的处理器，例如启用CUDA的GPU 4190、GPU 4192或另一GPGPU等。在至少一个实施例中，主机代码是在编译后可以在主机上执行的源代码。在至少一个实施例中，主机是针对顺序指令处理而优化的处理器，例如CPU 4190。
在至少一个实施例中，CUDA源代码4110包括但不限于，任意数量(包括零)的全局函数4112，任意数量(包括零)的设备函数4114，任意数量(包括零)的主机函数4116，以及任意数量(包括零)的主机/设备函数4118。在至少一个实施例中，全局函数4112，设备函数4114，主机函数4116和主机/设备函数4118在CUDA源代码4110中可以混合。在至少一个实施例中，每个全局函数4112可在设备上执行并且可从主机调用。因此，在至少一个实施例中，全局函数4112中的一个或更多个可以充当设备的入口点。在至少一个实施例中，每个全局函数4112是内核。在至少一个实施例中以及在一种称为动态并行性的技术中，一个或更多个全局函数4112定义了一内核，该内核可以在设备上执行并且可以从这样的设备调用。在至少一个实施例中，内核在执行期间由设备上的N个不同线程并行执行N次(其中N为任何正整数)。
在至少一个实施例中，每个设备函数4114在设备上执行并且只能从这样的设备调用。在至少一个实施例中，每个主机函数4116在主机上执行并且只能从这样的主机调用。在至少一个实施例中，每个主机/设备函数4116既定义了在主机上可执行并且只能从这样的主机调用的函数的主机版本，也定义了在设备上可执行并且只能从这样的设备调用的函数的设备版本。
在至少一个实施例中，CUDA源代码4110还可包括但不限于对通过CUDA运行时API4102定义的任意数量的函数的任意数量的调用。在至少一个实施例中，CUDA运行时API4102可以包括但不限于在主机上执行的任意数量的函数，用于分配和解除分配设备存储器，在主机存储器和设备存储器之间传输数据，管理具有多个设备的系统等。在至少一个实施例中，CUDA源代码4110还可以包括对在任意数量的其他CUDA API中指定的任意数量的函数的任意数量的调用。在至少一个实施例中，CUDA API可以是被设计为由CUDA代码使用的任何API。在至少一个实施例中，CUDA API包括但不限于CUDA运行时API 4102，CUDA驱动器API，用于任意数量的CUDA库的API等。在至少一个实施例中并且相对于CUDA运行时API4102，CUDA驱动器API是较低级别的API，但可以提供对设备的更细粒度的控制。在至少一个实施例中，CUDA库的示例包括但不限于cuBLAS，cuFFT，cuRAND，cuDNN等。
在至少一个实施例中，CUDA编译器4150编译输入的CUDA代码(例如，CUDA源代码4110)以生成主机可执行代码4170(1)和CUDA设备可执行代码4184。在至少一个实施例中，CUDA编译器4150是NVCC。在至少一个实施例中，主机可执行代码4170(1)是在CPU 4190上可执行的输入源代码中包括的主机代码的编译版本。在至少一个实施例中，CPU 4190可以是针对顺序指令处理而优化的任何处理器。
在至少一个实施例中，CUDA设备可执行代码4184是在启用CUDA的GPU 4194上可执行的输入源代码中包括的设备代码的编译版本。在至少一个实施例中，CUDA设备可执行代码4184包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码4184包括但不限于IR代码，例如PTX代码，该IR代码在运行时被设备驱动器进一步编译为用于特定目标设备(例如，启用CUDA的GPU 4194)的二进制代码。在至少一个实施例中，启用CUDA的GPU4194可以是针对并行指令处理而优化并且支持CUDA的任何处理器。在至少一个实施例中，启用CUDA的GPU 4194由加利福尼亚州圣克拉拉市的NVIDIA公司开发。
在至少一个实施例中，CUDA到HIP转换工具4120被配置为将CUDA源代码4110转换成功能上相似的HIP源代码4130。在至少一个实施例中，HIP源代码4130是HIP编程语言的人类可读代码的集合。在至少一个实施例中，HIP代码是HIP编程语言的人类可读代码。在至少一个实施例中，HIP编程语言是C++编程语言的扩展，其包括但不限于CUDA机制的功能上相似的版本，用于定义设备代码并区分设备代码和主机代码。在至少一个实施例中，HIP编程语言可以包括CUDA编程语言的功能的子集。在至少一个实施例中，例如，HIP编程语言包括但不限于定义全局函数4112的机制，但是这样的HIP编程语言可能缺乏对动态并行性的支持，因此，在HIP代码中定义的全局函数4112仅可从主机调用。
在至少一个实施例中，HIP源代码4130包括但不限于任意数量(包括零)的全局函数4112，任意数量(包括零)的设备函数4114，任意数量(包括零)的主机函数4116以及任意数量(包括零)的主机/设备函数4118。在至少一个实施例中，HIP源代码4130还可以包括对在HIP运行时API 4132中指定的任意数量的函数的任意数量的调用。在一个实施例中，HIP运行时API 4132包括但不限于CUDA运行时API 4102中包括的函数的子集的功能上相似的版本。在至少一个实施例中，HIP源代码4130还可以包括对在任意数量的其他HIP API中指定的任意数量的函数的任意数量的调用。在至少一个实施例中，HIP API可以是被设计为供HIP代码和/或ROCm使用的任何API。在至少一个实施例中，HIP API包括但不限于HIP运行时API 4132，HIP驱动器API，用于任意数量的HIP库的API，用于任意数量的ROCm库的API等。
在至少一个实施例中，CUDA到HIP转换工具4120将CUDA代码中的每个内核调用从CUDA语法转换为HIP语法，并将CUDA代码中的任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。在至少一个实施例中，CUDA调用是对在CUDA API中指定的函数的调用，并且HIP调用是对在HIP API中指定的函数的调用。在至少一个实施例中，CUDA到HIP转换工具4120将对在CUDA运行时API 4102中指定的函数的任意数量的调用转换为对在HIP运行时API 4132中指定的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具4120是被称为hipify-perl的工具，其执行基于文本的转换过程。在至少一个实施例中，CUDA到HIP转换工具4120是被称为hipify-clang的工具，相对于hipify-perl，其执行更复杂且更鲁棒的转换过程，该过程涉及使用clang(编译器前端)解析CUDA代码，然后转换得到的符号。在至少一个实施例中，除了由CUDA到HIP转换工具4120执行的那些修改之外，将CUDA代码正确地转换成HIP代码可能还需要修改(例如，手动编辑)。
在至少一个实施例中，HIP编译器驱动器4140是确定目标设备4146，然后配置与目标设备4146兼容的编译器以编译HIP源代码4130的前端。在至少一个实施例中，目标设备4146是针对并行指令处理而优化的处理器。在至少一个实施例中，HIP编译器驱动器4140可以以任何技术上可行的方式确定目标设备4146。
在至少一个实施例中，如果目标设备4146与CUDA兼容(例如，启用CUDA的GPU4194)，则HIP编译器驱动器4140生成HIP/NVCC编译命令4142。在至少一个实施例中并且结合图41B更详细地描述的，HIP/NVCC编译命令4142配置CUDA编译器4150以使用但不限于HIP到CUDA转换头和CUDA运行时库来编译HIP源代码4130。在至少一个实施例中并且响应于HIP/NVCC编译命令4142，CUDA编译器4150生成主机可执行代码4170(1)和CUDA设备可执行代码4184。
在至少一个实施例中，如果目标设备4146与CUDA不兼容，则HIP编译器驱动器4140生成HIP/HCC编译命令4144。在至少一个实施例中并且如结合图41C更详细地描述的，HIP/HCC编译命令4144配置HCC 4160以使用HCC头和HIP/HCC运行时库编译HIP源代码4130。在至少一个实施例中并且响应于HIP/HCC编译命令4144，HCC 4160生成主机可执行代码4170(2)和HCC设备可执行代码4182。在至少一个实施例中，HCC设备可执行代码4182是HIP源代码4130中包含的可在GPU 4192上执行的设备代码的编译版本。在至少一个实施例中，GPU4192可以是针对并行指令处理而优化的、与CUDA不兼容且与HCC兼容的任何处理器。在至少一个实施例中，GPU 4192由加利福尼亚州圣克拉拉市的AMD公司开发。在至少一个实施例中，GPU 4192是不启用CUDA的GPU 4192。
仅出于说明性目的，在图41A中描绘了在至少一个实施例中可以实现为编译CUDA源代码4110以在CPU 4190和不同设备上执行的三个不同流程。在至少一个实施例中，直接CUDA流程编译CUDA源代码4110以在CPU 4190和启用CUDA的GPU 4194上执行，而无需将CUDA源代码4110转换为HIP源代码4130。在至少一个实施例中，间接CUDA流程将CUDA源代码4110转换为HIP源代码4130，然后编译HIP源代码4130以在CPU 4190和启用CUDA的GPU 4194上执行。在至少一个实施例中，CUDA/HCC流程将CUDA源代码4110转换为HIP源代码4130，然后编译HIP源代码4130以在CPU 4190和GPU 4192上执行。
可以通过虚线和一系列气泡注释A1-A3描绘可以在至少一个实施例中实现的直接CUDA流程。在至少一个实施例中，并且如气泡注释A1所示，CUDA编译器4150接收CUDA源代码4110和配置CUDA编译器4150以编译CUDA源代码4110的CUDA编译命令4148。在至少一个实施例中，直接CUDA流程中使用的CUDA源代码4110是用CUDA编程语言编写的，该CUDA编程语言基于除C++之外的其他编程语言(例如C，Fortran，Python，Java等)。在至少一个实施例中，并且响应于CUDA编译命令4148，CUDA编译器4150生成主机可执行代码4170(1)和CUDA设备可执行代码4184(用气泡注释A2表示)。在至少一个实施例中并且如用气泡注释A3所示，主机可执行代码4170(1)和CUDA设备可执行代码4184可以分别在CPU 4190和启用CUDA的GPU4194上执行。在至少一个实施例中，CUDA设备可执行代码4184包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码4184包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
可以通过虚线和一系列气泡注释B1-B6来描述可以在至少一个实施例中实现的间接CUDA流程。在至少一个实施例中并且如气泡注释B1所示，CUDA到HIP转换工具4120接收CUDA源代码4110。在至少一个实施例中并且如气泡注释B2所示，CUDA到HIP转换工具4120将CUDA源代码4110转换为HIP源代码4130。在至少一个实施例中并如气泡注释B3所示，HIP编译器驱动器4140接收HIP源代码4130，并确定目标设备4146是否启用了CUDA。
在至少一个实施例中并且如气泡注释B4所示，HIP编译器驱动器4140生成HIP/NVCC编译命令4142，并将HIP/NVCC编译命令4142和HIP源代码4130两者都发送到CUDA编译器4150。在至少一个实施例中并且如结合图41B更详细地描述的，HIP/NVCC编译命令4142配置CUDA编译器4150以使用但不限于HIP到CUDA转换头和CUDA运行时库来编译HIP源代码4130。在至少一个实施例中并且响应于HIP/NVCC编译命令4142，CUDA编译器4150生成主机可执行代码4170(1)和CUDA设备可执行代码4184(用气泡注释B5表示)。在至少一个实施例中并且如气泡注释B6所示，主机可执行代码4170(1)和CUDA设备可执行代码4184可以分别在CPU 4190和启用CUDA的GPU 4194上执行。在至少一个实施例中，CUDA设备可执行代码4184包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码4184包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
可以通过实线和一系列气泡注释C1-C6来描述可以在至少一个实施例中实现的CUDA/HCC流程。在至少一个实施例中并且如气泡注释C1所示，CUDA到HIP转换工具4120接收CUDA源代码4110。在至少一个实施例中并且如气泡注释C2所示，CUDA到HIP转换工具4120将CUDA源代码4110转换为HIP源代码4130。在至少一个实施例中并且如气泡注释C3所示，HIP编译器驱动器4140接收HIP源代码4130，并确定目标设备4146未启用CUDA。
在至少一个实施例中，HIP编译器驱动器4140生成HIP/HCC编译命令4144，并且将HIP/HCC编译命令4164和HIP源代码4130两者发送到HCC 4160(用气泡注释C4表示)。在至少一个实施例中并且如结合图41C更详细地描述的，HIP/HCC编译命令4164配置HCC 4160以使用但不限于HCC头和HIP/HCC运行时库编译HIP源代码4130。在至少一个实施例中并且响应于HIP/HCC编译命令4144，HCC 4160生成主机可执行代码4170(2)和HCC设备可执行代码4182(用气泡注释C5表示)。在至少一个实施例中并且如气泡注释C6所示，主机可执行代码4170(2)和HCC设备可执行代码4182可以分别在CPU 4190和GPU 4192上执行。
在至少一个实施例中，在将CUDA源代码4110转换为HIP源代码4130之后，HIP编译器驱动器4140可随后用于生成用于启用CUDA的GPU 4194或GPU 4192的可执行代码，而无需将CUDA重新执行为HIP转换工具4120。在至少一个实施例中，CUDA到HIP转换工具4120将CUDA源代码4110转换为HIP源代码4130，然后将其存储在存储器中。在至少一个实施例中，HIP编译器驱动器4140然后配置HCC 4160以基于HIP源代码4130生成主机可执行代码4170(2)和HCC设备可执行代码4182。在至少一个实施例中，HIP编译器驱动器4140随后配置CUDA编译器4150以基于存储的HIP源代码4130生成主机可执行代码4170(1)和CUDA设备可执行代码4184。
图41B示出了根据至少一个实施例的被配置为使用CPU 4190和启用CUDA的GPU4194来编译和执行图形41A的CUDA源代码4110的系统4104。在至少一个实施例中，系统4104包括但不限于CUDA源代码4110，CUDA到HIP转换工具4120，HIP源代码4130，HIP编译器驱动器4140，CUDA编译器4150，主机可执行代码4170(1)，CUDA设备可执行代码4184，CPU 4190和启用CUDA的GPU 4194。
在至少一个实施例中并且如本文先前结合图41A所描述的，CUDA源代码4110包括但不限于任意数量(包括零)的全局函数4112，任意数量(包括零)的设备函数4114，任意数量(包括零)的主机函数4116以及任意数量(包括零)的主机/设备函数4118。在至少一个实施例中，CUDA源代码4110还包括但不限于对在任意数量的CUDA API中指定的任意数量的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具4120将CUDA源代码4110转换成HIP源代码4130。在至少一个实施例中，CUDA到HIP转换工具4120将CUDA源代码4110中的每个内核调用从CUDA语法转换为HIP语法，并将CUDA源代码4110中任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。
在至少一个实施例中，HIP编译器驱动器4140确定目标设备4146是启用CUDA的，并且生成HIP/NVCC编译命令4142。在至少一个实施例中，然后HIP编译器驱动器4140经由HIP/NVCC编译命令4142配置CUDA编译器4150以编译HIP源代码4130。在至少一个实施例中，作为配置CUDA编译器4150的一部分，HIP编译器驱动器4140提供对HIP到CUDA转换头4152的访问。在至少一个实施例中，HIP到CUDA转换头4152将任意数量的HIP API中指定的任意数量的机制(例如，函数)转换为任意数量的CUDA API中指定的任意数量的机制。在至少一个实施例中，CUDA编译器4150将HIP到CUDA转换头4152与对应于CUDA运行时API 4102的CUDA运行时库4154结合使用，以生成主机可执行代码4170(1)和CUDA设备可执行代码4184。在至少一个实施例中，然后可以分别在CPU 4190和启用CUDA的GPU 4194上执行主机可执行代码4170(1)和CUDA设备可执行代码4184。在至少一个实施例中，CUDA设备可执行代码4184包括但不限于二进制代码。在至少一个实施例中，CUDA设备可执行代码4184包括但不限于PTX代码，并且在运行时被进一步编译成用于特定目标设备的二进制代码。
图41C示出了根据至少一个实施例的系统4106，该系统4106被配置为使用CPU4190和未启用CUDA的GPU 4192来编译和执行图形41A的CUDA源代码4110。在至少一个实施例中，系统4106包括但不限于CUDA源代码4110，CUDA到HIP转换工具4120，HIP源代码4130，HIP编译器驱动器4140，HCC 4160，主机可执行代码4170(2)，HCC设备可执行代码4182，CPU4190和GPU 4192。
在至少一个实施例中，并且如本文先前结合图41A所描述的，CUDA源代码4110包括但不限于任意数量(包括零)的全局函数4112，任意数量(包括零)的设备函数4114，任意数量(包括零)的主机函数4116以及任意数量(包括零)的主机/设备函数4118。在至少一个实施例中，CUDA源代码4110还包括但不限于对在任意数量的CUDA API中指定的任意数量的函数的任意数量的调用。
在至少一个实施例中，CUDA到HIP转换工具4120将CUDA源代码4110转换成HIP源代码4130。在至少一个实施例中，CUDA到HIP转换工具4120将CUDA源代码4110中的每个内核调用从CUDA语法转换为HIP语法，并将源代码4110中任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。
在至少一个实施例中，HIP编译器驱动器4140随后确定目标设备4146不是启用CUDA的，并生成HIP/HCC编译命令4144。在至少一个实施例中，然后HIP编译器驱动器4140配置HCC 4160以执行HIP/HCC编译命令4144，从而编译HIP源代码4130。在至少一个实施例中，HIP/HCC编译命令4144将HCC 4160配置为使用但不限于HIP/HCC运行时库4158和HCC头4156来生成主机可执行代码4170(2)和HCC设备可执行代码4182。在至少一个实施例中，HIP/HCC运行时库4158对应于HIP运行时API4132。在至少一个实施例中，HCC头4156包括但不限于用于HIP和HCC的任意数量和类型的互操作性机制。在至少一个实施例中，主机可执行代码4170(2)和HCC设备可执行代码4182可以分别在CPU 4190和GPU 4192上执行。
图42示出了根据至少一个实施例的由图41C的CUDA到HIP转换工具4120转换的示例性内核。在至少一个实施例中，CUDA源代码4110将给定内核被设计为解决的总体问题划分为可以使用线程块独立解决的相对粗糙的子问题。在至少一个实施例中，每个线程块包括但不限于任意数量的线程。在至少一个实施例中，每个子问题被划分为相对细小的部分(pieces)，这些部分可以由线程块中的线程协作并行地解决。在至少一个实施例中，线程块内的线程可以通过共享存储器共享数据并通过同步执行以协调存储器访问来协作。
在至少一个实施例中，CUDA源代码4110将与给定内核相关联的线程块组织成线程块的一维、二维或三维网格。在至少一个实施例中，每个线程块包括但不限于任意数量的线程，并且网格包括但不限于任意数量的线程块。
在至少一个实施例中，内核是使用“__global__”声明说明符(specifier)定义的设备代码中的函数。在至少一个实施例中，使用CUDA内核启动语法4210来指定针对给定内核调用执行内核的网格的大小以及相关联的流。在至少一个实施例中，CUDA内核启动语法4210被指定为“KernelName<<<GridSize，BlockSize，SharedMemorySize，Stream>>>(KernelArguments)；”。在至少一个实施例中，执行配置语法是“<<<...>>>”构造，其被插入在内核名称(“KernelName”)和内核参数的括号列表(“KernelArguments”)之间。在至少一个实施例中，CUDA内核启动语法4210包括但不限于CUDA启动函数语法而不是执行配置语法。
在至少一个实施例中，“GridSize”是dim3类型的，并且指定网格的大小和大小。在至少一个实施例中，类型dim3是CUDA定义的结构，其包括但不限于无符号整数x，y和z。在至少一个实施例中，如果未指定z，则z默认为1。在至少一个实施例中，如果未指定y，则y默认为1。在至少一个实施例中，网格中的线程块的数量等于GridSize.x、GridSize.y和GridSize.z的乘积。在至少一个实施例中，“BlockSize”是dim3类型的，并且指定每个线程块的大小和大小。在至少一个实施例中，每线程块的线程数等于BlockSize.x、BlockSize.y和BlockSize.z的乘积。在至少一个实施例中，给定执行内核的每个线程唯一的线程ID，该线程ID可通过内置变量(例如“threadIdx”)在内核内访问。
在至少一个实施例中，关于CUDA内核启动语法4210，“SharedMemorySize”是一可选参数，它指定共享存储器中除静态分配的存储器外，针对给定内核调用为每个线程块动态分配的字节数。在至少一个实施例中并且关于CUDA内核启动语法4210，SharedMemorySize默认为零。在至少一个实施例中并且关于CUDA内核启动语法4210，“流”是可选的参数，其指定相关联的流并且默认为零以指定默认流。在至少一个实施例中，流是按顺序执行的命令序列(其可能由不同的主机线程发出)。在至少一个实施例中，不同的流可以相对于彼此无序地或同时地执行命令。
在至少一个实施例中，CUDA源代码4110包括但不限于用于示例性内核“MatAdd”的内核定义和主函数。在至少一个实施例中，主函数是在主机上执行的主机代码，并且包括但不限于使内核MatAdd在设备上执行的内核调用。在至少一个实施例中，如图所示，内核MatAdd将大小为NxN的两个矩阵A和B相加，其中N为正整数，并将结果存储在矩阵C中。在至少一个实施例中，主函数将threadsPerBlock变量定义为16x 16，numBlocks变量为N/16xN/16。在至少一个实施例中，然后主函数指定内核调用“MatAdd<<<numBlocks，threadsPerBlock>>>(A，B，C)；”。在至少一个实施例中，并且根据CUDA内核启动语法4210，使用大小为N/16×N/16的线程块网格来执行内核MatAdd，其中每个线程块的大小为16×16。在至少一个实施例中，每个线程块包括256个线程，创建具有足够块的网格以使每个矩阵元素具有一个线程，并且该网格中的每个线程执行内核MatAdd以执行一个逐对的加法。
在至少一个实施例中，在将CUDA源代码4110转换成HIP源代码4130的同时，CUDA到HIP转换工具4120将CUDA源代码4110中的每个内核调用从CUDA内核启动语法4210转换成HIP内核启动语法4220，并将源代码4110中的任意数量的其他CUDA调用转换为任意数量的其他功能上相似的HIP调用。在至少一个实施例中，HIP内核启动语法4220被指定为“hipLaunchKernelGGL(KernelName,GridSize,BlockSize,SharedMemorySize,Stream,KernelArguments)；”。在至少一个实施例中，KernelName，GridSize，BlockSize，ShareMemorySize，Stream和KernelArguments中的每一个在HIP内核启动语法4220中具有与在CUDA内核启动语法4210中(本文先前描述)相同的含义。在至少一个实施例中，参数SharedMemorySize和Stream在HIP内核启动语法4220中是必需的，而在CUDA内核启动语法4210中是可选的。
在至少一个实施例中，除了使内核MatAdd在设备上执行的内核调用之外，图42中描绘的HIP源代码4130的一部分与图42中描绘的CUDA源代码4110的一部分相同。在至少一个实施例中，在HIP源代码4130中定义内核MatAdd，具有与在CUDA源代码4110中定义内核MatAdd相同的“__global__”声明说明符。在至少一个实施例中，在HIP源代码4130中的内核调用是“hipLaunchKernelGGL(MatAdd，numBlocks，threadsPerBlock，0、0，A，B，C)；”，而CUDA源代码4110中的相应内核调用是“MatAdd<<<numBlocks，threadsPerBlock>>>(A，B，C)；”。
图43更详细地示出了根据至少一个实施例的图41C的未启用CUDA的GPU 4192。在至少一个实施例中，GPU 4192由圣塔克拉拉市的AMD公司开发。在至少一个实施例中，GPU4192可以被配置为以高度并行的方式执行计算操作。在至少一个实施例中，GPU 4192被配置为执行图形管线操作，诸如绘制命令、像素操作、几何计算以及与将图像渲染到显示器相关联的其他操作。在至少一个实施例中，GPU 4192被配置为执行与图形无关的操作。在至少一个实施例中，GPU 4192被配置为执行与图形有关的操作和与图形无关的操作两者。在至少一个实施例中，GPU 4192可以被配置为执行HIP源代码4130中包括的设备代码。
在至少一个实施例中，GPU 4192包括但不限于任意数量的可编程处理单元4320，命令处理器4310，L2高速缓存4322，存储器控制器4370，DMA引擎4380(1)，系统存储器控制器4382，DMA引擎4380(2)和GPU控制器4384。在至少一个实施例中，每个可编程处理单元4320包括但不限于工作负载管理器4330和任意数量的计算单元4340。在至少一个实施例中，命令处理器4310读取来自一个或更多个命令队列(未示出)的命令，并将命令分发给工作负载管理器4330。在至少一个实施例中，对于每个可编程处理单元4320，相关的工作负载管理器4330将工作分发给包括在可编程处理单元4320中的计算单元4340。在至少一个实施例中，每个计算单元4340可以执行任意数量的线程块，但是每个线程块在单个计算单元4340上执行。在至少一个实施例中，工作组是线程块。
在至少一个实施例中，每个计算单元4340包括但不限于任意数量的SIMD单元4350和共享存储器4360。在至少一个实施例中，每个SIMD单元4350实现SIMD架构并且被配置为并行执行操作。在至少一个实施例中，每个SIMD单元4350包括但不限于向量ALU 4352和向量寄存器文件4354。在至少一个实施例中，每个SIMD单元4350执行不同的线程束。在至少一个实施例中，线程束是一组线程(例如16个线程)，其中线程束中的每个线程属于单个线程块，并且被配置为基于单个指令集来处理不同的数据集。在至少一个实施例中，可以使用预测来禁用线程束中的一个或更多个线程。在至少一个实施例中，通道是线程。在至少一个实施例中，工作项是线程。在至少一个实施例中，波前是线程束。在至少一个实施例中，线程块中的不同波前可一起同步并经由共享存储器4360进行通信。
在至少一个实施例中，可编程处理单元4320被称为“着色引擎”。在至少一个实施例中，除了计算单元4340之外，每个可编程处理单元4320还包括但不限于任意数量的专用图形硬件。在至少一个实施例中，每个可编程处理单元4320包括但不限于任意数量(包括零)的几何处理器，任意数量(包括零)的光栅化器，任意数量(包括零)的渲染后端，工作负载管理器4330和任意数量的计算单元4340。
在至少一个实施例中，计算单元4340共享L2高速缓存4322。在至少一个实施例中，L2高速缓存4322被分区。在至少一个实施例中，GPU 4192中的所有计算单元4340可访问GPU存储器4390。在至少一个实施例中，存储器控制器4370和系统存储器控制器4382促进GPU4192与主机之间的数据传输，并且DMA引擎4380(1)使能GPU 4192与此主机之间的异步存储器传输。在至少一个实施例中，存储器控制器4370和GPU控制器4384促进GPU 4192与其他GPU 4192之间的数据传输，并且DMA引擎4380(2)使能GPU 4192与其他GPU 4192之间的异步存储器传输。
在至少一个实施例中，GPU 4192包括但不限于任意数量和类型的系统互连，该系统互连促进在GPU 4192内部或外部的任意数量和类型的直接或间接链接的组件之间的数据和控制传输。在至少一个实施例中，GPU 4192包括但不限于耦合到任意数量和类型的外围设备的任意数量和类型的I/O接口(例如，PCIe)。在至少一个实施例中，GPU 4192可以包括但不限于任意数量(包括零)的显示引擎和任意数量(包括零)的多媒体引擎。在至少一个实施例中，GPU 4192实现了存储器子系统，该存储器子系统包括但不限于任意数量和类型的存储器控制器(例如，存储器控制器4370和系统存储器控制器4382)以及专用于一个组件或在多个组件之间共享的存储器设备(例如，共享存储器4360)。在至少一个实施例中，GPU4192实现了高速缓存子系统，该高速缓存子系统包括但不限于一个或更多个高速缓存存储器(例如，L2高速缓存4322)，每个高速缓存存储器可以是私有的或在任意数量的组件(例如，SIMD单元4350，计算单元4340和可编程处理单元4320)之间共享。
图44示出了根据至少一个实施例的示例性CUDA网格4420的线程如何被映射到图43的不同计算单元4340。在至少一个实施例中，并且仅出于说明目的，网格4420具有BX乘以BY乘以1的GridSize和TX乘以TY乘以1的BlockSize。因此，在至少一个实施例中，网格4420包括但不限于(BX*BY)线程块4430，每个线程块4430包括但不限于(TX*TY)线程4440。线程4440在图44中被描绘为线程束箭头。
在至少一个实施例中，网格4420被映射到可编程处理单元4320(1)，该可编程处理单元4320(1)包括但不限于计算单元4340(1)-4340(C)。在至少一个实施例中并且如图所示，将(BJ*BY)线程块4430映射到计算单元4340(1)，并且将其余线程块4430映射到计算单元4340(2)。在至少一个实施例中，每个线程块4430可以包括但不限于任意数量的线程束，并且每个线程束被映射到图43的不同的SIMD单元4350。
在至少一个实施例中，给定线程块4430中的线程束可以一起同步并通过关联的计算单元4340中包括的共享存储器4360进行通信。例如并且在至少一个实施例中，线程块4430(BJ，1)中的线程束可以一起同步并通过共享存储器4360(1)进行通信。例如并且在至少一个实施例中，线程块4430(BJ+1，1)中的线程束可以一起同步并通过共享存储器4360(2)进行通信。
图45示出了根据至少一个实施例的如何将现有的CUDA代码迁移到数据并行C++代码。数据并行C++(DPC++)可以指单架构专有语言的一种开放的、基于标准的替代方案，其允许开发人员可以跨硬件目标(CPU和加速器，诸如GPU和FPGA)重用代码，并且还为特定加速器执行自定义调整。DPC++根据开发人员可能熟悉的ISOC++使用类似和/或相同的C和C++构造。DPC++结合了Khronos集团(The Khronos Group)的标准SYCL，以支持数据并行性和异构编程。SYCL是指跨平台的抽象层，它建立在OpenCL的底层概念、可移植性和效率之上，它使异构处理器的代码能够使用标准C++以“单源”风格编写。SYCL可以实现单源开发，其中C++模板函数可以包含主机代码和设备代码两者，以构建使用OpenCL加速的复杂算法，然后在不同类型的数据的整个源代码中重用它们。
在至少一个实施例中，使用DPC++编译器来编译可以跨各种硬件目标部署的DPC++源代码。在至少一个实施例中，DPC++编译器用于生成可跨各种硬件目标部署的DPC++应用程序，并且DPC++兼容性工具可用于将CUDA应用程序迁移到DPC++中的多平台程序。在至少一个实施例中，DPC++基础工具包包括：DPC++编译器，用于跨各种硬件目标部署应用程序；DPC++库，用于提高CPU、GPU和FPGA的生产力和性能；DPC++兼容性工具，用于将CUDA应用程序迁移到多平台应用程序；及其任何合适的组合。
在至少一个实施例中，DPC++编程模型用于通过使用现代C++特征来表达与称为数据并行C++的编程语言的并行性来简化与编程CPU和加速器有关的一个或更多个方面。DPC++编程语言可用于针对使用单源语言的主机(例如CPU)和加速器(例如GPU或FPGA)进行代码重用，并清楚地传达执行和存储器依赖性。DPC++代码内的映射可用于将应用程序转换为在最能加速工作负载的硬件或硬件设备集上运行。即使在没有可用加速器的平台上，主机也可用于简化设备代码的开发和调试。
在至少一个实施例中，CUDA源代码4500作为输入提供给DPC++兼容性工具4502以生成人类可读的DPC++4504。在至少一个实施例中，人类可读的DPC++4504包括由DPC++兼容性工具4502生成的内联注释，其指导开发人员如何和/或在何处修改DPC++代码以完成编码和调整到所需性能4506，从而生成DPC++源代码4508。
在至少一个实施例中，CUDA源代码4500是或包括CUDA编程语言中人类可读源代码的集合。在至少一个实施例中，CUDA源代码4500是采用CUDA编程语言的人类可读源代码。在至少一个实施例中，CUDA编程语言是C++编程语言的扩展，其包括但不限于定义设备代码和区分设备代码和主机代码的机制。在至少一个实施例中，设备代码是源代码，其在编译后可在设备(例如，GPU或FPGA)上执行，并且可以包括可在设备的一个或更多个处理器核心上执行的一个或更多个可并行工作流。在至少一个实施例中，设备可以是处理器，其针对并行指令处理进行优化，例如启用CUDA的GPU、GPU或另一GPGPU等。在至少一个实施例中，主机代码是在编译后可在主机上执行的源代码。在至少一个实施例中，主机代码和设备代码中的一些或全部可以跨CPU和GPU/FPGA并行执行。在至少一个实施例中，主机是针对顺序指令处理而优化的处理器，例如CPU。结合图45描述的CUDA源代码4500可与本文中其他地方讨论的内容一致。
在至少一个实施例中，DPC++兼容性工具4502指的是用于促进将CUDA源代码4500迁移到DPC++源代码4508的可执行工具、程序、应用程序或任何其他合适类型的工具。在至少一个实施例中，DPC++兼容性工具4502是一种基于命令行的代码迁移工具，其可用作DPC++工具包的一部分，用于将现有的CUDA源移植到DPC++。在至少一个实施例中，DPC++兼容性工具4502将CUDA应用程序的一些或全部源代码从CUDA转换为DPC++，并生成至少部分用DPC++编写的结果文件，称为人类可读的DPC++4504。在至少一个实施例中，人类可读的DPC++4504包括由DPC++兼容性工具4502生成的注释，以指示可能需要用户干预的地方。在至少一个实施例中，当CUDA源代码4500调用没有类似DPC++API的CUDA API时，用户干预是必要的；需要用户干预的其他示例将在后面更详细地讨论。
在至少一个实施例中，用于迁移CUDA源代码4500(例如，应用程序或其部分)的工作流包括创建一个或更多个编译数据库文件；使用DPC++兼容性工具4502将CUDA迁移到DPC++；完成迁移并验证正确性，从而生成DPC++源代码4508；并使用DPC++编译器编译DPC++源代码4508以生成DPC++应用程序。在至少一个实施例中，兼容性工具提供了一种实用程序，该实用程序截获Makefile执行时使用的命令并将它们存储在编译数据库文件中。在至少一个实施例中，文件以JSON格式存储。在至少一个实施例中，拦截构建命令将Makefile命令转换为DPC兼容性命令。
在至少一个实施例中，拦截-构建(intercept-build)是一种实用程序脚本，其拦截构建过程以捕获编译选项、宏定义和包括路径，并将该数据写入编译数据库文件。在至少一个实施例中，编译数据库文件是JSON文件。在至少一个实施例中，DPC++兼容性工具4502解析编译数据库并在迁移输入源时应用选项。在至少一个实施例中，拦截-构建的使用是可选的，但强烈推荐用于基于Make或CMake的环境。在至少一个实施例中，迁移数据库包括命令、目录和文件：命令可以包括必要的编译信号量；目录可包括到报头文件的路径；文件可包括到CUDA文件的路径。
在至少一个实施例中，DPC++兼容性工具4502通过尽可能生成DPC++来将用CUDA编写的CUDA代码(例如，应用程序)迁移到DPC++。在至少一个实施例中，DPC++兼容性工具4502作为工具包的一部分是可用的。在至少一个实施例中，DPC++工具包包括拦截-构建工具。在至少一个实施例中，拦截-构建工具创建编译数据库，该编译数据库捕获编译命令以迁移CUDA文件。在至少一个实施例中，DPC++兼容性工具4502使用拦截-构建工具生成的编译数据库将CUDA代码迁移到DPC++。在至少一个实施例中，非CUDA C++代码和文件被原样迁移。在至少一个实施例中，DPC++兼容性工具4502生成人类可读的DPC++4504，其可以是DPC++代码，如由DPC++兼容性工具4502生成的，不能由DPC++编译器编译并且需要额外的管道来验证未正确迁移的代码部分，并且可能涉及手动干预，例如由开发人员进行干预。在至少一个实施例中，DPC++兼容性工具4502提供嵌入代码中的提示或工具以帮助开发人员手动迁移无法自动迁移的附加代码。在至少一个实施例中，迁移是针对源文件、项目或应用程序的一次性活动。
在至少一个实施例中，DPC++兼容性工具4502能够成功地将CUDA代码的所有部分迁移到DPC++，并且可以简单地存在用于手动验证和调整所生成的DPC++源代码的性能的可选步骤。在至少一个实施例中，DPC++兼容性工具4502直接生成由DPC++编译器编译的DPC++源代码4508，而不需要或不利用人工干预来修改由DPC++兼容性工具4502生成的DPC++代码。在至少一个实施例中，DPC++兼容性工具生成可编译的DPC++代码，开发人员可以根据性能、可读性、可维护性和其他各种考虑因素或其任何组合选择性地对其进行调整。
在至少一个实施例中，至少部分地使用DPC++兼容性工具4502将一个或更多个CUDA源文件迁移到DPC++源文件。在至少一个实施例中，CUDA源代码包括一个或更多个头(header)文件，该头文件可以包括CUDA头文件。在至少一个实施例中，CUDA源文件包括可用于打印文本的<cuda.h>头文件和<stdio.h>头文件。在至少一个实施例中，向量加法内核CUDA源文件的一部分可以写成或相关于：
/>
在至少一个实施例中，并结合以上呈现的CUDA源文件，DPC++兼容性工具4502解析CUDA源代码并且用适当的DPC++和SYCL头文件替换头文件。在至少一个实施例中，DPC++头文件包括助手声明。在CUDA中，存在线程ID的概念，相应地，在DPC++或SYCL中，针对每个元素都有本地标识符。
在至少一个实施例中，并且与以上呈现的CUDA源文件相关，有两个向量A和B，它们被初始化并且向量相加结果作为VectorAddKernel()的一部分被放入向量C中。在至少一个实施例中，作为将CUDA代码迁移到DPC++代码的一部分，DPC++兼容性工具4502经由本地ID将用于索引工作元素的CUDA线程ID转换为工作元素的SYCL标准寻址。在至少一个实施例中，可以优化由DPC++兼容性工具4502生成的DPC++代码——例如，通过降低nd_item的维度，从而增加存储器和/或处理器利用率。
在至少一个实施例中并且结合以上呈现的CUDA源文件，存储器分配被迁移。在至少一个实施例中，依赖于诸如平台、设备、上下文和队列之类的SYCL概念，将cudaMalloc()迁移到设备和上下文被传递到的统一共享存储器SYCL调用malloc_device()。在至少一个实施例中，SYCL平台可以具有多个设备(例如，主机和GPU设备)；设备可具有多个队列，可以向其提交作业；每个设备都可具有上下文；并且上下文可具有多个设备并管理共享存储器对象。
在至少一个实施例中并结合以上呈现的CUDA源文件，main()函数调用(invoke)或调用(call)VectorAddKernel()以将两个向量A和B相加并将结果存储在向量C中。在至少一个实施例中，调用VectorAddKernel()的CUDA代码被DPC++代码替换，以将内核提交到命令队列以供执行。在至少一个实施例中，命令组处理程序cgh传递提交到队列的数据、同步和计算，parallel_for被调用用于调用VectorAddKernel()的该工作组中的多个全局元素和多个工作项。
在至少一个实施例中并结合以上呈现的CUDA源文件，将复制设备存储器和然后向量A、B和C的空闲存储器的CUDA调用迁移到对应的DPC++调用。在至少一个实施例中，C++代码(例如，用于打印浮点变量向量的标准ISOC++代码)被原样迁移，无需由DPC++兼容性工具4502进行修改。在至少一个实施例中，DPC++兼容性工具4502修改用于存储器设置和/或主机调用以在加速设备上执行内核的CUDA API。在至少一个实施例中并结合以上呈现的CUDA源文件，相应的人类可读DPC++4504(例如，可编译的)被编写为或相关于：
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在至少一个实施例中，人类可读的DPC++4504指的是由DPC++兼容性工具4502生成的输出并且可以以一种或另一种方式进行优化。在至少一个实施例中，由DPC++兼容性工具4502生成的人类可读的DPC++4504可以在迁移后由开发人员手动编辑以使其更易于维护、性能或其他考虑。在至少一个实施例中，由DPC++兼容性工具4502生成的DPC++代码(例如公开的DPC++)可以通过为每个malloc_device()调用删除对get_current_device()和/或get_default_context()的重复调用来优化。在至少一个实施例中，上面生成的DPC++代码使用3维nd_range，其可以重构为仅使用单个维度，从而减少存储器使用。在至少一个实施例中，开发人员可以手动编辑由DPC++兼容工具4502生成的DPC++代码，用访问器替换统一共享存储器的使用。在至少一个实施例中，DPC++兼容性工具4502具有改变其如何将CUDA代码迁移到DPC++代码的选项。在至少一个实施例中，DPC++兼容性工具4502是冗长的，因为它使用通用模板将CUDA代码迁移到DPC++代码，DPC++代码适用于大量情况。
在至少一个实施例中，CUDA到DPC++的迁移工作流包括以下步骤：使用拦截-构建脚本准备迁移；使用DPC++兼容性工具4502执行CUDA项目到DPC++的迁移；审查和编辑迁移的源文件以确保其完整性和正确性；以及编译最终的DPC++代码以生成DPC++应用程序。在至少一个实施例中，在一种或更多种场景中可能需要人工审查DPC++源代码，包括但不限于：迁移的API不返回错误代码(CUDA代码可以返回错误代码，该错误代码随后可以被应用程序使用，但是SYCL使用异常来报告错误，因此不会使用错误代码来显露错误)；DPC++不支持CUDA计算能力相关逻辑；无法删除语句。在至少一个实施例中，DPC++代码需要人工干预的场景可以包括但不限于：错误代码逻辑替换为(*,0)代码或注释掉；等效的DPC++API不可用；CUDA计算能力相关逻辑；硬件相关API(clock())；缺少特征不受支持的API；执行时间测量逻辑；处理内置向量类型冲突；cuBLAS API的迁移；以及更多。
在至少一个实施例中，在此描述的一种或更多种技术利用oneAPI编程模型。在至少一个实施例中，oneAPI编程模型指的是用于与不同计算加速器架构交互的编程模型。在至少一个实施例中，oneAPI是指被设计成与不同计算加速器架构交互的应用编程接口(API)。在至少一个实施例中，oneAPI编程模型利用DPC++编程语言。在至少一个实施例中，DPC++编程语言是指用于数据并行编程生产力的高级语言。在至少一个实施例中，DPC++编程语言至少部分地基于C和/或C++编程语言。在至少一个实施例中，oneAPI编程模型是诸如由加利福尼亚州圣克拉拉市的英特尔公司开发的那些编程模型。
在至少一个实施例中，oneAPI和/或oneAPI编程模型用于与不同加速器、GPU、处理器、和/或其变体、架构进行交互。在至少一个实施例中，oneAPI包括实现不同功能的一组库。在至少一个实施例中，oneAPI至少包括oneAPIDPC++库、oneAPI数学内核库、oneAPI数据分析库、oneAPI深度神经网络库、oneAPI集合通信库、oneAPI线程构建块库、oneAPI视频处理库和/或其变型。
在至少一个实施例中，oneAPIDPC++库(也称为oneDPL)是实施算法和功能以加速DPC++内核编程的库。在至少一个实施例中，oneDPL实现一个或更多个标准模板库(STL)功能。在至少一个实施例中，oneDPL实现一个或更多个并行STL功能。在至少一个实施例中，oneDPL提供一组库类和函数，诸如并行算法、迭代器、函数对象类、基于范围的API和/或其变型。在至少一个实施例中，oneDPL实现C++标准库的一个或更多个类和/或函数。在至少一个实施例中，oneDPL实现一个或更多个随机数生成器功能。
在至少一个实施例中，oneAPI数学内核库(也称为oneMKL)是实现用于不同数学函数和/或操作的不同优化和并行化例程的一个库。在至少一个实施例中，oneMKL实现一个或更多个基本线性代数子程序(BLAS)和/或线性代数封装(LAPACK)密集线性代数例程。在至少一个实施例中，oneMKL实现一个或更多个稀疏BLAS线性代数例程。在至少一个实施例中，oneMKL实现一个或更多个随机数生成器(RNG)。在至少一个实施例中，oneMKL实现用于对向量进行数学运算的一个或更多个向量数学(VM)例程。在至少一个实施例中，oneMKL实现一个或更多个快速傅里叶变换(FFT)函数。
在至少一个实施例中，oneAPI数据分析库(也称为oneDAL)是实现不同数据分析应用和分布式计算的库。在至少一个实施例中，oneDAL以批处理、在线和分布式计算处理模式实施用于数据分析的预处理、变换、分析、建模、验证和决策的不同算法。在至少一个实施例中，oneDAL实现不同C++和/或Java API以及对一个或更多个数据源的不同连接器。在至少一个实施例中，oneDAL实现对传统C++接口的DPC++API扩展，并且使得GPU能够用于不同算法。
在至少一个实施例中，oneAPI深度神经网络库(也称为oneDNN)是实现不同深度学习函数的库。在至少一个实施例中，oneDNN实现不同神经网络、机器学习和深度学习函数、算法和/或其变型。
在至少一个实施例中，oneAPI集合通信库(也称为oneCCL)是实现深度学习和机器学习工作负荷的不同应用的库。在至少一个实施例中，在下级通信中间件(诸如消息传递接口(MPI)和libfabrics))上构建oneCCL。在至少一个实施例中，oneCCL启用一组深度学习特定优化，诸如优先化、持久操作、无序执行和/或其变化。在至少一个实施例中，oneCCL实现不同CPU和GPU功能。
在至少一个实施例中，oneAPI线程构建块库(也称为oneTBB)是实现用于不同应用的不同并行化过程的库。在至少一个实施例中，oneTBB被用于主机上的基于任务的共享并行编程。在至少一个实施例中，oneTBB实现通用并行算法。在至少一个实施例中，oneTBB实现并发容器。在至少一个实施例中，oneTBB实现可扩展存储器分配器。在至少一个实施例中，oneTBB实现工作窃取任务调度器。在至少一个实施例中，oneTBB实现低级别同步原语。在至少一个实施例中，oneTBB是独立于编译器的并且可在不同处理器上使用，例如GPU、PPU、CPU和/或其变型。
在至少一个实施例中，oneAPI视频处理库(也称为oneVPL)是用于在一个或更多个应用中加速视频处理的库。在至少一个实施例中，oneVPL实现不同视频解码、编码和处理功能。在至少一个实施例中，oneVPL实施用于CPU、GPU和其他加速器上的媒体管线的不同功能。在至少一个实施例中，oneVPL实现以媒体为中心和视频分析工作负荷的设备发现和选择。在至少一个实施例中，oneVPL实现用于零拷贝缓冲器共享的API原语。
在至少一个实施例中，oneAPI编程模型利用DPC++编程语言。在至少一个实施例中，DPC++编程语言是包括但不限于定义设备代码并且在设备代码和主机代码之间进行区分的CUDA机制的功能相似版本的编程语言。在至少一个实施例中，DPC++编程语言可以包括CUDA编程语言的功能的子集。在至少一个实施例中，使用DPC++编程语言使用oneAPI编程模型来执行一个或更多个CUDA编程模型操作。
应当注意，虽然在此描述的举例实施例可以涉及CUDA编程模型，但是在此描述的技术可以与任何适合的编程模型一起使用，如HIP、oneAPI、和/或其变型。
可以鉴于以下条款来描述本公开的至少一个实施例：
1.一种处理器，包括：一个或更多个电路，用于执行应用编程接口(“API”)以使第一两个或更多个相关指令与第二两个或更多个相关指令同时地执行，而所述第二两个或更多个相关指令独立于所述第一两个或更多个相关指令。
2.根据条款1所述的处理器，其中所述应用编程接口是存储在计算机系统的存储器中的驱动程序。
3.根据条款1或2所述的处理器，其中第一两个或更多个相关指令和第二两个或更多个相关指令共同驻留在图形处理单元(“GPU”)的存储器中。
4.根据条款1至3中任一项所述的处理器，其中所述第一两个或更多个相关指令是第一组两个或更多个线程的部分，并且所述一个或更多个电路使所述第一组两个或更多个线程在第一时间点共同驻留。
5.根据条款1至4中任一项所述的处理器，其中第二两个或更多个相关指令是第二组共同驻留线程的部分，所述一个或更多个电路使所述第二组共同驻留线程在第二时间点共同驻留，并且共同驻留允许所述第二组共同驻留线程中的每个线程与所述第二组共同驻留线程中的至少一个其他线程交互。
6.根据条款1至5中任一项所述的处理器，其中第一两个或更多个相关指令通过访问共享存储器、获得第二两个或更多个相关指令的状态、等待第二两个或更多个相关指令、或从第二两个或更多个相关指令发送或接收数据，来与两个或更多个相关指令交互。
7.根据条款1至6中任一项所述的处理器，其中作为确定没有足够的资源可用于同时地执行第一两个或更多个相关指令的结果，所述一个或更多个电路阻止执行第一两个或更多个相关指令。
8.根据条款7所述的处理器，其中所述资源包括寄存器文件、存储器、共享存储器或处理器核心中的一个或更多个。
9.一种计算机实现的方法，包括执行应用编程接口(“API”)，以使第一两个或更多个相关指令与第二两个或更多个相关指令同时地执行，所述第二两个或更多个相关指令独立于所述第一两个或更多个相关指令。
10.根据条款9所述的计算机实现的方法，其中所述应用编程接口是存储在计算机系统的存储器中的驱动程序。
11.根据条款9或10所述的计算机实现的方法，其中第一两个或更多个相关指令和第二两个或更多个相关指令共同驻留在图形处理单元(“GPU”)的存储器中。
12.根据条款9至11中任一项所述的计算机实现的方法，还包括使第一组两个或更多个线程在第一时间点共同驻留，并且其中所述第一两个或更多个相关指令是所述第一组两个或更多个线程的部分。
13.根据条款9至12中任一项所述的计算机实现的方法，其中共同驻留使一组共同驻留线程中的每个线程能够与该一组共同驻留线程中的至少一个其他线程交互。
14.根据条款9至13中任一项所述的计算机实现的方法，其中第一线程通过访问共享存储器、获得第二线程的状态、等待所述第二线程、或从所述第二线程发送或接收数据，来与所述第二线程交互。
15.根据条款9至14中任一项所述的计算机实现的方法，其中作为确定没有足够的计算资源可用于同时地执行所述第一两个或更多个相关指令的结果，所述一个或更多个电路阻止执行所述第一两个或更多个相关指令。
16.根据条款15所述的计算机实现的方法，其中所述资源包括寄存器文件、存储器、共享存储器或处理器核心中的一个或更多个。
17.一种计算机系统，包括一个或更多个处理器和存储可执行指令的存储器，所述可执行指令作为由所述一个或更多个处理器执行的结果，使所述计算机系统执行应用编程接口(“API”)，以使第一两个或更多个相关指令与第二两个或更多个相关指令同时地执行，所述第二两个或更多个相关指令独立于所述第一两个或更多个相关指令。
18.根据条款17所述的计算机系统，其中应用编程接口是存储在计算机系统的存储器中的驱动程序。
19.根据条款17或18所述的计算机系统，其中所述第一两个或更多个相关指令和所述第二两个或更多个相关指令共同驻留在图形处理单元(“GPU”)的存储器中。
20.根据条款17至19中任一项所述的计算机系统，其中所述第一两个或更多个相关指令是第一组两个或更多个线程的部分，所述第二两个或更多个相关指令是第二组两个或更多个线程的部分，所述计算机系统使所述第一组两个或更多个线程在第一时间点共同驻留，并且所述计算机系统使所述第二组两个或更多个线程在第二时间点共同驻留。
21.根据条款17至20中任一项所述的计算机系统，其中共同驻留使得一组共同驻留线程中的每个线程能够与该一组共同驻留线程中的至少一个其他线程交互。
22.根据条款17至21中任一项所述的计算机系统，其中第一线程通过访问共享存储器、获得第二线程的状态、等待第二线程、或从第二线程发送或接收数据来与所述第二线程交互。
23.根据条款17至22中任一项所述的计算机系统，其中作为确定没有足够的计算资源可用于同时地执行第一两个或更多个相关指令的结果，一个或更多个电路阻止执行所述第一两个或更多个相关指令。
24.根据条款23所述的计算机系统，其中所述资源包括寄存器文件、存储器、共享存储器或处理器核心中的一个或更多个。
25.一种机器可读介质，具有存储在其上的一组指令，如果由一个或更多个处理器执行所述一组指令，则使所述一个或更多个处理器执行应用编程接口(“API”)，以使第一两个或更多个相关指令与第二两个或更多个相关指令同时地执行，所述第二两个或更多个相关指令独立于所述第一两个或更多个相关指令。
26.根据条款25所述的机器可读介质，其中所述应用编程接口是存储在计算机系统的存储器中的驱动程序。
27.根据条款25或26所述的机器可读介质，其中所述第一两个或更多个相关指令和所述第二两个或更多个相关指令共同驻留在图形处理单元(“GPU”)的存储器中。
28.根据条款25至27中任一项所述的机器可读介质，其中所述第一两个或更多个相关指令是第一组两个或更多个线程的部分，所述第二两个或更多个相关指令是第二组两个或更多个线程的部分，所述一个或更多个处理器使所述第一组两个或更多个线程在第一时间点共同驻留，并且所述一个或更多个处理器使所述第二组两个或更多个线程在第二时间点共同驻留。
29.根据条款25至28中任一项所述的机器可读介质，其中共同驻留使得一组共同驻留线程中的每个线程能够与所述一组共同驻留线程中的至少一个其他线程交互。
30.根据条款25至29中任一项所述的机器可读介质，其中第一线程通过访问共享存储器、获得第二线程的状态、等待第二线程、或从第二线程发送或接收数据，来与所述第二线程交互。
31.根据条款25至30中任一项所述的机器可读介质，其中作为确定没有足够的计算资源可用于同时地执行所述第一两个或更多个相关指令的结果，所述一个或更多个电路阻止执行所述第一两个或更多个相关指令。
32.根据条款31所述的机器可读介质，其中资源包括寄存器文件、存储器、共享存储器或处理器核心中的一个或更多个。
其他变型在本公开的精神内。因此，尽管公开的技术易于进行各种修改和替代构造，但是某些示出的其实施例在附图中示出并且已经在上面进行了详细描述。然而，应理解，无意将公开内容限制为所公开的一种或更多种特定形式，而是相反，其意图是涵盖落入如所附权利要求书所定义的本公开内容的精神和范围内的所有修改、替代构造和等同物。
除非另有说明或显然与上下文矛盾，否则在描述所公开的实施例的上下文中(特别是在所附权利要求的上下文中)，术语“一”和“一个”和“该”以及类似指代的使用应被解释为涵盖单数和复数，而不是作为术语的定义。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”应被解释为开放式术语(意味着“包括但不限于”)。术语“连接”(在未经修改时指的是物理连接)应解释为部分或全部包含在内、附接到或连接在一起，即使有某些介入。除非本文另外指出，否则本文中对数值范围的引用仅旨在用作分别指代落入该范围内的每个单独值的简写方法，并且每个单独值都被并入说明书中，就如同其在本文中被单独叙述一样。除非另外指出或与上下文矛盾，否则术语“集”(例如“项目集”)或“子集”的使用应解释为包括一个或更多个成员的非空集合。此外，除非另外指出或与上下文矛盾，否则术语相应集的“子集”不一定表示对应集的适当子集，而是子集和对应集可以相等。
除非以其他方式明确指出或与上下文明显矛盾，否则诸如“A，B和C中的至少一个”或“A，B与C中的至少一个”形式的短语之类的连接语在上下文中理解为通常用来表示项目、条款等，其可以是A或B或C，也可以是A和B和C集的任何非空子集。例如，在具有三个成员的集的说明性示例中，连接短语“A，B和C中的至少一个”和“A，B与C中的至少一个”是指以下任意集：{A}，{B}，{C}，{A，B}，{A，C}，{B，C}，{A，B，C}。因此，这种连接语言通常不旨在暗示某些实施例要求存在A中的至少一个，B中的至少一个和C中的至少一个。另外，除非另有说明或与上下文矛盾，否则术语“多个”表示复数的状态(例如，“多个项目”表示多个项目)。多个项目中项目的数量至少为两个，但如果明确指示或通过上下文指示，则可以更多。此外，除非另有说明或从上下文中可以清楚得知，否则短语“基于”是指“至少部分地基于”而不是“仅基于”。
除非本文另外指出或与上下文明显矛盾，否则本文描述的过程的操作可以任何合适的顺序执行。在至少一个实施例中，诸如本文所述的那些过程(或其线程束和/或其组合)之类的过程在配置有可执行指令的一个或更多个计算机系统的控制下执行，并且被实现为代码(例如，可执行指令，一个或更多个计算机程序或一个或更多个应用程序)，该代码通过硬件或其组合在一个或更多个处理器上共同执行。在至少一个实施例中，代码以例如计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个指令。在至少一个实施例中，计算机可读存储介质是非暂时性计算机可读存储介质，其排除了暂时性信号(例如，传播的瞬态电或电磁传输)，但包括非暂时性数据存储电路(例如，缓冲区、高速缓存和队列)。在至少一个实施例中，代码(例如，可执行代码或源代码)被存储在其上存储有可执行指令的一组一个或更多个非暂时性计算机可读存储介质(或用于存储可执行指令的其他存储器)上，该可执行指令在由计算机系统的一个或更多个处理器执行时(即，作为被执行的结果)，使得计算机系统执行本文所述的操作。在至少一个实施例中，一组非暂时性计算机可读存储介质包括多个非暂时性计算机可读存储介质，并且多个非暂时性计算机可读存储介质中的个体非暂时性存储介质中的一个或更多个缺少全部代码，而是多个非暂时性计算机可读存储介质共同存储全部代码。在至少一个实施例中，可执行指令被执行，以使得不同的指令由不同的处理器执行，例如，非暂时性计算机可读存储介质存储指令，并且主中央处理单元(“CPU”)执行一些指令，而图形处理单元(“GPU”)执行其他指令。在至少一个实施例中，计算机系统的不同组件具有单独的处理器，并且不同的处理器执行指令的不同子集。
因此，在至少一个实施例中，计算机系统被配置为实现单独地或共同地执行本文所述的过程的操作的一个或更多个服务，并且这样的计算机系统被配置有使能实施操作的适用的硬件和/或软件。此外，实现本公开的至少一个实施例的计算机系统是单个设备，并且在另一实施例中是分布式计算机系统，其包括以不同方式操作的多个设备，使得分布式计算机系统执行本文所述的操作，并且使得单个设备不执行所有操作。
本文提供的任何和所有示例或示例性语言(例如，“诸如”)的使用仅旨在更好地阐明本公开的实施例，并且不对公开的范围构成限制，除非另有要求。说明书中的任何语言都不应被解释为表示任何未要求保护的要素对于实践公开内容是必不可少的。
本文引用的所有参考文献，包括出版物、专利申请和专利，均通过引用并入本文，其程度就如同每个参考文献被单独且具体地指示为以引用的方式并入本文并且其全部内容在本文中阐述一样。
在说明书和权利要求中，可以使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语可能不旨在作为彼此的同义词。相反，在特定示例中，“连接”或“耦合”可用于指示两个或更多个元件彼此直接或间接物理或电接触。“耦合”也可能意味着两个或更多个元素彼此不直接接触，但仍彼此协作或交互。
除非另有明确说明，否则可以理解，在整个说明书中，诸如“处理”、“计算”、“计算”、“确定”等之类的术语，是指计算机或计算系统或类似的电子计算设备的动作和/或过程，其将计算系统的寄存器和/或存储器中表示为物理量(例如电子)的数据处理和/或转换为类似表示为计算系统的存储器、寄存器或其他此类信息存储、传输或显示设备中的物理量的其他数据。
以类似的方式，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据并将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或存储器的一部分。作为非限制性示例，“处理器”可以是CPU或GPU。“计算平台”可以包括一个或更多个处理器。如本文所使用的，“软件”过程可以包括例如随时间执行工作的软件和/或硬件实体，诸如任务、线程和智能代理。同样，每个过程可以指代多个过程，以连续地或间歇地顺序地或并行地执行指令。术语“系统”和“方法”在本文中可以互换使用，只要系统可以体现一种或更多种方法，并且方法可以被认为是系统。
在至少一个实施例中，算术逻辑单元是采用一个或更多个输入来产生结果的一组组合逻辑电路。在至少一个实施例中，处理器使用算术逻辑单元来实现数学运算，如加法、减法或乘法。在至少一个实施例中，算术逻辑单元用于实现逻辑运算，诸如逻辑AND/OR或XOR。在至少一个实施例中，算术逻辑单元是无状态的，并且由被布置为形成逻辑门的物理开关组件(诸如半导体晶体管)制成。在至少一个实施例中，算术逻辑单元可以在内部操作为具有相关联的时钟的有状态逻辑电路。在至少一个实施例中，算术逻辑单元可构造为具有未维持在相关联的寄存器组中的内部状态的异步逻辑电路。在至少一个实施例中，算术逻辑单元被处理器用来组合被存储在处理器的一个或更多个寄存器中的操作数并产生可以被处理器存储在另一寄存器或存储器位置中的输出。
在至少一个实施例中，作为处理由该处理器检索的指令的结果，该处理器向算术逻辑单元呈现一个或更多个输入或操作数，致使该算术逻辑单元至少部分地基于提供给该算术逻辑单元的输入的指令代码来产生结果。在至少一个实施例中，由处理器提供给ALU的指令代码至少部分地基于由处理器执行的指令。在至少一个实施例中，ALU中的组合逻辑处理输入并产生输出，该输出被放置在处理器内的总线上。在至少一个实施例中，处理器选择输出总线上的目的地寄存器、存储器位置、输出设备或输出存储位置，使得对处理器进行计时致使将ALU产生的结果发送到所需位置。
在本文件中，可以参考获得、获取、接收或将模拟或数字数据输入子系统、计算机系统或计算机实现的机器中。可以通过多种方式来完成获得、获取、接收或输入模拟和数字数据的过程，例如通过接收作为函数调用或对应用程序编程接口的调用的参数的数据。在一些实现方式中，可以通过经由串行或并行接口传输数据来完成获得、获取、接收或输入模拟或数字数据的过程。在另一实现方式中，可以通过经由计算机网络将数据从提供实体传输到获取实体来完成获得、获取、接收或输入模拟或数字数据的过程。也可以参考提供、输出、传送、发送或呈现模拟或数字数据。在各种示例中，提供、输出、传送、发送或呈现模拟或数字数据的过程可以通过将数据作为函数调用的输入或输出参数、应用程序编程接口或过程间通信机制的参数进行传输来实现。
尽管上面的讨论阐述了所描述的技术的示例实现，但是其他架构可以用于实现所描述的功能，并且旨在落入本公开的范围内。此外，尽管出于讨论的目的在上面定义了具体的职责分配，但是根据情况，可以以不同的方式分配和划分各种功能和职责。
此外，尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求书所要求保护的主题不必限于所描述的特定特征或动作。而是，公开了特定的特征和动作作为实现权利要求的示例性形式。
Claims (32)
1.一种处理器，包括：
一个或更多个电路，用于执行应用编程接口(“API”)以使第一两个或更多个相关指令与第二两个或更多个相关指令同时地执行，所述第二两个或更多个相关指令独立于所述第一两个或更多个相关指令。
2.根据权利要求1所述的处理器，其中所述应用编程接口是存储在计算机系统的存储器中的驱动程序。
3.根据权利要求1所述的处理器，其中所述第一两个或更多个相关指令和所述第二两个或更多个相关指令共同驻留在图形处理单元(“GPU”)的存储器中。
4.根据权利要求1所述的处理器，其中：
所述第一两个或更多个相关指令是第一组两个或更多个线程的部分；以及
所述一个或更多个电路使所述第一组两个或更多个线程在第一时间点共同驻留。
5.根据权利要求1所述的处理器，其中：
所述第二两个或更多个相关指令是第二组共同驻留线程的部分；
所述一个或更多个电路使所述第二组共同驻留线程在第二时间点共同驻留；以及
共同驻留允许所述第二组共同驻留线程中的每个线程与所述第二组共同驻留线程中的至少一个其他线程交互。
6.根据权利要求1所述的处理器，其中所述第一两个或更多个相关指令通过访问共享存储器、获得所述第二两个或更多个相关指令的状态、等待所述第二两个或更多个相关指令、或者从所述第二两个或更多个相关指令发送或者接收数据，来与两个或更多个相关指令交互。
7.根据权利要求1所述的处理器，其中作为确定没有足够资源可用于同时地执行所述第一两个或更多个相关指令的结果，所述一个或更多个电路阻止执行所述第一两个或更多个相关指令。
8.根据权利要求7所述的处理器，其中所述资源包括寄存器文件、存储器、共享存储器或处理器核心中的一个或更多个。
9.一种计算机实现的方法，包括执行应用编程接口(“API”)，以使第一两个或更多个相关指令与第二两个或更多个相关指令同时地执行，所述第二两个或更多个相关指令独立于所述第一两个或更多个相关指令。
10.根据权利要求9所述的计算机实现的方法，其中所述应用编程接口是存储在计算机系统的存储器中的驱动程序。
11.根据权利要求9所述的计算机实现的方法，其中所述第一两个或更多个相关指令和所述第二两个或更多个相关指令共同驻留在图形处理单元(“GPU”)的存储器中。
12.根据权利要求9所述的计算机实现的方法，还包括：
使第一组两个或更多个线程在第一时间点共同驻留；以及
其中所述第一两个或更多个相关指令是所述第一组两个或更多个线程的部分。
13.根据权利要求9所述的计算机实现的方法，其中共同驻留使一组共同驻留线程中的每个线程能够与所述一组共同驻留线程中的至少一个其他线程交互。
14.根据权利要求9所述的计算机实现的方法，其中第一线程通过访问共享存储器、获得第二线程的状态、等待所述第二线程、或从所述第二线程发送或接收数据，来与所述第二线程交互。
15.根据权利要求9所述的计算机实现的方法，其中作为确定没有足够的计算资源可用于同时地执行所述第一两个或更多个相关指令的结果，所述一个或更多个电路阻止执行所述第一两个或更多个相关指令。
16.根据权利要求15所述的计算机实现的方法，其中所述资源包括寄存器文件、存储器、共享存储器或处理器核心中的一个或更多个。
17.一种计算机系统，包括一个或更多个处理器和存储可执行指令的存储器，所述可执行指令作为由所述一个或更多个处理器执行的结果，使所述计算机系统执行应用编程接口(“API”)以使第一两个或更多个相关指令与第二两个或更多个相关指令同时地执行，所述第二两个或更多个相关指令独立于所述第一两个或更多个相关指令。
18.根据权利要求17所述的计算机系统，其中所述应用编程接口是存储在所述计算机系统的存储器中的驱动程序。
19.根据权利要求17所述的计算机系统，其中所述第一两个或更多个相关指令和所述第二两个或更多个相关指令共同驻留在图形处理单元(“GPU”)的存储器中。
20.根据权利要求17所述的计算机系统，其中：
所述第一两个或更多个相关指令是第一组两个或更多个线程的部分；
所述第二两个或更多个相关指令是第二组两个或更多个线程的部分；
所述计算机系统使所述第一组两个或更多个线程在第一时间点共同驻留；以及
所述计算机系统使所述第二组两个或更多个线程在第二时间点共同驻留。
21.根据权利要求17所述的计算机系统，其中共同驻留使得一组共同驻留线程中的每个线程能够与所述一组共同驻留线程中的至少一个其他线程交互。
22.根据权利要求17所述的计算机系统，其中第一线程通过访问共享存储器、获得第二线程的状态、等待所述第二线程、或从所述第二线程发送或接收数据，来与所述第二线程交互。
23.根据权利要求17所述的计算机系统，其中作为确定没有足够的计算资源可用于同时地执行所述第一两个或更多个相关指令的结果，所述一个或更多个电路阻止执行所述第一两个或更多个相关指令。
24.根据权利要求23所述的计算机系统，其中所述资源包括寄存器文件、存储器、共享存储器或处理器核心中的一个或更多个。
25.一种机器可读介质，具有存储在其上的一组指令，如果通过一个或更多个处理器执行所述一组指令，则使所述一个或更多个处理器执行应用编程接口(“API”)，以使第一两个或更多个相关指令与第二两个或更多个相关指令同时地执行，所述第二两个或更多个相关指令独立于所述第一两个或更多个相关指令。
26.根据权利要求25所述的机器可读介质，其中所述应用编程接口是存储在计算机系统的存储器中的驱动程序。
27.根据权利要求25所述的机器可读介质，其中所述第一两个或更多个相关指令和所述第二两个或更多个相关指令共同驻留在图形处理单元(“GPU”)的存储器中。
28.根据权利要求25所述的机器可读介质，其中：
所述第一两个或更多个相关指令是第一组两个或更多个线程的部分；
所述第二两个或更多个相关指令是第二组两个或更多个线程的部分；
所述一个或更多个处理器使所述第一组两个或更多个线程在第一时间点共同驻留；以及
所述一个或更多个处理器使所述第二组两个或更多个线程在第二时间点处共同驻留。
29.根据权利要求25所述的机器可读介质，其中共同驻留使得一组共同驻留线程中的每个线程能够与所述一组共同驻留线程中的至少一个其他线程交互。
30.根据权利要求25所述的机器可读介质，其中第一线程通过访问共享存储器、获得第二线程的状态、等待所述第二线程、或者从所述第二线程发送或者接收数据，来与所述第二线程交互。
31.根据权利要求25所述的机器可读介质，其中作为确定没有足够的计算资源可用于同时地执行所述第一两个或更多个相关指令得结果，所述一个或更多个电路阻止执行所述第一两个或更多个相关指令。
32.根据权利要求31所述的机器可读介质，其中所述资源包括寄存器文件、存储器、共享存储器或处理器核心中的一个或更多个。
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