JP2022135998A - 高ダイナミック・レンジ撮像用途のためのトーン利得関数を使用したトーン管理 - Google Patents

高ダイナミック・レンジ撮像用途のためのトーン利得関数を使用したトーン管理 Download PDF

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Abstract

【課題】トーン及びコントラスト強調の悪影響を最小限に抑えること。【解決手段】画像データのための効果的なトーン管理を実施するための装置、システム、及び技法。一実施例では、入力画像のトーナル範囲のセットに対応するコントラスト利得曲線のセットが生成される。次いで、少なくとも、入力画像のトーナル範囲に、対応するコントラスト利得曲線を用することによって、出力画像が生成され得る。【選択図】図１

Description

本発明は、高ダイナミック・レンジ撮像用途のためのトーン利得関数を使用したトーン管理に関するものである。
高ダイナミック・レンジ撮像（ＨＤＲＩ：Ｈｉｇｈ－Ｄｙｎａｍｉｃ－Ｒａｎｇｅ Ｉｍａｇｉｎｇ）は、高ダイナミック・レンジ（ＨＤＲ：Ｈｉｇｈ Ｄｙｎａｍｉｃ Ｒａｎｇｅ）の画像データを生成する技法を含む。すなわち、ＨＤＲＩは、最も大きい可能なピクセル値（たとえば、最も大きい可能な光度値）と最も小さい可能なピクセル値（たとえば、最も小さい可能な光度値）との増加された比を提供する。より小さい光度値のピクセルが、符号化された画像のより暗い（たとえば、より黒い）領域としてレンダリングし、より大きい光度値のピクセルが、画像のより明るい（たとえば、より白い）領域としてレンダリングする。最も大きい光度値と最も小さい光度値との拡張された比のために、及び増加されたダイナミック・レンジ（ＤＲ：Ｄｙｎａｍｉｃ Ｒａｎｇｅ）をレンダリングするのに十分な能力をもつデバイス上に表示されるとき、ＨＤＲ画像は、さらなる詳細及びコントラストを提供し得、したがって、人間の閲覧者に、より現実的に及び自然に見え得る。さらに、これらのＨＤＲ画像の増加されたコントラスト及び詳細は、画像中のエンティティ又はオブジェクトを識別することなど、様々な画像処理タスクについての成果を改善し得る。たとえば、適切にレンダリングされるとき、ＨＤＲ画像データ中に符号化されるシーンの画像が、より高い詳細及びコントラストを有し、画像処理ソフトウェアによるシーンにおけるより正確なオブジェクト検出を可能にし得る。
ＨＤＲ画像データをトーン・マッピング（ｔｏｎｅ ｍａｐ）するための従来の方法は、不適当なトーン及びコントラスト処置の結果として、画像の飽和及び／又はクリッピングを引き起こすことがあり、これは、データ損失及び／又は検出失敗を生じ得る。さらに、ＨＤＲ画像、及び／又はトーン・マッピングされたＨＤＲ画像データによって符号化された画像の輝度を制御するとき、様々な画像処理技法が、ＨＤＲＩに関連する視覚的利益の多くを低減し、たとえば、ＨＤＲ画像及び／又はトーン・マッピングされたＨＤＲ画像を、「色あせた（ｗａｓｈｅｄ－ｏｕｔ）」、あまり現実的でない、又はさもなければあまり詳細でないように見えるものとしてレンダリングし得る。
２０１９年７月３０日に出願された、「ＥＮＨＡＮＣＥＤ ＨＩＧＨ－ＤＹＮＡＭＩＣ－ＲＡＮＧＥ ＩＭＡＧＩＮＧ ＡＮＤ ＴＯＮＥ ＭＡＰＰＩＮＧ」と題する米国特許出願第１６／５２６，９０２号
図面を参照しながら様々な技法が説明される。
少なくとも１つの実施例による、入力画像の個別トーナル（ｔｏｎａｌ）領域に別個のトーン利得関数（ｔｏｎｅ ｇａｉｎ ｆｕｎｃｔｉｏｎ）を適用するための例示的な方法を示す図である。 少なくとも１つの実施例による、入力画像の個別トーナル領域に別個のトーン利得関数を適用するための例示的な方法を示す図である。 少なくとも１つの実施例による、入力画像に少なくとも部分的に基づいて生成された例示的なヒストグラムを示す図である。 少なくとも１つの実施例による、異なるスケールを使用してコントラスト値を計算するための例示的な方法を示す図である。 少なくとも１つの実施例による、例示的なコントラスト画像を示す図である。 少なくとも１つの実施例による、入力画像の個別トーナル領域についてのコントラスト利得曲線を決定するための例示的な方法を示す図である。 少なくとも１つの実施例による、入力画像の個別トーナル領域についての例示的なコントラスト利得曲線を示す図である。 少なくとも１つの実施例による、コントラスト・マッピングのための例示的な方法を示す図である。 少なくとも１つの実施例による、例示的なグローバル・トーン・マッピング曲線を示す図である。 少なくとも１つの実施例による、出力画像を生成するための例示的な方法を示す図である。 少なくとも１つの実施例による、例示的なデータ・センタを示す図である。 少なくとも１つの実施例による、処理システムを示す図である。 少なくとも１つの実施例による、コンピュータ・システムを示す図である。 少なくとも１つの実施例による、システムを示す図である。 少なくとも１つの実施例による、例示的な集積回路を示す図である。 少なくとも１つの実施例による、コンピューティング・システムを示す図である。 少なくとも１つの実施例による、ＡＰＵを示す図である。 少なくとも１つの実施例による、ＣＰＵを示す図である。 少なくとも１つの実施例による、例示的なアクセラレータ統合スライス（ａｃｃｅｌｅｒａｔｏｒ ｉｎｔｅｇｒａｔｉｏｎ ｓｌｉｃｅ）を示す図である。 少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す図である。 少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す図である。 少なくとも１つの実施例による、グラフィックス・コアを示す図である。 少なくとも１つの実施例による、ＧＰＧＰＵを示す図である。 少なくとも１つの実施例による、並列プロセッサを示す図である。 少なくとも１つの実施例による、処理クラスタを示す図である。 少なくとも１つの実施例による、グラフィックス・マルチプロセッサを示す図である。 少なくとも１つの実施例による、グラフィックス・プロセッサを示す図である。 少なくとも１つの実施例による、プロセッサを示す図である。 少なくとも１つの実施例による、プロセッサを示す図である。 少なくとも１つの実施例による、グラフィックス・プロセッサ・コアを示す図である。 少なくとも１つの実施例による、ＰＰＵを示す図である。 少なくとも１つの実施例による、ＧＰＣを示す図である。 少なくとも１つの実施例による、ストリーミング・マルチプロセッサを示す図である。 少なくとも１つの実施例による、プログラミング・プラットフォームのソフトウェア・スタックを示す図である。 少なくとも１つの実施例による、図３０のソフトウェア・スタックのＣＵＤＡ実装形態を示す図である。 少なくとも１つの実施例による、図３０のソフトウェア・スタックのＲＯＣｍ実装形態を示す図である。 少なくとも１つの実施例による、図３０のソフトウェア・スタックのＯｐｅｎＣＬ実装形態を示す図である。 少なくとも１つの実施例による、プログラミング・プラットフォームによってサポートされるソフトウェアを示す図である。 少なくとも１つの実施例による、図３０～図３３のプログラミング・プラットフォーム上で実行するためのコードをコンパイルすることを示す図である。 少なくとも１つの実施例による、図３０～図３３のプログラミング・プラットフォーム上で実行するためのコードをコンパイルすることをより詳細に示す図である。 少なくとも１つの実施例による、ソース・コードをコンパイルするより前にソース・コードをトランスレートすることを示す図である。 少なくとも１つの実施例による、異なるタイプの処理ユニットを使用してＣＵＤＡソース・コードをコンパイル及び実行するように構成されたシステムを示す図である。 少なくとも１つの実施例による、ＣＰＵ及びＣＵＤＡ対応ＧＰＵを使用して、図３８ＡのＣＵＤＡソース・コードをコンパイル及び実行するように構成されたシステムを示す図である。 少なくとも１つの実施例による、ＣＰＵ及びＣＵＤＡ非対応（ｎｏｎ－ＣＵＤＡ－ｅｎａｂｌｅｄ）ＧＰＵを使用して、図３８ＡのＣＵＤＡソース・コードをコンパイル及び実行するように構成されたシステムを示す図である。 少なくとも１つの実施例による、図３８ＣのＣＵＤＡからＨＩＰへのトランスレーション・ツール（ＣＵＤＡ－ｔｏ－ＨＩＰ ｔｒａｎｓｌａｔｉｏｎ ｔｏｏｌ）によってトランスレートされた例示的なカーネルを示す図である。 少なくとも１つの実施例による、図３８ＣのＣＵＤＡ非対応ＧＰＵをより詳細に示す図である。 少なくとも１つの実施例による、例示的なＣＵＤＡグリッドのスレッドが図４０の異なるコンピュート・ユニットにどのようにマッピングされるかを示す図である。 少なくとも１つの実施例による、既存のＣＵＤＡコードをＤａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋コードにどのようにマイグレートするかを示す図である。
本開示の実施例は、複数のトーン利得関数を用いた効果的なトーン管理に関する。ＨＤＲ画像データ内の領域のセットを決定するシステム及び方法が開示され、ここで、別個のトーン利得関数が、領域のセットのうちの特定の領域に適用される。
上記で説明されたものなど、従来のシステムとは対照的に、ＨＤＲ画像データの個別トーナル領域に別個のトーン利得関数を適用することは、飽和、クリッピング、及び／又はコントラストの欠如など、トーン及びコントラスト強調の悪影響を最小限に抑える。様々な実施例では、最適トーン利得関数が、ＨＤＲ画像データ内のトーナル範囲を表す複数のトーン・キー（ｔｏｎｅ ｋｅｙ）について決定される。一実例では、これらのトーナル範囲は、シャドー範囲と、中間トーン範囲と、ハイライト範囲とを含む。これらのトーナル範囲は、画像内のローカル・エリアを表し得、特定のトーン利得関数が、これらのローカル・エリアに適用され得る。
様々な実施例では、ＨＤＲ画像処理パイプラインは、統計分析器（ｓｔａｔｉｓｔｉｃａｌ ａｎａｌｙｚｅｒ）と、コントラスト計算器と、コントラスト利得曲線生成器と、コントラスト・マッピングと、グローバル・トーン・マッピングとを含む。ＨＤＲ画像処理パイプラインの動作は、以下でより詳細に説明されるように、並列に、直列に、又はそれらの組合せで実施され得る。たとえば、統計分析器と、コントラスト計算器と、コントラスト利得曲線生成器と、ローカル・コントラスト・マッピングとを含むローカル・コントラスト処理が、グローバル・トーン・マッピングの実施の前又は後のいずれかに実施され得る。
以下でより詳細に説明される統計分析器は、ＨＤＲ画像データの様々な統計値を決定するためにＨＤＲ画像データを処理し得る。一実施例では、統計分析器は、複数のトーナル範囲、各トーナル範囲についての平均、及び各トーナル範囲についての分散を生成するために、ＨＤＲ画像データを表すヒストグラムを処理する。一実例では、ＨＤＲ画像データは、３つのトーナル範囲、すなわち、シャドー範囲、中間トーン範囲、及びハイライト範囲に分割され、ここで、シャドー範囲は、下位１０パーセント（たとえば、ヒストグラム中で表されるピクセルの数）を表し、ハイライト範囲は、上位１０パーセントを表し、中間トーンレイジは、シャドー範囲とハイライト範囲との間のＨＤＲ画像データの部分を表す。様々な実施例では、複数の範囲及び／又は関連する平均は、以下でより詳細に説明されるように、コントラスト利得曲線生成器への入力として提供される。
コントラスト計算器は、一実施例では、入力画像と、ガウス・スケール空間において平滑化ファクタによってスケーリングされた参照トーン画像との間のトーナル差を決定する。さらに、複数のコントラスト画像が、異なるスケールに少なくとも部分的に基づいて生成され得る。様々な実施例では、入力画像のピクセルについてのルミナンス値が決定され、次いで、ルミナンス値は、平滑化されたルミナンス値を生成するためにガウス・カーネルを使用して平滑化される。次いで、コントラスト画像が、少なくとも、ルミナンス値を、平滑化されたルミナンス値と比較することによって、生成され得る。一実例では、コントラスト画像は、正の値と負の値とを含む。
様々な実施例では、コントラスト利得曲線生成器は、統計分析器によって生成されたトーナル範囲についてコントラスト利得曲線のセットを生成する。さらに、様々な制御パラメータが、コントラスト利得曲線のセットのうちのコントラスト利得曲線に適用され、並びにコントラスト利得曲線のセットのうちのコントラスト利得曲線の組合せであり得るグローバル・コントラスト利得曲線に適用され得る。さらに、様々な実施例では、これらの制御ファクタは、シーン条件（たとえば、夜間又は低照度画像（ｌｏｗ ｌｉｇｈｔ ｉｍａｇｅ））に基づいて調整される。上記で説明された実例に戻ると、３つの利得曲線、すなわち、シャドー・コントラスト利得曲線、ハイライト・コントラスト利得曲線、及び中間トーン・コントラスト利得曲線が生成される。様々な実施例では、コントラスト利得曲線は、トーナル範囲についての平均値と、トーナル範囲分布に従って統計分析器によって生成されたガウス曲線を表すシグマとに少なくとも部分的に基づいて決定される。概して、コントラスト利得曲線は、入力トーン値の関数であって、そのトーン値についての対応する利得を作り出す。
様々な実施例では、コントラスト・マッピングは、調整されたコントラスト画像を生成するために、コントラスト計算器によって生成されたコントラスト画像にコントラスト利得曲線を適用する。一実例では、これらの調整されたコントラスト画像は、最終コントラスト画像を作成するために組み合わせられる。いくつかの実施例では、最終コントラスト画像は、グローバル・トーン・マッピングの出力とマージされる。また他の実施例では、グローバル・トーン・マッピングは、ローカル・トーン・マッピングを実施するより前に、入力画像に適用される。出力画像（たとえば、最終コントラスト画像、又はグローバル・トーン・マッピングされた画像とマージされた最終コントラスト画像）は、オブジェクト検出アルゴリズム又は他の画像処理アルゴリズムへの入力として使用され得る。また他の実施例では、出力画像は、単に、人間のユーザのためのより魅力的な画像を作成するために生成される。
図１は、別個のトーン利得関数が、出力画像を生成するためにＨＤＲ画像及び／又はＨＤＲ画像データの個別トーナル領域に適用される、方法１００を示す。図１に示されている実例では、入力画像１０２が、限定はしないが、出力画像１２０を作り出すための、統計分析器（ｓｔａｔ ａｎａｌｙｚｅｒ）１０６と、コントラスト利得曲線生成１０８と、コントラスト計算器１１０と、コントラスト・マッピング１１２と、グローバル・トーン・マッピング１０４とを含む、プロセスのいくつかの機能を使用して処理される。入力画像１０２は、画像キャプチャ・デバイス（たとえば、デジタル・カメラ）によってキャプチャされたシーン、（たとえば、ビデオ・ゲーム又はアニメーション化されたムービーにおける表示のための）自動プロセスによって生成された何か、及び／又は表示されるべき他のデータなど、表示されるべき何かを表すデータであり得る。入力画像１０２は、一実施例では、ビットマップ・ファイルとしてフォーマットされるが、本開示の技法は、ジョイント・フォトグラフィック・エキスパート・グループ（ＪＰＥＧ：Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）、及びグラフィックス・インターチェンジ・フォーマット（ＧＩＦ：Ｇｒａｐｈｉｃｓ Ｉｎｔｅｒｃｈａｎｇｅ Ｆｏｒｍａｔ）、ポータブル・ネットワーク・グラフィックス（ＰＮＧ：Ｐｏｒｔａｂｌｅ Ｎｅｔｗｏｒｋ Ｇｒａｐｈｉｃｓ）など、他のフォーマットの入力画像のために適応され得る。本開示で説明される方法及び動作は、２次元画像並びに３次元画像（たとえば、アニメーション、ムービー、ビデオ・ゲーム、及び他の画像データ）に適用される。さらに、図１に示されているように、グローバル・トーン・マッピング１０４は、入力画像１０２の個別トーナル領域への別個のトーン利得関数の適用と並行して、入力画像１０２に適用され、２つの得られた画像（たとえば、グローバル・トーン・マッピング１０４及びローカル・トーン・マッピングの結果）は、出力画像１２０を生成するために組み合わせられる（図１中でプラス符号によって表される）。本開示で説明されるように、画像を組み合わせることは、画像をマージすること、画像のピクセル値（たとえば、ルミナンス値及び／又はＲＧＢ値）に数学的変換を適用すること、ピクセル値を加算すること、減算すること、又はさもなければ修正すること、或いは２つ又はそれ以上の画像をコーミングする他の方法など、様々な動作を含む。代替的に、図２に関して以下でより詳細に説明されるように、グローバル・トーン・マッピング１０４は、ローカル・トーン・マッピングを実施するより前に、入力画像１０２に適用される。本開示で説明されるように、ローカル・トーン・マッピングは、入力画像１０２の個別トーナル領域への別個のトーン利得関数適用のプロセスを指し得る。
図１、図２、図４、図６、図８、及び図１０を含む、本開示で説明される方法は、ハードウェア、ファームウェア、及び／又はソフトウェアの任意の組合せを使用して実施され得る、コンピューティング・プロセスを含む。たとえば、メモリに記憶された命令を実行するプロセッサによって、様々な機能が実行され得る。様々な実施例では、これらの図の要素は、コンピューティング・デバイスのプロセッサによって実行されたとき、コンピューティング・デバイスに、以下で説明される動作を実行させる、メモリに記憶されたソース・コード又は他の実行可能命令を含む。方法の各々はまた、コンピュータ記憶媒体に記憶されたコンピュータ使用可能命令として具現され得る。方法は、いくつかの実例を挙げれば、スタンドアロン適用例、サービス又はホストされたサービス（スタンドアロン又は別のホストされたサービスとの組合せで）、或いは、別の製品へのプラグインによって提供され得る。しかしながら、これらの方法は、追加又は代替として、限定はしないが、本明細書で説明されるものを含む、任意の１つのシステム、又はシステムの任意の組合せによって実行され得る。さらに、上記で説明された方法の動作は、省略され、異なる順序で実施され、並列に又は直列と並列との組合せで実施され得る。
図１に戻ると、統計分析器１０６は、コントラスト利得曲線生成１０８及びグローバル・トーン・マッピング１０４中に使用される統計データ及びキー値を決定する。図３に関して以下でより詳細に説明されるように、統計分析器１０６は、一実施例では、入力画像１０２に少なくとも部分的に基づいてヒストグラムを生成する。コントラスト計算器１１０は、ローカル・コントラスト値のセットを含むコントラスト画像を決定し、ここで、ローカル・コントラスト値のセットのうちのローカル・コントラスト値は、入力画像１０２内の特定のピクセル・ロケーションに対応する。一実例では、入力画像を伴う各ピクセル・ロケーションは、入力画像から取得された画像データに少なくとも部分的に基づいて、コントラスト計算器１１０によってローカル・コントラスト値を割り当てられる。コントラスト計算器１１０の様々な動作が、図４に関して以下でより詳細に説明される。
コントラスト利得曲線生成１０８は、一実施例では、コントラスト計算器１１０から取得されたコントラスト画像に適用されるコントラスト利得伝達関数を生成する。さらに、統計分析器１０６から取得されたデータ（たとえば、入力画像１０２のヒストグラム）が、コントラスト利得曲線生成１０８中に生成されるコントラスト利得曲線を決定するために使用され得る。一実施例では、コントラスト・マッピング１１２中に、個別コントラスト利得曲線が、コントラスト画像（たとえば、コントラスト計算器１１０の出力）に適用される。図８に関して以下でより詳細に説明されるように、様々な実施例では、コントラスト・マッピング１１２中に、個別トーン関数が、代表的ローカル・ピクセルに少なくとも部分的に基づいて、異なるトーナル領域に適用され得る。
一実施例では、統計分析器１０６は、入力画像１０２の統計データ分析のプロセスを含む。一実例では、入力画像１０２の統計データが推定され、ヒストグラムにおいて提示される。別の実例では、統計データは、入力画像１０２又は他の統計的代表から直接計算される。様々な実施例では、統計データ及び／又はキー統計データ（ｋｅｙ ｓｔａｔｉｓｔｉｃａｌ ｄａｔａ）は、中間トーン平均と、ハイライト平均と、シャドー平均と、分散とを含む。一実例では、これらの値は、以下の式によって定義される。
Figure 2022135998000002
上記の式では、Ｒは、ヒストグラム・エッジ（ｈｉｓｔｏｇｒａｍ ｅｄｇｅ）のインデックスのセットである。たとえば、ＲＳは、シャドー・トーンの範囲を定義する。さらに、変数ｍ、ｈ、及びｓは、それぞれ、中間トーン平均値、ハイライト平均値、及びシャドー平均値に対応する。上記の式は、３つの別個の範囲（たとえば、中間トーン、ハイライト、及びシャドー）を含むが、統計分析器１０６は、入力画像１０２を任意の数の範囲に下位区分し、対応するキー統計データを生成し得る。上記の例示的な式に戻ると、ｅ［ｎ］及びｋ［ｎ］は、インデックスｎに対するエッジ値、及びｅ［ｎ］のヒストグラム・エッジ上のピクセルの数を表す。図３に関して以下でより詳細に説明されるように、統計分析器１０６によって生成されたこのキー統計データは、様々な実施例では、グラフで図示され、ここで、ベース曲線は、シグマの３倍のｓｔｄと、中間トーンの平均（ｍ）とをもつ代表的ガウス関数である。さらに、キー統計データは、図６に関して以下でより詳細に説明されるように、異なるシグマ及び平均値をもつコントラスト利得曲線生成１０８中に使用され得る。
図２は、別個のトーン利得関数が、出力画像を生成するためにＨＤＲ画像及び／又はＨＤＲ画像データの個別トーナル領域に適用される、方法２００を示す。図２に示されている実例では、入力画像２０２が、限定はしないが、出力画像２２０を作り出すための、統計分析器２０６と、コントラスト利得曲線生成２０８と、コントラスト計算器２１０と、コントラスト・マッピング２１２と、グローバル・トーン・マッピング２０４とを含む、プロセスのいくつかの機能を使用して処理される。さらに、図２に示されているように、グローバル・トーン・マッピング２０４の結果（又は出力）の個別トーナル領域に別個のトーン利得関数を適用するより前に、グローバル・トーン・マッピング２０４が適用される。
様々な実施例では、グローバル・トーム・マッピング２０４が入力画像２０２に適用された後に、得られた画像は、統計分析器２０６、コントラスト計算器２１０への入力として提供され、コントラスト・マッピング２１２が実施される。さらに、（たとえば、入力画像２０２のグローバル・トーン・マッピング２０４を実施した後に）得られた画像は、得られた画像の個別トーナル領域に別個のトーン利得関数（たとえば、図６に関して以下でより詳細に説明されるコントラスト利得曲線）を適用したことの結果と組み合わせられる。言い換えれば、コントラスト利得曲線が決定され、グローバル・トーン・マッピング２０４の第１の結果に適用されて、第２の結果（たとえば、ローカル・トーン・マッピングが適用された画像）を生成し、出力画像２２０が、少なくとも、第１の結果と第２の結果とを組み合わせることによって生成され、プラス符号で図２に示されている。
図３は、一実施例による、入力画像に少なくとも部分的に基づいて統計分析器によって生成された統計データ及び／又はキー統計データを示す、例示的なグラフ３００である。一実施例では、曲線３０２が入力画像のヒストグラムを表し、曲線３０６が入力画像の累積ヒストグラムを表し、曲線３０４がガウス関数を表し、曲線３０２の下のエリア３０８が、（たとえば、入力画像のピクセルについてのルミナンス値に基づいて）入力画像の下位１０パーセントを表し、曲線３０２の下のエリア３１０が、（たとえば、入力画像のピクセルについてのルミナンス値に基づいて）入力画像の上位１０パーセントを表す。さらに、３０８と３１０との間の（たとえば、値ｅ［Ｎｓ］とｅ［Ｎｈ］との間の）エリアは、入力画像の残りの部分を表す。図示のように、グラフ３００は、上位及び下位範囲について１０パーセント値を使用するが、この値は、本開示に従って修正され得る。たとえば、様々な照明状況（たとえば、夜間画像、低照度画像、高照度画像（ｈｉｇｈ ｌｉｇｈｔ ｉｍａｇｅ）、画像内の反射オブジェクト、画像内の移動しているオブジェクトなど）、用途、感度、又は他のファクタは、これらの値が調整されること（たとえば、範囲の均等な分布）を必要とし得る。さらに、入力画像は、４つ以上の領域に分割され得る。
グラフ３００に示されているように、ｓがシャドー・トーン平均値を表し、ｍが中間トーン平均値を表し、ｈがハイライト平均値を表す。様々な実施例では、これらの値（たとえば、ｘ軸）は、入力画像のピクセルについてのルミナンス値を表す。様々な実施例では、これらのルミナンス値は、入力画像のピクセルについての色値（たとえば、ＲＧＢ）に少なくとも部分的に基づいて決定される。図３中の実例では、０が入力画像のより暗い部分を表し、１が入力画像の明るい部分を表す。以下でより詳細に説明されるように、ｓ値、ｍ値、及びｈ値は、統計分析器によって入力画像に少なくとも部分的に基づいて決定されたキー統計データを含む。
図４は、一実施例による、コントラスト計算器が、トーナル画像を生成するために入力画像に適用される、方法４００を示す。コントラストは、入力と、ガウス・スケール空間において平滑化ファクタによってスケーリングされた参照トーン画像との間のトーナル差として定義される。図４に示されているように、入力画像４０２が、コントラスト計算器への入力として提供される。入力画像４０２は、上記で説明されたように、ＨＤＲ画像を含み得る。さらに、様々な実施例では、トーン画像４０４が、入力画像４０２に少なくとも部分的に基づいて生成される。たとえば、入力画像４０２のピクセルについてのルミナンス値が、以下の式によって表される入力画像のＲＧＢ値のためのＢＴ．７０９色符号化など、式に少なくとも部分的に基づいて決定される。
Ｙ（ｘ，ｙ）＝０．２１２６×ＲＧＢ（ｘ，ｙ，１）＋０．７１５２×ＲＧＢ（ｘ，ｙ，２）＋０．０７２２×ＲＧＢ（ｘ，ｙ，３）。
しかしながら、画像のルミナンスの様々な他の表現が、本開示に関して使用され得る。図５に関して以下で示されるように、参照トーン画像が、様々な実施例では、異なるｔ値に少なくとも部分的に基づいてスケール空間表現４０６Ａ及び４０６Ｂに変換した。スケール空間表現４０６Ａ及び４０６Ｂのための式は、一実施例では、次のように記述される。
Ｙｔ（ｘ，ｙ）＝Ｙ（ｘ，ｙ，ｔ）＝Ｙ（ｘ，ｙ）＊ｇ（ｘ，ｙ，ｔ）
上記の式では、Ｙｔは、Ｙ（ｘ，ｙ）と、標準偏差（ｔ）をもつガウス・カーネルｇ（ｘ，ｙ，ｔ）との畳み込みによって定義されるスケール空間表現（たとえば、４０６Ａ及び４０６Ｂ）である。様々な実施例では、スケール空間表現４０６Ａ及び４０６Ｂは、図５に示されているように、ルミナンス値を平滑化する。このようにして、複数のコントラスト画像が、異なるスケールで生成されて、複数のスケール空間表現４０６Ａ及び４０６Ｂを再生成する。様々な実施例では、これらのスケール空間表現４０６Ａ及び４０６Ｂは、コントラスト・マップ４０８Ａ及び４０８Ｂのセットを生成するために比較される（たとえば、ルミナンス値は減算され、図４中でマイナス・シンボルとして示されている）。
図５は、一実施例による、コントラスト画像が、上記で説明された方法４００に少なくとも部分的に基づいて生成される、実施例５００を示す。一実施例では、入力トーン画像５０２が、スケール空間表現５０４を生成するために使用される。たとえば、スケール空間表現５０４は、少なくとも、Ｙ（ｘ，ｙ）と、ｔ＝３２である標準偏差（ｔ）をもつガウス・カーネルｇ（ｘ，ｙ，ｔ）との畳み込みによって定義される上記の式を、入力トーン画像５０２に適用することによって、生成される。さらに、上記で説明されたように、入力トーン画像５０２は、入力画像のルミナンス値ピクセル又はそれらのサブセットを含むようにコンバートされるか、又はさもなければ修正され得る。
様々な実施例では、様々なｔ値をもつ複数のスケール空間表現が生成される。たとえば、本開示で説明されるＨＤＲ画像を生成するコンピューティング・デバイスは、少なくとも、複数の異なるｔ値を用いて入力トーン画像５０２に上記の式を適用することによって、複数のスケール空間表現を生成する。一実施例では、入力トーン画像５０２は、コントラスト画像５０６を生成するためにスケール空間表現５０４と比較される。コントラスト画像５０６は、一実例では、画像の特定のピクセルについての正のコントラスト値と負のコントラスト値とを含む。一実例では、グレースケールが、コントラスト画像５０６において正のコントラスト及び／又は負のコントラストを表すために使用される。さらに、この実例では、そのコントラストの大きさが彩度（ｓａｔｕｒａｔｉｏｎ）に比例し、ここで、白が０コントラストを表す。
図６は、一実施例による、コントラスト曲線のセットが、統計データに少なくとも部分的に基づいて生成される、方法６００を示す。図６に示されているように、３つのコントラスト利得曲線が生成される。一実例では、次いで、３つのコントラスト利得曲線は、制御パラメータ６１６のセットによって修正され、一緒にマージされ、次いで、制御パラメータ６１６のセットのうちの最終制御パラメータが、マージされた曲線を修正するために使用される。様々な実施例では、入力画像６０２（たとえば、上記で説明された入力画像１０２）が、統計分析器６０６（たとえば、上記で説明された統計分析器１０６）に提供される。さらに、上記で説明されたように、統計分析器６０６は、入力画像６０２に少なくとも部分的に基づいて、シャドー平均値、ハイライト平均値、及び中間トーン平均値など、統計データを決定する。３つのコントラスト曲線のみが図６に示されているが、任意の数のコントラスト利得曲線が、入力画像の個別部分に少なくとも部分的に基づいて決定され得る。たとえば、コントラスト利得曲線の数は、異なるレベルのコントラストに適応するために、適用の目的に少なくとも部分的に基づいて変動され得る。
図６に戻ると、様々な代表的トーナル領域のコントラスト利得曲線は、対応する式によって定義される。たとえば、中間トーン・コントラスト利得曲線生成６０８、シャドー・コントラスト利得曲線生成６１０、及びハイライト・コントラスト利得曲線生成６１２が、以下の式によって定義される。
中間トーン・コントラスト利得曲線：ｍｃｕｒｖｅ（ｙ）＝ｍｇａｉｎ×Ｇａｕｓｓｉａｎ（ｍ，Ｓｍ）
ハイライト・コントラスト利得曲線生成：ｈｃｕｒｖｅ（ｙ）＝ｈｇａｉｎ×Ｇａｕｓｓｉａｎ（ｈ，Ｓｈ）
シャドー・コントラスト利得曲線：ｓｃｕｒｖｅ（ｙ）＝ｓｇａｉｎ×Ｇａｕｓｓｉａｎ（ｓ，Ｓｓ）
上記の式では、ｍ、ｈ、及びｓは、上記で説明されたキー統計データを含み、ここで、これらの値は、入力画像６０２の個別トーナル領域についての平均値（たとえば、シャドー平均値、ハイライト平均値、及び中間トーン平均値）を表す。さらに、Ｓｍ、Ｓｈ、及びＳｓは、ガウス曲線を表すシグマ値を含み、ここで、それは、個別トーン領域内の値の分布に従って統計分析器６０６によって標準偏差（上記で定義されたｓｔｄ）に基づいて調整される。
図６に示されているように、制御パラメータ６１６のセットは、中間トーン利得６１８と、シャドー利得６２０と、ハイライト利得６２２と、強さ６２４とを含む。様々な実施例では、これらの制御パラメータは、コントラスト利得曲線を修正するために使用される値のセットを含む。たとえば、ユーザが、写真撮影、オブジェクト／人の検出、低照度画像、又は他の用途など、特定の用途に少なくとも部分的に基づいて、制御パラメータ６１６のセットを定義する。上記の式に戻ると、ｍｇａｉｎ、ｈｇａｉｎ、及びｓｇａｉｎは、中間トーン利得６１８、ハイライト利得６２２、及びシャドー利得６２０を表す。様々な実施例では、これらの値は、対応するコントラスト利得曲線（たとえば、中間トーン・コントラスト利得曲線生成６０８、シャドー・コントラスト利得曲線生成６１０、及びハイライト・コントラスト利得曲線生成６１２）の最大の大きさを定義するためのスケーリング・ファクタである。一実例では、制御パラメータ６１６は、入力画像６０２からのシーン条件に少なくとも部分的に基づいて決定される。
一実施例では、コントラスト利得曲線の最大の大きさは、特定のトーナル領域における十分に広範な固有コントラストにわたるコントラストの拡張可能な余地の量の比によって定義され得、ここで、十分に広範な固有コントラストは、画像の可能な最大コントラストと近隣トーン領域間の限られたコントラストとの重み付けされた組合せ（ｗ）として表され得る。さらに、いくつかの実施例では、重み値ｗは、入力画像６０２のヒストグラムのモダリティ及び歪度など、入力画像６０２の統計的特性に少なくとも部分的に基づいて、適応的に調整される。たとえば、そのヒストグラムにおいてシングル・トーン分布及びより高い歪度を示す画像は、低いトーンと高いトーンの両方が同じローカル領域において共存することのより高い可能性を有する。この実例では、ｗは、コントラストの推定値が、コントラストの完全な範囲（たとえば、ハイライト領域からシャドー領域まで）により近くなるように、より低く設定される必要がある。別の実例では、画像がそのヒストグラムに示されているマルチ・モダリティを有する場合、ｗは、トーン分布における改善された分離と、異なるトーンが交差することのより低い可能性とを有するように、シングル・トーンよりも高く設定され得る。様々な実施例では、制御パラメータ６１６のセットは、図７に関して下方にｈ＿ｔｏ＿ｍａｘ及びｓ＿ｔｏ＿ｍｉｎとして示されている、限られた範囲において最大コントラストに適応する。一実施例では、ｗは、ｗ∝（モダリティ×１／歪度）の制約で形式化され得る。
また他の実施例では、コントラスト利得曲線はこれらの式に限定されず、利得曲線を決定するための任意の他の方法が採用され得る。たとえば、十分な量の代表的トーン領域を含んでおり、境界上の滑らかな遷移を伴って少なくとも１つの他のトーン領域と区別されるトーン領域を保証する、利得曲線を生成するための方法が、本開示に従って使用され得る。様々な実施例では、中間トーン・コントラスト利得曲線生成６０８と、シャドー・コントラスト利得曲線生成６１０と、ハイライト・コントラスト利得曲線生成６１２とは、対応する制御パラメータ（たとえば、中間トーン利得６１８、シャドー利得６２０、ハイライト利得６２２）が適用された（「×」で図６に示されている）後に、一緒にマージされる。コントラスト利得曲線をマージすること６１４は、図７に示されている組み合わせられたコントラスト利得曲線を生成する。
図７は、一実施例による、入力画像に少なくとも部分的に基づいて決定されたコントラスト利得曲線のセットの例示的なグラフ７００を示す。グラフ７００は、画像のヒストグラム７０８と、シャドー・コントラスト利得曲線７０２と、中間トーン・コントラスト利得曲線７０４と、ハイライト・コントラスト利得曲線７０６と、組み合わせられたコントラスト利得曲線７１０とを示す。様々な実施例では、シャドー・コントラスト利得曲線７０２、中間トーン・コントラスト利得曲線７０４、及びハイライト・コントラスト利得曲線７０６は、図６に関して上記で説明されたように決定される。組み合わせられたコントラスト利得曲線７１０は、一実施例では、以下の式に少なくとも部分的に基づいて決定される。
Ｇ（ｙ）＝Ｐ０（Ｐ１×ｓｃｕｒｖｅ（ｙ）＋Ｐ２×ｍｃｕｒｖｅ（ｙ）＋Ｐ３×ｓｃｕｒｖｅ（ｙ））
上式では、Ｐ０、Ｐ１、Ｐ２、及びＰ３は、図６に関して上記で説明されたものなど、制御パラメータを定義する。一実例では、上記で説明されたように、Ｐ１はシャドー利得パラメータであり、Ｐ２は中間トーン利得パラメータであり、Ｐ３はハイライト利得パラメータであり、Ｐ０は強さパラメータである。上記で説明されたように、様々な実施例では、４つのコントラスト利得曲線が図７に関して説明されるが、入力画像は、対応するコントラスト利得曲線をもつ任意の数の個別領域に分割され得る。
図８は、一実施例による、コントラスト曲線のセットが、コントラスト画像を生成するために入力画像のスケール空間表現に適用される、方法８００を示す。様々な実施例では、コントラスト利得曲線は、コントラスト利得曲線によって定義される対応する利得を作り出すための入力トーン値の関数である。さらに、図８に示されているように、コントラスト利得曲線８０２Ａ及び８０２Ｂが、一実施例では、コントラスト利得マップ８１０Ａ及び８１０Ｂを作り出すために、スケール空間表現８０４Ａ及び８０４Ｂに適用される。コントラスト利得曲線８０２Ａ及び８０２Ｂは、一実例では、上記で説明された方法６００を使用して生成される。さらに、スケール空間表現８０４Ａ及び８０４Ｂは、様々な実施例では、上記で説明されたように、Ｙ（ｘ，ｙ）と、標準偏差（ｔ）をもつガウス・カーネルｇ（ｘ，ｙ，ｔ）との畳み込みに少なくとも部分的に基づいて生成される。
一実施例では、コントラスト利得マップ８１０Ａ及び８１０Ｂは、入力トーン値と、以下の式によって定義されるコントラスト利得曲線８０２Ａ及び８０２Ｂによって定義される対応する利得とに少なくとも部分的に基づいて、トーン値を定義する。
ＧＭ（ｘ，ｙ，ｔ）＝Ｇ（Ｙ（ｘ，ｙ，ｔ））
図８に示されている実例では、コントラスト利得マップ８１０Ａ及び８１０Ｂは、次いで、対応するコントラスト画像８０６Ａ及び８０６Ｂに適用される（「×」で図８に示されている）。様々な実施例では、コントラスト画像８０６Ａ及び８０６Ｂは、上記で説明された方法４００を使用して生成される。たとえば、コントラスト利得マップＧＭ（ｘ，ｙ，ｔ）は、コントラスト画像のコントラスト画像Ｃ（ｘ，ｙ，ｔ）ピクセルに適用される。様々な実施例では、コントラスト画像８０６Ａ及び８０６Ｂにコントラスト利得マップ８１０Ａ及び８１０Ｂを適用した結果として、調整されたコントラスト画像８１２Ａ及び８１２Ｂが生成される。上記で説明されたように、調整されたコントラスト画像８１２Ａ及び８１２Ｂは、入力トーン値（たとえば、スケール空間表現８０４Ａ及び８０４Ｂにおいて示されるトーン値）にコントラスト利得曲線８０２Ａ及び８０２Ｂを適用することによって生成されたトーン値を示す。
一実施例では、複数のコントラスト画像（たとえば、調整されたコントラスト画像８１２Ａ及び８１２Ｂ）が、図８に示されているように、一緒に合計され、「＋」によって示されている。一実例では、調整されたコントラスト画像８１２Ａと８１２Ｂとを加算することは、以下の式によって定義される。
Figure 2022135998000003
上記の式では、ＣＦは、少なくとも、ｔ値のセットについての調整されたコントラスト画像のセット（たとえば、調整されたコントラスト画像８１２Ａ及び８１２Ｂ）を合計することによって生成された、最終コントラスト画像８１４を定義する。
図９は、一実施例による、画像に適用されるグローバル・トーン・マップの例示的なグラフ９００を示す。グラフ９００は、様々な実施例では、入力画像の値に適用されるグローバル・トーン・マッピング曲線９０２を示す。一実例では、グローバル・トーン・マッピング曲線は、入力画像のルミナンス値に適用される。入力画像へのグローバル・トーン・マッピングを決定及び適用するプロセスは、その全体が記載されるかのように参照により組み込まれる、２０１９年７月３０日に出願された、「ＥＮＨＡＮＣＥＤ ＨＩＧＨ－ＤＹＮＡＭＩＣ－ＲＡＮＧＥ ＩＭＡＧＩＮＧ ＡＮＤ ＴＯＮＥ ＭＡＰＰＩＮＧ」と題する米国特許出願第１６／５２６，９０２号において定義されている。
図１０は、一実施例による、出力画像１０２０が、少なくとも、最終コントラスト画像１０１４をグローバル・トーン・マッピング１００４と組み合わせることによって生成される、方法１０００を示す。たとえば、コントラスト画像ＣＦ（ｘ，ｙ）（たとえば、最終コントラスト画像８１４）は、上記で説明されたように、入力画像にグローバル・トーン・マッピングを適用した結果とマージされる（図１０に「＋」シンボルで示されている）。一実例では、入力画像は、図１に関して上記で説明された入力画像１０２を含む。様々な実施例では、出力画像１０２０は、ＨＤＲ画像の個別トーナル領域に別個のトーン利得関数を適用した結果を示す。
以下の説明では、少なくとも１つの実施例のより完全な理解を提供するために、多数の具体的な詳細が記載される。ただし、発明概念はこれらの具体的な詳細のうちの１つ又は複数なしに実施され得ることが当業者には明らかであろう。
データ・センタ
図１１は、少なくとも１つの実施例による、例示的なデータ・センタ１１００を示す。少なくとも１つの実施例では、データ・センタ１１００は、限定はしないが、データ・センタ・インフラストラクチャ層１１１０と、フレームワーク層１１２０と、ソフトウェア層１１３０と、アプリケーション層１１４０とを含む。
少なくとも１つの実施例では、図１１に示されているように、データ・センタ・インフラストラクチャ層１１１０は、リソース・オーケストレータ１１１２と、グループ化されたコンピューティング・リソース１１１４と、ノード・コンピューティング・リソース（「ノードＣ．Ｒ．」：ｎｏｄｅ ｃｏｍｐｕｔｉｎｇ ｒｅｓｏｕｒｃｅ）１１１６（１）～１１１６（Ｎ）とを含み得、ここで、「Ｎ」は、任意のすべての正の整数を表す。少なくとも１つの実施例では、ノードＣ．Ｒ．１１１６（１）～１１１６（Ｎ）は、限定はしないが、任意の数の中央処理ユニット（「ＣＰＵ」：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）又は（アクセラレータ、フィールド・プログラマブル・ゲート・アレイ（「ＦＰＧＡ」：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、グラフィックス・プロセッサなどを含む）他のプロセッサ、メモリ・デバイス（たとえば、動的読取り専用メモリ）、ストレージ・デバイス（たとえば、ソリッド・ステート又はディスク・ドライブ）、ネットワーク入力／出力（「ＮＷ Ｉ／Ｏ」：ｎｅｔｗｏｒｋ ｉｎｐｕｔ／ｏｕｔｐｕｔ）デバイス、ネットワーク・スイッチ、仮想機械（「ＶＭ」：ｖｉｒｔｕａｌ ｍａｃｈｉｎｅ）、電力モジュール、及び冷却モジュールなどを含み得る。少なくとも１つの実施例では、ノードＣ．Ｒ．１１１６（１）～１１１６（Ｎ）の中からの１つ又は複数のノードＣ．Ｒ．は、上述のコンピューティング・リソースのうちの１つ又は複数を有するサーバであり得る。
少なくとも１つの実施例では、グループ化されたコンピューティング・リソース１１１４は、１つ又は複数のラック（図示せず）内に格納されたノードＣ．Ｒ．の別個のグループ化、又は様々な地理的ロケーション（同じく図示せず）においてデータ・センタ中に格納された多くのラックを含み得る。グループ化されたコンピューティング・リソース１１１４内のノードＣ．Ｒ．の別個のグループ化は、１つ又は複数のワークロードをサポートするように構成されるか又は割り振られ得る、グループ化されたコンピュート・リソース、ネットワーク・リソース、メモリ・リソース、又はストレージ・リソースを含み得る。少なくとも１つの実施例では、ＣＰＵ又はプロセッサを含むいくつかのノードＣ．Ｒ．は、１つ又は複数のワークロードをサポートするためのコンピュート・リソースを提供するために１つ又は複数のラック内でグループ化され得る。少なくとも１つの実施例では、１つ又は複数のラックはまた、任意の数の電力モジュール、冷却モジュール、及びネットワーク・スイッチを、任意の組合せで含み得る。
少なくとも１つの実施例では、リソース・オーケストレータ１１１２は、１つ又は複数のノードＣ．Ｒ．１１１６（１）～１１１６（Ｎ）及び／又はグループ化されたコンピューティング・リソース１１１４を構成するか、又はさもなければ、制御し得る。少なくとも１つの実施例では、リソース・オーケストレータ１１１２は、データ・センタ１１００のためのソフトウェア設計インフラストラクチャ（「ＳＤＩ」：ｓｏｆｔｗａｒｅ ｄｅｓｉｇｎ ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）管理エンティティを含み得る。少なくとも１つの実施例では、リソース・オーケストレータ１１１２は、ハードウェア、ソフトウェア、又はそれらの何らかの組合せを含み得る。
少なくとも１つの実施例では、図１１に示されているように、フレームワーク層１１２０は、限定はしないが、ジョブ・スケジューラ１１３２と、構成マネージャ１１３４と、リソース・マネージャ１１３６と、分散型ファイル・システム１１３８とを含む。少なくとも１つの実施例では、フレームワーク層１１２０は、ソフトウェア層１１３０のソフトウェア１１５２、及び／又はアプリケーション層１１４０の１つ又は複数のアプリケーション１１４２をサポートするためのフレームワークを含み得る。少なくとも１つの実施例では、ソフトウェア１１５２又は（１つ又は複数の）アプリケーション１１４２は、それぞれ、アマゾン・ウェブ・サービス、Ｇｏｏｇｌｅ Ｃｌｏｕｄ、及びＭｉｃｒｏｓｏｆｔ Ａｚｕｒｅによって提供されるものなど、ウェブ・ベースのサービス・ソフトウェア又はアプリケーションを含み得る。少なくとも１つの実施例では、フレームワーク層１１２０は、限定はしないが、大規模データ処理（たとえば、「ビック・データ」）のために分散型ファイル・システム１１３８を利用し得るＡｐａｃｈｅ Ｓｐａｒｋ（商標）（以下「Ｓｐａｒｋ」）など、無料でオープンソースのソフトウェア・ウェブ・アプリケーション・フレームワークのタイプであり得る。少なくとも１つの実施例では、ジョブ・スケジューラ１１３２は、データ・センタ１１００の様々な層によってサポートされるワークロードのスケジューリングを容易にするために、Ｓｐａｒｋドライバを含み得る。少なくとも１つの実施例では、構成マネージャ１１３４は、ソフトウェア層１１３０、並びに大規模データ処理をサポートするためのＳｐａｒｋ及び分散型ファイル・システム１１３８を含むフレームワーク層１１２０など、異なる層を構成することが可能であり得る。少なくとも１つの実施例では、リソース・マネージャ１１３６は、分散型ファイル・システム１１３８及びジョブ・スケジューラ１１３２をサポートするようにマッピングされたか又は割り振られた、クラスタ化された又はグループ化されたコンピューティング・リソースを管理することが可能であり得る。少なくとも１つの実施例では、クラスタ化された又はグループ化されたコンピューティング・リソースは、データ・センタ・インフラストラクチャ層１１１０において、グループ化されたコンピューティング・リソース１１１４を含み得る。少なくとも１つの実施例では、リソース・マネージャ１１３６は、リソース・オーケストレータ１１１２と協調して、これらのマッピングされた又は割り振られたコンピューティング・リソースを管理し得る。
少なくとも１つの実施例では、ソフトウェア層１１３０中に含まれるソフトウェア１１５２は、ノードＣ．Ｒ．１１１６（１）～１１１６（Ｎ）、グループ化されたコンピューティング・リソース１１１４、及び／又はフレームワーク層１１２０の分散型ファイル・システム１１３８の少なくとも部分によって使用されるソフトウェアを含み得る。１つ又は複数のタイプのソフトウェアは、限定はしないが、インターネット・ウェブ・ページ検索ソフトウェアと、電子メール・ウイルス・スキャン・ソフトウェアと、データベース・ソフトウェアと、ストリーミング・ビデオ・コンテンツ・ソフトウェアとを含み得る。
少なくとも１つの実施例では、アプリケーション層１１４０中に含まれる（１つ又は複数の）アプリケーション１１４２は、ノードＣ．Ｒ．１１１６（１）～１１１６（Ｎ）、グループ化されたコンピューティング・リソース１１１４、及び／又はフレームワーク層１１２０の分散型ファイル・システム１１３８の少なくとも部分によって使用される１つ又は複数のタイプのアプリケーションを含み得る。少なくとも１つ又は複数のタイプのアプリケーションでは、限定はしないが、ＣＵＤＡアプリケーションを含み得る。
少なくとも１つの実施例では、構成マネージャ１１３４、リソース・マネージャ１１３６、及びリソース・オーケストレータ１１１２のいずれかが、任意の技術的に実現可能な様式で獲得された任意の量及びタイプのデータに基づいて、任意の数及びタイプの自己修正アクションを実装し得る。少なくとも１つの実施例では、自己修正アクションは、データ・センタ１１００のデータ・センタ・オペレータを、不良の恐れのある構成を判定し、十分に利用されていない及び／又は性能の低いデータ・センタの部分を場合によっては回避することから解放し得る。
コンピュータ・ベースのシステム
以下の図は、限定はしないが、少なくとも１つの実施例を実装するために使用され得る、例示的なコンピュータ・ベースのシステムを記載する。
図１２は、少なくとも１つの実施例による、処理システム１２００を示す。少なくとも１つの実施例では、処理システム１２００は、１つ又は複数のプロセッサ１２０２と１つ又は複数のグラフィックス・プロセッサ１２０８とを含み、単一プロセッサ・デスクトップ・システム、マルチプロセッサ・ワークステーション・システム、或いは多数のプロセッサ１２０２又はプロセッサ・コア１２０７を有するサーバ・システムであり得る。少なくとも１つの実施例では、処理システム１２００は、モバイル・デバイス、ハンドヘルド・デバイス、又は組み込みデバイスにおいて使用するためのシステム・オン・チップ（「ＳｏＣ」：ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）集積回路内に組み込まれた処理プラットフォームである。
少なくとも１つの実施例では、処理システム１２００は、サーバ・ベースのゲーミング・プラットフォーム、ゲーム・コンソール、メディア・コンソール、モバイル・ゲーミング・コンソール、ハンドヘルド・ゲーム・コンソール、又はオンライン・ゲーム・コンソールを含むことができるか、或いはそれらの内部に組み込まれ得る。少なくとも１つの実施例では、処理システム１２００は、モバイル・フォン、スマート・フォン、タブレット・コンピューティング・デバイス又はモバイル・インターネット・デバイスである。少なくとも１つの実施例では、処理システム１２００はまた、スマート・ウォッチ・ウェアラブル・デバイス、スマート・アイウェア・デバイス、拡張現実デバイス、又は仮想現実デバイスなどのウェアラブル・デバイスを含むことができるか、それらと結合することができるか、又はそれらの内部に組み込まれ得る。少なくとも１つの実施例では、処理システム１２００は、１つ又は複数のプロセッサ１２０２と、１つ又は複数のグラフィックス・プロセッサ１２０８によって生成されるグラフィカル・インターフェースとを有するテレビ又はセット・トップ・ボックス・デバイスである。
少なくとも１つの実施例では、１つ又は複数のプロセッサ１２０２は、各々、実行されたときにシステム及びユーザ・ソフトウェアのための動作を実施する命令を処理するための１つ又は複数のプロセッサ・コア１２０７を含む。少なくとも１つの実施例では、１つ又は複数のプロセッサ・コア１２０７の各々は、特定の命令セット１２０９を処理するように構成される。少なくとも１つの実施例では、命令セット１２０９は、複合命令セット・コンピューティング（「ＣＩＳＣ」：Ｃｏｍｐｌｅｘ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｉｎｇ）、縮小命令セット・コンピューティング（「ＲＩＳＣ」：Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｉｎｇ）、又は超長命令語（「ＶＬＩＷ」：Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）を介したコンピューティングを容易にし得る。少なくとも１つの実施例では、プロセッサ・コア１２０７は、各々、異なる命令セット１２０９を処理し得、命令セット１２０９は、他の命令セットのエミュレーションを容易にするための命令を含み得る。少なくとも１つの実施例では、プロセッサ・コア１２０７はまた、デジタル信号プロセッサ（「ＤＳＰ」：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）などの他の処理デバイスを含み得る。
少なくとも１つの実施例では、プロセッサ１２０２はキャッシュ・メモリ（「キャッシュ」）１２０４を含む。少なくとも１つの実施例では、プロセッサ１２０２は、単一の内部キャッシュ又は複数のレベルの内部キャッシュを有することができる。少なくとも１つの実施例では、キャッシュ・メモリは、プロセッサ１２０２の様々な構成要素の間で共有される。少なくとも１つの実施例では、プロセッサ１２０２はまた、外部キャッシュ（たとえば、レベル３（「Ｌ３」）キャッシュ又はラスト・レベル・キャッシュ（「ＬＬＣ」：Ｌａｓｔ Ｌｅｖｅｌ Ｃａｃｈｅ））（図示せず）を使用し、外部キャッシュは、知られているキャッシュ・コヒーレンシ技法を使用してプロセッサ・コア１２０７の間で共有され得る。少なくとも１つの実施例では、追加として、レジスタ・ファイル１２０６がプロセッサ１２０２中に含まれ、レジスタ・ファイル１２０６は、異なるタイプのデータを記憶するための異なるタイプのレジスタ（たとえば、整数レジスタ、浮動小数点レジスタ、ステータス・レジスタ、及び命令ポインタ・レジスタ）を含み得る。少なくとも１つの実施例では、レジスタ・ファイル１２０６は、汎用レジスタ又は他のレジスタを含み得る。
少なくとも１つの実施例では、１つ又は複数のプロセッサ１２０２は、アドレス、データ、又は制御信号などの通信信号を、プロセッサ１２０２と処理システム１２００中の他の構成要素との間で送信するために、１つ又は複数のインターフェース・バス１２１０と結合される。少なくとも１つの実施例では、１つの実施例におけるインターフェース・バス１２１０は、ダイレクト・メディア・インターフェース（「ＤＭＩ」：Ｄｉｒｅｃｔ Ｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）バスのバージョンなどのプロセッサ・バスであり得る。少なくとも１つの実施例では、インターフェース・バス１２１０は、ＤＭＩバスに限定されず、１つ又は複数の周辺構成要素相互接続バス（たとえば、「ＰＣＩ」：Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ、ＰＣＩ Ｅｘｐｒｅｓｓ（「ＰＣＩｅ」））、メモリ・バス、又は他のタイプのインターフェース・バスを含み得る。少なくとも１つの実施例では、（１つ又は複数の）プロセッサ１２０２は、統合されたメモリ・コントローラ１２１６と、プラットフォーム・コントローラ・ハブ１２３０とを含む。少なくとも１つの実施例では、メモリ・コントローラ１２１６は、メモリ・デバイスと処理システム１２００の他の構成要素との間の通信を容易にし、プラットフォーム・コントローラ・ハブ（「ＰＣＨ」：ｐｌａｔｆｏｒｍ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）１２３０は、ローカル入力／出力（「Ｉ／Ｏ」：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バスを介してＩ／Ｏデバイスへの接続を提供する。
少なくとも１つの実施例では、メモリ・デバイス１２２０は、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」：ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス、スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」：ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス、フラッシュ・メモリ・デバイス、相変化メモリ・デバイス、又はプロセッサ・メモリとして働くのに好適な性能を有する何らかの他のメモリ・デバイスであり得る。少なくとも１つの実施例では、メモリ・デバイス１２２０は、１つ又は複数のプロセッサ１２０２がアプリケーション又はプロセスを実行するときの使用のためのデータ１２２２及び命令１２２１を記憶するために、処理システム１２００のためのシステム・メモリとして動作することができる。少なくとも１つの実施例では、メモリ・コントローラ１２１６はまた、随意の外部グラフィックス・プロセッサ１２１２と結合し、外部グラフィックス・プロセッサ１２１２は、グラフィックス動作及びメディア動作を実施するために、プロセッサ１２０２中の１つ又は複数のグラフィックス・プロセッサ１２０８と通信し得る。少なくとも１つの実施例では、ディスプレイ・デバイス１２１１は、（１つ又は複数の）プロセッサ１２０２に接続することができる。少なくとも１つの実施例では、ディスプレイ・デバイス１２１１は、モバイル電子デバイス又はラップトップ・デバイスの場合のような内部ディスプレイ・デバイス、或いは、ディスプレイ・インターフェース（たとえば、ＤｉｓｐｌａｙＰｏｒｔなど）を介して取り付けられた外部ディスプレイ・デバイスのうちの１つ又は複数を含むことができる。少なくとも１つの実施例では、ディスプレイ・デバイス１２１１は、仮想現実（「ＶＲ」：ｖｉｒｔｕａｌ ｒｅａｌｉｔｙ）アプリケーション又は拡張現実（「ＡＲ」：ａｕｇｍｅｎｔｅｄ ｒｅａｌｉｔｙ）アプリケーションにおいて使用するための立体ディスプレイ・デバイスなどの頭部装着型ディスプレイ（「ＨＭＤ」：ｈｅａｄ ｍｏｕｎｔｅｄ ｄｉｓｐｌａｙ）を含むことができる。
少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ１２３０は、周辺機器が高速Ｉ／Ｏバスを介してメモリ・デバイス１２２０及びプロセッサ１２０２に接続することを可能にする。少なくとも１つの実施例では、Ｉ／Ｏ周辺機器は、限定はしないが、オーディオ・コントローラ１２４６と、ネットワーク・コントローラ１２３４と、ファームウェア・インターフェース１２２８と、ワイヤレス・トランシーバ１２２６と、タッチ・センサ１２２５と、データ・ストレージ・デバイス１２２４（たとえば、ハード・ディスク・ドライブ、フラッシュ・メモリなど）とを含む。少なくとも１つの実施例では、データ・ストレージ・デバイス１２２４は、ストレージ・インターフェース（たとえば、ＳＡＴＡ）を介して、或いはＰＣＩ又はＰＣＩｅなどの周辺バスを介して、接続することができる。少なくとも１つの実施例では、タッチ・センサ１２２５は、タッチ・スクリーン・センサ、圧力センサ、又は指紋センサを含むことができる。少なくとも１つの実施例では、ワイヤレス・トランシーバ１２２６は、Ｗｉ－Ｆｉトランシーバ、Ｂｌｕｅｔｏｏｔｈトランシーバ、或いは３Ｇ、４Ｇ、又はロング・ターム・エボリューション（「ＬＴＥ」：Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）トランシーバなどのモバイル・ネットワーク・トランシーバであり得る。少なくとも１つの実施例では、ファームウェア・インターフェース１２２８は、システム・ファームウェアとの通信を可能にし、たとえば、ユニファイド・エクステンシブル・ファームウェア・インターフェース（「ＵＥＦＩ」：ｕｎｉｆｉｅｄ ｅｘｔｅｎｓｉｂｌｅ ｆｉｒｍｗａｒｅ ｉｎｔｅｒｆａｃｅ）であり得る。少なくとも１つの実施例では、ネットワーク・コントローラ１２３４は、ワイヤード・ネットワークへのネットワーク接続を可能にすることができる。少なくとも１つの実施例では、高性能ネットワーク・コントローラ（図示せず）は、インターフェース・バス１２１０と結合する。少なくとも１つの実施例では、オーディオ・コントローラ１２４６は、マルチチャネル高精細度オーディオ・コントローラである。少なくとも１つの実施例では、処理システム１２００は、レガシー（たとえば、パーソナル・システム２（「ＰＳ／２」：Ｐｅｒｓｏｎａｌ Ｓｙｓｔｅｍ ２））デバイスを処理システム１２００に結合するための随意のレガシーＩ／Ｏコントローラ１２４０を含む。少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ１２３０は、キーボードとマウス１２４３との組合せ、カメラ１２４４、又は他のＵＳＢ入力デバイスなど、１つ又は複数のユニバーサル・シリアル・バス（「ＵＳＢ」：Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コントローラ１２４２接続入力デバイスにも接続することができる。
少なくとも１つの実施例では、メモリ・コントローラ１２１６及びプラットフォーム・コントローラ・ハブ１２３０のインスタンスが、外部グラフィックス・プロセッサ１２１２などの慎重な外部グラフィックス・プロセッサに組み込まれ得る。少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ１２３０及び／又はメモリ・コントローラ１２１６は、１つ又は複数のプロセッサ１２０２の外部にあり得る。たとえば、少なくとも１つの実施例では、処理システム１２００は、外部のメモリ・コントローラ１２１６とプラットフォーム・コントローラ・ハブ１２３０とを含むことができ、それらは、（１つ又は複数の）プロセッサ１２０２と通信しているシステム・チップセット内のメモリ・コントローラ・ハブ及び周辺コントローラ・ハブとして構成され得る。
図１３は、少なくとも１つの実施例による、コンピュータ・システム１３００を示す。少なくとも１つの実施例では、コンピュータ・システム１３００は、相互接続されたデバイス及び構成要素をもつシステム、ＳＯＣ、又は何らかの組合せであり得る。少なくとも１つの実施例では、コンピュータ・システム１３００は、命令を実行するための実行ユニットを含み得るプロセッサ１３０２とともに形成される。少なくとも１つの実施例では、コンピュータ・システム１３００は、限定はしないが、データを処理するためのアルゴリズムを実施するための論理を含む実行ユニットを採用するための、プロセッサ１３０２などの構成要素を含み得る。少なくとも１つの実施例では、コンピュータ・システム１３００は、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＰＥＮＴＩＵＭ（登録商標）プロセッサ・ファミリー、Ｘｅｏｎ（商標）、Ｉｔａｎｉｕｍ（登録商標）、ＸＳｃａｌｅ（商標）及び／又はＳｔｒｏｎｇＡＲＭ（商標）、Ｉｎｔｅｌ（登録商標）Ｃｏｒｅ（商標）、又はＩｎｔｅｌ（登録商標）Ｎｅｒｖａｎａ（商標）マイクロプロセッサなどのプロセッサを含み得るが、（他のマイクロプロセッサ、エンジニアリング・ワークステーション、セット・トップ・ボックスなどを有するＰＣを含む）他のシステムも使用され得る。少なくとも１つの実施例では、コンピュータ・システム１３００は、ワシントン州レドモンドのＭｉｃｒｏｓｏｆｔ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＷＩＮＤＯＷＳ（登録商標）オペレーティング・システムのあるバージョンを実行し得るが、他のオペレーティング・システム（たとえば、ＵＮＩＸ（登録商標）及びＬｉｎｕｘ（登録商標））、組み込みソフトウェア、及び／又はグラフィカル・ユーザ・インターフェースも使用され得る。
少なくとも１つの実施例では、コンピュータ・システム１３００は、ハンドヘルド・デバイス及び組み込みアプリケーションなど、他のデバイスにおいて使用され得る。ハンドヘルド・デバイスのいくつかの実例は、セルラー・フォン、インターネット・プロトコル・デバイス、デジタル・カメラ、パーソナル・デジタル・アシスタント（「ＰＤＡ」：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、及びハンドヘルドＰＣを含む。少なくとも１つの実施例では、組み込みアプリケーションは、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、ＳｏＣ、ネットワーク・コンピュータ（「ＮｅｔＰＣ」：ｎｅｔｗｏｒｋ ｃｏｍｐｕｔｅｒ）、セット・トップ・ボックス、ネットワーク・ハブ、ワイド・エリア・ネットワーク（「ＷＡＮ」：ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）スイッチ、又は１つ又は複数の命令を実施し得る任意の他のシステムを含み得る。
少なくとも１つの実施例では、コンピュータ・システム１３００は、限定はしないが、プロセッサ１３０２を含み得、プロセッサ１３０２は、限定はしないが、コンピュート・ユニファイド・デバイス・アーキテクチャ（「ＣＵＤＡ」：Ｃｏｍｐｕｔｅ Ｕｎｉｆｉｅｄ Ｄｅｖｉｃｅ Ａｒｃｈｉｔｅｃｔｕｒｅ）（ＣＵＤＡ（登録商標）は、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される）プログラムを実行するように構成され得る、１つ又は複数の実行ユニット１３０８を含み得る。少なくとも１つの実施例では、ＣＵＤＡプログラムは、ＣＵＤＡプログラミング言語で書かれたソフトウェア・アプリケーションの少なくとも一部分である。少なくとも１つの実施例では、コンピュータ・システム１３００は、シングル・プロセッサ・デスクトップ又はサーバ・システムである。少なくとも１つの実施例では、コンピュータ・システム１３００は、マルチプロセッサ・システムであり得る。少なくとも１つの実施例では、プロセッサ１３０２は、限定はしないが、ＣＩＳＣマイクロプロセッサ、ＲＩＳＣマイクロプロセッサ、ＶＬＩＷマイクロプロセッサ、命令セットの組合せを実装するプロセッサ、又は、たとえばデジタル信号プロセッサなど、任意の他のプロセッサ・デバイスを含み得る。少なくとも１つの実施例では、プロセッサ１３０２は、プロセッサ・バス１３１０に結合され得、プロセッサ・バス１３１０は、プロセッサ１３０２とコンピュータ・システム１３００中の他の構成要素との間でデータ信号を送信し得る。
少なくとも１つの実施例では、プロセッサ１３０２は、限定はしないが、レベル１（「Ｌ１」）の内部キャッシュ・メモリ（「キャッシュ」）１３０４を含み得る。少なくとも１つの実施例では、プロセッサ１３０２は、単一の内部キャッシュ又は複数のレベルの内部キャッシュを有し得る。少なくとも１つの実施例では、キャッシュ・メモリは、プロセッサ１３０２の外部に存在し得る。少なくとも１つの実施例では、プロセッサ１３０２は、内部キャッシュと外部キャッシュの両方の組合せをも含み得る。少なくとも１つの実施例では、レジスタ・ファイル１３０６は、限定はしないが、整数レジスタ、浮動小数点レジスタ、ステータス・レジスタ、及び命令ポインタ・レジスタを含む様々なレジスタに、異なるタイプのデータを記憶し得る。
少なくとも１つの実施例では、限定はしないが、整数演算及び浮動小数点演算を実施するための論理を含む実行ユニット１３０８も、プロセッサ１３０２中に存在し得る。プロセッサ１３０２は、いくつかのマクロ命令のためのマイクロコードを記憶するマイクロコード（「ｕコード」）読取り専用メモリ（「ＲＯＭ」：ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）をも含み得る。少なくとも１つの実施例では、実行ユニット１３０８は、パック命令セット１３０９に対処するための論理を含み得る。少なくとも１つの実施例では、パック命令セット１３０９を、命令を実行するための関連する回路要素とともに汎用プロセッサ１３０２の命令セットに含めることによって、多くのマルチメディア・アプリケーションによって使用される演算が、汎用プロセッサ１３０２中のパック・データを使用して実施され得る。少なくとも１つの実施例では、多くのマルチメディア・アプリケーションが、パック・データの演算を実施するためにプロセッサのデータ・バスの全幅を使用することによって加速され、より効率的に実行され得、これは、一度に１つのデータ要素ずつ１つ又は複数の演算を実施するために、プロセッサのデータ・バスにわたってより小さい単位のデータを転送する必要をなくし得る。
少なくとも１つの実施例では、実行ユニット１３０８はまた、マイクロコントローラ、組み込みプロセッサ、グラフィックス・デバイス、ＤＳＰ、及び他のタイプの論理回路において使用され得る。少なくとも１つの実施例では、コンピュータ・システム１３００は、限定はしないが、メモリ１３２０を含み得る。少なくとも１つの実施例では、メモリ１３２０は、ＤＲＡＭデバイス、ＳＲＡＭデバイス、フラッシュ・メモリ・デバイス、又は他のメモリ・デバイスとして実装され得る。メモリ１３２０は、プロセッサ１３０２によって実行され得るデータ信号によって表される（１つ又は複数の）命令１３１９及び／又はデータ１３２１を記憶し得る。
少なくとも１つの実施例では、システム論理チップが、プロセッサ・バス１３１０及びメモリ１３２０に結合され得る。少なくとも１つの実施例では、システム論理チップは、限定はしないが、メモリ・コントローラ・ハブ（「ＭＣＨ」：ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）１３１６を含み得、プロセッサ１３０２は、プロセッサ・バス１３１０を介してＭＣＨ１３１６と通信し得る。少なくとも１つの実施例では、ＭＣＨ１３１６は、命令及びデータ・ストレージのための、並びにグラフィックス・コマンド、データ及びテクスチャのストレージのための、高帯域幅メモリ経路１３１８をメモリ１３２０に提供し得る。少なくとも１つの実施例では、ＭＣＨ１３１６は、プロセッサ１３０２と、メモリ１３２０と、コンピュータ・システム１３００中の他の構成要素との間でデータ信号をダイレクトし、プロセッサ・バス１３１０と、メモリ１３２０と、システムＩ／Ｏ１３２２との間でデータ信号をブリッジし得る。少なくとも１つの実施例では、システム論理チップは、グラフィックス・コントローラに結合するためのグラフィックス・ポートを提供し得る。少なくとも１つの実施例では、ＭＣＨ１３１６は、高帯域幅メモリ経路１３１８を通してメモリ１３２０に結合され得、グラフィックス／ビデオ・カード１３１２は、アクセラレーテッド・グラフィックス・ポート（「ＡＧＰ」：Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）相互接続１３１４を介してＭＣＨ１３１６に結合され得る。
少なくとも１つの実施例では、コンピュータ・システム１３００は、ＭＣＨ１３１６をＩ／Ｏコントローラ・ハブ（「ＩＣＨ」：Ｉ／Ｏ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）１３３０に結合するためのプロプライエタリ・ハブ・インターフェース・バスである、システムＩ／Ｏ１３２２を使用し得る。少なくとも１つの実施例では、ＩＣＨ１３３０は、ローカルＩ／Ｏバスを介していくつかのＩ／Ｏデバイスに直接接続を提供し得る。少なくとも１つの実施例では、ローカルＩ／Ｏバスは、限定はしないが、周辺機器をメモリ１３２０、チップセット、及びプロセッサ１３０２に接続するための高速Ｉ／Ｏバスを含み得る。実例は、限定はしないが、オーディオ・コントローラ１３２９と、ファームウェア・ハブ（「フラッシュＢＩＯＳ」）１３２８と、ワイヤレス・トランシーバ１３２６と、データ・ストレージ１３２４と、ユーザ入力インターフェース１３２５及びキーボード・インターフェースを含んでいるレガシーＩ／Ｏコントローラ１３２３と、ＵＳＢなどのシリアル拡張ポート１３２７と、ネットワーク・コントローラ１３３４とを含み得る。データ・ストレージ１３２４は、ハード・ディスク・ドライブ、フロッピー・ディスク・ドライブ、ＣＤ－ＲＯＭデバイス、フラッシュ・メモリ・デバイス、又は他の大容量ストレージ・デバイスを備え得る。
少なくとも１つの実施例では、図１３は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示す。少なくとも１つの実施例では、図１３は、例示的なＳｏＣを示し得る。少なくとも１つの実施例では、図１３に示されているデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）、又はそれらの何らかの組合せで相互接続され得る。少なくとも１つの実施例では、システム１３００の１つ又は複数の構成要素は、コンピュート・エクスプレス・リンク（「ＣＸＬ」：ｃｏｍｐｕｔｅ ｅｘｐｒｅｓｓ ｌｉｎｋ）相互接続を使用して相互接続される。
図１４は、少なくとも１つの実施例による、システム１４００を示す。少なくとも１つの実施例では、システム１４００は、プロセッサ１４１０を利用する電子デバイスである。少なくとも１つの実施例では、システム１４００は、たとえば、限定はしないが、ノートブック、タワー・サーバ、ラック・サーバ、ブレード・サーバ、ラップトップ、デスクトップ、タブレット、モバイル・デバイス、電話、組み込みコンピュータ、又は任意の他の好適な電子デバイスであり得る。
少なくとも１つの実施例では、システム１４００は、限定はしないが、任意の好適な数又は種類の構成要素、周辺機器、モジュール、又はデバイスに通信可能に結合されたプロセッサ１４１０を含み得る。少なくとも１つの実施例では、プロセッサ１４１０は、Ｉ２Ｃバス、システム管理バス（「ＳＭＢｕｓ」：Ｓｙｓｔｅｍ Ｍａｎａｇｅｍｅｎｔ Ｂｕｓ）、ロー・ピン・カウント（「ＬＰＣ」：Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）バス、シリアル周辺インターフェース（「ＳＰＩ」：Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、高精細度オーディオ（「ＨＤＡ」：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ａｕｄｉｏ）バス、シリアル・アドバンス・テクノロジー・アタッチメント（「ＳＡＴＡ」：Ｓｅｒｉａｌ Ａｄｖａｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）バス、ＵＳＢ（バージョン１、２、３）、又はユニバーサル非同期受信機／送信機（「ＵＡＲＴ」：Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）バスなど、バス又はインターフェースを使用して結合される。少なくとも１つの実施例では、図１４は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示す。少なくとも１つの実施例では、図１４は、例示的なＳｏＣを示し得る。少なくとも１つの実施例では、図１４に示されているデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）又はそれらの何らかの組合せで相互接続され得る。少なくとも１つの実施例では、図１４の１つ又は複数の構成要素は、ＣＸＬ相互接続を使用して相互接続される。
少なくとも１つの実施例では、図１４は、ディスプレイ１４２４、タッチ・スクリーン１４２５、タッチ・パッド１４３０、ニア・フィールド通信ユニット（「ＮＦＣ」：Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）１４４５、センサ・ハブ１４４０、熱センサ１４４６、エクスプレス・チップセット（「ＥＣ」：Ｅｘｐｒｅｓｓ Ｃｈｉｐｓｅｔ）１４３５、トラステッド・プラットフォーム・モジュール（「ＴＰＭ」：Ｔｒｕｓｔｅｄ Ｐｌａｔｆｏｒｍ Ｍｏｄｕｌｅ）１４３８、ＢＩＯＳ／ファームウェア／フラッシュ・メモリ（「ＢＩＯＳ、ＦＷフラッシュ」：ＢＩＯＳ／ｆｉｒｍｗａｒｅ／ｆｌａｓｈ ｍｅｍｏｒｙ）１４２２、ＤＳＰ１４６０、ソリッド・ステート・ディスク（「ＳＳＤ」：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）又はハード・ディスク・ドライブ（「ＨＤＤ」：Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）１４２０、ワイヤレス・ローカル・エリア・ネットワーク・ユニット（「ＷＬＡＮ」：ｗｉｒｅｌｅｓｓ ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）１４５０、Ｂｌｕｅｔｏｏｔｈユニット１４５２、ワイヤレス・ワイド・エリア・ネットワーク・ユニット（「ＷＷＡＮ」：Ｗｉｒｅｌｅｓｓ Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）１４５６、全地球測位システム（「ＧＰＳ」：Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）１４５５、ＵＳＢ３．０カメラなどのカメラ（「ＵＳＢ３．０カメラ」）１４５４、或いは、たとえばＬＰＤＤＲ３規格において実装された低電力ダブル・データ・レート（「ＬＰＤＤＲ」：Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリ・ユニット（「ＬＰＤＤＲ３」）１４１５を含み得る。これらの構成要素は、各々、任意の好適な様式で実装され得る。
少なくとも１つの実施例では、上記で説明された構成要素を通して、他の構成要素がプロセッサ１４１０に通信可能に結合され得る。少なくとも１つの実施例では、加速度計１４４１と、周囲光センサ（「ＡＬＳ」：Ａｍｂｉｅｎｔ Ｌｉｇｈｔ Ｓｅｎｓｏｒ）１４４２と、コンパス１４４３と、ジャイロスコープ１４４４とが、センサ・ハブ１４４０に通信可能に結合され得る。少なくとも１つの実施例では、熱センサ１４３９と、ファン１４３７と、キーボード１４３６と、タッチ・パッド１４３０とが、ＥＣ１４３５に通信可能に結合され得る。少なくとも１つの実施例では、スピーカー１４６３と、ヘッドフォン１４６４と、マイクロフォン（「ｍｉｃ」）１４６５とが、オーディオ・ユニット（「オーディオ・コーデック及びクラスｄアンプ」）１４６２に通信可能に結合され得、オーディオ・ユニット１４６２は、ＤＳＰ１４６０に通信可能に結合され得る。少なくとも１つの実施例では、オーディオ・ユニット１４６２は、たとえば、限定はしないが、オーディオ・コーダ／デコーダ（「コーデック」）及びクラスＤ増幅器を含み得る。少なくとも１つの実施例では、ＳＩＭカード（「ＳＩＭ」）１４５７は、ＷＷＡＮユニット１４５６に通信可能に結合され得る。少なくとも１つの実施例では、ＷＬＡＮユニット１４５０及びＢｌｕｅｔｏｏｔｈユニット１４５２などの構成要素、並びにＷＷＡＮユニット１４５６は、次世代フォーム・ファクタ（「ＮＧＦＦ」：Ｎｅｘｔ Ｇｅｎｅｒａｔｉｏｎ Ｆｏｒｍ Ｆａｃｔｏｒ）において実装され得る。
図１５は、少なくとも１つの実施例による、例示的な集積回路１５００を示す。少なくとも１つの実施例では、例示的な集積回路１５００は、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣである。少なくとも１つの実施例では、集積回路１５００は、１つ又は複数のアプリケーション・プロセッサ１５０５（たとえば、ＣＰＵ）、少なくとも１つのグラフィックス・プロセッサ１５１０を含み、追加として、画像プロセッサ１５１５及び／又はビデオ・プロセッサ１５２０を含み得、それらのいずれも、モジュール式ＩＰコアであり得る。少なくとも１つの実施例では、集積回路１５００は、ＵＳＢコントローラ１５２５、ＵＡＲＴコントローラ１５３０、ＳＰＩ／ＳＤＩＯコントローラ１５３５、及びＩ２Ｓ／Ｉ２Ｃコントローラ１５４０を含む周辺機器又はバス論理を含む。少なくとも１つの実施例では、集積回路１５００は、高精細度マルチメディア・インターフェース（「ＨＤＭＩ（登録商標）」：ｈｉｇｈ－ｄｅｆｉｎｉｔｉｏｎ ｍｕｌｔｉｍｅｄｉａ ｉｎｔｅｒｆａｃｅ）コントローラ１５５０及びモバイル・インダストリ・プロセッサ・インターフェース（「ＭＩＰＩ」：ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ）ディスプレイ・インターフェース１５５５のうちの１つ又は複数に結合されたディスプレイ・デバイス１５４５を含むことができる。少なくとも１つの実施例では、フラッシュ・メモリとフラッシュ・メモリ・コントローラとを含むフラッシュ・メモリ・サブシステム１５６０によって、ストレージが提供され得る。少なくとも１つの実施例では、ＳＤＲＡＭ又はＳＲＡＭメモリ・デバイスへのアクセスのために、メモリ・コントローラ１５６５を介してメモリ・インターフェースが提供され得る。少なくとも１つの実施例では、いくつかの集積回路は、追加として、組み込みセキュリティ・エンジン１５７０を含む。
図１６は、少なくとも１つの実施例による、コンピューティング・システム１６００を示す。少なくとも１つの実施例では、コンピューティング・システム１６００は、メモリ・ハブ１６０５を含み得る相互接続経路を介して通信する１つ又は複数のプロセッサ１６０２とシステム・メモリ１６０４とを有する処理サブシステム１６０１を含む。少なくとも１つの実施例では、メモリ・ハブ１６０５は、チップセット構成要素内の別個の構成要素であり得るか、又は１つ又は複数のプロセッサ１６０２内に組み込まれ得る。少なくとも１つの実施例では、メモリ・ハブ１６０５は、通信リンク１６０６を介してＩ／Ｏサブシステム１６１１と結合する。少なくとも１つの実施例では、Ｉ／Ｏサブシステム１６１１は、コンピューティング・システム１６００が１つ又は複数の入力デバイス１６０８からの入力を受信することを可能にすることができるＩ／Ｏハブ１６０７を含む。少なくとも１つの実施例では、Ｉ／Ｏハブ１６０７は、１つ又は複数のプロセッサ１６０２中に含まれ得るディスプレイ・コントローラが、１つ又は複数のディスプレイ・デバイス１６１０Ａに出力を提供することを可能にすることができる。少なくとも１つの実施例では、Ｉ／Ｏハブ１６０７と結合された１つ又は複数のディスプレイ・デバイス１６１０Ａは、ローカルの、内部の、又は組み込まれたディスプレイ・デバイスを含むことができる。
少なくとも１つの実施例では、処理サブシステム１６０１は、バス又は他の通信リンク１６１３を介してメモリ・ハブ１６０５に結合された１つ又は複数の並列プロセッサ１６１２を含む。少なくとも１つの実施例では、通信リンク１６１３は、限定はしないがＰＣＩｅなど、任意の数の規格ベースの通信リンク技術又はプロトコルのうちの１つであり得るか、或いはベンダー固有の通信インターフェース又は通信ファブリックであり得る。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１６１２は、メニー・インテグレーテッド・コア・プロセッサなど、多数の処理コア及び／又は処理クラスタを含むことができる、算出に集中した並列又はベクトル処理システムを形成する。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１６１２は、グラフィックス処理サブシステムを形成し、グラフィックス処理サブシステムは、Ｉ／Ｏハブ１６０７を介して結合された１つ又は複数のディスプレイ・デバイス１６１０Ａのうちの１つにピクセルを出力することができる。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１６１２はまた、ディスプレイ・コントローラと、１つ又は複数のディスプレイ・デバイス１６１０Ｂへの直接接続を可能にするためのディスプレイ・インターフェース（図示せず）とを含むことができる。
少なくとも１つの実施例では、システム・ストレージ・ユニット１６１４は、Ｉ／Ｏハブ１６０７に接続して、コンピューティング・システム１６００のためのストレージ機構を提供することができる。少なくとも１つの実施例では、Ｉ／Ｏハブ１６０７と、プラットフォームに組み込まれ得るネットワーク・アダプタ１６１８及び／又はワイヤレス・ネットワーク・アダプタ１６１９などの他の構成要素、並びに１つ又は複数のアドイン・デバイス１６２０を介して追加され得る様々な他のデバイスとの間の接続を可能にするためのインターフェース機構を提供するために、Ｉ／Ｏスイッチ１６１６が使用され得る。少なくとも１つの実施例では、ネットワーク・アダプタ１６１８は、イーサネット・アダプタ又は別のワイヤード・ネットワーク・アダプタであり得る。少なくとも１つの実施例では、ワイヤレス・ネットワーク・アダプタ１６１９は、Ｗｉ－Ｆｉ、Ｂｌｕｅｔｏｏｔｈ、ＮＦＣ、又は１つ又は複数のワイヤレス無線を含む他のネットワーク・デバイスのうちの１つ又は複数を含むことができる。
少なくとも１つの実施例では、コンピューティング・システム１６００は、ＵＳＢ又は他のポート接続、光学ストレージ・ドライブ、ビデオ・キャプチャ・デバイスなどを含む、Ｉ／Ｏハブ１６０７にも接続され得る、明示的に示されていない他の構成要素を含むことができる。少なくとも１つの実施例では、図１６中の様々な構成要素を相互接続する通信経路が、ＰＣＩベースのプロトコル（たとえば、ＰＣＩｅ）などの任意の好適なプロトコル、或いはＮＶＬｉｎｋ高速相互接続などの他のバス又はポイントツーポイント通信インターフェース及び／又は（１つ又は複数の）プロトコル、或いは相互接続プロトコルを使用して、実装され得る。
少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１６１２は、たとえばビデオ出力回路要素を含むグラフィックス及びビデオ処理のために最適化された回路要素を組み込み、グラフィックス処理ユニット（「ＧＰＵ」：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）を構成する。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１６１２は、汎用処理のために最適化された回路要素を組み込む。少なくとも実施例では、コンピューティング・システム１６００の構成要素は、単一の集積回路上の１つ又は複数の他のシステム要素と統合され得る。たとえば、少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１６１２、メモリ・ハブ１６０５、（１つ又は複数の）プロセッサ１６０２、及びＩ／Ｏハブ１６０７は、ＳｏＣ集積回路に組み込まれ得る。少なくとも１つの実施例では、コンピューティング・システム１６００の構成要素は、システム・イン・パッケージ（「ＳＩＰ」：ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）構成を形成するために、単一のパッケージに組み込まれ得る。少なくとも１つの実施例では、コンピューティング・システム１６００の構成要素の少なくとも一部分は、マルチチップ・モジュール（「ＭＣＭ」：ｍｕｌｔｉ－ｃｈｉｐ ｍｏｄｕｌｅ）に組み込まれ得、マルチチップ・モジュールは、他のマルチチップ・モジュールと相互接続されてモジュール式コンピューティング・システムにすることができる。少なくとも１つの実施例では、Ｉ／Ｏサブシステム１６１１及びディスプレイ・デバイス１６１０Ｂは、コンピューティング・システム１６００から省略される。
処理システム
以下の図は、限定はしないが、少なくとも１つの実施例を実装するために使用され得る、例示的な処理システムを記載する。
図１７は、少なくとも１つの実施例による、加速処理ユニット（「ＡＰＵ」：ａｃｃｅｌｅｒａｔｅｄ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１７００を示す。少なくとも１つの実施例では、ＡＰＵ１７００は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＡＰＵ１７００は、ＣＵＤＡプログラムなど、アプリケーション・プログラムを実行するように構成され得る。少なくとも１つの実施例では、ＡＰＵ１７００は、限定はしないが、コア複合体１７１０と、グラフィックス複合体１７４０と、ファブリック１７６０と、Ｉ／Ｏインターフェース１７７０と、メモリ・コントローラ１７８０と、ディスプレイ・コントローラ１７９２と、マルチメディア・エンジン１７９４とを含む。少なくとも１つの実施例では、ＡＰＵ１７００は、限定はしないが、任意の数のコア複合体１７１０と、任意の数のグラフィックス複合体１７５０と、任意の数のディスプレイ・コントローラ１７９２と、任意の数のマルチメディア・エンジン１７９４とを、任意の組合せで含み得る。説明目的のために、同様のオブジェクトの複数のインスタンスは、オブジェクトを識別する参照番号と、必要な場合にインスタンスを識別する括弧付きの番号とともに、本明細書で示される。
少なくとも１つの実施例では、コア複合体１７１０はＣＰＵであり、グラフィックス複合体１７４０はＧＰＵであり、ＡＰＵ１７００は、限定はしないが、単一のチップ上に１７１０及び１７４０を組み込む処理ユニットである。少なくとも１つの実施例では、いくつかのタスクは、コア複合体１７１０に割り当てられ得、他のタスクは、グラフィックス複合体１７４０に割り当てられ得る。少なくとも１つの実施例では、コア複合体１７１０は、オペレーティング・システムなど、ＡＰＵ１７００に関連するメイン制御ソフトウェアを実行するように構成される。少なくとも１つの実施例では、コア複合体１７１０は、ＡＰＵ１７００のマスタ・プロセッサであり、他のプロセッサの動作を制御し、協調させる。少なくとも１つの実施例では、コア複合体１７１０は、グラフィックス複合体１７４０の動作を制御するコマンドを発行する。少なくとも１つの実施例では、コア複合体１７１０は、ＣＵＤＡソース・コードから導出されたホスト実行可能コードを実行するように構成され得、グラフィックス複合体１７４０は、ＣＵＤＡソース・コードから導出されたデバイス実行可能コードを実行するように構成され得る。
少なくとも１つの実施例では、コア複合体１７１０は、限定はしないが、コア１７２０（１）～１７２０（４）と、Ｌ３キャッシュ１７３０とを含む。少なくとも１つの実施例では、コア複合体１７１０は、限定はしないが、任意の数のコア１７２０と、任意の数及びタイプのキャッシュとを、任意の組合せで含み得る。少なくとも１つの実施例では、コア１７２０は、特定の命令セット・アーキテクチャ（「ＩＳＡ」：ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ａｒｃｈｉｔｅｃｔｕｒｅ）の命令を実行するように構成される。少なくとも１つの実施例では、各コア１７２０はＣＰＵコアである。
少なくとも１つの実施例では、各コア１７２０は、限定はしないが、フェッチ／復号ユニット１７２２と、整数実行エンジン１７２４と、浮動小数点実行エンジン１７２６と、Ｌ２キャッシュ１７２８とを含む。少なくとも１つの実施例では、フェッチ／復号ユニット１７２２は、命令をフェッチし、そのような命令を復号し、マイクロ・オペレーションを生成し、整数実行エンジン１７２４と浮動小数点実行エンジン１７２６とに別個のマイクロ命令をディスパッチする。少なくとも１つの実施例では、フェッチ／復号ユニット１７２２は、同時に、あるマイクロ命令を整数実行エンジン１７２４にディスパッチし、別のマイクロ命令を浮動小数点実行エンジン１７２６にディスパッチすることができる。少なくとも１つの実施例では、整数実行エンジン１７２４は、限定はしないが、整数及びメモリ演算を実行する。少なくとも１つの実施例では、浮動小数点エンジン１７２６は、限定はしないが、浮動小数点及びベクトル演算を実行する。少なくとも１つの実施例では、フェッチ復号ユニット１７２２は、整数実行エンジン１７２４と浮動小数点実行エンジン１７２６の両方を置き換える単一の実行エンジンに、マイクロ命令をディスパッチする。
少なくとも１つの実施例では、ｉがコア１７２０の特定のインスタンスを表す整数である、各コア１７２０（ｉ）は、コア１７２０（ｉ）中に含まれるＬ２キャッシュ１７２８（ｉ）にアクセスし得る。少なくとも１つの実施例では、ｊがコア複合体１７１０の特定のインスタンスを表す整数である、コア複合体１７１０（ｊ）中に含まれる各コア１７２０は、コア複合体１７１０（ｊ）中に含まれるＬ３キャッシュ１７３０（ｊ）を介して、コア複合体１７１０（ｊ）中に含まれる他のコア１７２０に接続される。少なくとも１つの実施例では、ｊがコア複合体１７１０の特定のインスタンスを表す整数である、コア複合体１７１０（ｊ）中に含まれるコア１７２０は、コア複合体１７１０（ｊ）中に含まれるＬ３キャッシュ１７３０（ｊ）のすべてにアクセスすることができる。少なくとも１つの実施例では、Ｌ３キャッシュ１７３０は、限定はしないが、任意の数のスライスを含み得る。
少なくとも１つの実施例では、グラフィックス複合体１７４０は、高度並列様式でコンピュート動作を実施するように構成され得る。少なくとも１つの実施例では、グラフィックス複合体１７４０は、描画コマンド、ピクセル動作、幾何学的算出、及びディスプレイに画像をレンダリングすることに関連する他の動作など、グラフィックス・パイプライン動作を実行するように構成される。少なくとも１つの実施例では、グラフィックス複合体１７４０は、グラフィックに関係しない動作を実行するように構成される。少なくとも１つの実施例では、グラフィックス複合体１７４０は、グラフィックに関係する動作とグラフィックに関係しない動作の両方を実行するように構成される。
少なくとも１つの実施例では、グラフィックス複合体１７４０は、限定はしないが、任意の数のコンピュート・ユニット１７５０と、Ｌ２キャッシュ１７４２とを含む。少なくとも１つの実施例では、コンピュート・ユニット１７５０は、Ｌ２キャッシュ１７４２を共有する。少なくとも１つの実施例では、Ｌ２キャッシュ１７４２は区分けされる。少なくとも１つの実施例では、グラフィックス複合体１７４０は、限定はしないが、任意の数のコンピュート・ユニット１７５０と、（ゼロを含む）任意の数及びタイプのキャッシュとを含む。少なくとも１つの実施例では、グラフィックス複合体１７４０は、限定はしないが、任意の量の専用グラフィックス・ハードウェアを含む。
少なくとも１つの実施例では、各コンピュート・ユニット１７５０は、限定はしないが、任意の数のＳＩＭＤユニット１７５２と、共有メモリ１７５４とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット１７５２は、ＳＩＭＤアーキテクチャを実装し、動作を並列に実施するように構成され得る。少なくとも１つの実施例では、各コンピュート・ユニット１７５０は、任意の数のスレッド・ブロックを実行し得るが、各スレッド・ブロックは、単一のコンピュート・ユニット１７５０上で実行する。少なくとも１つの実施例では、スレッド・ブロックは、限定はしないが、任意の数の実行のスレッドを含む。少なくとも１つの実施例では、ワークグループは、スレッド・ブロックである。少なくとも１つの実施例では、各ＳＩＭＤユニット１７５２は、異なるワープを実行する。少なくとも１つの実施例では、ワープは、スレッドのグループ（たとえば、１６個のスレッド）であり、ここで、ワープ中の各スレッドは、単一のスレッド・ブロックに属し、命令の単一のセットに基づいて、データの異なるセットを処理するように構成される。少なくとも１つの実施例では、ワープ中の１つ又は複数のスレッドを無効にするために、プレディケーションが使用され得る。少なくとも１つの実施例では、レーンはスレッドである。少なくとも１つの実施例では、ワーク・アイテムはスレッドである。少なくとも１つの実施例では、ウェーブフロントはワープである。少なくとも１つの実施例では、スレッド・ブロック中の異なるウェーブフロントは、互いに同期し、共有メモリ１７５４を介して通信し得る。
少なくとも１つの実施例では、ファブリック１７６０は、コア複合体１７１０、グラフィックス複合体１７４０、Ｉ／Ｏインターフェース１７７０、メモリ・コントローラ１７８０、ディスプレイ・コントローラ１７９２、及びマルチメディア・エンジン１７９４にわたるデータ及び制御送信を容易にするシステム相互接続である。少なくとも１つの実施例では、ＡＰＵ１７００は、限定はしないが、ファブリック１７６０に加えて又はそれの代わりに、任意の量及びタイプのシステム相互接続を含み得、それは、ＡＰＵ１７００の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１７７０は、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩ、ＰＣＩ－Ｅｘｔｅｎｄｅｄ（「ＰＣＩ－Ｘ」）、ＰＣＩｅ、ギガビット・イーサネット（「ＧＢＥ」：ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ）、ＵＳＢなど）を表す。少なくとも１つの実施例では、様々なタイプの周辺デバイスが、Ｉ／Ｏインターフェース１７７０に結合される。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１７７０に結合される周辺デバイスは、限定はしないが、キーボード、マウス、プリンタ、スキャナ、ジョイスティック又は他のタイプのゲーム・コントローラ、メディア記録デバイス、外部ストレージ・デバイス、ネットワーク・インターフェース・カードなどを含み得る。
少なくとも１つの実施例では、ディスプレイ・コントローラＡＭＤ９２は、液晶ディスプレイ（「ＬＣＤ」：ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）デバイスなど、１つ又は複数のディスプレイ・デバイス上に画像を表示する。少なくとも１つの実施例では、マルチメディア・エンジン２４０は、限定はしないが、ビデオ・デコーダ、ビデオ・エンコーダ、画像信号プロセッサなど、マルチメディアに関係する任意の量及びタイプの回路要素を含む。少なくとも１つの実施例では、メモリ・コントローラ１７８０は、ＡＰＵ１７００と統一システム・メモリ１７９０との間のデータ転送を容易にする。少なくとも１つの実施例では、コア複合体１７１０とグラフィックス複合体１７４０とは、統一システム・メモリ１７９０を共有する。
少なくとも１つの実施例では、ＡＰＵ１７００は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ１７８０及びメモリ・デバイス（たとえば、共有メモリ１７５４）を含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＡＰＵ１７００は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ１８２８、Ｌ３キャッシュ１７３０、及びＬ２キャッシュ１７４２）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、コア１７２０、コア複合体１７１０、ＳＩＭＤユニット１７５２、コンピュート・ユニット１７５０、及びグラフィックス複合体１７４０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。
図１８は、少なくとも１つの実施例による、ＣＰＵ１８００を示す。少なくとも１つの実施例では、ＣＰＵ１８００は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＣＰＵ１８００は、アプリケーション・プログラムを実行するように構成され得る。少なくとも１つの実施例では、ＣＰＵ１８００は、オペレーティング・システムなど、メイン制御ソフトウェアを実行するように構成される。少なくとも１つの実施例では、ＣＰＵ１８００は、外部ＧＰＵ（図示せず）の動作を制御するコマンドを発行する。少なくとも１つの実施例では、ＣＰＵ１８００は、ＣＵＤＡソース・コードから導出されたホスト実行可能コードを実行するように構成され得、外部ＧＰＵは、そのようなＣＵＤＡソース・コードから導出されたデバイス実行可能コードを実行するように構成され得る。少なくとも１つの実施例では、ＣＰＵ１８００は、限定はしないが、任意の数のコア複合体１８１０と、ファブリック１８６０と、Ｉ／Ｏインターフェース１８７０と、メモリ・コントローラ１８８０とを含む。
少なくとも１つの実施例では、コア複合体１８１０は、限定はしないが、コア１８２０（１）～１８２０（４）と、Ｌ３キャッシュ１８３０とを含む。少なくとも１つの実施例では、コア複合体１８１０は、限定はしないが、任意の数のコア１８２０と、任意の数及びタイプのキャッシュとを、任意の組合せで含み得る。少なくとも１つの実施例では、コア１８２０は、特定のＩＳＡの命令を実行するように構成される。少なくとも１つの実施例では、各コア１８２０はＣＰＵコアである。
少なくとも１つの実施例では、各コア１８２０は、限定はしないが、フェッチ／復号ユニット１８２２と、整数実行エンジン１８２４と、浮動小数点実行エンジン１８２６と、Ｌ２キャッシュ１８２８とを含む。少なくとも１つの実施例では、フェッチ／復号ユニット１８２２は、命令をフェッチし、そのような命令を復号し、マイクロ・オペレーションを生成し、整数実行エンジン１８２４と浮動小数点実行エンジン１８２６とに別個のマイクロ命令をディスパッチする。少なくとも１つの実施例では、フェッチ／復号ユニット１８２２は、同時に、あるマイクロ命令を整数実行エンジン１８２４にディスパッチし、別のマイクロ命令を浮動小数点実行エンジン１８２６にディスパッチすることができる。少なくとも１つの実施例では、整数実行エンジン１８２４は、限定はしないが、整数及びメモリ演算を実行する。少なくとも１つの実施例では、浮動小数点エンジン１８２６は、限定はしないが、浮動小数点及びベクトル演算を実行する。少なくとも１つの実施例では、フェッチ復号ユニット１８２２は、整数実行エンジン１８２４と浮動小数点実行エンジン１８２６の両方を置き換える単一の実行エンジンに、マイクロ命令をディスパッチする。
少なくとも１つの実施例では、ｉがコア１８２０の特定のインスタンスを表す整数である、各コア１８２０（ｉ）は、コア１８２０（ｉ）中に含まれるＬ２キャッシュ１８２８（ｉ）にアクセスし得る。少なくとも１つの実施例では、ｊがコア複合体１８１０の特定のインスタンスを表す整数である、コア複合体１８１０（ｊ）中に含まれる各コア１８２０は、コア複合体１８１０（ｊ）中に含まれるＬ３キャッシュ１８３０（ｊ）を介して、コア複合体１８１０（ｊ）中の他のコア１８２０に接続される。少なくとも１つの実施例では、ｊがコア複合体１８１０の特定のインスタンスを表す整数である、コア複合体１８１０（ｊ）中に含まれるコア１８２０は、コア複合体１８１０（ｊ）中に含まれるＬ３キャッシュ１８３０（ｊ）のすべてにアクセスすることができる。少なくとも１つの実施例では、Ｌ３キャッシュ１８３０は、限定はしないが、任意の数のスライスを含み得る。
少なくとも１つの実施例では、ファブリック１８６０は、コア複合体１８１０（１）～１８１０（Ｎ）（ここで、Ｎは０よりも大きい整数である）、Ｉ／Ｏインターフェース１８７０、及びメモリ・コントローラ１８８０にわたるデータ及び制御送信を容易にするシステム相互接続である。少なくとも１つの実施例では、ＣＰＵ１８００は、限定はしないが、ファブリック１８６０に加えて又はそれの代わりに、任意の量及びタイプのシステム相互接続を含み得、それは、ＣＰＵ１８００の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１８７０は、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩ、ＰＣＩ－Ｘ、ＰＣＩｅ、ＧＢＥ、ＵＳＢなど）を表す。少なくとも１つの実施例では、様々なタイプの周辺デバイスが、Ｉ／Ｏインターフェース１８７０に結合される。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１８７０に結合される周辺デバイスは、限定はしないが、ディスプレイ、キーボード、マウス、プリンタ、スキャナ、ジョイスティック又は他のタイプのゲーム・コントローラ、メディア記録デバイス、外部ストレージ・デバイス、ネットワーク・インターフェース・カードなどを含み得る。
少なくとも１つの実施例では、メモリ・コントローラ１８８０は、ＣＰＵ１８００とシステム・メモリ１８９０との間のデータ転送を容易にする。少なくとも１つの実施例では、コア複合体１８１０とグラフィックス複合体１８４０とは、システム・メモリ１８９０を共有する。少なくとも１つの実施例では、ＣＰＵ１８００は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ１８８０及びメモリ・デバイスを含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＣＰＵ１８００は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ１８２８及びＬ３キャッシュ１８３０）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、コア１８２０及びコア複合体１８１０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。
図１９は、少なくとも１つの実施例による、例示的なアクセラレータ統合スライス１９９０を示す。本明細書で使用される「スライス」は、アクセラレータ統合回路の処理リソースの指定部分を備える。少なくとも１つの実施例では、アクセラレータ統合回路は、グラフィックス加速モジュール中に含まれる複数のグラフィックス処理エンジンの代わりに、キャッシュ管理、メモリ・アクセス、コンテキスト管理、及び割込み管理サービスを提供する。グラフィックス処理エンジンは、各々、別個のＧＰＵを備え得る。代替的に、グラフィックス処理エンジンは、ＧＰＵ内に、グラフィックス実行ユニット、メディア処理エンジン（たとえば、ビデオ・エンコーダ／デコーダ）、サンプラ、及びＢｌｉｔエンジンなど、異なるタイプのグラフィックス処理エンジンを備え得る。少なくとも１つの実施例では、グラフィックス加速モジュールは、複数のグラフィックス処理エンジンをもつＧＰＵであり得る。少なくとも１つの実施例では、グラフィックス処理エンジンは、共通のパッケージ、ライン・カード、又はチップ上に組み込まれた個々のＧＰＵであり得る。
システム・メモリ１９１４内のアプリケーション実効アドレス空間１９８２は、プロセス要素１９８３を記憶する。一実施例では、プロセス要素１９８３は、プロセッサ１９０７上で実行されるアプリケーション１９８０からのＧＰＵ呼出し１９８１に応答して、記憶される。プロセス要素１９８３は、対応するアプリケーション１９８０のプロセス状態を含んでいる。プロセス要素１９８３に含まれているワーク記述子（「ＷＤ」：ｗｏｒｋ ｄｅｓｃｒｉｐｔｏｒ）１９８４は、アプリケーションによって要求される単一のジョブであり得るか、又はジョブのキューに対するポインタを含んでいることがある。少なくとも１つの実施例では、ＷＤ１９８４は、アプリケーション実効アドレス空間１９８２におけるジョブ要求キューに対するポインタである。
グラフィックス加速モジュール１９４６及び／又は個々のグラフィックス処理エンジンは、システム中のプロセスのすべて又はサブセットによって共有され得る。少なくとも１つの実施例では、プロセス状態を設定し、ＷＤ１９８４をグラフィックス加速モジュール１９４６に送出して、仮想化環境中でジョブを開始するためのインフラストラクチャが、含められ得る。
少なくとも１つの実施例では、専用プロセス・プログラミング・モデルは、実装固有である。このモデルでは、単一のプロセスが、グラフィックス加速モジュール１９４６又は個々のグラフィックス処理エンジンを所有する。グラフィックス加速モジュール１９４６が単一のプロセスによって所有されるので、ハイパーバイザは、所有パーティションについてアクセラレータ統合回路を初期化し、グラフィックス加速モジュール１９４６が割り当てられたとき、オペレーティング・システムは、所有プロセスについてアクセラレータ統合回路を初期化する。
動作時、アクセラレータ統合スライス１９９０中のＷＤフェッチ・ユニット１９９１は、グラフィックス加速モジュール１９４６の１つ又は複数のグラフィックス処理エンジンによって行われるべきであるワークの指示を含む、次のＷＤ１９８４をフェッチする。示されているように、ＷＤ１９８４からのデータは、レジスタ１９４５に記憶され、メモリ管理ユニット（「ＭＭＵ」：ｍｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ ｕｎｉｔ）１９３９、割込み管理回路１９４７、及び／又はコンテキスト管理回路１９４８によって使用され得る。たとえば、ＭＭＵ１９３９の一実施例は、ＯＳ仮想アドレス空間１９８５内のセグメント／ページ・テーブル１９８６にアクセスするためのセグメント／ページ・ウォーク回路要素を含む。割込み管理回路１９４７は、グラフィックス加速モジュール１９４６から受信された割込みイベント（「ＩＮＴ」：ｉｎｔｅｒｒｕｐｔ）１９９２を処理し得る。グラフィックス動作を実施するとき、グラフィックス処理エンジンによって生成された実効アドレス１９９３は、ＭＭＵ１９３９によって実アドレスにトランスレートされる。
一実施例では、レジスタ１９４５の同じセットが、各グラフィックス処理エンジン、及び／又はグラフィックス加速モジュール１９４６について複製され、ハイパーバイザ又はオペレーティング・システムによって初期化され得る。これらの複製されたレジスタの各々は、アクセラレータ統合スライス１９９０中に含められ得る。ハイパーバイザによって初期化され得る例示的なレジスタが、表１に示されている。
Figure 2022135998000004
オペレーティング・システムによって初期化され得る例示的なレジスタが、表２に示されている。
Figure 2022135998000005
一実施例では、各ＷＤ１９８４は、特定のグラフィックス加速モジュール１９４６及び／又は特定のグラフィックス処理エンジンに固有である。ＷＤ１９８４は、ワークを行うためにグラフィックス処理エンジンによって必要とされるすべての情報を含んでいるか、又は、ＷＤ１９８４
は、完了されるべきワークのコマンド・キューをアプリケーションが設定したメモリ・ロケーションに対するポインタであり得る。
図２０Ａ～図２０Ｂは、少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す。少なくとも１つの実施例では、例示的なグラフィックス・プロセッサのうちのいずれかは、１つ又は複数のＩＰコアを使用して作製され得る。示されているものに加えて、少なくとも１つの実施例では、追加のグラフィックス・プロセッサ／コア、周辺インターフェース・コントローラ、又は汎用プロセッサ・コアを含む他の論理及び回路が含まれ得る。少なくとも１つの実施例では、例示的なグラフィックス・プロセッサは、ＳｏＣ内での使用のためのものである。
図２０Ａは、少なくとも１つの実施例による、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣ集積回路の例示的なグラフィックス・プロセッサ２０１０を示す。図２０Ｂは、少なくとも１つの実施例による、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣ集積回路の追加の例示的なグラフィックス・プロセッサ２０４０を示す。少なくとも１つの実施例では、図２０Ａのグラフィックス・プロセッサ２０１０は、低電力グラフィックス・プロセッサ・コアである。少なくとも１つの実施例では、図２０Ｂのグラフィックス・プロセッサ２０４０は、より高性能のグラフィックス・プロセッサ・コアである。少なくとも１つの実施例では、グラフィックス・プロセッサ２０１０、２０４０の各々は、図１５のグラフィックス・プロセッサ１５１０の変形態であり得る。
少なくとも１つの実施例では、グラフィックス・プロセッサ２０１０は、頂点プロセッサ２００５と、１つ又は複数のフラグメント・プロセッサ２０１５Ａ～２０１５Ｎ（たとえば、２０１５Ａ、２０１５Ｂ、２０１５Ｃ、２０１５Ｄ～２０１５Ｎ－１、及び２０１５Ｎ）とを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ２０１０は、別個の論理を介して異なるシェーダ・プログラムを実行することができ、それにより、頂点プロセッサ２００５は、頂点シェーダ・プログラムのための動作を実行するように最適化され、１つ又は複数のフラグメント・プロセッサ２０１５Ａ～２０１５Ｎは、フラグメント又はピクセル・シェーダ・プログラムのためのフラグメント（たとえば、ピクセル）シェーディング動作を実行する。少なくとも１つの実施例では、頂点プロセッサ２００５は、３Ｄグラフィックス・パイプラインの頂点処理段階を実施し、プリミティブ及び頂点データを生成する。少なくとも１つの実施例では、（１つ又は複数の）フラグメント・プロセッサ２０１５Ａ～２０１５Ｎは、頂点プロセッサ２００５によって生成されたプリミティブ及び頂点データを使用して、ディスプレイ・デバイス上に表示されるフレームバッファを作り出す。少なくとも１つの実施例では、（１つ又は複数の）フラグメント・プロセッサ２０１５Ａ～２０１５Ｎは、ＯｐｅｎＧＬ ＡＰＩにおいて提供されるようなフラグメント・シェーダ・プログラムを実行するように最適化され、ＯｐｅｎＧＬ ＡＰＩは、Ｄｉｒｅｃｔ ３Ｄ ＡＰＩにおいて提供されるようなピクセル・シェーダ・プログラムと同様の動作を実施するために使用され得る。
少なくとも１つの実施例では、グラフィックス・プロセッサ２０１０は、追加として、１つ又は複数のＭＭＵ２０２０Ａ～２０２０Ｂと、（１つ又は複数の）キャッシュ２０２５Ａ～２０２５Ｂと、（１つ又は複数の）回路相互接続２０３０Ａ～２０３０Ｂとを含む。少なくとも１つの実施例では、１つ又は複数のＭＭＵ２０２０Ａ～２０２０Ｂは、頂点プロセッサ２００５及び／又は（１つ又は複数の）フラグメント・プロセッサ２０１５Ａ～２０１５Ｎを含む、グラフィックス・プロセッサ２０１０のための仮想－物理アドレス・マッピングを提供し、それらは、１つ又は複数のキャッシュ２０２５Ａ～２０２５Ｂに記憶された頂点又は画像／テクスチャ・データに加えて、メモリに記憶された頂点又は画像／テクスチャ・データを参照し得る。少なくとも１つの実施例では、１つ又は複数のＭＭＵ２０２０Ａ～２０２０Ｂは、図１５の１つ又は複数のアプリケーション・プロセッサ１５０５、画像プロセッサ１５１５、及び／又はビデオ・プロセッサ１５２０に関連する１つ又は複数のＭＭＵを含む、システム内の他のＭＭＵと同期され得、それにより、各プロセッサ１５０５～１５２０は、共有又は統一仮想メモリ・システムに参加することができる。少なくとも１つの実施例では、１つ又は複数の回路相互接続２０３０Ａ～２０３０Ｂは、グラフィックス・プロセッサ２０１０が、ＳｏＣの内部バスを介して又は直接接続を介してのいずれかで、ＳｏＣ内の他のＩＰコアとインターフェースすることを可能にする。
少なくとも１つの実施例では、グラフィックス・プロセッサ２０４０は、図２０Ａのグラフィックス・プロセッサ２０１０の１つ又は複数のＭＭＵ２０２０Ａ～２０２０Ｂと、キャッシュ２０２５Ａ～２０２５Ｂと、回路相互接続２０３０Ａ～２０３０Ｂとを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ２０４０は、１つ又は複数のシェーダ・コア２０５５Ａ～２０５５Ｎ（たとえば、２０５５Ａ、２０５５Ｂ、２０５５Ｃ、２０５５Ｄ、２０５５Ｅ、２０５５Ｆ～２０５５Ｎ－１、及び２０５５Ｎ）を含み、１つ又は複数のシェーダ・コア２０５５Ａ～２０５５Ｎは、単一のコア、又はタイプ、又はコアが、頂点シェーダ、フラグメント・シェーダ、及び／又はコンピュート・シェーダを実装するためのシェーダ・プログラム・コードを含むすべてのタイプのプログラマブル・シェーダ・コードを実行することができる統一シェーダ・コア・アーキテクチャを提供する。少なくとも１つの実施例では、シェーダ・コアの数は変動することができる。少なくとも１つの実施例では、グラフィックス・プロセッサ２０４０は、１つ又は複数のシェーダ・コア２０５５Ａ～２０５５Ｎに実行スレッドをディスパッチするためのスレッド・ディスパッチャとして作用するコア間タスク・マネージャ２０４５と、たとえばシーン内のローカル空間コヒーレンスを利用するため、又は内部キャッシュの使用を最適化するために、シーンについてのレンダリング動作が画像空間において下位区分される、タイル・ベースのレンダリングのためのタイリング動作を加速するためのタイリング・ユニット２０５８とを含む。
図２１Ａは、少なくとも１つの実施例による、グラフィックス・コア２１００を示す。少なくとも１つの実施例では、グラフィックス・コア２１００は、図１５のグラフィックス・プロセッサ１５１０内に含まれ得る。少なくとも１つの実施例では、グラフィックス・コア２１００は、図２０Ｂの場合のような統一シェーダ・コア２０５５Ａ～２０５５Ｎであり得る。少なくとも１つの実施例では、グラフィックス・コア２１００は、共有命令キャッシュ２１０２と、テクスチャ・ユニット２１１８と、キャッシュ／共有メモリ２１２０とを含み、それらは、グラフィックス・コア２１００内の実行リソースに共通である。少なくとも１つの実施例では、グラフィックス・コア２１００は、複数のスライス２１０１Ａ～２１０１Ｎ、又は各コアについてのパーティションを含むことができ、グラフィックス・プロセッサは、グラフィックス・コア２１００の複数のインスタンスを含むことができる。スライス２１０１Ａ～２１０１Ｎは、ローカル命令キャッシュ２１０４Ａ～２１０４Ｎと、スレッド・スケジューラ２１０６Ａ～２１０６Ｎと、スレッド・ディスパッチャ２１０８Ａ～２１０８Ｎと、レジスタのセット２１１０Ａ～２１１０Ｎとを含むサポート論理を含むことができる。少なくとも１つの実施例では、スライス２１０１Ａ～２１０１Ｎは、追加機能ユニット（「ＡＦＵ」：ａｄｄｉｔｉｏｎａｌ ｆｕｎｃｔｉｏｎ ｕｎｉｔ）２１１２Ａ～２１１２Ｎ、浮動小数点ユニット（「ＦＰＵ」：ｆｌｏａｔｉｎｇ－ｐｏｉｎｔ ｕｎｉｔ）２１１４Ａ～２１１４Ｎ、整数算術論理ユニット（「ＡＬＵ」：ｉｎｔｅｇｅｒ ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）２１１６～２１１６Ｎ、アドレス算出ユニット（「ＡＣＵ」：ａｄｄｒｅｓｓ ｃｏｍｐｕｔａｔｉｏｎａｌ ｕｎｉｔ）２１１３Ａ～２１１３Ｎ、倍精度浮動小数点ユニット（「ＤＰＦＰＵ」：ｄｏｕｂｌｅ－ｐｒｅｃｉｓｉｏｎ ｆｌｏａｔｉｎｇ－ｐｏｉｎｔ ｕｎｉｔ）２１１５Ａ～２１１５Ｎ、及び行列処理ユニット（「ＭＰＵ」：ｍａｔｒｉｘ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２１１７Ａ～２１１７Ｎのセットを含むことができる。
少なくとも１つの実施例では、ＦＰＵ２１１４Ａ～２１１４Ｎは、単精度（３２ビット）及び半精度（１６ビット）の浮動小数点演算を実施することができ、ＤＰＦＰＵ２１１５Ａ～２１１５Ｎは、倍精度（６４ビット）の浮動小数点演算を実施する。少なくとも１つの実施例では、ＡＬＵ２１１６Ａ～２１１６Ｎは、８ビット、１６ビット、及び３２ビットの精度で可変精度整数演算を実施することができ、混合精度演算のために構成され得る。少なくとも１つの実施例では、ＭＰＵ２１１７Ａ～２１１７Ｎも、半精度浮動小数点演算と８ビット整数演算とを含む、混合精度行列演算のために構成され得る。少なくとも１つの実施例では、ＭＰＵ２１１７～２１１７Ｎは、加速汎用行列－行列乗算（「ＧＥＭＭ」：ｇｅｎｅｒａｌ ｍａｔｒｉｘ ｔｏ ｍａｔｒｉｘ ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）のサポートを可能にすることを含む、ＣＵＤＡプログラムを加速するための様々な行列演算を実施することができる。少なくとも１つの実施例では、ＡＦＵ２１１２Ａ～２１１２Ｎは、三角関数演算（たとえば、サイン、コサインなど）を含む、浮動小数点ユニット又は整数ユニットによってサポートされていない追加の論理演算を実施することができる。
図２１Ｂは、少なくとも１つの実施例による、汎用グラフィックス処理ユニット（「ＧＰＧＰＵ」：ｇｅｎｅｒａｌ－ｐｕｒｐｏｓｅ ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２１３０を示す。少なくとも１つの実施例では、ＧＰＧＰＵ２１３０は、高度並列であり、マルチチップ・モジュール上での導入に好適である。少なくとも１つの実施例では、ＧＰＧＰＵ２１３０は、高度並列コンピュート動作がＧＰＵのアレイによって実施されることを可能にするように構成され得る。少なくとも１つの実施例では、ＧＰＧＰＵ２１３０は、ＣＵＤＡプログラムのための実行時間を改善するためにマルチＧＰＵクラスタを作成するために、ＧＰＧＰＵ２１３０の他のインスタンスに直接リンクされ得る。少なくとも１つの実施例では、ＧＰＧＰＵ２１３０は、ホスト・プロセッサとの接続を可能にするためのホスト・インターフェース２１３２を含む。少なくとも１つの実施例では、ホスト・インターフェース２１３２は、ＰＣＩｅインターフェースである。少なくとも１つの実施例では、ホスト・インターフェース２１３２は、ベンダー固有の通信インターフェース又は通信ファブリックであり得る。少なくとも１つの実施例では、ＧＰＧＰＵ２１３０は、ホスト・プロセッサからコマンドを受信し、グローバル・スケジューラ２１３４を使用して、それらのコマンドに関連する実行スレッドを、コンピュート・クラスタ２１３６Ａ～２１３６Ｈのセットに分散させる。少なくとも１つの実施例では、コンピュート・クラスタ２１３６Ａ～２１３６Ｈは、キャッシュ・メモリ２１３８を共有する。少なくとも１つの実施例では、キャッシュ・メモリ２１３８は、コンピュート・クラスタ２１３６Ａ～２１３６Ｈ内のキャッシュ・メモリのためのより高レベルのキャッシュとして働くことができる。
少なくとも１つの実施例では、ＧＰＧＰＵ２１３０は、メモリ・コントローラ２１４２Ａ～２１４２Ｂのセットを介してコンピュート・クラスタ２１３６Ａ～２１３６Ｈと結合されたメモリ２１４４Ａ～２１４４Ｂを含む。少なくとも１つの実施例では、メモリ２１４４Ａ～２１４４Ｂは、ＤＲＡＭ、又は、グラフィックス・ダブル・データ・レート（「ＧＤＤＲ」：ｇｒａｐｈｉｃｓ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）メモリを含む同期グラフィックス・ランダム・アクセス・メモリ（「ＳＧＲＡＭ」：ｓｙｎｃｈｒｏｎｏｕｓ ｇｒａｐｈｉｃｓ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などのグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。
少なくとも１つの実施例では、コンピュート・クラスタ２１３６Ａ～２１３６Ｈは、各々、図２１Ａのグラフィックス・コア２１００などのグラフィックス・コアのセットを含み、グラフィックス・コアのセットは、ＣＵＤＡプログラムに関連する算出に適したものを含む、様々な精度で算出動作を実施することができる複数のタイプの整数及び浮動小数点論理ユニットを含むことができる。たとえば、少なくとも１つの実施例では、コンピュート・クラスタ２１３６Ａ～２１３６Ｈの各々における浮動小数点ユニットの少なくともサブセットは、１６ビット又は３２ビットの浮動小数点演算を実施するように構成され得、浮動小数点ユニットの異なるサブセットは、６４ビットの浮動小数点演算を実施するように構成され得る。
少なくとも１つの実施例では、ＧＰＧＰＵ２１３０の複数のインスタンスは、コンピュート・クラスタとして動作するように構成され得る。コンピュート・クラスタ２１３６Ａ～２１３６Ｈは、同期及びデータ交換のための任意の技術的に実現可能な通信技法を実装し得る。少なくとも１つの実施例では、ＧＰＧＰＵ２１３０の複数のインスタンスは、ホスト・インターフェース２１３２を介して通信する。少なくとも１つの実施例では、ＧＰＧＰＵ２１３０は、Ｉ／Ｏハブ２１３９を含み、Ｉ／Ｏハブ２１３９は、ＧＰＧＰＵ２１３０を、ＧＰＧＰＵ２１３０の他のインスタンスへの直接接続を可能にするＧＰＵリンク２１４０と結合する。少なくとも１つの実施例では、ＧＰＵリンク２１４０は、ＧＰＧＰＵ２１３０の複数のインスタンス間での通信及び同期を可能にする専用ＧＰＵ－ＧＰＵブリッジに結合される。少なくとも１つの実施例では、ＧＰＵリンク２１４０は、他のＧＰＧＰＵ２１３０又は並列プロセッサにデータを送信及び受信するために高速相互接続と結合される。少なくとも１つの実施例では、ＧＰＧＰＵ２１３０の複数のインスタンスは、別個のデータ処理システムに位置し、ホスト・インターフェース２１３２を介してアクセス可能であるネットワーク・デバイスを介して通信する。少なくとも１つの実施例では、ＧＰＵリンク２１４０は、ホスト・インターフェース２１３２に加えて、又はその代替として、ホスト・プロセッサへの接続を可能にするように構成され得る。少なくとも１つの実施例では、ＧＰＧＰＵ２１３０は、ＣＵＤＡプログラムを実行するように構成され得る。
図２２Ａは、少なくとも１つの実施例による、並列プロセッサ２２００を示す。少なくとも１つの実施例では、並列プロセッサ２２００の様々な構成要素は、プログラマブル・プロセッサ、特定用途向け集積回路（「ＡＳＩＣ」：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、又はＦＰＧＡなど、１つ又は複数の集積回路デバイスを使用して実装され得る。
少なくとも１つの実施例では、並列プロセッサ２２００は並列処理ユニット２２０２を含む。少なくとも１つの実施例では、並列処理ユニット２２０２は、並列処理ユニット２２０２の他のインスタンスを含む、他のデバイスとの通信を可能にするＩ／Ｏユニット２２０４を含む。少なくとも１つの実施例では、Ｉ／Ｏユニット２２０４は、他のデバイスに直接接続され得る。少なくとも１つの実施例では、Ｉ／Ｏユニット２２０４は、メモリ・ハブ２２０５など、ハブ又はスイッチ・インターフェースの使用を介して他のデバイスと接続する。少なくとも１つの実施例では、メモリ・ハブ２２０５とＩ／Ｏユニット２２０４との間の接続は、通信リンクを形成する。少なくとも１つの実施例では、Ｉ／Ｏユニット２２０４は、ホスト・インターフェース２２０６及びメモリ・クロスバー２２１６と接続し、ホスト・インターフェース２２０６は、処理動作を実施することを対象とするコマンドを受信し、メモリ・クロスバー２２１６は、メモリ動作を実施することを対象とするコマンドを受信する。
少なくとも１つの実施例では、ホスト・インターフェース２２０６が、Ｉ／Ｏユニット２２０４を介してコマンド・バッファを受信したとき、ホスト・インターフェース２２０６は、それらのコマンドを実施するためのワーク動作をフロント・エンド２２０８に向けることができる。少なくとも１つの実施例では、フロント・エンド２２０８はスケジューラ２２１０と結合し、スケジューラ２２１０は、コマンド又は他のワーク・アイテムを処理アレイ２２１２に分散させるように構成される。少なくとも１つの実施例では、スケジューラ２２１０は、処理アレイ２２１２にタスクが分散される前に、処理アレイ２２１２が適切に構成され、有効な状態にあることを確実にする。少なくとも１つの実施例では、スケジューラ２２１０は、マイクロコントローラ上で実行しているファームウェア論理を介して実装される。少なくとも１つの実施例では、マイクロコントローラ実装スケジューラ２２１０は、複雑なスケジューリング及びワーク分散動作を、粗い粒度及び細かい粒度において実施するように構成可能であり、処理アレイ２２１２上で実行しているスレッドの迅速なプリエンプション及びコンテキスト切替えを可能にする。少なくとも１つの実施例では、ホスト・ソフトウェアは、処理アレイ２２１２上でのスケジューリングのためのワークロードを、複数のグラフィックス処理ドアベルのうちの１つを介して証明することができる。少なくとも１つの実施例では、ワークロードは、次いで、スケジューラ２２１０を含むマイクロコントローラ内のスケジューラ２２１０論理によって、処理アレイ２２１２にわたって自動的に分散され得る。
少なくとも１つの実施例では、処理アレイ２２１２は、最高「Ｎ」個のクラスタ（たとえば、クラスタ２２１４Ａ、クラスタ２２１４Ｂ～クラスタ２２１４Ｎ）を含むことができる。少なくとも１つの実施例では、処理アレイ２２１２の各クラスタ２２１４Ａ～２２１４Ｎは、多数の同時スレッドを実行することができる。少なくとも１つの実施例では、スケジューラ２２１０は、様々なスケジューリング及び／又はワーク分散アルゴリズムを使用して処理アレイ２２１２のクラスタ２２１４Ａ～２２１４Ｎにワークを割り振ることができ、それらのアルゴリズムは、プログラム又は算出の各タイプについて生じるワークロードに応じて変動し得る。少なくとも１つの実施例では、スケジューリングは、スケジューラ２２１０によって動的に対処され得るか、又は処理アレイ２２１２による実行のために構成されたプログラム論理のコンパイル中に、コンパイラ論理によって部分的に支援され得る。少なくとも１つの実施例では、処理アレイ２２１２の異なるクラスタ２２１４Ａ～２２１４Ｎは、異なるタイプのプログラムを処理するために、又は異なるタイプの算出を実施するために割り振られ得る。
少なくとも１つの実施例では、処理アレイ２２１２は、様々なタイプの並列処理動作を実施するように構成され得る。少なくとも１つの実施例では、処理アレイ２２１２は、汎用並列コンピュート動作を実施するように構成される。たとえば、少なくとも１つの実施例では、処理アレイ２２１２は、ビデオ及び／又はオーディオ・データをフィルタリングすること、物理動作を含むモデリング動作を実施すること、及びデータ変換を実施することを含む処理タスクを実行するための論理を含むことができる。
少なくとも１つの実施例では、処理アレイ２２１２は、並列グラフィックス処理動作を実施するように構成される。少なくとも１つの実施例では、処理アレイ２２１２は、限定はしないが、テクスチャ動作を実施するためのテクスチャ・サンプリング論理、並びにテッセレーション論理及び他の頂点処理論理を含む、そのようなグラフィックス処理動作の実行をサポートするための追加の論理を含むことができる。少なくとも１つの実施例では、処理アレイ２２１２は、限定はしないが、頂点シェーダ、テッセレーション・シェーダ、ジオメトリ・シェーダ、及びピクセル・シェーダなど、グラフィックス処理関係シェーダ・プログラムを実行するように構成され得る。少なくとも１つの実施例では、並列処理ユニット２２０２は、処理のためにＩ／Ｏユニット２２０４を介してシステム・メモリからデータを転送することができる。少なくとも１つの実施例では、処理中に、転送されたデータは、処理中にオンチップ・メモリ（たとえば、並列プロセッサ・メモリ２２２２）に記憶され、次いでシステム・メモリに書き戻され得る。
少なくとも１つの実施例では、並列処理ユニット２２０２がグラフィックス処理を実施するために使用されるとき、スケジューラ２２１０は、処理アレイ２２１２の複数のクラスタ２２１４Ａ～２２１４Ｎへのグラフィックス処理動作の分散をより良く可能にするために、処理ワークロードをほぼ等しいサイズのタスクに分割するように構成され得る。少なくとも１つの実施例では、処理アレイ２２１２の部分は、異なるタイプの処理を実施するように構成され得る。たとえば、少なくとも１つの実施例では、表示のために、レンダリングされた画像を作り出すために、第１の部分は、頂点シェーディング及びトポロジ生成を実施するように構成され得、第２の部分は、テッセレーション及びジオメトリ・シェーディングを実施するように構成され得、第３の部分は、ピクセル・シェーディング又は他のスクリーン空間動作を実施するように構成され得る。少なくとも１つの実施例では、クラスタ２２１４Ａ～２２１４Ｎのうちの１つ又は複数によって作り出された中間データは、中間データがさらなる処理のためにクラスタ２２１４Ａ～２２１４Ｎ間で送信されることを可能にするために、バッファに記憶され得る。
少なくとも１つの実施例では、処理アレイ２２１２は、実行されるべき処理タスクをスケジューラ２２１０を介して受信することができ、スケジューラ２２１０は、処理タスクを定義するコマンドをフロント・エンド２２０８から受信する。少なくとも１つの実施例では、処理タスクは、処理されるべきデータのインデックス、たとえば、表面（パッチ）データ、プリミティブ・データ、頂点データ、及び／又はピクセル・データ、並びに、データがどのように処理されるべきであるか（たとえば、どのプログラムが実行されるべきであるか）を定義する状態パラメータ及びコマンドを含むことができる。少なくとも１つの実施例では、スケジューラ２２１０は、タスクに対応するインデックスをフェッチするように構成され得るか、又はフロント・エンド２２０８からインデックスを受信し得る。少なくとも１つの実施例では、フロント・エンド２２０８は、入って来るコマンド・バッファ（たとえば、バッチ・バッファ、プッシュ・バッファなど）によって指定されるワークロードが始動される前に、処理アレイ２２１２が有効な状態に構成されることを確実にするように構成され得る。
少なくとも１つの実施例では、並列処理ユニット２２０２の１つ又は複数のインスタンスの各々は、並列プロセッサ・メモリ２２２２と結合することができる。少なくとも１つの実施例では、並列プロセッサ・メモリ２２２２は、メモリ・クロスバー２２１６を介してアクセスされ得、メモリ・クロスバー２２１６は、処理アレイ２２１２並びにＩ／Ｏユニット２２０４からメモリ要求を受信することができる。少なくとも１つの実施例では、メモリ・クロスバー２２１６は、メモリ・インターフェース２２１８を介して並列プロセッサ・メモリ２２２２にアクセスすることができる。少なくとも１つの実施例では、メモリ・インターフェース２２１８は、複数のパーティション・ユニット（たとえば、パーティション・ユニット２２２０Ａ、パーティション・ユニット２２２０Ｂ～パーティション・ユニット２２２０Ｎ）を含むことができ、複数のパーティション・ユニットは、各々、並列プロセッサ・メモリ２２２２の一部分（たとえば、メモリ・ユニット）に結合することができる。少なくとも１つの実施例では、パーティション・ユニット２２２０Ａ～２２２０Ｎの数は、メモリ・ユニットの数に等しくなるように構成され、それにより、第１のパーティション・ユニット２２２０Ａは、対応する第１のメモリ・ユニット２２２４Ａを有し、第２のパーティション・ユニット２２２０Ｂは、対応するメモリ・ユニット２２２４Ｂを有し、第Ｎのパーティション・ユニット２２２０Ｎは、対応する第Ｎのメモリ・ユニット２２２４Ｎを有する。少なくとも１つの実施例では、パーティション・ユニット２２２０Ａ～２２２０Ｎの数は、メモリ・デバイスの数に等しくないことがある。
少なくとも１つの実施例では、メモリ・ユニット２２２４Ａ～２２２４Ｎは、ＧＤＤＲメモリを含むＳＧＲＡＭなど、ＤＲＡＭ又はグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。少なくとも１つの実施例では、メモリ・ユニット２２２４Ａ～２２２４Ｎは、限定はしないが高帯域幅メモリ（「ＨＢＭ」：ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）を含む、３Ｄ積層メモリをも含み得る。少なくとも１つの実施例では、並列プロセッサ・メモリ２２２２の利用可能な帯域幅を効率的に使用するために、フレーム・バッファ又はテクスチャ・マップなどのレンダー・ターゲットが、メモリ・ユニット２２２４Ａ～２２２４Ｎにわたって記憶されて、パーティション・ユニット２２２０Ａ～２２２０Ｎが、各レンダー・ターゲットの部分を並列に書き込むことを可能にし得る。少なくとも１つの実施例では、ローカル・キャッシュ・メモリと併せてシステム・メモリを利用する統一メモリ設計に有利なように、並列プロセッサ・メモリ２２２２のローカル・インスタンスが除外され得る。
少なくとも１つの実施例では、処理アレイ２２１２のクラスタ２２１４Ａ～２２１４Ｎのうちのいずれか１つは、並列プロセッサ・メモリ２２２２内のメモリ・ユニット２２２４Ａ～２２２４Ｎのいずれかに書き込まれることになるデータを処理することができる。少なくとも１つの実施例では、メモリ・クロスバー２２１６は、各クラスタ２２１４Ａ～２２１４Ｎの出力を、出力に対して追加の処理動作を実施することができる任意のパーティション・ユニット２２２０Ａ～２２２０Ｎに転送するか、又は別のクラスタ２２１４Ａ～２２１４Ｎに転送するように構成され得る。少なくとも１つの実施例では、各クラスタ２２１４Ａ～２２１４Ｎは、様々な外部メモリ・デバイスから読み取るか、又はそれに書き込むために、メモリ・クロスバー２２１６を通してメモリ・インターフェース２２１８と通信することができる。少なくとも１つの実施例では、メモリ・クロスバー２２１６は、Ｉ／Ｏユニット２２０４と通信するためのメモリ・インターフェース２２１８への接続、並びに、並列プロセッサ・メモリ２２２２のローカル・インスタンスへの接続を有し、これは、異なるクラスタ２２１４Ａ～２２１４Ｎ内の処理ユニットが、システム・メモリ、又は並列処理ユニット２２０２にローカルでない他のメモリと通信することを可能にする。少なくとも１つの実施例では、メモリ・クロスバー２２１６は、クラスタ２２１４Ａ～２２１４Ｎとパーティション・ユニット２２２０Ａ～２２２０Ｎとの間でトラフィック・ストリームを分離するために、仮想チャネルを使用することができる。
少なくとも１つの実施例では、並列処理ユニット２２０２の複数のインスタンスは、単一のアドイン・カード上で提供され得るか、又は複数のアドイン・カードが相互接続され得る。少なくとも１つの実施例では、並列処理ユニット２２０２の異なるインスタンスは、異なるインスタンスが異なる数の処理コア、異なる量のローカル並列プロセッサ・メモリ、及び／又は他の構成の差を有する場合でも、相互動作するように構成され得る。たとえば、少なくとも１つの実施例では、並列処理ユニット２２０２のいくつかのインスタンスは、他のインスタンスに対してより高い精度の浮動小数点ユニットを含むことができる。少なくとも１つの実施例では、並列処理ユニット２２０２又は並列プロセッサ２２００の１つ又は複数のインスタンスを組み込んだシステムは、限定はしないが、デスクトップ、ラップトップ、又はハンドヘルド・パーソナル・コンピュータ、サーバ、ワークステーション、ゲーム・コンソール、及び／又は組み込みシステムを含む、様々な構成及びフォーム・ファクタにおいて実装され得る。
図２２Ｂは、少なくとも１つの実施例による、処理クラスタ２２９４を示す。少なくとも１つの実施例では、処理クラスタ２２９４は、並列処理ユニット内に含まれる。少なくとも１つの実施例では、処理クラスタ２２９４は、図２２の処理クラスタ２２１４Ａ～２２１４Ｎのうちの１つである。少なくとも１つの実施例では、処理クラスタ２２９４は、多くのスレッドを並列で実行するように構成され得、「スレッド」という用語は、入力データの特定のセットに対して実行している特定のプログラムのインスタンスを指す。少なくとも１つの実施例では、複数の独立した命令ユニットを提供することなしに多数のスレッドの並列実行をサポートするために、単一命令複数データ（「ＳＩＭＤ」：ｓｉｎｇｌｅ ｉｎｓｔｒｕｃｔｉｏｎ，ｍｕｌｔｉｐｌｅ ｄａｔａ）命令発行技法が使用される。少なくとも１つの実施例では、各処理クラスタ２２９４内の処理エンジンのセットに命令を発行するように構成された共通の命令ユニットを使用して、全体的に同期された多数のスレッドの並列実行をサポートするために、単一命令複数スレッド（「ＳＩＭＴ」：ｓｉｎｇｌｅ ｉｎｓｔｒｕｃｔｉｏｎ，ｍｕｌｔｉｐｌｅ ｔｈｒｅａｄ）技法が使用される。
少なくとも１つの実施例では、処理クラスタ２２９４の動作は、ＳＩＭＴ並列プロセッサに処理タスクを分散させるパイプライン・マネージャ２２３２を介して制御され得る。少なくとも１つの実施例では、パイプライン・マネージャ２２３２は、図２２のスケジューラ２２１０から命令を受信し、グラフィックス・マルチプロセッサ２２３４及び／又はテクスチャ・ユニット２２３６を介してそれらの命令の実行を管理する。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ２２３４は、ＳＩＭＴ並列プロセッサの例示的なインスタンスである。しかしながら、少なくとも１つの実施例では、異なるアーキテクチャの様々なタイプのＳＩＭＴ並列プロセッサが、処理クラスタ２２９４内に含められ得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ２２３４の１つ又は複数のインスタンスは、処理クラスタ２２９４内に含められ得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ２２３４はデータを処理することができ、処理されたデータを、他のシェーダ・ユニットを含む複数の可能な宛先のうちの１つに分散させるために、データ・クロスバー２２４０が使用され得る。少なくとも１つの実施例では、パイプライン・マネージャ２２３２は、データ・クロスバー２２４０を介して分散されることになる処理されたデータのための宛先を指定することによって、処理されたデータの分散を容易にすることができる。
少なくとも１つの実施例では、処理クラスタ２２９４内の各グラフィックス・マルチプロセッサ２２３４は、関数実行論理（たとえば、算術論理ユニット、ロード／ストア・ユニット（「ＬＳＵ」：ｌｏａｄ／ｓｔｏｒｅ ｕｎｉｔ）など）の同一のセットを含むことができる。少なくとも１つの実施例では、関数実行論理は、前の命令が完了する前に新しい命令が発行され得るパイプライン様式で構成され得る。少なくとも１つの実施例では、関数実行論理は、整数及び浮動小数点算術、比較演算、ブール演算、ビット・シフト、及び様々な代数関数の算出を含む様々な演算をサポートする。少なくとも１つの実施例では、異なる演算を実施するために同じ関数ユニット・ハードウェアが活用され得、関数ユニットの任意の組合せが存在し得る。
少なくとも１つの実施例では、処理クラスタ２２９４に送信される命令がスレッドを構成する。少なくとも１つの実施例では、並列処理エンジンのセットにわたって実行しているスレッドのセットが、スレッド・グループである。少なくとも１つの実施例では、スレッド・グループは、異なる入力データに対してプログラムを実行する。少なくとも１つの実施例では、スレッド・グループ内の各スレッドは、グラフィックス・マルチプロセッサ２２３４内の異なる処理エンジンに割り当てられ得る。少なくとも１つの実施例では、スレッド・グループは、グラフィックス・マルチプロセッサ２２３４内の処理エンジンの数よりも少ないスレッドを含み得る。少なくとも１つの実施例では、スレッド・グループが処理エンジンの数よりも少ないスレッドを含むとき、処理エンジンのうちの１つ又は複数は、そのスレッド・グループが処理されているサイクル中にアイドルであり得る。少なくとも１つの実施例では、スレッド・グループはまた、グラフィックス・マルチプロセッサ２２３４内の処理エンジンの数よりも多いスレッドを含み得る。少なくとも１つの実施例では、スレッド・グループがグラフィックス・マルチプロセッサ２２３４内の処理エンジンの数よりも多くのスレッドを含むとき、連続するクロック・サイクルにわたって処理が実施され得る。少なくとも１つの実施例では、複数のスレッド・グループが、グラフィックス・マルチプロセッサ２２３４上で同時に実行され得る。
少なくとも１つの実施例では、グラフィックス・マルチプロセッサ２２３４は、ロード動作及びストア動作を実施するための内部キャッシュ・メモリを含む。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ２２３４は、内部キャッシュをやめ、処理クラスタ２２９４内のキャッシュ・メモリ（たとえば、Ｌ１キャッシュ２２４８）を使用することができる。少なくとも１つの実施例では、各グラフィックス・マルチプロセッサ２２３４はまた、パーティション・ユニット（たとえば、図２２Ａのパーティション・ユニット２２２０Ａ～２２２０Ｎ）内のレベル２（「Ｌ２」）キャッシュへのアクセスをも有し、それらのＬ２キャッシュは、すべての処理クラスタ２２９４の間で共有され、スレッド間でデータを転送するために使用され得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ２２３４はまた、オフチップ・グローバル・メモリにアクセスし得、オフチップ・グローバル・メモリは、ローカル並列プロセッサ・メモリ及び／又はシステム・メモリのうちの１つ又は複数を含むことができる。少なくとも１つの実施例では、並列処理ユニット２２０２の外部の任意のメモリが、グローバル・メモリとして使用され得る。少なくとも１つの実施例では、処理クラスタ２２９４は、グラフィックス・マルチプロセッサ２２３４の複数のインスタンスを含み、グラフィックス・マルチプロセッサ２２３４は、共通の命令及びデータを共有することができ、共通の命令及びデータは、Ｌ１キャッシュ２２４８に記憶され得る。
少なくとも１つの実施例では、各処理クラスタ２２９４は、仮想アドレスを物理アドレスにマッピングするように構成されたＭＭＵ２２４５を含み得る。少なくとも１つの実施例では、ＭＭＵ２２４５の１つ又は複数のインスタンスは、図２２のメモリ・インターフェース２２１８内に存在し得る。少なくとも１つの実施例では、ＭＭＵ２２４５は、仮想アドレスを、タイル及び随意にキャッシュ・ライン・インデックスの物理アドレスにマッピングするために使用されるページ・テーブル・エントリ（「ＰＴＥ」：ｐａｇｅ ｔａｂｌｅ ｅｎｔｒｙ）のセットを含む。少なくとも１つの実施例では、ＭＭＵ２２４５は、アドレス・トランスレーション・ルックアサイド・バッファ（「ＴＬＢ」：ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋａｓｉｄｅ ｂｕｆｆｅｒ）又はキャッシュを含み得、これらは、グラフィックス・マルチプロセッサ２２３４又はＬ１キャッシュ２２４８或いは処理クラスタ２２９４内に存在し得る。少なくとも１つの実施例では、物理アドレスが、表面データ・アクセス・ローカリティを分散させて、パーティション・ユニットの間での効率的な要求インターリーブを可能にするために処理される。少なくとも１つの実施例では、キャッシュ・ライン・インデックスが、キャッシュ・ラインについての要求がヒットであるのかミスであるのかを決定するために使用され得る。
少なくとも１つの実施例では、処理クラスタ２２９４は、各グラフィックス・マルチプロセッサ２２３４が、テクスチャ・マッピング動作、たとえば、テクスチャ・サンプル位置を決定すること、テクスチャ・データを読み取ること、及びテクスチャ・データをフィルタリングすることを実施するためのテクスチャ・ユニット２２３６に結合されるように、構成され得る。少なくとも１つの実施例では、テクスチャ・データは、内部テクスチャＬ１キャッシュ（図示せず）から又はグラフィックス・マルチプロセッサ２２３４内のＬ１キャッシュから読み取られ、必要に応じて、Ｌ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリからフェッチされる。少なくとも１つの実施例では、各グラフィックス・マルチプロセッサ２２３４は、処理されたタスクをデータ・クロスバー２２４０に出力して、処理されたタスクを、さらなる処理のために別の処理クラスタ２２９４に提供するか、或いは、処理されたタスクを、メモリ・クロスバー２２１６を介してＬ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリに記憶する。少なくとも１つの実施例では、プレ・ラスタ演算ユニット（「プレＲＯＰ」：ｐｒｅ－ｒａｓｔｅｒ ｏｐｅｒａｔｉｏｎ）２２４２は、グラフィックス・マルチプロセッサ２２３４からデータを受信し、データをＲＯＰユニットにダイレクトするように構成され、ＲＯＰユニットは、本明細書で説明されるようなパーティション・ユニット（たとえば、図２２のパーティション・ユニット２２２０Ａ～２２２０Ｎ）とともに位置し得る。少なくとも１つの実施例では、プレＲＯＰ２２４２は、色ブレンディングのための最適化を実施し、ピクセル色データを組織化し、アドレス・トランスレーションを実施することができる。
図２２Ｃは、少なくとも１つの実施例による、グラフィックス・マルチプロセッサ２２９６を示す。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ２２９６は、図２２Ｂのグラフィックス・マルチプロセッサ２２３４である。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ２２９６は、処理クラスタ２２９４のパイプライン・マネージャ２２３２と結合する。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ２２９６は、限定はしないが、命令キャッシュ２２５２と、命令ユニット２２５４と、アドレス・マッピング・ユニット２２５６と、レジスタ・ファイル２２５８と、１つ又は複数のＧＰＧＰＵコア２２６２と、１つ又は複数のＬＳＵ２２６６とを含む実行パイプラインを有する。ＧＰＧＰＵコア２２６２及びＬＳＵ２２６６は、メモリ及びキャッシュ相互接続２２６８を介してキャッシュ・メモリ２２７２及び共有メモリ２２７０と結合される。
少なくとも１つの実施例では、命令キャッシュ２２５２は、実行すべき命令のストリームをパイプライン・マネージャ２２３２から受信する。少なくとも１つの実施例では、命令は、命令キャッシュ２２５２においてキャッシュされ、命令ユニット２２５４による実行のためにディスパッチされる。少なくとも１つの実施例では、命令ユニット２２５４は、命令をスレッド・グループ（たとえば、ワープ）としてディスパッチすることができ、スレッド・グループの各スレッドは、ＧＰＧＰＵコア２２６２内の異なる実行ユニットに割り当てられる。少なくとも１つの実施例では、命令は、統一アドレス空間内のアドレスを指定することによって、ローカル、共有、又はグローバルのアドレス空間のいずれかにアクセスすることができる。少なくとも１つの実施例では、アドレス・マッピング・ユニット２２５６は、統一アドレス空間中のアドレスを、ＬＳＵ２２６６によってアクセスされ得る個別メモリ・アドレスにトランスレートするために使用され得る。
少なくとも１つの実施例では、レジスタ・ファイル２２５８は、グラフィックス・マルチプロセッサ２２９６の機能ユニットにレジスタのセットを提供する。少なくとも１つの実施例では、レジスタ・ファイル２２５８は、グラフィックス・マルチプロセッサ２２９６の機能ユニット（たとえば、ＧＰＧＰＵコア２２６２、ＬＳＵ２２６６）のデータ経路に接続された、オペランドのための一時的ストレージを提供する。少なくとも１つの実施例では、レジスタ・ファイル２２５８は、各機能ユニットがレジスタ・ファイル２２５８の専用部分を割り振られるように、機能ユニットの各々の間で分割される。少なくとも１つの実施例では、レジスタ・ファイル２２５８は、グラフィックス・マルチプロセッサ２２９６によって実行されている異なるスレッド・グループ間で分割される。
少なくとも１つの実施例では、ＧＰＧＰＵコア２２６２は、各々、グラフィックス・マルチプロセッサ２２９６の命令を実行するために使用されるＦＰＵ及び／又は整数ＡＬＵを含むことができる。ＧＰＧＰＵコア２２６２は、同様のアーキテクチャであることも異なるアーキテクチャであることもある。少なくとも１つの実施例では、ＧＰＧＰＵコア２２６２の第１の部分は、単精度ＦＰＵ及び整数ＡＬＵを含み、ＧＰＧＰＵコア２２６２の第２の部分は、倍精度ＦＰＵを含む。少なくとも１つの実施例では、ＦＰＵは、浮動小数点算術のためのＩＥＥＥ７５４－２００８規格を実装することができるか、又は、可変精度の浮動小数点算術を有効にすることができる。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ２２９６は、追加として、矩形コピー動作又はピクセル・ブレンディング動作などの特定の機能を実施するための１つ又は複数の固定機能ユニット又は特別機能ユニットを含むことができる。少なくとも１つの実施例では、ＧＰＧＰＵコア２２６２のうちの１つ又は複数は、固定又は特別機能論理をも含むことができる。
少なくとも１つの実施例では、ＧＰＧＰＵコア２２６２は、複数のデータ・セットに対して単一の命令を実施することが可能なＳＩＭＤ論理を含む。少なくとも１つの実施例では、ＧＰＧＰＵコア２２６２は、ＳＩＭＤ４、ＳＩＭＤ８、及びＳＩＭＤ１６命令を物理的に実行し、ＳＩＭＤ１、ＳＩＭＤ２、及びＳＩＭＤ３２命令を論理的に実行することができる。少なくとも１つの実施例では、ＧＰＧＰＵコア２２６２のためのＳＩＭＤ命令は、シェーダ・コンパイラによるコンパイル時に生成されるか、或いは、単一プログラム複数データ（「ＳＰＭＤ」：ｓｉｎｇｌｅ ｐｒｏｇｒａｍ ｍｕｌｔｉｐｌｅ ｄａｔａ）又はＳＩＭＴアーキテクチャのために書かれ、コンパイルされたプログラムを実行しているときに自動的に生成され得る。少なくとも１つの実施例では、ＳＩＭＴ実行モデルのために構成されたプログラムの複数のスレッドは、単一のＳＩＭＤ命令を介して実行され得る。たとえば、少なくとも１つの実施例では、同じ又は同様の動作を実施する８つのＳＩＭＴスレッドが、単一のＳＩＭＤ８論理ユニットを介して並列に実行され得る。
少なくとも１つの実施例では、メモリ及びキャッシュ相互接続２２６８は、グラフィックス・マルチプロセッサ２２９６の各機能ユニットをレジスタ・ファイル２２５８及び共有メモリ２２７０に接続する相互接続ネットワークである。少なくとも１つの実施例では、メモリ及びキャッシュ相互接続２２６８は、ＬＳＵ２２６６が、共有メモリ２２７０とレジスタ・ファイル２２５８との間でロード動作及びストア動作を実装することを可能にするクロスバー相互接続である。少なくとも１つの実施例では、レジスタ・ファイル２２５８は、ＧＰＧＰＵコア２２６２と同じ周波数において動作することができ、したがって、ＧＰＧＰＵコア２２６２とレジスタ・ファイル２２５８との間のデータ転送は、非常に低いレイテンシである。少なくとも１つの実施例では、共有メモリ２２７０は、グラフィックス・マルチプロセッサ２２９６内の機能ユニット上で実行するスレッド間の通信を可能にするために使用され得る。少なくとも１つの実施例では、キャッシュ・メモリ２２７２は、たとえば、機能ユニットとテクスチャ・ユニット２２３６との間で通信されるテクスチャ・データをキャッシュするために、データ・キャッシュとして使用され得る。少なくとも１つの実施例では、共有メモリ２２７０は、キャッシュされる管理されるプログラムとしても使用され得る。少なくとも１つの実施例では、ＧＰＧＰＵコア２２６２上で実行しているスレッドは、キャッシュ・メモリ２２７２内に記憶される自動的にキャッシュされるデータに加えて、データを共有メモリ内にプログラム的に記憶することができる。
少なくとも１つの実施例では、本明細書で説明されるような並列プロセッサ又はＧＰＧＰＵは、グラフィックス動作、機械学習動作、パターン分析動作、及び様々な汎用ＧＰＵ（ＧＰＧＰＵ）機能を加速するために、ホスト／プロセッサ・コアに通信可能に結合される。少なくとも１つの実施例では、ＧＰＵは、バス又は他の相互接続（たとえば、ＰＣＩｅ又はＮＶＬｉｎｋなどの高速相互接続）を介してホスト・プロセッサ／コアに通信可能に結合され得る。少なくとも１つの実施例では、ＧＰＵは、コアとして同じパッケージ又はチップに集積され、パッケージ又はチップの内部にあるプロセッサ・バス／相互接続を介してコアに通信可能に結合され得る。少なくとも１つの実施例では、ＧＰＵが接続される様式にかかわらず、プロセッサ・コアは、ＷＤ中に含まれているコマンド／命令のシーケンスの形態で、ワークをＧＰＵに割り振り得る。少なくとも１つの実施例では、ＧＰＵは、次いで、これらのコマンド／命令を効率的に処理するための専用回路要素／論理を使用する。
図２３は、少なくとも１つの実施例による、グラフィックス・プロセッサ２３００を示す。少なくとも１つの実施例では、グラフィックス・プロセッサ２３００は、リング相互接続２３０２と、パイプライン・フロント・エンド２３０４と、メディア・エンジン２３３７と、グラフィックス・コア２３８０Ａ～２３８０Ｎとを含む。少なくとも１つの実施例では、リング相互接続２３０２は、グラフィックス・プロセッサ２３００を、他のグラフィックス・プロセッサ又は１つ又は複数の汎用プロセッサ・コアを含む他の処理ユニットに結合する。少なくとも１つの実施例では、グラフィックス・プロセッサ２３００は、マルチコア処理システム内に組み込まれた多くのプロセッサのうちの１つである。
少なくとも１つの実施例では、グラフィックス・プロセッサ２３００は、リング相互接続２３０２を介してコマンドのバッチを受信する。少なくとも１つの実施例では、入って来るコマンドは、パイプライン・フロント・エンド２３０４中のコマンド・ストリーマ２３０３によって解釈される。少なくとも１つの実施例では、グラフィックス・プロセッサ２３００は、（１つ又は複数の）グラフィックス・コア２３８０Ａ～２３８０Ｎを介して３Ｄジオメトリ処理及びメディア処理を実施するためのスケーラブル実行論理を含む。少なくとも１つの実施例では、３Ｄジオメトリ処理コマンドについて、コマンド・ストリーマ２３０３は、コマンドをジオメトリ・パイプライン２３３６に供給する。少なくとも１つの実施例では、少なくともいくつかのメディア処理コマンドについて、コマンド・ストリーマ２３０３は、コマンドをビデオ・フロント・エンド２３３４に供給し、ビデオ・フロント・エンド２３３４はメディア・エンジン２３３７と結合する。少なくとも１つの実施例では、メディア・エンジン２３３７は、ビデオ及び画像後処理のためのビデオ品質エンジン（「ＶＱＥ」：Ｖｉｄｅｏ Ｑｕａｌｉｔｙ Ｅｎｇｉｎｅ）２３３０と、ハードウェア加速メディア・データ・エンコード及びデコードを提供するためのマルチ・フォーマット・エンコード／デコード（「ＭＦＸ」：ｍｕｌｔｉ－ｆｏｒｍａｔ ｅｎｃｏｄｅ／ｄｅｃｏｄｅ）エンジン２３３３とを含む。少なくとも１つの実施例では、ジオメトリ・パイプライン２３３６及びメディア・エンジン２３３７は、各々、少なくとも１つのグラフィックス・コア２３８０Ａによって提供されるスレッド実行リソースのための実行スレッドを生成する。
少なくとも１つの実施例では、グラフィックス・プロセッサ２３００は、各々が（コア・サブ・スライスと呼ばれることもある）複数のサブ・コア２３５０Ａ～５５０Ｎ、２３６０Ａ～２３６０Ｎを有する、（コア・スライスと呼ばれることもある）モジュール式グラフィックス・コア２３８０Ａ～２３８０Ｎを特徴とするスケーラブル・スレッド実行リソースを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ２３００は、任意の数のグラフィックス・コア２３８０Ａ～２３８０Ｎを有することができる。少なくとも１つの実施例では、グラフィックス・プロセッサ２３００は、少なくとも第１のサブ・コア２３５０Ａ及び第２のサブ・コア２３６０Ａを有するグラフィックス・コア２３８０Ａを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ２３００は、単一のサブ・コア（たとえば、サブ・コア２３５０Ａ）をもつ低電力プロセッサである。少なくとも１つの実施例では、グラフィックス・プロセッサ２３００は、各々が第１のサブ・コア２３５０Ａ～２３５０Ｎのセットと第２のサブ・コア２３６０Ａ～２３６０Ｎのセットとを含む、複数のグラフィックス・コア２３８０Ａ～２３８０Ｎを含む。少なくとも１つの実施例では、第１のサブ・コア２３５０Ａ～２３５０Ｎ中の各サブ・コアは、少なくとも、実行ユニット（「ＥＵ」：ｅｘｅｃｕｔｉｏｎ ｕｎｉｔ）２３５２Ａ～２３５２Ｎ及びメディア／テクスチャ・サンプラ２３５４Ａ～２３５４Ｎの第１のセットを含む。少なくとも１つの実施例では、第２のサブ・コア２３６０Ａ～２３６０Ｎ中の各サブ・コアは、少なくとも、実行ユニット２３６２Ａ～２３６２Ｎ及びサンプラ２３６４Ａ～２３６４Ｎの第２のセットを含む。少なくとも１つの実施例では、各サブ・コア２３５０Ａ～２３５０Ｎ、２３６０Ａ～２３６０Ｎは、共有リソース２３７０Ａ～２３７０Ｎのセットを共有する。少なくとも１つの実施例では、共有リソース２３７０は、共有キャッシュ・メモリ及びピクセル動作論理を含む。
図２４は、少なくとも１つの実施例による、プロセッサ２４００を示す。少なくとも１つの実施例では、プロセッサ２４００は、限定はしないが、命令を実施するための論理回路を含み得る。少なくとも１つの実施例では、プロセッサ２４００は、ｘ８６命令、ＡＭＲ命令、ＡＳＩＣのための特別命令などを含む命令を実施し得る。少なくとも１つの実施例では、プロセッサ２４１０は、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎからの、ＭＭＸ（商標）技術で可能にされたマイクロプロセッサ中の６４ビット幅ＭＭＸレジスタなど、パック・データを記憶するためのレジスタを含み得る。少なくとも１つの実施例では、整数形式と浮動小数点形式の両方で利用可能なＭＭＸレジスタは、ＳＩＭＤ及びストリーミングＳＩＭＤ拡張（「ＳＳＥ」：ｓｔｒｅａｍｉｎｇ ＳＩＭＤ ｅｘｔｅｎｓｉｏｎ）命令を伴うパック・データ要素で動作し得る。少なくとも１つの実施例では、ＳＳＥ２、ＳＳＥ３、ＳＳＥ４、ＡＶＸ、又はそれ以上（総称して「ＳＳＥｘ」と呼ばれる）技術に関係する１２８ビット幅ＸＭＭレジスタは、そのようなパック・データ・オペランドを保持し得る。少なくとも１つの実施例では、プロセッサ２４１０は、ＣＵＤＡプログラムを加速するための命令を実施し得る。
少なくとも１つの実施例では、プロセッサ２４００は、実行されるべき命令をフェッチし、プロセッサ・パイプラインにおいて後で使用されるべき命令を準備するためのイン・オーダー・フロント・エンド（「フロント・エンド」）２４０１を含む。少なくとも１つの実施例では、フロント・エンド２４０１は、いくつかのユニットを含み得る。少なくとも１つの実施例では、命令プリフェッチャ２４２６が、メモリから命令をフェッチし、命令を命令デコーダ２４２８にフィードし、命令デコーダ２４２８が命令を復号又は解釈する。たとえば、少なくとも１つの実施例では、命令デコーダ２４２８は、受信された命令を、実行のために「マイクロ命令」又は「マイクロ・オペレーション」と呼ばれる（「マイクロ・オプ」又は「ｕｏｐ」とも呼ばれる）１つ又は複数のオペレーションに復号する。少なくとも１つの実施例では、命令デコーダ２４２８は、命令を、動作を実施するためにマイクロアーキテクチャによって使用され得るオプコード及び対応するデータ並びに制御フィールドに構文解析する。少なくとも１つの実施例では、トレース・キャッシュ２４３０は、復号されたｕｏｐを、実行のためにｕｏｐキュー２４３４においてプログラム順のシーケンス又はトレースにアセンブルし得る。少なくとも１つの実施例では、トレース・キャッシュ２４３０が複雑な命令に遭遇したとき、マイクロコードＲＯＭ２４３２が、動作を完了するために必要なｕｏｐを提供する。
少なくとも１つの実施例では、単一のマイクロ・オプにコンバートされ得る命令もあれば、全動作を完了するためにいくつかのマイクロ・オプを必要とする命令もある。少なくとも１つの実施例では、命令を完了するために５つ以上のマイクロ・オプが必要とされる場合、命令デコーダ２４２８は、マイクロコードＲＯＭ２４３２にアクセスして命令を実施し得る。少なくとも１つの実施例では、命令は、命令デコーダ２４２８における処理のために少数のマイクロ・オプに復号され得る。少なくとも１つの実施例では、命令は、動作を達成するためにいくつかのマイクロ・オプが必要とされる場合、マイクロコードＲＯＭ２４３２内に記憶され得る。少なくとも１つの実施例では、トレース・キャッシュ２４３０は、マイクロコードＲＯＭ２４３２からの１つ又は複数の命令を完了するために、エントリ・ポイント・プログラマブル論理アレイ（「ＰＬＡ」：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ）を参照して、マイクロコード・シーケンスを読み取るための正しいマイクロ命令ポインタを決定する。少なくとも１つの実施例では、マイクロコードＲＯＭ２４３２が命令のためにマイクロ・オプのシーケンシングを終えた後、機械のフロント・エンド２４０１は、トレース・キャッシュ２４３０からマイクロ・オプをフェッチすることを再開し得る。
少なくとも１つの実施例では、アウト・オブ・オーダー実行エンジン（「アウト・オブ・オーダー・エンジン」）２４０３は、実行のために命令を準備し得る。少なくとも１つの実施例では、アウト・オブ・オーダー実行論理は、命令がパイプラインを下り、実行のためにスケジューリングされるときの性能を最適化するために、命令のフローを滑らかにし、それを並べ替えるためのいくつかのバッファを有する。アウト・オブ・オーダー実行エンジン２４０３は、限定はしないが、アロケータ／レジスタ・リネーマ２４４０と、メモリｕｏｐキュー２４４２と、整数／浮動小数点ｕｏｐキュー２４４４と、メモリ・スケジューラ２４４６と、高速スケジューラ２４０２と、低速／汎用浮動小数点スケジューラ（「低速／汎用ＦＰ（ｆｌｏａｔｉｎｇ ｐｏｉｎｔ）スケジューラ」）２４０４と、単純浮動小数点スケジューラ（「単純ＦＰスケジューラ」）２４０６とを含む。少なくとも１つの実施例では、高速スケジューラ２４０２、低速／汎用浮動小数点スケジューラ２４０４、及び単純浮動小数点スケジューラ２４０６は、総称して本明細書では「ｕｏｐスケジューラ２４０２、２４０４、２４０６」とも呼ばれる。アロケータ／レジスタ・リネーマ２４４０は、実行するために各ｕｏｐが必要とする機械バッファ及びリソースを割り振る。少なくとも１つの実施例では、アロケータ／レジスタ・リネーマ２４４０は、レジスタ・ファイルへのエントリ時に論理レジスタをリネームする。少なくとも１つの実施例では、アロケータ／レジスタ・リネーマ２４４０はまた、メモリ・スケジューラ２４４６及びｕｏｐスケジューラ２４０２、２４０４、２４０６の前の、２つのｕｏｐキュー、すなわちメモリ動作のためのメモリｕｏｐキュー２４４２及び非メモリ動作のための整数／浮動小数点ｕｏｐキュー２４４４のうちの１つにおいて、各ｕｏｐのためのエントリを割り振る。少なくとも１つの実施例では、ｕｏｐスケジューラ２４０２、２４０４、２４０６は、ｕｏｐがいつ実行する準備ができるかを、それらの従属入力レジスタ・オペランド・ソースが準備されていることと、それらの動作を完了するためにｕｏｐが必要とする実行リソースの利用可能性とに基づいて、決定する。少なくとも１つの実施例では、少なくとも１つの実施例の高速スケジューラ２４０２は、メイン・クロック・サイクルの半分ごとにスケジューリングし得、低速／汎用浮動小数点スケジューラ２４０４及び単純浮動小数点スケジューラ２４０６は、メイン・プロセッサ・クロック・サイクル当たりに１回スケジューリングし得る。少なくとも１つの実施例では、ｕｏｐスケジューラ２４０２、２４０４、２４０６は、実行のためにｕｏｐをスケジューリングするためにディスパッチ・ポートを調停する。
少なくとも１つの実施例では、実行ブロック２４１１は、限定はしないが、整数レジスタ・ファイル／バイパス・ネットワーク２４０８と、浮動小数点レジスタ・ファイル／バイパス・ネットワーク（「ＦＰレジスタ・ファイル／バイパス・ネットワーク」）２４１０と、アドレス生成ユニット（「ＡＧＵ」：ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｉｏｎ ｕｎｉｔ）２４１２及び２４１４と、高速ＡＬＵ２４１６及び２４１８と、低速ＡＬＵ２４２０と、浮動小数点ＡＬＵ（「ＦＰ」）２４２２と、浮動小数点移動ユニット（「ＦＰ移動」）２４２４とを含む。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２４０８及び浮動小数点レジスタ・ファイル／バイパス・ネットワーク２４１０は、本明細書では「レジスタ・ファイル２４０８、２４１０」とも呼ばれる。少なくとも１つの実施例では、ＡＧＵ２４１２及び２４１４、高速ＡＬＵ２４１６及び２４１８、低速ＡＬＵ２４２０、浮動小数点ＡＬＵ２４２２、及び浮動小数点移動ユニット２４２４は、本明細書では「実行ユニット２４１２、２４１４、２４１６、２４１８、２４２０、２４２２、及び２４２４」とも呼ばれる。少なくとも１つの実施例では、実行ブロックは、限定はしないが、（ゼロを含む）任意の数及びタイプのレジスタ・ファイル、バイパス・ネットワーク、アドレス生成ユニット、及び実行ユニットを、任意の組合せで含み得る。
少なくとも１つの実施例では、レジスタ・ファイル２４０８、２４１０は、ｕｏｐスケジューラ２４０２、２４０４、２４０６と、実行ユニット２４１２、２４１４、２４１６、２４１８、２４２０、２４２２、及び２４２４との間に配置され得る。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２４０８は、整数演算を実施する。少なくとも１つの実施例では、浮動小数点レジスタ・ファイル／バイパス・ネットワーク２４１０は、浮動小数点演算を実施する。少なくとも１つの実施例では、レジスタ・ファイル２４０８、２４１０の各々は、限定はしないが、バイパス・ネットワークを含み得、バイパス・ネットワークは、レジスタ・ファイルにまだ書き込まれていない完了したばかりの結果を、新しい従属ｕｏｐにバイパス又はフォワーディングし得る。少なくとも１つの実施例では、レジスタ・ファイル２４０８、２４１０は、互いにデータを通信し得る。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２４０８は、限定はしないが、２つの別個のレジスタ・ファイル、すなわち低次３２ビットのデータのための１つのレジスタ・ファイル及び高次３２ビットのデータのための第２のレジスタ・ファイルを含み得る。少なくとも１つの実施例では、浮動小数点命令は、通常、６４～１２８ビット幅のオペランドを有するので、浮動小数点レジスタ・ファイル／バイパス・ネットワーク２４１０は、限定はしないが、１２８ビット幅のエントリを含み得る。
少なくとも１つの実施例では、実行ユニット２４１２、２４１４、２４１６、２４１８、２４２０、２４２２、２４２４は、命令を実行し得る。少なくとも１つの実施例では、レジスタ・ファイル２４０８、２４１０は、マイクロ命令が実行する必要がある整数及び浮動小数点データ・オペランド値を記憶する。少なくとも１つの実施例では、プロセッサ２４００は、限定はしないが、任意の数及び組合せの実行ユニット２４１２、２４１４、２４１６、２４１８、２４２０、２４２２、２４２４を含み得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ２４２２及び浮動小数点移動ユニット２４２４は、浮動小数点、ＭＭＸ、ＳＩＭＤ、ＡＶＸ及びＳＳＥ、又は他の演算を実行し得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ２４２２は、限定はしないが、除算、平方根、及び剰余マイクロ・オプを実行するための６４ビットずつの浮動小数点デバイダを含み得る。少なくとも１つの実施例では、浮動小数点値を伴う命令は、浮動小数点ハードウェアで対処され得る。少なくとも１つの実施例では、ＡＬＵ演算は、高速ＡＬＵ２４１６、２４１８に渡され得る。少なくとも１つの実施例では、高速ＡＬＵ２４１６、２４１８は、クロック・サイクルの半分の実効レイテンシを伴う高速演算を実行し得る。少なくとも１つの実施例では、低速ＡＬＵ２４２０は、限定はしないが、乗数、シフト、フラグ論理、及びブランチ処理などの長レイテンシ・タイプの演算のための整数実行ハードウェアを含み得るので、ほとんどの複雑な整数演算は低速ＡＬＵ２４２０に進む。少なくとも１つの実施例では、メモリ・ロード／ストア動作は、ＡＧＵ２４１２、２４１４によって実行され得る。少なくとも１つの実施例では、高速ＡＬＵ２４１６、高速ＡＬＵ２４１８、及び低速ＡＬＵ２４２０は、６４ビット・データ・オペランドで整数演算を実施し得る。少なくとも１つの実施例では、高速ＡＬＵ２４１６、高速ＡＬＵ２４１８、及び低速ＡＬＵ２４２０は、１６、３２、１２８、２５６などを含む様々なデータ・ビット・サイズをサポートするために実装され得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ２４２２及び浮動小数点移動ユニット２４２４は、様々なビット幅を有する様々なオペランドをサポートするために実装され得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ２４２２及び浮動小数点移動ユニット２４２４は、ＳＩＭＤ及びマルチメディア命令と併せた１２８ビット幅のパック・データ・オペランドで動作し得る。
少なくとも１つの実施例では、ｕｏｐスケジューラ２４０２、２４０４、２４０６は、親ロードが実行し終える前に従属演算をディスパッチする。少なくとも１つの実施例では、ｕｏｐは、プロセッサ２４００において投機的にスケジューリング及び実行され得るので、プロセッサ２４００は、メモリ・ミスに対処するための論理をも含み得る。少なくとも１つの実施例では、データ・キャッシュにおいてデータ・ロードがミスした場合、一時的に不正確なデータをもつスケジューラを通り過ぎたパイプラインにおいて、進行中の従属演算があり得る。少なくとも１つの実施例では、リプレイ機構が、不正確なデータを使用する命令を追跡及び再実行する。少なくとも１つの実施例では、従属演算は、リプレイされる必要があり得、独立した演算は、完了することを可能にされ得る。少なくとも１つの実施例では、プロセッサの少なくとも１つの実施例のスケジューラ及びリプレイ機構はまた、テキスト・ストリング比較演算のための命令シーケンスを捕捉するように設計され得る。
少なくとも１つの実施例では、「レジスタ」という用語は、オペランドを識別するための命令の一部として使用され得るオンボード・プロセッサ・ストレージ・ロケーションを指し得る。少なくとも１つの実施例では、レジスタは、（プログラマの視点から見て）プロセッサの外部から使用可能であり得るものであり得る。少なくとも１つの実施例では、レジスタは、特定のタイプの回路に限定されないことがある。むしろ、少なくとも１つの実施例では、レジスタは、データを記憶し、データを提供し、本明細書で説明される機能を実施し得る。少なくとも１つの実施例では、本明細書で説明されるレジスタは、専用物理レジスタ、レジスタ・リネーミングを使用して動的に割り振られる物理レジスタ、専用物理レジスタと動的に割り振られる物理レジスタとの組合せなど、任意の数の異なる技法を使用して、プロセッサ内の回路要素によって実装され得る。少なくとも１つの実施例では、整数レジスタは、３２ビット整数データを記憶する。少なくとも１つの実施例のレジスタ・ファイルは、パック・データのための８つのマルチメディアＳＩＭＤレジスタをも含んでいる。
図２５は、少なくとも１つの実施例による、プロセッサ２５００を示す。少なくとも１つの実施例では、プロセッサ２５００は、限定はしないが、１つ又は複数のプロセッサ・コア（「コア」）２５０２Ａ～２５０２Ｎと、統合されたメモリ・コントローラ２５１４と、統合されたグラフィックス・プロセッサ２５０８とを含む。少なくとも１つの実施例では、プロセッサ２５００は、破線ボックスによって表される追加プロセッサ・コア２５０２Ｎまでの追加コアを含むことができる。少なくとも１つの実施例では、プロセッサ・コア２５０２Ａ～２５０２Ｎの各々は、１つ又は複数の内部キャッシュ・ユニット２５０４Ａ～２５０４Ｎを含む。少なくとも１つの実施例では、各プロセッサ・コアはまた、１つ又は複数の共有キャッシュ・ユニット２５０６へのアクセスを有する。
少なくとも１つの実施例では、内部キャッシュ・ユニット２５０４Ａ～２５０４Ｎと共有キャッシュ・ユニット２５０６とは、プロセッサ２５００内のキャッシュ・メモリ階層を表す。少なくとも１つの実施例では、キャッシュ・メモリ・ユニット２５０４Ａ～２５０４Ｎは、各プロセッサ・コア内の命令及びデータ・キャッシュの少なくとも１つのレベル、及びＬ２、Ｌ３、レベル４（「Ｌ４」）などの共有中間レベル・キャッシュの１つ又は複数のレベル、又はキャッシュの他のレベルを含み得、ここで、外部メモリの前の最高レベルのキャッシュは、ＬＬＣとして分類される。少なくとも１つの実施例では、キャッシュ・コヒーレンシ論理は、様々なキャッシュ・ユニット２５０６及び２５０４Ａ～２５０４Ｎ間でコヒーレンシを維持する。
少なくとも１つの実施例では、プロセッサ２５００は、１つ又は複数のバス・コントローラ・ユニット２５１６とシステム・エージェント・コア２５１０とのセットをも含み得る。少なくとも１つの実施例では、１つ又は複数のバス・コントローラ・ユニット２５１６は、１つ又は複数のＰＣＩ又はＰＣＩエクスプレス・バスなどの周辺バスのセットを管理する。少なくとも１つの実施例では、システム・エージェント・コア２５１０は、様々なプロセッサ構成要素のための管理機能性を提供する。少なくとも１つの実施例では、システム・エージェント・コア２５１０は、様々な外部メモリ・デバイス（図示せず）へのアクセスを管理するための１つ又は複数の統合されたメモリ・コントローラ２５１４を含む。
少なくとも１つの実施例では、プロセッサ・コア２５０２Ａ～２５０２Ｎのうちの１つ又は複数は、同時マルチスレッディングのサポートを含む。少なくとも１つの実施例では、システム・エージェント・コア２５１０は、マルチスレッド処理中にプロセッサ・コア２５０２Ａ～２５０２Ｎを協調させ、動作させるための構成要素を含む。少なくとも１つの実施例では、システム・エージェント・コア２５１０は、追加として、電力制御ユニット（「ＰＣＵ」：ｐｏｗｅｒ ｃｏｎｔｒｏｌ ｕｎｉｔ）を含み得、ＰＣＵは、プロセッサ・コア２５０２Ａ～２５０２Ｎ及びグラフィックス・プロセッサ２５０８の１つ又は複数の電力状態を調節するための論理及び構成要素を含む。
少なくとも１つの実施例では、プロセッサ２５００は、追加として、グラフィックス処理動作を実行するためのグラフィックス・プロセッサ２５０８を含む。少なくとも１つの実施例では、グラフィックス・プロセッサ２５０８は、共有キャッシュ・ユニット２５０６、及び１つ又は複数の統合されたメモリ・コントローラ２５１４を含むシステム・エージェント・コア２５１０と結合する。少なくとも１つの実施例では、システム・エージェント・コア２５１０は、１つ又は複数の結合されたディスプレイへのグラフィックス・プロセッサ出力を駆動するためのディスプレイ・コントローラ２５１１をも含む。少なくとも１つの実施例では、ディスプレイ・コントローラ２５１１はまた、少なくとも１つの相互接続を介してグラフィックス・プロセッサ２５０８と結合された別個のモジュールであり得るか、又はグラフィックス・プロセッサ２５０８内に組み込まれ得る。
少なくとも１つの実施例では、プロセッサ２５００の内部構成要素を結合するために、リング・ベースの相互接続ユニット２５１２が使用される。少なくとも１つの実施例では、ポイントツーポイント相互接続、切替え相互接続、又は他の技法などの代替相互接続ユニットが使用され得る。少なくとも１つの実施例では、グラフィックス・プロセッサ２５０８は、Ｉ／Ｏリンク２５１３を介してリング相互接続２５１２と結合する。
少なくとも１つの実施例では、Ｉ／Ｏリンク２５１３は、様々なプロセッサ構成要素と、ｅＤＲＡＭモジュールなどの高性能組み込みメモリ・モジュール２５１８との間の通信を容易にするオン・パッケージＩ／Ｏ相互接続を含む、複数の種類のＩ／Ｏ相互接続のうちの少なくとも１つを表す。少なくとも１つの実施例では、プロセッサ・コア２５０２Ａ～２５０２Ｎの各々と、グラフィックス・プロセッサ２５０８とは、共有ＬＬＣとして組み込みメモリ・モジュール２５１８を使用する。
少なくとも１つの実施例では、プロセッサ・コア２５０２Ａ～２５０２Ｎは、共通の命令セット・アーキテクチャを実行する同種のコアである。少なくとも１つの実施例では、プロセッサ・コア２５０２Ａ～２５０２Ｎは、ＩＳＡという観点から異種であり、ここで、プロセッサ・コア２５０２Ａ～２５０２Ｎのうちの１つ又は複数は、共通の命令セットを実行し、プロセッサ・コア２５０２Ａ～２５－０２Ｎのうちの１つ又は複数の他のコアは、共通の命令セットのサブセット、又は異なる命令セットを実行する。少なくとも１つの実施例では、プロセッサ・コア２５０２Ａ～２５０２Ｎは、マイクロアーキテクチャという観点から異種であり、ここで、電力消費量が比較的高い１つ又は複数のコアは、電力消費量がより低い１つ又は複数のコアと結合する。少なくとも１つの実施例では、プロセッサ２５００は、１つ又は複数のチップ上に、又はＳｏＣ集積回路として実装され得る。
図２６は、説明される少なくとも１つの実施例による、グラフィックス・プロセッサ・コア２６００を示す。少なくとも１つの実施例では、グラフィックス・プロセッサ・コア２６００は、グラフィックス・コア・アレイ内に含まれる。少なくとも１つの実施例では、コア・スライスと呼ばれることもあるグラフィックス・プロセッサ・コア２６００は、モジュール式グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアであり得る。少なくとも１つの実施例では、グラフィックス・プロセッサ・コア２６００は、１つのグラフィックス・コア・スライスの実例であり、本明細書で説明されるグラフィックス・プロセッサは、ターゲット電力及び性能エンベロープに基づいて、複数のグラフィックス・コア・スライスを含み得る。少なくとも１つの実施例では、各グラフィックス・コア２６００は、汎用及び固定機能論理のモジュール式ブロックを含む、サブ・スライスとも呼ばれる複数のサブ・コア２６０１Ａ～２６０１Ｆと結合された固定機能ブロック２６３０を含むことができる。
少なくとも１つの実施例では、固定機能ブロック２６３０は、たとえば、より低い性能及び／又はより低い電力のグラフィックス・プロセッサ実装形態において、グラフィックス・プロセッサ２６００中のすべてのサブ・コアによって共有され得るジオメトリ／固定機能パイプライン２６３６を含む。少なくとも１つの実施例では、ジオメトリ／固定機能パイプライン２６３６は、３Ｄ固定機能パイプラインと、ビデオ・フロント・エンド・ユニットと、スレッド・スポーナ（ｓｐａｗｎｅｒ）及びスレッド・ディスパッチャと、統一リターン・バッファを管理する統一リターン・バッファ・マネージャとを含む。
少なくとも１つの実施例では、固定機能ブロック２６３０はまた、グラフィックスＳｏＣインターフェース２６３７と、グラフィックス・マイクロコントローラ２６３８と、メディア・パイプライン２６３９とを含む。グラフィックスＳｏＣインターフェース２６３７は、グラフィックス・コア２６００と、ＳｏＣ集積回路内の他のプロセッサ・コアとの間のインターフェースを提供する。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２６３８は、スレッド・ディスパッチと、スケジューリングと、プリエンプションとを含む、グラフィックス・プロセッサ２６００の様々な機能を管理するように構成可能であるプログラマブル・サブ・プロセッサである。少なくとも１つの実施例では、メディア・パイプライン２６３９は、画像及びビデオ・データを含むマルチメディア・データの復号、符号化、前処理、及び／又は後処理を容易にするための論理を含む。少なくとも１つの実施例では、メディア・パイプライン２６３９は、サブ・コア２６０１～２６０１Ｆ内のコンピュート論理又はサンプリング論理への要求を介して、メディア動作を実装する。
少なくとも１つの実施例では、ＳｏＣインターフェース２６３７は、グラフィックス・コア２６００が汎用アプリケーション・プロセッサ・コア（たとえば、ＣＰＵ）及び／又はＳｏＣ内の他の構成要素と通信することを可能にし、ＳｏＣ内の他の構成要素は、共有ＬＬＣメモリ、システムＲＡＭ、及び／或いは組み込みオンチップ又はオンパッケージＤＲＡＭなどのメモリ階層要素を含む。少なくとも１つの実施例では、ＳｏＣインターフェース２６３７はまた、カメラ撮像パイプラインなど、ＳｏＣ内の固定機能デバイスとの通信を可能にすることができ、グラフィックス・コア２６００とＳｏＣ内のＣＰＵとの間で共有され得るグローバル・メモリ・アトミックの使用を可能にし、及び／又はそれを実装する。少なくとも１つの実施例では、ＳｏＣインターフェース２６３７はまた、グラフィックス・コア２６００のための電力管理制御を実装し、グラフィック・コア２６００のクロック・ドメインとＳｏＣ内の他のクロック・ドメインとの間のインターフェースを可能にすることができる。少なくとも１つの実施例では、ＳｏＣインターフェース２６３７は、グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアの各々にコマンド及び命令を提供するように構成されたコマンド・ストリーマ及びグローバル・スレッド・ディスパッチャからのコマンド・バッファの受信を可能にする。少なくとも１つの実施例では、コマンド及び命令は、メディア動作が実施されるべきであるときにメディア・パイプライン２６３９にディスパッチされ得るか、又は、グラフィックス処理動作が実施されるべきであるときにジオメトリ及び固定機能パイプライン（たとえば、ジオメトリ及び固定機能パイプライン２６３６、ジオメトリ及び固定機能パイプライン２６１４）にディスパッチされ得る。
少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２６３８は、グラフィックス・コア２６００のための様々なスケジューリング及び管理タスクを実施するように構成され得る。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２６３８は、サブ・コア２６０１Ａ～２６０１Ｆ内の実行ユニット（ＥＵ）アレイ２６０２Ａ～２６０２Ｆ、２６０４Ａ～２６０４Ｆ内の様々なグラフィックス並列エンジンに対して、グラフィックスを実施し、及び／又はワークロード・スケジューリングを算出することができる。少なくとも１つの実施例では、グラフィックス・コア２６００を含むＳｏＣのＣＰＵコア上で実行しているホスト・ソフトウェアは、複数のグラフィック・プロセッサ・ドアベルのうちの１つにワークロードをサブミットすることができ、このドアベルが、適切なグラフィックス・エンジンに対するスケジューリング動作を呼び出す。少なくとも１つの実施例では、スケジューリング動作は、どのワークロードを次に稼働すべきかを決定することと、ワークロードをコマンド・ストリーマにサブミットすることと、エンジン上で稼働している既存のワークロードをプリエンプトすることと、ワークロードの進行を監視することと、ワークロードが完了したときにホスト・ソフトウェアに通知することとを含む。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２６３８はまた、グラフィックス・コア２６００のための低電力又はアイドル状態を促進して、オペレーティング・システム及び／又はシステム上のグラフィックス・ドライバ・ソフトウェアとは無関係に、低電力状態移行にわたってグラフィックス・コア２６００内のレジスタを保存及び復元するアビリティをグラフィックス・コア２６００に提供することができる。
少なくとも１つの実施例では、グラフィックス・コア２６００は、示されているサブ・コア２６０１Ａ～２６０１Ｆよりも多い又はそれよりも少ない、Ｎ個までのモジュール式サブ・コアを有し得る。Ｎ個のサブ・コアの各セットについて、少なくとも１つの実施例では、グラフィックス・コア２６００はまた、共有機能論理２６１０、共有及び／又はキャッシュ・メモリ２６１２、ジオメトリ／固定機能パイプライン２６１４、並びに様々なグラフィックスを加速し、処理動作を算出するための追加の固定機能論理２６１６を含むことができる。少なくとも１つの実施例では、共有機能論理２６１０は、グラフィックス・コア２６００内の各Ｎ個のサブ・コアによって共有され得る論理ユニット（たとえば、サンプラ、数理、及び／又はスレッド間通信論理）を含むことができる。共有及び／又はキャッシュ・メモリ２６１２は、グラフィックス・コア２６００内のＮ個のサブ・コア２６０１Ａ～２６０１ＦのためのＬＬＣであり得、また、複数のサブ・コアによってアクセス可能である共有メモリとして働き得る。少なくとも１つの実施例では、ジオメトリ／固定機能パイプライン２６１４は、固定機能ブロック２６３０内のジオメトリ／固定機能パイプライン２６３６の代わりに含まれ得、同じ又は同様の論理ユニットを含むことができる。
少なくとも１つの実施例では、グラフィックス・コア２６００は、グラフィックス・コア２６００による使用のための様々な固定機能加速論理を含むことができる追加の固定機能論理２６１６を含む。少なくとも１つの実施例では、追加の固定機能論理２６１６は、位置限定シェーディング（ｐｏｓｉｔｉｏｎ ｏｎｌｙ ｓｈａｄｉｎｇ）において使用するための追加のジオメトリ・パイプラインを含む。位置限定シェーディングでは、少なくとも２つのジオメトリ・パイプラインが存在するが、ジオメトリ／固定機能パイプライン２６１６、２６３６内の完全ジオメトリ・パイプライン、並びに選別パイプライン（ｃｕｌｌ ｐｉｐｅｌｉｎｅ）においてであり、選別パイプラインは、追加の固定機能論理２６１６内に含まれ得る追加のジオメトリ・パイプラインである。少なくとも１つの実施例では、選別パイプラインは、完全ジオメトリ・パイプラインの縮小版である。少なくとも１つの実施例では、完全パイプライン及び選別パイプラインは、アプリケーションの異なるインスタンスを実行することができ、各インスタンスは別個のコンテキストを有する。少なくとも１つの実施例では、位置限定シェーディングは、切り捨てられた三角形の長い選別ランを隠すことができ、これは、いくつかのインスタンスにおいてシェーディングがより早く完了することを可能にする。たとえば、少なくとも１つの実施例では、選別パイプラインは、ピクセルの、フレーム・バッファへのラスタ化及びレンダリングを実施することなしに、頂点の位置属性をフェッチし、シェーディングするので、追加の固定機能論理２６１６内の選別パイプライン論理は、メイン・アプリケーションと並列で位置シェーダを実行することができ、全体的に完全パイプラインよりも速く臨界結果（ｃｒｉｔｉｃａｌ ｒｅｓｕｌｔ）を生成する。少なくとも１つの実施例では、選別パイプラインは、生成された臨界結果を使用して、すべての三角形について、それらの三角形が選別されているかどうかにかかわらず、可視性情報を算出することができる。少なくとも１つの実施例では、（このインスタンスではリプレイ・パイプラインと呼ばれることがある）完全パイプラインは、可視性情報を消費して、選別された三角形を飛ばして可視三角形のみをシェーディングすることができ、可視三角形は、最終的にラスタ化フェーズに渡される。
少なくとも１つの実施例では、追加の固定機能論理２６１６はまた、ＣＵＤＡプログラムを加速するために、固定機能行列乗算論理など、汎用処理加速論理を含むことができる。
少なくとも１つの実施例では、各グラフィックス・サブ・コア２６０１Ａ～２６０１Ｆは、実行リソースのセットを含み、実行リソースのセットは、グラフィックス・パイプライン、メディア・パイプライン、又はシェーダ・プログラムによる要求に応答して、グラフィックス動作、メディア動作、及びコンピュート動作を実施するために使用され得る。少なくとも１つの実施例では、グラフィックス・サブ・コア２６０１Ａ～２６０１Ｆは、複数のＥＵアレイ２６０２Ａ～２６０２Ｆ、２６０４Ａ～２６０４Ｆと、スレッド・ディスパッチ及びスレッド間通信（「ＴＤ／ＩＣ」：ｔｈｒｅａｄ ｄｉｓｐａｔｃｈ ａｎｄ ｉｎｔｅｒ－ｔｈｒｅａｄ ｃｏｍｍｕｎｉｃａｔｉｏｎ）論理２６０３Ａ～２６０３Ｆと、３Ｄ（たとえば、テクスチャ）サンプラ２６０５Ａ～２６０５Ｆと、メディア・サンプラ２６０６Ａ～２６０６Ｆと、シェーダ・プロセッサ２６０７Ａ～２６０７Ｆと、共有ローカル・メモリ（「ＳＬＭ」：ｓｈａｒｅｄ ｌｏｃａｌ ｍｅｍｏｒｙ）２６０８Ａ～２６０８Ｆとを含む。ＥＵアレイ２６０２Ａ～２６０２Ｆ、２６０４Ａ～２６０４Ｆは、各々、複数の実行ユニットを含み、複数の実行ユニットは、グラフィックス、メディア、又はコンピュート・シェーダ・プログラムを含むグラフィックス動作、メディア動作、又はコンピュート動作のサービスにおいて浮動小数点及び整数／固定小数点論理演算を実施することが可能なＧＰＧＰＵである。少なくとも１つの実施例では、ＴＤ／ＩＣ論理２６０３Ａ～２６０３Ｆは、サブ・コア内の実行ユニットのためのローカル・スレッド・ディスパッチ及びスレッド制御動作を実施し、サブ・コアの実行ユニット上で実行しているスレッド間の通信を容易にする。少なくとも１つの実施例では、３－Ｄサンプラ２６０５Ａ～２６０５Ｆは、テクスチャ又は他の３Ｄグラフィックス関係データをメモリに読み取ることができる。少なくとも１つの実施例では、３Ｄサンプラは、所与のテクスチャに関連する、構成されたサンプル状態及びテクスチャ・フォーマットに基づいて、テクスチャ・データを異なるやり方で読み取ることができる。少なくとも１つの実施例では、メディア・サンプラ２６０６Ａ～２６０６Ｆは、メディア・データに関連するタイプ及びフォーマットに基づいて、同様の読取り動作を実施することができる。少なくとも１つの実施例では、各グラフィックス・サブ・コア２６０１Ａ～２６０１Ｆは、代替的に統一３Ｄ及びメディア・サンプラを含むことができる。少なくとも１つの実施例では、サブ・コア２６０１Ａ～２６０１Ｆの各々内の実行ユニット上で実行しているスレッドは、スレッド・グループ内で実行しているスレッドがオンチップ・メモリの共通のプールを使用して実行することを可能にするために、各サブ・コア内の共有ローカル・メモリ２６０８Ａ～２６０８Ｆを利用することができる。
図２７は、少なくとも１つの実施例による、並列処理ユニット（「ＰＰＵ」：ｐａｒａｌｌｅｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２７００を示す。少なくとも１つの実施例では、ＰＰＵ２７００は、ＰＰＵ２７００によって実行された場合、ＰＰＵ２７００に、本明細書で説明されるプロセス及び技法のいくつか又はすべてを実施させる機械可読コードで構成される。少なくとも１つの実施例では、ＰＰＵ２７００はマルチスレッド・プロセッサであり、マルチスレッド・プロセッサは、１つ又は複数の集積回路デバイス上で実装され、（機械可読命令又は単に命令とも呼ばれる）コンピュータ可読命令を複数のスレッド上で並列に処理するように設計されたレイテンシ隠蔽技法としてマルチスレッディングを利用する。少なくとも１つの実施例では、スレッドは、実行のスレッドを指し、ＰＰＵ２７００によって実行されるように構成された命令のセットのインスタンス化である。少なくとも１つの実施例では、ＰＰＵ２７００は、ＬＣＤデバイスなどのディスプレイ・デバイス上での表示のための２次元（「２Ｄ」）画像データを生成するために３次元（「３Ｄ」）グラフィックス・データを処理するためのグラフィックス・レンダリング・パイプラインを実装するように構成されたＧＰＵである。少なくとも１つの実施例では、ＰＰＵ２７００は、線形代数演算及び機械学習演算などの算出を実施するために利用される。図２７は、単に例示を目的とした例示的な並列プロセッサを示し、少なくとも１つの実施例において実装され得るプロセッサ・アーキテクチャの非限定的な実例として解釈されるべきである。
少なくとも１つの実施例では、１つ又は複数のＰＰＵ２７００は、高性能コンピューティング（「ＨＰＣ」：Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｉｎｇ）、データ・センタ、及び機械学習アプリケーションを加速するように構成される。少なくとも１つの実施例では、１つ又は複数のＰＰＵ２７００は、ＣＵＤＡプログラムを加速するように構成される。少なくとも１つの実施例では、ＰＰＵ２７００は、限定はしないが、Ｉ／Ｏユニット２７０６と、フロント・エンド・ユニット２７１０と、スケジューラ・ユニット２７１２と、ワーク分散ユニット２７１４と、ハブ２７１６と、クロスバー（「Ｘバー」：ｃｒｏｓｓｂａｒ）２７２０と、１つ又は複数の汎用処理クラスタ（「ＧＰＣ」：ｇｅｎｅｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｃｌｕｓｔｅｒ）２７１８と、１つ又は複数のパーティション・ユニット（「メモリ・パーティション・ユニット」）２７２２とを含む。少なくとも１つの実施例では、ＰＰＵ２７００は、１つ又は複数の高速ＧＰＵ相互接続（「ＧＰＵ相互接続」）２７０８を介してホスト・プロセッサ又は他のＰＰＵ２７００に接続される。少なくとも１つの実施例では、ＰＰＵ２７００は、システム・バス又は相互接続２７０２を介してホスト・プロセッサ又は他の周辺デバイスに接続される。少なくとも１つの実施例では、ＰＰＵ２７００は、１つ又は複数のメモリ・デバイス（「メモリ」）２７０４を備えるローカル・メモリに接続される。少なくとも１つの実施例では、メモリ・デバイス２７０４は、限定はしないが、１つ又は複数のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスを含む。少なくとも１つの実施例では、１つ又は複数のＤＲＡＭデバイスは、複数のＤＲＡＭダイが各デバイス内で積層された高帯域幅メモリ（「ＨＢＭ」：ｈｉｇｈ－ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）サブシステムとして構成され、及び／又は構成可能である。
少なくとも１つの実施例では、高速ＧＰＵ相互接続２７０８は、ワイヤ・ベースのマルチ・レーン通信リンクを指し得、ワイヤ・ベースのマルチ・レーン通信リンクは、１つ又は複数のＣＰＵと組み合わせられた１つ又は複数のＰＰＵ２７００をスケーリングし、含めるために、システムによって使用され、ＰＰＵ２７００とＣＰＵとの間のキャッシュ・コヒーレンス、及びＣＰＵマスタリングをサポートする。少なくとも１つの実施例では、データ及び／又はコマンドは、高速ＧＰＵ相互接続２７０８によって、ハブ２７１６を通して、１つ又は複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニット、及び図２７に明示的に示されていないこともある他の構成要素など、ＰＰＵ２７００の他のユニットに／から送信される。
少なくとも１つの実施例では、Ｉ／Ｏユニット２７０６は、システム・バス２７０２を介して（図２７に示されていない）ホスト・プロセッサから通信（たとえば、コマンド、データ）を送受信するように構成される。少なくとも１つの実施例では、Ｉ／Ｏユニット２７０６は、システム・バス２７０２を介して直接、又は、メモリ・ブリッジなどの１つ又は複数の中間デバイスを通して、ホスト・プロセッサと通信する。少なくとも１つの実施例では、Ｉ／Ｏユニット２７０６は、システム・バス２７０２を介してＰＰＵ２７００のうちの１つ又は複数などの１つ又は複数の他のプロセッサと通信し得る。少なくとも１つの実施例では、Ｉ／Ｏユニット２７０６は、ＰＣＩｅインターフェースを、ＰＣＩｅバスを介した通信のために実装する。少なくとも１つの実施例では、Ｉ／Ｏユニット２７０６は、外部デバイスと通信するためのインターフェースを実装する。
少なくとも１つの実施例では、Ｉ／Ｏユニット２７０６は、システム・バス２７０２を介して受信されたパケットを復号する。少なくとも１つの実施例では、少なくともいくつかのパケットは、ＰＰＵ２７００に様々な動作を実施させるように構成されたコマンドを表す。少なくとも１つの実施例では、Ｉ／Ｏユニット２７０６は、復号されたコマンドを、コマンドによって指定されるＰＰＵ２７００の様々な他のユニットに送信する。少なくとも１つの実施例では、コマンドは、フロント・エンド・ユニット２７１０に送信され、及び／或いは、ハブ２７１６、又は（図２７に明示的に示されていない）１つ又は複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニットなど、ＰＰＵ２７００の他のユニットに送信される。少なくとも１つの実施例では、Ｉ／Ｏユニット２７０６はＰＰＵ２７００の様々な論理ユニット間で及びそれらの間で通信をルーティングするように構成される。
少なくとも１つの実施例では、ホスト・プロセッサによって実行されるプログラムは、処理のためにワークロードをＰＰＵ２７００に提供するバッファにおいて、コマンド・ストリームを符号化する。少なくとも１つの実施例では、ワークロードは、命令と、それらの命令によって処理されるべきデータとを含む。少なくとも１つの実施例では、バッファは、ホスト・プロセッサとＰＰＵ２７００の両方によってアクセス（たとえば、書込み／読取り）可能であるメモリ中の領域であり、ホスト・インターフェース・ユニットは、Ｉ／Ｏユニット２７０６によってシステム・バス２７０２を介して送信されるメモリ要求を介して、システム・バス２７０２に接続されたシステム・メモリ中のバッファにアクセスするように構成され得る。少なくとも１つの実施例では、ホスト・プロセッサは、バッファにコマンド・ストリームを書き込み、次いでコマンド・ストリームの開始に対するポインタをＰＰＵ２７００に送信し、それにより、フロント・エンド・ユニット２７１０は、１つ又は複数のコマンド・ストリームに対するポインタを受信し、１つ又は複数のコマンド・ストリームを管理して、コマンド・ストリームからコマンドを読み取り、コマンドをＰＰＵ２７００の様々なユニットにフォワーディングする。
少なくとも１つの実施例では、フロント・エンド・ユニット２７１０は、１つ又は複数のコマンド・ストリームによって定義されるタスクを処理するように様々なＧＰＣ２７１８を構成するスケジューラ・ユニット２７１２に結合される。少なくとも１つの実施例では、スケジューラ・ユニット２７１２は、スケジューラ・ユニット２７１２によって管理される様々なタスクに関係する状態情報を追跡するように構成され、状態情報は、ＧＰＣ２７１８のうちのどれにタスクが割り当てられるか、タスクがアクティブであるのか非アクティブであるのか、タスクに関連する優先レベルなどを示し得る。少なくとも１つの実施例では、スケジューラ・ユニット２７１２は、ＧＰＣ２７１８のうちの１つ又は複数上での複数のタスクの実行を管理する。
少なくとも１つの実施例では、スケジューラ・ユニット２７１２は、ＧＰＣ２７１８上での実行のためのタスクをディスパッチするように構成されたワーク分散ユニット２７１４に結合される。少なくとも１つの実施例では、ワーク分散ユニット２７１４は、スケジューラ・ユニット２７１２から受信された、スケジューリングされたタスクの数を追跡し、ワーク分散ユニット２７１４は、ＧＰＣ２７１８の各々について、ペンディング・タスク・プール及びアクティブ・タスク・プールを管理する。少なくとも１つの実施例では、ペンディング・タスク・プールは、特定のＧＰＣ２７１８によって処理されるように割り当てられたタスクを含んでいるいくつかのスロット（たとえば、３２個のスロット）を備え、アクティブ・タスク・プールは、ＧＰＣ２７１８によってアクティブに処理されているタスクのためのいくつかのスロット（たとえば、４つのスロット）を備え、それにより、ＧＰＣ２７１８のうちの１つがタスクの実行を完了したとき、ＧＰＣ２７１８のためのアクティブ・タスク・プールからそのタスクが排除され、ペンディング・タスク・プールからの他のタスクのうちの１つが選択され、ＧＰＣ２７１８上での実行のためにスケジューリングされる。少なくとも１つの実施例では、データ依存性が解決されるのを待っている間など、アクティブ・タスクがＧＰＣ２７１８上でアイドルである場合、アクティブ・タスクがＧＰＣ２７１８から排除され、ペンディング・タスク・プールに戻され、その間に、ペンディング・タスク・プール中の別のタスクが選択され、ＧＰＣ２７１８上での実行のためにスケジューリングされる。
少なくとも１つの実施例では、ワーク分散ユニット２７１４は、Ｘバー２７２０を介して１つ又は複数のＧＰＣ２７１８と通信する。少なくとも１つの実施例では、Ｘバー２７２０は、ＰＰＵ２７００の多くのユニットをＰＰＵ２７００の他のユニットに結合する相互接続ネットワークであり、ワーク分散ユニット２７１４を特定のＧＰＣ２７１８に結合するように構成され得る。少なくとも１つの実施例では、ＰＰＵ２７００の１つ又は複数の他のユニットも、ハブ２７１６を介してＸバー２７２０に接続され得る。
少なくとも１つの実施例では、タスクはスケジューラ・ユニット２７１２によって管理され、ワーク分散ユニット２７１４によってＧＰＣ２７１８のうちの１つにディスパッチされる。ＧＰＣ２７１８は、タスクを処理し、結果を生成するように構成される。少なくとも１つの実施例では、結果は、ＧＰＣ２７１８内の他のタスクによって消費されるか、Ｘバー２７２０を介して異なるＧＰＣ２７１８にルーティングされるか、又はメモリ２７０４に記憶され得る。少なくとも１つの実施例では、結果は、パーティション・ユニット２７２２を介してメモリ２７０４に書き込まれ得、パーティション・ユニット２７２２は、メモリ２７０４への／からのデータの読取り及び書込みを行うためのメモリ・インターフェースを実装する。少なくとも１つの実施例では、結果は、高速ＧＰＵ相互接続２７０８を介して別のＰＰＵ２７０４又はＣＰＵに送信され得る。少なくとも１つの実施例では、ＰＰＵ２７００は、限定はしないが、ＰＰＵ２７００に結合された別個の個別メモリ・デバイス２７０４の数に等しいＵ個のパーティション・ユニット２７２２を含む。
少なくとも１つの実施例では、ホスト・プロセッサはドライバ・カーネルを実行し、ドライバ・カーネルは、ホスト・プロセッサ上で実行している１つ又は複数のアプリケーションがＰＰＵ２７００上での実行のために動作をスケジューリングすることを可能にするアプリケーション・プログラミング・インターフェース（「ＡＰＩ」：ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｇｒａｍｍｉｎｇ ｉｎｔｅｒｆａｃｅ）を実装する。少なくとも１つの実施例では、複数のコンピュート・アプリケーションが、ＰＰＵ２７００によって同時に実行され、ＰＰＵ２７００は、複数のコンピュート・アプリケーションに対して、隔離、サービス品質（「ＱｏＳ」：ｑｕａｌｉｔｙ ｏｆ ｓｅｒｖｉｃｅ）、及び独立したアドレス空間を提供する。少なくとも１つの実施例では、アプリケーションは、ＰＰＵ２７００による実行のための１つ又は複数のタスクをドライバ・カーネルに生成させる（たとえば、ＡＰＩコールの形態の）命令を生成し、ドライバ・カーネルは、ＰＰＵ２７００によって処理されている１つ又は複数のストリームにタスクを出力する。少なくとも１つの実施例では、各タスクは、ワープと呼ばれることがある関係スレッドの１つ又は複数のグループを備える。少なくとも１つの実施例では、ワープは、並列に実行され得る複数の関係スレッド（たとえば、３２個のスレッド）を備える。少なくとも１つの実施例では、連動スレッドは、タスクを実施するための命令を含み、共有メモリを通してデータを交換する、複数のスレッドを指すことができる。
図２８は、少なくとも１つの実施例による、ＧＰＣ２８００を示す。少なくとも１つの実施例では、ＧＰＣ２８００は、図２７のＧＰＣ２７１８である。少なくとも１つの実施例では、各ＧＰＣ２８００は、限定はしないが、タスクを処理するためのいくつかのハードウェア・ユニットを含み、各ＧＰＣ２８００は、限定はしないが、パイプライン・マネージャ２８０２、プレ・ラスタ演算ユニット（「ＰＲＯＰ」：ｐｒｅ－ｒａｓｔｅｒ ｏｐｅｒａｔｉｏｎ）２８０４、ラスタ・エンジン２８０８、ワーク分散クロスバー（「ＷＤＸ」：ｗｏｒｋ ｄｉｓｔｒｉｂｕｔｉｏｎ ｃｒｏｓｓｂａｒ）２８１６、ＭＭＵ２８１８、１つ又は複数のデータ処理クラスタ（「ＤＰＣ」：Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｃｌｕｓｔｅｒ）２８０６、及びパーツの任意の好適な組合せを含む。
少なくとも１つの実施例では、ＧＰＣ２８００の動作は、パイプライン・マネージャ２８０２によって制御される。少なくとも１つの実施例では、パイプライン・マネージャ２８０２は、ＧＰＣ２８００に割り振られたタスクを処理するための１つ又は複数のＤＰＣ２８０６の構成を管理する。少なくとも１つの実施例では、パイプライン・マネージャ２８０２は、グラフィックス・レンダリング・パイプラインの少なくとも一部分を実装するように、１つ又は複数のＤＰＣ２８０６のうちの少なくとも１つを構成する。少なくとも１つの実施例では、ＤＰＣ２８０６は、プログラマブル・ストリーミング・マルチプロセッサ（「ＳＭ」：ｓｔｒｅａｍｉｎｇ ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ）２８１４上で頂点シェーダ・プログラムを実行するように構成される。少なくとも１つの実施例では、パイプライン・マネージャ２８０２は、ワーク分散ユニットから受信されたパケットを、ＧＰＣ２８００内の適切な論理ユニットにルーティングするように構成され、少なくとも１つの実施例では、いくつかのパケットは、ＰＲＯＰ２８０４中の固定機能ハードウェア・ユニット及び／又はラスタ・エンジン２８０８にルーティングされ得、他のパケットは、プリミティブ・エンジン２８１２又はＳＭ２８１４による処理のためにＤＰＣ２８０６にルーティングされ得る。少なくとも１つの実施例では、パイプライン・マネージャ２８０２は、コンピューティング・パイプラインを実装するように、ＤＰＣ２８０６のうちの少なくとも１つを構成する。少なくとも１つの実施例では、パイプライン・マネージャ２８０２は、ＣＵＤＡプログラムの少なくとも一部分を実行するように、ＤＰＣ２８０６のうちの少なくとも１つを構成する。
少なくとも１つの実施例では、ＰＲＯＰユニット２８０４は、ラスタ・エンジン２８０８及びＤＰＣ２８０６によって生成されたデータを、図２７と併せて上記でより詳細に説明されたメモリ・パーティション・ユニット２７２２など、パーティション・ユニット中のラスタ演算（「ＲＯＰ」：Ｒａｓｔｅｒ Ｏｐｅｒａｔｉｏｎ）ユニットにルーティングするように構成される。少なくとも１つの実施例では、ＰＲＯＰユニット２８０４は、色ブレンディングのための最適化を実施すること、ピクセル・データを組織化すること、アドレス・トランスレーションを実施することなどを行うように構成される。少なくとも１つの実施例では、ラスタ・エンジン２８０８は、限定はしないが、様々なラスタ演算を実施するように構成されたいくつかの固定機能ハードウェア・ユニットを含み、少なくとも１つの実施例では、ラスタ・エンジン２８０８は、限定はしないが、セットアップ・エンジン、粗いラスタ・エンジン、選別エンジン、クリッピング・エンジン、細かいラスタ・エンジン、タイル合体エンジン、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、セットアップ・エンジンは、変換された頂点を受信し、頂点によって定義された幾何学的プリミティブに関連する平面方程式を生成し、平面方程式は、プリミティブについてのカバレージ情報（たとえば、タイルのためのｘ、ｙカバレージ・マスク）を生成するために粗いラスタ・エンジンに送信され、粗いラスタ・エンジンの出力は選別エンジンに送信され、ｚテストに落ちたプリミティブに関連するフラグメントが選別され、クリッピング・エンジンに送信され、視錐台の外側にあるフラグメントがクリップされる。少なくとも１つの実施例では、クリッピング及び選別を通過したフラグメントは、セットアップ・エンジンによって生成された平面方程式に基づいてピクセル・フラグメントについての属性を生成するために、細かいラスタ・エンジンに渡される。少なくとも１つの実施例では、ラスタ・エンジン２８０８の出力は、ＤＰＣ２８０６内に実装されたフラグメント・シェーダによってなど、任意の好適なエンティティによって処理されるべきフラグメントを含む。
少なくとも１つの実施例では、ＧＰＣ２８００中に含まれる各ＤＰＣ２８０６は、限定はしないが、Ｍパイプ・コントローラ（「ＭＰＣ」：Ｍ－Ｐｉｐｅ Ｃｏｎｔｒｏｌｌｅｒ）２８１０、プリミティブ・エンジン２８１２、１つ又は複数のＳＭ２８１４、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、ＭＰＣ２８１０は、ＤＰＣ２８０６の動作を制御して、パイプライン・マネージャ２８０２から受信されたパケットを、ＤＰＣ２８０６中の適切なユニットにルーティングする。少なくとも１つの実施例では、頂点に関連するパケットは、頂点に関連する頂点属性をメモリからフェッチするように構成されたプリミティブ・エンジン２８１２にルーティングされ、対照的に、シェーダ・プログラムに関連するパケットは、ＳＭ２８１４に送信され得る。
少なくとも１つの実施例では、ＳＭ２８１４は、限定はしないが、いくつかのスレッドによって表されたタスクを処理するように構成されたプログラマブル・ストリーミング・プロセッサを含む。少なくとも１つの実施例では、ＳＭ２８１４はマルチスレッド化され、スレッドの特定のグループからの複数のスレッド（たとえば、３２個のスレッド）を同時に実行するように構成され、ＳＩＭＤアーキテクチャを実装し、スレッドのグループ（たとえば、ワープ）中の各スレッドは、命令の同じセットに基づいてデータの異なるセットを処理するように構成される。少なくとも１つの実施例では、スレッドのグループ中のすべてのスレッドが同じ命令を実行する。少なくとも１つの実施例では、ＳＭ２８１４は、ＳＩＭＴアーキテクチャを実装し、スレッドのグループ中の各スレッドは、命令の同じセットに基づいて、データの異なるセットを処理するように構成されるが、スレッドのグループ中の個々のスレッドは、実行中に発散することを可能にされる。少なくとも１つの実施例では、プログラム・カウンタ、コール・スタック、及び実行状態が、各ワープについて維持されて、ワープ内のスレッドが発散するときのワープ間の同時処理及びワープ内の直列実行を可能にする。別の実施例では、プログラム・カウンタ、コール・スタック、及び実行状態が、各個々のスレッドについて維持されて、すべてのスレッド間、ワープ内及びワープ間での等しい同時処理を可能にする。少なくとも１つの実施例では、実行状態が、各個々のスレッドについて維持され、同じ命令を実行しているスレッドが、より良い効率性のために収束され、並列に実行され得る。ＳＭ２８１４の少なくとも１つの実施例は、図２９と併せてさらに詳細に説明される。
少なくとも１つの実施例では、ＭＭＵ２８１８は、ＧＰＣ２８００とメモリ・パーティション・ユニット（たとえば、図２７のパーティション・ユニット２７２２）との間のインターフェースを提供し、ＭＭＵ２８１８は、仮想アドレスから物理アドレスへのトランスレーションと、メモリ保護と、メモリ要求の調停とを提供する。少なくとも１つの実施例では、ＭＭＵ２８１８は、仮想アドレスからメモリ中の物理アドレスへのトランスレーションを実施するための１つ又は複数のトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を提供する。
図２９は、少なくとも１つの実施例による、ストリーミング・マルチプロセッサ（「ＳＭ」）２９００を示す。少なくとも１つの実施例では、ＳＭ２９００は、図２８のＳＭ２８１４である。少なくとも１つの実施例では、ＳＭ２９００は、限定はしないが、命令キャッシュ２９０２、１つ又は複数のスケジューラ・ユニット２９０４、レジスタ・ファイル２９０８、１つ又は複数の処理コア（「コア」）２９１０、１つ又は複数の特殊機能ユニット（「ＳＦＵ」：ｓｐｅｃｉａｌ ｆｕｎｃｔｉｏｎ ｕｎｉｔ）２９１２、１つ又は複数のＬＳＵ２９１４、相互接続ネットワーク２９１６、共有メモリ／Ｌ１キャッシュ２９１８、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、ワーク分散ユニットは、並列処理ユニット（ＰＰＵ）のＧＰＣ上での実行のためにタスクをディスパッチし、各タスクは、ＧＰＣ内の特定のデータ処理クラスタ（ＤＰＣ）に割り振られ、タスクがシェーダ・プログラムに関連する場合、タスクはＳＭ２９００のうちの１つに割り振られる。少なくとも１つの実施例では、スケジューラ・ユニット２９０４は、ワーク分散ユニットからタスクを受信し、ＳＭ２９００に割り当てられた１つ又は複数のスレッド・ブロックについて命令スケジューリングを管理する。少なくとも１つの実施例では、スケジューラ・ユニット２９０４は、並列スレッドのワープとしての実行のためにスレッド・ブロックをスケジューリングし、各スレッド・ブロックは、少なくとも１つのワープを割り振られる。少なくとも１つの実施例では、各ワープは、スレッドを実行する。少なくとも１つの実施例では、スケジューラ・ユニット２９０４は、複数の異なるスレッド・ブロックを管理して、異なるスレッド・ブロックにワープを割り振り、次いで、複数の異なる連動グループからの命令を、各クロック・サイクル中に様々な機能ユニット（たとえば、処理コア２９１０、ＳＦＵ２９１２、及びＬＳＵ２９１４）にディスパッチする。
少なくとも１つの実施例では、「連動グループ」は、通信するスレッドのグループを組織化するためのプログラミング・モデルを指し得、プログラミング・モデルは、スレッドが通信している粒度を開発者が表現することを可能にして、より豊富でより効率的な並列分解の表現を可能にする。少なくとも１つの実施例では、連動起動ＡＰＩは、並列アルゴリズムの実行のためにスレッド・ブロックの間の同期をサポートする。少なくとも１つの実施例では、従来のプログラミング・モデルのＡＰＩは、連動スレッドを同期するための単一の簡単な構築物、すなわちスレッド・ブロックのすべてのスレッドにわたるバリア（たとえば、ｓｙｎｃｔｈｒｅａｄｓ（）関数）を提供する。しかしながら、少なくとも１つの実施例では、プログラマは、スレッド・ブロックよりも小さい粒度においてスレッドのグループを定義し、定義されたグループ内で同期して、集合的なグループ全般にわたる機能インターフェースの形態で、より高い性能、設計のフレキシビリティ、及びソフトウェア再利用を可能にし得る。少なくとも１つの実施例では、連動グループは、プログラマが、サブ・ブロック粒度及びマルチ・ブロック粒度において、スレッドのグループを明示的に定義し、連動グループ中のスレッドに対する同期などの集合的な動作を実施することを可能にする。少なくとも１つの実施例では、サブ・ブロック粒度は、単一スレッドと同じくらい小さい。少なくとも１つの実施例では、プログラミング・モデルは、ソフトウェア境界にわたるクリーンな合成をサポートし、それにより、ライブラリ及びユーティリティ関数が、収束に関して仮定する必要なしにそれらのローカル・コンテキスト内で安全に同期することができる。少なくとも１つの実施例では、連動グループ・プリミティブは、限定はしないが、プロデューサ－コンシューマ並列性、日和見並列性（ｏｐｐｏｒｔｕｎｉｓｔｉｃ ｐａｒａｌｌｅｌｉｓｍ）、及びスレッド・ブロックのグリッド全体にわたるグローバルな同期を含む、新しいパターンの連動並列性を可能にする。
少なくとも１つの実施例では、ディスパッチ・ユニット２９０６は、機能ユニットのうちの１つ又は複数に命令を送信するように構成され、スケジューラ・ユニット２９０４は、限定はしないが、同じワープからの２つの異なる命令が各クロック・サイクル中にディスパッチされることを可能にする２つのディスパッチ・ユニット２９０６を含む。少なくとも１つの実施例では、各スケジューラ・ユニット２９０４は、単一のディスパッチ・ユニット２９０６又は追加のディスパッチ・ユニット２９０６を含む。
少なくとも１つの実施例では、各ＳＭ２９００は、少なくとも１つの実施例では、限定はしないが、ＳＭ２９００の機能ユニットにレジスタのセットを提供するレジスタ・ファイル２９０８を含む。少なくとも１つの実施例では、レジスタ・ファイル２９０８は、各機能ユニットがレジスタ・ファイル２９０８の専用部分を割り振られるように、機能ユニットの各々の間で分割される。少なくとも１つの実施例では、レジスタ・ファイル２９０８は、ＳＭ２９００によって実行されている異なるワープ間で分割され、レジスタ・ファイル２９０８は、機能ユニットのデータ経路に接続されたオペランドのための一時的ストレージを提供する。少なくとも１つの実施例では、各ＳＭ２９００は、限定はしないが、複数のＬ個の処理コア２９１０を含む。少なくとも１つの実施例では、ＳＭ２９００は、限定はしないが、多数の（たとえば、１２８個以上の）個別の処理コア２９１０を含む。少なくとも１つの実施例では、各処理コア２９１０は、限定はしないが、完全にパイプライン化された、単精度の、倍精度の、及び／又は混合精度の処理ユニットを含み、これは、限定はしないが、浮動小数点算術論理ユニット及び整数算術論理ユニットを含む。少なくとも１つの実施例では、浮動小数点算術論理ユニットは、浮動小数点算術のためのＩＥＥＥ７５４－２００８規格を実装する。少なくとも１つの実施例では、処理コア２９１０は、限定はしないが、６４個の単精度（３２ビット）浮動小数点コアと、６４個の整数コアと、３２個の倍精度（６４ビット）浮動小数点コアと、８つのテンソル・コアとを含む。
少なくとも１つの実施例では、テンソル・コアは、行列演算を実施するように構成される。少なくとも１つの実施例では、１つ又は複数のテンソル・コアは、処理コア２９１０中に含まれる。少なくとも１つの実施例では、テンソル・コアは、ニューラル・ネットワーク訓練及び推論のための畳み込み演算など、深層学習行列算術を実施するように構成される。少なくとも１つの実施例では、各テンソル・コアは、４×４の行列で動作し、行列の積和演算（ｍａｔｒｉｘ ｍｕｌｔｉｐｌｙ ａｎｄ ａｃｃｕｍｕｌａｔｅ ｏｐｅｒａｔｉｏｎ）Ｄ＝Ａ×Ｂ＋Ｃを実施し、ここで、Ａ、Ｂ、Ｃ、及びＤは４×４の行列である。
少なくとも１つの実施例では、行列乗算入力Ａ及びＢは、１６ビットの浮動小数点行列であり、和の行列Ｃ及びＤは、１６ビットの浮動小数点又は３２ビットの浮動小数点行列である。少なくとも１つの実施例では、テンソル・コアは、３２ビットの浮動小数点の和をもつ１６ビットの浮動小数点入力データで動作する。少なくとも１つの実施例では、１６ビットの浮動小数点乗算は、６４個の演算を使用し、結果的に完全精度の積をもたらし、次いで、完全精度の積が、４×４×４の行列乗算についての他の中間積との３２ビット浮動小数点加算を使用して加算される。少なくとも１つの実施例では、これらの小さい要素から築かれる、はるかに大きい２次元又はさらに高次元の行列演算を実施するために、テンソル・コアが使用される。少なくとも１つの実施例では、ＣＵＤＡ－Ｃ＋＋ＡＰＩなどのＡＰＩは、ＣＵＤＡ－Ｃ＋＋プログラムからテンソル・コアを効率的に使用するために、特殊な行列ロード演算、行列積和演算、及び行列ストア演算を公開している。少なくとも１つの実施例では、ＣＵＤＡレベルにおいて、ワープ・レベル・インターフェースは、ワープの３２個のスレッドすべてに及ぶ１６×１６サイズの行列を仮定する。
少なくとも１つの実施例では、各ＳＭ２９００は、限定はしないが、特殊関数（たとえば、属性評価、逆数平方根など）を実施するＭ個のＳＦＵ２９１２を含む。少なくとも１つの実施例では、ＳＦＵ２９１２は、限定はしないが、階層ツリー・データ構造をトラバースするように構成されたツリー・トラバーサル・ユニットを含む。少なくとも１つの実施例では、ＳＦＵ２９１２は、限定はしないが、テクスチャ・マップ・フィルタリング動作を実施するように構成されたテクスチャ・ユニットを含む。少なくとも１つの実施例では、テクスチャ・ユニットは、メモリ及びサンプル・テクスチャ・マップからテクスチャ・マップ（たとえば、テクセルの２Ｄアレイ）をロードして、ＳＭ２９００によって実行されるシェーダ・プログラムにおける使用のためのサンプリングされたテクスチャ値を作り出すように構成される。少なくとも１つの実施例では、テクスチャ・マップは、共有メモリ／Ｌ１キャッシュ２９１８に記憶される。少なくとも１つの実施例では、テクスチャ・ユニットは、ミップ・マップ（たとえば、詳細のレベルが異なるテクスチャ・マップ）を使用したフィルタリング動作などのテクスチャ動作を実装する。少なくとも１つの実施例では、各ＳＭ２９００は、限定はしないが、２つのテクスチャ・ユニットを含む。
少なくとも１つの実施例では、各ＳＭ２９００は、限定はしないが、共有メモリ／Ｌ１キャッシュ２９１８とレジスタ・ファイル２９０８との間でロード及びストア動作を実装するＮ個のＬＳＵ２９１４を含む。少なくとも１つの実施例では、各ＳＭ２９００は、限定はしないが、相互接続ネットワーク２９１６を含み、相互接続ネットワーク２９１６は、機能ユニットの各々をレジスタ・ファイル２９０８に接続し、ＬＳＵ２９１４をレジスタ・ファイル２９０８及び共有メモリ／Ｌ１キャッシュ２９１８に接続する。少なくとも１つの実施例では、相互接続ネットワーク２９１６はクロスバーであり、クロスバーは、機能ユニットのうちのいずれかをレジスタ・ファイル２９０８中のレジスタのうちのいずれかに接続し、ＬＳＵ２９１４をレジスタ・ファイル２９０８と共有メモリ／Ｌ１キャッシュ２９１８中のメモリ・ロケーションとに接続するように構成され得る。
少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２９１８は、ＳＭ２９００とプリミティブ・エンジンとの間及びＳＭ２９００中のスレッド間でのデータ・ストレージ及び通信を可能にするオンチップ・メモリのアレイである。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２９１８は、限定はしないが、１２８ＫＢのストレージ容量を備え、ＳＭ２９００からパーティション・ユニットへの経路中にある。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２９１８は、読取り及び書込みをキャッシュするために使用される。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２９１８、Ｌ２キャッシュ、及びメモリのうちの１つ又は複数は、補助ストアである。
少なくとも１つの実施例では、データ・キャッシュと共有メモリ機能性とを単一のメモリ・ブロックに組み合わせることは、両方のタイプのメモリ・アクセスについて改善された性能を提供する。少なくとも１つの実施例では、容量は、共有メモリが容量の半分を使用するように構成され、テクスチャ及びロード／ストア動作が残りの容量を使用することができる場合など、共有メモリを使用しないプログラムによってキャッシュとして使用されるか、又は使用可能である。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２９１８内の統合は、共有メモリ／Ｌ１キャッシュ２９１８が、データをストリーミングするための高スループット管として機能しながら、同時に高帯域幅及び低レイテンシのアクセスを、頻繁に再使用されるデータに提供することを可能にする。少なくとも１つの実施例では、汎用並列算出のために構成されたとき、グラフィックス処理と比較してより簡単な構成が使用され得る。少なくとも１つの実施例では、固定機能ＧＰＵがバイパスされて、はるかに簡単なプログラミング・モデルを作成する。少なくとも１つの実施例では及び汎用並列算出構成では、ワーク分散ユニットは、スレッドのブロックをＤＰＣに直接割り当て、分散させる。少なくとも１つの実施例では、ブロック中のスレッドは、各スレッドが一意の結果を生成することを確実にするように、計算において一意のスレッドＩＤを使用して、同じプログラムを実行し、ＳＭ２９００を使用してプログラムを実行し、計算を実施し、共有メモリ／Ｌ１キャッシュ２９１８を使用してスレッド間で通信し、ＬＳＵ２９１４を使用して、共有メモリ／Ｌ１キャッシュ２９１８及びメモリ・パーティション・ユニットを通してグローバル・メモリを読み取り、書き込む。少なくとも１つの実施例では、汎用並列算出のために構成されたとき、ＳＭ２９００は、ＤＰＣ上で新しいワークを起動するためにスケジューラ・ユニット２９０４が使用することができるコマンドを書き込む。
少なくとも１つの実施例では、ＰＰＵは、デスクトップ・コンピュータ、ラップトップ・コンピュータ、タブレット・コンピュータ、サーバ、スーパーコンピュータ、スマート・フォン（たとえば、ワイヤレス・ハンドヘルド・デバイス）、ＰＤＡ、デジタル・カメラ、車両、頭部装着型ディスプレイ、ハンドヘルド電子デバイスなどに含まれるか、又はそれらに結合される。少なくとも１つの実施例では、ＰＰＵは、単一の半導体基板上で具体化される。少なくとも１つの実施例では、ＰＰＵは、追加のＰＰＵ、メモリ、ＲＩＳＣ ＣＰＵ、ＭＭＵ、デジタル－アナログ変換器（「ＤＡＣ」：ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）などの１つ又は複数の他のデバイスとともにＳｏＣ中に含まれる。
少なくとも１つの実施例では、ＰＰＵは、１つ又は複数のメモリ・デバイスを含むグラフィックス・カード上に含まれ得る。少なくとも１つの実施例では、グラフィックス・カードは、デスクトップ・コンピュータのマザーボード上のＰＣＩｅスロットとインターフェースするように構成され得る。少なくとも１つの実施例では、ＰＰＵは、マザーボードのチップセット中に含まれる統合されたＧＰＵ（「ｉＧＰＵ」：ｉｎｔｅｇｒａｔｅｄ ＧＰＵ）であり得る。
汎用コンピューティングのためのソフトウェア構築物
以下の図は、限定はしないが、少なくとも１つの実施例を実装するための例示的なソフトウェア構築物を記載する。
図３０は、少なくとも１つの実施例による、プログラミング・プラットフォームのソフトウェア・スタックを示す。少なくとも１つの実施例では、プログラミング・プラットフォームは、算出タスクを加速するために、コンピューティング・システム上のハードウェアを活用するためのプラットフォームである。少なくとも１つの実施例では、プログラミング・プラットフォームは、ライブラリ、コンパイラ指令、及び／又はプログラミング言語への拡張を通して、ソフトウェア開発者にとってアクセス可能であり得る。少なくとも１つの実施例では、プログラミング・プラットフォームは、限定はしないが、ＣＵＤＡ、Ｒａｄｅｏｎオープン・コンピュート・プラットフォーム（「ＲＯＣｍ」：Ｒａｄｅｏｎ Ｏｐｅｎ Ｃｏｍｐｕｔｅ Ｐｌａｔｆｏｒｍ）、ＯｐｅｎＣＬ（ＯｐｅｎＣＬ（商標）はクロノス・グループ（Ｋｈｒｏｎｏｓ ｇｒｏｕｐ）によって開発される）、ＳＹＣＬ、又はＩｎｔｅｌ Ｏｎｅ ＡＰＩであり得る。
少なくとも１つの実施例では、プログラミング・プラットフォームのソフトウェア・スタック３０００は、アプリケーション３００１のための実行環境を提供する。少なくとも１つの実施例では、アプリケーション３００１は、ソフトウェア・スタック３０００上で起動されることが可能な任意のコンピュータ・ソフトウェアを含み得る。少なくとも１つの実施例では、アプリケーション３００１は、限定はしないが、人工知能（「ＡＩ」：ａｒｔｉｆｉｃｉａｌ ｉｎｔｅｌｌｉｇｅｎｃｅ）／機械学習（「ＭＬ」：ｍａｃｈｉｎｅ ｌｅａｒｎｉｎｇ）アプリケーション、高性能コンピューティング（「ＨＰＣ」）アプリケーション、仮想デスクトップ・インフラストラクチャ（「ＶＤＩ」：ｖｉｒｔｕａｌ ｄｅｓｋｔｏｐ ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）、又はデータ・センタ・ワークロードを含み得る。
少なくとも１つの実施例では、アプリケーション３００１及びソフトウェア・スタック３０００は、ハードウェア３００７上で稼働し得る。少なくとも１つの実施例では、ハードウェア３００７は、１つ又は複数のＧＰＵ、ＣＰＵ、ＦＰＧＡ、ＡＩエンジン、及び／又はプログラミング・プラットフォームをサポートする他のタイプのコンピュート・デバイスを含み得る。ＣＵＤＡの場合など、少なくとも１つの実施例では、ソフトウェア・スタック３０００は、ベンダー固有であり、（１つ又は複数の）特定のベンダーからのデバイスのみと互換性があり得る。ＯｐｅｎＣＬの場合など、少なくとも１つの実施例では、ソフトウェア・スタック３０００は、異なるベンダーからのデバイスで使用され得る。少なくとも１つの実施例では、ハードウェア３００７は、アプリケーション・プログラミング・インターフェース（「ＡＰＩ」）コールを介して算出タスクを実施するためにアクセスされ得るもう１つのデバイスに接続されたホストを含む。少なくとも１つの実施例では、限定はしないが、ＣＰＵ（ただし、コンピュート・デバイスをも含み得る）及びそのメモリを含み得る、ハードウェア３００７内のホストとは対照的に、ハードウェア３００７内のデバイスは、限定はしないが、ＧＰＵ、ＦＰＧＡ、ＡＩエンジン、又は他のコンピュート・デバイス（ただし、ＣＰＵをも含み得る）及びそのメモリを含み得る。
少なくとも１つの実施例では、プログラミング・プラットフォームのソフトウェア・スタック３０００は、限定はしないが、いくつかのライブラリ３００３と、ランタイム３００５と、デバイス・カーネル・ドライバ３００６とを含む。少なくとも１つの実施例では、ライブラリ３００３の各々は、コンピュータ・プログラムによって使用され、ソフトウェア開発中に活用され得る、データ及びプログラミング・コードを含み得る。少なくとも１つの実施例では、ライブラリ３００３は、限定はしないが、事前に書かれたコード及びサブルーチン、クラス、値、タイプ仕様、構成データ、ドキュメンテーション、ヘルプ・データ、並びに／又はメッセージ・テンプレートを含み得る。少なくとも１つの実施例では、ライブラリ３００３は、１つ又は複数のタイプのデバイス上での実行のために最適化される機能を含む。少なくとも１つの実施例では、ライブラリ３００３は、限定はしないが、デバイス上で数学、深層学習、及び／又は他のタイプの動作を実施するための機能を含み得る。少なくとも１つの実施例では、ライブラリ３００３は、ライブラリ３００３において実装される機能を公開する、１つ又は複数のＡＰＩを含み得る、対応するＡＰＩ３００２に関連する。
少なくとも１つの実施例では、アプリケーション３００１は、図３５～図３７と併せて以下でより詳細に説明されるように、実行可能コードにコンパイルされるソース・コードとして書かれる。少なくとも１つの実施例では、アプリケーション３００１の実行可能コードは、少なくとも部分的に、ソフトウェア・スタック３０００によって提供される実行環境上で稼働し得る。少なくとも１つの実施例では、アプリケーション３００１の実行中に、ホストとは対照的な、デバイス上で稼働する必要があるコードに達し得る。少なくとも１つの実施例では、そのような場合、デバイス上で必須のコードをロード及び起動するために、ランタイム３００５がコールされ得る。少なくとも１つの実施例では、ランタイム３００５は、アプリケーションＳ０１の実行をサポートすることが可能である、任意の技術的に実現可能なランタイム・システムを含み得る。
少なくとも１つの実施例では、ランタイム３００５は、（１つ又は複数の）ＡＰＩ３００４として示されている、対応するＡＰＩに関連する、１つ又は複数のランタイム・ライブラリとして実装される。少なくとも１つの実施例では、そのようなランタイム・ライブラリのうちの１つ又は複数は、限定はしないが、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、及び／又は同期のための機能を含み得る。少なくとも１つの実施例では、メモリ管理機能は、限定はしないが、デバイス・メモリを割り振り、割振り解除し、コピーし、並びにホスト・メモリとデバイス・メモリとの間でデータを転送するための機能を含み得る。少なくとも１つの実施例では、実行制御機能は、限定はしないが、デバイス上で機能（機能がホストからコール可能なグローバル機能であるとき、「カーネル」と呼ばれることがある）を起動し、デバイス上で実行されるべき所与の機能のためのランタイム・ライブラリによって維持されるバッファ中に属性値をセットするための機能を含み得る。
少なくとも１つの実施例では、ランタイム・ライブラリ及び対応する（１つ又は複数の）ＡＰＩ３００４は、任意の技術的に実現可能な様式で実装され得る。少なくとも１つの実施例では、ある（又は任意の数の）ＡＰＩは、デバイスのきめ細かい制御のための機能の低レベルのセットを公開し得るが、別の（又は任意の数の）ＡＰＩは、そのような機能のより高いレベルのセットを公開し得る。少なくとも１つの実施例では、高レベル・ランタイムＡＰＩは、低レベルＡＰＩの上に築かれ得る。少なくとも１つの実施例では、ランタイムＡＰＩのうちの１つ又は複数は、言語依存しないランタイムＡＰＩの上に階層化された言語固有ＡＰＩであり得る。
少なくとも１つの実施例では、デバイス・カーネル・ドライバ３００６は、基礎をなすデバイスとの通信を容易にするように構成される。少なくとも１つの実施例では、デバイス・カーネル・ドライバ３００６は、（１つ又は複数の）ＡＰＩ３００４などのＡＰＩ及び／又は他のソフトウェアが依拠する、低レベル機能性を提供し得る。少なくとも１つの実施例では、デバイス・カーネル・ドライバ３００６は、ランタイムにおいて中間表現（「ＩＲ」：ｉｎｔｅｒｍｅｄｉａｔｅ ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）コードをバイナリ・コードにコンパイルするように構成され得る。少なくとも１つの実施例では、ＣＵＤＡの場合、デバイス・カーネル・ドライバ３００６は、ハードウェア固有でない並列スレッド実行（「ＰＴＸ」：Ｐａｒａｌｌｅｌ Ｔｈｒｅａｄ Ｅｘｅｃｕｔｉｏｎ）ＩＲコードを、（コンパイルされたバイナリ・コードのキャッシングを伴って）ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにコンパイルし得、これは、コードを「ファイナライズする」（ｆｉｎａｌｉｚｉｎｇ）と呼ばれることもある。少なくとも１つの実施例では、そうすることは、ファイナライズされたコードがターゲット・デバイス上で稼働することを許し得、これは、ソース・コードが最初にＰＴＸコードにコンパイルされたとき、存在していないことがある。代替的に、少なくとも１つの実施例では、デバイス・ソース・コードは、デバイス・カーネル・ドライバ３００６がランタイムにおいてＩＲコードをコンパイルすることを必要とすることなしに、オフラインでバイナリ・コードにコンパイルされ得る。
図３１は、少なくとも１つの実施例による、図３０のソフトウェア・スタック３０００のＣＵＤＡ実装形態を示す。少なくとも１つの実施例では、アプリケーション３１０１が起動され得るＣＵＤＡソフトウェア・スタック３１００は、ＣＵＤＡライブラリ３１０３と、ＣＵＤＡランタイム３１０５と、ＣＵＤＡドライバ３１０７と、デバイス・カーネル・ドライバ３１０８とを含む。少なくとも１つの実施例では、ＣＵＤＡソフトウェア・スタック３１００は、ハードウェア３１０９上で実行し、ハードウェア３１０９はＧＰＵを含み得、ＧＰＵは、ＣＵＤＡをサポートし、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。
少なくとも１つの実施例では、アプリケーション３１０１、ＣＵＤＡランタイム３１０５、及びデバイス・カーネル・ドライバ３１０８は、それぞれ、図３０と併せて上記で説明された、アプリケーション３００１、ランタイム３００５、及びデバイス・カーネル・ドライバ３００６と同様の機能性を実施し得る。少なくとも１つの実施例では、ＣＵＤＡドライバ３１０７は、ＣＵＤＡドライバＡＰＩ３１０６を実装するライブラリ（ｌｉｂｃｕｄａ．ｓｏ）を含む。少なくとも１つの実施例では、ＣＵＤＡランタイム・ライブラリ（ｃｕｄａｒｔ）によって実装されるＣＵＤＡランタイムＡＰＩ３１０４と同様に、ＣＵＤＡドライバＡＰＩ３１０６は、限定はしないが、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、同期、及び／又はグラフィックス相互運用性のための機能を公開し得る。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ３１０６は、ＣＵＤＡランタイムＡＰＩ３１０４が、暗黙的な初期化、（プロセスに類似する）コンテキスト管理、及び（動的にロードされたライブラリに類似する）モジュール管理を提供することによって、デバイス・コード管理を簡略化するという点で、ＣＵＤＡランタイムＡＰＩ３１０４とは異なる。少なくとも１つの実施例では、高レベルＣＵＤＡランタイムＡＰＩ３１０４とは対照的に、ＣＵＤＡドライバＡＰＩ３１０６は、特にコンテキスト及びモジュール・ローディングに関して、デバイスのよりきめ細かい制御を提供する低レベルＡＰＩである。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ３１０６は、ＣＵＤＡランタイムＡＰＩ３１０４によって公開されないコンテキスト管理のための機能を公開し得る。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ３１０６はまた、言語依存せず、たとえば、ＣＵＤＡランタイムＡＰＩ３１０４に加えて、ＯｐｅｎＣＬをサポートする。さらに、少なくとも１つの実施例では、ＣＵＤＡランタイム３１０５を含む開発ライブラリは、ユーザモードＣＵＤＡドライバ３１０７と（「ディスプレイ」ドライバと呼ばれることもある）カーネルモード・デバイス・ドライバ３１０８とを含むドライバ構成要素とは別個のものと見なされ得る。
少なくとも１つの実施例では、ＣＵＤＡライブラリ３１０３は、限定はしないが、数学ライブラリ、深層学習ライブラリ、並列アルゴリズム・ライブラリ、及び／又は信号／画像／ビデオ処理ライブラリを含み得、それらをアプリケーション３１０１などの並列コンピューティング・アプリケーションが利用し得る。少なくとも１つの実施例では、ＣＵＤＡライブラリ３１０３は、とりわけ、線形代数演算を実施するための基本線形代数サブプログラム（「ＢＬＡＳ」：Ｂａｓｉｃ Ｌｉｎｅａｒ Ａｌｇｅｂｒａ Ｓｕｂｐｒｏｇｒａｍｓ）の実装であるｃｕＢＬＡＳライブラリ、高速フーリエ変換（「ＦＦＴ」：ｆａｓｔ Ｆｏｕｒｉｅｒ ｔｒａｎｓｆｏｒｍ）を算出するためのｃｕＦＦＴライブラリ、及び乱数を生成するためのｃｕＲＡＮＤライブラリなど、数学ライブラリを含み得る。少なくとも１つの実施例では、ＣＵＤＡライブラリ３１０３は、とりわけ、深層ニューラル・ネットワークのためのプリミティブのｃｕＤＮＮライブラリ及び高性能深層学習推論のためのＴｅｎｓｏｒＲＴプラットフォームなど、深層学習ライブラリを含み得る。
図３２は、少なくとも１つの実施例による、図３０のソフトウェア・スタック３０００のＲＯＣｍ実装形態を示す。少なくとも１つの実施例では、アプリケーション３２０１が起動され得るＲＯＣｍソフトウェア・スタック３２００は、言語ランタイム３２０３と、システム・ランタイム３２０５と、サンク（ｔｈｕｎｋ）３２０７と、ＲＯＣｍカーネル・ドライバ３２０８とを含む。少なくとも１つの実施例では、ＲＯＣｍソフトウェア・スタック３２００は、ハードウェア３２０９上で実行し、ハードウェア３２０９はＧＰＵを含み得、ＧＰＵは、ＲＯＣｍをサポートし、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。
少なくとも１つの実施例では、アプリケーション３２０１は、図３０と併せて上記で説明されたアプリケーション３００１と同様の機能性を実施し得る。少なくとも１つの実施例では、さらに、言語ランタイム３２０３及びシステム・ランタイム３２０５は、図３０と併せて上記で説明されたランタイム３００５と同様の機能性を実施し得る。少なくとも１つの実施例では、言語ランタイム３２０３とシステム・ランタイム３２０５とは、システム・ランタイム３２０５が、ＲＯＣｒシステム・ランタイムＡＰＩ３２０４を実装し、異種システム・アーキテクチャ（「ＨＳＡ」：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｓｙｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ）ランタイムＡＰＩを利用する、言語依存しないランタイムであるという点で、異なる。少なくとも１つの実施例では、ＨＳＡランタイムＡＰＩは、とりわけ、メモリ管理、カーネルの設計されたディスパッチを介した実行制御、エラー対処、システム及びエージェント情報、並びにランタイム初期化及び停止（ｓｈｕｔｄｏｗｎ）のための機能を含む、ＡＭＤ ＧＰＵにアクセスし、それと対話するためのインターフェースを公開する、シン（ｔｈｉｎ）・ユーザモードＡＰＩである。少なくとも１つの実施例では、システム・ランタイム３２０５とは対照的に、言語ランタイム３２０３は、ＲＯＣｒシステム・ランタイムＡＰＩ３２０４の上に階層化された言語固有ランタイムＡＰＩ３２０２の実装である。少なくとも１つの実施例では、言語ランタイムＡＰＩは、限定はしないが、とりわけ、ポータビリティのための異種コンピュート・インターフェース（「ＨＩＰ」：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ ｃｏｍｐｕｔｅ Ｉｎｔｅｒｆａｃｅ ｆｏｒ Ｐｏｒｔａｂｉｌｉｔｙ）言語ランタイムＡＰＩ、異種コンピュート・コンパイラ（「ＨＣＣ」：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｃｏｍｐｕｔｅ Ｃｏｍｐｉｌｅｒ）言語ランタイムＡＰＩ、又はＯｐｅｎＣＬ ＡＰＩを含み得る。特にＨＩＰ言語は、機能的に同様のバージョンのＣＵＤＡ機構をもつＣ＋＋プログラミング言語の拡張であり、少なくとも１つの実施例では、ＨＩＰ言語ランタイムＡＰＩは、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、及び同期のための機能など、図３１と併せて上記で説明されたＣＵＤＡランタイムＡＰＩ３１０４の機能と同様である機能を含む。
少なくとも１つの実施例では、サンク（ＲＯＣｔ）３２０７は、基礎をなすＲＯＣｍドライバ３２０８と対話するために使用され得るインターフェース３２０６である。少なくとも１つの実施例では、ＲＯＣｍドライバ３２０８は、ＡＭＤＧＰＵドライバとＨＳＡカーネル・ドライバ（ａｍｄｋｆｄ）との組合せである、ＲＯＣｋドライバである。少なくとも１つの実施例では、ＡＭＤＧＰＵドライバは、図３０と併せて上記で説明されたデバイス・カーネル・ドライバ３００６と同様の機能性を実施する、ＡＭＤによって開発されたＧＰＵのためのデバイス・カーネル・ドライバである。少なくとも１つの実施例では、ＨＳＡカーネル・ドライバは、異なるタイプのプロセッサがハードウェア特徴を介してより効果的にシステム・リソースを共有することを許すドライバである。
少なくとも１つの実施例では、様々なライブラリ（図示せず）が、言語ランタイム３２０３より上にＲＯＣｍソフトウェア・スタック３２００中に含まれ、図３１と併せて上記で説明されたＣＵＤＡライブラリ３１０３に対する機能性の類似性を提供し得る。少なくとも１つの実施例では、様々なライブラリは、限定はしないが、とりわけ、ＣＵＤＡ ｃｕＢＬＡＳの機能と同様の機能を実装するｈｉｐＢＬＡＳライブラリ、ＣＵＤＡ ｃｕＦＦＴと同様であるＦＦＴを算出するためのｒｏｃＦＦＴライブラリなど、数学、深層学習、及び／又は他のライブラリを含み得る。
図３３は、少なくとも１つの実施例による、図３０のソフトウェア・スタック３０００のＯｐｅｎＣＬ実装形態を示す。少なくとも１つの実施例では、アプリケーション３３０１が起動され得るＯｐｅｎＣＬソフトウェア・スタック３３００は、ＯｐｅｎＣＬフレームワーク３３１０と、ＯｐｅｎＣＬランタイム３３０６と、ドライバ３３０７とを含む。少なくとも１つの実施例では、ＯｐｅｎＣＬソフトウェア・スタック３３００は、ベンダー固有でないハードウェア３１０９上で実行する。少なくとも１つの実施例では、ＯｐｅｎＣＬは、異なるベンダーによって開発されたデバイスによってサポートされるので、そのようなベンダーからのハードウェアと相互動作するために、特定のＯｐｅｎＣＬドライバが必要とされ得る。
少なくとも１つの実施例では、アプリケーション３３０１、ＯｐｅｎＣＬランタイム３３０６、デバイス・カーネル・ドライバ３３０７、及びハードウェア３３０８は、それぞれ、図３０と併せて上記で説明された、アプリケーション３００１、ランタイム３００５、デバイス・カーネル・ドライバ３００６、及びハードウェア３００７と同様の機能性を実施し得る。少なくとも１つの実施例では、アプリケーション３３０１は、デバイス上で実行されるべきであるコードをもつＯｐｅｎＣＬカーネル３３０２をさらに含む。
少なくとも１つの実施例では、ＯｐｅｎＣＬは、ホストに接続されたデバイスをホストが制御することを可能にする「プラットフォーム」を定義する。少なくとも１つの実施例では、ＯｐｅｎＣＬフレームワークは、プラットフォームＡＰＩ３３０３及びランタイムＡＰＩ３３０５として示されている、プラットフォーム層ＡＰＩ及びランタイムＡＰＩを提供する。少なくとも１つの実施例では、ランタイムＡＰＩ３３０５は、デバイス上でのカーネルの実行を管理するためにコンテキストを使用する。少なくとも１つの実施例では、各識別されたデバイスは、それぞれのコンテキストに関連し得、ランタイムＡＰＩ３３０５は、それぞれのコンテキストを使用して、そのデバイスのために、とりわけ、コマンド・キュー、プログラム・オブジェクト、及びカーネル・オブジェクトを管理し、メモリ・オブジェクトを共有し得る。少なくとも１つの実施例では、プラットフォームＡＰＩ３３０３は、とりわけ、デバイスを選択及び初期化し、コマンド・キューを介してデバイスにワークをサブミットし、デバイスとの間でのデータ転送を可能にするために、デバイス・コンテキストが使用されることを許す機能を公開する。少なくとも１つの実施例では、さらに、ＯｐｅｎＣＬフレームワークは、とりわけ、数学関数とリレーショナル関数と画像処理関数とを含む、様々な組み込み関数（図示せず）を提供する。
少なくとも１つの実施例では、コンパイラ３３０４も、ＯｐｅｎＣＬフレームワーク３３１０中に含まれる。少なくとも１つの実施例では、ソース・コードは、アプリケーションを実行するより前にオフラインでコンパイルされるか、又はアプリケーションの実行中にオンラインでコンパイルされ得る。ＣＵＤＡ及びＲＯＣｍとは対照的に、少なくとも１つの実施例におけるＯｐｅｎＣＬアプリケーションは、コンパイラ３３０４によってオンラインでコンパイルされ得、コンパイラ３３０４は、標準ポータブル中間表現（「ＳＰＩＲ－Ｖ」：Ｓｔａｎｄａｒｄ Ｐｏｒｔａｂｌｅ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）コードなど、ソース・コード及び／又はＩＲコードをバイナリ・コードにコンパイルするために使用され得る、任意の数のコンパイラを表すために含まれる。代替的に、少なくとも１つの実施例では、ＯｐｅｎＣＬアプリケーションは、そのようなアプリケーションの実行より前に、オフラインでコンパイルされ得る。
図３４は、少なくとも１つの実施例による、プログラミング・プラットフォームによってサポートされるソフトウェアを示す。少なくとも１つの実施例では、プログラミング・プラットフォーム３４０４は、アプリケーション３４００が依拠し得る、様々なプログラミング・モデル３４０３、ミドルウェア及び／又はライブラリ３４０２、並びにフレームワーク３４０１をサポートするように構成される。少なくとも１つの実施例では、アプリケーション３４００は、たとえば、ＭＸＮｅｔ、ＰｙＴｏｒｃｈ、又はＴｅｎｓｏｒＦｌｏｗなど、深層学習フレームワークを使用して実装される、ＡＩ／ＭＬアプリケーションであり得、これは、基礎をなすハードウェア上で加速コンピューティングを提供するために、ｃｕＤＮＮ、ＮＶＩＤＩＡ集合通信ライブラリ（「ＮＣＣＬ」：ＮＶＩＤＩＡ Ｃｏｌｌｅｃｔｉｖｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｌｉｂｒａｒｙ）、及び／又はＮＶＩＤＡディベロッパー・データ・ローディング・ライブラリ（「ＤＡＬＩ（登録商標）」：ＮＶＩＤＡ Ｄｅｖｅｌｏｐｅｒ Ｄａｔａ Ｌｏａｄｉｎｇ Ｌｉｂｒａｒｙ）ＣＵＤＡライブラリなど、ライブラリに依拠し得る。
少なくとも１つの実施例では、プログラミング・プラットフォーム３４０４は、それぞれ、図３１、図３２、及び図３３と併せて上記で説明された、ＣＵＤＡ、ＲＯＣｍ、又はＯｐｅｎＣＬプラットフォームのうちの１つであり得る。少なくとも１つの実施例では、プログラミング・プラットフォーム３４０４は、アルゴリズム及びデータ構造の表現を許す基礎をなすコンピューティング・システムの抽象化である、複数のプログラミング・モデル３４０３をサポートする。少なくとも１つの実施例では、プログラミング・モデル３４０３は、性能を改善するために、基礎をなすハードウェアの特徴を公開し得る。少なくとも１つの実施例では、プログラミング・モデル３４０３は、限定はしないが、ＣＵＤＡ、ＨＩＰ、ＯｐｅｎＣＬ、Ｃ＋＋加速超並列処理（「Ｃ＋＋ＡＭＰ」：Ｃ＋＋ Ａｃｃｅｌｅｒａｔｅｄ Ｍａｓｓｉｖｅ Ｐａｒａｌｌｅｌｉｓｍ）、オープン・マルチプロセシング（「ＯｐｅｎＭＰ」：Ｏｐｅｎ Ｍｕｌｔｉ－Ｐｒｏｃｅｓｓｉｎｇ）、オープン・アクセラレータ（「ＯｐｅｎＡＣＣ」：Ｏｐｅｎ Ａｃｃｅｌｅｒａｔｏｒｓ）、及び／又はＶｕｌｃａｎコンピュート（Ｖｕｌｃａｎ Ｃｏｍｐｕｔｅ）を含み得る。
少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア３４０２は、プログラミング・モデル３４０４の抽象化の実装を提供する。少なくとも１つの実施例では、そのようなライブラリは、コンピュータ・プログラムによって使用され、ソフトウェア開発中に活用され得る、データ及びプログラミング・コードを含む。少なくとも１つの実施例では、そのようなミドルウェアは、プログラミング・プラットフォーム３４０４から利用可能なソフトウェア以外にアプリケーションにサービスを提供するソフトウェアを含む。少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア３４０２は、限定はしないが、ｃｕＢＬＡＳ、ｃｕＦＦＴ、ｃｕＲＡＮＤ、及び他のＣＵＤＡライブラリ、又は、ｒｏｃＢＬＡＳ、ｒｏｃＦＦＴ、ｒｏｃＲＡＮＤ、及び他のＲＯＣｍライブラリを含み得る。さらに、少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア３４０２は、ＧＰＵのための通信ルーチンを提供するＮＣＣＬ及びＲＯＣｍ通信集合ライブラリ（「ＲＣＣＬ」：ＲＯＣｍ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｏｌｌｅｃｔｉｖｅｓ Ｌｉｂｒａｒｙ）のライブラリ、深層学習加速のためのＭＩＯｐｅｎライブラリ、並びに／又は、線形代数、行列及びベクトル演算、幾何学的変換、数値ソルバー、及び関係するアルゴリズムのための固有（Ｅｉｇｅｎ）ライブラリを含み得る。
少なくとも１つの実施例では、アプリケーション・フレームワーク３４０１は、ライブラリ及び／又はミドルウェア３４０２に依存する。少なくとも１つの実施例では、アプリケーション・フレームワーク３４０１の各々は、アプリケーション・ソフトウェアの標準構造を実装するために使用されるソフトウェア・フレームワークである。少なくとも１つの実施例では、上記で説明されたＡＩ／ＭＬ実例に戻ると、ＡＩ／ＭＬアプリケーションは、Ｃａｆｆｅ、Ｃａｆｆｅ２、ＴｅｎｓｏｒＦｌｏｗ、Ｋｅｒａｓ、ＰｙＴｏｒｃｈ、又はＭｘＮｅｔ深層学習フレームワークなど、フレームワークを使用して実装され得る。
図３５は、少なくとも１つの実施例による、図３０～図３３のプログラミング・プラットフォームのうちの１つの上で実行するためのコードをコンパイルすることを示す。少なくとも１つの実施例では、コンパイラ３５０１は、ホスト・コード並びにデバイス・コードの両方を含むソース・コード３５００を受信する。少なくとも１つの実施例では、コンパイラ３５０１は、ソース・コード３５００を、ホスト上での実行のためのホスト実行可能コード３５０２及びデバイス上での実行のためのデバイス実行可能コード３５０３にコンバートするように構成される。少なくとも１つの実施例では、ソース・コード３５００は、アプリケーションの実行より前にオフラインでコンパイルされるか、又はアプリケーションの実行中にオンラインでコンパイルされるかのいずれかであり得る。
少なくとも１つの実施例では、ソース・コード３５００は、Ｃ＋＋、Ｃ、Ｆｏｒｔｒａｎなど、コンパイラ３５０１によってサポートされる任意のプログラミング言語のコードを含み得る。少なくとも１つの実施例では、ソース・コード３５００は、ホスト・コードとデバイス・コードとの混合物を有する単一ソース・ファイル中に含まれ得、その中にデバイス・コードのロケーションが示されている。少なくとも１つの実施例では、単一ソース・ファイルは、ＣＵＤＡコードを含む．ｃｕファイル、又はＨＩＰコードを含む．ｈｉｐ．ｃｐｐファイルであり得る。代替的に、少なくとも１つの実施例では、ソース・コード３５００は、その中でホスト・コードとデバイス・コードとが分離される単一ソース・ファイルではなく、複数のソース・コード・ファイルを含み得る。
少なくとも１つの実施例では、コンパイラ３５０１は、ソース・コード３５００を、ホスト上での実行のためのホスト実行可能コード３５０２及びデバイス上での実行のためのデバイス実行可能コード３５０３にコンパイルするように構成される。少なくとも１つの実施例では、コンパイラ３５０１は、ソース・コード３５００を抽象システム・ツリー（ＡＳＴ：ａｂｓｔｒａｃｔ ｓｙｓｔｅｍ ｔｒｅｅ）に構文解析することと、最適化を実施することと、実行可能コードを生成することとを含む、動作を実施する。ソース・コード３５００が単一ソース・ファイルを含む、少なくとも１つの実施例では、コンパイラ３５０１は、図３６に関して以下でより詳細に説明されるように、そのような単一ソース・ファイル中でデバイス・コードをホスト・コードから分離し、デバイス・コード及びホスト・コードを、それぞれ、デバイス実行可能コード３５０３及びホスト実行可能コード３５０２にコンパイルし、デバイス実行可能コード３５０３とホスト実行可能コード３５０２とを単一のファイルにおいて互いにリンクし得る。
少なくとも１つの実施例では、ホスト実行可能コード３５０２及びデバイス実行可能コード３５０３は、バイナリ・コード及び／又はＩＲコードなど、任意の好適なフォーマットのものであり得る。少なくとも１つの実施例では、ＣＵＤＡの場合、ホスト実行可能コード３５０２は、ネイティブ・オブジェクト・コードを含み得、デバイス実行可能コード３５０３は、ＰＴＸ中間表現のコードを含み得る。少なくとも１つの実施例では、ＲＯＣｍの場合、ホスト実行可能コード３５０２とデバイス実行可能コード３５０３の両方は、ターゲット・バイナリ・コードを含み得る。
図３６は、少なくとも１つの実施例による、図３０～図３３のプログラミング・プラットフォームのうちの１つの上で実行するためのコードをコンパイルすることのより詳細な図である。少なくとも１つの実施例では、コンパイラ３６０１は、ソース・コード３６００を受信し、ソース・コード３６００をコンパイルし、実行可能ファイル３６１０を出力するように構成される。少なくとも１つの実施例では、ソース・コード３６００は、ホスト・コードとデバイス・コードの両方を含む、．ｃｕファイル、．ｈｉｐ．ｃｐｐファイル、又は別のフォーマットのファイルなど、単一ソース・ファイルである。少なくとも１つの実施例では、コンパイラ３６０１は、限定はしないが、．ｃｕファイル中のＣＵＤＡコードをコンパイルするためのＮＶＩＤＩＡ ＣＵＤＡコンパイラ（「ＮＶＣＣ」：ＮＶＩＤＩＡ ＣＵＤＡ ｃｏｍｐｉｌｅｒ）、又は．ｈｉｐ．ｃｐｐファイル中のＨＩＰコードをコンパイルするためのＨＣＣコンパイラであり得る。
少なくとも１つの実施例では、コンパイラ３６０１は、コンパイラ・フロント・エンド３６０２と、ホスト・コンパイラ３６０５と、デバイス・コンパイラ３６０６と、リンカ３６０９とを含む。少なくとも１つの実施例では、コンパイラ・フロント・エンド３６０２は、ソース・コード３６００中でデバイス・コード３６０４をホスト・コード３６０３から分離するように構成される。少なくとも１つの実施例では、デバイス・コード３６０４は、デバイス・コンパイラ３６０６によってデバイス実行可能コード３６０８にコンパイルされ、デバイス実行可能コード３６０８は、説明されたように、バイナリ・コード又はＩＲコードを含み得る。少なくとも１つの実施例では、別個に、ホスト・コード３６０３は、ホスト・コンパイラ３６０５によってホスト実行可能コード３６０７にコンパイルされる。少なくとも１つの実施例では、ＮＶＣＣの場合、ホスト・コンパイラ３６０５は、限定はしないが、ネイティブ・オブジェクト・コードを出力する汎用Ｃ／Ｃ＋＋コンパイラであり得るが、デバイス・コンパイラ３６０６は、限定はしないが、ＬＬＶＭコンパイラ・インフラストラクチャをフォークし、ＰＴＸコード又はバイナリ・コードを出力する、低レベル仮想機械（「ＬＬＶＭ」：Ｌｏｗ Ｌｅｖｅｌ Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）ベースのコンパイラであり得る。少なくとも１つの実施例では、ＨＣＣの場合、ホスト・コンパイラ３６０５とデバイス・コンパイラ３６０６の両方は、限定はしないが、ターゲット・バイナリ・コードを出力するＬＬＶＭベースのコンパイラであり得る。
少なくとも１つの実施例では、ソース・コード３６００をホスト実行可能コード３６０７及びデバイス実行可能コード３６０８にコンパイルした後に、リンカ３６０９は、ホスト実行可能コード３６０７とデバイス実行可能コード３６０８とを実行可能ファイル３６１０において互いにリンクする。少なくとも１つの実施例では、ホストのためのネイティブ・オブジェクト・コードと、デバイスのためのＰＴＸ又はバイナリ・コードとは、オブジェクト・コードを記憶するために使用されるコンテナ・フォーマットである、実行可能及びリンク可能フォーマット（「ＥＬＦ」：Ｅｘｅｃｕｔａｂｌｅ ａｎｄ Ｌｉｎｋａｂｌｅ Ｆｏｒｍａｔ）ファイルにおいて互いにリンクされ得る。
図３７は、少なくとも１つの実施例による、ソース・コードをコンパイルするより前にソース・コードをトランスレートすることを示す。少なくとも１つの実施例では、ソース・コード３７００は、トランスレーション・ツール３７０１を通して渡され、トランスレーション・ツール３７０１は、ソース・コード３７００を、トランスレートされたソース・コード３７０２にトランスレートする。少なくとも１つの実施例では、コンパイラ３７０３は、図３５と併せて上記で説明されたように、ホスト実行可能コード３５０２及びデバイス実行可能３５０３へのコンパイラ３５０１によるソース・コード３５００のコンパイルと同様であるプロセスにおいて、トランスレートされたソース・コード３７０２をホスト実行可能コード３７０４及びデバイス実行可能コード３７０５にコンパイルするために使用される。
少なくとも１つの実施例では、トランスレーション・ツール３７０１によって実施されるトランスレーションは、稼働することが最初に意図された環境とは異なる環境における実行のためにソース３７００を移植するために使用される。少なくとも１つの実施例では、トランスレーション・ツール３７０１は、限定はしないが、ＣＵＤＡプラットフォームを対象とするＣＵＤＡコードを、ＲＯＣｍプラットフォーム上でコンパイル及び実行され得るＨＩＰコードに「ｈｉｐｉｆｙ」するために使用される、ＨＩＰトランスレータを含み得る。少なくとも１つの実施例では、ソース・コード３７００のトランスレーションは、図３８Ａ～図３９と併せて以下でより詳細に説明されるように、ソース・コード３７００を構文解析することと、あるプログラミング・モデル（たとえば、ＣＵＤＡ）によって提供される（１つ又は複数の）ＡＰＩへのコールを、別のプログラミング・モデル（たとえば、ＨＩＰ）によって提供される（１つ又は複数の）ＡＰＩへの対応するコールにコンバートすることとを含み得る。少なくとも１つの実施例では、ＣＵＤＡコードをｈｉｐｉｆｙすることの実例に戻ると、ＣＵＤＡランタイムＡＰＩ、ＣＵＤＡドライバＡＰＩ、及び／又はＣＵＤＡライブラリへのコールは、対応するＨＩＰ ＡＰＩコールにコンバートされ得る。少なくとも１つの実施例では、トランスレーション・ツール３７０１によって実施される自動トランスレーションは、時々、不完全であり、ソース・コード３７００を完全に移植するために追加の手動の労力を必要とし得る。
汎用コンピューティングのためのＧＰＵを構成すること
以下の図は、限定はしないが、少なくとも１つの実施例による、コンピュート・ソース・コードをコンパイル及び実行するための例示的なアーキテクチャを記載する。
図３８Ａは、少なくとも１つの実施例による、異なるタイプの処理ユニットを使用してＣＵＤＡソース・コード３８１０をコンパイル及び実行するように構成されたシステム３８Ａ００を示す。少なくとも１つの実施例では、システム３８Ａ００は、限定はしないが、ＣＵＤＡソース・コード３８１０と、ＣＵＤＡコンパイラ３８５０と、ホスト実行可能コード３８７０（１）と、ホスト実行可能コード３８７０（２）と、ＣＵＤＡデバイス実行可能コード３８８４と、ＣＰＵ３８９０と、ＣＵＤＡ対応ＧＰＵ３８９４と、ＧＰＵ３８９２と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０と、ＨＩＰソース・コード３８３０と、ＨＩＰコンパイラ・ドライバ３８４０と、ＨＣＣ３８６０と、ＨＣＣデバイス実行可能コード３８８２とを含む。
少なくとも１つの実施例では、ＣＵＤＡソース・コード３８１０は、ＣＵＤＡプログラミング言語の人間が読み取れるコードの集合である。少なくとも１つの実施例では、ＣＵＤＡコードは、ＣＵＤＡプログラミング言語の人間が読み取れるコードである。少なくとも１つの実施例では、ＣＵＤＡプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、デバイス・コードは、コンパイルの後にデバイス上で並列に実行可能であるソース・コードである。少なくとも１つの実施例では、デバイスは、ＣＵＤＡ対応ＧＰＵ３８９０、ＧＰＵ３８１９２、又は別のＧＰＧＰＵなど、並列命令処理のために最適化されるプロセッサであり得る。少なくとも１つの実施例では、ホスト・コードは、コンパイルの後にホスト上で実行可能であるソース・コードである。少なくとも１つの実施例では、ホストは、ＣＰＵ３８９０など、連続命令処理のために最適化されるプロセッサである。
少なくとも１つの実施例では、ＣＵＤＡソース・コード３８１０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３８１２と、（ゼロを含む）任意の数のデバイス機能３８１４と、（ゼロを含む）任意の数のホスト機能３８１６と、（ゼロを含む）任意の数のホスト／デバイス機能３８１８とを含む。少なくとも１つの実施例では、グローバル機能３８１２と、デバイス機能３８１４と、ホスト機能３８１６と、ホスト／デバイス機能３８１８とは、ＣＵＤＡソース・コード３８１０中で混合され得る。少なくとも１つの実施例では、グローバル機能３８１２の各々は、デバイス上で実行可能であり、ホストからコール可能である。少なくとも１つの実施例では、グローバル機能３８１２のうちの１つ又は複数は、したがって、デバイスへのエントリ・ポイントとして働き得る。少なくとも１つの実施例では、グローバル機能３８１２の各々はカーネルである。少なくとも１つの実施例では、及び動的並列処理として知られる技法では、グローバル機能３８１２のうちの１つ又は複数は、カーネルを定義し、カーネルは、デバイス上で実行可能であり、そのようなデバイスからコール可能である。少なくとも１つの実施例では、カーネルは、実行中にデバイス上のＮ（ここで、Ｎは任意の正の整数である）個の異なるスレッドによって並列にＮ回実行される。
少なくとも１つの実施例では、デバイス機能３８１４の各々は、デバイス上で実行され、そのようなデバイスからのみコール可能である。少なくとも１つの実施例では、ホスト機能３８１６の各々は、ホスト上で実行され、そのようなホストからのみコール可能である。少なくとも１つの実施例では、ホスト／デバイス機能３８１６の各々は、ホスト上で実行可能であり、そのようなホストからのみコール可能であるホスト・バージョンの機能と、デバイス上で実行可能であり、そのようなデバイスからのみコール可能であるデバイス・バージョンの機能の両方を定義する。
少なくとも１つの実施例では、ＣＵＤＡソース・コード３８１０は、限定はしないが、ＣＵＤＡランタイムＡＰＩ３８０２を介して定義される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＣＵＤＡランタイムＡＰＩ３８０２は、限定はしないが、デバイス・メモリを割り振り、割振り解除し、ホスト・メモリとデバイス・メモリとの間でデータを転送し、複数のデバイスをもつシステムを管理するなどのためにホスト上で実行する、任意の数の機能を含み得る。少なくとも１つの実施例では、ＣＵＤＡソース・コード３８１０は、任意の数の他のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＣＵＤＡ ＡＰＩは、ＣＵＤＡコードによる使用のために設計される任意のＡＰＩであり得る。少なくとも１つの実施例では、ＣＵＤＡ ＡＰＩは、限定はしないが、ＣＵＤＡランタイムＡＰＩ３８０２、ＣＵＤＡドライバＡＰＩ、任意の数のＣＵＤＡライブラリのためのＡＰＩなどを含む。少なくとも１つの実施例では、及びＣＵＤＡランタイムＡＰＩ３８０２に対して、ＣＵＤＡドライバＡＰＩは、より低いレベルのＡＰＩであるが、デバイスのよりきめ細かい制御を提供する。少なくとも１つの実施例では、ＣＵＤＡライブラリの実例は、限定はしないが、ｃｕＢＬＡＳ、ｃｕＦＦＴ、ｃｕＲＡＮＤ、ｃｕＤＮＮなどを含む。
少なくとも１つの実施例では、ＣＵＤＡコンパイラ３８５０は、ホスト実行可能コード３８７０（１）及びＣＵＤＡデバイス実行可能コード３８８４を生成するために、入力ＣＵＤＡコード（たとえば、ＣＵＤＡソース・コード３８１０）をコンパイルする。少なくとも１つの実施例では、ＣＵＤＡコンパイラ３８５０はＮＶＣＣである。少なくとも１つの実施例では、ホスト実行可能コード３８７０（１）は、ＣＰＵ３８９０上で実行可能である、入力ソース・コード中に含まれるホスト・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＣＰＵ３８９０は、連続命令処理のために最適化される任意のプロセッサであり得る。
少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３８８４は、ＣＵＤＡ対応ＧＰＵ３８９４上で実行可能である、入力ソース・コード中に含まれるデバイス・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３８８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３８８４は、限定はしないが、ＰＴＸコードなどのＩＲコードを含み、これは、デバイス・ドライバによって、特定のターゲット・デバイス（たとえば、ＣＵＤＡ対応ＧＰＵ３８９４）のためのバイナリ・コードに、ランタイムにおいてさらにコンパイルされる。少なくとも１つの実施例では、ＣＵＤＡ対応ＧＰＵ３８９４は、並列命令処理のために最適化され、ＣＵＤＡをサポートする、任意のプロセッサであり得る。少なくとも１つの実施例では、ＣＵＤＡ対応ＧＰＵ３８９４は、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。
少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡソース・コード３８１０を機能的に同様のＨＩＰソース・コード３８３０にトランスレートするように構成される。少なくとも１つの実施例では、ＨＩＰソース・コード３８３０は、ＨＩＰプログラミング言語の人間が読み取れるコードの集合である。少なくとも１つの実施例では、ＨＩＰコードは、ＨＩＰプログラミング言語の人間が読み取れるコードである。少なくとも１つの実施例では、ＨＩＰプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための、機能的に同様のバージョンのＣＵＤＡ機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、ＨＩＰプログラミング言語は、ＣＵＤＡプログラミング言語の機能性のサブセットを含み得る。少なくとも１つの実施例では、たとえば、ＨＩＰプログラミング言語は、限定はしないが、グローバル機能３８１２を定義するための（１つ又は複数の）機構を含むが、そのようなＨＩＰプログラミング言語は、動的並列処理のサポートがないことがあり、したがって、ＨＩＰコードにおいて定義されたグローバル機能３８１２は、ホストからのみコール可能であり得る。
少なくとも１つの実施例では、ＨＩＰソース・コード３８３０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３８１２と、（ゼロを含む）任意の数のデバイス機能３８１４と、（ゼロを含む）任意の数のホスト機能３８１６と、（ゼロを含む）任意の数のホスト／デバイス機能３８１８とを含む。少なくとも１つの実施例では、ＨＩＰソース・コード３８３０は、ＨＩＰランタイムＡＰＩ３８３２において指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＨＩＰランタイムＡＰＩ３８３２は、限定はしないが、ＣＵＤＡランタイムＡＰＩ３８０２中に含まれる機能のサブセットの機能的に同様のバージョンを含む。少なくとも１つの実施例では、ＨＩＰソース・コード３８３０は、任意の数の他のＨＩＰ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＨＩＰ ＡＰＩは、ＨＩＰコード及び／又はＲＯＣｍによる使用のために設計される任意のＡＰＩであり得る。少なくとも１つの実施例では、ＨＩＰ ＡＰＩは、限定はしないが、ＨＩＰランタイムＡＰＩ３８３２、ＨＩＰドライバＡＰＩ、任意の数のＨＩＰライブラリのためのＡＰＩ、任意の数のＲＯＣｍライブラリのためのＡＰＩなどを含む。
少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡコード中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ＣＵＤＡコード中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。少なくとも１つの実施例では、ＣＵＤＡコールは、ＣＵＤＡ ＡＰＩにおいて指定された機能へのコールであり、ＨＩＰコールは、ＨＩＰ ＡＰＩにおいて指定された機能へのコールである。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡランタイムＡＰＩ３８０２において指定された機能への任意の数のコールを、ＨＩＰランタイムＡＰＩ３８３２において指定された機能への任意の数のコールにコンバートする。
少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、テキスト・ベースのトランスレーション・プロセスを実行するｈｉｐｉｆｙ－Ｐｅｒｌとして知られるツールである。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ｈｉｐｉｆｙ－ｃｌａｎｇとして知られるツールであり、これは、ｈｉｐｉｆｙ－Ｐｅｒｌに対して、ｃｌａｎｇ（コンパイラ・フロント・エンド）を使用してＣＵＤＡコードを構文解析することと、次いで、得られたシンボルをトランスレートすることとを伴う、より複雑でよりロバストなトランスレーション・プロセスを実行する。少なくとも１つの実施例では、ＣＵＤＡコードをＨＩＰコードに適切にコンバートすることは、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０によって実施される修正に加えて、修正（たとえば、手動の編集）を必要とし得る。
少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３８４０は、ターゲット・デバイス３８４６を決定し、次いで、ターゲット・デバイス３８４６と互換性があるコンパイラを、ＨＩＰソース・コード３８３０をコンパイルするように構成する、フロント・エンドである。少なくとも１つの実施例では、ターゲット・デバイス３８４６は、並列命令処理のために最適化されるプロセッサである。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３８４０は、任意の技術的に実現可能な様式でターゲット・デバイス３８４６を決定し得る。
少なくとも１つの実施例では、ターゲット・デバイス３８４６が、ＣＵＤＡ（たとえば、ＣＵＤＡ対応ＧＰＵ３８９４）と互換性がある場合、ＨＩＰコンパイラ・ドライバ３８４０は、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３８４２を生成する。少なくとも１つの実施例では、及び図３８Ｂと併せてより詳細に説明されるように、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３８４２は、限定はしないが、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ及びＣＵＤＡランタイム・ライブラリを使用してＨＩＰソース・コード３８３０をコンパイルするようにＣＵＤＡコンパイラ３８５０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＮＶＣＣコンパイル・コマンド３８４２に応答して、ＣＵＤＡコンパイラ３８５０は、ホスト実行可能コード３８７０（１）及びＣＵＤＡデバイス実行可能コード３８８４を生成する。
少なくとも１つの実施例では、ターゲット・デバイス３８４６が、ＣＵＤＡと互換性がない場合、ＨＩＰコンパイラ・ドライバ３８４０は、ＨＩＰ／ＨＣＣコンパイル・コマンド３８４４を生成する。少なくとも１つの実施例では、及び図３８Ｃと併せてより詳細に説明されるように、ＨＩＰ／ＨＣＣコンパイル・コマンド３８４４は、限定はしないが、ＨＣＣヘッダ及びＨＩＰ／ＨＣＣランタイム・ライブラリを使用してＨＩＰソース・コード３８３０をコンパイルするようにＨＣＣ３８６０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＨＣＣコンパイル・コマンド３８４４に応答して、ＨＣＣ３８６０は、ホスト実行可能コード３８７０（２）及びＨＣＣデバイス実行可能コード３８８２を生成する。少なくとも１つの実施例では、ＨＣＣデバイス実行可能コード３８８２は、ＧＰＵ３８９２上で実行可能である、ＨＩＰソース・コード３８３０中に含まれるデバイス・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＧＰＵ３８９２は、並列命令処理のために最適化され、ＣＵＤＡと互換性がなく、ＨＣＣと互換性がある、任意のプロセッサであり得る。少なくとも１つの実施例では、ＧＰＵ３８９２は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＧＰＵ３８９２は、ＣＵＤＡ非対応ＧＰＵ３８９２である。
単に説明目的のために、ＣＰＵ３８９０及び異なるデバイス上での実行のためにＣＵＤＡソース・コード３８１０をコンパイルするために少なくとも１つの実施例において実装され得る３つの異なるフローが、図３８Ａに図示されている。少なくとも１つの実施例では、直接的ＣＵＤＡフローが、ＣＵＤＡソース・コード３８１０をＨＩＰソース・コード３８３０にトランスレートすることなしに、ＣＰＵ３８９０及びＣＵＤＡ対応ＧＰＵ３８９４上での実行のためにＣＵＤＡソース・コード３８１０をコンパイルする。少なくとも１つの実施例では、間接的ＣＵＤＡフローが、ＣＵＤＡソース・コード３８１０をＨＩＰソース・コード３８３０にトランスレートし、次いで、ＣＰＵ３８９０及びＣＵＤＡ対応ＧＰＵ３８９４上での実行のためにＨＩＰソース・コード３８３０をコンパイルする。少なくとも１つの実施例では、ＣＵＤＡ／ＨＣＣフローが、ＣＵＤＡソース・コード３８１０をＨＩＰソース・コード３８３０にトランスレートし、次いで、ＣＰＵ３８９０及びＧＰＵ３８９２上での実行のためにＨＩＰソース・コード３８３０をコンパイルする。
少なくとも１つの実施例において実装され得る直接的ＣＵＤＡフローは、破線及びＡ１～Ａ３とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＡ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡコンパイラ３８５０は、ＣＵＤＡソース・コード３８１０と、ＣＵＤＡソース・コード３８１０をコンパイルするようにＣＵＤＡコンパイラ３８５０を構成するＣＵＤＡコンパイル・コマンド３８４８とを受信する。少なくとも１つの実施例では、直接的ＣＵＤＡフローにおいて使用されるＣＵＤＡソース・コード３８１０は、Ｃ＋＋以外のプログラミング言語（たとえば、Ｃ、Ｆｏｒｔｒａｎ、Ｐｙｔｈｏｎ、Ｊａｖａなど）に基づくＣＵＤＡプログラミング言語で書かれる。少なくとも１つの実施例では、及びＣＵＤＡコンパイル・コマンド３８４８に応答して、ＣＵＤＡコンパイラ３８５０は、ホスト実行可能コード３８７０（１）及びＣＵＤＡデバイス実行可能コード３８８４を生成する（Ａ２とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＡ３とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３８７０（１）及びＣＵＤＡデバイス実行可能コード３８８４は、それぞれ、ＣＰＵ３８９０及びＣＵＤＡ対応ＧＰＵ３８９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３８８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３８８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。
少なくとも１つの実施例において実装され得る間接的ＣＵＤＡフローは、点線及びＢ１～Ｂ６とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＢ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡソース・コード３８１０を受信する。少なくとも１つの実施例では、及びＢ２とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡソース・コード３８１０をＨＩＰソース・コード３８３０にトランスレートする。少なくとも１つの実施例では、及びＢ３とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３８４０は、ＨＩＰソース・コード３８３０を受信し、ターゲット・デバイス３８４６がＣＵＤＡ対応であると決定する。
少なくとも１つの実施例では、及びＢ４とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３８４０は、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３８４２を生成し、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３８４２とＨＩＰソース・コード３８３０の両方をＣＵＤＡコンパイラ３８５０に送信する。少なくとも１つの実施例では、及び図３８Ｂと併せてより詳細に説明されるように、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３８４２は、限定はしないが、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ及びＣＵＤＡランタイム・ライブラリを使用してＨＩＰソース・コード３８３０をコンパイルするようにＣＵＤＡコンパイラ３８５０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＮＶＣＣコンパイル・コマンド３８４２に応答して、ＣＵＤＡコンパイラ３８５０は、ホスト実行可能コード３８７０（１）及びＣＵＤＡデバイス実行可能コード３８８４を生成する（Ｂ５とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＢ６とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３８７０（１）及びＣＵＤＡデバイス実行可能コード３８８４は、それぞれ、ＣＰＵ３８９０及びＣＵＤＡ対応ＧＰＵ３８９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３８８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３８８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。
少なくとも１つの実施例において実装され得るＣＵＤＡ／ＨＣＣフローは、実線及びＣ１～Ｃ６とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＣ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡソース・コード３８１０を受信する。少なくとも１つの実施例では、及びＣ２とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡソース・コード３８１０をＨＩＰソース・コード３８３０にトランスレートする。少なくとも１つの実施例では、及びＣ３とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３８４０は、ＨＩＰソース・コード３８３０を受信し、ターゲット・デバイス３８４６がＣＵＤＡ対応でないと決定する。
少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３８４０は、ＨＩＰ／ＨＣＣコンパイル・コマンド３８４４を生成し、ＨＩＰ／ＨＣＣコンパイル・コマンド３８４４とＨＩＰソース・コード３８３０の両方をＨＣＣ３８６０に送信する（Ｃ４とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及び図３８Ｃと併せてより詳細に説明されるように、ＨＩＰ／ＨＣＣコンパイル・コマンド３８４４は、限定はしないが、ＨＣＣヘッダ及びＨＩＰ／ＨＣＣランタイム・ライブラリを使用してＨＩＰソース・コード３８３０をコンパイルするようにＨＣＣ３８６０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＨＣＣコンパイル・コマンド３８４４に応答して、ＨＣＣ３８６０は、ホスト実行可能コード３８７０（２）及びＨＣＣデバイス実行可能コード３８８２を生成する（Ｃ５とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＣ６とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３８７０（２）及びＨＣＣデバイス実行可能コード３８８２は、それぞれ、ＣＰＵ３８９０及びＧＰＵ３８９２上で実行され得る。
少なくとも１つの実施例では、ＣＵＤＡソース・コード３８１０がＨＩＰソース・コード３８３０にトランスレートされた後に、ＨＩＰコンパイラ・ドライバ３８４０は、その後、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０を再実行することなしに、ＣＵＤＡ対応ＧＰＵ３８９４又はＧＰＵ３８９２のいずれかのための実行可能コードを生成するために使用され得る。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡソース・コード３８１０をＨＩＰソース・コード３８３０にトランスレートし、ＨＩＰソース・コード３８３０は、次いで、メモリに記憶される。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３８４０は、次いで、ＨＩＰソース・コード３８３０に基づいてホスト実行可能コード３８７０（２）及びＨＣＣデバイス実行可能コード３８８２を生成するようにＨＣＣ３８６０を構成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３８４０は、その後、記憶されたＨＩＰソース・コード３８３０に基づいてホスト実行可能コード３８７０（１）及びＣＵＤＡデバイス実行可能コード３８８４を生成するようにＣＵＤＡコンパイラ３８５０を構成する。
図３８Ｂは、少なくとも１つの実施例による、ＣＰＵ３８９０及びＣＵＤＡ対応ＧＰＵ３８９４を使用して、図３８ＡのＣＵＤＡソース・コード３８１０をコンパイル及び実行するように構成されたシステム３８０４を示す。少なくとも１つの実施例では、システム３８０４は、限定はしないが、ＣＵＤＡソース・コード３８１０と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０と、ＨＩＰソース・コード３８３０と、ＨＩＰコンパイラ・ドライバ３８４０と、ＣＵＤＡコンパイラ３８５０と、ホスト実行可能コード３８７０（１）と、ＣＵＤＡデバイス実行可能コード３８８４と、ＣＰＵ３８９０と、ＣＵＤＡ対応ＧＰＵ３８９４とを含む。
少なくとも１つの実施例では、及び図３８Ａと併せて本明細書で前に説明されたように、ＣＵＤＡソース・コード３８１０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３８１２と、（ゼロを含む）任意の数のデバイス機能３８１４と、（ゼロを含む）任意の数のホスト機能３８１６と、（ゼロを含む）任意の数のホスト／デバイス機能３８１８とを含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード３８１０は、限定はしないが、任意の数のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含む。
少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡソース・コード３８１０をＨＩＰソース・コード３８３０にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡソース・コード３８１０中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ＣＵＤＡソース・コード３８１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。
少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３８４０は、ターゲット・デバイス３８４６がＣＵＤＡ対応であると決定し、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３８４２を生成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３８４０は、次いで、ＨＩＰソース・コード３８３０をコンパイルするようにＨＩＰ／ＮＶＣＣコンパイル・コマンド３８４２を介してＣＵＤＡコンパイラ３８５０を構成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３８４０は、ＣＵＤＡコンパイラ３８５０を構成することの一部として、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３８５２へのアクセスを提供する。少なくとも１つの実施例では、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３８５２は、任意の数のＨＩＰ ＡＰＩにおいて指定された任意の数の機構（たとえば、機能）を、任意の数のＣＵＤＡ ＡＰＩにおいて指定された任意の数の機構にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡコンパイラ３８５０は、ホスト実行可能コード３８７０（１）及びＣＵＤＡデバイス実行可能コード３８８４を生成するために、ＣＵＤＡランタイムＡＰＩ３８０２に対応するＣＵＤＡランタイム・ライブラリ３８５４と併せて、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３８５２を使用する。少なくとも１つの実施例では、ホスト実行可能コード３８７０（１）及びＣＵＤＡデバイス実行可能コード３８８４は、次いで、それぞれ、ＣＰＵ３８９０及びＣＵＤＡ対応ＧＰＵ３８９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３８８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３８８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。
図３８Ｃは、少なくとも１つの実施例による、ＣＰＵ３８９０及びＣＵＤＡ非対応ＧＰＵ３８９２を使用して、図３８ＡのＣＵＤＡソース・コード３８１０をコンパイル及び実行するように構成されたシステム３８０６を示す。少なくとも１つの実施例では、システム３８０６は、限定はしないが、ＣＵＤＡソース・コード３８１０と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０と、ＨＩＰソース・コード３８３０と、ＨＩＰコンパイラ・ドライバ３８４０と、ＨＣＣ３８６０と、ホスト実行可能コード３８７０（２）と、ＨＣＣデバイス実行可能コード３８８２と、ＣＰＵ３８９０と、ＧＰＵ３８９２とを含む。
少なくとも１つの実施例では、及び図３８Ａと併せて本明細書で前に説明されたように、ＣＵＤＡソース・コード３８１０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３８１２と、（ゼロを含む）任意の数のデバイス機能３８１４と、（ゼロを含む）任意の数のホスト機能３８１６と、（ゼロを含む）任意の数のホスト／デバイス機能３８１８とを含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード３８１０は、限定はしないが、任意の数のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含む。
少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡソース・コード３８１０をＨＩＰソース・コード３８３０にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡソース・コード３８１０中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ソース・コード３８１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。
少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３８４０は、その後、ターゲット・デバイス３８４６がＣＵＤＡ対応でないと決定し、ＨＩＰ／ＨＣＣコンパイル・コマンド３８４４を生成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３８４０は、次いで、ＨＩＰソース・コード３８３０をコンパイルするためにＨＩＰ／ＨＣＣコンパイル・コマンド３８４４を実行するようにＨＣＣ３８６０を構成する。少なくとも１つの実施例では、ＨＩＰ／ＨＣＣコンパイル・コマンド３８４４は、限定はしないが、ホスト実行可能コード３８７０（２）及びＨＣＣデバイス実行可能コード３８８２を生成するためにＨＩＰ／ＨＣＣランタイム・ライブラリ３８５８及びＨＣＣヘッダ３８５６を使用するようにＨＣＣ３８６０を構成する。少なくとも１つの実施例では、ＨＩＰ／ＨＣＣランタイム・ライブラリ３８５８は、ＨＩＰランタイムＡＰＩ３８３２に対応する。少なくとも１つの実施例では、ＨＣＣヘッダ３８５６は、限定はしないが、ＨＩＰ及びＨＣＣのための任意の数及びタイプの相互運用性機構を含む。少なくとも１つの実施例では、ホスト実行可能コード３８７０（２）及びＨＣＣデバイス実行可能コード３８８２は、それぞれ、ＣＰＵ３８９０及びＧＰＵ３８９２上で実行され得る。
図３９は、少なくとも１つの実施例による、図３８ＣのＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０によってトランスレートされた例示的なカーネルを示す。少なくとも１つの実施例では、ＣＵＤＡソース・コード３８１０は、所与のカーネルが解くように設計される全体的な問題を、スレッド・ブロックを使用して独立して解かれ得る比較的粗いサブ問題に区分けする。少なくとも１つの実施例では、各スレッド・ブロックは、限定はしないが、任意の数のスレッドを含む。少なくとも１つの実施例では、各サブ問題は、スレッド・ブロック内のスレッドによって並列に連動して解かれ得る比較的細かい部片に区分けされる。少なくとも１つの実施例では、スレッド・ブロック内のスレッドは、共有メモリを通してデータを共有することによって、及びメモリ・アクセスを協調させるために実行を同期させることによって連動することができる。
少なくとも１つの実施例では、ＣＵＤＡソース・コード３８１０は、所与のカーネルに関連するスレッド・ブロックを、スレッド・ブロックの１次元グリッド、２次元グリッド、又は３次元グリッドに組織化する。少なくとも１つの実施例では、各スレッド・ブロックは、限定はしないが、任意の数のスレッドを含み、グリッドは、限定はしないが、任意の数のスレッド・ブロックを含む。
少なくとも１つの実施例では、カーネルは、「＿＿ｇｌｏｂａｌ＿＿」宣言指定子（ｄｅｃｌａｒａｔｉｏｎ ｓｐｅｃｉｆｉｅｒ）を使用して定義されるデバイス・コード中の関数である。少なくとも１つの実施例では、所与のカーネル・コール及び関連するストリームについてカーネルを実行するグリッドの次元は、ＣＵＤＡカーネル起動シンタックス３９１０を使用して指定される。少なくとも１つの実施例では、ＣＵＤＡカーネル起動シンタックス３９１０は、「ＫｅｒｎｅｌＮａｍｅ＜＜＜ＧｒｉｄＳｉｚｅ，ＢｌｏｃｋＳｉｚｅ，ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ，Ｓｔｒｅａｍ＞＞＞（ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ）；」として指定される。少なくとも１つの実施例では、実行構成シンタックスは、カーネル名（「ＫｅｒｎｅｌＮａｍｅ」）とカーネル引数の括弧に入れられたリスト（「ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ」）との間に挿入される「＜＜＜．．．＞＞＞」構築物である。少なくとも１つの実施例では、ＣＵＤＡカーネル起動シンタックス３９１０は、限定はしないが、実行構成シンタックスの代わりにＣＵＤＡ起動機能シンタックスを含む。
少なくとも１つの実施例では、「ＧｒｉｄＳｉｚｅ」は、タイプｄｉｍ３のものであり、グリッドの次元及びサイズを指定する。少なくとも１つの実施例では、タイプｄｉｍ３は、限定はしないが、符号なし整数ｘ、ｙ、及びｚを含む、ＣＵＤＡ定義構造である。少なくとも１つの実施例では、ｚが指定されない場合、ｚは１にデフォルト設定される。少なくとも１つの実施例では、ｙが指定されない場合、ｙは１にデフォルト設定される。少なくとも１つの実施例では、グリッド中のスレッド・ブロックの数は、ＧｒｉｄＳｉｚｅ．ｘとＧｒｉｄＳｉｚｅ．ｙとＧｒｉｄＳｉｚｅ．ｚとの積に等しい。少なくとも１つの実施例では、「ＢｌｏｃｋＳｉｚｅ」は、タイプｄｉｍ３のものであり、各スレッド・ブロックの次元及びサイズを指定する。少なくとも１つの実施例では、スレッド・ブロックごとのスレッドの数は、ＢｌｏｃｋＳｉｚｅ．ｘとＢｌｏｃｋＳｉｚｅ．ｙとＢｌｏｃｋＳｉｚｅ．ｚとの積に等しい。少なくとも１つの実施例では、カーネルを実行する各スレッドは、組み込み変数（たとえば、「ｔｈｒｅａｄＩｄｘ」）を通してカーネル内でアクセス可能である一意のスレッドＩＤを与えられる。
少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３９１０に関して、「ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ」は、静的に割り振られたメモリに加えて、所与のカーネル・コールについてスレッド・ブロックごとに動的に割り振られる共有メモリ中のバイトの数を指定する随意の引数である。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３９１０に関して、ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅは０にデフォルト設定される。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３９１０に関して、「Ｓｔｒｅａｍ」は、関連するストリームを指定する随意の引数であり、デフォルト・ストリームを指定するために０にデフォルト設定される。少なくとも１つの実施例では、ストリームは、イン・オーダーで実行する（場合によっては、異なるホスト・スレッドによって発行された）コマンドのシーケンスである。少なくとも１つの実施例では、異なるストリームは、互いに対してアウト・オブ・オーダーで、又は同時に、コマンドを実行し得る。
少なくとも１つの実施例では、ＣＵＤＡソース・コード３８１０は、限定はしないが、例示的なカーネル「ＭａｔＡｄｄ」のためのカーネル定義とメイン関数とを含む。少なくとも１つの実施例では、メイン関数は、ホスト上で実行し、限定はしないが、カーネルＭａｔＡｄｄにデバイス上で実行させるカーネル・コールを含む、ホスト・コードである。少なくとも１つの実施例では、及び示されているように、カーネルＭａｔＡｄｄは、Ｎが正の整数である、サイズＮ×Ｎの２つの行列ＡとＢとを加算し、結果を行列Ｃに記憶する。少なくとも１つの実施例では、メイン関数は、ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ変数を１６×１６として定義し、ｎｕｍＢｌｏｃｋｓ変数をＮ／１６×Ｎ／１６として定義する。少なくとも１つの実施例では、メイン関数は、次いで、カーネル・コール「ＭａｔＡｄｄ＜＜＜ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ＞＞＞（Ａ，Ｂ，Ｃ）；」を指定する。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３９１０通りに、カーネルＭａｔＡｄｄは、寸法Ｎ／１６×Ｎ／１６を有する、スレッド・ブロックのグリッドを使用して実行され、ここで、各スレッド・ブロックは、１６×１６の寸法を有する。少なくとも１つの実施例では、各スレッド・ブロックは、２５６個のスレッドを含み、グリッドは、行列要素ごとに１つのスレッドを有するのに十分なブロックで作成され、そのようなグリッド中の各スレッドは、１つのペアワイズ加算を実施するためにカーネルＭａｔＡｄｄを実行する。
少なくとも１つの実施例では、ＣＵＤＡソース・コード３８１０をＨＩＰソース・コード３８３０にトランスレートする間、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３８２０は、ＣＵＤＡソース・コード３８１０中の各カーネル・コールを、ＣＵＤＡカーネル起動シンタックス３９１０からＨＩＰカーネル起動シンタックス３９２０にトランスレートし、ソース・コード３８１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。少なくとも１つの実施例では、ＨＩＰカーネル起動シンタックス３９２０は、「ｈｉｐＬａｕｎｃｈＫｅｒｎｅｌＧＧＬ（ＫｅｒｎｅｌＮａｍｅ，ＧｒｉｄＳｉｚｅ，ＢｌｏｃｋＳｉｚｅ，ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ，Ｓｔｒｅａｍ，ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ）；」として指定される。少なくとも１つの実施例では、ＫｅｒｎｅｌＮａｍｅ、ＧｒｉｄＳｉｚｅ、ＢｌｏｃｋＳｉｚｅ、ＳｈａｒｅＭｅｍｏｒｙＳｉｚｅ、Ｓｔｒｅａｍ、及びＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓの各々は、ＨＩＰカーネル起動シンタックス３９２０において、（本明細書で前に説明された）ＣＵＤＡカーネル起動シンタックス３９１０の場合と同じ意味を有する。少なくとも１つの実施例では、引数ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ及びＳｔｒｅａｍは、ＨＩＰカーネル起動シンタックス３９２０では必要とされ、ＣＵＤＡカーネル起動シンタックス３９１０では随意である。
少なくとも１つの実施例では、図３９に図示されたＨＩＰソース・コード３８３０の一部分は、カーネルＭａｔＡｄｄにデバイス上で実行させるカーネル・コールを除いて、図３９に図示されたＣＵＤＡソース・コード３８１０の一部分と同一である。少なくとも１つの実施例では、カーネルＭａｔＡｄｄは、カーネルＭａｔＡｄｄがＣＵＤＡソース・コード３８１０において定義される、同じ「＿＿ｇｌｏｂａｌ＿＿」宣言指定子を用いて、ＨＩＰソース・コード３８３０において定義される。少なくとも１つの実施例では、ＨＩＰソース・コード３８３０中のカーネル・コールは、「ｈｉｐＬａｕｎｃｈＫｅｒｎｅｌＧＧＬ（ＭａｔＡｄｄ，ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ，０，０，Ａ，Ｂ，Ｃ）；」であるが、ＣＵＤＡソース・コード３８１０中の対応するカーネル・コールは、「ＭａｔＡｄｄ＜＜＜ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ＞＞＞（Ａ，Ｂ，Ｃ）；」である。
図４０は、少なくとも１つの実施例による、図３８ＣのＣＵＤＡ非対応ＧＰＵ３８９２をより詳細に示す。少なくとも１つの実施例では、ＧＰＵ３８９２は、サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＧＰＵ３８９２は、高度並列様式でコンピュート動作を実施するように構成され得る。少なくとも１つの実施例では、ＧＰＵ３８９２は、描画コマンド、ピクセル動作、幾何学的算出、及びディスプレイに画像をレンダリングすることに関連する他の動作など、グラフィックス・パイプライン動作を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３８９２は、グラフィックに関係しない動作を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３８９２は、グラフィックに関係する動作とグラフィックに関係しない動作の両方を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３８９２は、ＨＩＰソース・コード３８３０中に含まれるデバイス・コードを実行するように構成され得る。
少なくとも１つの実施例では、ＧＰＵ３８９２は、限定はしないが、任意の数のプログラマブル処理ユニット４０２０と、コマンド・プロセッサ４０１０と、Ｌ２キャッシュ４０２２と、メモリ・コントローラ４０７０と、ＤＭＡエンジン４０８０（１）と、システム・メモリ・コントローラ４０８２と、ＤＭＡエンジン４０８０（２）と、ＧＰＵコントローラ４０８４とを含む。少なくとも１つの実施例では、各プログラマブル処理ユニット４０２０は、限定はしないが、ワークロード・マネージャ４０３０と、任意の数のコンピュート・ユニット４０４０とを含む。少なくとも１つの実施例では、コマンド・プロセッサ４０１０は、１つ又は複数のコマンド・キュー（図示せず）からコマンドを読み取り、ワークロード・マネージャ４０３０にコマンドを分散させる。少なくとも１つの実施例では、各プログラマブル処理ユニット４０２０について、関連するワークロード・マネージャ４０３０は、プログラマブル処理ユニット４０２０中に含まれるコンピュート・ユニット４０４０にワークを分散させる。少なくとも１つの実施例では、各コンピュート・ユニット４０４０は、任意の数のスレッド・ブロックを実行し得るが、各スレッド・ブロックは、単一のコンピュート・ユニット４０４０上で実行する。少なくとも１つの実施例では、ワークグループは、スレッド・ブロックである。
少なくとも１つの実施例では、各コンピュート・ユニット４０４０は、限定はしないが、任意の数のＳＩＭＤユニット４０５０と、共有メモリ４０６０とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット４０５０は、ＳＩＭＤアーキテクチャを実装し、動作を並列に実施するように構成され得る。少なくとも１つの実施例では、各ＳＩＭＤユニット４０５０は、限定はしないが、ベクトルＡＬＵ４０５２とベクトル・レジスタ・ファイル４０５４とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット４０５０は、異なるワープを実行する。少なくとも１つの実施例では、ワープは、スレッドのグループ（たとえば、１６個のスレッド）であり、ここで、ワープ中の各スレッドは、単一のスレッド・ブロックに属し、命令の単一のセットに基づいて、データの異なるセットを処理するように構成される。少なくとも１つの実施例では、ワープ中の１つ又は複数のスレッドを無効にするために、プレディケーションが使用され得る。少なくとも１つの実施例では、レーンはスレッドである。少なくとも１つの実施例では、ワーク・アイテムはスレッドである。少なくとも１つの実施例では、ウェーブフロントはワープである。少なくとも１つの実施例では、スレッド・ブロック中の異なるウェーブフロントは、互いに同期し、共有メモリ４０６０を介して通信し得る。
少なくとも１つの実施例では、プログラマブル処理ユニット４０２０は、「シェーダ・エンジン」と呼ばれる。少なくとも１つの実施例では、各プログラマブル処理ユニット４０２０は、限定はしないが、コンピュート・ユニット４０４０に加えて、任意の量の専用グラフィックス・ハードウェアを含む。少なくとも１つの実施例では、各プログラマブル処理ユニット４０２０は、限定はしないが、（ゼロを含む）任意の数のジオメトリ・プロセッサと、（ゼロを含む）任意の数のラスターライザと、（ゼロを含む）任意の数のレンダー・バック・エンドと、ワークロード・マネージャ４０３０と、任意の数のコンピュート・ユニット４０４０とを含む。
少なくとも１つの実施例では、コンピュート・ユニット４０４０は、Ｌ２キャッシュ４０２２を共有する。少なくとも１つの実施例では、Ｌ２キャッシュ４０２２は区分けされる。少なくとも１つの実施例では、ＧＰＵメモリ４０９０は、ＧＰＵ３８９２中のすべてのコンピュート・ユニット４０４０によってアクセス可能である。少なくとも１つの実施例では、メモリ・コントローラ４０７０及びシステム・メモリ・コントローラ４０８２は、ＧＰＵ３８９２とホストとの間のデータ転送を容易にし、ＤＭＡエンジン４０８０（１）は、ＧＰＵ３８９２とそのようなホストとの間の非同期メモリ転送を可能にする。少なくとも１つの実施例では、メモリ・コントローラ４０７０及びＧＰＵコントローラ４０８４は、ＧＰＵ３８９２と他のＧＰＵ３８９２との間のデータ転送を容易にし、ＤＭＡエンジン４０８０（２）は、ＧＰＵ３８９２と他のＧＰＵ３８９２との間の非同期メモリ転送を可能にする。
少なくとも１つの実施例では、ＧＰＵ３８９２は、限定はしないが、ＧＰＵ３８９２の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする、任意の量及びタイプのシステム相互接続を含む。少なくとも１つの実施例では、ＧＰＵ３８９２は、限定はしないが、任意の数及びタイプの周辺デバイスに結合される、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩｅ）を含む。少なくとも１つの実施例では、ＧＰＵ３８９２は、限定はしないが、（ゼロを含む）任意の数のディスプレイ・エンジンと、（ゼロを含む）任意の数のマルチメディア・エンジンとを含み得る。少なくとも１つの実施例では、ＧＰＵ３８９２は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ（たとえば、メモリ・コントローラ４０７０及びシステム・メモリ・コントローラ４０８２）及びメモリ・デバイス（たとえば、共有メモリ４０６０）を含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＧＰＵ３８９２は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ４０２２）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、ＳＩＭＤユニット４０５０、コンピュート・ユニット４０４０、及びプログラマブル処理ユニット４０２０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。
図４１は、少なくとも１つの実施例による、例示的なＣＵＤＡグリッド４１２０のスレッドが図４０の異なるコンピュート・ユニット４０４０にどのようにマッピングされるかを示す。少なくとも１つの実施例では、及び単に説明目的のために、グリッド４１２０は、ＢＸ×ＢＹ×１のＧｒｉｄＳｉｚｅと、ＴＸ×ＴＹ×１のＢｌｏｃｋＳｉｚｅとを有する。少なくとも１つの実施例では、グリッド４１２０は、したがって、限定はしないが、（ＢＸ＊ＢＹ）個のスレッド・ブロック４１３０を含み、各スレッド・ブロック４１３０は、限定はしないが、（ＴＸ＊ＴＹ）個のスレッド４１４０を含む。スレッド４１４０は、曲がりくねった矢印（ｓｑｕｉｇｇｌｙ ａｒｒｏｗ）として図４１に図示されている。
少なくとも１つの実施例では、グリッド４１２０は、限定はしないが、コンピュート・ユニット４０４０（１）～４０４０（Ｃ）を含むプログラマブル処理ユニット４０２０（１）にマッピングされる。少なくとも１つの実施例では、及び示されているように、（ＢＪ＊ＢＹ）個のスレッド・ブロック４１３０が、コンピュート・ユニット４０４０（１）にマッピングされ、残りのスレッド・ブロック４１３０が、コンピュート・ユニット４０４０（２）にマッピングされる。少なくとも１つの実施例では、各スレッド・ブロック４１３０は、限定はしないが、任意の数のワープを含み得、各ワープは、図４０の異なるＳＩＭＤユニット４０５０にマッピングされる。
少なくとも１つの実施例では、所与のスレッド・ブロック４１３０中のワープは、互いに同期し、関連するコンピュート・ユニット４０４０中に含まれる共有メモリ４０６０を通して通信し得る。たとえば、及び少なくとも１つの実施例では、スレッド・ブロック４１３０（ＢＪ，１）中のワープは、互いに同期し、共有メモリ４０６０（１）を通して通信することができる。たとえば、及び少なくとも１つの実施例では、スレッド・ブロック４１３０（ＢＪ＋１，１）中のワープは、互いに同期し、共有メモリ４０６０（２）を通して通信することができる。
図４２は、少なくとも１つの実施例による、既存のＣＵＤＡコードをＤａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋コードにどのようにマイグレートするかを示す。Ｄａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋（ＤＰＣ＋＋）は、単一アーキテクチャ・プロプライエタリ言語に対するオープンな規格ベースの代替を指し得、これは、開発者が、ハードウェア・ターゲット（ＣＰＵ並びにＧＰＵ及びＦＰＧＡなどのアクセラレータ）にわたってコードを再使用し、また、特定のアクセラレータのためのカスタム調整を実施することを可能にする。ＤＰＣ＋＋は、開発者が精通していることがあるＩＳＯ Ｃ＋＋に従う、同様の及び／又は同一のＣ及びＣ＋＋構築物を使用する。ＤＰＣ＋＋は、データ並列処理及び異種プログラミングをサポートするためにクロノス・グループからの標準ＳＹＣＬを組み込む。ＳＹＣＬは、ＯｐｅｎＣＬの基礎をなす概念、ポータビリティ及び効率に基づく、クロスプラットフォーム抽象化層を指し、これは、異種プロセッサのためのコードが、標準Ｃ＋＋を使用して「単一ソース」スタイルで書かれることを可能にする。ＳＹＣＬは、Ｃ＋＋テンプレート関数が、ホスト・コードとデバイス・コードの両方を含んでおり、ＯｐｅｎＣＬ加速を使用する複雑なアルゴリズムを構築し、次いで、それらを、異なるタイプのデータに関するそれらのソース・コード全体にわたって再使用することができる、単一ソース開発を可能にし得る。
少なくとも１つの実施例では、ＤＰＣ＋＋コンパイラは、多様なハードウェア・ターゲットにわたって導入され得るＤＰＣ＋＋ソース・コードをコンパイルするために使用される。少なくとも１つの実施例では、ＤＰＣ＋＋コンパイラは、多様なハードウェア・ターゲットにわたって導入され得るＤＰＣ＋＋アプリケーションを生成するために使用され、ＤＰＣ＋＋互換性ツールは、ＣＵＤＡアプリケーションをＤＰＣ＋＋のマルチプラットフォーム・プログラムにマイグレートするために使用され得る。少なくとも１つの実施例では、ＤＰＣ＋＋ベース・ツール・キットは、多様なハードウェア・ターゲットにわたってアプリケーションを導入するためのＤＰＣ＋＋コンパイラと、ＣＰＵ、ＧＰＵ、及びＦＰＧＡにわたって生産性及び性能を増加させるためのＤＰＣ＋＋ライブラリと、ＣＵＤＡアプリケーションをマルチプラットフォーム・アプリケーションにマイグレートするためのＤＰＣ＋＋互換性ツールと、それらの任意の好適な組合せとを含む。
少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング・モデルは、Ｄａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋と呼ばれるプログラミング言語を用いて並列処理を表現するための現代のＣ＋＋特徴を使用することによって、単に、ＣＰＵ及びアクセラレータをプログラムすることに関係する１つ又は複数の態様に対して利用される。ＤＰＣ＋＋プログラミング言語は、ホスト（たとえば、ＣＰＵ）及びアクセラレータ（たとえば、ＧＰＵ又はＦＰＧＡ）のためのコード再使用に対して利用され、単一のソース言語を使用し、実行及びメモリ依存性が明確に通信され得る。ＤＰＣ＋＋コード内でのマッピングは、アプリケーションを移行させて、ワークロードを最も良く加速するハードウェア又はハードウェア・デバイスのセット上で稼働するために、使用され得る。利用可能なアクセラレータを有しないプラットフォーム上でも、デバイス・コードの開発及びデバッギングを簡略化するために、ホストが利用可能であり得る。
少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋４２０４を生成するために、ＤＰＣ＋＋互換性ツール４２０２への入力として、ＣＵＤＡソース・コード４２００が提供される。少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋４２０４は、ＤＰＣ＋＋互換性ツール４２０２によって生成されたインライン・コメントを含み、これは、コーディングと所望の性能への調整とを完了４２０６するために、ＤＰＣ＋＋コードをどのように及び／又はどこで修正すべきかに関して開発者をガイドし、それにより、ＤＰＣ＋＋ソース・コード４２０８を生成する。
少なくとも１つの実施例では、ＣＵＤＡソース・コード４２００は、ＣＵＤＡプログラミング言語の人間が読み取れるソース・コードの集合であるか、又はその集合を含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード４２００は、ＣＵＤＡプログラミング言語の人間が読み取れるソース・コードである。少なくとも１つの実施例では、ＣＵＤＡプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、デバイス・コードは、コンパイルの後に、デバイス（たとえば、ＧＰＵ又はＦＰＧＡ）上で実行可能であり、デバイスの１つ又は複数のプロセッサ・コア上で実行され得る、又はより並列化可能なワークフローを含み得る、ソース・コードである。少なくとも１つの実施例では、デバイスは、ＣＵＤＡ対応ＧＰＵ、ＧＰＵ、又は別のＧＰＧＰＵなど、並列命令処理のために最適化されるプロセッサであり得る。少なくとも１つの実施例では、ホスト・コードは、コンパイルの後にホスト上で実行可能であるソース・コードである。少なくとも１つの実施例では、ホスト・コード及びデバイス・コードの一部又は全部は、ＣＰＵ及びＧＰＵ／ＦＰＧＡにわたって並列に実行され得る。少なくとも１つの実施例では、ホストは、ＣＰＵなど、連続命令処理のために最適化されるプロセッサである。図４２に関して説明されるＣＵＤＡソース・コード４２００は、本明細書の他の場所で説明されるＣＵＤＡソース・コードに従い得る。
少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、ＤＰＣ＋＋ソース・コード４２０８へのＣＵＤＡソース・コード４２００のマイグレーションを容易にするために使用される、実行可能ツール、プログラム、アプリケーション、又は任意の他の好適なタイプのツールを指す。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、既存のＣＵＤＡソースをＤＰＣ＋＋に移植するために使用されるＤＰＣ＋＋ツール・キットの一部として利用可能なコマンド・ライン・ベースのコード・マイグレーション・ツールである。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、ＣＵＤＡアプリケーションの一部又は全部のソース・コードをＣＵＤＡからＤＰＣ＋＋にコンバートし、人間が読み取れるＤＰＣ＋＋４２０４と呼ばれる、少なくとも部分的にＤＰＣ＋＋で書かれる得られたファイルを生成する。少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋４２０４は、ユーザ介入がどこで必要であり得るかを示すためにＤＰＣ＋＋互換性ツール４２０２によって生成されるコメントを含む。少なくとも１つの実施例では、ユーザ介入は、ＣＵＤＡソース・コード４２００が、類似するＤＰＣ＋＋ＡＰＩを有しないＣＵＤＡ ＡＰＩをコールするとき、必要であり、ユーザ介入が必要とされる他の実例は、後でより詳細に説明される。
少なくとも１つの実施例では、ＣＵＤＡソース・コード４２００（たとえば、アプリケーション又はそれの部分）をマイグレートするためのワークフローは、１つ又は複数のコンパイル・データベース・ファイルを作成することと、ＤＰＣ＋＋互換性ツール４００２を使用してＣＵＤＡをＤＰＣ＋＋にマイグレートすることと、マイグレーションを完了し、正当性を確認し、それにより、ＤＰＣ＋＋ソース・コード４２０８を生成することと、ＤＰＣ＋＋アプリケーションを生成するためにＤＰＣ＋＋コンパイラを用いてＤＰＣ＋＋ソース・コード４２０８をコンパイルすることとを含む。少なくとも１つの実施例では、互換性ツールは、Ｍａｋｅｆｉｌｅが実行するときに使用されるコマンドをインターセプトし、それらをコンパイル・データベース・ファイルに記憶する、ユーティリティを提供する。少なくとも１つの実施例では、ファイルは、ＪＳＯＮフォーマットで記憶される。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔコマンドは、ＭａｋｅｆｉｌｅコマンドをＤＰＣ互換性コマンドにコンバートする。
少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄは、ビルド・プロセスをインターセプトして、コンパイル・オプション、マクロ定義（ｍａｃｒｏ ｄｅｆｓ）、及びインクルード・パス（ｉｎｃｌｕｄｅ ｐａｔｈｓ）をキャプチャし、このデータをコンパイル・データベース・ファイルに書き込む、ユーティリティ・スクリプトである。少なくとも１つの実施例では、コンパイル・データベース・ファイルは、ＪＳＯＮファイルである。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、コンパイル・データベースを構文解析し、入力ソースをマイグレートするときにオプションを適用する。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄの使用は、随意であるが、Ｍａｋｅ又はＣＭａｋｅベースの環境について大いに推奨される。少なくとも１つの実施例では、マイグレーション・データベースは、コマンドとディレクトリとファイルとを含み、コマンドは、必要なコンパイル・フラグを含み得、ディレクトリは、ヘッダ・ファイルへのパスを含み得、ファイルは、ＣＵＤＡファイルへのパスを含み得る。
少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、可能な場合はいつでもＤＰＣ＋＋を生成することによって、ＣＵＤＡで書かれたＣＵＤＡコード（たとえば、アプリケーション）をＤＰＣ＋＋にマイグレートする。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、ツール・キットの一部として利用可能である。少なくとも１つの実施例では、ＤＰＣ＋＋ツール・キットは、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄツールを含む。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔツールは、ＣＵＤＡファイルをマイグレートするためにコンパイル・コマンドをキャプチャするコンパイル・データベースを作成する。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔツールによって生成されたコンパイル・データベースは、ＣＵＤＡコードをＤＰＣ＋＋にマイグレートするためにＤＰＣ＋＋互換性ツール４２０２によって使用される。少なくとも１つの実施例では、非ＣＵＤＡ Ｃ＋＋コード及びファイルは、そのままマイグレートされる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、人間が読み取れるＤＰＣ＋＋４２０４を生成し、これは、ＤＰＣ＋＋互換性ツール４２０２によって生成されたとき、ＤＰＣ＋＋コンパイラによってコンパイルされないことがあり、正しくマイグレートされなかったコードの部分を確認するための追加のプラミング（ｐｌｕｍｂｉｎｇ）を必要とする、ＤＰＣ＋＋コードであり得、開発者によってなど、手動の介入を伴い得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、自動的にマイグレートされないことがある追加のコードを開発者が手動でマイグレートするのを助けるために、コード中に埋め込まれたヒント又はツールを提供する。少なくとも１つの実施例では、マイグレーションは、ソース・ファイル、プロジェクト、又はアプリケーションのための１回のアクティビティである。
少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２００２は、ＣＵＤＡコードのすべての部分をＤＰＣ＋＋に正常にマイグレートすることが可能であり、単に、生成されたＤＰＣ＋＋ソース・コードの性能を手動で確認及び調整するための随意のステップがあり得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、ＤＰＣ＋＋互換性ツール４２０２によって生成されたＤＰＣ＋＋コードを修正するための人間の介入を必要とするか又は利用することなしに、ＤＰＣ＋＋コンパイラによってコンパイルされるＤＰＣ＋＋ソース・コード４２０８を直接生成する。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツールは、コンパイル可能なＤＰＣ＋＋コードを生成し、これは、性能、読みやすさ、維持可能性、他の様々な考慮事項、又はそれらの任意の組合せについて、開発者によって随意に調整され得る。
少なくとも１つの実施例では、１つ又は複数のＣＵＤＡソース・ファイルは、少なくとも部分的にＤＰＣ＋＋互換性ツール４２０２を使用してＤＰＣ＋＋ソース・ファイルにマイグレートされる。少なくとも１つの実施例では、ＣＵＤＡソース・コードは、ＣＵＤＡヘッダ・ファイルを含み得る１つ又は複数のヘッダ・ファイルを含む。少なくとも１つの実施例では、ＣＵＤＡソース・ファイルは、＜ｃｕｄａ．ｈ＞ヘッダ・ファイルと、テキストをプリントするために使用され得る＜ｓｔｄｉｏ．ｈ＞ヘッダ・ファイルとを含む。少なくとも１つの実施例では、ベクトル加算カーネルＣＵＤＡソース・ファイルの一部分は、以下のように書かれるか、又は以下に関係し得る。
＃ｉｎｃｌｕｄｅ ＜ｃｕｄａ．ｈ＞
＃ｉｎｃｌｕｄｅ ＜ｓｔｄｉｏ．ｈ＞
＃ｄｅｆｉｎｅ ＶＥＣＴＯＲ＿ＳＩＺＥ ２５６
［］ ｇｌｏｂａｌ＿＿ ｖｏｉｄ ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（ｆｌｏａｔ＊ Ａ，ｆｌｏａｔ＊ Ｂ，ｆｌｏａｔ＊ Ｃ）
｛
Ａ［ｔｈｒｅａｄＩｄｘ．ｘ］＝ｔｈｒｅａｄＩｄｘ．ｘ＋１．０ｆ；
Ｂ［ｔｈｒｅａｄＩｄｘ．ｘ］＝ｔｈｒｅａｄＩｄｘ．ｘ＋１．０ｆ；
Ｃ［ｔｈｒｅａｄＩｄｘ．ｘ］＝Ａ［ｔｈｒｅａｄＩｄｘ．ｘ］＋Ｂ［ｔｈｒｅａｄＩｄｘ．ｘ］；
｝
ｉｎｔ ｍａｉｎ（）
｛
ｆｌｏａｔ ＊ｄ＿Ａ，＊ｄ＿Ｂ，＊ｄ＿Ｃ；
ｃｕｄａＭａｌｌｏｃ（＆ｄ＿Ａ，ＶＥＣＴＯＲ＿ＳＩＺＥ＊ｓｉｚｅｏｆ（ｆｌｏａｔ））；
ｃｕｄａＭａｌｌｏｃ（＆ｄ＿Ｂ，ＶＥＣＴＯＲ＿ＳＩＺＥ＊ｓｉｚｅｏｆ（ｆｌｏａｔ））；
ｃｕｄａＭａｌｌｏｃ（＆ｄ＿Ｃ，ＶＥＣＴＯＲ＿ＳＩＺＥ＊ｓｉｚｅｏｆ（ｆｌｏａｔ））；
ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ＜＜＜１，ＶＥＣＴＯＲ＿ＳＩＺＥ＞＞＞（ｄ＿Ａ，ｄ＿Ｂ，ｄ＿Ｃ）；
ｆｌｏａｔ Ｒｅｓｕｌｔ［ＶＥＣＴＯＲ＿ＳＩＺＥ］＝｛ ｝；
ｃｕｄａＭｅｍｃｐｙ（Ｒｅｓｕｌｔ，ｄ＿Ｃ，ＶＥＣＴＯＲ＿ＳＩＺＥ＊ｓｉｚｅｏｆ（ｆｌｏａｔ），ｃｕｄａＭｅｍｃｐｙＤｅｖｉｃｅＴｏＨｏｓｔ）；
ｃｕｄａＦｒｅｅ（ｄ＿Ａ）；
ｃｕｄａＦｒｅｅ（ｄ＿Ｂ）；
ｃｕｄａＦｒｅｅ（ｄ＿Ｃ）；
ｆｏｒ（ｉｎｔ ｉ＝０； ｉ＜ＶＥＣＴＯＲ＿ＳＩＺＥ； ｉ＋＋ ｛
ｉｆ（ｉ％１６＝＝０）｛
ｐｒｉｎｔｆ（“＼ｎ”）；
｝
ｐｒｉｎｔｆ（“％ｆ”，Ｒｅｓｕｌｔ［ｉ］）；
｝
ｒｅｔｕｒｎ ０；
｝
少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、ＤＰＣ＋＋互換性ツール４２０２は、ＣＵＤＡソース・コードを構文解析し、ヘッダ・ファイルを、適切なＤＰＣ＋＋ヘッダ・ファイル及びＳＹＣＬヘッダ・ファイルと置き換える。少なくとも１つの実施例では、ＤＰＣ＋＋ヘッダ・ファイルは、ヘルパー宣言（ｈｅｌｐｅｒ ｄｅｃｌａｒａｔｉｏｎ）を含む。ＣＵＤＡでは、スレッドＩＤの概念があり、対応して、ＤＰＣ＋＋又はＳＹＣＬでは、各要素について、ローカル識別子がある。
少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、初期化される２つのベクトルＡ及びＢがあり、ベクトル加算結果が、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）の一部として、ベクトルＣに入れられる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、ＣＵＤＡコードをＤＰＣ＋＋コードにマイグレートすることの一部として、ワーク要素をインデックス付けするために使用されるＣＵＤＡスレッドＩＤを、ローカルＩＤを介したワーク要素のためのＳＹＣＬ標準アドレッシングにコンバートする。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２によって生成されたＤＰＣ＋＋コードは、たとえば、ｎｄ＿ｉｔｅｍの次元を低減し、それにより、メモリ及び／又はプロセッサ利用率を増加させることによって、最適化され得る。
少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、メモリ割振りがマイグレートされる。少なくとも１つの実施例では、ｃｕｄａＭａｌｌｏｃ（）は、プラットフォーム、デバイス、コンテキスト、及びキューなど、ＳＹＣＬ概念に依拠して、デバイス及びコンテキストが渡される、統一共有メモリＳＹＣＬコールｍａｌｌｏｃ＿ｄｅｖｉｃｅ（）にマイグレートされる。少なくとも１つの実施例では、ＳＹＣＬプラットフォームは、複数のデバイス（たとえば、ホスト及びＧＰＵデバイス）を有することができ、デバイスは、ジョブがサブミットされ得る複数のキューを有し得、各デバイスは、コンテキストを有し得、コンテキストは、複数のデバイスを有し、共有メモリ・オブジェクトを管理し得る。
少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、ｍａｉｎ（）関数は、２つのベクトルＡとＢとを互いに加算し、結果をベクトルＣに記憶するための、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）を呼び出すか又はコールする。少なくとも１つの実施例では、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）を呼び出すためのＣＵＤＡコードは、実行のためにカーネルをコマンド・キューにサブミットするためのＤＰＣ＋＋コードによって置き換えられる。少なくとも１つの実施例では、コマンド・グループ・ハンドラｃｇｈは、キューにサブミットされる、データ、同期、及び算出を渡し、ｐａｒａｌｌｅｌ＿ｆｏｒは、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）がコールされるワーク・グループ中の、グローバル要素の数及びワーク・アイテムの数についてコールされる。
少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、デバイス・メモリをコピーし、次いで、ベクトルＡ、Ｂ、及びＣのためのメモリを解放するためのＣＵＤＡコールが、対応するＤＰＣ＋＋コールにマイグレートされる。少なくとも１つの実施例では、Ｃ＋＋コード（たとえば、浮動小数点変数のベクトルをプリントするための標準ＩＳＯ Ｃ＋＋コード）は、ＤＰＣ＋＋互換性ツール４２０２によって修正されることなしに、そのままマイグレートされる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、加速デバイス上でカーネルを実行するために、メモリ・セットアップ及び／又はホスト・コールのためのＣＵＤＡ ＡＰＩを修正する。少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、（たとえば、コンパイルされ得る）対応する人間が読み取れるＤＰＣ＋＋４２０４は、以下のように書かれるか、又は以下に関係する。
＃ｉｎｃｌｕｄｅ ＜ＣＬ／ｓｙｃｌ．ｈｐｐ＞
＃ｉｎｃｌｕｄｅ ＜ｄｐｃｔ／ｄｐｃｔ．ｈｐｐ＞
＃ｄｅｆｉｎｅ ＶＥＣＴＯＲ＿ＳＩＺＥ ２５６
ｖｏｉｄ ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（ｆｌｏａｔ＊ Ａ，ｆｌｏａｔ＊ Ｂ，ｆｌｏａｔ＊ Ｃ，ｓｙｃｌ：：ｎｄ＿ｉｔｅｍ＜３＞ ｉｔｅｍ＿ｃｔ１）
｛
Ａ［ｉｔｅｍ＿ｃｔ１．ｇｅｔ＿ｌｏｃａｌ＿ｉｄ（２）］＝ｉｔｅｍ＿ｃｔ１．ｇｅｔ＿ｌｏｃａｌ＿ｉｄ（２）＋１．０ｆ；
Ｂ［ｉｔｅｍ＿ｃｔ１．ｇｅｔ＿ｌｏｃａｌ＿ｉｄ（２）］＝ｉｔｅｍ＿ｃｔ１．ｇｅｔ＿ｌｏｃａｌ＿ｉｄ（２）＋１．０ｆ；
Ｃ［ｉｔｅｍ＿ｃｔ１．ｇｅｔ＿ｌｏｃａｌ＿ｉｄ（２）］＝
Ａ［ｉｔｅｍ＿ｃｔ１．ｇｅｔ＿ｌｏｃａｌ＿ｉｄ（２）］＋Ｂ［ｉｔｅｍ＿ｃｔ１．ｇｅｔ＿ｌｏｃａｌ＿ｉｄ（２）］；
｝
ｉｎｔ ｍａｉｎ（）
｛
ｆｌｏａｔ ＊ｄ＿Ａ，＊ｄ＿Ｂ，＊ｄ＿Ｃ；
ｄ＿Ａ＝（ｆｌｏａｔ ＊）ｓｙｃｌ：：ｍａｌｌｏｃ＿ｄｅｖｉｃｅ（ＶＥＣＴＯＲ＿ＳＩＺＥ ＊ ｓｉｚｅｏｆ（ｆｌｏａｔ），
ｄｐｃｔ：：ｇｅｔ＿ｃｕｒｒｅｎｔ＿ｄｅｖｉｃｅ（），
ｄｐｃｔ：：ｇｅｔ＿ｄｅｆａｕｌｔ＿ｃｏｎｔｅｘｔ（））；
ｄ＿Ｂ＝（ｆｌｏａｔ ＊）ｓｙｃｌ：：ｍａｌｌｏｃ＿ｄｅｖｉｃｅ（ＶＥＣＴＯＲ＿ＳＩＺＥ ＊ ｓｉｚｅｏｆ（ｆｌｏａｔ），
ｄｐｃｔ：：ｇｅｔ＿ｃｕｒｒｅｎｔ＿ｄｅｖｉｃｅ（），
ｄｐｃｔ：：ｇｅｔ＿ｄｅｆａｕｌｔ＿ｃｏｎｔｅｘｔ（））；
ｄ＿Ｃ＝（ｆｌｏａｔ ＊）ｓｙｃｌ：：ｍａｌｌｏｃ＿ｄｅｖｉｃｅ（ＶＥＣＴＯＲ＿ＳＩＺＥ ＊ ｓｉｚｅｏｆ（ｆｌｏａｔ），
ｄｐｃｔ：：ｇｅｔ＿ｃｕｒｒｅｎｔ＿ｄｅｖｉｃｅ（），
ｄｐｃｔ：：ｇｅｔ＿ｄｅｆａｕｌｔ＿ｃｏｎｔｅｘｔ（））；
ｄｐｃｔ：：ｇｅｔ＿ｄｅｆａｕｌｔ＿ｑｕｅｕｅ＿ｗａｉｔ（）．ｓｕｂｍｉｔ（［＆］（ｓｙｃｌ：：ｈａｎｄｌｅｒ＆ｃｇｈ）｛
ｃｇｈ．ｐａｒａｌｌｅｌ＿ｆｏｒ（
ｓｙｃｌ：：ｎｄ＿ｒａｎｇｅ＜３＞（
ｓｙｃｌ：：ｒａｎｇｅ＜３＞（１，１，１） ＊
ｓｙｃｌ：：ｒａｎｇｅ＜３＞（１，１，ＶＥＣＴＯＲ＿ＳＩＺＥ） ＊
ｓｙｃｌ：：ｒａｎｇｅ＜３＞（１，１，ＶＥＣＴＯＲ＿ＳＩＺＥ）），
［＝］（ｓｙｃｌ：：ｎｄ＿ｉｔｅｍｓ＜３＞ ｉｔｅｍ＿ｃｔ１）｛
ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（ｄ＿Ａ，ｄ＿Ｂ，ｄ＿Ｃ，ｉｔｅｍ＿ｃｔ１）；
｝）；
｝）；
ｆｌｏａｔ Ｒｅｓｕｌｔ［ＶＥＣＴＯＲ＿ＳＩＺＥ］＝｛ ｝；
ｄｐｃｔ：：ｇｅｔ＿ｄｅｆａｕｌｔ＿ｑｕｅｕｅ＿ｗａｉｔ（）
．ｍｅｍｃｐｙ（Ｒｅｓｕｌｔ，ｄ＿Ｃ，ＶＥＣＴＯＲ＿ＳＩＺＥ ＊ ｓｉｚｅｏｆ（ｆｌｏａｔ））
．ｗａｉｔ（）；
ｓｙｃｌ：：ｆｒｅｅ（ｄ＿Ａ，ｄｐｃｔ：：ｇｅｔ＿ｄｅｆａｕｌｔ＿ｃｏｎｔｅｘｔ（））；
ｓｙｃｌ：：ｆｒｅｅ（ｄ＿Ｂ，ｄｐｃｔ：：ｇｅｔ＿ｄｅｆａｕｌｔ＿ｃｏｎｔｅｘｔ（））；
ｓｙｃｌ：：ｆｒｅｅ（ｄ＿Ｃ，ｄｐｃｔ：：ｇｅｔ＿ｄｅｆａｕｌｔ＿ｃｏｎｔｅｘｔ（））；
ｆｏｒ（ｉｎｔ ｉ＝０； ｉ＜ＶＥＣＴＯＲ＿ＳＩＺＥ； ｉ＋＋ ｛
ｉｆ（ｉ％１６＝＝０）｛
ｐｒｉｎｔｆ（“＼ｎ”）；
｝
ｐｒｉｎｔｆ（“％ｆ”，Ｒｅｓｕｌｔ［ｉ］）；
｝
ｒｅｔｕｒｎ ０；
｝
少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋４２０４は、ＤＰＣ＋＋互換性ツール４２０２によって生成された出力を指し、ある様式又は別の様式で最適化され得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２によって生成された人間が読み取れるＤＰＣ＋＋４２０４は、それをより維持可能にすること、性能、又は他の考慮事項のために、マイグレーションの後に開発者によって手動で編集され得る。少なくとも１つの実施例では、開示されるＤＰＣ＋＋などのＤＰＣ＋＋互換性ツール４２００２によって生成されたＤＰＣ＋＋コードは、各ｍａｌｌｏｃ＿ｄｅｖｉｃｅ（）コールのためのｇｅｔ＿ｃｕｒｒｅｎｔ＿ｄｅｖｉｃｅ（）及び／又はｇｅｔ＿ｄｅｆａｕｌｔ＿ｃｏｎｔｅｘｔ（）への繰返しコールを削除することによって最適化され得る。少なくとも１つの実施例では、上記で生成されるＤＰＣ＋＋コードは、３次元のｎｄ＿ｒａｎｇｅを使用し、これは、単一次元のみを使用し、それにより、メモリ使用量を低減するために、再ファクタ化され得る。少なくとも１つの実施例では、開発者は、ＤＰＣ＋＋互換性ツール４２０２によって生成されたＤＰＣ＋＋コードを手動で編集し、統一共有メモリの使用をアクセッサと置き換えることができる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、それがＣＵＤＡコードをＤＰＣ＋＋コードにどのようにマイグレートするかを変更するためのオプションを有する。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール４２０２は、それが、ＣＵＤＡコードを、多数の場合について機能するＤＰＣ＋＋コードにマイグレートするための一般的なテンプレートを使用しているので、冗長である。
少なくとも１つの実施例では、ＣＵＤＡからＤＰＣ＋＋へのマイグレーション・ワークフローは、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄスクリプトを使用してマイグレーションの準備をするためのステップと、ＤＰＣ＋＋互換性ツール４２０２を使用してＤＰＣ＋＋へのＣＵＤＡプロジェクトのマイグレーションを実施するためのステップと、完了及び正当性のために、マイグレートされたソース・ファイルを手動で検討及び編集するためのステップと、ＤＰＣ＋＋アプリケーションを生成するために最終ＤＰＣ＋＋コードをコンパイルするためのステップと含む。少なくとも１つの実施例では、ＤＰＣ＋＋ソース・コードの手動の検討は、限定はしないが、マイグレートされたＡＰＩがエラー・コードを返さないこと（ＣＵＤＡコードは、エラー・コードを返すことができ、エラー・コードは、次いで、アプリケーションよって消費され得るが、ＳＹＣＬは、エラーを報告するために例外を使用し、したがって、エラーを表面化させるためのエラー・コードを使用しない）、ＣＵＤＡコンピュート能力依存論理がＤＰＣ＋＋によってサポートされないこと、ステートメントが削除されないことがあることを含む、１つ又は複数のシナリオにおいて必要とされ得る。少なくとも１つの実施例では、ＤＰＣ＋＋コードが手動の介入を必要とするシナリオは、限定はしないが、エラー・コード論理が（＊，０）コードと置き換えられるか又はコメント・アウトされる、等価なＤＰＣ＋＋ＡＰＩが利用可能でない、ＣＵＤＡコンピュート能力依存論理、ハードウェア依存ＡＰＩ（ｃｌｏｃｋ（））、欠落した特徴、サポートされていないＡＰＩ、実行時間測定論理、組み込みベクトル・タイプ競合に対処すること、ｃｕＢＬＡＳ ＡＰＩのマイグレーションなどを含み得る。
他の変形形態は、本開示の範囲内にある。したがって、開示される技法は、様々な修正及び代替構築が可能であるが、それらのいくつかの例示的な実施例が図面に示され、上記で詳細に説明された。しかしながら、特定の１つ又は複数の開示された形態に本開示を限定する意図はなく、その反対に、添付の特許請求の範囲において定義されるように、開示の趣旨及び範囲に入るすべての修正形態、代替構築、及び等価物を網羅することを意図している。
開示される実施例を説明する文脈において（特に、以下の特許請求の範囲の文脈において）「ａ」及び「ａｎ」及び「ｔｈｅ」という用語、並びに同様の指示語を使用することは、本明細書に別段の記載のない限り、又は文脈によって明らかに否定されない限り、単数と複数の両方を網羅すると解釈されるべきであり、用語の定義であると解釈されるべきではない。「含む、備える（ｃｏｍｐｒｉｓｉｎｇ）」、「有する（ｈａｖｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「含んでいる（ｃｏｎｔａｉｎｉｎｇ）」という用語は、別段の記載のない限り、オープンエンドの用語（「限定はしないが、～を含む（ｉｎｃｌｕｄｉｎｇ， ｂｕｔ ｎｏｔ ｌｉｍｉｔｅｄ ｔｏ，）」を意味する）と解釈されるべきである。「接続される」という用語は、修飾されず、物理的接続を指しているとき、何か介在するものがある場合でも、部分的に又は完全に中に含まれているか、取り付けられるか、又は互いに接合されるものとして解釈されるべきである。本明細書で値の範囲を詳述することは、本明細書に別段の記載のない限り、及び各別個の値が、本明細書に個々に詳述されているかのように明細書に組み込まれていない限り、範囲内に入る各別個の値を個々に参照する簡潔な方法として働くことを単に意図しているにすぎない。「セット」（たとえば、「項目のセット」）又は「サブセット」という用語の使用は、文脈によって別段の記載がないか又は否定されない限り、１つ又は複数の部材を備える空ではない集合として解釈されるべきである。さらに、文脈によって別段の記載がないか又は否定されない限り、対応するセットの「サブセット」という用語は、対応するセットの厳密なサブセットを必ずしも指すとは限らず、サブセットと、対応するセットとは、等しくなり得る。
「Ａ、Ｂ、及びＣのうちの少なくとも１つ」又は「Ａ、Ｂ及びＣのうちの少なくとも１つ」という形態の言い回しなどの結合語は、別段の具体的な記載がないか又はさもなければ文脈によって明確に否定されない限り、別様に、項目、用語などが、Ａ又はＢ又はＣのいずれか、或いはＡとＢとＣとのセットの任意の空でないサブセットであり得ることを提示するために一般に使用される文脈で、理解される。たとえば、３つの部材を有するセットの説明的な実例では、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」並びに「Ａ、Ｂ及びＣのうちの少なくとも１つ」という結合句は、次のセットのうちのいずれかを指す：｛Ａ｝、｛Ｂ｝、｛Ｃ｝、｛Ａ、Ｂ｝、｛Ａ、Ｃ｝、｛Ｂ、Ｃ｝、｛Ａ、Ｂ、Ｃ｝。したがって、そのような結合語は、いくつかの実施例が、Ａのうちの少なくとも１つ、Ｂのうちの少なくとも１つ、及びＣのうちの少なくとも１つの各々が存在することを必要とすることを全体的に暗示するものではない。さらに、別段の記載がないか又は文脈によって否定されない限り、「複数（ｐｌｕｒａｌｉｔｙ）」という用語は、複数である状態を示す（たとえば、「複数の項目（ａ ｐｌｕｒａｌｉｔｙ ｏｆ ｉｔｅｍｓ）」は複数の項目（ｍｕｌｔｉｐｌｅ ｉｔｅｍｓ）を示す）。複数である項目の数は、少なくとも２つであるが、明示的に、又は文脈によってのいずれかでそのように示されているとき、それよりも多いことがある。さらに、別段の記載がないか又はさもなければ文脈から明らかでない限り、「～に基づいて」という言い回しは、「少なくとも部分的に～に基づいて」を意味し、「～のみに基づいて」を意味しない。
本明細書で説明されるプロセスの動作は、本明細書に別段の記載がないか又はさもなければ文脈によって明確に否定されない限り、任意の好適な順序で実施され得る。少なくとも１つの実施例では、本明細書で説明されるプロセス（又はその変形及び／又は組合せ）などのプロセスは、実行可能命令で構成された１つ又は複数のコンピュータ・システムの制御下で実施され、１つ又は複数のプロセッサ上で、ハードウェアによって、又はそれらの組合せによって集合的に実行するコード（たとえば、実行可能命令、１つ又は複数のコンピュータ・プログラム、又は１つ又は複数のアプリケーション）として実装される。少なくとも１つの実施例では、コードは、たとえば、１つ又は複数のプロセッサによって実行可能な複数の命令を備えるコンピュータ・プログラムの形態で、コンピュータ可読記憶媒体に記憶される。少なくとも１つの実施例では、コンピュータ可読記憶媒体は、一時的信号（たとえば、伝搬する一時的な電気又は電磁送信）を除外するが、一時的信号のトランシーバ内の非一時的データ・ストレージ回路要素（たとえば、バッファ、キャッシュ、及びキュー）を含む非一時的コンピュータ可読記憶媒体である。少なくとも１つの実施例では、コード（たとえば、実行可能コード又はソース・コード）は、１つ又は複数の非一時的コンピュータ可読記憶媒体のセットに記憶され、この記憶媒体は、コンピュータ・システムの１つ又は複数のプロセッサによって実行されたときに（すなわち、実行された結果として）、コンピュータ・システムに本明細書で説明される動作を実施させる実行可能命令を記憶している（又は、実行可能命令を記憶するための他のメモリを有する）。非一時的コンピュータ可読記憶媒体のセットは、少なくとも１つの実施例では、複数の非一時的コンピュータ可読記憶媒体を備え、複数の非一時的コンピュータ可読記憶媒体の個々の非一時的記憶媒体のうちの１つ又は複数は、コードのすべてがないが、複数の非一時的コンピュータ可読記憶媒体は、集合的にコードのすべてを記憶している。少なくとも１つの実施例では、実行可能命令は、異なる命令が異なるプロセッサによって実行されるように実行され、たとえば、非一時的コンピュータ可読記憶媒体は命令を記憶し、メイン中央処理ユニット（「ＣＰＵ」）は命令のいくつかを実行し、グラフィックス処理ユニット（「ＧＰＵ」）は他の命令を実行する。少なくとも１つの実施例では、コンピュータ・システムの異なる構成要素は、別個のプロセッサを有し、異なるプロセッサが命令の異なるサブセットを実行する。
したがって、少なくとも１つの実施例では、コンピュータ・システムは、本明細書で説明されるプロセスの動作を単独で又は集合的に実施する１つ又は複数のサービスを実装するように構成され、そのようなコンピュータ・システムは、動作の実施を可能にする適用可能なハードウェア及び／又はソフトウェアで構成される。さらに、本開示の少なくとも１つの実施例を実装するコンピュータ・システムは、単一のデバイスであり、別の実施例では、分散型コンピュータ・システムが本明細書で説明される動作を実施するように、及び単一のデバイスがすべての動作を実施しないように、異なるやり方で動作する複数のデバイスを備える分散型コンピュータ・システムである。
本明細書で提供されるあらゆる実例、又は例示的な言葉（たとえば、「など、などの（ｓｕｃｈ ａｓ）」）の使用は、本開示の実施例をより明らかにすることのみを意図しており、別段の主張のない限り、本開示の範囲に制限を加えるものではない。本明細書のいかなる言葉も、特許請求されていない任意の要素を、本開示の実践に不可欠なものとして示すと解釈されるべきではない。
本明細書で引用される出版物、特許出願、及び特許を含むすべての参考文献は、各参考文献が参照により組み込まれることが個別に明確に示され、その全体が本明細書に記載されたかのように、それと同程度まで参照により本明細書に組み込まれる。
明細書及び特許請求の範囲において、「結合される」及び「接続される」という用語が、その派生語とともに使用され得る。これらの用語は、互いに同義語として意図されていないことがあることが理解されるべきである。むしろ、特定の実例では、「接続される」又は「結合される」は、２つ又はそれ以上の要素が物理的又は電気的に互いに直接又は間接的に接触していることを示すために使用され得る。「結合される」はまた、２つ又はそれ以上の要素が直接互いに接触していないが、それでもなお互いに連動又は対話することを意味し得る。
別段の具体的な記載がない限り、明細書全体を通して、「処理する（ｐｒｏｃｅｓｓｉｎｇ）」、「算出する（ｃｏｍｐｕｔｉｎｇ）」、「計算する（ｃａｌｃｕｌａｔｉｎｇ）」、又は「決定する（ｄｅｔｅｒｍｉｎｉｎｇ）」などの用語は、コンピューティング・システムのレジスタ及び／又はメモリ内の、電子的などの物理的な量として表されるデータを、コンピューティング・システムのメモリ、レジスタ又は他のそのような情報ストレージ、送信、若しくはディスプレイ・デバイス内の物理的な量として同様に表される他のデータになるように操作及び／又は変換する、コンピュータ又はコンピューティング・システム、或いは同様の電子コンピューティング・デバイスのアクション及び／又はプロセスを指す。
同様に、「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理し、その電子データを、レジスタ及び／又はメモリに記憶され得る他の電子データに変換する任意のデバイス、又はデバイスの一部分を指し得る。非限定的な実例として、「プロセッサ」は、ＣＰＵ又はＧＰＵであり得る。「コンピューティング・プラットフォーム」は、１つ又は複数のプロセッサを備え得る。本明細書で使用される「ソフトウェア」プロセスは、たとえば、タスク、スレッド、及び知的エージェントなど、経時的にワークを実施するソフトウェア及び／又はハードウェア・エンティティを含み得る。また、各プロセスは、命令を直列で又は並列で、連続的に又は断続的に行うための複数のプロセスを指し得る。「システム」及び「方法」という用語は、１つ又は複数の方法をシステムが具体化し得、方法がシステムと考えられ得る場合に限り、本明細書において交換可能に使用される。
本明細書では、アナログ・データ又はデジタル・データを取得すること、獲得すること、受信すること、或いはそれらをサブシステム、コンピュータ・システム、又はコンピュータ実装機械に入力することに言及し得る。アナログ・データ又はデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、関数コール、又はアプリケーション・プログラミング・インターフェースへのコールのパラメータとしてデータを受信することによってなど、様々なやり方で実現され得る。いくつかの実装形態では、アナログ・データ又はデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、直列又は並列インターフェースを介してデータを転送することによって実現され得る。別の実装形態では、アナログ・データ又はデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、提供するエンティティから獲得するエンティティにコンピュータ・ネットワークを介してデータを転送することによって実現され得る。アナログ・データ又はデジタル・データを提供すること、出力すること、送信すること、送出すること、又は提示することにも言及し得る。様々な実例では、アナログ・データ又はデジタル・データを提供する、出力する、送信する、送出する、又は提示するプロセスは、関数コールの入力又は出力パラメータ、アプリケーション・プログラミング・インターフェース又はプロセス間通信機構のパラメータとしてデータを転送することによって実現され得る。
上記の説明は、説明された技法の例示的な実装形態について述べているが、他のアーキテクチャが、説明された機能性を実装するために使用され得、本開示の範囲内にあることが意図される。さらに、説明を目的として、責任の具体的な分散が定義されるが、様々な機能及び責任は、状況に応じて異なるやり方で分散及び分割され得る。
さらに、主題は、構造的特徴及び／又は方法論的行為に特有の言語で説明されたが、添付の特許請求の範囲で特許請求される主題は、説明された特有の特徴又は行為に必ずしも限定されるとは限らないことが理解されるべきである。むしろ、特有の特徴及び行為は、特許請求の範囲を実装する例示的な形態として開示される。

Claims (35)

  1. 値の第１のセットを決定するステップであって、値の前記第１のセットが、入力画像に対応する１つ又は複数のトーナル範囲を表す、ステップと、
    前記入力画像と、少なくとも、平滑化ファクタを適用することによって、生成された第２の画像との間の差に少なくとも部分的に基づいて、コントラスト画像を生成するステップと、
    値の前記第１のセットと値の第２のセットとに少なくとも部分的に基づいて、前記１つ又は複数のトーナル範囲に対応するコントラスト利得曲線のセットを生成するステップと、
    少なくとも、前記コントラスト画像にコントラスト利得マップを適用することによって、出力画像を生成するステップであって、ここで、前記コントラスト利得マップが、少なくとも、前記入力画像の第１のスケール空間表現にコントラスト利得曲線の前記セットのうちの第１のコントラスト利得曲線を適用することによって、前記入力画像のピクセルのセットについて決定される、ステップと
    を含む、方法。
  2. 前記第２の画像が、さらに、前記入力画像のスケール空間表現を含む、請求項１に記載の方法。
  3. 前記平滑化ファクタが、前記入力画像に適用されるガウス・カーネルである、請求項１に記載の方法。
  4. 前記方法が、修正された入力画像を生成するために前記入力画像にグローバル・トーン・マップを適用するステップをさらに含む、請求項１に記載の方法。
  5. 前記１つ又は複数の範囲が、ヒストグラムとして表される範囲のセットを含む、請求項４に記載の方法。
  6. 前記方法が、前記修正された入力画像に少なくとも部分的に基づいて前記ヒストグラムを生成するステップをさらに含む、請求項５に記載の方法。
  7. 前記方法が、前記入力画像又は前記出力画像のうちの少なくとも１つにグローバル・トーン・マップを適用するステップをさらに含む、請求項１に記載の方法。
  8. 値の前記第２のセットが、１つ又は複数のガウス曲線を表すシグマ値のセットを含む、請求項１に記載の方法。
  9. 前記１つ又は複数のトーナル範囲が、さらに、シャドー範囲、ハイライト範囲、又は中間トーン範囲のうちの少なくとも１つを含む、請求項１に記載の方法。
  10. 値の前記第１のセットが、さらに、前記１つ又は複数のトーナル範囲の平均値のセットを含む、請求項９に記載の方法。
  11. 前記シャドー範囲が、さらに、第１のしきい値を下回る前記入力画像のピクセルの第１のセットを含む、請求項１０に記載の方法。
  12. 平均値の前記セットのうちの第１の平均値が、さらに、ピクセルの前記第１のセットの平均を含む、請求項１１に記載の方法。
  13. 前記ハイライト範囲が、さらに、第２のしきい値を上回る前記入力画像のピクセルの第２のセットを含む、請求項１２に記載の方法。
  14. 前記中間トーン範囲が、さらに、前記第１のしきい値を上回る且つ前記第２のしきい値を下回る、前記入力画像のピクセルの第３のセットを含む、請求項１３に記載の方法。
  15. 前記第１のしきい値が、前記入力画像のピクセルの割合を表す、請求項１４に記載の方法。
  16. コントラスト利得曲線の前記セットのうちのコントラスト利得曲線が、対応する利得を作り出すための入力トーン値の関数である、請求項１に記載の方法。
  17. 前記１つ又は複数のトーナル範囲が、さらに、しきい値ピクセル値によって分類されたピクセルのグループに少なくとも部分的に基づいて定義されたトーン範囲を含み、ここで、前記しきい値ピクセル値が、ピクセルの前記グループの割合ピクセルに少なくとも部分的に基づいて決定される、請求項１に記載の方法。
  18. １つ又は複数のプロセッサと、
    命令を記憶するメモリと
    を備えるシステムであって、前記命令は、前記１つ又は複数のプロセッサによって実行された結果として、前記システムに、
    入力画像を表す画像データを取得することと、
    前記画像データに少なくとも部分的に基づいて、１つ又は複数のトーン範囲と値の第１のセットとを決定することであって、ここで、値の前記第１のセットのうちの第１の値が、前記１つ又は複数のトーン範囲のうちの第１のトーン範囲に対応する、決定することと、
    前記入力画像のスケール空間表現のセットと前記入力画像のルミナンス値のセットとに少なくとも部分的に基づいて、コントラスト画像を生成することと、
    前記第１のトーン範囲についての第１のコントラスト利得関数を生成することと、
    少なくとも、前記コントラスト画像に第１のコントラスト利得マップを適用することによって、出力画像を生成することであって、ここで、前記第１のコントラスト利得マップが、前記第１のコントラスト利得関数に少なくとも部分的に基づいて生成される、生成することと
    を行わせる、システム。
  19. 前記画像データが、前記入力画像のヒストグラムである、請求項１８に記載のシステム。
  20. 前記画像データが、高ダイナミック・レンジ（ＨＤＲ）画像データである、請求項１８に記載のシステム。
  21. 前記メモリが、前記１つ又は複数のプロセッサによって実行された結果として、前記システムに、トーン範囲のセットのうちの第２のトーン範囲についての第２のコントラスト利得関数を生成することを行わせる命令をさらに含む、請求項１８に記載のシステム。
  22. 前記メモリが、前記１つ又は複数のプロセッサによって実行された結果として、前記システムに、前記第２のコントラスト利得関数に少なくとも部分的に基づいて第２のコントラスト利得マップを生成することを行わせる命令をさらに含む、請求項２１に記載のシステム。
  23. 前記システムに、少なくとも、前記コントラスト画像に前記第１のコントラスト利得マップを適用することによって、前記出力画像を生成することを行わせる前記命令が、前記１つ又は複数のプロセッサによって実行された結果として、前記システムに、少なくとも、前記第１のコントラスト利得マップと前記第２のコントラスト利得マップとを適用することによって、前記出力画像を生成することを行わせる命令をさらに含む、請求項２２に記載のシステム。
  24. 前記１つ又は複数のトーン範囲が、さらに、シャドー範囲、ハイライト範囲、又は中間トーン範囲のうちの少なくとも１つを含む、請求項１８に記載のシステム。
  25. 前記画像データが、さらに、入力画像を表す統計的画像データを含む、請求項１８に記載のシステム。
  26. 前記統計的画像データが、さらに、ヒストグラムを含む、請求項２５に記載のシステム。
  27. 画像の複数のトーナル領域を決定するステップと、
    複数の修正されたトーナル領域を生成するために、前記複数のトーナル領域のうちの異なる領域に異なる利得関数を適用するステップと、
    前記修正されたトーナル領域に基づいて前記画像の修正されたバージョンを生成するステップと
    を含む、方法。
  28. 前記複数のトーナル領域が、さらに、シャドー範囲、ハイライト範囲、又は中間トーン範囲のうちの少なくとも１つを含む、請求項２７に記載の方法。
  29. 前記方法が、入力画像と、少なくとも、前記入力画像に平滑化ファクタを適用することによって、生成された前記画像との間の差に少なくとも部分的に基づいて、前記画像を生成するステップをさらに含む、請求項２７に記載の方法。
  30. 前記方法が、前記複数のトーナル領域のうちの別個のトーナル領域に対応する前記利得関数を生成するステップをさらに含む、請求項２７に記載の方法。
  31. 前記利得関数が、値のセットとガウス曲線を表すシグマ値のセットとに少なくとも部分的に基づいて生成される、請求項３０に記載の方法。
  32. 値の前記セットが、トーナル範囲のセットのルミナンスについての平均値のセットを表す、請求項３１に記載の方法。
  33. 平均値の前記セットのうちの第１の平均値が、前記画像のピクセルの第１のセットに少なくとも部分的に基づいて計算され、ここで、ピクセルの前記第１のセットが、しきい値を下回るルミナンス値を示す、請求項３２に記載の方法。
  34. 平均値の前記セットのうちの第１の平均値が、前記画像のピクセルの第１のセットに少なくとも部分的に基づいて計算され、ここで、ピクセルの前記第１のセットが、しきい値を上回るルミナンス値を示す、請求項３２に記載の方法。
  35. 平均値の前記セットのうちの第１の平均値が、前記画像のピクセルの第１のセットに少なくとも部分的に基づいて計算され、ここで、ピクセルの前記第１のセットが、第１のしきい値と第２のしきい値との間のルミナンス値を示す、請求項３２に記載の方法。
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