CN113254216A - 边缘计算模组及其功耗控制方法 - Google Patents

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Abstract

本申请涉及一种边缘计算模组及其功耗控制方法。所述方法包括：当接收到PCIe控制器发出的状态变化中断信号时，获取边缘计算模组中的智能计算芯片所处的运行状态；判断所述智能计算芯片所处的运行状态是否与所述状态变化中断信号代表的PCIe链路电源状态匹配；若匹配，则根据预设功耗控制规则，由所述智能计算芯片所处的运行状态和PCIe链路电源状态获取边缘计算模组应进入的目标功耗状态；控制所述边缘计算模组进入所述目标功耗状态。上述边缘计算模组及其功耗控制方法根据PCIe链路的状态以及智能计算芯片的运行状态自动调节整个边缘计算模组的功耗，从而有效降低功耗、减少发热。

Description

边缘计算模组及其功耗控制方法
技术领域
本申请涉及边缘计算技术领域，特别是涉及一种边缘计算模组及其功耗控制方法。
背景技术
随着技术的发展，出现了采用边缘计算模组为主控器（例如服务器、工控机等）提供外部算力的方案。一方面边缘计算模组提供了可观的外部算力，但同时边缘计算模组具有一定的功耗，在提供计算力时也会产生大量的热量。传统技术方案中，主控器和边缘计算模组进行数据交互时，由于数据交互的大小，周期的不确定性，没有针对不同功耗状态进行控制，从而导致该类产品的系统功耗高、发热量大。
发明内容
基于此，有必要提供一种能够有效降低功耗且减少发热的边缘计算模组及其功耗控制方法。
为了实现本申请的目的，本申请采用如下技术方案：
一种边缘计算模组的功耗控制方法，包括：
当接收到PCIe控制器发出的状态变化中断信号时，获取边缘计算模组中的智能计算芯片所处的运行状态；
判断所述智能计算芯片所处的运行状态是否与所述状态变化中断信号代表的PCIe链路电源状态匹配；
若匹配，则根据预设功耗控制规则，由所述智能计算芯片所处的运行状态和PCIe链路电源状态获取边缘计算模组应进入的目标功耗状态；
控制所述边缘计算模组进入所述目标功耗状态。
一种边缘计算模组，通过PCIe接口与外部主控器连接，为所述主控器提供扩展的计算功能，所述边缘计算模组包括用于提供计算功能的智能计算芯片和对所述智能计算芯片提供支持的外围组件；所述智能计算芯片包括：
PCIe控制器，用于发出的状态变化中断信号；
电源管理单元，用于控制PCIe链路的电源状态；
智能计算子系统，用于提供计算功能；
低功耗控制单元，与所述PCIe控制器、所述电源管理单元、所述智能计算子系统相连，用于执行上述的方法。
上述边缘计算模组及其功耗控制方法根据状态变化中断信号获知PCIe链路的电源状态，并通过智能计算芯片所处的运行状态获知智能计算芯片整体负荷；当PCIe链路的电源状态改变降低功耗时，若智能计算芯片整体负荷也较低，表明所述智能计算芯片所处的运行状态与所述状态变化中断信号代表的PCIe链路电源状态匹配，从而控制所述边缘计算模组进入所述目标功耗状态，进而能有效降低所述边缘计算模组的整体功耗。由于边缘计算模组所处的功耗状态与边缘计算模组整体上的负荷相匹配，不会在没有计算任务或少量计算任务时也不恰当地产生热量，从而有效减少发热。
附图说明
图1a为两个PCIe设备通过PCIe协议进行连接的示意图；
图1b为本申请实施例中边缘计算模组与主控器组成的系统结构图；
图1c为PCIe协议的分层结构图；
图1d为LTSSM状态机的部分状态变化图；
图1e为本申请实施例中智能计算芯片以片上系统方式实现的组成结构图；
图2为一实施例中边缘计算模组的功耗控制方法流程图；
图3为多个PCIe设备通过PCIe协议互联构成的系统中的各状态联系及变化示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
图1a是两个PCIe（Peripheral Component Interconnect Express，高速外设部件互连标准）设备通过PCIe协议进行连接的示意图。两个或多个PCIe设备通过PCIe协议互联可以构成一个系统。根据PCIe协议，每个PCIe设备只能作为Root Complex（主控，RC）和Endpoint（端点，EP）中的一种，且一个系统中只能有一个主控设备，但可以有多个端点设备。主控设备可以发起对端点设备的配置命令，反过来则不行。
图1b为本申请实施例中边缘计算模组100与主控器200组成的系统结构图。请参考图1b，边缘计算模组100和主控器200通过PCIe接口连接。主控器200本身具有一定的计算能力，同时也通过接入外部的边缘计算模组100、使用边缘计算模组100提供的计算力，达到对主控器200自身计算能力的扩展的目的。每个主控器200上可以插接多个边缘计算模组100。结合图1a可以理解，边缘计算模组100为端点（EP）设备，主控器200则为主控（RC）设备。主控器200可以是服务器、工控机等。
请参考图1b，边缘计算模组100可以包括智能计算芯片102以及其他必要的对智能计算芯片102提供支持的外围组件，例如电源、外部存储等（图未示）。智能计算芯片102是边缘计算模组100中提供计算力的组件。
请参考图1b，智能计算芯片102可以包括低功耗控制单元104、PCIe控制器106、电源管理单元108以及智能计算子系统110。
PCIe控制器106通过PCIe接口与主控器200连接。在边缘计算模组100与主控器200进行基于PCIe协议的通信时，PCIe控制器106进行具体的通信控制。请参考图1c，PCIe协议定义了一种分层的结构，即PCIe控制器106按照图1c所示的分层结构进行设计和实现。具体地，该分层结构包括事务层、数据链路层和物理层。
事务层接收来自应用层的命令及数据，并封装为事务层包（Transaction LayerPackage, TLP）然后发送给数据链路层；事务层或者还接收来自数据链路层的数据链路层包（Data Link Layer Package, DLLP），并将数据链路层包解析为事务层包。事务层的职责包括事务通信，例如读数据、写数据等。
数据链路层用来将事务层包封装为数据链路层包然后发送给物理层，或者将来自物理层的串行数据封装为数据链路层包。数据链路层的职责包括错误检测（errordetection）和错误纠正（error correction）。
物理层用来将数据链路层包进一步通过并串转换（parallel-to-serialconversion）以及电气处理后发送到PCIe链路上，并通过PCIe链路传送到对端。物理层或者通过PCIe链路接收信号，然后通过电气处理得到串行数据，通过串并转换（serial-to-parallel conversion）为并行数据后发送给数据链路层。
PCIe链路是PCIe设备之间的通信通道。PCIe链路的基本结构是分别传送两个差分信号对（differentially driven signal pair）的差分链路对（Lanes）。即发送链路（Transmit Lane）传送发送对（transmit pair）、接收链路（Receive Lane）传送接收对（receive pair）。PCIe链路可以包括多条上述基本的差分链路对，例如1条、2条、4条、8条、12条、16条以及32条等。用x1、x2、x4、x8、x12、x16、x32表示通信通道的宽度。
当主控器200需要进行计算任务时，通过调用主控器200的PCIe控制器，将计算任务相关的命令和数据通过事务层封装为事务层包，然后通过数据链路层将事务层包封装为数据链路层包，物理层将数据链路层包进行电气处理后通过PCIe链路发出。边缘计算模组100通过PCIe链路接收数据，并利用PCIe控制器106从物理层、数据链路层和事务层逐层进行解析，最终获得要进行计算任务的相关的命令和数据，然后发送给智能计算子系统110。在智能计算子系统110计算完成后，调用PCIe控制器106按上述路径相反的方向返回数据。
电源管理单元108包括对PCIe协议所规定的活动状态链路电源管理（ActiveState Link PM, ASPM）和软件控制的电源管理（PCI-PM）的实现。一般地，通过驱动程序实现ASPM和PCI-PM的控制逻辑。PCIe协议提供5种PCIe链路的电源状态（Link PowerManagement State），包括：
L0：正常工作状态（激活状态，Active State）。在L0状态下，所有的PCIe事务（transaction）和操作（operation）均可用。
L0s：低延迟恢复且节能的等待状态。在L0s状态下，支持PCIe链路的主电源、时钟以及锁相回路都处于激活状态。事务层包和数据链路层包的传送不可用。
L1：高延迟恢复且低功率的等待状态。在L1状态下，支持PCIe链路的主电源处于激活状态，锁相回路可以被关闭。
L2：链路由辅助电源供电且深度节能的状态。在L2状态下，支持PCIe链路的主电源、时钟都被关闭。由辅助电源供电。
L3：链路断电状态。在L3状态下，没有任何供电。
在PCIe设备的物理层的逻辑子层（Logic Sub Block）中，具有LTSSM（Linktraining and status state machine，链接训练和状态）状态机。PCIe设备使用该LTSSM状态机管理PCIe链路状态。LTSSM状态机管理5类状态：链路训练状态(Training States)、重训练状态(Re-Training State)、软件驱动功耗管理状态(Power Management States)、活动状态功耗管理状态(ASPM States)以及除上述4类之外的其他状态。
本申请中，PCIe链路的工作状态变化主要涉及软件驱动功耗管理状态(PowerManagement States)的变化和活动状态功耗管理状态(ASPM States)的变化。其中，软件驱动功耗管理状态(Power Management States)包括软件控制第一功耗状态PM L1、软件控制第二功耗状态PM L2、软件控制第三功耗状态PM L3。活动状态功耗管理状态(ASPM States)包括自主电源管理第零功耗状态ASPM L0s、自主电源管理第一功耗状态ASPM L1。
即LTSSM状态机支持PCIe链路在L0、L0s、L1、L2这四个状态之间的变化（L3完全断电，不进入LTSSM状态机）。其中进入到L1状态可以是自主变化（ASPM控制），也可以是软件控制（PCI-PM控制）。根据LTSSM状态机，可以管理PCIe链路的电源状态变化，即根据何种条件将PCIe链路的电源状态进行改变，同时获得PCIe链路的电源状态改变的消息以及PCIe链路改变后的电源状态。
请参考图1d，是LTSSM状态机的部分状态变化图（为便于说明，简化了其他本申请中不涉及的状态）。如图1d所示，PCIe链路的电源状态可以从L0进入L0s、L1、L2以及恢复状态，从L0s进入L0、从L1进入恢复状态以及从L2进入探测状态。
对电源管理单元108实现ASPM而言，以从L0进入ASPM L1为例进行说明。具体到本申请，在L0状态下，边缘计算模组100物理层检测PCIe链路上一定的空闲时间。这个空闲时间长度依赖于具体实现，通常是7-10us。电源管理单元108的控制逻辑如下：
A、边缘计算模组100准备使PCIe链路进入L1状态，同时主控器200应处于活动状态。
B、使边缘计算模组100的PCIe控制器106中的事务层置于非活动状态，从而阻塞新的事务层包（TLP）。
C、使PCIe控制器106中数据链路层重复发送“进入L1状态请求”（PM_Active_State_Request_L1）数据，该数据通过数据链路层包（DLLP）发送。
D、等待主控器200对“进入L1状态请求”的响应。此时主控器200一方面会阻塞新的事务层包，一方面会重复发送“请求确认”（PM_Request_Ack）数据，同样通过数据链路层包（DLLP）发送。
E、将数据链路层置于非活动状态以及将物理层置于电气空闲状态。此后主控器200也将PCIe控制器中的数据链路层置于非活动状态以及将物理层置于电气空闲状态。
至此，PCIe链路进入L1状态完成。由于是物理层检测PCIe链路的空闲状态引起电源状态的改变，因此ASPM实现了硬件自治（Hardware-autonomous）的、动态的PCIe链路电源管理。
此外，对于ASPM而言，作为运行于所述PCIe设备之上的操作系统的驱动程序读取PCIe设备配置空间中的链路功能寄存器（Link Capabilities Register），获取该链路功能寄存器位 [11:10] 的组合了解PCIe设备对ASPM的支持情况，[11:10]=01表示支持ASPML0s，[11:10]=11表示同时支持ASPM L0s和ASPM L1。驱动程序还可以设置PCIe设备配置空间中的链路控制寄存器（Link Control Register）来启用或禁用ASPM L0s和/或ASPM L1。链路控制寄存器位 [1:0] 的组合表示启用情况。[1:0]=01表示启用了ASPM L0s，禁用ASPML1；[1:0]=10表示禁用了ASPM L0s，启用了ASPM L1；[1:0]=11表示同时启用了ASPM L0s和ASPM L1。
智能计算子系统110用来提供计算功能，可以包括智能计算加速处理器，例如神经网络处理器。智能计算加速处理器可以对智能计算中的常用运算提供专用指令，从而比通用架构的处理器的运算速度更快。例如在神经网络计算中，常用的计算为卷积计算，则在神经网络处理器中提供为卷积计算进行加速的指令。
低功耗控制单元104用于监控智能计算芯片102的运行状态并结合PCIe链路的电源状态调整边缘计算模组100的功耗状态，实现本申请中边缘计算模组100的功耗控制。智能计算芯片102的运行状态包括智能计算芯片102整体上的负荷以及智能计算子系统110的计算负荷、忙闲情况等。可以理解，智能计算子系统110的计算负荷、忙闲情况可能会影响智能计算芯片102整体上的负荷，但不等于智能计算芯片102整体上的负荷。
在一个实施例中，上述智能计算芯片102可以采用片上系统（System on Chip,Soc）来实现。在智能计算芯片102采用Soc实现时，如图1e所示，智能计算芯片102可以包括主处理器112、PCIe控制器106、系统控制器（其中包括电源管理单元108）、智能计算子系统110（例如包括神经网络处理器）、低功耗控制单元104、其他的子系统以及总线。主处理器112、PCIe控制器106、系统控制器、智能计算子系统110以及其他的子系统都通过总线114连接和通信。
主处理器112是整个智能计算芯片102的核心，主处理器112用于管理调度各子模块或子系统（包括PCIe控制器106、系统控制器、智能计算子系统110以及其他的子系统）。通常地，PCIe控制器106可以包含在主处理器112中。当然，在一些实施例中，PCIe控制器106也可以不包括在主处理器112中。
系统控制器负责智能计算芯片102中的系统级的控制，例如总线控制、存储控制等。系统控制器中可以包括电源管理单元108。
智能计算子系统110用来执行特定计算任务，例如神经网络计算。
其他子系统用于提供其他功能，可以以IP核的形式实现，根据边缘计算模组100的应用需求设置。对于专用的智能计算芯片102，其他子系统也可以没有。
结合图1e和图1b，当主控器200通过PCIe链路向边缘计算模组100发送计算任务时，主处理器112调用PCIe控制器106进行具体的数据接收，主处理器112将计算任务调度给智能计算子系统110进行具体执行。主处理器112在智能计算子系统110完成计算任务后，调用PCIe控制器106计算结果通过PCIe链路发回给主控器200。
低功耗控制单元104在智能计算芯片102的运行过程中，监控主处理器112的负荷、总线114的负荷、智能计算子系统110的计算负荷、其他子系统的负荷以及PCIe链路的电源状态等。当低功耗控制单元104监控到智能计算芯片102的运行状态和PCIe链路的电源状态符合一定的条件时，发出相应的系统功耗调整信号，由主处理器112调整智能计算芯片102的运行情况，例如调整电源模组的电压、调整主处理器112自身的运行频率、调整总线114频率、关闭或唤醒智能计算子系统110或其他子系统等。从而实现调整边缘计算模组100的功耗控制。
基于上述结构，提供一种边缘计算模组的功耗控制方法，该方法描述所述低功耗控制单元104进行功耗控制的逻辑。如图2所示，所述边缘计算模组的功耗控制方法包括以下步骤：
步骤S202：当接收到来自PCIe控制器106发出的状态变化中断信号时，获取边缘计算模组100中的智能计算芯片102所处的运行状态。
根据LTSSM状态机可以获取PCIe链路的电源状态的变化，当PCIe链路的电源状态发生变化时，PCIe控制器106根据情况会向低功耗控制单元104发出相应的状态变化中断信号。
当低功耗控制单元104收到状态变化中断信号时，需要与智能计算芯片102通信以获取其当前所处的运行状态。智能计算芯片102根据其所承载的计算任务的情况，也会处于不同的运行状态。结合图1e，低功耗控制单元104可以采用硬件实现，并集成在实现智能计算芯片102的Soc芯片中，并且在智能计算芯片102的各个层次（包括子处理器层次、子系统层次、总线层次、主处理器层次等）采集信息，从而了解智能计算芯片102当前所处的运行状态。采集智能计算芯片102的信息可以主动进行，也可以被动接收。例如智能计算芯片102在各个采集信息的层次中设置判断逻辑，当条件满足时，通知低功耗控制单元104。具体地，智能计算芯片102可以采用中断通知低功耗控制单元104。
本申请实施例中，对智能计算芯片102的运行状态分别定义如下：
芯片正常运行状态C0：智能计算芯片102进行正常工作时所处的状态。
芯片第零运行状态C0s：智能计算芯片102的整体负荷不高，例如不高于60%。智能计算芯片102具备对主处理器112和总线114降频的条件，即在降频后不影响当前计算任务的执行。
芯片第一运行状态C1：智能计算芯片102的整体负荷偏低，例如不高于30%。智能计算芯片102具备对主处理器112、总线114和大部分模块（包括智能计算子系统110）降频的条件，即在降频后不影响当前计算任务的执行。
芯片第二运行状态C2：智能计算芯片102空闲，满足使智能计算芯片102进入睡眠状态的条件。
芯片第三运行状态C3：智能计算芯片102断电。
步骤S204：判断所述智能计算芯片所处的运行状态是否与所述状态变化中断信号代表的PCIe链路电源状态匹配。
智能计算芯片102的运行状态是进行功耗控制的客观条件。所述的匹配是指，智能计算芯片所处的运行状态可以满足使边缘计算模组100改变到一种功耗状态，该功耗状态对应于PCIe链路的电源状态。当所述智能计算芯片所处的运行状态与所述状态变化中断信号代表的PCIe链路电源状态匹配时，表明此时具备了将边缘计算模组进行相应的功耗控制的条件。由于PCIe链路的电源状态代表了数据传输的活跃度，而智能计算芯片102的运行状态则代表数据处理的活跃度。只有当两者匹配时，才能将整个边缘计算模组控制到相应的目标功耗状态。例如当智能计算子系统110的计算负荷较高时，表明智能计算正在进行，但计算任务相关的数据早已传输完成，PCIe链路上没有数据传输，此时PCIe链路可能会进入低功耗状态，例如ASMP L0s或ASMP L1。但此时智能计算芯片102仍需维持正常的供电，以保障为了保障智能计算子系统110的计算任务。当智能计算子系统110完成计算任务后，如果没有新的计算任务，则会空闲。在PCIe控制器106将计算结果发送完成后，也会再次进入低功耗状态。此时，边缘计算模组100既没有在进行智能计算，也没有在进行数据传输，整体上处于空闲状态。此时可以将电源电压降低、主处理器112的频率降低、总线114频率降低、将智能计算子系统110休眠等，来达到降低边缘计算模组100的功耗的目的。
本申请实施例中，对PCIe链路的电源状态分别定义如下：
链路正常工作状态L0：PCIe链路进行正常工作时所处的状态、
自主电源管理第零功耗状态ASPM L0s：PCIe链路在短暂空闲时的低功耗状态，符合上述PCIe协议对L0s的要求。
自主电源管理第一功耗状态ASPM L1：PCIe链路比自主电源管理第一功耗状态ASPM L0s功耗更低的低功耗状态，符合上述PCIe协议对L1的要求。
软件控制第一功耗状态PM L1：由软件控制进入的L1状态，符合上述PCIe协议对L1的要求。
软件控制第二功耗状态PM L2：由软件控制进入的L2状态，符合上述PCIe协议对L2的要求。
软件控制第三功耗状态PM L3：由软件控制进入的L3状态，符合上述PCIe协议对L3的要求。
步骤S206：若匹配，则根据预设功耗控制规则，由所述智能计算芯片所处的运行状态和PCIe链路电源状态获取边缘计算模组应进入的目标功耗状态。
本申请实施例中，边缘计算模组的应进入的目标功耗状态分别定义如下：
模组正常工作状态S0：边缘计算模组100进行正常工作时所处的状态，支持智能计算芯片102正常工作。
模组第零功耗状态S0s：边缘计算模组100在短暂空闲时的低功耗状态，支持智能计算芯片102在对主处理器112和总线114降频后的低功耗状态下工作。
模组第一功耗状态S1：比模组第零功耗状态S0s功耗更低的低功耗状态。支持智能计算芯片102在对主处理器112、总线114和大部分模块（包括智能计算子系统110）降频后的低功耗状态下工作。
模组第二功耗状态S2：智能计算芯片102处于休眠的状态。边缘计算模组100在模组第二功耗状态S2下支持智能计算芯片102休眠及后续的唤醒。
模组第三功耗状态S3：智能计算芯片102处于断电的状态。边缘计算模组100在模组第三功耗状态S3下支持智能计算芯片102处于断电状态及后续的上电。
根据步骤S202中所定义的运行状态和步骤204中定义的PCIe链路的电源状态，可以预先设置匹配关系，以及对应的边缘计算模组应进入的目标功耗状态得到预设功耗控制规则。
所述预设功耗控制规则如下表1：
Figure DEST_PATH_IMAGE001
由表1可知，当PCIe链路电源状态为L0时，若检测到智能计算芯片102的运行状态为C0，则边缘计算模组应进入的目标功耗状态被设置为S0。
当PCIe链路电源状态为ASPM L0s时，若检测到智能计算芯片102的功耗状态为C0s，则边缘计算模组应进入的目标功耗状态被设置为S0s。以此类推。
步骤S208：控制所述边缘计算模组进入所述目标功耗状态。
上述方法根据状态变化中断信号获知PCIe链路的电源状态，通过智能计算芯片所处的运行状态获知智能计算芯片整体负荷；当PCIe链路的电源状态改变降低功耗时，若智能计算芯片整体负荷也较低，表明可以降低智能计算芯片的功耗，避免智能计算芯片部分计算能力空闲，从而使边缘计算模组的整体功耗也相应降低。
PCIe链路的电源状态与数据传输相关，当数据通过PCIe链路传输时，PCIe链路的电源状态是正常工作状态，当没有数据传输时，PCIe链路的电源状态将进入低功耗状态；或者在没有计算任务时，对边缘计算模组进行设置，也会使PCIe链路的电源状态进入低功耗状态；这两种情况都说明数据的传输影响PCIe链路的电源状态。
数据传输是智能计算芯片工作的前提，若没有数据处理，智能计算芯片将会空闲；若处理数据量较少，则负荷较低；若处理数据量较大，则负荷较高。因此，数据传输影响数据处理。也即处理数据的负荷是跟随数据传输的。以PCIe链路的电源状态的变化为时机，获知智能计算芯片的整体负荷，然后根据预设的功耗控制规则进行功耗控制，使得边缘计算模组可以在计算任务较多时，正常工作，而在计算任务较少时，降低功耗，从而避免了功耗的浪费。也即智能计算芯片的计算能力被比较好地利用。
由于边缘计算模组所处的功耗状态与边缘计算模组整体上的负荷相匹配，不会在没有计算任务或少量计算任务时也不恰当地产生热量，从而有效减少发热。
在一个实施例中，所述状态变化中断信号包括：进入第零功耗状态中断、进入第一功耗状态中断、第一软件控制中断、第二软件控制中断、第三软件控制中断。所述进入第零功耗状态中断及所述进入第一功耗状态中断由所述PCIe链路电源状态变化触发所述PCIe控制器106发出；所述第一软件控制中断、所述第二软件控制中断及所述第三软件控制中断由所述PCIe控制器106根据所述PCIe控制器106中的状态寄存器被写入的状态值发出。所述低功耗控制单元104接收该状态变化中断信号，以了解PCIe链路的状态，并结合智能计算芯片102的运行状态，即可对边缘计算模组100进行功耗管理。
在一个实施例中，结合表2和图3，所述PCIe链路在无数据传输时，进入自主电源管理第零功耗状态ASPM L0s，触发所述PCIe控制器106发出进入第零功耗状态中断；当智能计算芯片102处于与所述自主电源管理第零功耗状态匹配的芯片第零运行状态C0s时，则获取模组第零功耗状态S0s作为目标功耗状态，并控制边缘计算模组进入模组第零功耗状态S0s。
所述自主电源管理第零功耗状态ASPM L0s为PCIe硬件（本申请中，可以是主控器200或者边缘计算模组100，即任一方都能使PCIe链路的电源状态进入ASPM L0s）自主的第一链路低功耗状态，由PCIe设备自主设置，自动触发。当主控器200或者边缘计算模组100在一定时间内没有数据传输时候，PCIe链路会自动进入ASPM L0s，PCIe链路功耗相对下降。
在所述芯片第零运行状态C0s下，所述智能计算芯片102的整体负荷低于第一阈值，在一个实施例中，所述第一阈值可以为60%，在该状态下，系统可以进行降频（主要是主处理器112和总线114可以降频）。
在所述模组第零功耗状态S0s下，所述智能计算芯片102中的主处理器112和总线114处于降频状态。
Figure DEST_PATH_IMAGE002
在一个实施例中，结合表3和图3，当满足以下条件之一时，PCIe链路进入自主电源管理第一功耗状态ASPM L1：
1）所述PCIe链路处于自主电源管理第零功耗状态ASPM L0s第一预设时长；或
2）所述PCIe链路处于正常工作状态L0，在无数据传输情况下未进入自主电源管理第零功耗状态ASPM L0s，且保持第二预设时长；或
3）边缘计算模组100在智能计算芯片102完成计算任务后，请求使PCIe链路进入所述自主电源管理第一功耗状态ASPM L1。
当所述PCIe链路进入自主电源管理第一功耗状态ASPM L1时，触发所述PCIe控制器106发出进入第一功耗状态中断；
当智能计算芯片102处于与所述自主电源管理第一功耗状态ASPM L1匹配的芯片第一运行状态C1时，则获取模组第一功耗状态S1作为目标功耗状态，并控制边缘计算模组100进入模组第一功耗状态S1。
所述自主电源管理第一功耗状态ASPM L1为PCIe设备（本申请中，是边缘计算模组100）自主的第二链路低功耗状态，由PCIe设备自主设置，自动触发。是比ASPM L0s更进一步的低功耗状态（功耗更低）。
在所述芯片第一运行状态C1下，所述智能计算芯片102的整体负荷低于第二阈值，例如30%，在该状态下，系统可以进行降频（包括主处理器112、总线114和大部分子系统，例如智能计算子系统110）；
在所述模组第一功耗状态S1下，所述智能计算芯片102中的主处理器112、总线114、智能计算子系统110处于降频状态。
Figure DEST_PATH_IMAGE003
当主控器200或者边缘计算模组100有新的数据传输时候，或者主动请求退出ASPML1，PCIe链路可以在一定时间内恢复到L0。ASPM L1的进入和退出可以由PCIe控制器106在硬件上通知低功耗控制单元104。ASPM L1恢复到L0的时间最大可达64us。
在上述两种状态（ASPM L0s、ASPM L1）下，当PCIe链路有新的数据传输时，PCIe链路退出自主电源管理第零功耗状态ASPM L0s或自主电源管理第一功耗状态ASPM L1，并进入正常工作状态L0，触发所述PCIe控制器106发出退出第零功耗状态中断或退出第一功耗状态中断。进而由低功耗控制单元104通知主处理器112后，由主处理器112控制所述边缘计算模组退出模组第零功耗状态S0s，并进入正常工作状态S0。在有数据传输时即可保障数据传输。
在一个实施例中，为所述退出自主电源管理第零功耗状态ASPM L0s或自主电源管理第一功耗状态ASPM L1设置退出延时（Exit latency），以匹配所述边缘计算模组100退出模组第零功耗状态S0s的时间。该退出延时可以调整。
在上述实施例中，边缘计算模组100的功耗状态由PCIe链路自身的状态触发控制。因为PCIe协议本身定义了PCIe链路的各种状态，边缘计算模组100连接在主控器200上时，工作状态会使PCIe链路的电源状态发生变化，充分利用硬件状态变化触发功耗控制，实现了一种自动功耗控制。
在一个实施例中，所述第一软件控制中断、所述第二软件控制中断及所述第三软件控制中断由所述PCIe控制器根据所述PCIe控制器中的状态寄存器被写入的状态值发出，并且PCIe链路根据状态寄存器的状态值和PCIe链路的电源状态进入不同的软件控制功耗状态；
状态寄存器的状态值代表的是设备电源管理状态（Device Power ManagementState, D-State），包括D0、D1、D2、D3hot、D3cold等。根据PCIe协议，PCIe链路的电源状态由下行设备（Downstream component，当前接收数据的设备）的电源管理状态决定。关系如下表4所示。
Figure DEST_PATH_IMAGE004
在下行设备处于D0状态时，如果上行设备也处于D0状态，在PCIe链路的电源状态可以在L0、L0s、L1、L2之间转换。
在下行设备的状态寄存器的状态值被设置为D1时，上行设备的电源管理值必须由D0转换到D1。且PCIe链路的电源状态必须为L1或L2，并且能够在L1和L2之间转换。为下行设备的状态寄存器设置其他D值时，过程类似。
其中，所述状态寄存器由与边缘计算模组100连接的主控器200写入状态值。在PCIe控制器106中设有状态寄存器，状态寄存器的状态值值可以为D1/D2/D3hot这3种状态值，设置D1/D2/D3hot后，PCIe链路根据状态寄存器的状态值和PCIe链路的电源状态使PCIe链路进入不同的电源状态。由于该对状态寄存器的状态值的设置可以由主控器200上层的软件进行设置，因此将PCIe链路进入的功耗状态称为软件控制功耗状态PM Lx。
在一个实施例中，结合表5和图3，当所述状态寄存器被写入的状态值为第一状态值时，触发所述PCIe控制器106发出第一软件控制中断，PCIe链路进入软件控制第一功耗状态PM L1。当智能计算芯片102处于与所述软件控制第一功耗状态PM L1匹配的芯片第一运行状态C1时，则获取模组第一功耗状态S1作为目标功耗状态，并控制边缘计算模组进入模组第一功耗状态S1。
所述软件控制第一功耗状态PM L1为通过所述第一状态值（通常为D1）设置边缘计算模组100的设备电源状态时触发的PCIe链路低功耗状态。
在所述芯片第一运行状态C1下，所述智能计算芯片102的整体负荷低于前述的第二阈值，在一个实施例中，所述第二阈值可以为30%，所述第二阈值小于所述第一阈值。在该状态下，系统可以进行降频（包括主处理器112、总线114和大部分子系统，例如智能计算子系统110）；
在所述模组第一功耗状态S1下，所述智能计算芯片102中的主处理器112、总线114、智能计算子系统110处于降频状态。
Figure DEST_PATH_IMAGE005
在一个实施例中，结合表6和图3，当所述状态寄存器被写入的状态值为第二状态值时，触发所述PCIe控制器106发出第二软件控制中断，PCIe链路进入软件控制第二功耗状态PM L2。当智能计算芯片102处于与所述软件控制第二功耗状态PM L2匹配的芯片第二运行状态C2时，则获取模组第二功耗状态S2作为目标功耗状态，并控制边缘计算模组进入模组第二功耗状态S2。
所述软件控制第二功耗状态PM L2为通过所述第二状态值（通常为D2）设置边缘计算模组100的设备电源状态时触发的PCIe链路低功耗状态，是当主控器200的电源管理软件发起主电源断电和参考时钟禁能操作时，同时边缘计算模组100具有辅助电源供电时的PCIe链路的低功耗状态。软件控制第二功耗状态PM L2下边缘计算模组100仅有且必须有辅助电源供电，处于极低功耗的状态。
在所述芯片第二运行状态C2下，所述智能计算子系统110等都处于空闲状态，没有进行计算任务，主处理器112没有或者很少调度；
在所述模组第二功耗状态S2下，所述智能计算芯片102进入睡眠状态（sleep）。
Figure DEST_PATH_IMAGE006
L2的退出需要主控器200发起唤醒。L2恢复到L0需要重新链路训练，恢复时间为10ms以上。
在一个实施例中，结合表7和图3，当所述状态寄存器被写入的状态值为第三状态值时，触发所述PCIe控制器106发出第三软件控制中断，PCIe链路进入软件控制第三功耗状态PM L3；当智能计算芯片102处于与所述软件控制第三功耗状态PM L2匹配的芯片第三运行状态C3时，则获取模组第三功耗状态S3作为目标功耗状态，并控制边缘计算模组进入模组第三功耗状态S3。
所述软件控制第三功耗状态PM L3为通过所述第三状态值（通常为D3hot）设置边缘计算模组100的设备电源状态时触发的PCIe链路低功耗状态；是当主控器200的电源管理软件发起断电操作时PCIe链路的电源状态。
在所述芯片第三运行状态C3下，所述智能计算子系统110等都处于断电状态（不含PCIe链路的电源状态）；
在所述模组第三功耗状态S3下，所述智能计算芯片102断电。
Figure DEST_PATH_IMAGE007
L3的退出需要主控器200重新对边缘计算模组100上电。
在上述实施例中，边缘计算模组的功耗状态由设置寄存器的状态值触发控制，可以根据需要通过软件的方式对寄存器设置状态值，对边缘计算模组进行功耗控制，而通过软件的方式则可以形成控制界面，提供给用户交互；或者形成软件接口，提供给主控器200中的调度程序，根据计算任务的多少来调用，从而实现了一种可以从外部进行主动控制的功耗控制。
上述边缘计算模组及其功耗控制方法，针对在各个场景下的使用，在利用ASPM方式触发控制时机的方案中，由PCIe链路的自主电源状态变化触发边缘计算模组100的功耗控制，这是一种硬件的功耗控制方案；在利用PCI-PM方式触发控制时机的方案中，通过外部软件设置边缘计算模组100中的寄存器的状态值，使PCIe链路的电源状态发生变化，从而触发边缘计算模组100的功耗控制，这是一种软件的功耗控制方案。因此本申请实现了一种软硬件的功耗控制方案，均通过PCIe链路的电源状态的变化导致功耗降低时，触发对边缘计算模组100降低功耗。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种边缘计算模组的功耗控制方法，包括：
当接收到PCIe控制器发出的状态变化中断信号时，获取边缘计算模组中的智能计算芯片所处的运行状态；
判断所述智能计算芯片所处的运行状态是否与所述状态变化中断信号代表的PCIe链路电源状态匹配；
若匹配，则根据预设功耗控制规则，由所述智能计算芯片所处的运行状态和所述PCIe链路电源状态获取所述边缘计算模组应进入的目标功耗状态；
控制所述边缘计算模组进入所述目标功耗状态。
2.根据权利要求1所述的边缘计算模组的功耗控制方法，其特征在于，所述状态变化中断信号包括：进入第零功耗状态中断、进入第一功耗状态中断、第一软件控制中断、第二软件控制中断、第三软件控制中断；所述进入第零功耗状态中断及所述进入第一功耗状态中断由所述PCIe链路电源状态变化触发所述PCIe控制器发出；所述第一软件控制中断、所述第二软件控制中断及所述第三软件控制中断由所述PCIe控制器根据所述PCIe控制器中的状态寄存器被写入的状态值发出。
3.根据权利要求2所述的边缘计算模组的功耗控制方法，其特征在于，所述方法还包括：所述PCIe链路在无数据传输时，进入自主电源管理第零功耗状态，触发所述PCIe控制器发出所述进入第零功耗状态中断；
当所述智能计算芯片处于与所述自主电源管理第零功耗状态匹配的芯片第零运行状态时，则获取模组第零功耗状态作为目标功耗状态，并控制边缘计算模组进入所述模组第零功耗状态；
所述自主电源管理第零功耗状态为PCIe设备自主的第一链路低功耗状态；
在所述芯片第零运行状态下，所述智能计算芯片的整体负荷低于第一阈值；
在所述模组第零功耗状态下，所述智能计算芯片中的主处理器和总线处于降频状态。
4.根据权利要求2所述的边缘计算模组的功耗控制方法，其特征在于，所述方法还包括：当满足以下条件之一时，所述PCIe链路进入自主电源管理第一功耗状态：
所述PCIe链路处于自主电源管理第零功耗状态达到第一预设时长；
所述PCIe链路处于正常工作状态，在无数据传输情况下未进入自主电源管理第零功耗状态，且保持第二预设时长；
所述边缘计算模组在所述智能计算芯片完成计算任务后，请求使所述PCIe链路进入所述自主电源管理第一功耗状态；
所述方法还包括：当所述PCIe链路进入所述自主电源管理第一功耗状态时，触发所述PCIe控制器发出所述进入第一功耗状态中断；
当所述智能计算芯片处于与所述自主电源管理第一功耗状态匹配的芯片第一运行状态时，则获取所述模组第一功耗状态作为目标功耗状态，并控制所述边缘计算模组进入所述模组第一功耗状态；
所述自主电源管理第一功耗状态为PCIe硬件自主的第二链路低功耗状态；
在所述芯片第一运行状态下，所述智能计算芯片的整体负荷低于第二阈值；
在所述模组第一功耗状态下，所述智能计算芯片中的主处理器. 总线. 智能计算子系统处于降频状态。
5.根据权利要求2所述的边缘计算模组的功耗控制方法，其特征在于，所述PCIe链路根据所述状态寄存器的所述状态值从所述PCIe链路当前所处的电源状态进入不同的软件控制功耗状态；所述状态值由与所述边缘计算模组相连的主控器写入所述状态寄存器。
6.根据权利要求5所述的边缘计算模组的功耗控制方法，其特征在于，所述方法还包括：当所述状态寄存器被写入的状态值为第一状态值时，触发所述PCIe控制器发出所述第一软件控制中断，所述PCIe链路进入软件控制第一功耗状态；
当智能计算芯片处于与所述软件控制第一功耗状态匹配的芯片第一运行状态时，则获取模组第一功耗状态作为目标功耗状态，并控制边缘计算模组进入模组第一功耗状态；
所述软件控制第一功耗状态为通过所述第一状态值设置所述边缘计算模组的设备电源状态时触发的PCIe链路低功耗状态；
在所述芯片第一运行状态下，所述智能计算芯片的整体负荷低于第二阈值；
在所述模组第一功耗状态下，所述智能计算芯片中的主处理器. 总线. 智能计算子系统处于降频状态。
7.根据权利要求5所述的边缘计算模组的功耗控制方法，其特征在于，所述方法还包括：当所述状态寄存器被写入的状态值为第二状态值时，触发所述PCIe控制器发出所述第二软件控制中断，所述PCIe链路进入软件控制第二功耗状态；
当智能计算芯片处于与所述软件控制第二功耗状态匹配的芯片第二运行状态时，则获取模组第二功耗状态作为目标功耗状态，并控制边缘计算模组进入模组第二功耗状态；
所述软件控制第二功耗状态为通过所述第二状态值设置所述边缘计算模组的设备电源状态时触发的PCIe链路低功耗状态；
在所述芯片第二运行状态下，所述智能计算芯片处于空闲状态；
在所述模组第二功耗状态下，所述智能计算芯片进入睡眠状态。
8.根据权利要求5所述的边缘计算模组的功耗控制方法，其特征在于，所述方法还包括：当所述状态寄存器被写入的状态值为第三状态值时，触发所述PCIe控制器发出所述第三软件控制中断，PCIe链路进入软件控制第三功耗状态；
当智能计算芯片处于与所述软件控制第三功耗状态匹配的芯片第三运行状态时，则获取模组第三功耗状态作为目标功耗状态，并控制边缘计算模组进入模组第三功耗状态；
所述软件控制第三功耗状态为通过所述第三状态值设置所述边缘计算模组的设备电源状态时触发的PCIe链路低功耗状态；
在所述芯片第三功耗状态下，所述智能计算芯片断电；
在所述模组第三功耗状态下，所述智能计算芯片断电。
9.根据权利要求3或4所述的边缘计算模组的功耗控制方法，其特征在于，当所述PCIe链路有新的数据传输时，所述PCIe链路退出所述自主电源管理第零功耗状态或所述自主电源管理第一功耗状态，进入正常工作状态，并触发所述PCIe控制器发出退出第零功耗状态中断或退出第一功耗状态中断；
若所述PCIe控制器发出所述退出所述第零功耗状态中断，则控制所述边缘计算模组退出模组第零功耗状态，并进入正常工作状态；
若所述PCIe控制器发出所述退出第一功耗状态中断，则控制所述边缘计算模组退出模组第一功耗状态，并进入正常工作状态。
10.一种边缘计算模组，通过PCIe接口与外部主控器连接，为所述主控器提供扩展的计算功能，其特征在于，所述边缘计算模组包括用于提供计算功能的智能计算芯片和对所述智能计算芯片提供支持的外围组件；所述智能计算芯片包括：
PCIe控制器，用于发出的状态变化中断信号；
电源管理单元，用于控制PCIe链路的电源状态；
智能计算子系统，用于提供计算功能；
低功耗控制单元，与所述PCIe控制器、所述电源管理单元、所述智能计算子系统相连，用于执行权利要求1~9中任一项所述的边缘计算模组的功耗控制方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022262819A1 (zh) * 2021-06-17 2022-12-22 深圳云天励飞技术股份有限公司 边缘计算模组及其功耗控制方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159649A (zh) * 2007-09-21 2008-04-09 杭州华三通信技术有限公司 一种pci快速总线系统及其能量管理方法
CN101727171A (zh) * 2008-10-14 2010-06-09 上海摩波彼克半导体有限公司 嵌入式系统中降低cpu功耗的实现方法
US20120246502A1 (en) * 2011-03-23 2012-09-27 Canon Kabushiki Kaisha Information processing apparatus, control method therefor, and storage medium
CN106774786A (zh) * 2016-11-22 2017-05-31 珠海市魅族科技有限公司 一种功耗控制方法以及装置
US20190250930A1 (en) * 2018-02-12 2019-08-15 Western Digital Technologies, Inc. Method and apparatus for configuring a serial data link
CN111132283A (zh) * 2019-11-11 2020-05-08 华为技术有限公司 一种功耗控制方法及设备
CN111124975A (zh) * 2019-12-27 2020-05-08 江苏芯盛智能科技有限公司 一种PCIe设备动态功耗节省方法以及低功耗PCIe设备
CN112015683A (zh) * 2020-08-27 2020-12-01 深圳忆联信息系统有限公司 Pcie链路的动态切换方法、装置、计算机设备及存储介质

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220256320A1 (en) * 2019-04-17 2022-08-11 Sony Group Corporation Power management of movable edge computing servers
KR20210073225A (ko) * 2019-12-10 2021-06-18 삼성전자주식회사 다수 개의 집적 회로 사이의 인터페이스를 제어하기 위한 전자 장치 및 그의 동작 방법
CN112307703B (zh) * 2020-10-27 2022-08-26 电子科技大学 一种边缘计算智能功率模块
CN113254216B (zh) * 2021-06-17 2022-01-11 深圳云天励飞技术股份有限公司 边缘计算模组及其功耗控制方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159649A (zh) * 2007-09-21 2008-04-09 杭州华三通信技术有限公司 一种pci快速总线系统及其能量管理方法
CN101727171A (zh) * 2008-10-14 2010-06-09 上海摩波彼克半导体有限公司 嵌入式系统中降低cpu功耗的实现方法
US20120246502A1 (en) * 2011-03-23 2012-09-27 Canon Kabushiki Kaisha Information processing apparatus, control method therefor, and storage medium
CN106774786A (zh) * 2016-11-22 2017-05-31 珠海市魅族科技有限公司 一种功耗控制方法以及装置
US20190250930A1 (en) * 2018-02-12 2019-08-15 Western Digital Technologies, Inc. Method and apparatus for configuring a serial data link
CN111132283A (zh) * 2019-11-11 2020-05-08 华为技术有限公司 一种功耗控制方法及设备
CN111124975A (zh) * 2019-12-27 2020-05-08 江苏芯盛智能科技有限公司 一种PCIe设备动态功耗节省方法以及低功耗PCIe设备
CN112015683A (zh) * 2020-08-27 2020-12-01 深圳忆联信息系统有限公司 Pcie链路的动态切换方法、装置、计算机设备及存储介质

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022262819A1 (zh) * 2021-06-17 2022-12-22 深圳云天励飞技术股份有限公司 边缘计算模组及其功耗控制方法

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