CN113224065A - 一种降低flash cell区高度的方法 - Google Patents

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Abstract

本发明提供一种降低flash cell区高度的方法，硅基底上的cell区和外围器件区的上表面设有氧化层；cell区的氧化层上设有浮栅层；浮栅层上设有ONO层；ONO层上设有控制栅多晶硅层；外围器件区的氧化层上设有栅极多晶硅层；在控制栅多晶硅层和栅极多晶硅层上覆盖光刻胶，对cell区的控制栅多晶硅层、浮栅层以及氧化层刻蚀形成多个相互间隔的层叠结构，在cell区和外围器件区域覆盖BARC层；在外围器件区域的BARC层上覆盖光刻胶；对cell区的BARC层进行刻蚀至露出控制栅结构的头部为止；对控制栅结构的头部进行刻蚀，并刻蚀至控制栅结构上表面与上级多晶硅层上表面的高度一致。本发明对控制栅结构进行刻蚀至使其与栅极多晶硅层的高度一致，有利于高密度等离子体的层间介质层的填充。

Description

一种降低flash cell区高度的方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种降低flash cell区高度的方法。
背景技术
在ETOX闪存中，控制栅多晶硅(CG poly)和栅极多晶硅(Gate poly)一起沉积，flash cell一般要比外围(peripheral)区域高大约
Figure BDA0003037599430000011
过高的flash Cell会给高密度等离子体的层间介质层(ILD HDP)填充带来挑战。
ILD HDP填充不良会导致接触孔短路(CT short)。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种降低flash cell区高度的方法，用于解决现有技术中控制栅多晶硅比栅极多晶硅高从而导致的问题。
为实现上述目的及其他相关目的，本发明提供一种降低flash cell区高度的方法，该方法至少包括以下步骤：
步骤一、提供硅基底，所述硅基底上形成有多个STI区，所述STI区之间的区域分别作为cell区和外围器件区；所述cell区和所述外围器件区的所述硅基底上表面分别设有氧化层；所述cell区的所述氧化层上设有浮栅层；所述浮栅层上设有氧化硅-氮化硅-氧化硅的层叠结构；所述层叠结构上设有控制栅多晶硅层；所述外围器件区的所述氧化层上设有栅极多晶硅层；
步骤二、在所述控制栅多晶硅层和所述栅极多晶硅层上覆盖光刻胶，对所述cell区的所述控制栅多晶硅层、浮栅层以及氧化层进行刻蚀至露出所述硅基底上表面为止，形成多个相互间隔的层叠结构，所述多个相互间隔的层叠结构自下而上由氧化层结构、浮栅结构、氧化硅-氮化硅-氧化硅结构以及控制栅结构组成；
步骤三、在所述cell区和所述外围器件区域覆盖BARC层；
步骤四、在所述外围器件区域的所述BARC层上覆盖光刻胶；
步骤五、对所述cell区的所述BARC层进行刻蚀至露出所述控制栅结构的头部为止；
步骤六、对露出的所述控制栅结构的头部进行刻蚀，并刻蚀至所述控制栅结构的上表面高度与所述上级多晶硅层上表面的高度一致为止。
优选地，步骤一中所述cell区和所述外围器件区的所述硅基底上表面的所述氧化层为同一道工艺形成，二者厚度相同。
优选地，步骤一中的所述控制栅多晶硅层与所述栅极多晶硅层为同一道工艺形成，二者厚度相同。
优选地，步骤一中的所述控制栅多晶硅层上表面的高度高于所述外围器件区的所述栅极多晶硅层上表面的高度。
优选地，步骤一中的所述控制栅多晶硅层上表面的高度比所述外围器件区的所述栅极多晶硅层上表面的高度高
Figure BDA0003037599430000021
优选地，步骤二中刻蚀至露出所述硅基底上表面后，去除剩余光刻胶。
优选地，该方法还包括步骤七、去除所述外围器件区的光刻胶。
优选地，该方法还包括步骤八、去除所述cell区和所述外围器件区的所述BARC层。
优选地，步骤一中的所述cell区的所述氧化层下的所述硅基底中设有阱区。
如上所述，本发明的降低flash cell区高度的方法，具有以下有益效果：本发明用BARC层保护cell区底部，并刻蚀BARC层露出cell区的控制栅结构，对控制栅结构进行刻蚀至使其与栅极多晶硅层的高度一致，有利于高密度等离子体的层间介质层的填充。
附图说明
图1显示为本发明中cell区和外围器件区的结构示意图；
图2显示为本发明中刻蚀控制栅形成控制栅结构的示意图；
图3显示为本发明中去除控制栅结构以及栅极多晶硅层上的光刻胶后的结构示意图；
图4显示为本发明中在cell区和外围器件区域覆盖BARC层后的结构示意图；
图5显示为本发明中在外围器件区域的BARC层上覆盖光刻胶后的结构示意图；
图6显示为本发明中cell区BARC层后露出控制栅结构头部的结构示意图；
图7显示为本发明中刻蚀控制栅头部后形成的结构示意图；
图8显示为本发明中去除cell区和外围器件区的BARC层后形成的结构示意图；
图9显示为本发明中的降低flash cell区高度的方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种降低flash cell区高度的方法，如图9所示，图9显示为本发明中的降低flash cell区高度的方法流程图，该方法至少包括以下步骤：
步骤一、提供硅基底，所述硅基底上形成有STI区，所述STI区两侧分别作为cell区和外围器件区；所述cell区和所述外围器件区的所述硅基底上表面分别设有氧化层；所述cell区的所述氧化层上设有浮栅层；所述浮栅层上设有氧化硅-氮化硅-氧化硅的层叠结构；所述层叠结构上设有控制栅多晶硅层；所述外围器件区的所述氧化层上设有栅极多晶硅层；
如图1所示，图1显示为本发明中cell区和外围器件区的结构示意图。该步骤一中的所述硅基底01中设有所述STI区09，所述STI区09的两侧分别是cell区(cell)和外围器件区(peripheral)；所述cell区(cell)和所述外围器件区(peripheral)的所述硅基底01上表面分别设有氧化层,其中cell区的该氧化层为TUNOX(05)，所述外围器件区(peripheral)的所述氧化层为GOX(02)；所述cell区的所述氧化层TUNOX上设有浮栅层FG(06)；所述浮栅层FG上设有氧化硅-氮化硅-氧化硅的层叠结构07(ONO)；所述层叠结构(ONO)上设有控制栅多晶硅层08(CG)；所述外围器件区(peripheral)的所述氧化层GOX上设有栅极多晶硅层Gate(03)。
本发明进一步地，本实施例的步骤一中所述cell区(cell)和所述外围器件区(peripheral)的所述硅基底上表面的所述氧化层为同一道工艺形成，二者厚度相同。也就是说，所述TUNOX的厚度与所述GOX的厚度相同。
本发明进一步地，本实施例的步骤一中的所述控制栅多晶硅层与所述栅极多晶硅层为同一道工艺形成，二者厚度相同。也就是说，所述控制栅多晶硅层CG与所述栅极多晶硅层Gate为同一道工艺形成，二者厚度相同。
本发明进一步地，本实施例的步骤一中的所述控制栅多晶硅层上表面的高度高于所述外围器件区的所述栅极多晶硅层上表面的高度。由于所述控制栅多晶硅层CG与所述栅极多晶硅层Gate的厚度相同，并且在所述TUNOX层上还存在所述FG和所述ONO层，因此，所述控制栅多晶硅层CG上表面的高度高于所述外围器件区的所述栅极多晶硅层Gate上表面的高度。
本发明进一步地，本实施例的步骤一中的所述控制栅多晶硅层上表面的高度比所述外围器件区的所述栅极多晶硅层上表面的高度高
Figure BDA0003037599430000031
如图1所示，本发明进一步地，本实施例的步骤一中的所述cell区的所述氧化层下的所述硅基底中设有阱区04。
步骤二、在所述控制栅多晶硅层和所述栅极多晶硅层上覆盖光刻胶，对所述cell区的所述控制栅多晶硅层、浮栅层以及氧化层进行刻蚀至露出所述硅基底上表面为止，形成多个相互间隔的层叠结构，所述多个相互间隔的层叠结构自下而上由氧化层结构、浮栅结构、氧化硅-氮化硅-氧化硅结构以及控制栅结构组成；如图2所示，图2显示为本发明中刻蚀控制栅形成控制栅结构的示意图。该步骤三在所述控制栅多晶硅层CG和所述栅极多晶硅层Gate上覆盖光刻胶09，对所述cell区的所述控制栅多晶硅层、浮栅层以及氧化层进行刻蚀，并且刻蚀直到露出所述硅基底上表面为止，形成多个相互间隔的层叠结构，所述多个相互间隔的层叠结构自下而上由氧化层结构050、浮栅结构060、氧化硅-氮化硅-氧化硅结构070以及控制栅结构080组成。
本发明进一步地，本实施例的步骤二中刻蚀至露出所述硅基底上表面后，去除剩余光刻胶。
步骤三、在所述cell区和所述外围器件区域覆盖BARC层；本实施例中在进行步骤三之前，去除位于所述控制栅结构以及所述栅极多晶硅层上的光刻胶09，形成如图3所示的结构，图3显示为本发明中去除控制栅结构以及栅极多晶硅层上的光刻胶后的结构示意图。该步骤三在所述cell区和所述外围器件区域覆盖BARC层10后形成的结构如图4所示，图4显示为本发明中在cell区和外围器件区域覆盖BARC层后的结构示意图。
步骤四、在所述外围器件区域的所述BARC层上覆盖光刻胶；如图5所示，图5显示为本发明中在外围器件区域的BARC层上覆盖光刻胶后的结构示意图。该步骤四在所述外围器件区域的所述BARC层上覆盖所述光刻胶11。
步骤五、对所述cell区的所述BARC层进行刻蚀至露出所述控制栅结构的头部为止；如图6所示，图6显示为本发明中cell区BARC层后露出控制栅结构头部的结构示意图。
步骤六、对露出的所述控制栅结构的头部进行刻蚀，并刻蚀至所述控制栅结构的上表面高度与所述上级多晶硅层上表面的高度一致为止。如图7所示，图7显示为本发明中刻蚀控制栅头部后形成的结构示意图。刻蚀后的所述控制栅结构080的上表面的高度与所述栅极多晶硅层03上表面的高度一致。
本发明进一步地，本实施例的该方法还包括步骤七、去除所述外围器件区的光刻胶。
本发明进一步地，本实施例的该方法还包括步骤八、去除所述cell区和所述外围器件区的所述BARC层。如图8所示，图8显示为本发明中去除cell区和外围器件区的BARC层后形成的结构示意图。
综上所述，本发明用BARC层保护cell区底部，并刻蚀BARC层露出cell区的控制栅结构，对控制栅结构进行刻蚀至使其与栅极多晶硅层的高度一致，有利于高密度等离子体的层间介质层的填充。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种降低flash cell区高度的方法，其特征在于，该方法至少包括以下步骤：
步骤一、提供硅基底，所述硅基底上形成有多个STI区，所述STI区之间的区域分别作为cell区和外围器件区；所述cell区和所述外围器件区的所述硅基底上表面分别设有氧化层；所述cell区的所述氧化层上设有浮栅层；所述浮栅层上设有氧化硅-氮化硅-氧化硅的层叠结构；所述层叠结构上设有控制栅多晶硅层；所述外围器件区的所述氧化层上设有栅极多晶硅层；
步骤二、在所述控制栅多晶硅层和所述栅极多晶硅层上覆盖光刻胶，对所述cell区的所述控制栅多晶硅层、浮栅层以及氧化层进行刻蚀至露出所述硅基底上表面为止，形成多个相互间隔的层叠结构，所述多个相互间隔的层叠结构自下而上由氧化层结构、浮栅结构、氧化硅-氮化硅-氧化硅结构以及控制栅结构组成；
步骤三、在所述cell区和所述外围器件区域覆盖BARC层；
步骤四、在所述外围器件区域的所述BARC层上覆盖光刻胶；
步骤五、对所述cell区的所述BARC层进行刻蚀至露出所述控制栅结构的头部为止；
步骤六、对露出的所述控制栅结构的头部进行刻蚀，并刻蚀至所述控制栅结构的上表面高度与所述上级多晶硅层上表面的高度一致为止。
2.根据权利要求1所述的降低flash cell区高度的方法，其特征在于：步骤一中所述cell区和所述外围器件区的所述硅基底上表面的所述氧化层为同一道工艺形成，二者厚度相同。
3.根据权利要求1所述的降低flash cell区高度的方法，其特征在于：步骤一中的所述控制栅多晶硅层与所述栅极多晶硅层为同一道工艺形成，二者厚度相同。
4.根据权利要求1所述的降低flash cell区高度的方法，其特征在于：步骤一中的所述控制栅多晶硅层上表面的高度高于所述外围器件区的所述栅极多晶硅层上表面的高度。
5.根据权利要求4所述的降低flash cell区高度的方法，其特征在于：步骤一中的所述控制栅多晶硅层上表面的高度比所述外围器件区的所述栅极多晶硅层上表面的高度高
Figure FDA0003037599420000011
6.根据权利要求1所述的降低flash cell区高度的方法，其特征在于：步骤二中刻蚀至露出所述硅基底上表面后，去除剩余光刻胶。
7.根据权利要求1所述的降低flash cell区高度的方法，其特征在于：该方法还包括步骤七、去除所述外围器件区的光刻胶。
8.根据权利要求1所述的降低flash cell区高度的方法，其特征在于：该方法还包括步骤八、去除所述cell区和所述外围器件区的所述BARC层。
9.根据权利要求1所述的降低flash cell区高度的方法，其特征在于：步骤一中的所述cell区的所述氧化层下的所述硅基底中设有阱区。
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