CN113224001A - 铝填孔的工艺方法 - Google Patents
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Abstract
本发明公开了一种铝填孔的工艺方法,包括:步骤一、在半导体衬底表面形成层间膜。步骤二、将孔形成区域的层间膜去除形成位于层间膜中的第一开口。步骤三、在第一开口的内侧面形成由第二介质层组成的内侧墙,内侧墙在第一开口内围成第二开口;全面刻蚀工艺使内侧墙的顶角圆化,使第二开口的形貌为有利于铝填充的弧形开口形貌。步骤四、以层间膜和内侧墙为掩膜对第二开口底部的半导体衬底进行刻蚀形成第三开口。步骤五、在孔中填充铝层。本发明能提高铝填孔的填充能力,增加工艺窗口,提高填充质量。
Description
技术领域
本发明涉及一种半导体集成电路制造方法,特别是涉及一种铝填孔的工艺方法。
背景技术
在半导体集成电路制造中,在完成半导体衬底上的器件层制造的前段工艺(FEOL),需要进行中段工艺(MOL),之后再进行后段工艺(BEOL)。中段工艺中包括接触孔(Contact,CT)的形成工艺,通过接触孔将半导体衬底上的器件的各掺杂区连接导电后段工艺中的第一层金属层。
接触孔的形成工艺包括对层间膜(ILD)进行刻蚀形成穿过层间膜的开口;有些工艺中,还需要对层间膜的开口底部的半导体衬底如硅衬底进行刻蚀。之后,在刻蚀形成的开口中填充金属层形成接触孔。
根据填充接触孔的材料不同,接触孔的填充工艺分为两种,一种是填充金属钨的接触孔,另一种则是填充铝的接触孔。由于后段工艺的金属互连结构中的金属线通常采用铝线,故采用铝填充接触孔时,能在接触孔的铝层填充后直接形成后续的金属线的铝层,这样能有效节约成本,简化工艺步骤。
铝填充开口形成接触孔的方法中,铝的主体层通常采用热铝工艺实现,热铝工艺是指工艺温度350℃~500℃的物理气相沉积的溅射工艺,射频功率通常为0.5kW~2kW的较低功率。热铝工艺对接触孔的开口的形貌要求较高,尤其是高深宽比的触孔的开口,容易在触孔的开口顶部提前收口,难以达到最佳的填充效果。
尤其在层间膜中没有采用硼磷硅玻璃(BPSG)膜层的工艺中,由于没有BPSG,故也无法通过BPSG回流(reflow)的工艺来对层间膜进行平坦化,这样层间膜的本来形貌就不佳,这样的层间膜在刻蚀形成开口后的形貌特别是顶部形貌不利于热铝的填充。
发明内容
本发明所要解决的技术问题是提供一种铝填孔的工艺方法,能提高铝填孔的填充能力,增加工艺窗口,提高填充质量。
为解决上述技术问题,本发明提供的铝填孔的工艺方法包括如下步骤:
步骤一、提供一半导体衬底,在所述半导体衬底表面形成层间膜。
步骤二、光刻打开孔形成区域,将所述孔形成区域的所述层间膜去除形成位于所述层间膜中的第一开口。
步骤三、采用全面沉积加全面刻蚀工艺在所述第一开口的内侧面形成由第二介质层组成的内侧墙,所述内侧墙在所述第一开口内围成第二开口;所述全面刻蚀工艺使所述内侧墙的顶角圆化,使所述第二开口的形貌为有利于铝填充的弧形开口形貌。
步骤四、以所述层间膜和所述内侧墙为掩膜对所述第二开口底部的所述半导体衬底进行刻蚀形成第三开口。由所述第三开口和所述第二开口叠加形成所述孔。
步骤五、在所述孔中填充铝层。
进一步的改进是,所述半导体衬底包括硅衬底。
进一步的改进是,在所述半导体衬底上形成有功率器件。
进一步的改进是,所述功率器件包括沟槽栅MOSFET功率器件。
进一步的改进是,所述沟槽栅MOSFET功率器件包括:栅极结构。
所述栅极结构包括栅极沟槽、栅介质层和多晶硅栅,所述栅极沟槽形成于所述半导体衬底中,所述栅介质层形成于所述栅极沟槽的内侧表面,所述多晶硅栅填充于所述栅极沟槽中。
在所述半导体衬底表面形成有第二导电类型的阱区,所述栅极沟槽纵向穿过所述阱区。
在所述阱区的表面形成有第一导电类型重掺杂的源区。
进一步的改进是,步骤四中的所述孔为接触孔开口,步骤五中填充了所述铝层后的所述孔为接触孔。
进一步的改进是,在所述多晶硅栅和所述源区的顶部都形成有所述接触孔。
进一步的改进是,所述源区顶部的所述接触孔还穿过所述源区从而同时和所述源区以及所述阱区接触。
进一步的改进是,在所述半导体衬底表面还形成有第一导电类型掺杂的外延层,所述栅极结构、所述阱区和所述源区都形成于所述外延层中。
第一导电类型重掺杂的漏区形成有背面减薄后的所述半导体衬底背面。
进一步的改进是,步骤一中所述层间膜采用氧化硅沉积工艺形成。
进一步的改进是,所述第二介质层的材料包括氮化硅。
进一步的改进是,所述第二介质层采用炉管工艺形成,步骤二中,全面沉积工艺完成后,在所述半导体衬底背面也形成有所述第二介质层的材料层;在进行所述全面刻蚀工艺之前,还包括:进行背面刻蚀将所述半导体衬底背面的所述第二介质层的材料层去除的步骤。
进一步的改进是,步骤五中,所述铝层的主体层采用热铝工艺形成。
进一步的改进是,在所述主体层形成之前还包括如下步骤:
形成阻挡层。
形成浸润层。
形成采用冷铝工艺形成第一铝层。
进一步的改进是,所述热铝工艺采用温度为350℃~500℃的溅射工艺,所述冷铝工艺采用温度为10℃~300℃的溅射工艺。
进一步的改进是,所述阻挡层包括第一Ti层和第二TiN层的叠加层;所述浸润层包括第三Ti层。
和现有方法中孔的刻蚀区域采用对层间膜进行刻蚀形成的开口即第一开口进行定义不同,本发明中,在第一开口形成之后还增加了在第一开口的内侧面形成内侧墙的步骤,通过内侧墙围成的第二开口来定义孔的刻蚀区域,由于内侧墙是通过全面沉积加全面刻蚀工艺形成,全面刻蚀工艺能将内侧墙的顶角圆化,从而使得第二开口的顶部宽度大底部宽度小且侧面为弧形的弧形开口形貌,这种弧形开口形貌有利于铝填充,所以本发明能提高铝填孔的填充能力,增加工艺窗口,提高填充质量。
本发明特别适用于采用热铝填充接触孔的工艺中,特别是在层间膜中没有采用具有平坦化的BPSG膜层时,本发明能补偿层间膜的不平坦化表面对接触孔的填充工艺的不利影响,使得接触孔依然得到很好的填充。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是本发明实施例铝填孔的工艺方法的流程图;
图2A-图2G是本发明实施例方法各步骤中的器件结构示意图。
具体实施方式
如图1所示,是本发明实施例铝填孔的工艺方法的流程图;如图2A至图2G所示,是本发明实施例方法各步骤中的器件结构示意图;本发明实施例铝填孔的工艺方法包括如下步骤:
步骤一、如图2A所示,提供一半导体衬底101,在所述半导体衬底101表面形成层间膜104。
本发明实施例中,所述半导体衬底101包括硅衬底。
在所述半导体衬底101上形成有功率器件。
所述功率器件包括沟槽栅MOSFET功率器件。
所述沟槽栅MOSFET功率器件包括:栅极结构。
所述栅极结构包括栅极沟槽、栅介质层105和多晶硅栅106,所述栅极沟槽形成于所述半导体衬底101中,所述栅介质层105形成于所述栅极沟槽的内侧表面,所述多晶硅栅106填充于所述栅极沟槽中。较佳为,所述栅介质层105采用氧化层;图2A中,所述栅极沟槽外的所述栅介质层105保留。也能为:所述栅极沟槽外的所述栅介质层105被去除。
在所述半导体衬底101表面形成有第二导电类型的阱区102,所述栅极沟槽纵向穿过所述阱区102。
在所述阱区102的表面形成有第一导电类型重掺杂的源区103。
在所述半导体衬底101表面还形成有第一导电类型掺杂的外延层,所述栅极结构、所述阱区102和所述源区103都形成于所述外延层中。
所述层间膜104采用氧化硅沉积工艺形成。本发明实施例中能适应于在所述层间膜104不包括BPSG膜层的结构中,也即本发明实施例中的所述层间膜104即使不采用流动性好的BPSG膜层进行平坦化,本发明实施例也能实现很好的铝填充。
步骤二、如图2B所示,进行光刻工艺形成光刻胶107图形打开孔形成区域。
如图2C所示,采用刻蚀工艺将所述孔形成区域的所述层间膜104去除形成位于所述层间膜104中的第一开口201。
步骤三、如图2D所示,采用全面沉积工艺形成第二介质层108a。
本发明实施例中,所述第二介质层108a的材料包括氮化硅。
如图2D所示,所述第二介质层108a采用炉管工艺形成,步骤二中,全面沉积工艺完成后,在所述半导体衬底101背面也形成有所述第二介质层108a的材料层108b。
如图2E所示,在进行所述全面刻蚀工艺之前,还包括:进行背面刻蚀将所述半导体衬底101背面的所述第二介质层108a的材料层108b去除的步骤。
如图2F所示,对所述第二介质层108a进行全面刻蚀在所述第一开口201的内侧面形成由第二介质层108a组成的内侧墙108,所述内侧墙108在所述第一开口201内围成第二开口202;所述全面刻蚀工艺使所述内侧墙108的顶角圆化,使所述第二开口202的形貌为有利于铝填充的弧形开口形貌。
步骤四、如图2G所示,以所述层间膜104和所述内侧墙108为掩膜对所述第二开口202底部的所述半导体衬底101进行刻蚀形成第三开口203。由所述第三开口203和所述第二开口202叠加形成所述孔。
步骤五、在所述孔中填充铝层。
本发明实施例中,步骤四中的所述孔为接触孔开口,步骤五中填充了所述铝层后的所述孔为接触孔。
在所述多晶硅栅106和所述源区103的顶部都形成有所述接触孔。
所述源区103顶部的所述接触孔还穿过所述源区103从而同时和所述源区103以及所述阱区102接触。
步骤五中,所述铝层的主体层采用热铝工艺形成。所述热铝工艺采用温度为350℃~500℃的溅射工艺。
在所述主体层形成之前还包括如下步骤:
形成阻挡层。所述阻挡层包括第一Ti层和第二TiN层的叠加层。
形成浸润层。所述浸润层包括第三Ti层。
形成采用冷铝工艺形成第一铝层。所述冷铝工艺采用温度为10℃~300℃的溅射工艺。
后续,还包括形成第三铝层,对所述第三铝层进行图形化形成铝线,所述铝线作为金属互连结构中的金属线。
正面工艺完成后,还包括进行工艺,包括:
进行背面减薄;
进行背面离子注入在背面减薄后的所述半导体衬底101背面形成第一导电类型重掺杂的漏区。
和现有方法中孔的刻蚀区域采用对层间膜104进行刻蚀形成的开口即第一开口201进行定义不同,本发明实施例中,在第一开口201形成之后还增加了在第一开口201的内侧面形成内侧墙108的步骤,通过内侧墙108围成的第二开口202来定义孔的刻蚀区域,由于内侧墙108是通过全面沉积加全面刻蚀工艺形成,全面刻蚀工艺能将内侧墙108的顶角圆化,从而使得第二开口202的顶部宽度大底部宽度小且侧面为弧形的弧形开口形貌,这种弧形开口形貌有利于铝填充,所以本发明实施例能提高铝填孔的填充能力,增加工艺窗口,提高填充质量。
本发明实施例特别适用于采用热铝填充接触孔的工艺中,特别是在层间膜104中没有采用具有平坦化的BPSG膜层时,本发明实施例能补偿层间膜104的不平坦化表面对接触孔的填充工艺的不利影响,使得接触孔依然得到很好的填充。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (17)
1.一种铝填孔的工艺方法,其特征在于,包括如下步骤:
步骤一、提供一半导体衬底,在所述半导体衬底表面形成层间膜;
步骤二、光刻打开孔形成区域,将所述孔形成区域的所述层间膜去除形成位于所述层间膜中的第一开口;
步骤三、采用全面沉积加全面刻蚀工艺在所述第一开口的内侧面形成由第二介质层组成的内侧墙,所述内侧墙在所述第一开口内围成第二开口;所述全面刻蚀工艺使所述内侧墙的顶角圆化,使所述第二开口的形貌为有利于铝填充的弧形开口形貌;
步骤四、以所述层间膜和所述内侧墙为掩膜对所述第二开口底部的所述半导体衬底进行刻蚀形成第三开口;由所述第三开口和所述第二开口叠加形成所述孔;
步骤五、在所述孔中填充铝层。
2.如权利要求1所述的铝填孔的工艺方法,其特征在于:所述半导体衬底包括硅衬底。
3.如权利要求2所述的铝填孔的工艺方法,其特征在于:在所述半导体衬底上形成有功率器件。
4.如权利要求3所述的铝填孔的工艺方法,其特征在于:所述功率器件包括沟槽栅MOSFET功率器件。
5.如权利要求4所述的铝填孔的工艺方法,其特征在于:所述沟槽栅MOSFET功率器件包括:栅极结构;
所述栅极结构包括栅极沟槽、栅介质层和多晶硅栅,所述栅极沟槽形成于所述半导体衬底中,所述栅介质层形成于所述栅极沟槽的内侧表面,所述多晶硅栅填充于所述栅极沟槽中;
在所述半导体衬底表面形成有第二导电类型的阱区,所述栅极沟槽纵向穿过所述阱区;
在所述阱区的表面形成有第一导电类型重掺杂的源区。
6.如权利要求5所述的铝填孔的工艺方法,其特征在于:步骤四中的所述孔为接触孔开口,步骤五中填充了所述铝层后的所述孔为接触孔。
7.如权利要求6所述的铝填孔的工艺方法,其特征在于:在所述多晶硅栅和所述源区的顶部都形成有所述接触孔。
8.如权利要求7所述的铝填孔的工艺方法,其特征在于:所述源区顶部的所述接触孔还穿过所述源区从而同时和所述源区以及所述阱区接触。
9.如权利要求5所述的铝填孔的工艺方法,其特征在于:在所述半导体衬底表面还形成有第一导电类型掺杂的外延层,所述栅极结构、所述阱区和所述源区都形成于所述外延层中;
第一导电类型重掺杂的漏区形成有背面减薄后的所述半导体衬底背面。
10.如权利要求1或7所述的铝填孔的工艺方法,其特征在于:步骤一中所述层间膜采用氧化硅沉积工艺形成。
11.如权利要求10所述的铝填孔的工艺方法,其特征在于:所述第二介质层的材料包括氮化硅。
13.如权利要求11所述的铝填孔的工艺方法,其特征在于:所述第二介质层采用炉管工艺形成,步骤二中,全面沉积工艺完成后,在所述半导体衬底背面也形成有所述第二介质层的材料层;在进行所述全面刻蚀工艺之前,还包括:进行背面刻蚀将所述半导体衬底背面的所述第二介质层的材料层去除的步骤。
14.如权利要求1或7所述的铝填孔的工艺方法,其特征在于:步骤五中,所述铝层的主体层采用热铝工艺形成。
15.如权利要求14所述的铝填孔的工艺方法,其特征在于:在所述主体层形成之前还包括如下步骤:
形成阻挡层;
形成浸润层;
形成采用冷铝工艺形成第一铝层。
16.如权利要求15所述的铝填孔的工艺方法,其特征在于:所述热铝工艺采用温度为350℃~500℃的溅射工艺,所述冷铝工艺采用温度为10℃~300℃的溅射工艺。
17.如权利要求15所述的铝填孔的工艺方法,其特征在于:所述阻挡层包括第一Ti层和第二TiN层的叠加层;所述浸润层包括第三Ti层。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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