CN113206152A - 半导体器件及其形成方法 - Google Patents

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dipole
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semiconductor device
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陈彦羽
程仲良
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的实施例涉及一种半导体器件及其形成方法。一种半导体器件包括第一栅极结构，第一栅极结构包括第一界面层、设置在第一界面层上方的第一栅极介电层，以及设置在第一栅极介电层上方的第一栅电极。半导体器件还包括第二栅极结构，第二栅极结构包括第二界面层、设置在第二界面层上方的第二栅极介电层，以及设置在第二栅极介电层上方的第二栅电极。第一界面层包含与第二界面层不同量的偶极材料。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及一种半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计方面的技术进步已经产生了几代IC，其中每一代都比前一代具有更小、更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常增加了，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))减小了。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供收益。这种缩小也增加了处理和制造IC的复杂性。
例如，可以通过增加栅电极的不同功函数金属的厚度来调整常规器件中的阈值电压。然而，随着器件缩小工艺的继续，增加不同功函数金属的厚度可能变得不可行和/或可能导致各种制造困难。
因此，尽管常规的调节阈值电压的方法通常已经足够了，但是它们并不是在所有方面都令人满意。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：衬底；界面层，形成在衬底上方，其中，界面层具有偶极穿透部分；栅极介电层，形成在界面层上方；以及金属栅电极，形成在栅极介电层上方。
根据本发明的另一个方面，提供了一种半导体器件，包括：第一栅极结构，包括第一界面层、设置在第一界面层上方的第一栅极介电层和设置在第一栅极介电层上方的第一栅电极；以及第二栅极结构，包括第二界面层、设置在第二界面层上方的第二栅极介电层和设置在第二栅极介电层上方的第二栅极；其中，第一界面层包含与第二界面层不同量的偶极材料。
根据本发明的又一个方面，提供了一种形成半导体器件的方法，包括：在用于第一栅极结构的第一界面层上方和用于第二栅极结构的第二界面层上方形成掩模层；图案化掩模层以去除形成在第一界面层上方的掩模层的部分；形成偶极层，其中，偶极层的第一部分直接形成在第一界面层上，并且其中，偶极层的第二部分形成在设置在第二界面层上方的掩模层的剩余部分上；以及执行偶极驱动工艺以将偶极层的材料驱动到第一界面层和第二界面层中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本公开的各个方面的IC器件的立体图。
图1B是根据本公开的各个方面的IC器件的平面俯视图。
图2A至图21A、图2B至图21B、图2C至图21C、图2D至图21D、图2E至图21E和图2F至图21F以及图22至图23是根据本公开的各个方面的处于各个制造阶段的IC器件的各个实施例的截面图。
图24是示出根据本公开的各个方面的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。此外，在下面的本公开中，在另一部件上形成、连接到和/或耦合到另一部件的可以包括其中部件形成为直接接触的实施例，并且还可以包括在特征间插入形成附加部件以使部件可能不直接接触的实施例。另外，使用在空间上相对的用语，例如“下部”、“上部”、“水平”、“垂直”、“上方”、“在...上方”、“下方”、“在...下方”、“向上”、“向下”、“顶部”、“底部”以使本公开清楚一个部件与另一部件的关系。空间上相对的用语旨在覆盖包括部件的器件的不同方向。更进一步，当用“约”，“近似”等描述一个数或数的范围时，该术语旨在涵盖在包括所述数的合理范围内的数，例如+/-10％内或如本领域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本公开总体上涉及半导体器件，并且更具体地涉及场效应晶体管(FET)，诸如平面FET、三维鳍线FET(FinFET)或全环栅(GAA)器件。本公开的一个方面涉及直接在栅极结构中的界面层上形成偶极层，然后使用多个界面层图案化工艺来实现不同器件的不同阈值电压。与常规器件相比，这提高了调整阈值电压的灵活性，并降低了栅极电阻，这将在下面更详细地讨论。
图1A和图1B分别示出了集成电路(IC)器件90的部分的三维立体图和俯视图。IC器件90可以是在IC的处理期间制造的中间器件或者是IC的部分，IC包括静态随机存取存储器(SRAM)和/或其他逻辑电路，无源组件(诸如电阻器、电容器和电感器)以及有源组件(诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管和/或其他存储单元)。除非另有要求，否则本公开不限于任何特定数量的器件或器件区域、或任何特定器件配置。例如，尽管所示的IC器件90是三维FinFET器件，但是本公开的概念也可以应用于平面FET器件或GAA器件。
参照图1A，IC器件90包括衬底110。衬底110可以包括元素(单元素)半导体，诸如硅、锗和/或其他合适的材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或其他合适的材料；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或其他合适的材料。衬底110可以是具有均匀组成的单层材料。可替代地，衬底110可以包括具有适合于IC器件制造的类似组成或不同组成的多个材料层。在一个示例中，衬底110可以是绝缘体上硅(SOI)衬底，其具有形成在氧化硅层上的半导体硅层。在另一示例中，衬底110可以包括导电层、半导体层、介电层、其他层或其组合。可以在衬底110之中或上方形成各种掺杂区，诸如源极/漏极区。取决于设计要求，掺杂区可以掺杂有诸如磷或砷的n型掺杂剂和/或诸如硼之类的p型掺杂剂。掺杂区可以以p阱结构、以n阱结构、以双阱结构或使用凸起结构直接形成在衬底110上。可以通过注入掺杂剂原子、原位掺杂的外延生长和/或其他合适的技术来形成掺杂区。
三维有源区120形成在衬底110上。有源区120是向上伸出衬底110的细长鳍状结构。这样，在下文中有源区120可以互换地称为鳍120或鳍结构120。鳍结构120可以使用包括光刻和蚀刻工艺的合适工艺来制造。光刻工艺可以包括：在衬底110上形成光刻胶层；将光刻胶暴露于图案；执行曝光后烘烤工艺；以及显影光刻胶以形成包括抗蚀剂的掩模元件(未示出)。然后，将掩模元件用于蚀刻进去衬底110中的凹槽，在衬底110上留下鳍结构120。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。在一些实施例中，鳍结构120可以通过双重图案化或多重图案化工艺形成。通常，双重图案化或多重图案化工艺将光刻和自对准过程相结合，从而允许产生例如间距小于使用单次直接光刻法可获得的间距的图案。作为示例，可以在衬底上形成层并且使用光刻工艺将其图案化。使用自对准工艺在图案层旁边形成间隔件。然后去除层，然后可以使用剩余的间隔件或心轴来图案化鳍结构120。
IC器件90还包括形成在鳍片120上方的源极/漏极部件122。源极/漏极部件122可以包括在鳍片结构120上外延生长的外延层。
IC器件90还包括形成在衬底110上方的隔离结构130。隔离结构130电隔离IC器件90的各个部件。隔离结构130可以包括氧化硅、氮化硅、氮氧化硅、氟化物掺杂硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的材料。在一些实施例中，隔离结构130可以包括浅沟槽隔离(STI)部件。在一实施例中，通过在鳍结构120的形成期间在衬底110中蚀刻沟槽来形成隔离结构130。然后可以用上述隔离材料填充沟槽，然后进行化学机械平坦化(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)的其他隔离结构和/或其他合适的结构也可以被实现为隔离结构130。可替代地，隔离结构130可以例如包括具有一或多个热氧化物衬里层的多层结构。
IC器件90还包括栅极结构140，栅极结构140在每个鳍120的沟道区域中的三个侧面上形成在鳍120上方并与鳍120接合。栅极结构140可以是伪栅极结构(例如，包含氧化物栅极介电和多晶硅栅电极)，或者它们可以是包含高k栅极介电和金属栅电极的HKMG结构，其中HKMG结构是通过替换伪栅极结构形成的。尽管在此未示出，但是栅极结构140可以包括附加的材料层，诸如在鳍120上方的界面层、覆盖层、其他合适的层或其组合。
参照图1B，多个鳍120沿着X方向在长度方向上取向，并且多个栅极结构140沿着Y方向(即，垂直于鳍120)在长度方向上取向。在许多实施例中，IC器件90包括附加部件，诸如沿着栅极结构140的侧壁设置的栅极间隔件、设置在栅极结构140上方的硬掩模层以及许多其他部件。
图2A至图2F到图21A至图21F示出了根据本公开的不同实施例的处于制造的各个阶段的IC器件90的部分的示意性局部截面侧视图。例如，图2A至图21A示出了根据实施例制造与具有超低阈值电压的N型晶体管(以下称为N-uLVT)相对应的栅极结构200A的示意性局部截面侧视图。图2B至图21B示出了根据实施例制造与具有低阈值电压的N型晶体管(以下称为N-LVT)相对应的栅极结构200B的示意性局部截面侧视图。图2C至图21C示出了根据实施例制造与具有标准阈值电压的N型晶体管(以下称为N-SVT)相对应的栅极结构200C的示意性局部截面侧视图。应当理解，N-uLVT的阈值电压小于N-LVT的阈值电压，并且N-LVT的阈值电压小于N-SVT的阈值电压。
同时，图2D至图21D示出了根据实施例制造与具有标准阈值电压的P型晶体管(以下称为P-SVT)相对应的栅极结构200D的示意性局部截面侧视图。图2E至图21E示出了根据实施例制造与具有低阈值电压的P型晶体管(下文中称为P-LVT)相对应的栅极结构200E的示意性局部截面侧视图。图2F至图21F示出了根据实施例制造与具有超低阈值电压的P型晶体管(以下称为P-uLVT)相对应的栅极结构200F的示意性局部截面侧视图。应当理解，由于PFET器件具有负阈值电压，所以P-uLVT的阈值电压的幅度或绝对值小于P-LVT的阈值电压的幅度或绝对值，并且P-LVT的阈值电压的幅度或绝对值小于P-SVT的阈值电压的幅度或绝对值。
应当理解，在一些实施例中，栅极结构200A-200F可以形成在同一晶圆上和/或可以是同一IC芯片的部分。这样，可以同时对所有栅极结构200A-200F执行下面讨论的至少一些制造工艺。在FinFET实施例中，栅极结构200A-200F也可以各自形成在鳍结构(例如，图1A至图1B的鳍结构120)上方，使得栅极结构200A-200F分别包裹鳍结构的部分。例如，栅极结构200A-200F可以包裹在鳍结构的沟道区域周围，由此插入鳍结构的源极区域和漏极区域。
在图2A至图2F所示的制造阶段，栅极结构200A-200F分别包括形成在图1A的衬底110的部分上方(例如，在鳍结构120上方)的界面层(以下可互换地称为IL)210。在一些实施例中，IL 210包括氧化硅。在其他实施例中，IL 210可以包括另一种合适类型的介电材料。IL 210具有厚度220(在图1A的Z方向上测量)。在一些实施例中，厚度220在大约3埃与大约15埃之间的范围内。
仍参考图2A至图2F，在栅极结构200A-200F中的IL 210上方形成硬掩模层230。在一些实施例中，硬掩模层230包括氮化钛。在一些实施例中，硬掩模层230通过原子层沉积(ALD)工艺形成，原子层沉积(ALD)工艺具有大约20至大约50个沉积循环并且在大约400摄氏度至大约450摄氏度之间的温度范围内。这种沉积工艺可以形成具有在大约10埃与大约25埃之间的范围内的厚度235的硬掩模层230。厚度235的范围不是随机选择的，而是被具体地配置为有效地设置IL 210和要在其上形成的偶极层之间的距离或间隔。如下面将更详细讨论的，这种距离将有助于调整N-SVT和P-uLVT晶体管的阈值电压。
分别在对应于N-SVT和P-uLVT实施例的栅极结构200C和200F中的硬掩模层230上方但是不在栅极结构240-200B和200D-200E中的硬掩模层230上方形成图案化的光刻胶层240。在一些实施例中，图案化的光刻胶层240可以包括光敏材料和抗反射材料。图案化的光刻胶层240可以用于图案化下面的硬掩模层230。
现在参考图3A至图3F，可以执行光刻工艺以图案化硬掩模层230。图案化的光刻胶层240可以保护硬掩模层230下面的部分，同时去除硬掩模层230的暴露部分。以这种方式，硬掩模层230的剩余部分形成在栅极结构200C和200F中的IL 210上方，但是不在栅极结构200A-200B和200D-200E中的IL 210上方。如将在下面更详细地讨论的，本公开使硬掩模层230保留在栅极结构200C和200F中，以用作额外的扩散阻挡件或增加IL 210与在随后的制造过程中将要形成的偶极层之间的距离。在硬掩模层230的图案化之后，例如使用光刻胶灰化或剥离工艺去除图案化的光刻胶层240。
现在参考图4A至图4F，在栅极结构200A-200F中的IL 210上方形成硬掩模层260。在一些实施例中，硬掩模层260可以包括与硬掩模层230相同的材料(或基本类似的材料)。例如，硬掩模层260可以包括氮化钛。在其他实施例中，硬掩模层230可以包括不同类型的材料。在一些实施例中，通过具有约20至约50个沉积循环并且在约400摄氏度至约450摄氏度之间的温度范围的ALD工艺来形成硬掩模层260。这样的沉积工艺可以形成具有在大约10埃与大约25埃之间的范围内的厚度265的硬掩模层260。厚度265的该范围不是随机选择的，而是具体地配置为有效地设置IL 210与将在其上形成的偶极层之间的距离或间隔。如将在下面更详细地讨论的，这样的距离将有助于调节N-LVT、N-SVT、P-LVT和P-uLVT晶体管的阈值电压。
在分别对应于N-LVT、N-SVT、P-LVT和P-uLVT实施例的栅极结构200B-200C和200E-200F中的硬掩模层230上方形成图案化的光刻胶层270，但是不在对应于N-uLVT和P-SVT实施例的栅极结构200A和200D中的硬掩模层260上方。在一些实施例中，图案化的光刻胶层270可包括光敏材料和抗反射材料。图案化的光刻胶层240可以用于图案化下面的硬掩模层230。
现在参照图5A至图5F，可以执行光刻工艺以图案化硬掩模层260。图案化的光刻胶层270可以保护硬掩模层260下面的部分，同时去除硬掩模层260的暴露部分。以这种方式，硬掩模层260的剩余部分设置在栅极结构200D-200C和200E-200F中的IL 210上方，但是不在栅极结构200A和200D中的IL 210上方。再次的，本公开将硬掩模层230保留在栅极结构200B-200C和200E-200F中，以用作另一额外的扩散阻挡层或进一步增加IL 210和在后续的制造工艺中将在其上形成的偶极层之间的距离。IL 210与偶极层之间的不同距离将有助于为这些不同的晶体管调整不同的阈值电压。在硬掩模层260的图案化之后，例如使用光刻胶灰化或剥离工艺去除图案化的光刻胶层270。
现在参考图6A至图6F，执行偶极沉积工艺290以在每个栅极结构200A-200F上沉积偶极层300。更详细地，偶极层300直接沉积在栅极结构200A和200D中的IL 210上(分别对应于N-uLVT和P-SVT实施例)，并且偶极层300直接沉积在栅极结构200B-200C和200E-200F(分别对应于N-LVT、N-SVT、P-LVT和P-uLVT实施例)中的硬掩模层260上。
在一些实施例中，偶极层300可以包括适用于N型器件的偶极材料(也称为N型偶极材料)，作为非限制性实例，其可以包括诸如氧化镧(La2O3)、氧化钇(Y 2O 3)、氧化镁(MgO)、氧化锶(SrO)或其组合的金属氧化物材料。金属氧化物材料中的金属氧化物种类与IL 210的种类(例如，氧化硅)形成偶极矩，从而在整个栅极结构200A-200F的电势上产生差异。在本公开中，这样的差异可以影响栅极结构200A-200F的功函数，并且因此影响阈值电压Vt，而无需调整(将要在随后的制造工艺中形成的)功函数金属层的类型和/或数量。对于诸如栅极结构200A-200C的NFET器件，N型偶极材料可以减小阈值电压Vt的幅度。对于诸如栅极结构200D-200F的PFET器件，N型偶极材料可以增加阈值电压Vt的幅度。在使用P型偶极材料来实现偶极层300的替代实施例中，对于诸如栅极结构200A-200C的NFET器件，阈值电压Vt的幅度将增加，但是对于诸如栅极结构200D-200F的PFET器件，阈值电压Vt的幅度将减小。
在一些实施例中，偶极沉积工艺290包括ALD工艺。在一些实施例中，ALD工艺使用La(fAMD)3或La(thd)3和O3作为前体。ALD工艺允许精确控制沉积的偶极层300的厚度310。在一些实施例中，厚度310在大约5埃与大约15埃之间的范围内。
注意，由于偶极层300直接沉积在栅极结构200A和200D的IL 210的上表面上，所以偶极层300将对栅极结构200A和200D的IL 210具有最强的作用。同时，对于栅极结构200B和200E，偶极层300通过硬掩模层260与IL 210分离，如上所述，硬掩模层260具有厚度265。因此，偶极层300对栅极结构200B和200E的IL 210的影响较弱。最后，对于栅极结构200C和200F，偶极层300通过硬掩模层260和硬掩模层230与IL 210分开，硬掩模层260和硬掩模层230可以具有组合的厚度330(例如，上文讨论的厚度235和厚度265的和)。由于组合厚度330大于厚度265，所以偶极层300对栅极结构200C和200F的IL 210的影响最弱。
这样，对于不同类型的晶体管，以上讨论的多个图案化工艺导致IL 210和偶极层300之间的不同间距或分离。对于N-uLVT和P-SVT晶体管，在偶极层300和IL 210之间没有分离，因此，对于这些晶体管，偶极层300可以对IL 210表现出最强的作用。对于N-LVT和P-LVT晶体管，在偶极层300和IL 210之间存在中间量的分离(由硬掩模层260的存在引起)，并且因此，偶极层300可以表现出这些晶体管对IL 210具有中等程度的影响。对于N-SVT和P-uLVT晶体管，在偶极层300和IL 210之间存在相对大的分离，并且因此，偶极层300对于这些晶体管可能对IL 210表现出最弱的作用。
现在参考图7A至图7F，对栅极结构200A-200F执行偶极驱动工艺350。在一些实施例中，偶极驱动工艺350可以包括热处理，例如退火工艺。在一些实施例中，可以在使用氮气的同时在约600摄氏度至约800摄氏度之间的退火温度下执行退火工艺。这样高的退火温度导致偶极层300中的金属离子渗透到IL 210中(或与IL 210反应)。金属离子可以增加IL210的极性，因此可以用于调节栅极结构200A-200F的阈值电压Vt。在图7A至图7F中示出了IL 210的偶极穿透部分210A。
如上所述，对于NFET，栅极结构200A、200B和200C在IL 210和偶极层300之间分别具有不同的分离量，而栅极结构200A在其IL 210及其偶极层300之间具有最小的分离量，以及栅极结构200C在其IL 210及其偶极层300之间具有最大的分离量。结果，栅极结构200A的IL 210可以比栅极结构200B的IL 210具有更大的偶极穿透度，并且栅极结构200B的IL 210可以具有比栅极结构200C的IL 210更大的偶极穿透度。类似地，对于PFET，栅极结构200D的IL 210可以比栅极结构200E的IL 210具有更大的偶极穿透度，并且栅极结构200E的IL 210可以比栅极结构200F的IL 210具有更大的偶极穿透度。
偶极穿透度的差异可以由偶极穿透部分210A延伸到IL 210中的不同深度来表示。例如，栅极结构200A-200C的偶极穿透部分210A可以具有深度370-372，并且栅极结构200D-200F的偶极穿透部分210A可以分别具有深度380-382。深度370-372和380-382也可以被称为偶极穿透部分210A的厚度。在一些实施例中，深度370-372和380-382可以分别在约2埃和约3埃之间的范围内。
由于在栅极结构200B和200E中存在硬掩模层260并且在栅极结构200C和200F中存在硬掩模层260和230，深度370大于深度371，深度371大于深度372，深度380大于深度381，深度381大于深度382。用数学表示，深度370>深度371>深度372，深度380>深度381>深度382。再次的，这是因为在栅极结构200A和200D中IL 210与偶极层300之间缺少硬掩模层允许偶极层300的金属离子最深地被驱动到IL 210中，并且在栅极结构200B和200E中IL 210和偶极层300之间存在硬掩模层260允许偶极层300的金属离子被驱动到IL 210的深度较小，栅极结构200C和200F中的IL 210和偶极层300之间的两个硬掩模层260和230允许将偶极层300的金属离子驱动到IL 210中的最深处。不同的深度370-372允许针对栅极结构200A-200C不同地调整阈值电压Vt。同样，不同的深度380-382允许针对栅极结构200D-200F不同地调整阈值电压Vt。
应当理解，在每个偶极穿透部分210A内，偶极材料(例如，金属离子)的浓度可以随着其更接近偶极层300而增加。换句话说，偶极材料的浓度可能会在偶极层300与偶极穿透部分210A之间的界面处达到一个峰值，然后随着距界面(或距偶极穿透部分的上表面)的距离增加(例如，朝向衬底110变深)而降低。
注意，深度370可以等于或不等于深度380，深度371可以等于或不等于深度381，深度372可以等于或不等于深度382。在一些实施例中，深度372和382的值可以接近0。换句话说，硬掩模层230和260基本上阻止或防止材料从偶极层300渗透到IL 210中。
还应理解，在一些实施例中，代替或补充不同深度370-372和380-382，栅极结构200A-200C(和栅极结构200D-200F)之间在偶极驱入效率方面的差异可以通过IL 210的偶极穿透部分210A中的偶极材料(例如金属离子)的不同浓度来体现。换句话说，栅极结构200A的偶极穿透部分210A中的偶极金属离子浓度可能超过栅极结构200B的偶极穿透部分210A中的偶极金属离子浓度，并且栅极结构200B的偶极穿透部分210A可能超过栅极结构200C的偶极穿透部分210A中的偶极金属离子浓度。类似地，栅极结构200D的偶极穿透部分210A中的偶极金属离子浓度可以超过栅极结构200E的偶极穿透部分210A中的偶极金属离子浓度，以及偶极穿透部分中的偶极金属离子浓度。栅极结构200E的210A可能超过栅极结构200F的偶极穿透部分210A中的偶极金属离子浓度。在一些实施例中，可以存在栅极结构200A-200F之间的偶极金属离子浓度水平的差异，而与深度370-372之间的差异是否存在(或深度380-382之间的差异是否存在)无关，反之亦然。
现在参考图8A至图8F，执行偶极去除工艺400以去除偶极层300的剩余部分，例如偶极层300的未与IL 210反应或不与IL 210反应的部分。在一些实施例中，偶极去除工艺400包括蚀刻工艺，诸如湿蚀刻工艺、干蚀刻工艺或其组合。在一些实施例中，在这种蚀刻工艺中使用的蚀刻剂可以包括盐酸(HCl)、碱(NH4)、氧化剂或另一种合适的蚀刻剂。
现在参考图9A至图9F，执行硬掩模层去除工艺410以去除硬掩模层260和230。在一些实施例中，硬掩模层去除工艺410包括蚀刻工艺，诸如湿蚀刻工艺。在执行硬掩模层去除工艺410之后，对于本文讨论的所有晶体管，暴露IL 210的偶极穿透部分210A。
现在参考图10A至图10F，执行栅极介电沉积工艺420以在IL 210的偶极穿透部分210A上方形成栅极介电层430。在一些实施例中，栅极介电沉积工艺420包括ALD工艺以控制具有精确度的沉积的栅极介电层430的厚度。在一些实施例中，在约200摄氏度至约300摄氏度之间的温度范围内，使用约20至40个沉积循环来执行ALD工艺。在一些实施例中，ALD工艺使用HfCl4和/或H2O作为前体，和/或添加LaCl3作为镧掺杂源。这种ALD工艺可以形成具有厚度440的栅极介电层，厚度440可以在约10埃至约20埃之间的范围内。
在一些实施例中，栅极介电层430包括高k介电材料，其可以指具有高介电常数的介电材料，该高介电常数大于氧化硅的介电常数(k≈3.9)。示例性的高k介电材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3或其组合。在其他实施例中，栅极介电层430可以包括非高k介电材料，例如氧化硅。
应当理解，由于栅极介电层430的底表面与下面的IL的偶极穿透部分210A形成界面，因此一定量的偶极材料(例如，金属离子)可以从偶极穿透部分210A扩散到栅极介电层430。这样，栅极介电层430的底部可具有比栅极介电层430的其余部分更大的偶极材料含量。
现在参考图11A至图11F，可执行多个沉积工艺450以在栅极介电层430上方形成保护层460，并在保护层460上方形成覆盖层470。在一些实施例中，沉积工艺450包括ALD工艺。在一些实施例中，保护层460包括TiN，并且覆盖层470包括TiSiN或SiO2。在一些实施例中，保护层460或覆盖层470可以具有在大约埃与大约20埃之间的范围内的厚度。
现在参考图12A至图12F，可以执行退火工艺480。在一些实施例中，退火工艺480可以包括原位后金属退火(iPMA)工艺。退火工艺480提高了栅极介电层430的质量。保护层460和/或覆盖层470可以在退火工艺480期间帮助防止氧气扩散到栅极介电层430中，因为如果没有形成保护层460和覆盖层470，则在退火工艺480期间栅极介电层430会暴露在含氧环境中。氧气扩散到栅极介电层430中可能会降低栅极介电层430的质量，因此形成保护层460和覆盖层470以防止这种不希望的氧气扩散有助于提高栅极介电层430的质量。
应当理解，退火工艺可能导致偶极材料从偶极穿透部分210A进一步扩散到栅极介电层430。这样，栅极介电层430在其底面或靠近其底面处也可以具有偶极穿透部分430A。栅极介电层430的底部处的偶极穿透部分430A的存在也可以是根据本公开的实施例制造的栅极结构的独特物理特性之一。
现在参考图13A至图13F，可以执行沉积工艺500以在覆盖层470上方形成覆盖层510。在一些实施例中，沉积工艺500包括ALD工艺。在一些实施例中，覆盖层510包括氧化硅或氮化钛硅。
现在参考图14A至图14F，可以执行退火工艺520，这进一步提高了栅极介电层430的质量。再次的，退火工艺520可以在含氧环境中执行。类似于覆盖层470和保护层460，覆盖层510防止氧气扩散到栅极介电层430中。这样，提高了栅极介电层430的质量。
现在参考图15A至图15F，例如使用一种或多种蚀刻工艺来去除覆盖层510和470以及保护层460。在制造的该阶段，暴露出栅介电层430(其质量至少部分归因于退火工艺480和520的性能)。
现在参考图16A至图16F，在每个栅极结构200A-200F中的栅极介电层430上方形成P型功函数金属层530。可以使用沉积工艺ALD、CVD、PVD或其组合来形成P型功函数金属层530。在一些实施方式中，可以使用TiCl 4和/或NH 3作为前体在ALD工艺中形成P型功函数金属层530。在一些实施例中，P型功函数金属层530包括氮化钛(TiN)。在其他实施例中，P型功函数金属层530可以包括不同类型的功函数金属材料，诸如TaN或WCN。在一些实施例中，P型功函数金属层530可以形成为具有在大约10埃与大约25埃之间的范围内的厚度。
图案化的光刻胶层540形成在分别对应于P-SVT、P-LVT和P-uLVT实施例的栅极结构200D-200F中的P型功函数金属层530上方，但是不在分别对应于N-uLVT、N-LVT和N-SVT实施例的栅极结构200A-200C中的P型功函数金属层530上方。在一些实施例中，图案化的光刻胶层540可以包括光敏材料和抗反射材料。图案化的光刻胶层540可以用于图案化下面的P型功函数金属层530。
现在参考图17A至图17F，可以执行光刻工艺560以图案化P型功函数金属层530。图案化的光刻胶层540可以保护P型功函数金属层530下面的部分，而P型功函数金属层530的暴露部分被去除。以此方式，P型功函数金属层530的剩余部分形成在栅极结构200D-200F中的栅极介电层430上方，而不形成在栅极结构200A-200C中的栅极介电层430上方。在图案化P型功函数金属层530之后，例如使用光刻胶灰化或剥离工艺来去除图案化的光刻胶层540。剩余的P型功函数金属层530用作栅极结构200D-200F的栅电极的部分，以调节其功函数。
现在参考图18A至图18F，可以执行多个沉积工艺600以形成用于栅极结构200A-200F的N型功函数金属结构。例如，N型功函数金属结构可以包括形成在用于栅极结构200A-200C的栅极介电层430上方和用于栅极结构200D-200F的P型功函数金属层530上方的保护层610、形成在保护层610上方的N型功函数金属层620、以及形成在N型功函数金属层620上方的保护层630。保护层610可以防止N型功函数金属层620的氧化。在一些实施例中，栅极结构200D-200F的保护层610分别比栅极结构200A-200C的保护层610厚，这有助于保护层610更好地防止氧化。保护层630防止或基本上减少了氧从上方扩散到N型功函数金属层620中。N型功函数金属层620用作栅极结构200A-200C的栅电极的部分，以调节其功函数。
在一些实施例中，保护层610和保护层630均可以包括TiN，并且N型功函数金属层620可以包括碳化钛铝(TiAlC)。这样，N型功函数金属结构可以包括类似三明治的结构，其中N型功函数金属层620被夹在两个保护层610和630之间。在其他实施例中，N型功函数金属层620可以包括铝基功函数金属，例如TiAl、TaAl或TaAlC。N型功函数金属结构中的氧含量小于约1％。覆盖层650也可以形成在保护层630上方。在一些实施例中，覆盖层650可以包括氧化硅。
在一些实施例中，保护层610、N型功函数金属层620、保护层630和覆盖层650可以全部在原位工艺中在具有高真空系统的同一工具中形成。例如，可以在ALD工艺中在工具的第一腔室中形成保护层610。然后可以将包含栅极结构200A-200F的晶圆(在基本上真空的条件下)转移到工具的第二腔室，在第二腔室中，在另一ALD工艺中形成N型功函数金属层620。也可以使用硅烷气体(SiH4)浸泡来防止N型功函数金属层620氧化。此后，可以将包含栅极结构200A-200F的晶圆转移(再次在基本上真空的条件下)到工具的第三腔室中，其中在又另一ALD工艺中形成保护层630。覆盖层650也可以形成在工具的第三腔室中。
现在参考图19A至图19F，执行多个沉积工艺670以在覆盖层650上方形成胶层680，并且在胶层680上方形成填充金属层690。在一些实施例中，沉积工艺670可以包括ALD、CVD，PVD或其组合。在一些实施例中，胶层680可以包括TiN或TaN，并且填充金属层690可以包括钨(W)、钴(Co)、钌(Ru)或铱(Ir)。在一些实施例中，可以通过首先在覆盖层680上方形成无氟钨(FFW)，然后在FFW上方形成低氟钨(LFW)，然后在LFW上方形成钨来形成填充金属层690。填充金属层690用作栅极结构200A-200F的栅电极的主要导电部分。在一些实施例中，胶层680可以具有在大约10埃与大约25埃之间的范围内的厚度，并且FFW可以被形成为在大约20埃与大约40埃之间的范围内。
图2A至图2F到图19A至图19F对应于本公开的第一实施例。本公开的第二实施例在图20A至图20F中示出。为了简单、清楚和一致的原因，第一实施例和第二实施例之间的类似组件被标记为相同，并且在下文中可以省略这些类似组件的相关描述。
第一实施例与第二实施例之间的一个不同在于，第二实施例中的栅极结构200A-200F不具有保护层610。因此，N型功函数金属层620直接形成在用于栅极结构200A-200C的栅极介电层430上，N型功函数金属层620直接形成在用于栅极结构200D-200F的P型功函数金属层530上，并且P型功函数金属层530直接形成在用于栅极结构200D-200F的栅极介电层430上。
第一实施例和第二实施例之间的另一个不用在于，在IL 210上方形成了P型偶极层(而不是N型偶极层)。在一些实施例中，P型偶极层可以包括氧化铝(Al2O3)、氧化铌(Nb2O5)、氧化钛(TiO5)、氧化硼(B2O3)、五氧化二磷(P2O5)或三氧化二磷(P2O3)。在第二实施例中，执行类似于偶极驱动工艺350(见图7A-7F)的偶极驱动工艺，以形成IL 210的偶极穿透部分210A。
第一实施例与第二实施例之间的又一不同在于，偶极材料的含量在栅极结构200A和200D中最低，而在栅极结构200C和200F中最大，这与第一实施例相反。例如，对于图20A至图20C所示的NFET，IL 210的偶极穿透部分210A分别具有用于栅极结构200A、200B和200C的深度710、711和712。对于图20D至图20F所示的PFET，IL 210的偶极穿透部分210A分别具有用于栅极结构200D、200E和200F的深度720、721和722。在第一实施例中，深度370＞深度371＞深度372，而在第二实施例中，深度710＜深度711＜深度712。类似地，在第一实施例中，深度380＞深度381＞深度382，而在第二实施例中，深度720＜深度721＜深度722。
可替代地，IL 210中的偶极材料含量的差异可以表现为浓度水平的差异。例如，对于图20A至图20C所示的NFET，栅极结构200A的IL 210可以具有最低浓度的P型偶极材料，栅极结构200C的IL 210可以具有最高浓度的P型偶极材料，并且栅极结构200B的IL 210可以具有P型偶极材料的中间浓度水平。对于图20D至图20F所示的PFET，栅极结构200D的IL 210可以具有最低浓度的P型偶极材料，栅极结构200F的IL 210可以具有最高浓度的P型偶极材料，并且栅极结构200E的IL 210可以具有P型偶极材料的中间浓度水平。
栅极结构200A-200F之间的偶极材料含量的差异可以通过配置P型偶极层和IL210之间的距离来实现，例如通过选择性地在不同的栅极结构200A-200F上方形成形成硬掩模层(例如，类似于硬掩模掩模层230和260)。例如，可以为栅极结构200A和200D形成两个硬掩模层(类似于图6C和6F的硬掩模层230和260)，可以为栅极结构200B和200E形成一个硬掩模层(类似于图6B和图6E的硬掩模层260)，并且可以不为栅极结构200C和200F形成硬掩模层。
由于上述第一实施例和第二实施例之间的这些差异，第二实施例的栅极结构200A-200F可以能够与第一实施例的栅极结构200A-200F不同地调整阈值电压。
图21A至图21F示出了本公开的第三实施例。为了简单、清楚和一致的原因，第一、第二和第三实施例之间的类似组件被标记为相同，并且在下文中可以省略这些类似组件的相关描述。
参考图21A至图21C，第三实施例的栅极结构200A-200C可以与第一实施例的栅极结构200A-200C基本类似。例如，IL 210的偶极穿透部分210A可以包括N型偶极材料，其中栅极结构200A具有最大含量的N型偶极材料，栅极结构200C具有最低含量的N型偶极材料，并且栅极结构200B具有中间含量的N型偶极材料。例如，这可以表现为深度370>深度371>深度372。同样类似于第一实施例，在第三实施例中，在栅极介电层430和用于栅极结构200A-200C的N型功函数金属层620之间形成保护层610。
同时，第三实施例的栅极结构200D-200F可以与第二实施例的栅极结构200D-200F基本类似。例如，IL 210的偶极穿透部分210A可以包括P型偶极材料，其中栅极结构200F具有最大含量的P型偶极材料，栅极结构200D具有最低含量的P型偶极材料，栅极结构200E具有中间含量的P型偶极材料。例如，这可以表现为深度722>深度721>深度720。同样类似于第二实施例，在第三实施例中，P型功函数金属层530直接形成在用于栅极结构200D-200F的栅极介电层430上。
注意，在第一和第二实施例中，NFET和PFET具有不同的功函数金属，但是具有相同类型的偶极层(例如，均具有N型偶极材料或均具有P型偶极材料)。相比之下，在第三实施例中，NFET和PFET具有相同的功函数金属(例如，层530、620和630)，但是具有不同类型的偶极材料。例如，图21A至图21C所示的NFET具有N型偶极材料，并且图21D至图21F所示的NFET具有P型偶极材料。
图22示出了根据本公开的实施例的IC器件90的部分的示意性局部截面图。再次的，出于清楚和一致性的原因，在图2A至图2F到图21A至图21F中出现的类似元件被标记为相同。
现在参考图22，IC器件90的部分包括以上参考图1A至图1B讨论的鳍结构120。IC器件90的部分还包括形成在鳍结构120上方的层间介电(ILD)750。在一些实施例中，ILD 750可以包括介电材料，例如氧化硅、氮化硅、氧氮化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或其组合。示例性的低k介电材料包括FSG、碳掺杂的氧化硅、
Figure BDA0002782935150000181
(加利福尼亚州圣克拉拉的应用材料)、Xerogel、气凝胶、无定形氟化碳、聚对二甲苯、BCB、SiLK(Dow Chemical，米德兰，密歇根州)、聚酰亚胺、其他低k介电材料或其组合。
IC器件90的部分还包括栅极结构，例如NFET栅极结构760和PFET栅极结构770。可以根据如上讨论的栅极结构200A/200B/200C的实施例中的一个来制造NFET栅极结构760，可以根据如上讨论的栅极结构200D/200E/200F的实施例中的一个来制造PFET栅极结构770。NFET栅极结构760和PFET栅极结构770各自形成在鳍结构120上方并围绕鳍结构120包裹。NFET栅极结构760和PFET栅极结构770也通过ILD 750的部分彼此分离。
NFET栅极结构760和PFET栅极结构770均包括IL210。如上所述，IL 210包含偶极穿透部分210A，偶极穿透部分210A是由于偶极层直接形成在IL 210的上表面上而形成的，然后进行退火工艺以将偶极材料驱动到IL 210中。用于NFET栅极结构760的IL 210和用于PFET栅极结构770的IL 210可以包含相同类型的偶极材料，例如，根据以上参考图2A至图2F到图20A至图20F讨论的第一实施例和第二实施例。用于NFET栅极结构760的IL 210和用于PFET栅极结构770的IL 210还可以包含不同类型的偶极材料，例如根据以上参考图21A至图21F讨论的第三实施例。
NFET栅极结构760和PFET栅极结构770还包括形成在IL 210上方的栅极介电层(可以是高k介电层)430。注意，由于偶极材料从IL 210扩散到栅极介电层430中，栅极介电层430可以具有在其底表面处或附近的偶极穿透部分430A。
NFET栅极结构760和PFET栅极结构770还包括形成在栅极介电层430上方的一个或多个功函数金属层780。功函数金属层780可以包括以上讨论的多个层610-680中的一个或多个。用于NFET栅极结构760的功函数金属层780和用于PFET栅极结构770的功函数金属层780可以包括不同类型或不同数量的层，例如根据以上参考图2A至图2F到图20A至图20F讨论的第一实施例和第二实施例。用于NFET栅极结构760的功函数金属层780和用于PFET栅极结构770的功函数金属层780也可以包括相同类型和相同数量的层，例如根据以上参考图21A至图21F讨论的第三实施例。以上讨论的填充金属690形成在功函数金属层780上方和ILD 750上方。可以执行CMP工艺以平坦化填充金属690的上表面。
在常规器件中，可能必须操纵功函数金属层780的厚度以调节阈值电压。例如，功函数金属层780的不同厚度可以导致阈值电压的不同值。然而，随着功函数金属层780变厚，用于填充金属690的空间变小。换句话说，栅极填充窗口减小，这可能导致高于最佳的栅极电阻。相比之下，通过偶极掺杂和掩模图案化以使不同数量的偶极材料渗透到不同类型器件的界面层中，本公开可以实现阈值电压调谐。因此，根据本公开，无需调节功函数金属层780的厚度以实现不同的阈值电压。结果，栅极填充窗口不会不适当地缩短或减小，并且有足够的空间形成填充金属690。以这种方式，与常规器件的栅极电阻相比，减小了IC器件90的栅极电阻。
应当理解，可以使用上面讨论的栅极替换工艺来形成NFET栅极结构760和PFET栅极结构770的至少部分。作为栅极替换工艺的结果，功函数金属层780形成为部分地填充沟槽，这导致功函数金属层780具有“U形”的截面轮廓。可以理解的是，在一些实施例中，例如在后高k实施例中，栅极介电层430(或甚至IL 210)也可以形成为具有类似的U形截面轮廓。
图23示出了根据本公开的实施例制造的IC器件800的部分的示意性截面侧视图，其中IC器件800是全环栅(GAA)器件并且可以是在以下简称为GAA器件800。应该理解，在一些实施例中，GAA器件800可以是NFET，或者在其他实施例中，GAA器件800可以是PFET。
参照图23，GAA器件800的截面图是沿着X-Z平面截取的，其中X方向(与图1A相同的X方向)是水平方向，而Z方向(与图1A相同的Z方向)是垂直方向。GAA器件800包括鳍结构810，其可以类似于以上讨论的鳍结构120。在一些实施例中，鳍结构810包括硅。GAA器件800包括源极/漏极部件820，其可以类似于上面讨论的源极/漏极部件122。在GAA器件800是NFET的实施例中，源极/漏极部件820包括磷硅(SiP)。在GAA器件800是PFET的实施例中，源极/漏极部件820包括硅锗(SiGe)。
GAA器件800包括多个沟道，例如，如图23所示的沟道830-333。沟道830-833各自包括半导体材料，例如硅或硅化合物。沟道830-833是纳米结构(例如，具有在几纳米范围内的尺寸)，并且也可以各自具有细长的形状且在X方向上延伸。在一些实施例中，沟道830-833可以各自具有纳米线形状、纳米片形状、纳米管形状等。纳米线、纳米片或纳米管的横截面轮廓可以是圆形/环形、正方形、矩形、六边形、椭圆形或其组合。
在一些实施例中，沟道830-833的长度(例如，在X方向上测量)可以彼此不同。例如，沟道830的长度可以小于沟道831的长度，沟道831的长度可以小于沟道832的长度，沟道832的长度可以小于沟道833的长度。沟道830-833可以不具有均一的厚度。例如，每个沟道830-833的两端可以厚于每个沟道830-833的中间部分。这样，可以说每个沟道830-833可以具有“狗骨头”形状。
在一些实施例中，沟道830-833(来自相邻沟道的每个沟道)之间的间隔(例如，沿Z方向测量)在约8纳米(nm)至约12nm之间的范围内。在一些实施例中，每个沟道830-833的厚度(例如，沿Z方向测量)在大约5nm至大约8nm之间的范围内。在一些实施例中，每个沟道830-833的宽度(例如，在图1A的Y方向上测量)在大约15nm至大约150nm之间的范围内。
多个界面层(IL)840形成在沟道830-833的上表面和下表面上。IL 840可以基本上类似于以上讨论的IL 210。例如，根据本公开的实施例，在GAA器件800的制造期间，偶极层可以直接形成在IL 840上。随后，可以执行以上参考图7A至图7F讨论的偶极驱动工艺350，以将偶极材料的金属离子驱动到IL 840中。因此，IL 840可以各自具有类似于上述偶极穿透部分210A的偶极穿透部分。为简单起见，这些偶极穿透部分未在图23中进行具体说明。不过，可以理解，不同类型的GAA器件(例如，uLVT、LVT、SVT)具有IL 840中不同的偶极含量。IL840可以表现为自身的偶极穿透部分深度不同或IL 840中偶极材料的浓度水平不同。
GAA器件800还包括设置在沟道830-833上方和之间的栅极结构。栅极结构可以包括栅极介电层850，其可以类似于以上讨论的栅极介电层430。在一些实施例中，栅极介电层850包括高k栅极介电。应当理解，栅极介电层850也可以在其与IL 840的界面附近具有偶极穿透部分。然而，出于简化的原因，在本文中没有具体示出这些偶极穿透部分。栅极结构还包括一个或多个功函数金属层860，其可以包括上面讨论的层610-680中的一个或多个。在GAA器件800是NFET的实施例中，一个或多个功函数金属层860包括诸如TiAlC的N型功函数金属层。在GAA器件800是PFET的实施例中，一个或多个功函数金属层860包括诸如TiN的P型功函数金属层。
栅极结构还包括填充金属880，其可以类似于以上讨论的填充金属690。在形成在沟道830-833上方的栅极结构的部分中，填充金属880形成在一个或多个功函数金属层860上方。一个或多个功函数金属层860具有U形并围绕填充金属880包裹，并且栅极介电层850也具有U形并围绕一个或多个功函数金属层860包裹。在形成在沟道830-833之间的栅极结构的部分中，由一个或多个功函数金属层860沿周向围绕(在截面图中)填充金属880，然后由栅极介电层850在圆周上围绕该功函数金属层860。应当理解，栅极结构还可以包括形成在一个或多个功函数金属层和填充金属880之间的胶层以增加附着力。然而，出于简化的原因，这里没有具体示出这种胶层。
GAA器件800还包括栅极间隔件890和设置在栅极介电层850的侧壁上的内部间隔件900。内部间隔件900也设置在沟道830-833之间。栅极间隔件和内部间隔件900可以包括介电材料，例如低k材料，诸如SiOCN、SiON、SiN或SiOC。
GAA器件800进一步包括形成在源极/漏极部件820上方的源极/漏极接触件920。源极/漏极接触件920可以包括导电材料，诸如钴、铜、铝、钨或其组合。源极/漏极接触件920被阻挡层包围，例如阻挡层930和940，其有助于防止或减少材料从源极/漏极接触件920扩散以及扩散到源极/漏极接触件920中。在一些实施例中，阻挡层930包括TiN，以及阻挡层940包括SiN。硅化物层960也可以形成在源极/漏极部件820和源极/漏极接触件920之间，以便减小源极/漏极接触件电阻。在一些实施例中，硅化物层960可以包含金属硅化物材料，例如硅化钴。
GAA器件800进一步包括与上述ILD 750类似的层间介电(ILD)980。ILD 980在上述GAA器件800的各个组件之间提供电隔离，例如在栅极结构与源极/漏极接触件920之间。
与制造GAA器件有关的其他细节在于2018年12月25日发布的题为“半导体器件及其制造方法”的美国专利第10,164,012中、以及于2019年7月23日发布的题为“制造半导体器件的方法和半导体器件的方法”的美国专利第10,361,278号中公开，其各自的公开内容通过引用整体并入本文。
图24是示出制造半导体结构的方法1000的流程图。方法1000包括步骤1010，以在用于第一栅极结构的第一界面层(IL)上方和在用于第二栅极结构的第二IL上方形成掩模层。
方法1000包括步骤1020，以对掩模层进行图案化以去除形成在第一IL上方的掩模层的部分。
方法1000包括形成偶极层的步骤1030。偶极层的第一部分直接形成在第一IL上。偶极层的第二部分形成在设置在第二IL上方的掩模层的剩余部分上。
方法1000包括步骤1040，执行偶极驱动工艺以将偶极层的材料驱动到第一IL和第二IL中。
在一些实施例中，偶极驱动工艺在第一IL中形成第一偶极穿透部分，在第二IL中形成第二偶极穿透部分。第一偶极穿透部分具有第一深度。第二偶极穿透部分具有第二深度。第一深度大于第二深度。
在一些实施例中，在执行偶极驱动工艺之后：第一IL具有偶极层的材料的第一浓度水平，第二IL具有偶极层的材料的第二浓度水平，第一浓度水平大于第二浓度水平。
在一些实施例中，偶极驱动工艺包括在约600摄氏度至800摄氏度之间的温度范围内并使用氮气进行的退火工艺。
应当理解，方法1000可以包括在步骤1010-1040之前、期间或之后执行的其他步骤。例如，方法1000可以包括以下步骤：在已经执行了偶极驱动工艺之后，去除偶极层并且去除掩模层的剩余部分。方法1000还可以包括直接在第一IL和第二IL上形成栅极介电层的步骤。方法1000还可包括在栅极介电层上方形成一个或多个功函数金属层的步骤。方法1000还可包括在一个或多个功函数金属层上形成填充金属的步骤。在一些实施例中，形成一个或多个功函数金属层包括：在栅极介电层上方形成第一功函数金属层；以及在第一功函数金属层上方形成第二功函数金属层；在第二功函数金属层上方形成第三功函数金属层。在一些实施例中，第一功函数金属层和第三功函数金属层具有相同的材料组成，并且第二功函数金属层具有与第一功函数金属层和第三功函数金属层不同的材料组成。在一些实施例中，使用相同的沉积工具原位形成第一功函数金属层、第二功函数金属层和第三功函数金属层。其他步骤可能包括形成通孔、接触件或金属层等。
总之，本公开直接在界面层上形成偶极层，并执行退火工艺以使偶极材料渗透或扩散到界面层中。对于不同类型的器件(例如，uLVT、LVT、SVT器件)，执行不同的光刻和图案化工艺以使不同量的偶极材料渗透到它们各自的界面层中。例如，第一类型的器件可以直接在界面层上形成偶极层，因此界面层中的偶极浓度/深度对于第一类型的器件而言最大。第二类型的器件可以在偶极层和界面层之间形成掩模层，并且掩模层的存在导致第二层器件的界面层中较低的偶极浓度/深度。第三类型的器件可以在偶极层和界面层之间形成较厚的掩模层(与第二类型的器件相比)，并且较厚的掩模层的存在导致第三类型的器件的界面层中更低的偶极浓度/深度。对于不同类型的器件，界面层中不同的偶极浓度/深度使得对于这些不同类型的器件可以实现不同的阈值电压。另外，在一些实施例中，偶极材料可以是N型偶极材料，或者在其他实施例中可以是P型偶极材料，这也影响阈值电压。
基于以上讨论，可以看出，本公开提供了优于常规源极/漏极通孔的优点。然而，应理解，本文未讨论所有优点，不同的实施例可提供不同的优点，并且任何实施例均不需要特定的优点。一个优点是本公开在调节阈值电压时允许更大的灵活性。例如，在界面层上形成偶极层允许偶极材料渗透到界面层中。界面层中偶极材料的含量影响晶体管的阈值电压，因此界面层的偶极掺杂提供了调节晶体管的阈值电压的自由度。另外，对于不同类型的器件(例如，uLVT、LVT、SVT器件)，使用各种图案化工艺来使不同量的偶极材料渗透到各个器件的界面层中。同样，由于界面层中偶极材料的量会影响阈值电压，因此可以对这些不同类型的器件进行调整，以实现适用于其各自应用的理想阈值电压，从而进一步优化阈值电压调整的灵活性。通过能够实施N型偶极材料或P型偶极材料这一事实，进一步优化了阈值电压调谐。
另一个优点是减小了栅极电阻。更详细地，阈值电压调整的常规方法可仅依赖于调节功函数金属层的厚度以实现不同的阈值电压。然而，较厚的功函金属将导致较小的栅极填充窗口(例如，对于钨形成为用于高k金属栅极结构的金属栅电极的部分)，这增加了栅极电阻。相比之下，本公开不需要操纵功函数金属层的厚度来实现不同的阈值电压。因此，栅极填充窗口较大(例如，钨填充栅极的空间更大)，与常规栅极结构相比，这减小了栅极电阻。其他优势可能包括与现有制造工艺的兼容性以及实施的简便性和低成本。
上述的改进光刻工艺、方法和材料可用于许多应用中，包括鳍式场效应晶体管(FinFET)。例如，鳍可以被图案化以在部件之间产生相对紧密的间隔，对于这些间隔上述公开是非常适合的。另外，可以根据以上公开来处理用于形成FinFET的鳍的间隔件(也称为心轴)。
本公开的一个方面涉及一种半导体器件。该半导体器件包括衬底，形成在衬底上方的界面层，形成在界面层上方的栅介电层，以及形成在栅极介电层上方的金属栅电极。界面层具有偶极穿透部分。
在上述半导体器件中，随着与偶极穿透部分的上表面的距离的增大，偶极穿透部分内的偶极材料的最大浓度降低。
在上述半导体器件中，栅极介电层的底部包含从界面层扩散的偶极材料。
在上述半导体器件中，金属栅电极包括功函数金属组件和形成在功函数金属组件上方的填充金属组件；功函数金属组件包括夹在第一保护层和第二保护层之间的功函数金属层。
在上述半导体器件中，功函数金属层包括TiAlC，并且其中，第一保护层和第二保护层均包括TiN。
在上述半导体器件中，半导体器件包括FinFET器件或全环栅器件。
本公开的另一方面涉及一种半导体器件。该半导体器件包括第一栅极结构，该第一栅极结构包括第一界面层、设置在第一界面层上方的第一栅极介电层、以及设置在第一栅极介电层上方的第一栅电极。该半导体器件还包括第二栅极结构，该第二栅极结构包括第二界面层、设置在第二界面层上方的第二栅极介电层以及设置在第二栅极介电层上方的第二栅电极。第一界面层包含与第二界面层不同量的偶极材料。
在上述半导体器件中，第一界面层中偶极材料的峰值浓度出现在第一界面层和第一栅极介电层之间的界面处；或者第二界面层中偶极材料的峰值浓度出现在第二界面层和第二栅极介电层之间的界面处。
在上述半导体器件中，第一界面层的第一部分包含偶极材料，第一部分具有第一深度或第一偶极浓度水平；第二界面层的第二部分包含偶极材料，第二部分具有与第一深度不同的第二深度或与第一偶极浓度水平不同的第二偶极浓度水平。
在上述半导体器件中，第一栅极结构与第一阈值电压相关联；以及第二栅极结构与不同于第一阈值电压的第二阈值电压相关联。
在上述半导体器件中，偶极材料是第一偶极材料，并且其中，器件还包括：第三栅极结构，包括第三界面层、设置在第三界面层上方的第三栅极介电层和设置在第三栅极介电层上方的第三栅电极；第四栅极结构，包括第四界面层、设置在第四界面层上方的第四栅极介电层和设置在第四栅极介电层上方的第四栅电极。其中：第三界面层包含与第四界面层不同量的第二偶极材料；第一栅极结构和第二栅极结构是N型晶体管的组件；第三栅极结构和第四栅极结构是P型晶体管的组件。
在上述半导体器件中，第一偶极材料和第二偶极材料均为N型偶极材料或均为P型偶极材料。
在上述半导体器件中，第一偶极材料包括N型偶极材料；第二偶极材料包括P型偶极材料。
本公开的另一方面涉及一种制造半导体器件的方法。该方法包括：在用于第一栅极结构的第一界面层(IL)上方和在用于第二栅极结构的第二界面层上方形成掩模层；图案化掩模层以去除形成在第一界面层上方的掩模层的部分；形成偶极层，其中，偶极层的第一部分直接形成在第一界面层上，并且其中偶极层的第二部分形成在设置在第二界面层上方的掩模层的剩余部分上；执行偶极驱动工艺以将偶极层的材料驱动到第一界面层和第二界面层中。
在上述方法中，偶极驱动工艺在第一界面层中形成第一偶极穿透部分并且在第二界面层中形成第二偶极穿透部分；第一偶极穿透部分具有第一深度；第二偶极穿透部分具有第二深度；以及第一深度大于第二深度。
在上述方法中，在已经执行偶极驱动工艺之后：第一界面层具有偶极层的材料的第一浓度水平；第二界面层具有偶极层的材料的第二浓度水平；以及第一浓度水平大于第二浓度水平。
在上述方法中，偶极驱动工艺包括在约600摄氏度至800摄氏度之间的温度范围内并且使用氮气执行的退火工艺。
在上述方法中，还包括：在执行偶极驱动工艺之后，去除偶极层并去除掩模层的剩余部分；直接在第一界面层和第二界面层上形成栅极介电层；在栅极介电层上方形成一个或多个功函数金属层；在一个或多个功函数金属层上方形成填充金属。
在上述方法中，形成一个或多个功函数金属层包括：在栅极介电层上方形成第一功函数金属层；在第一功函数金属层上方形成第二功函数金属层；以及在第二功函数金属层上方形成第三功函数金属层。其中：第一功函数金属层和第三功函数金属层具有相同的材料组成；以及第二功函数金属层具有与第一功函数金属层和第三功函数金属层不同的材料组成。
在上述方法中，使用相同的沉积工具原位形成第一功函数金属层、第二功函数金属层和第三功函数金属层。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
界面层，形成在所述衬底上方，其中，所述界面层具有偶极穿透部分；
栅极介电层，形成在所述界面层上方；以及
金属栅电极，形成在所述栅极介电层上方。
2.根据权利要求1所述的半导体器件，其中，随着与所述偶极穿透部分的上表面的距离的增大，所述偶极穿透部分内的偶极材料的最大浓度降低。
3.根据权利要求1所述的半导体器件，其中，所述栅极介电层的底部包含从所述界面层扩散的偶极材料。
4.根据权利要求1所述的半导体器件，其中：
所述金属栅电极包括功函数金属组件和形成在所述功函数金属组件上方的填充金属组件；以及
所述功函数金属组件包括夹在第一保护层和第二保护层之间的功函数金属层。
5.根据权利要求4所述的半导体器件，其中，所述功函数金属层包括TiAlC，并且其中，所述第一保护层和所述第二保护层均包括TiN。
6.根据权利要求1所述的半导体器件，其中，所述半导体器件包括FinFET器件或全环栅器件。
7.一种半导体器件，包括：
第一栅极结构，包括第一界面层、设置在所述第一界面层上方的第一栅极介电层和设置在所述第一栅极介电层上方的第一栅电极；以及
第二栅极结构，包括第二界面层、设置在所述第二界面层上方的第二栅极介电层和设置在所述第二栅极介电层上方的第二栅极；
其中，所述第一界面层包含与所述第二界面层不同量的偶极材料。
8.根据权利要求7所述的半导体器件，其中：
所述第一界面层中所述偶极材料的峰值浓度出现在所述第一界面层和所述第一栅极介电层之间的界面处；或者
所述第二界面层中所述偶极材料的峰值浓度出现在所述第二界面层和所述第二栅极介电层之间的界面处。
9.根据权利要求7所述的半导体器件，其中：
所述第一界面层的第一部分包含偶极材料，所述第一部分具有第一深度或第一偶极浓度水平；以及
所述第二界面层的第二部分包含偶极材料，所述第二部分具有与所述第一深度不同的第二深度或与所述第一偶极浓度水平不同的第二偶极浓度水平。
10.一种形成半导体器件的方法，包括：
在用于第一栅极结构的第一界面层上方和用于第二栅极结构的第二界面层上方形成掩模层；
图案化所述掩模层以去除形成在第一界面层上方的所述掩模层的部分；
形成偶极层，其中，所述偶极层的第一部分直接形成在所述第一界面层上，并且其中，所述偶极层的第二部分形成在设置在所述第二界面层上方的所述掩模层的剩余部分上；以及
执行偶极驱动工艺以将所述偶极层的材料驱动到所述第一界面层和所述第二界面层中。
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