CN113192935A - 一种半导体封装结构以及半导体封装方法 - Google Patents

一种半导体封装结构以及半导体封装方法 Download PDF

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Abstract

本发明公开了一种半导体封装结构以及半导体封装方法。该半导体封装结构包括：N个垂直堆叠的半导体结构和N个相互绝缘的接地端，其中，N的取值包括大于或等于1的整数；半导体结构包括第一晶圆、待屏蔽元件和电磁屏蔽结构，电磁屏蔽结构包括第一电磁屏蔽结构；待屏蔽元件位于第一晶圆的第一表面；第一电磁屏蔽结构位于第一晶圆的第一表面，第一电磁屏蔽结构在第一晶圆的投影覆盖待屏蔽元件在第一晶圆的投影；第一电磁屏蔽结构与接地端电连接，不同第一电磁屏蔽结构与不同的接地端电连接。本发明实施例提供的技术方案在保证半导体封装结构高集成度的基础上，实现了一种电磁信号隔离度高的半导体封装结构。

Description

一种半导体封装结构以及半导体封装方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体封装结构以及半导体封装方法。
背景技术
随着集成电路技术的发展，横向尺寸小的半导体封装结构的应用越来越广泛。
现有的半导体封装结构通常包括至少一个水平放置的半导体结构。现有半导体封装结构存在的技术缺陷是其横向尺寸太大，不利于形成集成度高的半导体封装结构。但是将半导体结构垂直堆叠时，半导体结构内部的电路元件之间容易发生电磁信号的干扰。
因此，亟需一种集成度高且电磁信号隔离度高的半导体封装结构。
发明内容
有鉴于此，本发明实施例提供了一种半导体封装结构以及半导体封装方法，在保证半导体封装结构高集成度的基础上，以实现一种电磁信号隔离度高的半导体封装结构。
本发明实施例提供了一种半导体封装结构，包括：N个垂直堆叠的半导体结构和N个相互绝缘的接地端，其中，所述N的取值包括大于或等于1的整数；
所述半导体结构包括第一晶圆、待屏蔽元件和电磁屏蔽结构，所述电磁屏蔽结构包括第一电磁屏蔽结构；所述待屏蔽元件位于所述第一晶圆的第一表面；所述第一电磁屏蔽结构位于所述第一晶圆的第一表面，所述第一电磁屏蔽结构在所述第一晶圆的投影覆盖所述待屏蔽元件在所述第一晶圆的投影；
所述第一电磁屏蔽结构与所述接地端电连接，不同所述第一电磁屏蔽结构与不同的所述接地端电连接。
本发明实施例还提供了一种半导体封装方法，包括：形成N个垂直堆叠的半导体结构，其中，所述N的取值包括大于或等于1的整数；所述半导体结构包括第一晶圆、待屏蔽元件和电磁屏蔽结构，电磁屏蔽结构包括第一电磁屏蔽结构；所述待屏蔽元件位于所述第一晶圆的第一表面；所述第一电磁屏蔽结构位于所述第一晶圆的第一表面，所述第一电磁屏蔽结构在所述第一晶圆的投影覆盖所述待屏蔽元件在所述第一晶圆的投影；
形成N个相互绝缘的接地端，其中，所述第一电磁屏蔽结构与所述接地端电连接，不同所述电磁屏蔽结构与不同的所述接地端电连接。
本实施例提供的技术方案，N个垂直堆叠的半导体结构中，每一个半导体结构都设置有包括第一电磁屏蔽结构的电磁屏蔽结构，由于第一电磁屏蔽结构在第一晶圆的投影覆盖待屏蔽元件在第一晶圆的投影，不同半导体结构的电磁屏蔽结构绝缘设置，且不同电磁屏蔽结构与不同的接地端电连接，每一个半导体结构的待屏蔽元件均设置有第一电磁屏蔽结构构成的等势体，待屏蔽元件发射的电磁波信号不能穿过第一电磁屏蔽结构构成的等势体，因此可以避免N个垂直堆叠的半导体结构的待屏蔽元件发生电磁信号干扰的问题。并且N个半导体结构垂直堆叠形成半导体封装结构，相比将N个水平放置的半导体结构来说，大大降低了半导体封装结构的横向尺寸，提高了半导体封装结构的集成度。
附图说明
图1是现有技术中2个垂直堆叠的半导体结构组成的半导体封装结构的结构示意图；
图2为本发明实施例提供的一种半导体封装结构的结构示意图；
图3为本发明实施例提供的另一种半导体封装结构的结构示意图；
图4为发明实施例提供的又一种半导体封装结构的结构示意图；
图5为本发明实施例提供的又一种半导体封装结构的结构示意图；
图6为本发明实施例提供的又一种半导体封装结构的结构示意图；
图7为本发明实施例提供的一种半导体结构的结构示意图；
图8为本发明实施例提供的另一种半导体结构的结构示意图；
图9为本发明实施例提供的又一种半导体封装结构的结构示意图；
图10为本发明实施例提供的又一种半导体封装结构的结构示意图；
图11为本发明实施例提供的又一种半导体封装结构的结构示意图；
图12为本发明实施例提供的又一种半导体封装结构的结构示意图；
图13为本发明实施例提供的又一种半导体封装结构的结构示意图；
图14为本发明实施例提供的又一种半导体封装结构的结构示意图；
图15为本发明实施例提供的又一种半导体封装结构的结构示意图；
图16为本发明实施例提供的又一种半导体封装结构的结构示意图；
图17为本发明实施例提供的又一种半导体封装结构的结构示意图；
图18为本发明实施例提供的一种半导体封装方法的流程示意图；
图19-图20是本发明实施例提供的一种半导体封装方法各步骤对应的剖面结构示意图；
图21是图18中步骤110包括的一种流程示意图；
图22是图18中步骤110包括的另一种流程示意图；
图23是图18中步骤110包括的又一种流程示意图；
图24-图25是图18中步骤110包括的一种流程示意图中各步骤对应的剖面结构示意图；
图26-图28图是图18中步骤110包括的又一种流程示意图中各步骤对应的剖面结构示意图；
图29-图30是图23中步骤110包括的又一种流程示意图中各步骤对应的剖面结构示意图；
图31为本发明实施例提供的另一种半导体封装方法的流程示意图；
图32-图40为本发明实施例提供的另一种半导体封装方法各步骤对应的剖面图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如上述背景技术中所述，现有的半导体封装结构通常包括至少一个水平放置的半导体结构。现有半导体封装结构存在的技术缺陷是其横向尺寸太大，不利于形成集成度高的半导体封装结构。但是将半导体结构垂直堆叠时，半导体结构内部的电路元件之间容易发生电磁信号的干扰。图1是现有技术中2个垂直堆叠的半导体结构组成的半导体封装结构的结构示意图。参见图1，第二半导体结构1b位于第一半导体结构1a之上，第一电路元件11a位于第一衬底10a表面，第二电路元件11b位于第二衬底10b表面。第一半导体结构1a的第一电路元件11a和第二半导体结构1b中的第二电路元件11b之间没有设置电磁屏蔽结构，导致第一电路元件11a和第二电路元件11b之间很容易发生电磁信号的串扰，进而导致半导体封装结构的电磁信号隔离度很差。
针对上述技术问题，本发明实施例提供了如下技术方案：
图2为本发明实施例提供的一种半导体封装结构的结构示意图。图3为本发明实施例提供的另一种半导体封装结构的结构示意图。参见图2和图3，该半导体封装结构包括：N个垂直堆叠的半导体结构1和N个相互绝缘的接地端2，其中，N的取值包括大于或等于1的整数；半导体结构1包括第一晶圆10、待屏蔽元件11和电磁屏蔽结构12，电磁屏蔽结构12包括第一电磁屏蔽结构120；待屏蔽元件11位于第一晶圆10的第一表面10A；第一电磁屏蔽结构120位于第一晶圆10的第一表面10A，第一电磁屏蔽结构120在第一晶圆10的投影覆盖待屏蔽元件11在第一晶圆10的投影；第一电磁屏蔽结构120与接地端2电连接，不同第一电磁屏蔽结构120与不同的接地端2电连接。
需要说明的是，本发明实施例中的半导体封装结构设置在印刷电路板上，半导体封装结构的接地端2与印刷电路板上接地电源信号端电连接。半导体封装结构的待屏蔽元件11经过电路引出的电信号和印刷电路板上的信号连接端电连接。
在本发明实施例中，第一电磁屏蔽结构120在第一晶圆10的投影覆盖待屏蔽元件11在第一晶圆10的投影，且和第一晶圆10组成封闭空间，便于第一电磁屏蔽结构120将待屏蔽元件11的电磁信号完全屏蔽在第一电磁屏蔽结构120和第一晶圆10围成的封闭空间内。
示例性的，图2示出了4个垂直堆叠的半导体结构1，其中，相邻的两个半导体结构1分为一组，每组包括2个对向设置的半导体结构1。第2k-1个半导体结构1的第一晶圆10的第一表面10A和第2k个半导体结构的第一晶圆10的第一表面10A相对设置；k的取值大于或等于1，且小于或等于N/2，N包括大于或等于2的偶数。需要说明的是，图2中对向设置的两个半导体结构1之间可以设置绝缘层来实现电磁屏蔽结构12的绝缘性。
示例性的，图3示出了4个垂直堆叠的半导体结构1，其中，半导体结构1同向设置。第m+1个半导体结构1的第一晶圆10与第一表面10A相对的第二表面10B和第m个半导体结构1的第一晶圆10的第一表面10A相对设置，m大于或等于1，且小于或等于N-1，N包括大于或等于2的整数。
可选的，每个接地端2包括与接地电源信号电连接的导电接地结构，导电接地结构的电阻小于或等于4欧姆，便于快速将电磁屏蔽结构12上的电荷导出。导电接地结构可以选取导电材料，也可以选择导磁材料，或者可以选择导电材料以及导磁材料的混合材料。导电接地结构依次包括粘结层、导电凸块、阻挡层和焊料层的叠层，其中，粘结层用于粘结接地端2和电磁屏蔽结构12，粘结层可以选择金属钛。导电凸块可选择金属铜。阻挡层可以选择金属镍。焊料层可以选择Sn-Ag焊料，Sn-Pb焊料，Sn-Cu焊料、Au-Ge焊料、Au-Si焊料以及Au-Sn焊料中的至少一种。其中焊料层的厚度大于或等于0微米，且小于或等于100微米。
本实施例提供的技术方案，N个垂直堆叠的半导体结构1中，每一个半导体结构1都设置有包括第一电磁屏蔽结构120的电磁屏蔽结构12，由于第一电磁屏蔽结构120在第一晶圆10的投影覆盖待屏蔽元件11在第一晶圆10的投影，不同半导体结构1的电磁屏蔽结构12绝缘设置，且不同电磁屏蔽结构12与不同的接地端2电连接，每一个半导体结构1的待屏蔽元件11均设置有第一电磁屏蔽结构120构成的等势体，待屏蔽元件11发射的电磁波信号不能穿过第一电磁屏蔽结构120构成的等势体，因此可以避免N个垂直堆叠的半导体结构1的待屏蔽元件11发生电磁信号干扰的问题。并且N个半导体结构1垂直堆叠形成半导体封装结构，相比将N个水平放置的半导体结构来说，大大降低了半导体封装结构的横向尺寸，提高了半导体封装结构的集成度。
图4为发明实施例提供的又一种半导体封装结构的结构示意图。可选的，在上述技术方案的基础上，参见图4，半导体封装结构还可以设置塑封结构200，半导体封装结构设置在印刷电路板100表面，塑封结构200包围半导体封装结构的表面，用于保护半导体封装结构受到外力的损坏。
图5为本发明实施例提供的又一种半导体封装结构的结构示意图。图6为本发明实施例提供的又一种半导体封装结构的结构示意图。可选的，在上述技术方案的基础上，参见图5，第2k-1个半导体结构1的第一晶圆10的第一表面10A和第2k个半导体结构1的第一晶圆10的第一表面10A相对设置；k的取值大于或等于1，且小于或等于N/2，N包括大于或等于2的偶数；半导体封装结构还包括N-1个绝缘支撑层3；绝缘支撑层3位于第2k-1个半导体结构1的第一电磁屏蔽结构120和第2k个半导体结构1的第一电磁屏蔽结构120之间。
具体的，位于第2k-1个半导体结构1的第一电磁屏蔽结构120和第2k个半导体结构1的第一电磁屏蔽结构120之间的绝缘支撑层3，一方面用于支撑第2k个半导体结构1，另一方面，绝缘支撑层3用于实现第2k-1个半导体结构1的第一电磁屏蔽结构120和第2k个半导体结构1的第一电磁屏蔽结构120之间的绝缘设置。
示例性的，图5示出的半导体封装结构中，N的取值设定为4，k的取值大于或等于1，且小于或等于2。即第1个半导体结构1的第一晶圆10的第一表面10A和第2个半导体结构的第一晶圆10的第一表面10A相对设置。第3个半导体结构1的第一晶圆10的第一表面10A和第4个半导体结构的第一晶圆10的第一表面10A相对设置。相比第2k-1个半导体结构1的第一晶圆10与第一表面10A相对设置的第二表面10B和第2k个半导体结构1的第一晶圆10的第一表面10A相对设置的技术方案，本实施例提供的技术方案增大了第2k-1个半导体结构1和第2k个半导体结构的两个待屏蔽元件11之间的距离，提高了第2k-1个半导体结构1和第2k个半导体结构的两个待屏蔽元件11的电磁信号的隔离度。示例性的，当第2k-1个半导体结构1的待屏蔽元件11包括接收滤波器，第2k个半导体结构1的待屏蔽元件11包括发射滤波器，第2k-1个半导体结构1和第2k个半导体结构1组成双工器时，该双工器内接收滤波器和发射滤波器的信号隔离度增强，避免了接收滤波器和发射滤波器的信号之间的电磁信号干扰问题。
示例性的，第2k-1个半导体结构1的待屏蔽元件11和第2k个半导体结构1的待屏蔽元件11之间的间距大于或等于450微米，且小于或等于900微米。第2k-1个半导体结构1的待屏蔽元件11和第2k个半导体结构1的待屏蔽元件11之间的间距小450微米时，第2k-1个半导体结构1的待屏蔽元件11和第2k个半导体结构1的待屏蔽元件11之间的电磁信号隔离度差；第2k-1个半导体结构1的待屏蔽元件11和第2k个半导体结构1的待屏蔽元件11之间的间距大于900微米时，该半导体封装结构的体积太大。
可选的，在上述技术方案的基础上，参见图6，第m+1个半导体结构1的第一晶圆10与第一表面10A相对的第二表面10B和第m个半导体结构1的第一晶圆10的第一表面10A相对设置；m的取值大于或等于1，且小于或等于N-1，N包括大于或等于2的整数；半导体封装结构还包括N个绝缘支撑层3，绝缘支撑层3位于第一电磁屏蔽结构120背离第一晶圆10的表面。
参见图6，示例性的，N的取值设定为4，m的取值大于或等于1，且小于或等于3。第m+1个半导体结构1的第一晶圆10与第一表面10A相对的第二表面10B和第m个半导体结构1的第一晶圆10的第一表面10A相对设置，即第m+1个半导体结构1和第m个半导体结构1中第一电磁屏蔽结构120和第一晶圆10之间的位置关系相同，无需区分第奇数个半导体结构1和第偶数个半导体结构1中第一电磁屏蔽结构120和第一晶圆10之间的位置关系，简化了半导体封装结构的封装方法。其中，绝缘支撑层3位于相邻设置的两个半导体结构1之间，一方面可以提高相邻设置的两个半导体结构1的电磁信号隔离度，另一方面第m个绝缘支撑层3可以支撑第m+1个半导体结构1的同时，还可以保护第m个半导体结构中的第一电磁屏蔽结构120避免在制作第m+1个半导体结构1时受到外力的损坏。
可选的，以图5和图6示出的半导体封装结构为例进行说明，当N的取值为1时，半导体封装结构还包括绝缘支撑层3，绝缘支撑层3位于第一电磁屏蔽结构120背离半导体结构1一侧的表面。
示例性的，图5和图6本实施例中的绝缘支撑层3可以选取硅、二氧化硅、氮化硅、氮化铝以及碳化硅中的至少一种。绝缘支撑层3的厚度大于或等于50微米，且小于或等于300微米。绝缘支撑层3的厚度小于50微米时，其机械强度和绝缘性较差。绝缘支撑层3的厚度大于300微米，导致半导体封装结构的整体厚度太大。绝缘支撑层3的厚度大于或等于50微米，且小于或等于300微米在提高半导体封装结构高集成度的基础上，既可以实现对于半导体结构1的支撑作用，又可以起到绝缘相邻两个第一电磁屏蔽结构120的作用。
下面对待屏蔽元件11的结构进行介绍。可选的，在上述技术方案的基础上，待屏蔽元件11包括电阻、电感、电容以及至少一个谐振器单元中的至少一种。
需要说明的是，当电阻、电感、电容以及至少一个谐振器单元中的至少一种传输的电信号的频率大于预设频率时，其辐射的电磁波信号强度较大，此时，电阻、电感、电容以及至少一个谐振器单元中的至少一种构成了射频器件，如不设置电磁屏蔽结构12，相邻半导体结构1之间的待屏蔽元件11会发生电磁信号的干扰。本实施例提供的技术方案，N个垂直堆叠的半导体结构1中，每一个半导体结构1都设置有包括第一电磁屏蔽结构120的电磁屏蔽结构12，因此可以避免N个垂直堆叠的半导体结构1的待屏蔽元件11发生电磁信号干扰的问题。
图7为本发明实施例提供的一种半导体结构的结构示意图。可选的，参见图7，当待屏蔽元件11包括至少一个谐振器单元110时，第一晶圆10的第一表面10A设置有至少一个空气腔体10C，谐振器单元110悬空在空气腔体10C上，谐振器单元110包括叠层设置的第一电极层110A、压电层110B和第二电极层110C；谐振器单元110的数量大于或等于2时，任意两个谐振器单元110之间串联连接或者并联连接。
需要说明的是，至少两个谐振器单元110串联或者并联可以形成滤波器。图2和图5示出的半导体封装结构为例，第2k-1个半导体结构1的待屏蔽元件11可以是由至少两个谐振器单元110构成的用于过滤通过天线发射的电磁波信号的滤波器，第2k个半导体结构1的待屏蔽元件11可以是由至少两个谐振器单元110构成的用于过滤通过天线接收的电磁波信号的滤波器，第2k-1个半导体结构1和第2k个半导体结构1组成双工器。可选的，当半导体封装结构包括多个双工器时，多个双工器可以构成多工器。
下面具体介绍半导体结构1的具体结构。可选的，在上述技术方案的基础上，参见图7，第一晶圆10的第一表面10A设置有第一电极13A和第二电极13B，第二电极13B位于第一电极13A的外侧，且与第一电极13A绝缘设置，第一电极13A与待屏蔽元件11的电极信号输出端(未示出)电连接；第一电磁屏蔽结构120位于第二电极13B背离第一晶圆10一侧的表面，且与第二电极13B电连接；第一晶圆10设置有第一导电通孔结构14和第二导电通孔结构15；第一电极13A在第一晶圆10的投影覆盖部分或全部第一导电通孔结构14，第一电极13A与第一导电通孔结构14电连接；第二电极13B在第一晶圆10的投影覆盖部分或全部第二导电通孔结构15，第二电极13B与第二导电通孔结构15电连接；第二导电通孔结构15与接地端2电连接。
需要说明的是，第二电极13B环绕待屏蔽元件11设置，以使第一电磁屏蔽结构120、第二电极13B和第一晶圆10组成封闭空间。
示例性的，第一电极13A和第二电极13B可以选取导电性能良好的金属钼、金属钨、金属金以及金属铂中的至少一种。第一导电通孔结构14和第二导电通孔结构15是在晶圆内形成的硅通孔结构，相比在晶圆表面形成焊盘的结构，降低了半导体封装结构的厚度。第一导电通孔结构14和第二导电通孔结构15可以选择导电性能良好的金属钛、金属铜、金属镍以及金属钛、金属铜和金属镍组成的合金中的至少一种组成的叠层结构。可选的，第一导电通孔结构14和第二导电通孔结构15之间的间距、两个第一导电通孔结构14之间的间距以及两个第二导电通孔结构15之间的间距大于或等于50微米，且小于或等于700微米，在实现高集成度的基础上，可以避免导电通孔结构之间的电磁信号互相干扰。
具体的，本实施例提供的技术方案中，第一电磁屏蔽结构120通过第二电极13B和第二导电通孔结构15与接地端2实现电连接，待屏蔽元件11发射的电磁波信号不能穿过第一电磁屏蔽结构120构成的等势体，因此可以避免N个垂直堆叠的半导体结构1内待屏蔽元件11发生电磁信号干扰的问题。并且N个半导体结构1垂直堆叠形成半导体封装结构，相比将N个水平放置的半导体结构来说，大大降低了半导体封装结构的横向尺寸，提高了半导体封装结构的集成度。其中，待屏蔽元件11的电极信号输出端可以将电信号通过第一电极13A、第一导电通孔结构14引出。需要说明的是，第一晶圆10的第一表面10A还可以设置实现第一电极13A和待屏蔽元件11的电极信号输出端电连接的互联线路，以实现待屏蔽元件11的电极信号输出端和第一电极13A的电连接。
下面对于第一电磁屏蔽结构120的具体结构进行细化。在上述技术方案的基础上，参见图7，第一电磁屏蔽结构120包括第一电磁屏蔽顶部120A和第一电磁屏蔽侧墙120B；第一电磁屏蔽顶部120A和待屏蔽元件11间隔第一预设距离L1，且第一电磁屏蔽顶部120A在第一晶圆10的投影覆盖待屏蔽元件11，第一电磁屏蔽侧墙120B环绕待屏蔽元件11设置，且用于支撑第一电磁屏蔽顶部120A，第一电磁屏蔽侧墙120B与第一电极13A和/或待屏蔽元件11间隔第二预设距离L2，第一电磁屏蔽侧墙120B位于第二电极13B背离第一晶圆10一侧的表面。
需要说明的是，第一电磁屏蔽侧墙120B的在第一晶圆10的投影图形是连续环形，以使第一电磁屏蔽结构120、第二电极13B和第一晶圆10组成封闭空间。示例性的，第一电磁屏蔽侧墙120B的在第一晶圆10的投影图形包括带倒角的矩形环形、椭圆形环形以及矩形环形中的至少一种。
具体的，第一电磁屏蔽顶部120A和待屏蔽元件11间隔第一预设距离L1，第一电磁屏蔽侧墙120B与第一电极13A间隔第二预设距离L2，可以增大待屏蔽元件11距离第一电磁屏蔽结构120的传输距离，进一步提高第一电磁屏蔽结构120对于电磁信号的隔离强度。
可选的，在上述技术方案的基础上，第一电磁屏蔽顶部120A的厚度L3大于或等于预设厚度δ，其中，预设厚度δ满足如下关系式：
Figure BDA0003050030530000131
其中，μ为第一电磁屏蔽顶部120A的磁导率，σ为第一电磁屏蔽顶部120A的电导率，f为待屏蔽元件11发射的电磁波的频率。
具体的，将第一电磁屏蔽顶部120A的厚度L3太小以至于小于预设厚度δ时，不足以将待屏蔽元件11发射的电磁波信号全部屏蔽在第一电磁屏蔽结构120和待屏蔽元件11之间。
可选的，在上述技术方案的基础上，第一预设距离L1大于或等于0微米，且小于或等于200微米。第一预设距离L1大于200微米时，导致半导体封装结构的厚度太大；第一预设距离L1大于或等于0微米，且小于或等于200微米可以在提高集成度的基础上，达到进而提高半导体封装结构的电磁信号隔离度。
可选的，在上述技术方案的基础上，第二预设距离L2大于或等于30微米，且小于或等于250微米。第二预设距离L2小于30微米时，第一电磁屏蔽侧墙120B与第一电极13和/或待屏蔽元件11的间隔太小，以至于小于30微米时，对于电磁信号的屏蔽效果较差；第一电磁屏蔽侧墙120B与第一电极13和/或待屏蔽元件11的间隔太大，以至于大于250微米时，导致半导体封装结构的集成度较差。
可选的，在上述技术方案的基础上，第一电磁屏蔽顶部120A包括电磁屏蔽材料层。示例性的，电磁屏蔽材料层是整面结构可以避免待屏蔽元件11的电磁信号在垂直方向上从第一电磁屏蔽结构120出射出去。
可选的，在上述技术方案的基础上，第一电磁屏蔽顶部120A包括设置有第一预设镂空图案的电磁屏蔽材料层。具体的，可以保证一定电磁屏蔽效果的基础上，设置有第一预设镂空图案的电磁屏蔽材料层便于绝缘支撑层3的表面设置布线层。
可选的，在上述技术方案的基础上，参见图7，第一电磁屏蔽侧墙120B包括高度调节结构120B；高度调节结构120B位于第二电极13B背离第一晶圆10一侧的表面。
需要说明的是，在本实施例中高度调节结构和第一电磁屏蔽侧墙采用相同的附图标记120B。
具体的，高度调节结构120B在制备的过程中，可以根据第一电磁屏蔽顶部120A和待屏蔽元件11间隔第一预设距离L1的尺寸来灵活调整高度调节结构120B的高度，以实现一种高度可以调整的第一电磁屏蔽侧墙120B。
图8为本发明实施例提供的另一种半导体结构的结构示意图。可选的，在上述技术方案的基础上，参见图8，半导体结构1还设置有导电粘结层16和导电互联层17；导电粘结层16位于第二电极13B背离第一晶圆10一侧的表面，导电互联层17位于导电粘结层16背离第二电极13B一侧的表面。
需要说明的是，导电粘结层16和导电互联层17环绕待屏蔽元件11设置，以使第一电磁屏蔽结构120、导电粘结层16、导电互联层17、第二电极13B和第一晶圆10组成封闭空间。
示例性的，导电粘结层16可以选取金属钛、金属铬以及钛钨合金中的至少一种，相比在第二电极13B表面形成导电互联层17，在导电粘结层16形成导电互联层17，导电互联层17和导电粘结层16之间的粘结强度更大。需要说明的是，导电互联层17作为键合层，可以实现第一电磁屏蔽侧墙120B和导电粘结层16之间的键合过程。
示例性的，导电互联层17可以选取导电材料，也可以选择导磁材料，或者可以选择导电材料以及导磁材料的混合材料。第一电磁屏蔽结构120的材料可以选取导电材料，也可以选择导磁材料，或者可以选择导电材料以及导磁材料的混合材料。示例性的，第一电磁屏蔽结构120的材料可以选取金属铜、铜合金、金属银、含有金属银的合金、金属金、含有金属金的合金、金属镍、含有金属镍的合金、金属钛、含有金属钛的合金、金属铁、金属钼、金属钨、金属铂、钢、以及高分子导电材料中的至少一种，其中，高分子导电材料可以包括掺杂聚乙炔、掺杂聚苯胺、掺杂聚吡咯以及掺杂聚乙撑二氧噻吩中的至少一种。
下面具体介绍N个垂直堆叠的半导体结构1实现将每个电磁屏蔽结构12与接地端2实现电连接的结构以及每个待屏蔽元件11将电信号导出的具体结构。
图9为本发明实施例提供的又一种半导体封装结构的结构示意图。图10为本发明实施例提供的又一种半导体封装结构的结构示意图。可选的，在上述技术方案的基础上，参见图9和图10，该半导体封装结构中的半导体结构1还包括基板20，基板20位于第一晶圆10的第二表面10B，基板20邻近第一晶圆10的表面设置第一焊盘210和第二焊盘220，第一导电通孔结构14覆盖部分或全部第一焊盘210，第二导电通孔结构15覆盖部分或全部第二焊盘220；第1个基板20设置有第三导电通孔结构22、第四导电通孔结构23、第五导电通孔结构24和第六导电通孔结构25，第三导电通孔结构22通过第一焊盘210与第一导电通孔14结构电连接，第四导电通孔结构23通过第二焊盘220与第二导电通孔结构15电连接，第四导电通孔结构23与接地端2电连接；第一焊盘210覆盖部分或全部第三导电通孔结构22，第二焊盘220覆盖部分或全部第四导电通孔结构23；第2个至第N个基板20的表面设置有相互绝缘的第三电极26和第四电极27，第四电极27位于第三电极26的外侧，环绕第三电极26设置，第三电极26位于第一晶圆10的外侧，环绕第一晶圆10设置，第三电极26与第一焊盘210电连接，第四电极27与第二焊盘220电连接；第K1个基板20设置有N-K1个第一中间连接电极28和N-K1个第二中间连接电极29，其中，K1大于或等于1，且小于或等于N；第S个基板20设置有与第S+1个基板20的第四电极27对应的第一中间连接电极28；第S+1个基板20的第四电极27通过第S个基板至第1个基板20中的第一中间连接电极28通过第五导电通孔结构24与接地端2电连接，其中，S大于或等于1，且小于或等于N-1；第S个基板20设置有与第S+1个基板20的第三电极26对应的第二中间连接电极29；第S+1个基板20的第三电极26通过第S个基板20至第1个基板20中的第二中间连接电极29与第六导电通孔结构25电连接。
需要说明的是，基板20邻近第一晶圆10的表面设置还可以包括互联线路(图中未示出)，在第2个基板至第N个基板中，第三电极26通过互联线路与第一焊盘210电连接以及第四电极27通过互联线路与第二焊盘220电连接。
可选的，参见图9，基板20上设置的第三导电通孔结构22、第四导电通孔结构23、第五导电通孔结构24和第六导电通孔结构25依次包括芯片连接焊盘层2a、基板导通孔结构2b和印刷电路板连接焊盘层2c。其中，芯片连接焊盘层2a、基板导通孔结构2b以及印刷电路板连接焊盘层2c可以选取导电材料，也可以选择导磁材料，或者可以选择导电材料以及导磁材料的混合材料。基板导通孔结构2b可以选取金属铜、铜合金、金属银、含有金属银的合金、金属金、含有金属金的合金、金属镍、含有金属镍的合金、金属钛、含有金属钛的合金、金属铁、金属钼、金属钨、金属铂、钢、以及高分子导电材料中的至少一种，基板导通孔结构2b的高度大于或等于0微米，且小于或等于100微米。芯片连接焊盘层2a和印刷电路板连接焊盘层2c可以依次包括导电金属、互联金属以及钝化金属的叠层。其中导电金属可以选取金属铜，互联金属可以选取金属镍，钝化金属可以选取金属金。
示例性的，图9示出的半导体封装结构中，N的取值为3。图10示出的半导体封装结构中，N的取值为2。参见图9和图10，第1个半导体结构1中的待屏蔽元件11依次通过第一导电通孔结构14、第一焊盘210和第三导电通孔结构22将电信号引出。第S+1个半导体结构1中的待屏蔽元件11依次通过第一导电通孔结构14、第一焊盘210、第S+1个基板20的第三电极26、第S个基板20至第1个基板20中的第二中间连接电极29和第六导电通孔结构25电连接将电信号引出。
第1个半导体结构1中的第一电磁屏蔽结构120依次通过第二导电通孔结构15、第二焊盘220、第四导电通孔23和接地端2电连接。第S+1个半导体结构1中的第一电磁屏蔽结构120依次通过第二导电通孔结构15、第二焊盘220、第S+1个基板20的第四电极27、第S个基板至第1个基板20中的第一中间连接电极28、第五导电通孔结构24和接地端2电连接。由于第一电磁屏蔽结构120在第一晶圆10的投影覆盖待屏蔽元件11在第一晶圆10的投影，不同半导体结构1的第一电磁屏蔽结构120与不同的接地端2电连接，每一个半导体结构1的待屏蔽元件11均设置有第一电磁屏蔽结构120构成的等势体，待屏蔽元件11发射的电磁波信号不能穿过第一电磁屏蔽结构120构成的等势体，因此可以避免N个垂直堆叠的半导体结构1内待屏蔽元件11发生电磁信号干扰的问题。并且N个半导体结构1垂直堆叠形成半导体封装结构，相比将N个水平放置的半导体结构来说，大大降低了半导体封装结构的横向尺寸，提高了半导体封装结构的集成度。
为了进一步提高半导体封装结构电磁信号的隔离度，本发明实施例还提供了如下技术方案：
图11为本发明实施例提供的又一种半导体封装结构的结构示意图。图12为本发明实施例提供的又一种半导体封装结构的结构示意图。
在上述技术方案的基础上，电磁屏蔽结构12还包括第二电磁屏蔽结构121，第二电磁屏蔽结构121包括第二电磁屏蔽侧墙121A。第二导电通孔结构15环绕待屏蔽元件11设置，第二导电通孔结构15和第二焊盘220构成第二电磁屏蔽侧墙121A。
可选的，第二导电通孔结构15和第二焊盘220构成的第二电磁屏蔽侧墙121A在第一晶圆10的投影图形为环形，可以是离散不连续的环形，也可以是连续环形。第二电磁屏蔽侧墙121A的在第一晶圆10的投影图形包括带倒角的矩形环形、椭圆形环形以及矩形环形中的至少一种。
可选的，在上述技术方案的基础上，第二电磁屏蔽侧墙121A与第一电极13A和/或待屏蔽元件11的间距大于或等于30微米，且小于或等于250微米。第二电磁屏蔽侧墙121A与第一电极13A和/或待屏蔽元件11的间距小于30微米时，对于电磁信号的屏蔽效果较差；第二电磁屏蔽侧墙121A与第一电极13A和/或待屏蔽元件11的间距大于250微米时，导致半导体封装结构的集成度较差。
示例性的，图11示出的半导体封装结构中，N的取值为3。图12示出的半导体封装结构中，N的取值为2。参见图11和图12，第1个半导体结构1中的待屏蔽元件11依次通过第一导电通孔结构14、第一焊盘210和第三导电通孔结构22将电信号引出。第S+1个半导体结构1中的待屏蔽元件11依次通过第一导电通孔结构14、第一焊盘210、第S+1个基板20的第三电极26、第S个基板20至第1个基板20中的第二中间连接电极29和第六导电通孔结构25电连接将电信号引出。
第1个半导体结构1中，第二导电通孔结构15环绕待屏蔽元件11设置，第一电磁屏蔽结构120依次通过第二导电通孔结构15、第二焊盘220、第四导电通孔结构23和接地端电连接。第S+1个半导体结构1中的第二导电通孔结构15环绕待屏蔽元件11设置，第一电磁屏蔽结构120依次通过第二导电通孔结构15、第二焊盘220、第S+1个基板20的第四电极27、第S个基板至第1个基板20中的第一中间连接电极28通过第五导电通孔结构24与接地端2电连接。在第一电磁屏蔽结构120避免N个垂直堆叠的半导体结构1内待屏蔽元件11发生电磁信号干扰的问题的基础上，本实施例中的技术方案由于与接地端2电连接的第二导电通孔结构15环绕待屏蔽元件11设置，第二导电通孔结构15和第二焊盘220构成第二电磁屏蔽侧墙121A，来避免N个垂直堆叠的半导体结构1内第一晶圆10背离待屏蔽元件11侧发生电磁信号干扰的问题。并且N个半导体结构1垂直堆叠形成半导体封装结构，相比将N个水平放置的半导体结构来说，大大降低了半导体封装结构的横向尺寸，提高了半导体封装结构的集成度。
可选的，在上述技术方案的基础上，第二电磁屏蔽结构121包括与第二电磁屏蔽侧墙121A电连接的第二电磁屏蔽顶部121B，基板20邻近第一晶圆10一侧的表面设置有第二预设镂空图案的电磁屏蔽材料层，第二预设镂空图案的电磁屏蔽材料层构成第二电磁屏蔽顶部121B。
具体的，第二电磁屏蔽顶部121B和第二电磁屏蔽侧墙121A，由于与接地端2电连接的第二导电通孔结构15环绕待屏蔽元件11设置，第二导电通孔结构15和第二焊盘220构成第二电磁屏蔽侧墙121A，第二电磁屏蔽顶部121B和第二电磁屏蔽侧墙121A构成第三电磁屏蔽结构122来避免N个垂直堆叠的半导体结构1内第一晶圆10背离待屏蔽元件11侧发生电磁信号干扰的问题。并且N个半导体结构1垂直堆叠形成半导体封装结构，相比将N个水平放置的半导体结构来说，大大降低了半导体封装结构的横向尺寸，提高了半导体封装结构的集成度。并且由第二预设镂空图案的电磁屏蔽材料层构成的第二电磁屏蔽顶部121B便于基板20邻近第一晶圆10的表面设置布线层。
为了设置对半导体结构1中待屏蔽元件11的电信号进行处理并补偿的电路，并且对该电路的电磁信号进行屏蔽，本发明实施例还提供了如下技术方案：
图13为本发明实施例提供的又一种半导体封装结构的结构示意图。图14为本发明实施例提供的又一种半导体封装结构的结构示意图。图15为本发明实施例提供的又一种半导体封装结构的结构示意图。图16为本发明实施例提供的又一种半导体封装结构的结构示意图。
在上述技术方案的基础上，参见图13和图14以及图15和图16半导体结构还包括第一电路30，第一电路30位于基板20的内部；电磁屏蔽结构12还包括第三电磁屏蔽结构122，第三电磁屏蔽结构122包括第三电磁屏蔽侧墙122A；第1个半导体结构1中，第二导电通孔结构15环绕待屏蔽元件11设置，第四导电通孔结构23环绕第一电路30设置；第2个至第N个基板设置有第四导电通孔结构23；第四导电通孔结构23通过第二焊盘220与第二导电通孔结构15电连接；第二焊盘220覆盖部分或全部第四导电通孔结构26；第二导电通孔结构15、第二焊盘220以及第四导电通孔结构23构成第三电磁屏蔽侧墙122A。
可选的，第二导电通孔结构15、第二焊盘220以及第四导电通孔结构23构成的第三电磁屏蔽侧墙122A在第一晶圆10的投影图形为环形，可以是离散不连续的环形，也可以是连续环形。第三电磁屏蔽侧墙122A的在第一晶圆10的投影图形包括带倒角的矩形环形、椭圆形环形以及矩形环形中的至少一种。
可选的，在上述技术方案的基础上，第三电磁屏蔽侧墙122A与第一电路30的间距大于或等于30微米，且小于或等于250微米。第三电磁屏蔽侧墙122A与第一电路30的间距小于30微米时，对于电磁信号的屏蔽效果较差；第三电磁屏蔽侧墙122A与第一电路30的间距大于250微米时，导致半导体封装结构的集成度较差。
示例性的，图13和图15示出的半导体封装结构中，N的取值为3。图14和图16示出的半导体封装结构中，N的取值为2。参见图13和图14以及图15和图16，第1个半导体结构1中的待屏蔽元件11依次通过第一导电通孔结构14、第一焊盘210和第三导电通孔结构22将电信号引出。第S+1个半导体结构1中的待屏蔽元件11依次通过第一导电通孔结构14、第一焊盘210、第S+1个基板20的第三电极26、第S个基板20至第1个基板20中的第二中间连接电极29和第六导电通孔结构25电连接将电信号引出。
由于基板20的内部设置有第一电路30，第一电路30可以由电感、电阻以及电容中至少一个构成，以实现对待屏蔽元件11电信号进行处理并补偿。可选的，第一电路30可以通过导电结构与第三导电通孔结构22实现电连接。为了避免不同半导体结构1中的第一电路30中的电磁信号互相干扰，本实施例通过在第1个半导体结构1中，第二导电通孔结构15环绕待屏蔽元件11设置，第二导电通孔结构15依次通过第二焊盘220、第四导电通孔结构23和接地端2电连接。第S+1个半导体结构1中的第二导电通孔结构15环绕待屏蔽元件11设置，第二导电通孔结构15依次通过第二焊盘220、第S+1个基板20的第四电极27、第S个基板至第1个基板20中的第一中间连接电极28通过第五导电通孔结构24与接地端2电连接。在第一电磁屏蔽结构120避免N个垂直堆叠的半导体结构1内待屏蔽元件11发生电磁信号干扰的问题的基础上，本实施例中的技术方案由于与接地端2电连接的第二导电通孔结构15环绕待屏蔽元件11设置，第二导电通孔结构15、第二焊盘220和第四导电通孔结构23构成第三电磁屏蔽侧墙122A，来避免N个垂直堆叠的半导体结构1内第一晶圆10背离待屏蔽元件11侧的第一电路30发生电磁信号干扰的问题。并且N个半导体结构1垂直堆叠形成半导体封装结构，相比将N个水平放置的半导体结构来说，大大降低了半导体封装结构的横向尺寸，提高了半导体封装结构的集成度。
可选的，在上述技术方案的基础上，参见图13和图14以及图15和图16，第三电磁屏蔽结构122还包括与第三电磁屏蔽侧墙122A电连接的第三电磁屏蔽顶部122B；基板20背离第一晶圆10一侧的表面设置有第三预设镂空图案的电磁屏蔽材料层；第三预设镂空图案的电磁屏蔽材料层构成第三电磁屏蔽顶部122B。
具体的，第三电磁屏蔽顶部122B和第三电磁屏蔽侧墙122A，由于与接地端2电连接的第二导电通孔结构15环绕待屏蔽元件11设置，第二导电通孔结构15、第二焊盘220和第四导电通孔结构23构成第三电磁屏蔽侧墙122A，第三电磁屏蔽顶部122B和第三电磁屏蔽侧墙122A构成第三电磁屏蔽结构122来避免N个垂直堆叠的半导体结构1内第一晶圆10背离待屏蔽元件11侧的基板20中的第一电路30发生电磁信号干扰的问题。并且N个半导体结构1垂直堆叠形成半导体封装结构，相比将N个水平放置的半导体结构来说，大大降低了半导体封装结构的横向尺寸，提高了半导体封装结构的集成度。并且由第三预设镂空图案的电磁屏蔽材料层构成第三电磁屏蔽顶部122B便于基板20背离第一晶圆10的表面设置布线层。
可选的，在上述技术方案的基础上，参见图9-图14，半导体封装结构还包括第一导电引线M1和第二导电引线M2；第S+1个基板的第四电极27通过第一导电引线M1与第S个基板至第1个基板20中的第一中间连接电极28电连接；第S+1个基板20的第三电极26通过第二导电引线M2与第S个基板20至第1个基板20中的第二中间连接电极29电连接。
由于第2个至第N个基板20的表面设置有相互绝缘的第三电极26和第四电极27，第四电极27位于第三电极26的外侧，环绕第三电极26设置，第S+1个基板的第四电极27通过第一导电引线M1与第S个基板至第1个基板20中的第一中间连接电极28电连接；第S+1个基板20的第三电极26通过第二导电引线M2与第S个基板20至第1个基板20中的第二中间连接电极29电连接。综上，第S+1个基板的第四电极27、第一导电引线M1、第S个基板至第1个基板20中的第一中间连接电极28和第五导电通孔结构24可以称之为接地互联线路。第S+1个基板20的第三电极26、第二导电引线M2、第S个基板20至第1个基板20中的第二中间连接电极29与第六导电通孔结构25称之为待屏蔽元件互联线路。每一个待屏蔽元件互联线路通过其外侧设置的接地互联线路对其电磁信号进行屏蔽。
可选的，在上述技术方案的基础上，参见图15和图16，半导体封装结构还包括第二晶圆40，第二晶圆40上设置第七导电通孔结构41和第八导电通孔结构42；第S+1个基板20的第四电极27通过第七导电通孔结构41与第S个基板20至第1个基板20中的第一中间连接电极28电连接；第S+1个基板20的第三电极26通过第八导电通孔结构42与第S个基板20至第1个基板20中的第二中间连接电极29电连接。
第七导电通孔结构41和第八导电通孔结构42是在晶圆内形成的硅通孔结构，相比在晶圆表面形成焊盘的结构，降低了半导体封装结构的厚度。可选的，第七导电通孔结构41和第八导电通孔结构42之间的间距、两个第七导电通孔结构41之间的间距以及两个第八导电通孔结构42之间的间距大于或等于50微米，且小于或等于700微米，在实现高集成度的基础上，可以避免导电通孔结构之间的电磁信号互相干扰。
由于第2个至第N个基板20的表面设置有相互绝缘的第三电极26和第四电极27，第四电极27位于第三电极26的外侧，环绕第三电极26设置，第S+1个基板的第四电极27通过第七导电通孔结构41与第S个基板至第1个基板20中的第一中间连接电极28电连接；第S+1个基板20的第三电极26通过第八导电通孔结构42与第S个基板20至第1个基板20中的第二中间连接电极29电连接。综上，第S+1个基板的第四电极27、第七导电通孔结构41、第S个基板至第1个基板20中的第一中间连接电极28和第五导电通孔结构24可以称之为接地互联线路。第S+1个基板20的第三电极26、第八导电通孔结构42、第S个基板20至第1个基板20中的第二中间连接电极29与第六导电通孔结构25称之为待屏蔽元件互联线路。每一个待屏蔽元件互联线路通过其外侧设置的接地互联线路对其电磁信号进行屏蔽。
上述技术方案中的半导体结构1的水平尺寸相同，可选的，还可以设置第P个半导体结构1的水平尺寸小于第P+1个半导体结构1的水平尺寸，以降低整个半导体结构的水平尺寸，进一步提高半导体封装结构的集成度。其中，P的取值大于或等于1且小于或等于N-1。
可选的，在上述技术方案的基础上，参见图15和图16，第二晶圆40内部设置有第二电路31，第二电路31设置在第八导电通孔结构42远离第七导电通孔结构41的一侧。
具体的，第二电路31可以由电感、电容以及电阻中的至少一个构成，用于对待屏蔽元件11的电信号进行处理并补偿。可选的，第二电路31可以通过导电结构与第八导电通孔结构42实现电连接。第二电路31设置第二电路31设置在第八导电通孔结构42远离第七导电通孔结构41的一侧第S+1个基板的第四电极27、第七导电通孔结构41、第S个基板至第1个基板20中的第一中间连接电极28和第五导电通孔结构24可以称之为接地互联线路。第S+1个基板20的第三电极26、第八导电通孔结构42、第S个基板20至第1个基板20中的第二中间连接电极29与第六导电通孔结构25称之为待屏蔽元件互联线路。第二晶圆40上设置的接地互联线路可以对第二电路31的电磁信号进行屏蔽，进而提高半导体封装结构中第二电路31的电磁信号隔离度。
可选的，在上述技术方案的基础上，参见图9、图11、图13和图15，第S+1个半导体结构1和第S个半导体结构1之间通过粘结层4实现固定连接作用。可选的，参见图15和图16，第S+1个基板20的第四电极27和第二晶圆40的第七导电通孔结构41之间设置有第三焊盘5，第S个基板20的第一中间连接电极28和第二晶圆40的第七导电通孔结构41之间设置有第三焊盘5，以实现第S+1个基板20的第四电极27通过第七导电通孔结构41与第S个基板20至第1个基板20中的第一中间连接电极28电连接。第S+1个基板20的第三电极26和第二晶圆40的第八导电通孔结构42之间设置有第三焊盘5，第S个基板20的第二中间连接电极29和第二晶圆40的第八导电通孔结构42之间设置有第三焊盘5，以实现第S+1个基板20的第三电极26通过第八导电通孔结构42与第S个基板20至第1个基板20中的第二中间连接电极29电连接。可选的，参见图15和图16，第2个至第N个基板20设置有第九导通孔结构6，以实现第S+1个基板20的第四电极27依次通过第九导通孔结构6、第三焊盘5和第二晶圆40的第七导电通孔结构41、第一中间连接电极28和第五导电通孔结构24与接地端2电连接；第2个至第N个基板20设置有第九导通孔结构6，以实现第S+1个基板20的第三电极26依次通过第九导通孔结构6、第三焊盘5和第二晶圆40的第八导电通孔结构42、第二中间连接电极29和第六导电通孔结构25电连接。
示例性的，本实施例中的第一焊盘210、第二焊盘220以及第三焊盘5可以选取导电材料，也可以选择导磁材料，或者可以选择导电材料以及导磁材料的混合材料。第一焊盘210、第二焊盘220以及第三焊盘5可以包括依次包括粘结层、导电凸块、阻挡层和焊料层的叠层，其中，粘结层可以选择金属钛。导电凸块可选择金属铜。阻挡层可以选择金属镍。焊料层可以选择Sn-Ag焊料，Sn-Pb焊料，Sn-Cu焊料、Au-Ge焊料、Au-Si焊料以及Au-Sn焊料中的至少一种。其中焊料层的厚度大于或等于0微米，且小于或等于100微米。
需要说明的是，上述技术方案中，当N取大于或等于1的整数时，第一晶圆10设置有第一导电通孔结构14和第二导电通孔结构15，基板20设置在第一晶圆10背离第一电磁屏蔽结构120一侧的表面。图17为本发明实施例提供的又一种半导体封装结构的结构示意图。可选的，在上述技术方案的基础上，参见图17，当N的取值为1时，绝缘支撑层3设置有第一导电通孔结构14和第二导电通孔结构15，第一导电通孔结构14通过导电结构18与第一电极13A电连接。第一电磁屏蔽顶部120A包括设置有第四预设镂空图案的电磁屏蔽材料层，第四预设镂空图案的电磁屏蔽材料层的设置便于在绝缘支撑层3的表面制作第一导电通孔结构14电连接的导电结构18。可选的，绝缘支撑层3背离第一晶圆10的表面设置第一焊盘210和第二焊盘220，第一导电通孔结构14覆盖部分或全部第一焊盘210，第二导电通孔结构15覆盖部分或全部第二焊盘220。基板20设置有第三导电通孔结构22和第四导电通孔结构23，第三导电通孔结构22通过第一焊盘210与第一导电通孔14结构电连接，第四导电通孔结构23通过第二焊盘220与第二导电通孔结构15电连接，第四导电通孔结构23与接地端2电连接。可选的，在上述技术方案的基础上，本实施例中也可以将图17示出的N个半导体结构进行垂直堆叠得到半导体封装结构，N的取值包括大于或等于1的整数。
本发明实施例还提供了一种半导体封装方法。图18为本发明实施例提供的一种半导体封装方法的流程示意图。图19-图20是本发明实施例提供的一种半导体封装方法各步骤对应的剖面结构示意图。参见图18，该半导体封装方法包括如下步骤：
步骤110、形成N个垂直堆叠的半导体结构，其中，N的取值包括大于或等于1的整数；半导体结构包括第一晶圆、待屏蔽元件和电磁屏蔽结构，电磁屏蔽结构包括第一电磁屏蔽结构；待屏蔽元件位于第一晶圆的第一表面；第一电磁屏蔽结构位于第一晶圆的第一表面，第一电磁屏蔽结构在第一晶圆的投影覆盖待屏蔽元件在第一晶圆的投影。
需要说明的是，图19和图20中N的取值为4。参见图19，形成4个垂直堆叠的半导体结构1。半导体结构1包括第一晶圆10、待屏蔽元件11和电磁屏蔽结构12，电磁屏蔽结构12包括第一电磁屏蔽结构120；待屏蔽元件11位于第一晶圆10的第一表面10A；第一电磁屏蔽结构120位于第一晶圆10的第一表面10A，第一电磁屏蔽结构120在第一晶圆10的投影覆盖待屏蔽元件11在第一晶圆10的投影。
步骤120、形成N个相互绝缘的接地端，第一电磁屏蔽结构与接地端电连接，不同电磁屏蔽结构与不同的接地端电连接。
参见图20，形成N个相互绝缘的接地端2。第一电磁屏蔽结构120与接地端2电连接，不同电磁屏蔽结构12与不同的接地端2电连接。
可选的，每个接地端2包括与接地电信号电连接的导电接地结构(未示出)，导电接地结构的电阻小于或等于4欧姆，便于快速将电磁屏蔽结构12上的电荷导出。
本实施例提供的半导体封装方法形成的半导体封装结构是在第一晶圆10表面形成的，属于晶圆级封装方法，制备工艺简单、生产效率高且形成的半导体封装结构的尺寸小。本实施例提供的半导体封装方法形成的半导体封装结构包括N个垂直堆叠的半导体结构1，每一个半导体结构1都设置有包括第一电磁屏蔽结构120的电磁屏蔽结构12，由于第一电磁屏蔽结构120在第一晶圆10的投影覆盖待屏蔽元件11在第一晶圆10的投影，不同半导体结构1的电磁屏蔽结构12绝缘设置，且不同电磁屏蔽结构12与不同的接地端2电连接，每一个半导体结构1的待屏蔽元件11均设置有第一电磁屏蔽结构120构成的等势体，待屏蔽元件11发射的电磁波信号不能穿过第一电磁屏蔽结构120构成的等势体，因此可以避免N个垂直堆叠的半导体结构1的待屏蔽元件11发生电磁信号干扰的问题。并且N个半导体结构1垂直堆叠形成半导体封装结构，相比将N个水平放置的半导体结构来说，大大降低了半导体封装结构的横向尺寸，提高了半导体封装结构的集成度。
下面对形成N个垂直堆叠的半导体结构1的步骤进行进一步细化。图21是图18中步骤110包括的一种流程示意图。图24-图25是图18中步骤110包括的一种流程示意图中各步骤对应的剖面结构示意图。可选的，在上述技术方案的基础上，以N的取值为2为例，参见图21，步骤110形成N个垂直堆叠的半导体结构包括如下步骤：
步骤1101、提供第2k-1个半导体结构，其中，第2k-1个所述半导体结构的第一电磁屏蔽结构的表面设置有绝缘支撑层。
参见图24，提供第2k-1个半导体结构1，其中，第2k-1个半导体结构1的第一电磁屏蔽结构120的表面设置有绝缘支撑层3。
步骤1102、在绝缘支撑层背离第2k-1个半导体结构的表面形成第2k个半导体结构，其中，第2k-1个半导体结构的第一晶圆的第一表面和第2k个半导体结构的第一晶圆的第一表面相对设置；k的取值大于或等于1，且小于或等于N/2，N包括大于或等于2的偶数；绝缘支撑层位于第2k-1个半导体结构的第一电磁屏蔽结构和第2k个半导体结构的第一电磁屏蔽结构之间。
参见图25，在绝缘支撑层3背离第2k-1个半导体结构1的表面形成第2k个半导体结构1。其中，第2k-1个半导体结构1的第一晶圆10的第一表面10A和第2k个半导体结构1的第一晶圆10的第一表面10A相对设置；k的取值大于或等于1，且小于或等于N/2，N包括大于或等于2的偶数；半导体封装结构还包括N-1个绝缘支撑层3；绝缘支撑层3位于第2k-1个半导体结构1的第一电磁屏蔽结构120和第2k个半导体结构1的第一电磁屏蔽结构120之间。
具体的，位于第2k-1个半导体结构1的第一电磁屏蔽结构120和第2k个半导体结构1的第一电磁屏蔽结构120之间的绝缘支撑层3，一方面用于支撑第2k个半导体结构1，另一方面，绝缘支撑层3用于实现第2k-1个半导体结构1的第一电磁屏蔽结构120和第2k个半导体结构1的第一电磁屏蔽结构120之间的绝缘设置。
相比第2k-1个半导体结构1的第一晶圆10与第一表面10A相对设置的第二表面10B和第2k个半导体结构1的第一晶圆10的第一表面10A相对设置的技术方案，本实施例提供的技术方案增大了第2k-1个半导体结构1和第2k个半导体结构的两个待屏蔽元件11之间的距离，提高了第2k-1个半导体结构1和第2k个半导体结构的两个待屏蔽元件11的电磁信号的隔离度。示例性的，当第2k-1个半导体结构1的待屏蔽元件11包括接收滤波器，第2k个半导体结构1的待屏蔽元件11包括发射滤波器，第2k-1个半导体结构1和第2k个半导体结构1组成双工器时，该双工器内接收滤波器和发射滤波器的信号隔离度增强，避免了接收滤波器和发射滤波器的信号之间的电磁信号干扰问题。
本发明实施例还提供了步骤110包括的另一种制备方法。图22是图18中步骤110包括的另一种流程示意图。图26-图28图是图18中步骤110包括的又一种流程示意图中各步骤对应的剖面结构示意图。
以N的取值为2为例，参见图22，步骤110形成N个垂直堆叠的半导体结构包括如下步骤：
步骤1103、提供第2k-1个半导体结构，其中，第2k-1个半导体结构的第一电磁屏蔽结构的表面设置有第一子绝缘支撑层。
参见图26，提供第2k-1个半导体结构1，其中，第2k-1个半导体结构的1第一电磁屏蔽结构120的表面设置有第一子绝缘支撑层3A。
步骤1104、提供第2k个半导体结构，其中，第2k个半导体结构的第一电磁屏蔽结构的表面设置有第二子绝缘支撑层。
参见图27，提供第2k个半导体结构1，其中，第2k个半导体结构1的第一电磁屏蔽结构120的表面设置有第二子绝缘支撑层3B。
步骤1105、在第2k-1个半导体结构之上形成第2k个半导体结构，其中，第2k-1个半导体结构的第一晶圆的第一表面和第2k个半导体结构的第一晶圆的第一表面相对设置；k的取值大于或等于1，且小于或等于N/2，N包括大于或等于2的偶数；第一子绝缘支撑层和第二子绝缘支撑层构成绝缘支撑层，绝缘支撑层位于第2k-1个半导体结构的第一电磁屏蔽结构和第2k个半导体结构的第一电磁屏蔽结构之间；k的取值大于或等于1，且小于或等于N/2，N包括大于或等于2的偶数。
参见图28，在第2k-1个半导体结构1之上形成第2k个半导体结构1，其中，第2k-1个半导体结构1的第一晶圆10的第一表面10A和第2k个半导体结构1的第一晶圆1的第一表面10A相对设置；k的取值大于或等于1，且小于或等于N/2，N包括大于或等于2的偶数；第一子绝缘支撑层3A和第二子绝缘支撑层3B构成绝缘支撑层3，绝缘支撑层3位于第2k-1个半导体结构的第一电磁屏蔽结构120和第2k个半导体结构1的第一电磁屏蔽结构120之间；k的取值大于或等于1，且小于或等于N/2，N包括大于或等于2的偶数。
可选的，第一子绝缘支撑层3A和第二子绝缘支撑层3B构成绝缘支撑层3，第一子绝缘支撑层3A和第二子绝缘支撑层3B之间可以通过键合层固定连接。其中键合层的材料可以选择金属键合层也可以选择以注塑材料为例的有机键合层(图中并未示出)。
图23是图18中步骤110包括的又一种流程示意图。图29-图30是图23中步骤110包括的又一种流程示意图中各步骤对应的剖面结构示意图。以N的取值为4为例，参见图23，步骤110形成N个垂直堆叠的半导体结构包括如下步骤：
步骤1106、提供第N个半导体结构，其中，半导体结构的第一电磁屏蔽结构背离第一晶圆的表面设置有绝缘支撑层。
参见图29，提供第N个半导体结构1，其中，半导体结构1的第一电磁屏蔽结构120背离第一晶圆10的表面设置有绝缘支撑层3。
步骤1107、在第m个半导体结构的表面形成第m+1个半导体结构，其中，第m+1个半导体结构的第一晶圆与第一表面相对的第二表面和第m个半导体结构的第一晶圆的第一表面相对设置；m的取值大于或等于1，且小于或等于N-1，N包括大于或等于2的整数。
参见图30，在第m个半导体结构1的表面形成第m+1个半导体结构1，其中，第m+1个半导体结构1的第一晶圆10与第一表面10A相对的第二表面10B和第m个半导体结构1的第一晶圆10的第一表面10A相对设置；m的取值大于或等于1，且小于或等于N-1，N包括大于或等于2的整数。
具体的，第m+1个半导体结构1的第一晶圆10与第一表面10A相对的第二表面10B和第m个半导体结构1的第一晶圆10的第一表面10A相对设置，即第m+1个半导体结构1和第m个半导体结构1中第一电磁屏蔽结构120和第一晶圆10之间的位置关系相同，无需区分第奇数个半导体结构1和第偶数个半导体结构1中第一电磁屏蔽结构120和第一晶圆10之间的位置关系，简化了半导体封装结构的封装方法。其中，绝缘支撑层3位于相邻设置的两个半导体结构1之间，一方面可以提高相邻设置的两个半导体结构1的电磁信号隔离度，另一方面第m个绝缘支撑层3可以支撑第m+1个半导体结构1的同时，还可以保护第m个半导体结构中的第一电磁屏蔽结构120避免在制作第m+1个半导体结构1时受到外力的损坏。
下面以图40示出的半导体封装结构为例，对其制备方法进行介绍。图31为本发明实施例提供的另一种半导体封装方法的流程示意图。图32-图40为本发明实施例提供的另一种半导体封装方法各步骤对应的剖面图。参见图31，该半导体封装方法包括如下步骤：
步骤210、提供绝缘支撑层。
参见图32，提供绝缘支撑层3。示例性的，可以选取硅、二氧化硅、氮化硅、氮化铝以及碳化硅中的至少一种。
步骤220、在绝缘支撑层的表面形成第1个半导体结构的第一电磁屏蔽结构。
参见图33，在绝缘支撑层3的表面形成第1个半导体结构1的第一电磁屏蔽结构120。可选的，在绝缘支撑层3的表面形成第1个半导体结构1的第一电磁屏蔽结构120包括：在绝缘支撑层3的表面形成第一电磁屏蔽顶部120A，然后在第一电磁屏蔽顶部120A背离绝缘支撑层3的表面形成第一电磁屏蔽侧墙120B的所在膜层，通过对第一电磁屏蔽侧墙120B的所在膜层的图案化得到第一电磁屏蔽侧墙120B。具体的，在绝缘支撑层3的表面通过磁控溅射工艺、蒸镀工艺以及电镀工艺中的至少一种形成第一电磁屏蔽顶部120A和第一电磁屏蔽侧墙120B。
步骤230、提供第1个半导体结构的第一晶圆。
参见图34，提供第1个半导体结构的第一晶圆10。
步骤240、在第一晶圆的第一表面形成待屏蔽元件。
参见图35，在第一晶圆10的第一表面10A形成待屏蔽元件11。可选的，在第一晶圆10的第一表面10A形成待屏蔽元件11时还包括如下步骤：在第一晶圆10的第一表面10A形成第一电极13A、第二电极13B、第一导电通孔结构14和第二导电通孔结构15、导电粘结层16和导电互联层17。
步骤250、将第一电磁屏蔽结构形成在第一晶圆的第一表面，其中，第一电磁屏蔽结构在第一晶圆的投影覆盖待屏蔽元件在第一晶圆的投影。
参见图36，将第一电磁屏蔽结构120形成在第一晶圆10的第一表面10A，其中，第一电磁屏蔽结构120在第一晶圆10的投影覆盖待屏蔽元件11在第一晶圆10的投影。可选的，通过导电互联层17将第一电磁屏蔽结构120与第一晶圆10键合在一起。
步骤260、对绝缘支撑层进行减薄处理。
参见图37，通过减薄机或者磨片机对绝缘支撑层3进行减薄处理。绝缘支撑层3的厚度大于或等于50微米，且小于或等于300微米。绝缘支撑层3的厚度小于50微米时，其机械强度和绝缘性较差。绝缘支撑层3的厚度大于300微米，导致半导体封装结构的整体厚度太大。绝缘支撑层3的厚度大于或等于50微米，且小于或等于300微米在提高半导体封装结构高集成度的基础上，既可以实现对于半导体结构1的支撑作用，又可以起到绝缘相邻两个第一电磁屏蔽结构120的作用。
步骤270、在屏蔽支撑层背离第一电磁屏蔽结构的表面形成第2个半导体结构的第一电磁屏蔽结构。
参见图38，在屏蔽支撑层3背离第一电磁屏蔽结构120的表面形成第2个半导体结构1的第一电磁屏蔽结构120。可选的，在屏蔽支撑层3背离第一电磁屏蔽结构120的表面形成第2个半导体结构1的第一电磁屏蔽结构120包括：在绝缘支撑层3背离第一电磁屏蔽结构120的表面形成第2个半导体结构1的第一电磁屏蔽顶部120A，然后在第一电磁屏蔽顶部120A背离绝缘支撑层3的表面形成第一电磁屏蔽侧墙120B的所在膜层，通过对第一电磁屏蔽侧墙120B的所在膜层的图案化得到第一电磁屏蔽侧墙120B。
步骤280、在第1个半导体结构的第一电磁屏蔽结构背离屏蔽支撑层一侧的表面形成第2个半导体结构的第一晶圆，其中，第一晶圆的第一表面设置有待屏蔽元件。
参见图39，在第1个半导体结构1的第一电磁屏蔽结构120背离屏蔽支撑层3一侧的表面形成第2个半导体结构的第一晶圆10，其中，第一晶圆10的第一表面设置有待屏蔽元件11。可选的，第2个半导体结构的第一晶圆10设置有第一电极13A、第二电极13B、第一导电通孔结构14和第二导电通孔结构15、导电粘结层16和导电互联层17。
步骤290、对第1个半导体结构的第一晶圆的第二表面和第2个半导体结构的第一晶圆的第二表面进行减薄处理，并且在第一晶圆的第二表面形成第一焊盘、第二焊盘以及基板。
参见图40，对第1个半导体结构1的第一晶圆10的第二表面10B和第2个半导体结构1的第一晶圆10的第二表面10B进行减薄处理。并且在第一晶圆10的第二表面10B形成第一焊盘210、第二焊盘220以及基板20。可选的，基板20设置有第三导电通孔结构22和第四导电通孔结构23。示例性的，第一焊盘210和第二焊盘220的材料可以选择焊料。其中，第一晶圆10的第一导电通孔结构14通过第一焊盘210与第三导电通孔结构22电连接，第一晶圆10的第二导电通孔结构15通过第二焊盘220与第四导电通孔结构23电连接。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (22)

1.一种半导体封装结构，其特征在于，包括：N个垂直堆叠的半导体结构和N个相互绝缘的接地端，其中，所述N的取值包括大于或等于1的整数；
所述半导体结构包括第一晶圆、待屏蔽元件和电磁屏蔽结构，所述电磁屏蔽结构包括第一电磁屏蔽结构；所述待屏蔽元件位于所述第一晶圆的第一表面；所述第一电磁屏蔽结构位于所述第一晶圆的第一表面，所述第一电磁屏蔽结构在所述第一晶圆的投影覆盖所述待屏蔽元件在所述第一晶圆的投影；
所述第一电磁屏蔽结构与所述接地端电连接，不同所述第一电磁屏蔽结构与不同的所述接地端电连接。
2.根据权利要求1所述的半导体封装结构，其特征在于，第2k-1个所述半导体结构的第一晶圆的第一表面和第2k个所述半导体结构的第一晶圆的第一表面相对设置；所述k的取值大于或等于1，且小于或等于N/2，所述N包括大于或等于2的偶数；
所述半导体封装结构还包括N-1个绝缘支撑层；
所述绝缘支撑层位于第2k-1个所述半导体结构的第一电磁屏蔽结构和第2k个所述半导体结构的第一电磁屏蔽结构之间。
3.根据权利要求1所述的半导体封装结构，其特征在于，所述N包括大于或等于2的整数，第m+1个所述半导体结构的第一晶圆与所述第一表面相对的第二表面和第m个所述半导体结构的第一晶圆的第一表面相对设置；所述m的取值大于或等于1，且小于或等于N-1；
所述半导体封装结构还包括N个绝缘支撑层，所述绝缘支撑层位于所述第一电磁屏蔽结构背离所述第一晶圆的表面。
4.根据权利要求1-3任一所述的半导体封装结构，其特征在于，所述待屏蔽元件包括电阻、电感、电容以及至少一个谐振器单元中的至少一种。
5.根据权利要求4所述的半导体封装结构，其特征在于，所述待屏蔽元件包括至少一个谐振器单元时，所述第一晶圆的第一表面设置有至少一个空气腔体，所述谐振器单元悬空在所述空气腔体上，所述谐振器单元包括叠层设置的第一电极层、压电层和第二电极层；
所述谐振器单元的数量大于或等于2时，任意两个所述谐振器单元之间串联连接或者并联连接。
6.根据权利要求1-3任一所述的半导体封装结构，其特征在于，所述第一晶圆的第一表面设置有第一电极和第二电极，所述第二电极位于所述第一电极的外侧，且与所述第一电极绝缘设置，所述第一电极与所述待屏蔽元件的电极信号输出端电连接；
所述第一电磁屏蔽结构位于所述第二电极背离所述第一晶圆一侧的表面，且与所述第二电极电连接；
所述第一晶圆设置有第一导电通孔结构和第二导电通孔结构；所述第一电极在所述第一晶圆的投影覆盖部分或全部所述第一导电通孔结构，所述第一电极与所述第一导电通孔结构电连接；
所述第二电极在所述第一晶圆的投影覆盖部分或全部所述第二导电通孔结构，所述第二电极与所述第二导电通孔结构电连接；
所述第二导电通孔结构与所述接地端电连接。
7.根据权利要求6所述的半导体封装结构，其特征在于，所述第一电磁屏蔽结构包括第一电磁屏蔽顶部和第一电磁屏蔽侧墙；
所述第一电磁屏蔽顶部和所述待屏蔽元件间隔第一预设距离，且所述第一电磁屏蔽顶部在所述第一晶圆的投影覆盖所述待屏蔽元件，所述第一电磁屏蔽侧墙环绕所述待屏蔽元件设置，且用于支撑所述第一电磁屏蔽顶部，所述第一电磁屏蔽侧墙与所述第一电极和/或所述待屏蔽元件间隔第二预设距离，所述第一电磁屏蔽侧墙位于所述第二电极背离所述第一晶圆一侧的表面。
8.根据权利要求7所述的半导体封装结构，其特征在于，所述第一电磁屏蔽顶部包括电磁屏蔽材料层。
9.根据权利要求7所述的半导体封装结构，其特征在于，所述第一电磁屏蔽顶部包括设置有第一预设镂空图案的电磁屏蔽材料层。
10.根据权利要求7所述的半导体封装结构，其特征在于，所述第一电磁屏蔽侧墙包括高度调节结构；
所述高度调节结构位于所述第二电极背离所述第一晶圆一侧的表面。
11.根据权利要求10所述的半导体封装结构，其特征在于，所述半导体结构还设置有导电粘结层和导电互联层；所述导电粘结层位于所述第二电极背离所述第一晶圆一侧的表面，所述导电互联层位于所述导电粘结层背离所述第二电极一侧的表面。
12.根据权利要求6所述的半导体封装结构，其特征在于，所述半导体结构还包括基板，所述基板位于所述第一晶圆的第二表面，所述基板邻近所述第一晶圆的表面设置有第一焊盘和第二焊盘，所述第一导电通孔结构覆盖部分或全部所述第一焊盘，所述第二导电通孔结构覆盖部分或全部所述第二焊盘；
第1个所述基板设置有第三导电通孔结构、第四导电通孔结构、第五导电通孔结构和第六导电通孔结构，所述第三导电通孔结构通过所述第一焊盘与所述第一导电通孔结构电连接，所述第四导电通孔结构通过所述第二焊盘与所述第二导电通孔结构电连接，所述第四导电通孔结构与所述接地端电连接；所述第一焊盘覆盖部分或全部所述第三导电通孔结构，所述第二焊盘覆盖部分或全部所述第四导电通孔结构；
第2个至第N个所述基板的表面设置有相互绝缘的第三电极和第四电极，所述第四电极位于所述第三电极的外侧，环绕所述第三电极设置，所述第三电极位于所述第一晶圆的外侧，环绕所述第一晶圆设置，所述第三电极与所述第一焊盘电连接，所述第四电极与所述第二焊盘电连接；
第K1个所述基板设置有N-K1个第一中间连接电极和N-K1个第二中间连接电极，其中，所述K1大于或等于1，且小于或等于N；
第S个所述基板设置有与第S+1个所述基板的第四电极对应的第一中间连接电极；第S+1个所述基板的第四电极通过第S个所述基板至第1个所述基板中的第一中间连接电极通过所述第五导电通孔结构与所述接地端电连接，其中，S大于或等于1，且小于或等于N-1；
第S个所述基板设置有与第S+1个所述基板的第三电极对应的第二中间连接电极；第S+1个所述基板的第三电极通过第S个所述基板至第1个所述基板中的第二中间连接电极与所述第六导电通孔结构电连接。
13.根据权利要求12所述的半导体封装结构，其特征在于，所述电磁屏蔽结构还包括第二电磁屏蔽结构，所述第二电磁屏蔽结构包括第二电磁屏蔽侧墙，所述第二导电通孔结构环绕所述待屏蔽元件设置，所述第二导电通孔结构和所述第二焊盘构成所述第二电磁屏蔽侧墙。
14.根据权利要求13所述的半导体封装结构，其特征在于，所述第二电磁屏蔽结构还包括与所述第二电磁屏蔽侧墙电连接的第二电磁屏蔽顶部；所述基板邻近所述第一晶圆一侧的表面设置有第二预设镂空图案的电磁屏蔽材料层，所述第二预设镂空图案的电磁屏蔽材料层构成所述第二电磁屏蔽顶部。
15.根据权利要求12所述的半导体封装结构，其特征在于，所述半导体结构还包括第一电路，所述第一电路位于所述基板的内部；
所述电磁屏蔽结构还包括第三电磁屏蔽结构，所述第三电磁屏蔽结构包括第三电磁屏蔽侧墙；
第1个所述半导体结构中，所述第二导电通孔结构环绕所述待屏蔽元件设置，第1个所述基板中所述第四导电通孔结构围绕所述第一电路设置；
第2个至第N个所述基板设置有所述第四导电通孔结构，所述第四导电通孔结构通过所述第二焊盘与所述第二导电通孔结构电连接；所述第二焊盘覆盖部分或全部所述第四导电通孔结构；
所述第二导电通孔结构、所述第二焊盘和所述第四导电通孔结构构成所述第三电磁屏蔽侧墙。
16.根据权利要求15所述的半导体封装结构，其特征在于，所述第三电磁屏蔽结构还包括与所述第三电磁屏蔽侧墙电连接的第三电磁屏蔽顶部；
所述基板背离所述第一晶圆一侧的表面设置有第三预设镂空图案的电磁屏蔽材料层；所述第三预设镂空图案的电磁屏蔽材料层构成所述第三电磁屏蔽顶部。
17.根据权利要求12所述的半导体封装结构，其特征在于，所述半导体封装结构还包括第一导电引线和第二导电引线；
第S+1个所述基板的第四电极通过所述第一导电引线与第S个所述基板至第1个所述基板中的第一中间连接电极电连接；
第S+1个所述基板的第三电极通过所述第二导电引线与第S个所述基板至第1个所述基板中的第二中间连接电极电连接。
18.根据权利要求12所述的半导体封装结构，其特征在于，所述半导体封装结构还包括第二晶圆，所述第二晶圆上设置第七导电通孔结构和第八导电通孔结构；
第S+1个所述基板的第四电极通过所述第七导电通孔结构与第S个所述基板至第1个所述基板中的第一中间连接电极电连接；
第S+1个所述基板的第三电极通过所述第八导电通孔结构与第S个所述基板至第1个所述基板中的第二中间连接电极电连接。
19.根据权利要求18所述的半导体封装结构，其特征在于，所述第二晶圆内部设置有第二电路，所述第二电路设置在所述第八导电通孔结构远离所述第七导电通孔结构的一侧。
20.一种半导体封装方法，其特征在于，包括：形成N个垂直堆叠的半导体结构，其中，所述N的取值包括大于或等于1的整数；所述半导体结构包括第一晶圆、待屏蔽元件和电磁屏蔽结构，电磁屏蔽结构包括第一电磁屏蔽结构；所述待屏蔽元件位于所述第一晶圆的第一表面；所述第一电磁屏蔽结构位于所述第一晶圆的第一表面，所述第一电磁屏蔽结构在所述第一晶圆的投影覆盖所述待屏蔽元件在所述第一晶圆的投影；
形成N个相互绝缘的接地端，其中，所述第一电磁屏蔽结构与所述接地端电连接，不同所述电磁屏蔽结构与不同的所述接地端电连接。
21.根据权利要求20所述的半导体封装方法，其特征在于，形成N个垂直堆叠的半导体结构包括：
提供第2k-1个所述半导体结构，其中，第2k-1个所述半导体结构的第一电磁屏蔽结构的表面设置有绝缘支撑层；
在所述绝缘支撑层背离第2k-1个所述半导体结构的表面形成第2k个所述半导体结构，其中，第2k-1个所述半导体结构的第一晶圆的第一表面和第2k个所述半导体结构的第一晶圆的第一表面相对设置；所述k的取值大于或等于1，且小于或等于N/2，所述N包括大于或等于2的偶数；所述绝缘支撑层位于第2k-1个所述半导体结构的第一电磁屏蔽结构和第2k个所述半导体结构的第一电磁屏蔽结构之间；所述k的取值大于或等于1，且小于或等于N/2，所述N包括大于或等于2的偶数；
或者，提供第2k-1个所述半导体结构，其中，第2k-1个所述半导体结构的第一电磁屏蔽结构的表面设置有第一子绝缘支撑层；
提供第2k个所述半导体结构，其中，第2k个所述半导体结构的第一电磁屏蔽结构的表面设置有第二子绝缘支撑层；
在第2k-1个所述半导体结构之上形成第2k个所述半导体结构，其中，第2k-1个所述半导体结构的第一晶圆的第一表面和第2k个所述半导体结构的第一晶圆的第一表面相对设置；所述k的取值大于或等于1，且小于或等于N/2，所述N包括大于或等于2的偶数；所述第一子绝缘支撑层和所述第二子绝缘支撑层构成绝缘支撑层，所述绝缘支撑层位于第2k-1个所述半导体结构的第一电磁屏蔽结构和第2k个所述半导体结构的第一电磁屏蔽结构之间。
22.根据权利要求20所述的半导体封装方法，其特征在于，形成N个垂直堆叠的半导体结构包括：
提供第N个所述半导体结构，其中，所述半导体结构的第一电磁屏蔽结构背离所述第一晶圆的表面设置有绝缘支撑层；
在第m个所述半导体结构的表面形成第m+1个所述半导体结构，其中，第m+1个所述半导体结构的第一晶圆与所述第一表面相对的第二表面和第m个所述半导体结构的第一晶圆的第一表面相对设置；所述m的取值大于或等于1，且小于或等于N-1，所述N包括大于或等于2的整数。
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