CN113141181A - 时钟数据恢复电路的数字控制电路及时钟数据恢复电路 - Google Patents

Abstract

本发明提供一种时钟数据恢复电路的数字控制电路及时钟数据恢复电路，在时钟数据恢复的数字控制电路中，通过相位插值器输入时钟幅度调节控制模块，可调节相位插值器输入时钟的幅度，使其时钟幅度不小于预先设定的阈值电压，进而能调节控制相位插值器的线性度；通过输入数据共模电压偏移量调节控制模块调节输入数据的共模电压偏移量，解决了串行数据共模电压失调的问题，并优化了采样时钟的占空比；通过相位插值器检测控制模块能有效调节控制相位插值器输出时钟的相位，使其输出的采样时钟满足采样要求；通过与门结构的相位检测单元代替传统的异或门结构，简化了相位检测单元的结构，减小了电路的面积和功耗。

Description

时钟数据恢复电路的数字控制电路及时钟数据恢复电路

技术领域

本发明涉及高速串行数据通信的时钟数据恢复电路，特别是涉及一种时钟数据恢复电路的数字控制电路及时钟数据恢复电路。

背景技术

随着集成电路行业的发展，网络通信、高密度计算、密集图像处理、海量数据传输等对传输接口的要求越来越高。接口的数据传输速率成为阻碍系统性能提升的关键因素。并行传输技术抗干扰能力弱，易产生串扰、时钟偏斜等现象，导致其数据传输速率低。而串行传输技术可以有效解决这些问题，使传输速率达到更高水平，另外其功耗低、端口少等优点，串行链接技术(SerDes，serial-deserial)逐渐成为数据传输的主流技术。

时钟数据恢复电路(CDR，Clock Data Recovery)作为高速SerDes通信的关键模块，在很多系统中，串行输入数据未携带时钟信息，需要CDR电路从数据中恢复出时钟和数据信号，CDR的性能制约着SerDes通信的速度和质量。在国内，大多数SerDes电路都使用8B/10B编码。

现有技术中，CDR电路包括相位插值器(PI，Phase Interpolator)、相位检测器、环路滤波器、相位插值控制器。这种结构的缺点在于：第一，CDR电路未考虑相位插值器的线性度；第二，CDR电路未考虑输入数据共模电压失调的情况；第三，相位检测器是对连续3个采样点的结果进行异或处理，得到时钟和数据的相位关系，对于使用8B/10B编码的数据，有更简单的结构可以实现相位检测功能。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种新的时钟数据恢复电路，用于解决上述技术问题。

为实现上述目的及其他相关目的，本发明提供一种时钟数据恢复电路的数字控制电路，对8B/10B编码专用的时钟数据恢复电路进行数字控制，包括：

相位插值器输入时钟幅度调节控制模块，与所述时钟数据恢复电路中的相位插值器输入时钟幅度调节模块连接，用于调节所述时钟数据恢复电路中相位插值器输入时钟的幅度；

CDR模式选择模块，与所述时钟数据恢复电路中的降速模块连接，用于控制选择所述时钟数据恢复电路中采样模块的工作模式；

输入数据共模电压偏移量调节控制模块，与所述相位插值器输入时钟幅度调节控制模块、CDR模式选择模块、降速模块连接及所述时钟数据恢复电路中的输入数据共模电压偏移量调节模块连接，用于调节输入数据的共模电压偏移量；

相位插值器检测控制模块，与所述相位插值器输入时钟幅度调节控制模块、CDR模式选择模块、降速模块连接及所述时钟数据恢复电路中的相位插值器连接，用于调节所述相位插值器的输出时钟相位。

可选地，所述时钟数据恢复电路的数字控制电路还包括数据降速输出模块，所述数据降速输出模块与所述CDR模式选择模块及降速模块连接，用于将所述CDR模式选择模块输出的数据降速后输出给后续电路。

可选地，所述相位插值器输入时钟幅度调节控制模块包括定时器、分频器、幅度调节结束标志产生单元、加法器及寄存器；

所述定时器的输入端接第一时钟信号，所述定时器的输出端与所述分频器的输入端连接，所述分频器的输出端与两个相互独立的所述加法器的输入端连接；

每个所述加法器的输入端接调节标志信号，每个所述加法器的输出端接一个所述寄存器且所述寄存器的输出反馈到所述加法器，每个所述寄存器的输出端与所述相位插值器输入时钟幅度调节模块的输入端连接；

所述幅度调节结束产生单元的输入端接所述调节标志信号，所述幅度调节结束产生单元还与所述分频器的输出端连接，所述幅度调节结束产生单元的输出端输出结束标志信号。

可选地，所述CDR模式选择模块包括：

第一寄存器，接第二时钟信号，且其输入端接第一数据信号；

第二寄存器，接第二时钟信号，且其输入端接第二数据信号；

第一选择器，其第一输入端接所述第一数据信号，第二输入端接所述第一寄存器的输出端，第三输入端接所述第二寄存器的输出端；

第二选择器，其第一输入端接所述第二寄存器的输出端，第二输入端接所述第二数据信号；

第三寄存器，其输入端接所述第一选择器的输出端；

第三选择器，其第一输入端接所述第一数据信号，第二输入端接所述第三寄存器的输出端，第三输入端接所述第二数据信号；

第四寄存器，其输入端接所述第二选择器的输出端；

第四选择器，其第一输入端接所述第四寄存器的输出端，第二输入端接所述第二数据信号；

第五寄存器，其输入端接所述第三选择器的输出端，其输出端输出边沿采样数据信号；

第六寄存器，其输入端接所述第四选择器的输出端，其输出端输出中心采样数据信号。

可选地，所述采样模块的工作模式包括半速率模式、全速率模式、过采样模式和2倍过采样模式。

可选地，所述输入数据共模电压偏移量调节控制模块包括：

第五选择器，其输入端接所述第五寄存器的输出端；

同或门，其两个输入端接所述第六寄存器的输出端；

第一或非门，其第一输入端接所述第五选择器输出端逻辑取反后的输出，第二输入端接所述同或门的输出端；

第二或非门，其第一输入端接所述第五选择器输出端，第二输入端接所述同或门的输出端；

第一计数器，其输入端接所述第一或非门的输出端与所述结束标志信号；

第二计数器，其输入端接所述第二或非门的输出端与所述结束标志信号；

第三计数器，其输入端接所述第一计数器的输出端；

第四计数器，其输入端接所述第二计数器的输出端；

判断比较器，其两个输入端分别接所述第三计数器的输出端及所述第四计数器的输出端；

第六选择器，其第一输入端接初始值信号，控制端接所述判断比较器的输出端；

第七寄存器，其输入端接所述第六选择器的输出端，输出端输出共模电压偏移量调节控制信号；

第一加减法器，其输入端接所述第七寄存器的输出端，输出端接所述第六选择器的第二输入端。

可选地，所述相位插值器检测控制模块包括相位检测单元和相位插值控制单元，所述相位检测单元的输出端接所述相位插值控制单元的输入端，所述相位插值控制单元的输出端接所述相位插值器的输入端。

可选地，所述相位检测单元包括二输入与门，通过多个所述二输入与门对所述中心采样数据信号和所述边沿采样数据信号进行相应位相与和错位相与，得到模拟电路中采样时钟与对应采样数据信号的相位关系。

可选地，所述相位插值控制单元包括：

多数表决器，与所述相位检测单元连接，用于根据多个所述相位关系判断采样时钟与输入数据的关系；

相位粗调码字控制器，与所述多数表决器及相位插值器连接，在所述半速率模式下将中心采样时钟的上升沿到边沿采样时钟的上升沿的相位差调节控制在180度以内；

相位细调码字控制器，与所述多数表决器及相位插值器连接，用于控制所述相位插值器的相位选择及码字变化频率。

此外，为实现上述目的及其他相关目的，本发明提供一种时钟数据恢复电路，包括上述任意一项所述的时钟数据恢复电路的数字控制电路。

如上所述，本发明的时钟数据恢复电路的数字控制电路，具有以下有益效果：

通过相位插值器输入时钟幅度调节控制模块，可调节相位插值器输入时钟的幅度，使其时钟幅度不小于预先设定的阈值电压，进而能调节控制相位插值器的线性度；通过输入数据共模电压偏移量调节控制模块调节输入数据的共模电压偏移量，解决了串行数据共模电压失调的问题，并优化了采样时钟的占空比。

附图说明

图1显示为本发明实施例中时钟数据恢复电路的示意图。

图2显示为本发明实施例中时钟数据恢复电路的数字控制电路示意图。

图3显示为本发明实施例中相位插值器输入时钟幅度调节控制模块的算法流程图。

图4显示为本发明实施例中输入数据共模电压偏移量调节控制模块的算法流程图。

图5显示为本发明实施例中相位检测单元的电路结构图。

图6显示为本发明实施例中数据采样方式的示意图。

图7显示为本发明实施例中本发明相位粗调和细调时中心采样时钟和边沿采样时钟的相位差别示意图。

图8显示为本发明实施例中相位插值控制结构图。

具体实施方式

发明人研究所发现，目前的时钟数据恢复电路多为纯模拟电路结构，至少存在以下问题：相位插值器输入时钟的幅度无法有效调节控制，使得相位插值器的线性度不理想；且输入的共模电压存在失调现象，采样时钟的占空比受影响；相位检测器的结构相对复杂。

基于此，本发明提出一种全新结构的时钟数据恢复电路，在模拟电路的基础上加上一个数字控制电路，所述数字控制电路至少包括相位插值器输入时钟幅度调节控制模块、输入数据共模电压偏移量调节控制模块，通过相位插值器输入时钟幅度调节控制模块调节控制相位插值器的线性度，通过输入数据共模电压偏移量调节控制模块调节输入数据的共模电压偏移量，解决串行数据共模电压失调的问题，并优化采样时钟的占空比。

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

如图1所示，本发明提供一种时钟数据恢复电路的数字控制电路，对8B/10B编码专用的时钟数据恢复电路进行数字控制，其包括：

相位插值器输入时钟幅度调节控制模块，即PI输入时钟幅度调节控制模块，与时钟数据恢复电路中的相位插值器输入时钟幅度调节模块(即PI输入时钟幅度调节模块)连接，用于调节相位插值器输入时钟的幅度；

CDR模式选择模块，与时钟数据恢复电路中的降速模块连接，用于控制选择时钟数据恢复电路中采样模块的工作模式；

输入数据共模电压偏移量调节控制模块，与相位插值器输入时钟幅度调节控制模块、CDR模式选择模块、降速模块连接及时钟数据恢复电路中的输入数据共模电压偏移量调节模块连接，用于调节输入数据的共模电压偏移量；

相位插值器检测控制模块，与相位插值器输入时钟幅度调节控制模块、CDR模式选择模块、降速模块连接及时钟数据恢复电路中的相位插值器连接，用于调节相位插值器的输出时钟相位。

详细地，如图1所示，时钟数据恢复电路包括纯模拟电路结构的电路和CDR数字控制电路，纯模拟电路结构即图1所示的CDR模拟电路，其包括PI输入时钟幅度调节模块、输入数据共模电压偏移量调节模块、相位插值器(主插值器及副插值器)、两个二分频器、数据采样模块(数据采样模块1及数据采样模块2)及降速模块，其详细结构及连接关系可参见图1及现有技术，在此不再赘述。

详细地，如图1所示，所述时钟数据恢复电路的数字控制电路还包括数据降速输出模块，数据降速输出模块与CDR模式选择模块及降速模块连接，用于将CDR模式选择模块输出的数据降速后输出给后续电路。

可选地，在本发明的一个实施例中，如图2所示的③，相位插值器输入时钟幅度调节控制模块包括定时器、分频器(如128分频器)、幅度调节结束标志产生单元、加法器(图2中所示的

)及寄存器；

定时器的输入端接第一时钟信号clk_100(如图2所示，只有相位插值器输入时钟幅度调节控制模块③中的寄存器使用是100MHz的时钟信号，其余模块中的寄存器都使用625MHz的时钟信号)，定时器的输出端与分频器的输入端连接，分频器的输出端与两个相互独立的加法器的输入端连接；

此外，每个加法器的输入端还接调节标志信号，每个加法器的输出端接一个寄存器且寄存器的输出反馈到加法器，每个寄存器的输出端与相位插值器输入时钟幅度调节模块的输入端连接；

幅度调节结束产生单元的输入端接调节标志信号，幅度调节结束产生单元还与分频器的输出端连接，幅度调节结束产生单元的输出端输出结束标志信号。

详细地，相位插值器输入时钟幅度调节控制模块的工作流程如图3所示，产生一个4比特的阈值电压调节值，2个使能信号，一个时钟信号，都输出给模拟电路中的PI输入时钟幅度调节模块；当PI输入时钟幅度小于预先设定的阈值电压(AMP_LessThan_THV＝1)时，其开始工作：

首先，一个5比特的计数器cnt_5b从0开始计数，直到计数值等于16时，分频器的计数器cnt_7b从127开始减1，每当cnt_7b为0时，1个3比特的时钟幅度值AMP_adjust1加1，直到AMP_adjust1等于5，若幅度调节标志信号AMP_adjust_flag从1变为0，且当cnt_7b为0时，产生一个幅度调节完成标志信号End_flag；

当AMP_adjust1等于5后，若PI输入时钟幅度还小于预先设定的阈值电压，每当cnt_7b为0时，1个5比特的时钟幅度调节值AMPadjust2(初始值为8)加1；

直到AMP_LessThan_THV等于0时，且当cnt_7b为0时，产生一个幅度调节完成标志信号End_flag，输出给输入数据共模电压偏移量调节控制模块和相位插值器检测控制模块，表示幅度调节结束了，剩下的两个模块可以开始工作。

更详细地，在本发明的一个实施例中，如图2所示的①，CDR模式选择模块包括：

第一寄存器，接第二时钟信号clk_625，且其输入端接第一数据信号data1[19:0]，其输出端输出采样数据信号P[19:0]；

第二寄存器，接第二时钟信号clk1，且其输入端接第二数据信号data0[19:0]，输出端输出采样数据信号D[19:0]；

第一选择器，其第一输入端接第一数据信号data1[19:0]，第二输入端接第一寄存器的输出端，第三输入端接第二寄存器的输出端；

第二选择器，其第一输入端接第二寄存器的输出端，第二输入端接第二数据信号data0[19:0]；

第三寄存器，其输入端接第一选择器的输出端；

第三选择器，其第一输入端接第一数据信号data1[19:0]，第二输入端接第三寄存器的输出端，第三输入端接第二数据信号data0[19:0]；

第四寄存器，其输入端接第二选择器的输出端；

第四选择器，其第一输入端接第四寄存器的输出端，第二输入端接第二数据信号data0[19:0]；

第五寄存器，其输入端接第三选择器的输出端，其输出端输出边沿采样数据信号edge_data[19:0]；

第六寄存器，其输入端接第四选择器的输出端，其输出端输出中心采样数据信号centor_data[19:0]。

其中，CDR模式选择模块根据外部SPI输入的模式选择使能信号，分别选择出半速率模式、全速率模式、过采样模式和2倍过采样模式下的中心采样数据和边沿采样数据；在半速率模式下，有两个插值器：一个主插值器，其输出的四相时钟经2分频后得到中心采样时钟对数据中心采样，一个副插值器，其输出的四相时钟经2分频后得到边沿采样时钟，对数据边沿采样；在其它模式下，只有一个主插值器，输出的四相时钟经2分频后，其中两项时钟对数据中心采样，另外两项时钟对数据边沿采样。

可选地，在本发明的一个实施例中，如图2所示的②，输入数据共模电压偏移量调节控制模块包括：

第五选择器，其输入端接第五寄存器的输出端；

同或门，其两个输入端接第六寄存器的输出端；

第一或非门，其第一输入端接第五选择器输出端逻辑取反后的输出，第二输入端接同或门的输出端；

第二或非门，其第一输入端接第五选择器输出端，第二输入端接同或门的输出端；

第一计数器cnt0 stage1，其输入端接第一或非门的输出端与结束标志信号；

第二计数器cnt1 stage1，其输入端接第二或非门的输出端与结束标志信号；

第三计数器cnt0 stage2，其输入端接第一计数器cnt0 stage1的输出端；

第四计数器cnt1 stage2，其输入端接第二计数器cnt1 stage1的输出端；

判断比较器，其两个输入端分别接第三计数器cnt0 stage2的输出端及所述第四计数器cnt1stage2的输出端；

第六选择器，其第一输入端接初始值信号，控制端接判断比较器的输出端；

第七寄存器，其输入端接第六选择器的输出端，输出端输出共模电压偏移量调节控制信号Vol_offset[6:0]；

第一加减法器(图2中所示的

)，其输入端接第七寄存器的输出端，输出端接第六选择器的第二输入端。

更详细地，输入数据共模电压偏移量调节控制模块用于调节输入数据的共模电压偏移量，使共模电压不失调，保证采样时钟的占空比，并使数据保持直流平衡；当PI输入时钟幅度调节模块结束工作之后，此模块才开始工作，其工作流程如图4所示：

其接收CDR模式选择模块输出的边沿采样数据信号edge_data[19:0]和中心采样数据信号centor_data[19:0]，当中心采样数据信号centor_data[19:0]有跳变时，用两级计数器cnt1_5b和cnt1_11b计算边沿采样数据信号edge_data[19:0]中“1”的个数，cnt0_5b和cnt0_11b计算边沿采样数据信号edge_data[19:0]中“0”的个数；再通过对第二级计数器“cnt1_11b和cnt0_11b的处理，得到共模电压偏移量Vol_offset的调节值；本实例中，共模电压偏移量调节值的初始值为64，当第二级计数器cnt1_11b加上cnt0_11b等于1024时，第二级计数器清零，且当cnt0_11b大于等于609时，共模电压偏移量自加使能add_en等于1，表明输入数据共模电压失调，“0”的个数较多，这时需要上调共模电压偏移量Vol_offset，即共模电压偏移量Vol_offset加1来达到调整的目的；当第二级计数器cnt1_11b加上cnt0_11b等于1024时，且当第二级计数器cnt0_11b小于等于287时，共模电压偏移量自减使能minus_en等于1，表明输入数据共模电压失调，“1”的个数较多，这时需要下调共模电压偏移量Vol_offset，即共模电压偏移量Vol_offset减1来达到调整的目的。

可选地，如图2所示，在本发明的一个实施例中，相位插值器检测控制模块包括相位检测单元⑤和相位插值控制单元⑥，相位检测单元⑤的输出端接相位插值控制单元⑥的输入端，相位插值控制单元⑥的输出端接相位插值器(主插值器和副插值器)的输入端。

详细地，如图2及图5所示，相位检测单元⑤包括多个二输入与门，通过多个二输入与门对中心采样数据信号centor_data[19:0](即采样数据信号P[19:0])和边沿采样数据信号edger_data[19:0](即采样数据信号D[19:0])进行相应位相与和错位相与，得到模拟电路中采样时钟与对应采样数据信号的相位关系，分别记为DN<19:0>和UP<19:0>。

更详细地，如图5所示，相位检测单元⑤根据数据采样模块工作模式的不同，可分为半速率相位检测单元和非半速率相位检测单元两种不同的电路结构，区主要区别点在于采样数据信号P[19:0]和D[19:0]与运算的接法不同，详细电路结构如图5所示，在此不再赘述。

可选地，如图2所示，在本发明的一个实施例中，相位插值控制单元⑥包括：

多数表决器，与相位检测单元⑤连接，用于根据多个相位关系判断采样时钟与输入数据的关系；

相位粗调码字控制器，与多数表决器及相位插值器连接，在半速率模式下将中心采样时钟的上升沿到边沿采样时钟的上升沿的相位差调节控制在180度以内；

相位细调码字控制器，与多数表决器及相位插值器连接，用于控制相位插值器的相位选择及码字变化频率。

详细地，如图2所示，多数表决器包括加法器和比较器，通过多个加法器对DN<19:0>进行累加，得到信号sum0；通过多个加法器对UP<19:0>进行累加，得到信号sum1，即对DN<19:0>和UP<19:0>中“1”的个数求和，分别得到sum0和sum1；通过比较器比较判断sum0与sum1的大小，进而判断采样时钟与输入数据的关系，是超前、滞后还是同步：显然，对于图6(b)中的情况，采样时钟滞后于输入数据，sum0大于sum1；对于图6(c)中的情况，采样时钟超前于输入数据，sum0小于sum1；对于图6(a)中的情况，采样时钟与输入数据同步，sum0应该等于sum1，因为这时边沿采样得到的“0”和“1”个数的概率是二分之一的随机数。

其中，对于图6(b)中的情况，采样时钟滞后于输入数据，DN<19:0>记录的是中心采样数据中总的“1”的个数，UP<19:0>记录的是中心采样数据中所有连续“1”的个数；对于图6(c)中的情况，采样时钟超前于输入数据，UP<19:0>记录的是中心采样数据中总的“1”的个数，DN<19:0>记录的是中心采样数据中所有连续“1”的个数。

详细地，如图2所示，相位粗调码字控制器或相位粗调码字控制器包括控制单元、四选一选择器、二选一选择器、五个加减法器、五个寄存器及四个译码器；

控制单元的输入端接结束标志信号、信号flag、信号Regx(Regx表示从外部寄存器过来的信号)，控制单元的输出端接四选一选择器的第一控制端，四选一选择器的四个输入端分别接信号63、0、Regy(Regy表示从外部寄存器过来的信号)及counter，四选一选择器的第二控制端接多数表决器中一个比较器的输出端(输出sum0与sum1的差)，四选一选择器的输出端接四个相互独立的寄存器的一个输入端；

多数表决器中另一个比较器的输出端(输出sum0与sum1的差的绝对值)经第一个加减法器后接入二选一选择器的第一输入端(第一个加减法器的一个输入端接多数表决器中另一个比较器的输出端且其输出端接二选一选择器的第一输入端)，二选一选择器的第二输入端接初始值信号，二选一选择器的输出端接第五个寄存器的输入端，第五个寄存器的输出端接第一个加减法器的另一输入端，第一个加减法器的一个输入端同时接另外四个加减法器的一个输入端；

对另外四个加减法器而言，每个加减法器的输入端接一个寄存器的另一输入端且每个寄存器的输出端反馈到对应加减法器的输入端；

对四个相互独立的寄存器而言，每个寄存器的输出端接一个译码器，且其中两个寄存器的输出端输出相位选择信号Master_PS[5:4]和Slave_PS[5:4]，每个译码器的输出端输出插值码字，即如图2所示的Master_PI_code1[5:0]、Master_PI_code2[5:0]、Slave_PI_code1[5:0]和Slave_PI_code2[5:0]。

详细地，相位粗调码字控制器和相位细调码字控制器的中心采样时钟和边沿采样时钟的相位差别示意图如图7所示，d_clk0，p_clk0分别表示数据中心采样时钟和数据边沿采样时钟，图6(a)中，p_clk0的上升沿超前d_clk0上升沿180度以上，用p_clk0的上升沿去采样d_clk0，始终得到低电平；当粗调过后，p_clk0的上升沿超前d_clk0上升沿在180度以内，用p_clk0的上升沿去采样时钟d_clk0，得到高电平，将这个采样的相位信息发送给下一级。

相位粗调码字控制器只用于半速率模式，当边沿采样时钟的相位超前中心采样时钟相位180以上时，用相位粗调码字控制器调节边沿采样时钟和中心采样时钟的相位，使边沿时钟的相位超前中心采样时钟的相位在180以内，之后再用相位细调码字控制器调整边沿采样时钟和中心采样时钟的相位。

相位细调码字控制器控制相位插值器的相位选择，以及控制相位插值器的码字变化频率，如图8所示，相位码字控制器有3种控制方式，且这3种方式每次只有一种工作，模式选择由寄存器Reg219[2]和Reg218[1:0]决定，主插值器和副插值器分别产生一个相位选择信号、2个插值码字，它们分别是Master_PS[5:4]，Master_PI_code1[5:0]，Master_PI_code2[5:0]和Slave_PS[5:4]，Slave_PI_code1[5:0]，Slave_PI_code2[5:0]；3种工作方式如下：

第一种，手动方式，相位插值码字等于外部SPI寄存器输入的数值Reg218[7:2]。

第二种，相位粗调方式，当粗调方式工作时，主插值器的值保持当前值不变，只有副插值器插值码字改变，副插值器的6比特码字等于相位粗调的6比特码字Slave_PI_Phase[5:0]加上主插值器的6比特码字Master_PI_code[5:0]加上寄存器中6比特码字Reg22A[5:0]的相反数，CLK_Phase_en,CDR_HR_r2_Reg20C_2r2是相位插值控制单元⑥的使能信号。

第三种，相位细调方式，此时，插值器码字对数据与时钟的相位关系敏感，由相位关系决定插值码字的变化和变化频率，以半速率模式为例：

当时钟滞后于数据时，即sum0大于sum1，主插值器的6比特插值码值初始值为63，高2位用于相位选择，低4位经温度计译码后用于相位插值，插值码字的变化频率由sum0和sum1绝对值差的累加值决定，用一个5比特的加/减法器来控制，当sum0大于sum1时，它是一个减法器，初始值为0，当减法器的当前值小于sum0和sum1的差时，其值等于当前值加上32再减去sum0和sum1的差，同时，6比特插值码字变化一次，此时是减1，其它情况，其值等于当前值减去sum0和sum1的差，6比特插值码字保持不变；

当时钟超前于数据时，即sum0小于sum1；主插值器的6比特插值码值初始值为0，高2位用于相位选择，低4位经温度计译码后用于相位插值，插值码字的变化频率由sum0和sum1绝对值差的累加值决定，用一个5比特的加/减法器来控制，当sum1大于sum0时，它是一个加法器，初始值为0，当加法器的当前值加上sum0和sum1差的和大于31时，加法器就要溢出了，6比特插值码字变化一次，此时是加1，其它情况，其值等于当前值加上sum0和sum1的差，6比特插值码字保持不变；

其中，非半速率模式与半速率模式的不同之处在于：在控制插值码字变化频率的时候，非半速率模式所有加减sum0和sum1的差时，要乘以2。

可选地，在本发明的一个实施例中，如图2所示的④所示，数据降速输出模块包括三个选择器和四个寄存器，三个选择器和四个寄存器的详细连接关系可参见图2，数据降速输出模块接收中心采样数据信号centor_data[19:0]，并通过两个寄存器分别对后续电路输出数据信号Phy_data[19:0]和Phy_data[39:20]。

此外，本发明提供一种时钟数据恢复电路，包括上述时钟数据恢复电路的数字控制电路。

详细地，如图1所示，该时钟数据恢复电路包括模拟电路和数字电路两部分，相位插值器输入时钟幅度调节控制模块与相位插值器输入时钟幅度调节控制模块连接，构成相位插值器输入时钟幅度调节控制环路，能有效调节控制相位插值器的线性度；输入数据共模电压偏移量调节控制模块与输入数据共模电压偏移量调节模块，构成输入数据共模电压偏移量调节控制环路，能有效调节控制输入数据的共模电压偏移量；相位插值器检测控制模块与相位插值器连接，构成相位插值调节控制环路，能有效调节控制相位插值器输出时钟的相位，使其输出的采样时钟满足采样要求。

本发明的时钟数据恢复电路可恢复4种速率模式下的时钟和数据，已经成功应用到16位12.5GHz的DAC芯片中。

综上所述，在本发明所提供的时钟数据恢复电路的数字控制电路及时钟数据恢复电路中，通过相位插值器输入时钟幅度调节控制模块，可调节相位插值器输入时钟的幅度，使其时钟幅度不小于预先设定的阈值电压，进而能调节控制相位插值器的线性度；通过输入数据共模电压偏移量调节控制模块调节输入数据的共模电压偏移量，解决了串行数据共模电压失调的问题，并优化了采样时钟的占空比；通过相位插值器检测控制模块能有效调节控制相位插值器输出时钟的相位，使其输出的采样时钟满足采样要求；通过与门结构的相位检测单元代替传统的异或门结构，简化了相位检测单元的结构，减小了电路的面积和功耗。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种时钟数据恢复电路的数字控制电路，对8B/10B编码专用的时钟数据恢复电路进行数字控制，其特征在于，包括：

相位插值器输入时钟幅度调节控制模块，与所述时钟数据恢复电路中的相位插值器输入时钟幅度调节模块连接，用于调节所述时钟数据恢复电路中相位插值器输入时钟的幅度；

CDR模式选择模块，与所述时钟数据恢复电路中的降速模块连接，用于控制选择所述时钟数据恢复电路中采样模块的工作模式；

输入数据共模电压偏移量调节控制模块，与所述相位插值器输入时钟幅度调节控制模块、CDR模式选择模块、降速模块连接及所述时钟数据恢复电路中的输入数据共模电压偏移量调节模块连接，用于调节输入数据的共模电压偏移量；

相位插值器检测控制模块，与所述相位插值器输入时钟幅度调节控制模块、CDR模式选择模块、降速模块连接及所述时钟数据恢复电路中的相位插值器连接，用于调节所述相位插值器的输出时钟相位。

2.根据权利要求1所述的时钟数据恢复电路的数字控制电路，其特征在于，所述时钟数据恢复电路的数字控制电路还包括数据降速输出模块，所述数据降速输出模块与所述CDR模式选择模块及降速模块连接，用于将所述CDR模式选择模块输出的数据降速后输出给后续电路。

3.根据权利要求1或2所述的时钟数据恢复电路的数字控制电路，其特征在于，所述相位插值器输入时钟幅度调节控制模块包括定时器、分频器、幅度调节结束标志产生单元、加法器及寄存器；

所述定时器的输入端接第一时钟信号，所述定时器的输出端与所述分频器的输入端连接，所述分频器的输出端与两个相互独立的所述加法器的输入端连接；

每个所述加法器的输入端接调节标志信号，每个所述加法器的输出端接一个所述寄存器且所述寄存器的输出反馈到所述加法器，每个所述寄存器的输出端与所述相位插值器输入时钟幅度调节模块的输入端连接；

所述幅度调节结束产生单元的输入端接所述调节标志信号，所述幅度调节结束产生单元还与所述分频器的输出端连接，所述幅度调节结束产生单元的输出端输出结束标志信号。

4.根据权利要求3所述的时钟数据恢复电路的数字控制电路，其特征在于，所述CDR模式选择模块包括：

第一寄存器，接第二时钟信号，且其输入端接第一数据信号；

第二寄存器，接第二时钟信号，且其输入端接第二数据信号；

第一选择器，其第一输入端接所述第一数据信号，第二输入端接所述第一寄存器的输出端，第三输入端接所述第二寄存器的输出端；

第二选择器，其第一输入端接所述第二寄存器的输出端，第二输入端接所述第二数据信号；

第三寄存器，其输入端接所述第一选择器的输出端；

第三选择器，其第一输入端接所述第一数据信号，第二输入端接所述第三寄存器的输出端，第三输入端接所述第二数据信号；

第四寄存器，其输入端接所述第二选择器的输出端；

第四选择器，其第一输入端接所述第四寄存器的输出端，第二输入端接所述第二数据信号；

第五寄存器，其输入端接所述第三选择器的输出端，其输出端输出边沿采样数据信号；

第六寄存器，其输入端接所述第四选择器的输出端，其输出端输出中心采样数据信号。

5.根据权利要求4所述的时钟数据恢复电路的数字控制电路，其特征在于，所述采样模块的工作模式包括半速率模式、全速率模式、过采样模式和2倍过采样模式。

6.根据权利要求4所述的时钟数据恢复电路的数字控制电路，其特征在于，所述输入数据共模电压偏移量调节控制模块包括：

第五选择器，其输入端接所述第五寄存器的输出端；

同或门，其两个输入端接所述第六寄存器的输出端；

第一或非门，其第一输入端接所述第五选择器输出端逻辑取反后的输出，第二输入端接所述同或门的输出端；

第二或非门，其第一输入端接所述第五选择器输出端，第二输入端接所述同或门的输出端；

第一计数器，其输入端接所述第一或非门的输出端与所述结束标志信号；

第二计数器，其输入端接所述第二或非门的输出端与所述结束标志信号；

第三计数器，其输入端接所述第一计数器的输出端；

第四计数器，其输入端接所述第二计数器的输出端；

判断比较器，其两个输入端分别接所述第三计数器的输出端及所述第四计数器的输出端；

第六选择器，其第一输入端接初始值信号，控制端接所述判断比较器的输出端；

第七寄存器，其输入端接所述第六选择器的输出端，输出端输出共模电压偏移量调节控制信号；

第一加减法器，其输入端接所述第七寄存器的输出端，输出端接所述第六选择器的第二输入端。

7.根据权利要求6所述的时钟数据恢复电路的数字控制电路，其特征在于，所述相位插值器检测控制模块包括相位检测单元和相位插值控制单元，所述相位检测单元的输出端接所述相位插值控制单元的输入端，所述相位插值控制单元的输出端接所述相位插值器的输入端。

8.根据权利要求7所述的时钟数据恢复电路的数字控制电路，其特征在于，所述相位检测单元包括二输入与门，通过多个所述二输入与门对所述中心采样数据信号和所述边沿采样数据信号进行相应位相与和错位相与，得到模拟电路中采样时钟与对应采样数据信号的相位关系。

9.根据权利要求8所述的时钟数据恢复电路的数字控制电路，其特征在于，所述相位插值控制单元包括：

多数表决器，与所述相位检测单元连接，用于根据多个所述相位关系判断采样时钟与输入数据的关系；

相位粗调码字控制器，与所述多数表决器及相位插值器连接，在所述半速率模式下将中心采样时钟的上升沿到边沿采样时钟的上升沿的相位差调节控制在180度以内；

相位细调码字控制器，与所述多数表决器及相位插值器连接，用于控制所述相位插值器的相位选择及码字变化频率。

10.一种时钟数据恢复电路，其特征在于，包括权利要求1-9中任意一项所述的时钟数据恢复电路的数字控制电路。

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