CN113130531A - 具有平顶底部电极的存储器装置及其形成方法 - Google Patents

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CN113130531A CN202010228979.3A CN202010228979A CN113130531A CN 113130531 A CN113130531 A CN 113130531A CN 202010228979 A CN202010228979 A CN 202010228979A CN 113130531 A CN113130531 A CN 113130531A
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Abstract

一种存储器装置及其形成方法包括上覆在衬底上并位于存储器阵列区中的由存储器单元形成的阵列。存储器单元中的每一者包括包含底部电极、存储器元件、顶部电极的垂直堆叠以及位于每一垂直堆叠的侧壁上的介电侧壁间隔件。底部电极包括平顶部分，平顶部分水平延伸超过介电侧壁间隔件的外周边。装置还包括离散刻蚀停止介电层以及金属单元接触结构。本发明可在形成底部电极时保持顶部电极的厚度。

Description

具有平顶底部电极的存储器装置及其形成方法
技术领域
本发明涉及半导体装置，且具体来说涉及一种对接触通孔结构使用刻蚀停止硬掩模层的半导体存储器装置及其形成方法。
背景技术
半导体存储器装置广泛用于现代电子装置中。一些半导体存储器装置采用分别包括由底部电极、存储器元件及顶部电极形成的垂直堆叠的存储器单元。例如，磁性隧道结存储器装置可采用此种垂直堆叠，其中存储器元件包括磁性隧道结。可采用接触通孔结构来提供与顶部电极的电接触。
发明内容
本公开实施例的一种存储器装置，包括：由存储器单元形成的阵列，上覆在衬底上并位于存储器阵列区中，所述存储器单元中的每一者包括包含底部电极、存储器元件、顶部电极的垂直堆叠以及位于每个所述垂直堆叠的侧壁上的介电侧壁间隔件，其中所述底部电极包括平顶部分，所述平顶部分水平延伸超过所述介电侧壁间隔件的外周边；刻蚀停止介电层，在所述存储器单元中的每一者之上，包括在所述底部电极的所述平顶部分之上延伸的水平延伸部分；以及金属单元接触结构，接触所述顶部电极的相应子集及所述刻蚀停止介电层的垂直突出部分的相应子集。
本公开实施例的一种存储器装置，包括：由存储器单元形成的阵列，上覆在衬底上并位于存储器阵列区中，所述存储器单元中的每一者包括包含底部电极、存储器元件、顶部电极的垂直堆叠以及位于每个所述垂直堆叠的侧壁上的介电侧壁间隔件，所述存储器元件包含磁性隧道结，其中所述底部电极包括平顶部分，所述平顶部分延伸超过所述介电侧壁间隔件的外周边；刻蚀停止介电层，在所述存储器单元中的每一者之上，包括在所述底部电极的所述平顶部分之上延伸的水平延伸部分；以及金属单元接触结构，接触所述顶部电极的相应子集及所述刻蚀停止介电层的垂直突出部分的相应子集。
本公开实施例的一种形成存储器装置的方法，包括：在衬底的上方的存储器阵列区中形成由存储器单元形成的阵列中的存储器元件及顶部电极；在所述存储器阵列区的上方沉积连续介电侧壁间隔件材料层；通过选择性地移除位于所述存储器单元的阵列中所述存储器单元之间的介电侧壁间隔件材料，在所述存储器单元的侧壁上形成介电侧壁间隔件，其中形成所述介电侧壁间隔件会暴露出连续第二底部电极材料层的顶表面；在所述存储器单元的阵列、所述顶部电极、及所述连续第二底部电极材料层的所述顶表面的上方形成刻蚀停止介电层；在所述刻蚀停止介电层的上方形成掩模层；对所述掩模层进行图案化；以及通过刻蚀所述连续第二底部电极材料层及连续第一底部电极材料层来形成底部电极，其中所述底部电极包括平顶部分，所述平顶部分水平延伸超过所述介电侧壁间隔件的外周边。
附图说明
结合附图阅读以下详细说明，会最佳地理解本发明的各方面。应注意，根据业内标准惯例，各种特征并非是按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是根据本发明实施例在形成互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)晶体管及在介电材料层中形成的金属内连结构之后的示例性结构的垂直剖视图。
图2是根据本发明实施例在形成介电顶盖层及通孔级介电层之后的示例性结构的垂直剖视图。
图3是根据本发明实施例在形成下部电极接触通孔腔之后的示例性结构的垂直剖视图。
图4是根据本发明实施例在形成连续金属阻挡层及金属通孔填充材料部分之后的示例性结构的垂直剖视图。
图5是根据本发明实施例在形成连续第一底部电极材料层、连续第二底部电极材料层、连续选择器材料层、连续合成反铁磁体层、连续非磁性隧道阻挡层、连续自由磁化层、至少一个连续顶盖层及连续顶部电极材料层之后的示例性结构的垂直剖视图。
图6是根据本发明实施例在形成由离散垂直堆叠形成的阵列之后的示例性结构的垂直剖视图，所述离散垂直堆叠各自包括选择器元件、合成反铁磁体结构、非磁性隧道阻挡层、自由磁化层、至少一个顶盖层及顶部电极。
图7是根据本发明实施例在离散垂直堆叠周围形成由介电间隔件形成的阵列之后的示例性结构的垂直剖视图。
图8是在刻蚀由介电间隔件形成的阵列之后的示例性结构的垂直剖视图。
图9是根据本发明实施例在形成刻蚀停止介电层之后的示例性结构的垂直剖视图。
图10是根据本发明实施例在形成掩模层之后的示例性结构的垂直剖视图。
图11是根据本发明实施例在对掩模层进行图案化以暴露出刻蚀停止介电质的部分之后的示例性结构的垂直剖视图。
图12是根据本发明实施例在形成第二底部电极、第一底部电极及底部电极连接通孔结构之后的示例性结构的垂直剖视图。
图13是根据本发明实施例在形成氧化硅衬里层(silicon oxide liner layer)之后的示例性结构的垂直剖视图。
图14是根据本发明实施例在形成第一介电基质层之后的示例性结构的垂直剖视图。
图15是根据本发明实施例在化学机械平坦化工艺之后的示例性结构的垂直剖视图，所述化学机械平坦化工艺使用刻蚀停止介电层的在存储器阵列区中的部分作为停止结构。
图16是根据本发明实施例在修整平坦化工艺(touch-up planarizationprocess)之后的示例性结构的垂直剖视图，所述修整平坦化工艺移除刻蚀停止介电层的在存储器阵列区中的部分。
图17是根据本发明实施例在形成第二介电基质层之后的示例性结构的垂直剖视图。
图18是根据本发明实施例在逻辑区中形成通孔腔之后的示例性结构的垂直剖视图。
图19是根据本发明实施例在逻辑区中形成集成式线与通孔腔(integrated lineand via cavity)并在存储器阵列区中形成单元接触腔之后的示例性结构的垂直剖视图。
图20是根据本发明实施例在逻辑区中形成集成式线与通孔结构(integratedline and via structure)并在存储器阵列区中形成金属单元接触结构之后的示例性结构的垂直剖视图。
图21是根据本发明实施例在形成在额外介电材料层中形成的额外金属内连结构之后的示例性结构的垂直剖视图。
图22是示出本发明方法的一般处理步骤的流程图。
[符号的说明]
9：衬底
100：存储器阵列区
101：存储器单元
108：介电顶盖层
110：通孔级介电层
121：下部电极接触通孔腔
122：金属阻挡层
122L：连续金属阻挡层
124：金属通孔填充材料部分
126：底部电极的第一部分/第一底部电极
126L：连续第一底部电极材料层/第一底部电极材料层
128：底部电极的第二部分/第二底部电极
128L：连续第二底部电极材料层/第二底部电极材料层
130：选择器元件
130L：连续选择器材料层
140：合成反铁磁体(SAF)结构
140L：连续合成反铁磁体(SAF)层
141：铁磁硬层
142：反铁磁耦合层
143：参考磁化层
146：非磁性隧道阻挡层
146L：连续非磁性隧道阻挡层
148：自由磁化层
148L：连续自由磁化层
158：顶盖层
158L：连续顶盖层
160：顶部电极
160L：连续顶部电极材料层
162：第一介电间隔件材料/第一介电侧壁间隔件
162L：第一介电间隔件材料层/介电侧壁间隔件材料
164：第二介电间隔件材料/第二介电侧壁间隔件
164L：第二介电间隔件材料层/介电侧壁间隔件材料/
170：刻蚀停止介电层/刻蚀停止介电质
170L：连续刻蚀停止层/刻蚀停止介电层
172：第二刻蚀停止介电层
172L：连续刻蚀停止介电层/刻蚀停止介电层
175：掩模层
176：第一介电基质层
177：刻蚀停止介电层的部分
178：第二介电基质层
179：平顶部分
181：通孔腔
183：集成式线与通孔腔/线与通孔腔
184：集成式线与通孔结构
187：单元接触腔
188：金属单元接触结构
200：逻辑区
601：接触级介电材料层
610：第一金属线级介电材料层
612：装置接触通孔结构
618：第一金属线结构
620：第二线与通孔级介电材料层
622：第一金属通孔结构
628：第二金属线结构
630：第三线与通孔级介电材料层
632：第二金属通孔结构
638：第三金属线结构
640：第四线与通孔级介电材料层
642：第三金属通孔结构
648：第四金属线结构
660：第六线与通孔级介电材料层
662：第五金属通孔结构
668：第六金属线结构
700：场效晶体管/互补金属氧化物半导体(CMOS)电路系统
720：浅沟槽隔离结构
732：源极区
735：半导体沟道
738：漏极区
742：源极侧金属-半导体合金区
748：漏极侧金属-半导体合金区
750：栅极结构
752：栅极介电质
754：栅极电极
756：介电栅极间隔件
758：栅极顶盖介电质
2210、2220、2230、2240、2250、2260、2270：步骤
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及构造的具体实例以简化本发明。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有额外特征、从而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(些)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
一般来说，本发明的结构及方法可用于存储器装置，所述存储器装置包括：由存储器单元形成的阵列，上覆在衬底上且位于存储器阵列区中；以及逻辑区，位于存储器阵列区之外且没有存储器单元。所述存储器单元中的每一者可包括包含底部电极、存储器元件及顶部电极的垂直堆叠。垂直堆叠可以足够为随后将形成的介电基质层(dielectric matrixlayer)提供形貌平均高度差(topographic average height difference)的高密度被布置为一维阵列或二维阵列。然而，增加存储器单元的密度会引入额外制造问题。随着存储器单元的横向尺寸收缩，用于形成接触通孔结构的工艺窗口收缩。切割底部电极层及电极连接通孔结构层以形成底部电极及底部电极连接通孔结构可使得存储器单元的顶部电极的厚度不合意地减小。例如，顶部电极的厚度可减小
Figure BDA0002428691980000061
至
Figure BDA0002428691980000062
在切割底部电极层及电极连接通孔结构层之前，可在存储器阵列区中的存储器单元之上形成刻蚀停止介电层。然后可在刻蚀停止介电层之上形成光刻胶。可对光刻胶进行图案化，使得可在光刻胶及刻蚀停止层保护存储器单元的顶部电极的同时切割底部电极层及电极连接通孔结构层。这样一来，可在形成底部电极时保持顶部电极的厚度。虽然使用其中每一存储器元件包括提供磁阻的磁性隧道结的实施例来阐述本发明，但本文中明确设想出其中磁性隧道结被替换成可在底部电极与顶部电极之间提供至少两种不同电阻状态的任何层或任何层堆叠的实施例。因此，除非另外限于包括相应磁性隧道结的磁阻性存储器装置，否则本发明的权利要求书应被解释为囊括所有此类变化。
此外，应理解，根据本发明实施例的存储器装置可包括单个离散存储器单元、存储器单元一维阵列或存储器单元二维阵列。还应理解，本发明的存储器单元一维阵列可实施为周期性存储器单元一维阵列，且本发明的存储器二维单元阵列可实施为周期性存储器单元二维阵列。另外，虽然使用其中在第五金属内连级内形成存储器单元二维阵列的实施例来阐述本发明，所述第五金属内连级通常被称为第五线与通孔(M5+V4)级，但本文中明确设想出其中在不同金属内连级内形成存储器单元二维阵列的实施例。
参照图1，示出根据本发明实施例的示例性结构。所述示例性结构包括衬底9，衬底9可为半导体衬底，例如可商业购得的硅衬底。可在衬底9的上部分中形成包含例如氧化硅等介电材料的浅沟槽隔离结构720。可在由浅沟槽隔离结构720的连续部分横向围封的每一区域内形成合适的经掺杂半导体阱，例如p型阱(p-type wells)及n型阱(n-type wells)。可在衬底9的顶表面之上形成场效晶体管700。例如，每一场效晶体管可包括源极区732、漏极区738、半导体沟道735及栅极结构750，半导体沟道735包括衬底9的在源极区732与漏极区738之间延伸的表面部分。每一栅极结构750可包括栅极介电质752、栅极电极754、栅极顶盖介电质758及介电栅极间隔件756。可在每一源极区732上形成源极侧金属-半导体合金区742，且可在每一漏极区738上形成漏极侧金属-半导体合金区748。
所述示例性结构可包括存储器阵列区100及逻辑区200，在存储器阵列区100中随后可形成存储器元件阵列，在逻辑区200中可形成支持所述存储器元件阵列的操作的逻辑装置。在一个实施例中，存储器阵列区100中的装置(例如场效晶体管)可包括底部电极存取晶体管(bottom electrode access transistor)，所述底部电极存取晶体管提供对随后将形成的存储器单元的底部电极的存取。可在逻辑区200中形成顶部电极存取晶体管，所述顶部电极存取晶体管提供对随后将形成的存储器单元的顶部电极的存取。逻辑区200中的装置(例如场效晶体管)可提供操作随后将形成的存储器单元阵列所需的功能。具体来说，逻辑区200中的装置可被配置成控制存储器单元阵列的编程操作、擦除操作及感测(读取)操作。例如，逻辑区200中的装置可包括感测电路系统及/或顶部电极偏压电路系统。在衬底9的顶表面上形成的装置可包括互补金属氧化物半导体(CMOS)晶体管且视需要包括额外半导体装置(例如电阻器、二极管、电容器等)，并且被统称为CMOS电路系统700。
随后可在衬底9及装置(例如场效晶体管)之上形成在介电材料层中形成的各种金属内连结构。介电材料层可例如包括接触级介电材料层601、第一金属线级介电材料层610、第二线与通孔级介电材料层620、第三线与通孔级介电材料层630及第四线与通孔级介电材料层640。金属内连结构可包括在接触级介电材料层601中形成并与CMOS电路系统700的相应组件接触的装置接触通孔结构612、在第一金属线级介电材料层610中形成的第一金属线结构618、在第二线与通孔级介电材料层620的下部分中形成的第一金属通孔结构622、在第二线与通孔级介电材料层620的上部分中形成的第二金属线结构628、在第三线与通孔级介电材料层630的下部分中形成的第二金属通孔结构632、在第三线与通孔级介电材料层630的上部分中形成的第三金属线结构638、在第四线与通孔级介电材料层640的下部分中形成的第三金属通孔结构642、以及在第四线与通孔级介电材料层640的上部分中形成的第四金属线结构648。在一个实施例中，第二金属线结构628可包括与存储器元件阵列的源极侧电源连接的源极线。由源极线提供的电压可通过设置在存储器阵列区100中的存取晶体管施加到底部电极。
介电材料层(601、610、620、630、640)中的每一者可包含介电材料，例如未掺杂硅酸盐玻璃、经掺杂硅酸盐玻璃、有机硅酸盐玻璃、非晶氟化碳、其多孔变体或其组合。也可使用在本发明的设想范围内的其他合适材料。金属内连结构(612、618、622、628、632、638、642、648)中的每一者可包含至少一种导电材料，其可为金属衬里(liner)层(例如金属氮化物或金属碳化物)与金属填充材料的组合。每一金属衬里层可包含TiN、TaN、WN、TiC、TaC及WC，且每一金属填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其组合。也可使用在本发明的设想范围内的其他合适材料。在一个实施例中，第一金属通孔结构622及第二金属线结构628可通过双镶嵌工艺形成为集成式线与通孔结构，第二金属通孔结构632及第三金属线结构638可通过双镶嵌工艺形成为集成式线与通孔结构，及/或第三金属通孔结构642及第四金属线结构648可通过双镶嵌工艺形成为集成式线与通孔结构。虽然使用其中存储器单元阵列形成在第四线与通孔级介电材料层640之上的实施例来阐述本发明，但本文中明确设想出其中存储器单元阵列可形成在不同的金属内连级处的实施例。
参照图2，可在金属内连结构及介电材料层之上依序形成介电顶盖层108及通孔级介电层110。例如，介电顶盖层108可形成在第四金属线结构648的顶表面上及第四线与通孔级介电材料层640的顶表面上。介电顶盖层108包含可保护下伏金属内连结构(例如第四金属线结构648)的介电顶盖材料。在一个实施例中，介电顶盖层108可包含可提供高抗刻蚀性的材料(即，介电材料)，且还可在刻蚀通孔级介电层110的后续各向异性刻蚀工艺期间用作刻蚀停止材料。例如，介电顶盖层108可包含碳化硅或氮化硅，且可具有5nm至30nm范围内的厚度，但也可使用更小及更大的厚度。
通孔级介电层110可包含可用于介电材料层(601、610、620、630、640)的任何材料。例如，通孔级介电层110可包含通过原硅酸四乙酯(tetraethylorthosilicate，TEOS)的分解而沉积的未掺杂硅酸盐玻璃或经掺杂硅酸盐玻璃。通孔级介电层110的厚度可在50nm至200nm的范围内，但也可使用更小及更大的厚度。介电顶盖层108及通孔级介电层110可形成为具有遍及存储器阵列区100及逻辑区200延伸的相应平坦顶表面及相应平坦底表面的平坦毯覆(未图案化)层(planar blanket(unpatterned)layers)。
参照图3，可穿过通孔级介电层110及介电顶盖层108形成通孔腔。例如，可在通孔级介电层110之上施加光刻胶层(未示出)，且可对所述光刻胶层进行图案化以在存储器阵列区100的上覆在第四金属线结构648中的相应一者上的区域内形成开口。可执行各向异性刻蚀，以穿过通孔级介电层110及介电顶盖层108转移光刻胶层中的图案。通过各向异性刻蚀工艺形成的通孔腔在本文中被称为下部电极接触通孔腔121，因为随后会在下部电极接触通孔腔121中形成底部电极连接通孔结构。下部电极接触通孔腔121可具有锥形侧壁，所述锥形侧壁(相对于垂直方向)具有1度至10度范围内的锥角。第四金属线结构648的顶表面可在每一下部电极接触通孔腔121的底部处实体地暴露出。随后可例如通过灰化(ashing)来移除光刻胶层。
参照图4，可形成作为连续材料层的连续金属阻挡层122L。连续金属阻挡层122L可覆盖第四金属线结构648的实体地暴露出的顶表面、下部电极接触通孔腔121的锥形侧壁以及通孔级介电层110的顶表面，而没有任何孔穿过其中。连续金属阻挡层122L可包含导电金属氮化物，例如TiN、TaN及/或WN。也可使用在本发明的设想范围内的其他合适材料。连续金属阻挡层122L的厚度可在3nm至20nm的范围内，但也可使用更小及更大的厚度。
可在下部电极接触通孔腔121的剩余体积中沉积例如钨或铜等金属填充材料。也可使用在本发明的设想范围内的其他合适材料。可通过平坦化工艺(例如化学机械平坦化)来移除所述金属填充材料的上覆在包括连续金属阻挡层122L最顶表面的水平平面上的部分，以形成金属通孔填充材料部分124。每一金属通孔填充材料部分124可具有与连续金属阻挡层122L的最顶表面共面的顶表面。
参照图5，可在连续金属阻挡层122L及金属通孔填充材料部分124之上形成包括连续第一底部电极材料层126L、连续第二底部电极层128L、可选的连续选择器材料层130L、连续合成反铁磁体(synthetic antiferromagnet，SAF)层140L、连续非磁性隧道阻挡层146L、连续自由磁化层148L、至少一个连续顶盖层158L及连续顶部电极材料层160L的层堆叠。可通过相应的化学气相沉积工艺或相应的物理气相沉积工艺来沉积所述层堆叠内的层。所述层堆叠内的每一层均可沉积为遍及其中分别具有均匀厚度的平坦毯覆材料层。在实施例中，可省略可选的连续选择器材料层130L。
连续第一底部电极材料层126L包含至少一种金属材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其组合。也可使用在本发明的设想范围内的其他合适材料。例如，连续第一底部电极材料层126L可包含钨(W)，及/或可基本上由钨(W)组成。连续第一底部电极材料层126L的厚度可在10nm至100nm的范围内，但也可使用更小及更大的厚度。
连续第二底部电极材料层128L可包含与连续第一底部电极材料层126L相同的材料，或者其可为不同的材料。在实施例中，连续第二底部电极材料层128L包含可用作晶种层的非磁性材料。具体来说，连续第二底部电极层128L可提供模板结晶结构，所述模板结晶结构使连续合成反铁磁体层140L的材料的多晶颗粒沿着将连续合成反铁磁体层140L内的参考层的磁化最大化的方向对准。连续第二底部电极层128L的厚度可在3nm至20nm的范围内，但也可使用更小及更大的厚度。第一底部电极材料层126L及第二底部电极材料层128L的总厚度可在
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至
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的范围内。
连续选择器材料层130L包含选择器材料，即，展现出电压相关开关特性的材料。连续选择器材料层130L可包含经氧空位调制的选择器材料(例如氧化铪或氧化锆、双向阈值开关材料(例如碲化锌))、或者包括p掺杂半导体层及n掺杂半导体层且在其间具有水平p-n结的垂直二极管层堆叠。也可使用在本发明的设想范围内的其他合适材料。作为另一选择，在高电压偏压下导通而在低电压偏压下关断的其他材料可用于连续选择器材料层130L。
连续合成反铁磁体(SAF)层140L可包括由铁磁硬层141、反铁磁耦合层142及参考磁化层143形成的层堆叠。铁磁硬层141及参考磁化层143中的每一者可具有各自的固定磁化方向。反铁磁耦合层142提供铁磁硬层141的磁化与参考磁化层143的磁化之间的反铁磁耦合，使得铁磁硬层141的磁化方向及参考磁化层143的磁化方向在随后将形成的存储器单元的操作期间保持固定。铁磁硬层141可包含硬铁磁材料，例如PtMn、IrMn、RhMn、FeMn、OsMn等。参考磁化层143可包含硬铁磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。也可使用在本发明的设想范围内的其他合适材料。反铁磁耦合层142可包含钌或铱。反铁磁耦合层142的厚度可被选择成使得由反铁磁耦合层142诱导的交换相互作用使铁磁硬层141及参考磁化层143的相对磁化方向稳定在相反的方向，即，反平行对准。在一个实施例中，连续SAF层140L的净磁化(net magnetization)是通过将铁磁硬层141L的磁化量值与参考磁化层143的磁化量值相匹配而实现。连续SAF层140L的厚度可在5nm至30nm的范围内，但也可使用更小及更大的厚度。
连续非磁性隧道阻挡层146L可包含穿隧阻挡材料，所述穿隧阻挡材料可为厚度容许电子穿隧的电绝缘材料。例如，连续非磁性隧道阻挡层146L可包含氧化镁(MgO)、氧化铝(Al2O3)、氮化铝(AlN)、氧氮化铝(AlON)、氧化铪(HfO2)或氧化锆(ZrO2)。也可使用在本发明的设想范围内的其他合适材料。连续非磁性隧道阻挡层146L的厚度可为0.7nm至1.3nm，但也可使用更小及更大的厚度。
连续自由磁化层148L包含铁磁材料，所述铁磁材料具有与参考磁化层143的磁化方向平行或反平行的两个稳定磁化方向。连续自由磁化层148L包含硬铁磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。也可使用在本发明的设想范围内的其他合适材料。连续自由磁化层148L的厚度可在1nm至6nm的范围内，但也可使用更小及更大的厚度。
所述至少一个连续顶盖层158L包含至少一种顶盖材料。可用于所述至少一个连续顶盖层158L的示例性顶盖材料包括但不限于金属材料，例如Be、Mg、Al、Ti、Ta、W、Ge、Pt、Ru、Cu、其合金及其层堆叠。也可使用在本发明的设想范围内的其他合适材料。另外或作为另一选择，所述至少一个连续顶盖层158L可包含导电金属氮化物。所述至少一个连续顶盖层158L的总厚度可在0.5nm至5nm的范围内，但也可使用更小及更大的厚度。
连续顶部电极材料层160L包含至少一种金属材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其组合。也可使用在本发明的设想范围内的其他合适材料。例如，连续顶部电极材料层160L可包含钨(W)，及/或可基本上由钨(W)组成。连续顶部电极材料层160L的厚度可在10nm至100nm的范围内，但也可使用更小及更大的厚度。
参照图6，可在连续顶部电极材料层160L之上施加光刻胶层(未示出)，且可对所述光刻胶层进行光刻图案化以形成由离散光刻胶材料部分形成的阵列。所述由离散光刻胶材料部分形成的阵列中的每一离散光刻胶材料部分可上覆在金属通孔填充材料部分124中的相应一者上。在一个实施例中，金属通孔填充材料部分124可布置为沿着第一水平方向具有第一间距且沿着第二水平方向具有第二间距的二维周期性阵列。所述离散光刻胶材料部分可布置为周期性与金属通孔填充材料部分124的二维周期性阵列相同的二维周期性阵列。
可执行各向异性刻蚀工艺以刻蚀连续顶部电极材料层160L、所述至少一个连续顶盖层158L、连续自由磁化层148L、连续非磁性隧道阻挡层146L、连续SAF层140L及连续选择器材料层130L的未掩蔽区。各向异性刻蚀工艺的化学物质可被选择成使得连续顶部电极材料层160L、所述至少一个连续顶盖层158L、连续自由磁化层148L、连续非磁性隧道阻挡层146L、连续SAF层140L及连续选择器材料层130L的经图案化部分具有锥形侧壁，所述锥形侧壁相对于垂直方向具有1度至20度范围内(例如3度至10度)的锥角。在一个实施例中，连续第二底部电极层128L可用作各向异性刻蚀工艺的刻蚀停止层。
连续顶部电极材料层160L的、所述至少一个连续顶盖层158L的、连续自由磁化层148L的、连续非磁性隧道阻挡层146L的、连续SAF层140L的及连续选择器材料层130L的经图案化部分可构成由离散垂直堆叠形成的阵列。每一离散垂直堆叠可从底部到顶部包括选择器元件130、合成反铁磁体(SAF)结构140、非磁性隧道阻挡层146、自由磁化层148、至少一个顶盖层158及顶部电极160。每一选择器元件130是连续选择器材料层130L的经图案化部分。每一SAF结构140是连续SAF层140L的经图案化部分。每一非磁性隧道阻挡层146可为连续非磁性隧道阻挡层146L的经图案化部分。每一自由磁化层148可为连续自由磁化层148L的经图案化部分。每一顶盖层158可为所述至少一个连续顶盖层158L的经图案化部分。每一顶部电极160可为连续顶部电极材料层160L的经图案化部分。
由离散垂直堆叠(130、140、146、148、158、160)形成的阵列可在存储器阵列区100中形成在衬底9之上。每一SAF结构140可包括由铁磁硬层141、反铁磁耦合层142及参考磁化层143形成的层堆叠。离散垂直堆叠(130、140、146、148、158、160)内的一组参考磁化层143、非磁性隧道阻挡层146及自由磁化层148可构成用作磁阻性存储器元件的磁性隧道结(magnetic tunnel junction，MTJ)。每一离散垂直堆叠(130、140、146、148、158、160)内自由磁化层148的磁化及参考磁化层143的磁化可具有两种稳定对准，包括平行对准及反平行对准。每一磁性隧道结内自由磁化层148的铁磁材料与参考磁化层143的铁磁材料之间的双稳态磁性耦合提供磁阻，即，自由磁化层148与参考磁化层143之间的电阻变化，所述变化取决于自由磁化层148的与参考磁化层143的磁化方向的对准。在各向异性刻蚀工艺之后，每一离散垂直堆叠(130、140、146、148、158、160)内的每一元件的侧壁可实体地暴露出。随后可例如通过灰化来移除光刻胶层。
虽然使用其中连续金属阻挡层122L、连续第一底部电极材料层126L及连续第二底部电极层128L在此处理步骤处未被图案化的实施例来阐述本发明，但本文中明确设想出其中连续金属阻挡层122L、连续第一底部电极材料层126L及连续第二底部电极层128L在此处理步骤处被图案化的实施例。
参照图7，可在由离散垂直堆叠(130、140、146、148、158、160)形成的阵列之上以及在连续第二底部电极层128L的顶表面的实体地暴露出的部分上保形地沉积(conformallydeposite)至少一个连续介电间隔件材料层。例如，可使用相应的保形沉积工艺(例如化学气相沉积工艺)依序沉积包含第一介电间隔件材料的第一介电间隔件材料层162L及包含第二介电间隔件材料的第二介电间隔件材料层164L。例如，第一介电间隔件材料162可包括氮化硅或介电金属氧化物(例如氧化铝)，且第二介电间隔件材料164可包括氧化硅(例如TEOS氧化物)。第一介电间隔件材料层162L的厚度可在3nm至10nm的范围内，且第二介电间隔件材料层164L的厚度可在30nm至100nm的范围内，但可对第一介电间隔件材料层162L及第二介电间隔件材料层164L中的每一者使用更小及更大的厚度。
参照图8，可执行各向异性刻蚀工艺以移除所述至少一个介电间隔件材料层(162L、164L)的水平部分。刻蚀第一介电间隔件材料162及第二介电间隔件材料164的各向异性刻蚀工艺可对连续第二底部电极层128L的及顶部电极160的材料具有选择性。因此，第一介电侧壁间隔件材料162及第二介电侧壁间隔件材料164可用作刻蚀停止件，使得通常可在由离散垂直堆叠(130、140、146、148、158、160)形成的阵列中的相应离散垂直堆叠(130、140、146、148、158、160)周围及其上形成由介电侧壁间隔件(162、164)形成的阵列。第一介电间隔件材料层的每一剩余部分构成第一介电侧壁间隔件162，且第二介电间隔件材料层的每一剩余部分构成第二介电侧壁间隔件164。在一个实施例中，每一离散垂直堆叠(130、140、146、148、158、160)可由第一介电侧壁间隔件162及第二介电侧壁间隔件164横向环绕以形成侧壁间隔件。在另一实施例中，可省略第一介电间隔件162。在此类实施例中，每一离散垂直堆叠(130、140、146、148、158、160)可由单个介电间隔件(即，第二介电侧壁间隔件164)横向环绕。这样一来，可保持顶部电极160的厚度，因为当到达用作刻蚀停止层的第一介电侧壁间隔件材料162及第二介电侧壁间隔件材料164时，刻蚀工艺可停止。也就是说，在成品装置中顶部电极160的厚度与在存储器装置的制造期间沉积的顶部电极160层的厚度实质上相同，例如，在顶部电极160层的厚度的1％至15％内。
参照图9，可通过沉积工艺在存储器装置的存储器阵列区100及逻辑区200之上形成连续刻蚀停止层170L。刻蚀停止介电层170L包含可在各向异性刻蚀工艺期间用作刻蚀停止材料的介电材料。刻蚀停止介电层170L包含非反应性介电硬掩模材料。例如，连续刻蚀停止介电层170L可包含AlOx、AlN、HfOx及/或ZrOx，及/或可基本上由AlOx、AlN、HfOx及/或ZrOx组成。也可使用在本发明的预设范围的可对氟(F)系刻蚀具有高耐受性的其他合适材料。可通过等离子增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)、高密度等离子化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)或大气压化学气相沉积(atmospheric pressure chemical vapor deposition，APCVD)来沉积刻蚀停止介电层170L。可保形或非保形地沉积刻蚀停止介电层170L。
参照图10，可在刻蚀停止介电层170L之上沉积掩模层175。在实施例中，掩模层175是光刻胶。参照图11，可对掩模层175进行图案化以暴露出刻蚀停止介电层170L的在存储器阵列区100中的存储器单元之间的部分177，并暴露出逻辑区200中的刻蚀停止介电层170L。可利用各向异性刻蚀方法(例如反应性离子刻蚀)对掩模层175进行图案化。
参照图12，可执行刻蚀工艺，以通过执行各向异性刻蚀工艺来对连续第二底部电极层128L、连续第一底部电极材料层126L及连续金属阻挡层122L进行图案化。在此类实施例中，可通过刻蚀工艺移除连续金属阻挡层122L、连续第一底部电极材料层126L及连续第二底部电极层128L的未被掩蔽的部分。所述刻蚀工艺可对通孔级介电层110的材料具有选择性。所述刻蚀工艺可包括各向异性刻蚀工艺(例如反应性离子刻蚀工艺)及/或各向同性刻蚀工艺(例如湿刻蚀工艺)。这样一来，可在不刻蚀顶部电极160的情况下形成底部电极126、128。掩模层175及刻蚀停止介电层170保护顶部电极160在刻蚀工艺中不变薄。如图12所示，所得的存储器单元101具有底部电极的第一部分126、金属阻挡层122、底部电极的第二部分128及刻蚀停止介电层170，且包括水平延伸超过介电侧壁间隔件162、164外周边的平顶部分179。因此，底部电极的的平顶部分179可由底部电极的第一部分126、金属阻挡层122及底部电极的第二部分128形成。在实施例中，平顶部分179可延伸超过介电侧壁间隔件162、164的外周边达
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至
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连续第二底部电极层128L的每一经图案化部分构成底部电极的第二部分128。连续第一底部电极材料层126L的每一经图案化部分构成底部电极的第一部分126。连续金属阻挡层122L的每一经图案化部分构成金属阻挡层122。由底部电极的第二部分128、底部电极的第一部分126及金属阻挡层122形成的每一垂直堆叠可具有位于同一垂直平面内的垂直重合侧壁。离散垂直堆叠(130、140、146、148、158、160)、第二底部电极层128(其是可选组件)及第一底部电极126的每一连续组合构成存储器单元101，存储器单元101是磁阻性存储器单元。金属阻挡层122及金属通孔填充材料部分124的每一组合构成底部电极连接通孔结构(122、124)，所述底部电极连接通孔结构提供底部电极的相应第一部分126与相应第四金属线结构648之间的电连接。
通常，可在金属内连结构中下伏的相应一者上形成由底部电极连接通孔结构(122、124)形成的阵列。可在由底部电极连接通孔结构(122、124)形成的阵列上形成由存储器单元101形成的阵列。由存储器单元101形成的阵列可在存储器阵列区100中形成在衬底9之上。存储器单元101中的每一者可包括垂直堆叠，所述垂直堆叠包括底部电极的第一部分126、存储器元件(例如磁性隧道结(143、146、148)及顶部电极160。每一磁性隧道结(143、146、148)可包括由参考磁化层143、非磁性隧道阻挡层146及自由磁化层148形成的垂直堆叠。在一个实施例中，存储器单元101中的每一者可包括设置在相应磁性隧道结(143、146、148)上的选择器元件130。选择器元件130可上覆在相应磁性隧道结(143、146、148)上或下伏在相应磁性隧道结(143、146、148)下。
在替代实施例中，可在形成由离散垂直堆叠(130、140、146、148、158、160)形成的阵列之后且在形成由介电侧壁间隔件(162、164)形成的阵列之前执行对连续第二底部电极层128L、连续第一底部电极材料层126L及连续金属阻挡层122L的图案化。在此种情形中，可在底部电极的第二部分128、底部电极的第一部分126及金属阻挡层122的侧壁上形成介电侧壁间隔件(162、164)。
参照图13，可通过沉积工艺形成另一连续刻蚀停止介电层172L。连续刻蚀停止介电层172L包含可在化学机械平坦化工艺期间用作平坦化停止材料且随后可在各向异性刻蚀工艺期间用作刻蚀停止材料的介电材料。连续刻蚀停止介电层172L包含非反应性介电硬掩模材料。例如，刻蚀停止介电层172L可包含SiC、SiON及/或SiN及/或可基本上由SiC、SiON及/或SiN组成。也可使用在本发明的设想范围内的对CxFy具有高选择性的其他合适材料。可通过等离子增强化学气相沉积(PECVD)、高密度等离子化学气相沉积(HDP-CVD)或大气压化学气相沉积(APCVD)来沉积第二连续刻蚀停止介电层172L。可保形或非保形地沉积第二连续刻蚀停止介电层172L。
第二连续刻蚀停止介电层172L可形成在第一刻蚀停止介电层170、由介电侧壁间隔件(162、164)形成的阵列之上及第一刻蚀停止介电层170、由介电侧壁间隔件(162、164)形成的阵列上以及由存储器单元101形成的阵列之上。第二连续刻蚀停止介电层172L包括水平延伸部分及由垂直突出部分形成的阵列，所述水平延伸部分遍及存储器阵列区100连续地延伸并延伸到逻辑区200中，所述垂直突出部分横向环绕由存储器单元101形成的阵列中的每一存储器单元101。在逻辑区200中或顶部电极160的顶表面上方第二连续刻蚀停止介电层172L的水平延伸部分的厚度可在5nm至50nm的范围内，但也可使用更小及更大的厚度。
参照图14，可在第二刻蚀停止介电层172L之上形成第一介电基质层176。可通过化学气相沉积工艺形成第一介电基质层176。在一个实施例中，第一介电基质层176包含介电常数比热氧化硅的介电常数(即，3.9)小的低介电常数(低k)介电材料。在一个实施例中，第一介电基质层176包含介电常数小于2.5的极低介电常数(低k)(extremely-low-dielectric-constan，ELK)介电材料。在一个实施例中，第一介电基质层176包含介电常数小于2.5的多孔氧化硅系介电材料。在此种情形中，多孔氧化硅系介电材料可包括具有多孔结构的经致孔剂掺杂的SiCO系材料。可通过使用化学气相沉积工艺将孔隙产生材料(致孔剂)并入到经碳掺杂的氧化物中来形成多孔结构。化学气相沉积工艺可包括等离子增强化学气相沉积工艺(PECVD)或热化学气相沉积工艺。在632.8nm的波长(这是可商业购得的HeNe激光测量仪器的波长)下，第一介电基质层176中的ELK介电材料的折射率可在1.0至1.4的范围内。
第一介电基质层176的顶表面的位于存储器阵列区100中的第一部分与第一介电基质层176的顶表面的在逻辑区200中形成的第二部分相比，可具有与衬底9更大的垂直分隔距离。换句话说，第一介电基质层176的顶表面在存储器阵列区100中可比在逻辑区200中更高。第一介电基质层176的顶表面的第一部分可包括第一介电基质层176的顶表面的最顶部分。第一介电基质层176的顶表面的位于存储器阵列区100中的第一部分与第一介电基质层176的顶表面的在逻辑区200中形成的第二部分之间的高度差归因于在存储器阵列区100中存在由存储器单元101形成的阵列及由介电侧壁间隔件(162、164)形成的阵列。
在沉积第一介电基质层176期间，在存储器阵列区100中，第一介电基质层176的顶表面的轮廓最初遵循由存储器单元101形成的阵列的及由介电侧壁间隔件(162、164)形成的阵列的实体地暴露出的表面的轮廓。当第一介电基质层176的材料部分在每一对相邻的介电侧壁间隔件(162、164)中间合并时，第一介电基质层176的顶表面的轮廓逐渐变平，且随着介电材料的连续累积而凸起，直到第一介电基质层176的沉积工艺终止为止。在一个实施例中，沉积第一介电基质层176的沉积工艺的持续时间可被选择成使得第一介电基质层176的在逻辑区200中的部分的顶表面与顶部电极160的顶表面在同一水平平面内。换句话说，沉积第一介电基质层176的沉积工艺的持续时间可被选择成使得逻辑区200中第一介电基质层176的厚度与通过将存储器单元101的高度及金属阻挡层122的厚度相加且然后减去逻辑区200中第二刻蚀停止介电层172的厚度而获得的距离相同。
第一介电基质层176的顶表面的位于存储器阵列区100中的第一部分与第一介电基质层176的顶表面的在逻辑区200中形成的第二部分之间的高度差可在包括通孔级介电层110顶表面的水平平面与包括顶部电极160顶表面的水平平面之间的垂直距离的40％至100％的范围内，例如70％至90％。在一个实施例中，第一介电基质层176可在存储器阵列区100中具有高度的垂直波动。在一个实施例中，第一介电基质层176的顶表面的位于存储器阵列区100中的第一部分与第一介电基质层176的顶表面的在逻辑区200中形成的第二部分之间的高度差可在40nm至400nm的范围内，例如80nm至200nm，但也可使用更小及更大的高度差。
参照图15，可通过执行化学机械平坦化工艺来对第一介电基质层176进行平坦化。可通过化学机械平坦化工艺从存储器阵列区100移除第一介电基质层176的上覆在水平平面上的部分。第一介电基质层176的在逻辑区200中的部分的顶表面可与逻辑区200中顶部电极160的顶表面共面。
参照图16，可执行修整平坦化工艺，以移除存储器阵列区100中刻蚀停止介电层172的上覆在顶部电极160上的部分。修整平坦化工艺可使用干刻蚀工艺，所述干刻蚀工艺可包括各向异性干刻蚀工艺(例如反应性离子刻蚀工艺)或各向同性干刻蚀工艺(例如化学干刻蚀工艺)。在此种情形中，干刻蚀工艺的刻蚀化学物质可被选择成对第一介电基质层176的材料具有选择性地或者以与第一介电基质层176的材料的刻蚀速率相同的刻蚀速率移除刻蚀停止介电层172的材料。作为另一选择，修整平坦化工艺可使用修整化学机械平坦化工艺。在此种情形中，移除第一介电基质层176的在存储器阵列区100中的部分的化学机械平坦化工艺可持续至存储器阵列区100中刻蚀停止介电层172的上覆在顶部电极160上的部分被移除为止。
视需要，可在修整平坦化工艺期间并行移除第一介电基质层176的位于包括顶部电极160顶表面的水平平面上方的部分。通常，顶部电极160的顶表面可在对第一介电基质层176进行平坦化的化学机械平坦化工艺期间或之后实体地暴露出。
参照图17，可在第一介电基质层176的剩余部分的实体地暴露出的水平表面之上且直接在所述水平表面上沉积第二介电基质层178。第二介电基质层178可具有与第一介电基质层176的材料组成相同的材料组成，或者可具有与第一介电基质层176的材料组成不同的材料组成。在一个实施例中，第二介电基质层178可包含低介电常数(低k)介电材料，例如介电常数小于2.5的ELK介电材料。在一个实施例中，第二介电基质层178包含介电常数小于2.5的多孔氧化硅系介电材料。第二介电基质层178的厚度可与将形成在顶部电极160的顶表面上的金属单元接触结构的目标高度相同。例如，第二介电基质层178可具有20nm至160nm范围内的厚度，例如40nm至80nm，但也可使用更小及更大的厚度。在一个实施例中，第二介电基质层178的整个顶表面可位于第一水平平面内，且第二介电基质层178的整个底表面可位于第二水平平面内。因此，整个第二介电基质层178可遍及其中具有均匀的厚度。
参照图18，可在第二介电基质层178之上施加第一光刻胶层(未示出)，且可对所述第一光刻胶层进行光刻图案化以在逻辑区200中形成开口阵列。光刻胶层中的开口图案可穿过第二介电基质层178、第一介电基质层176及第二刻蚀停止介电层172被转移。在一个实施例中，第二刻蚀停止介电层172可为刻蚀第二介电基质层178、第一介电基质层176的材料的第一刻蚀步骤用作刻蚀停止层，且在各向异性刻蚀工艺的第二刻蚀步骤期间可使用对第二刻蚀停止介电层172的材料进行刻蚀的刻蚀化学物质。在光刻胶层中的每一开口下方形成通孔腔181。通孔级介电层110的顶表面可在每一通孔腔181的底部处实体地暴露出。随后可例如通过灰化来移除第一光刻胶层。
参照图19，可在第二介电基质层178之上施加第二光刻胶层，且可对所述第二光刻胶层进行光刻图案化以形成线图案。光刻胶层中线图案的区域可包括通孔腔181的所有区域。因此，在将第二光刻胶层显影后，可从通孔腔181内部移除第二光刻胶层。可执行各向异性刻蚀工艺，以将第二光刻胶层中的线图案转移到下伏材料部分中。每一通孔腔181垂直延伸穿过通孔级介电层110且穿过介电顶盖层108，使得相应第四金属线结构648的顶表面可在每一通孔腔181下方实体地暴露出。此外，第二介电基质层178的未被经图案化第二光刻胶层掩蔽的部分可被蚀穿以形成线腔。在逻辑区200中形成集成式线与通孔腔183。每一集成式线与通孔腔183可包括相应线腔及与所述相应线腔的底表面邻接的至少一个通孔腔。在存储器阵列区100中形成上覆在顶部电极160中的相应一者上的单元接触腔187。
根据本发明的方面，形成单元接触腔187以及集成式线与通孔腔183的各向异性刻蚀工艺可对刻蚀停止介电层172的材料具有选择性。可通过执行各向异性刻蚀工艺穿过第二介电基质层178形成单元接触腔187，所述各向异性刻蚀工艺对刻蚀停止介电层172的材料具有选择性地刻蚀第二介电基质层178的材料。在一个实施例中，从由单元接触腔187形成的阵列选择的单元接触腔187(其在本文中被称为第一单元接触腔)的横向延伸范围可大于相应下伏顶部电极160的横向延伸范围，即，大于下伏在第一单元接触腔下的顶部电极的横向延伸范围。在一个实施例中，多个单元接触腔187可具有各自的横向延伸范围，所述横向延伸范围大于相应顶部电极160的横向延伸范围。在一个实施例中，单元接触腔187中的每一者可具有各自的横向延伸范围，所述横向延伸范围大于相应下伏顶部电极160的横向延伸范围。在此种情形中，横向延伸范围比相应下伏顶部电极160的横向延伸范围大的每一单元接触腔187(例如第一单元接触腔)可延伸到第一介电基质层176的上部分中，且因此，可包括向下突出部分，所述向下突出部分在包括顶部电极160顶表面的水平平面下方延伸且上覆在第二刻蚀停止介电层172的锥形部分上。
在一个实施例中，集成式线与通孔腔183内的线沟槽的底表面可形成在第一介电基质层176与第二介电基质层178之间的水平界面下方。在使线沟槽的底表面垂直凹入第一介电基质层176与第二介电基质层178之间的水平界面下方时，刻蚀停止介电层172的横向环绕存储器单元101的垂直突出部分用作刻蚀停止材料部分。因此，单元接触腔187不延伸穿过刻蚀停止介电层172，且不接触下伏介电侧壁间隔件(162、164)中的任一者。因此，每一存储器单元101内的各个层的侧壁保持被介电侧壁间隔件(162、164)中的相应一者覆盖。
参照图20，可在线与通孔腔183中以及单元接触腔187中沉积至少一种导电材料。所述至少一种导电材料可例如包括金属衬里材料(例如TiN、TaN或WN)以及金属填充材料(例如W、Cu、Co、Ru、Mo、Al、其合金及/或其层堆叠)。也可使用在本发明的设想范围内的其他合适材料。可通过平坦化工艺(例如化学机械抛光工艺)移除所述至少一种导电材料的上覆在包括第二介电基质层178顶表面的水平平面上的多余部分。所述至少一种导电材料的填充集成式线与通孔腔183的每一剩余部分构成集成式线与通孔结构184。所述至少一种导电材料的填充单元接触腔187的每一剩余部分构成金属单元接触结构188。集成式线与通孔结构184、金属单元接触结构188及底部电极连接通孔结构(122、124)共同构成存储器单元级金属内连结构(122、124、184、188)，即位于占据包括第四金属线结构648顶表面的水平平面与包括集成式线与通孔结构184顶表面及金属单元接触结构188顶表面的水平平面之间的体积的存储器单元级中的金属内连结构。
参照图21，随后可视需要形成额外介电材料层及额外金属内连结构。介电顶盖层108、通孔级介电层110、刻蚀停止介电层172、第一介电基质层176及第二介电基质层178的组合共同用作第五线与通孔级介电材料层。可在第二介电基质层178之上形成第六线与通孔级介电材料层660。第五金属通孔结构662可形成在第六线与通孔级介电材料层660的下部分中，且第六金属线结构668形成在第六线与通孔级介电材料层660的上部分中。可在所述额外金属内连结构之上形成结合垫(未示出)。
参照图22，根据本发明的实施例，提供形成存储器装置的一般方法。参照步骤2210，可在衬底9之上存储器阵列区100中形成由存储器元件及顶部电极160形成的阵列。存储器元件可为磁性隧道结(143、146、148)。参照步骤2220，可在存储器阵列区100之上保形地沉积至少一个连续介电侧壁间隔件材料层162L、164L。参照步骤2230，可通过在刻蚀工艺中移除连续介电侧壁间隔件材料层162L、164L的位于存储器元件之间的部分而围绕存储器元件的周边形成介电侧壁间隔件162、164。连续介电侧壁间隔件材料层162L、164L可在不刻蚀连续第一底部电极材料层126L、连续第二底部电极层128L及顶部电极160的情况下被移除。参照步骤2240，可在由存储器元件及顶部电极160形成的阵列之上以及连续底部电极层128L的在移除连续介电间隔件材料层162L、164L的部分之后暴露出的部分之上形成刻蚀停止介电层170L。参照步骤2250，可在刻蚀停止介电层170L之上形成掩模层175。掩模层175可例如为光刻胶层。参照步骤2260，可对掩模层175进行图案化以暴露出刻蚀停止层170L的位于由存储器元件形成的阵列中的存储器元件之间的部分。掩模层175可被各向异性地刻蚀。参照步骤2270，可对刻蚀停止层170L的被暴露出的部分以及下伏的连续第二底部电极层128L、连续第一底部电极材料层126L及连续金属阻挡层122L进行刻蚀，以形成每一相应存储器单元101的离散底部电极126。所得的离散底部电极126可形成有平顶部分179。在实施例中，可在同一步骤中对刻蚀停止层170L的被暴露出的部分以及下伏的连续第二底部电极层128L、连续第一底部电极材料层126L及连续金属阻挡层122L进行刻蚀。在替代实施例中，可在第一刻蚀步骤中对刻蚀停止层170L的被暴露出的部分进行各向异性刻蚀，且可在第二刻蚀步骤中对下伏的连续第二底部电极层128L、连续第一底部电极材料层126L及连续金属阻挡层122L进行各向异性刻蚀。
实施例包括一种存储器装置，包括：由存储器单元101形成的阵列，上覆在衬底9上并位于存储器阵列区100中。存储器单元101中的每一者包括包含底部电极126、128、存储器元件、顶部电极160的垂直堆叠以及位于每个垂直堆叠的侧壁上的介电侧壁间隔件162、164。底部电极126包括平顶部分179，平顶部分179水平延伸超过介电侧壁间隔件162、164的外周边。所述存储器装置还包括：刻蚀停止介电层170，在存储器单元101中的每一者之上，包括在底部电极126的平顶部分179之上延伸的水平延伸部分；以及金属单元接触结构188，接触顶部电极160的相应子集及刻蚀停止介电层170的垂直突出部分的相应子集。
在一些实施例中，在成品装置中所述顶部电极的厚度与在所述存储器装置的制造期间沉积的顶部电极层的厚度相同。在一些实施例中，所述刻蚀停止介电层包括横向环绕所述存储器单元的阵列中每个存储器单元的垂直突出部分，其中所述垂直突出部分包括在最顶区处的开口及位于包括所述顶部电极的顶表面的水平平面内的环形最顶表面。在一些实施例中，进一步包括在所述刻蚀停止介电层之上的介电层，所述介电层遍及所述存储器阵列区及逻辑区连续地延伸。在一些实施例中，进一步包括位于所述逻辑区中的存储器单元级内连结构。在一些实施例中，所述刻蚀停止介电层基本上由氧化铝(AlOx)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮碳化硅(SiCN)、碳氧化硅(SiOC)或无氮抗反射层(NFARL)组成。
另一实施例包括一种存储器装置，包括：由存储器单元101形成的阵列，上覆在衬底9上并位于存储器阵列区100中。所述存储器单元中的每一者包括包含底部电极126、128、存储器元件、顶部电极160的垂直堆叠以及位于每个垂直堆叠的侧壁上的介电侧壁间隔件162、164，所述存储器元件包含磁性隧道结(143、146、148)。底部电极126包括平顶部分179，平顶部分179延伸超过介电侧壁间隔件162、164的外周边。所述存储器装置还包括：刻蚀停止介电质170，在所述存储器单元中的每一者之上，包括在底部电极126的平顶部分179之上延伸的水平延伸部分；以及金属单元接触结构188，接触顶部电极160的相应子集及刻蚀停止介电层170的垂直突出部分的相应子集。
在一些实施例中，所述磁性隧道结包括参考磁化层、非磁性隧道阻挡层及自由磁化层。在一些实施例中，所述存储器元件进一步包括选择器材料、铁磁硬层及反铁磁顶盖层。在一些实施例中，进一步包括金属内连结构，所述金属内连结构形成在介电材料层中且位于所述衬底与电连接到所述底部电极的底部电极连接件之间。在一些实施例中，所述底部电极包括包含第一材料的第一部分及包含第二材料的第二部分。
另一实施例包括一种制作存储器装置的方法，包括：在衬底的上方的存储器阵列区100中形成由呈堆叠的存储器元件(140、146、148)及顶部电极160形成的阵列，在存储器阵列区100的上方沉积连续介电侧壁间隔件材料层162L、164L，并通过选择性地移除位于存储器元件(143、146、148)的阵列中的存储器元件(143、146、148)之间的介电侧壁间隔件材料162L、164L而在存储器元件(143、146、148)的侧壁上形成介电侧壁间隔件162、164，其中形成介电侧壁间隔件162、164会暴露出连续第二底部电极层128L的顶表面。所述方法还包括在由存储器元件(143、146、148)、顶部电极160形成的阵列及连续第二底部电极层128L的顶表面之上形成刻蚀停止介电层170L，在刻蚀停止介电层170L之上形成掩模层175，对掩模层175进行图案化，并通过刻蚀连续第二底部电极层128L、连续第一底部电极材料层126L及连续金属阻挡层122L来形成底部电极126、128，其中底部电极126包括平顶部分179，平顶部分179水平延伸超过介电侧壁间隔件162、164的外周边。
在一些实施例中，通过刻蚀所述连续第一底部电极材料层来形成所述底部电极进一步包括刻蚀位于所述连续第一底部电极材料层下方的连续金属阻挡层。在一些实施例中，形成所述底部电极会形成平顶的第二底部电极部分及平顶的金属阻挡部分，平顶的所述第二底部电极部分及平顶的所述金属阻挡部分水平延伸超过所述介电侧壁间隔件的外周边。在一些实施例中，形成所述存储器单元的阵列包括：沉积连续第二底部电极材料层；沉积连续选择器材料层；沉积连续合成反铁磁耦合层；沉积连续非磁性隧道阻挡层；沉积连续自由磁化层；沉积连续顶盖层；以及各向异性地刻蚀所述连续选择器材料层、所述连续合成反铁磁耦合层、所述连续非磁性隧道阻挡层、所述连续自由磁化层及所述连续顶盖层。在一些实施例中，沉积所述连续合成反铁磁耦合层包括：沉积铁磁硬层；沉积反铁磁耦合层；沉积参考磁化层。在一些实施例中，形成所述掩模层包括沉积光刻胶。在一些实施例中，进一步包括在所述存储器单元的阵列的上方形成第一介电基质层并对所述第一介电基质层进行平坦化。在一些实施例中，对所述第一介电基质层进行平坦化会暴露出所述顶部电极的顶表面。在一些实施例中，进一步包括：在所述第一介电基质层的上方形成第二介电基质层；对所述第二介电基质层进行图案化，以在所述第二介电基质层中形成单元接触腔；以及利用导电材料填充所述单元接触腔。
参照所有图式且根据本发明的各种实施例，提供一种存储器装置及制作所述存储器装置的方法，其中在存储器装置的进一步制造期间，顶部电极160的厚度实质上得以保持(即，未变薄)。具体来说，可通过选择性地刻蚀连续介电间隔件材料层162L、164L而在存储器元件(143、146、148)的侧壁上形成介电侧壁间隔件162、164。选择性刻蚀暴露出顶部电极160的顶表面，但很少或并未导致顶部电极160的厚度变薄。为了进一步保护顶部电极160的厚度，在刻蚀底部电极材料层126L以形成底部电极126之前，可在由存储器元件(143、146、148)及顶部电极160形成的阵列之上形成刻蚀停止介电层170L及掩模层175。这样一来，可在顶部电极160可由刻蚀停止介电层170L及掩模层175保护的同时形成底部电极126。作为处理操作的结果，可形成底部电极126的所得平顶部分179，平顶部分179水平延伸超过介电侧壁间隔件162、164的外周边。
以上内容概述了若干实施例的特征以使所属领域中的技术人员可更好地理解本发明的各方面。所属领域中的技术人员应了解，他们可易于使用本发明作为基础来设计或修改其他工艺及结构以施行本文所介绍实施例的相同目的及/或实现本文所介绍实施例的相同优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本发明的精神及范围，且在不背离本发明的精神及范围的条件下，他们可对本文作出各种改变、替代、及变更。

Claims (10)

1.一种存储器装置，包括：
由存储器单元形成的阵列，上覆在衬底上并位于存储器阵列区中，所述存储器单元中的每一者包括包含底部电极、存储器元件、顶部电极的垂直堆叠以及位于每个所述垂直堆叠的侧壁上的介电侧壁间隔件，其中所述底部电极包括平顶部分，所述平顶部分水平延伸超过所述介电侧壁间隔件的外周边；
刻蚀停止介电层，在所述存储器单元中的每一者之上，包括在所述底部电极的所述平顶部分之上延伸的水平延伸部分；以及
金属单元接触结构，接触所述顶部电极的相应子集及所述刻蚀停止介电层的垂直突出部分的相应子集。
2.根据权利要求1所述的存储器装置，其中在成品装置中所述顶部电极的厚度与在所述存储器装置的制造期间沉积的顶部电极层的厚度相同。
3.根据权利要求1所述的存储器装置，其中所述刻蚀停止介电层包括横向环绕所述存储器单元的阵列中每个存储器单元的垂直突出部分，其中所述垂直突出部分包括在最顶区处的开口及位于包括所述顶部电极的顶表面的水平平面内的环形最顶表面。
4.一种存储器装置，包括：
由存储器单元形成的阵列，上覆在衬底上并位于存储器阵列区中，所述存储器单元中的每一者包括包含底部电极、存储器元件、顶部电极的垂直堆叠以及位于每个所述垂直堆叠的侧壁上的介电侧壁间隔件，所述存储器元件包含磁性隧道结，其中所述底部电极包括平顶部分，所述平顶部分延伸超过所述介电侧壁间隔件的外周边；
刻蚀停止介电层，在所述存储器单元中的每一者之上，包括在所述底部电极的所述平顶部分之上延伸的水平延伸部分；以及
金属单元接触结构，接触所述顶部电极的相应子集及所述刻蚀停止介电层的垂直突出部分的相应子集。
5.根据权利要求4所述的存储器装置，进一步包括金属内连结构，所述金属内连结构形成在介电材料层中且位于所述衬底与电连接到所述底部电极的底部电极连接件之间。
6.根据权利要求4所述的存储器装置，其中所述底部电极包括包含第一材料的第一部分及包含第二材料的第二部分。
7.一种形成存储器装置的方法，包括：
在衬底的上方的存储器阵列区中形成由存储器单元形成的阵列中的存储器元件及顶部电极；
在所述存储器阵列区的上方沉积连续介电侧壁间隔件材料层；
通过选择性地移除位于所述存储器单元的阵列中所述存储器单元之间的介电侧壁间隔件材料，在所述存储器单元的侧壁上形成介电侧壁间隔件，其中形成所述介电侧壁间隔件会暴露出连续第二底部电极材料层的顶表面；
在所述存储器单元的阵列、所述顶部电极、及所述连续第二底部电极材料层的所述顶表面的上方形成刻蚀停止介电层；
在所述刻蚀停止介电层的上方形成掩模层；
对所述掩模层进行图案化；以及
通过刻蚀所述连续第二底部电极材料层及连续第一底部电极材料层来形成底部电极，其中所述底部电极包括平顶部分，所述平顶部分水平延伸超过所述介电侧壁间隔件的外周边。
8.根据权利要求7所述的方法，其中通过刻蚀所述连续第一底部电极材料层来形成所述底部电极进一步包括刻蚀位于所述连续第一底部电极材料层下方的连续金属阻挡层。
9.根据权利要求8所述的方法，其中形成所述底部电极会形成平顶的第二底部电极部分及平顶的金属阻挡部分，平顶的所述第二底部电极部分及平顶的所述金属阻挡部分水平延伸超过所述介电侧壁间隔件的外周边。
10.根据权利要求7所述的方法，其中形成所述存储器单元的阵列包括：
沉积连续第二底部电极材料层；
沉积连续选择器材料层；
沉积连续合成反铁磁耦合层；
沉积连续非磁性隧道阻挡层；
沉积连续自由磁化层；
沉积连续顶盖层；以及
各向异性地刻蚀所述连续选择器材料层、所述连续合成反铁磁耦合层、所述连续非磁性隧道阻挡层、所述连续自由磁化层及所述连续顶盖层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10124366A1 (de) 2001-05-18 2002-11-28 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterspeichereinrichtung
US20080111174A1 (en) * 2006-11-14 2008-05-15 Qimonda Ag Memory device and a method of manufacturing the same
WO2010143370A1 (ja) * 2009-06-09 2010-12-16 キヤノンアネルバ株式会社 磁気センサ積層体、その成膜方法、成膜制御プログラムおよび記録媒体
US8921959B2 (en) * 2011-07-26 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method thereof
US8704320B2 (en) 2011-09-12 2014-04-22 Qualcomm Incorporated Strain induced reduction of switching current in spin-transfer torque switching devices
EP3123476B1 (en) 2014-03-28 2019-10-16 Intel Corporation Techniques for forming spin-transfer-torque memory having a dot-contacted free magnetic layer
US10304846B2 (en) * 2015-03-25 2019-05-28 Tacho Holdings, Llc Three dimensional integrated circuits employing thin film transistors
US9847481B2 (en) 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
US9653682B1 (en) 2016-02-05 2017-05-16 Taiwan Semiconductor Manufacturing Company Ltd. Resistive random access memory structure
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
KR20180120151A (ko) * 2016-03-07 2018-11-05 인텔 코포레이션 Stt-mram 메모리 어레이를 로직 프로세서에 통합시키기 위한 접근법 및 결과적 구조체
US10163981B2 (en) * 2016-04-27 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing method for RRAM technology
US9837603B1 (en) * 2016-10-12 2017-12-05 Everspin Technologies, Inc. Post-etch encapsulation for a magnetoresistive device
US10283700B2 (en) 2017-06-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure with magnetic tunnel junction (MTJ) cell
US11037943B2 (en) * 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11189658B2 (en) 2017-11-22 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
US10608010B2 (en) * 2018-03-09 2020-03-31 Sandisk Technologies Llc Three-dimensional memory device containing replacement contact via structures and method of making the same
US10522740B2 (en) 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
US11031543B2 (en) 2018-10-23 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Via landing enhancement for memory device
US11152426B2 (en) * 2020-01-15 2021-10-19 Taiwan Semiconductor Manufacturing Company Limited Memory device using an etch stop dielectric layer and methods for forming the same
US11538926B2 (en) * 2020-04-01 2022-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing a semiconductor device
US11605639B2 (en) * 2020-06-15 2023-03-14 Taiwan Semiconductor Manufacturing Company Limited One-time-programmable memory device including an antifuse structure and methods of forming the same

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