CN113114960A - 主动式像素感测电路及其驱动方法 - Google Patents

Abstract

本发明公开了一种主动式像素感测电路，包含第一晶体管、第二晶体管、第三晶体管、第四晶体管、电容、光电二极管以及读取电路。在补偿期间，参考电压经由第四晶体管传送至第二晶体管的第二端，直到第二晶体管截止，以补偿第二晶体管的临界电压。在曝光期间，光电二极管用以响应于一光线照射产生光电流。在读取期间，读取电路用以输出与响应于光线照射所产生的光电流所对应的像素感测输出电压。

Description

主动式像素感测电路及其驱动方法

技术领域

本案内容是关于一种主动式像素感测电路，特别是关于一种电压补偿的主动式像素感测电路。

背景技术

主动式像素感测电路(Active Pixel Sensor Circuit；APS circuit)相较于被动式像素感测电路(Passive Pixel Sensor Circuit；PPS circuit)具有光敏度较高的优点。一般而言，X射线的照射会导致像素感测电路的元件劣化，因此在相同的光感度下，主动式像素感测电路所需的曝光时间较被动式像素感测电路少，可以减少接收X射线的时间以延缓像素感测电路的元件劣化的程度。然而，主动式像素感测电路仍会因受X射线的照射而劣化以及均匀性，导致提供驱动电流的晶体管的临界电压的差异，造成读出的像素感测输出电压受临界电压的影响。

发明内容

本揭示文件提供一种主动式像素感测电路，包含第一晶体管、第二晶体管、第三晶体管、第四晶体管、电容、光电二极管以及读取电路。第一晶体管其第一端电性耦接一第一系统电压端；电容其第一端电性耦接该第一晶体管的第二端；光电二极管用以响应于一光线照射产生一光电流，其第一端电性耦接该电容的第二端，其第二端电性耦接一第二系统电压端；第二晶体管其栅极端电性耦接该电容的第一端；第三晶体管其第一端电性耦接该第二晶体管的第二端以及该电容的第二端，其第二端电性耦接一系统偏压端；以及第四晶体管，其第一端电性耦接该第二晶体管的第一端，其第二端电性耦接一读取电路，该读取电路用以输出与响应于该光线照射所产生的该光电流对应的一像素感测输出电压。

综上所述，本揭露的主动式像素感测电路补偿第二晶体管的临界电压，使像素感测结果不受临界电压影响。

附图说明

为使本揭露的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式与附图的说明如下：

图1为本揭露一实施例的主动式像素感测电路的电路架构图。

图2为依据依实施例，图1中的主动式像素感测电路的控制信号的时序图。

图3为图1中的主动式像素感测电路在补偿期间中的电路状态图。

图4为图1中的主动式像素感测电路在曝光期间中的电路状态图。

图5为图1中的主动式像素感测电路在调节期间中的电路状态图。

图6为图1中的主动式像素感测电路在读取期间中的电路状态图。

图7为本揭露一实施例的主动式像素感测电路的电路架构图。

图8为本揭露一实施例的主动式像素感测电路的电路架构图。

其中，附图标记：

100,200:主动式像素感测电路

T1:第一晶体管

T2:第二晶体管

T3:第三晶体管

T4:第四晶体管

T5:第五晶体管

C1:电容

110:光电二极管

RC:读取电路

OPA:运算放大器

C2:电容

VDD:第一系统电压端

VCOM:第二系统电压端

VBIAS:系统偏压端

VREF:参考电压端

Vb:控制信号

ADC:模拟数字转换器

S1:第一控制信号

S2:第二控制信号

S3:第三控制信号

N1,N2,N3:节点

Vout:像素感测输出电压

具体实施方式

下文系举实施例配合所附图式作详细说明，以更好地理解本案的态样，但所提供的实施例并非用以限制本案所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本案所涵盖的范围。此外，根据业界的标准及惯常做法，图式仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。

本案说明书和图式中使用的元件编号和信号编号中的索引1～n，只是为了方便指称个别的元件和信号，并非有意将前述元件和信号的数量局限在特定数目。在本案说明书和图式中，若使用某一元件编号或信号编号时没有指明该元件编号或信号编号的索引，则代表该元件编号或信号编号是指称所属元件群组或信号群组中不特定的任一元件或信号。

此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。

请参阅图1，图1为本揭露一实施例的主动式像素感测电路100的电路架构图。如图1所示，主动式像素感测电路100包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、电容C1、读取电路RC以及光电二极管110。举例来说，主动式像素感测电路100可以用在相机、手机的感光元件、影像感测电路当中，以将光信号转换成电信号。通常在感光元件或是影像感测电路中包含多个主动式像素感测电路100，藉此将光学影像转换成电信号。然而，本揭示文件仅以一个主动式像素感测电路100为例，在一些实施例中可以包含多个主动式像素感测电路100。因此，本揭示文件不以此为限。在本揭示的实施例中，光电二极管110是以PIN型光电二极管(P-Intrinsic-N Photodiode；PIN Photodiode)为例。然而，光电二极管110也可以系选自感光晶体管、其他类型的光电二极管或是其他光感测元件。因此，本揭示文件不以此为限。

如图1所示，第一晶体管T1的第一端电性耦接第一系统电压端VDD，第一晶体管T1的栅极端用以接收第一控制信号S1，第一晶体管T1的第二端电性耦接电容C1的第一端。电容C1的第二端电性耦接光电二极管110的第一端。光电二极管110的第二端电性耦接第二系统电压端VCOM。

第二晶体管T2的栅极端电性耦接第一晶体管T1的第二端以及电容C1的第一端，第二晶体管T2的第一端电性耦接第四晶体管T4的第一端，第二晶体管T2的第二端电性耦接第三晶体管T3的第一端、电容C1的第二端以及光电二极管110的第一端。第三晶体管T3的栅极端用以接收第二控制信号S2，第三晶体管T3的第一端电性耦接系统偏压端VBIAS。第四晶体管T4的栅极端用以接收第三控制信号S3，第四晶体管T4的第一端电性耦接读取电路RC。

读取电路RC包含运算放大器OPA以及电容C2。运算放大器OPA的第一端电性耦接第四晶体管T4的第二端，运算放大器OPA的第二端电性耦接参考电压端VREF，运算放大器OPA的输出端用以输出像素感测输出电压Vout。电容C2的第一端电性耦接运算放大器OPA的输出端，电容C2的第二端电性耦接运算放大器OPA的第一端。

其中，节点N1为第一晶体管T1的第二端与电容C1的第一端的连接处。节点N2为电容C1的第二端与第三晶体管T3的第一端的连接处。节点N3为第二晶体管T2的第一端与第四晶体管T4的第一端的连接处。

前述该些晶体管分别具有第一端、第二端以及栅极端(Gate)。当其中一晶体管的第一端为漏极端(源极端)时，该晶体管的第二端则为源极端(漏极端)。另外，前述电容具有第一端以及第二端，前述运算放大器具OPA有第一端、第二端以及输出端。

图2为依据依实施例，图1中的主动式像素感测电路100的控制信号的时序图。如图2所示，在主动式像素感测电路100的控制时序中的一个显示周期可分为五个期间，其分别为重置期间P1、补偿期间P2、曝光期间P3、调节期间P4以及读取期间P5。需特别说明的是，图2中的该些期间的时间长度仅用以示例，并非用以限制本揭露文件。

第一控制信号S1在重置期间P1、补偿期间P2以及曝光期间P3具有第一逻辑电平V1(例如：高逻辑电平)；第一控制信号S1在调节期间P4以及读取期间P5具有第二逻辑电平V2(例如：低逻辑电平)。第二控制信号S2在重置期间P1、调节期间P4以及读取期间P5具有第一逻辑电平；第二控制信号S2在补偿期间P2以及曝光期间P3具有第二逻辑电平。第三控制信号S3在重置期间P1、补偿期间P2以及读取期间P5具有第一逻辑电平；第三控制信号S3在曝光期间P3以及调节期间P4具有第二逻辑电平。

为使主动式像素感测电路100的整理操作更佳清楚易懂，以下请一并参考图1～6。

图3为图1中的主动式像素感测电路100在补偿期间P2中的电路状态图。图4为图1中的主动式像素感测电路100在曝光期间P3中的电路状态图。图5为图1中的主动式像素感测电路100在调节期间P4中的电路状态图。图6为图1中的主动式像素感测电路100在读取期间P5中的电路状态图。

在重置期间P1，由于第一控制信号S1、第二控制信号S2以及第三控制信号S3具有高逻辑电平，因此第一晶体管T1、第三晶体管T3以及第四晶体管T4导通。

详细而言，于重置期间P1，第一系统电压端VDD的电压Vdd经由第一晶体管T1传送至电容C1的第一端(节点N1)，使节点N1的电压电平实质等于电压Vdd。系统偏压端VBIAS的电压Vbias经由第三晶体管T3传送至电容C1的第二端(节点N2)，使节点N2的电压电平实质等于电压Vbias。参考电压端VREF的电压Vref经由运算放大器OPA以及第四晶体管T4传送至第二晶体管T2的第一端(节点N3)，使节点N3的电压电平实质等于电压Vref。如此一来，主动式像素感测电路100即完成重置操作。

在实际应用中，第一系统电压端VDD的电压Vdd可以是-3伏特，第二系统电压端VCOM的电压Vss可以是-8伏特。并且，参考电压端VREF的电压Vref可以是1伏特，系统偏压端VBIAS的电压Vbias可以是-8伏特。

接着，在补偿期间P2，由于第一控制信号S1以及第三控制信号S3具有高逻辑电平，因此第一晶体管T1以及第四晶体管T4会导通。另一方面，由于第二控制信号S2具有低逻辑电平，因此第三晶体管T3会关闭。

详细而言，于补偿期间P2，第一系统电压端VDD的电压Vdd经由第一晶体管T1传送至电容C1的第一端(节点N1)，因此节点N1的电压电平实质等于电压Vdd，使第二晶体管T2导通。参考电压端VREF的电压Vref经由第四晶体管T4以及第二晶体管T2拉高电容C2的第二端的电压(节点N2)，直到第二晶体管T2截止。亦即，当第二晶体管T2的第二端的电压与栅极端的电压差一临界电压Vth时，第二晶体管T2关断。此时，节点N2的电压电平将会比节点N1的电压电平低一个临界电压Vth。亦即，节点N2的电压电平实质上等于(Vdd-Vth)。其中，上述的临界电压Vth为第二晶体管T2的临界电压。

接着，于曝光期间P3，主动式像素感测电路100所装设的装置允许光线照射至光电二极管110(例如，开启进光路径上的光圈或是快门使周围的环境光线照射至光电二极管110)，此时光电二极管110将随着照光的强度而有不同大小的光电流。举例而言，在相机中的影像感测器可以是多个主动式像素感测电路100以阵列式排列。当相机快门开启时，环境光线照射至多个主动式像素感测电路100中的光电二极管110，光电二极管110依据环境光线中各自所对应的光学信号分别产生光电流，例如，接收到环境光线中较暗部分的光电二极管110产生较小的光电流，接收到环境光线中较亮部分的光电二极管110产生较大的光电流。藉此，各个主动式像素感测电路100的光电二极管110将来自环境光线中的光学信号分别转换为不同幅値大小的光电流。此外，于一些实施例中，在曝光期间P3之外，主动式像素感测电路100所装设的装置将阻挡光线(例如关闭进光路径上的光圈或是快门)照射至光电二极管110。

于曝光期间P3，由于第一控制信号S1具有高逻辑电平，因此第一晶体管T1导通。另一方面，由于第二控制信号S2以及第三控制信号S3具有低逻辑电平，因此第三晶体管T3以及第四晶体管T4关断。

详细而言，于曝光期间P3，第一系统电压端VDD的电压Vdd经由第一晶体管T1传送至电容C1的第一端(节点N1)，使节点N1的电压电平实质等于电压Vdd。并且，第三晶体管T3以及第四晶体管T4关断，使第二晶体管T2与参考电压端VREF以及系统偏压端VBIAS电性隔绝。同时，光电二极管110产生响应于一光线照射的光电流，光电流使光电二极管110导通，使第二系统电压端VCOM的电压Vcom经由光电二极管110拉低电容C1的第二端(节点N2)的电压，直到光电二极管110截止。此时，节点N2的电压电平将会减少电压ΔVp。亦即，第二晶体管T2的第二端(节点N2)的电压电平实质上等于(Vdd-Vth-ΔVp)。

前述的电压ΔVp由光电流的大小所对应，光电流由光线照射所响应。举例而言，光线照射较强，光电流较大，电压ΔVp较大。另一方面，光线照射较弱，光电流较小，电压ΔVp较小。具体来说，光电流较大，流经光电二极管110的电流较多，节点N2的电压电平所减少的电压ΔVp的值将会较大。另一方面，光电流较小，流经光电二极管110的电流较少，节点N2的电压电平所减少的电压ΔVp的值将会较小。

接着，于调节期间P4，由于第二控制信号S2具有高逻辑电平，因此第三晶体管T3会导通。另一方面，由于第一控制信号S1以及第三控信号S3具有低逻辑电平，因此第一晶体管T1以及第三晶体管T3会关断。

详细而言，第一晶体管T1关断使电容C1的第一端与第一系统电压端VDD电性隔绝。第四晶体管T4关断使第二晶体管T2的第一端与参考电压端VREF电性隔绝。系统偏压端VBIAS的电压Vbias经由第三晶体管T3传送至电容C1的第二端(节点N2)，使节点N2的电压电平降低电压ΔV。亦即，节点N2的电压电平实质等于电压Vbias。并且系统偏压端VBIAS的电压Vbias通过电容耦合的方式经由电容C1耦合至电容C1的第一端(节点N1)，亦使节点N1的电压电平降低电压ΔV。亦即，电容C1的第一端的电压电平实质等于电压(Vdd-ΔV)。电容C1的第二端的电压电平实质等于电压(Vdd-Vth-ΔVp-ΔV)。此时，第二晶体管T2的栅极端与源极端的跨压(Vgs)为(Vth+ΔVp)。

接着，于读取期间P5，由于第二控制信号S2以及第三控制信号S3具有高逻辑电平，因此第三晶体管T3以及第四晶体管T4会导通。另一方面，由于第一控制信号S1具有低逻辑电平，因此第一晶体管T1会关断。

详细而言，于读取期间P5，由于第一晶体管T1关断，使电容C1的第一端(节点N1)与第一系统电压端VDD电性隔绝。第二晶体管T2的栅极端与源极端的跨压(Vgs)仍为(Vth+ΔVp)。并且，由于第四晶体管T4导通，第二晶体管T2可以依据其栅极端与源极端的跨压(Vgs)提供驱动电流Id给读取电路RC。

一般而言，N型晶体管所能提供的驱动电流Id遵守以下公式：Id＝k(Vgs-Vth)²。其中，k为相关于第二晶体管T2的元件特性的一常数，Vth为第二晶体管T2的临界电压。

将上述第二晶体管T2的栅极端与源极端的跨压(Vgs)代入上述驱动电流Id公式中，驱动电流Id＝k((Vth+ΔVp)-Vth)²。整理后，驱动电流Id＝k(ΔVp)²。电压ΔVp为光电二极管110于曝光期间P3所产生的光电流导致节点N2被拉低的电压电平。因此，若在曝光期间P3时照射至光电二极管110的光线较强，会使电压ΔVp大，在读取期间P5的驱动电流Id亦为较大。另一方面，若在曝光期间P3时照射至光电二极管110的光线较弱，会使电压ΔVp较小，在读取期间P5的驱动电流Id亦为较小。

于读取期间P5，依据第二晶体管T2的栅极端与源极端的跨压(Vgs)所提供的驱动电流Id经由第四晶体管T4传送至读取电路RC，使读取电路RC输出对应于驱动电流Id的像素感测输出电压Vout，于此实施例中，此时读取电路RC根据驱动电流Id的大小产生的像素感测结果为模拟形式的像素感测输出电压Vout。

请参阅图7，图7为本揭露一实施例的主动式像素感测电路100的电路架构图。如图7所示，主动式像素感测电路100更包含模拟数字转换器ADC(Analog-to-digitalconverter；ADC)。读取电路RC电性耦接模拟数字转换器ADC。详细而言，运算放大器OPA的输出端电性耦接电容C2的第二端以及模拟数字转换器ADC。于读取期间P5，读取电路RC传送模拟形式的像素感测输出电压Vout至模拟数字转换器ADC。亦即，模拟数字转换器ADC可以在电流模式读取像素感测输出电压Vout而不受临界电压Vth影响。模拟数字转换器ADC可用以将模拟形式的像素感测输出电压Vout转换为数字形式的灰阶值，此灰阶值对应到在曝光期间P3光电二极管110上的光照强度。

请参阅图8，图8为本揭露一实施例的主动式像素感测电路200的电路架构图。如图8所示，主动式像素感测电路200包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、电容C1、光电二极管110、读取电路RC以及模拟数字转换器ADC。相较于图7的实施例，主动式像素感测电路200与主动式像素感测电路100的不同之处在于，读取电路RC包含第五晶体管T5以及电容C2。详细而言，第五晶体管T5的第一端电性耦接第四晶体管T4的第一端，第五晶体管T5的栅极端用以接收控制信号Vb，第五晶体管T5的第二端电性耦接参考电压端VREF。电容C2的第一端电性耦接第四晶体管T4的第二端以及模拟数字转换器ADC，电容C2的第二端接地。主动式像素感测电路200其余细部作动与连接关系大致相似于图7中的主动式像素感测电路100，在此不在赘述。

值得注意的是，于读取期间P5，控制信号Vb具有高逻辑电平，因此第五晶体管T5导通。驱动电流Id由参考电压端VREF、第五晶体管T5、第四晶体管T4、第二晶体管T2、第三晶体管T3流至系统偏压端VBIAS。流经第二晶体管T2的电流与流经第五晶体管T5的电流一致。因此，读取电路RC亦可传送不经第二晶体管T2的临界电压Vth所影响的像素感测输出电压Vout至模拟数字转换器ADC。亦即，模拟数字转换器ADC可以在电压模式读取像素感测输出电压Vout而不受临界电压Vth影响。

前述该些晶体管T1～T5是以N型金属氧化物版导体场效晶体管(N-type MOSFET,NMOS)开关作为举例说明，但本揭示文件并不以此为限。于另一实施例中，本领域习知技艺人士可将上述该些晶体管T1～T5替换为P型金属氧化物半导体场效晶体管(P-typeMOSFET,PMOS)开关、C型金属氧化物半导体场效晶体管(C-type MOSFET,CMOSFET)开关或其他相似的开关元件，并对系统电压(例如，第一系统电压端VDD及第二系统电压端VCOM)、控制信号(例如，第一控制信号S1、第二控制信号S2以及第三控制信号S3)、参考电压端VREF以及系统偏压端VBIAS的逻辑电平相对应地调整，也可以达到与本实施例相同的功能。

值得注意的是，在本揭示文件的电路架构中，无论第二晶体管T2为增强型或空乏型场效晶体管，皆能补偿第二晶体管T2的临界电压，使像素感测输出电压Vout不受临界电压Vth影响。

综上所述，本揭露的主动使像素感测电路补偿第二晶体管T2的临界电压，使像素感测输出电压Vout不受临界电压影响。

虽然本案已以实施方式揭露如上，然其并非限定本案，任何熟习此技艺者，在不脱离本案的精神和范围内，当可作各种的更动与润饰，因此本案的保护范围当视后附的申请专利范围所界定者为准。

Claims (13)

1.一种主动式像素感测电路，其特征在于，包含：

一第一晶体管，其第一端电性耦接一第一系统电压端；

一电容，其第一端电性耦接该第一晶体管的第二端；

一光电二极管，用以响应于一光线照射产生一光电流，其第一端电性耦接该电容的第二端，其第二端电性耦接一第二系统电压端；

一第二晶体管，其栅极端电性耦接该电容的第一端；

一第三晶体管，其第一端电性耦接该第二晶体管的第二端以及该电容的第二端，其第二端电性耦接一系统偏压端；以及

一第四晶体管，其第一端电性耦接该第二晶体管的第一端，其第二端电性耦接一读取电路，其中该读取电路用以输出与响应于该光线照射所产生的该光电流对应的一像素感测输出电压。

2.如权利要求1所述的主动式像素感测电路，其特征在于：

该第一晶体管的栅极端用以接收一第一控制信号，以依据该第一控制信号的逻辑电平将该第一系统电压端的一第一系统电压传输至该电容的第一端；

该第三晶体管用以接收一第二控制信号，以依据该第二控制信号的逻辑电平将该系统偏压端的一系统偏压传输至该电容的第二端；以及

该第四晶体管的栅极端用以接收一第三控制信号，以依据该第三控制信号的逻辑电平将来自该读取电路的一参考电压传输至该第二晶体管的第一端。

3.如权利要求2所述的主动式像素感测电路，其特征在于，于一重置期间，该第一控制信号、该第二控制信号以及该第三控制信号具有一第一逻辑电平，使该第一晶体管、该第三晶体管以及该第四晶体管导通。

4.如权利要求3所述的主动式像素感测电路，其特征在于，于该重置期间，将该第一系统电压传送至该电容的第一端，将该系统偏压传送至该电容的第二端，并且将该参考电压传送至该第二晶体管的第一端。

5.如权利要求2所述的主动式像素感测电路，其特征在于，于一补偿期间，该第一控制信号以及该第三控制信号具有一第一逻辑电平，使该第一晶体管以及该第四晶体管导通，该第二控制信号具有一第二逻辑电平，使该第三晶体管关闭。

6.如权利要求5所述的主动式像素感测电路，其特征在于，于该补偿期间，将该第一系统电压传送至该电容的第一端，该电容的第二端的电压电平下降至该第二晶体管截止。

7.如权利要求2所述的主动式像素感测电路，其特征在于，于一曝光期间，该第一控制信号具有一第一逻辑电平，使该第一晶体管导通，该第二控制信号以及该第三控制信号具有一第二逻辑电平，使该第三晶体管以及该第四晶体管关闭。

8.如权利要求7所述的主动式像素感测电路，其特征在于，于该曝光期间，将该第一系统电压传送至该电容的第一端，并且该光电二极管用以响应于该光线照射产生该光电流。

9.如权利要求2所述的主动式像素感测电路，其特征在于，于一调节期间，该第二控制信号具有一第一逻辑电平，使该第三晶体管导通，该第一控制信号以及该第三控制信号具有一第二逻辑电平，使该第一晶体管以及该第四晶体管关闭。

10.如权利要求9所述的主动式像素感测电路，其特征在于，于该调节期间，将该系统偏压传送至该电容的第二端。

11.如权利要求2所述的主动式像素感测电路，其特征在于，于一读取期间，该第二控制信号以及该第三控制信号具有一第一逻辑电平，使该第三晶体管以及该第四晶体管导通，该第一控制信号具有一第二逻辑电平，使该第一晶体管关闭。

12.如权利要求11所述的主动式像素感测电路，其特征在于，于该读取期间，将该第一系统电压传送至该电容的第一端，将该系统偏压传送至该电容的第二端，并且该读取电路用以输出与响应于该光线照射所产生的该光电流对应的该像素感测输出电压。

13.一种驱动方法，用以驱动如权利要求1所述的主动式像素感测电路，其特征在于，该驱动方法包含：

于一补偿期间，藉由关断该第三晶体管使该电容与该系统偏压端电性隔绝；

于一曝光期间，藉由关断该第四晶体管使该第二晶体管与该读取电路电性隔绝，并且该光电二极管用以响应于一光线照射产生一光电流；

于一调节期间，藉由关断该第一晶体管使该电容与该第一系统电压端电性隔绝并且藉由导通该第三晶体管以将一系统偏压传送至该电容；以及

于一读取期间，藉由导通该第四晶体管使该读取电路输出与响应于该光线照射所产生的该光电流对应的一像素感测输出电压。

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