CN113113492A - 半导体装置 - Google Patents

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CN113113492A
CN113113492A CN202110095864.6A CN202110095864A CN113113492A CN 113113492 A CN113113492 A CN 113113492A CN 202110095864 A CN202110095864 A CN 202110095864A CN 113113492 A CN113113492 A CN 113113492A
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CN
China
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gate
source
drain
sacrificial layer
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CN202110095864.6A
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姚茜甯
李凯璿
杨世海
李威养
程冠伦
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Abstract

本发明实施例提供一种半导体装置。半导体装置包括半导体鳍片以及栅极结构，半导体鳍片形成于基板上；栅极结构位于半导体鳍片的通道区域之上，上述栅极结构包括栅极介电层及栅极电极，其中上述栅极介电层包括底部分及侧部分，且上述栅极电极与上述栅极介电层的侧部分通过第一气隙而分开。

Description

半导体装置
技术领域
本发明实施例涉及一种半导体装置，且尤其涉及一种具有栅极气隙及源极/漏极气隙的半导体装置及其制造方法。
背景技术
半导体集成电路工业已经历快速成长。集成电路的材料和设计方面的技术进步已经产生了数代的集成电路，其中每一代都比上一代具有更小且更复杂的电路。在集成电路的发展过程中，随着几何尺寸(也就是说，利用工艺所能够制造的最小装置尺寸或线宽)的降低，功能密度(functional density，也就是说，每一芯片面积中内连接的装置数量)已普遍增加。尺寸缩减的工艺具有提升生产效率及降低相关成本的优点。
然而，随着如此的尺寸缩减，加工与制造集成电路的复杂性也随之增加，为了要实现这些优点，在集成电路的加工及制造中需要类似的发展。举例而言，栅极堆叠中的高介电常数(high-k)介电材料对于装置微缩是有需要的。然而，高介电常数材料可能会增加寄生电容(parasitic capacitance)并阻碍半导体装置的交流(alternating current,AC)效能。另外，在公知的半导体结构中，可以在源极/漏极接触件与金属栅极之间形成气隙(airgap)以降低寄生电容。然而，公知的气隙是在形成接触插塞之前形成的，因此，由于源极/漏极接触件蚀刻的重叠偏移，装置可能会遭受短路。因此，需要一种改良的工艺。
发明内容
本发明实施例的目的在于提供一种半导体装置，以解决上述至少一个问题。
本发明的一实施例公开一种半导体装置，包括：半导体鳍片，形成于基板上；以及栅极结构，位于上述半导体鳍片的通道区域之上，上述栅极结构包括栅极介电层及栅极电极，其中上述栅极介电层包括底部分及侧部分，且上述栅极电极与上述栅极介电层的上述侧部分通过第一气隙而分开。
本发明的另一实施例公开一种半导体装置的形成方法，包括：接收半导体结构，其中上述半导体结构包括半导体鳍片设置于基板之上，虚置栅极结构设置于上述半导体鳍片的通道区域之上，外延源极/漏极特征部件形成于上述半导体鳍片之上且相邻于上述虚置栅极结构，以及层间介电材料层设置于上述外延源极/漏极特征部件及上述基板之上；移除上述虚置栅极结构，以形成第一沟槽于上述层间介电材料层中；形成栅极介电层于上述第一沟槽中，其中上述栅极介电层包括侧部分及底部分；形成第一牺牲层于上述栅极介电层之上，其中上述第一牺牲层包括沿着上述栅极介电层的上述侧部分的侧部分，以及位于上述栅极介电层的上述底部分之上的底部分；移除上述第一牺牲层的上述底部分，以暴露出上述栅极介电层的上述底部分；沉积栅极电极于上述第一沟槽内；以及移除上述第一牺牲层的上述侧部分，以形成第一气隙位于上述栅极电极与上述栅极介电层的上述侧部分之间。
本发明的又一实施例公开一种半导体装置的形成方法，包括：形成虚置栅极于基板上的半导体鳍片的通道区域域之上；形成外延源极/漏极特征部件于上述半导体鳍片的源极/漏极区域之上；沉积层间介电材料层于上述基板之上；移除上述虚置栅极，以形成栅极沟槽于上述层间介电材料层中；形成栅极介电层于上述栅极沟槽中；沿着上述栅极介电层的侧壁形成具有开口的第一牺牲层，以暴露出上述栅极介电层的底部分；沉积栅极电极于上述栅极沟槽中的上述栅极介电层的上述底部分之上；移除位于上述外延源极/漏极特征部件上的上述层间介电材料层的一部分，以形成接触沟槽；沿着上述接触沟槽的侧壁形成第二牺牲层，并且暴露上述外延源极/漏极特征部件的顶表面；沉积源极/漏极接触件于上述接触沟槽中的上述外延源极/漏极特征部件的上述顶表面之上；移除上述第一牺牲层及上述第二牺牲层，使得在上述栅极电极与上述栅极介电层之间形成第一气隙，并且在上述源极/漏极接触件与上述层间介电材料层之间形成第二气隙。
附图说明
依据以下的详细说明并配合所附附图做完整公开。应注意的是，依据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
图1是依据本公开的一些实施例的制造半导体装置的例示性方法的流程图。
图2A是依据本公开的一些实施例的例示性半导体装置的俯视示意图。
图2B是依据本公开的一些实施例的如图2A所示出的例示性半导体装置的一部分C的三维立体示意图。
图3A至图22A是依据本公开的一些实施例的例示性半导体装置沿着如图2B所示出的剖面A-A’的在图1的方法的各个中间步骤的剖面示意图。
图3B至图22B是依据本公开的一些实施例的例示性半导体装置沿着如图2B所示出的剖面B-B’的在图1的方法的各个中间步骤的剖面示意图。
图23是依据本公开的一些实施例的制造半导体装置的另一例示性方法的另一流程图。
图24A至图32A是依据本公开的一些实施例的例示性半导体装置沿着如图2B所示出的剖面A-A’的在图23的方法的各个中间步骤的剖面示意图。
图24B至图32B是依据本公开的一些实施例的例示性半导体装置沿着如图2B所示出的剖面B-B’的在图23的方法的各个中间步骤的剖面示意图。
附图标记如下：
100:方法
102:工艺步骤
104:工艺步骤
106:工艺步骤
108:工艺步骤
110:工艺步骤
112:工艺步骤
114:工艺步骤
116:工艺步骤
118:工艺步骤
120:工艺步骤
122:工艺步骤
124:工艺步骤
126:工艺步骤
200:半导体装置(装置)
202:基板
204:鳍片
208:隔离结构
210:虚置栅极结构
212:虚置栅极电极
214:栅极间隔物
220:源极/漏极特征部件
230:第一层间介电材料层
232:栅极沟槽
240:界面层
242:栅极介电层
242B:底部分
242S:侧部分
242T:顶部分
244:第一牺牲层
244B:底部分
244S:侧部分
244T:顶部分
246:聚合物层
248:栅极电极
250:栅极气隙
252:第一保护层
260:源极/漏极沟槽
262:第二牺牲层
262B:底部分
262S:侧部分
262T:顶部分
264:第二保护层
264B:底部分
264S:侧部分
264T:顶部分
266:源极/漏极接触件
270:源极/漏极气隙
280:蚀刻停止层
282:层间介电材料层
284:蚀刻停止层
292:接触/通孔
294:金属线路
2300:方法
2302:工艺步骤
2304:工艺步骤
2306:工艺步骤
2308:工艺步骤
2310:工艺步骤
2312:工艺步骤
2314:工艺步骤
2316:工艺步骤
2318:工艺步骤
2320:工艺步骤
2322:工艺步骤
2324:工艺步骤
H1:高度
H2:高度
T1:厚度
T2:厚度
T3:宽度
W1:宽度
W2:宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本案的不同部件(feature)。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本说明书叙述了一第一部件形成于一第二部件之上或上方，即表示其可能包含上述第一部件与上述第二部件是直接接触的实施例，亦可能包含了有额外的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。
再者，以下公开的不同范例可能重复使用相同的参照符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。此外，在本公开的下文中，所谓一个部件形成于、连接到及/或耦合到另一个部件上，可以包括这些部件形成为直接接触的实施方式，并且还可以包括形成额外的部件于这些部件之间，而使这些部件可能不直接接触的实施方式。此外，其与空间相关用词，例如“下方”、“上方”、“水平”、“垂直”、“在…上方”、“在…之下”、“在…下方”、“在…之下”、“上”、“下”、“顶部”、“底部”等等以及其衍生的类似用词(例如，“水平地”、“朝向下方”、“朝向上方”等等)，为了便于描述附图中一个元件或部件与另一个(些)元件或部件之间的关系。此外，当使用“大约”、“近似于”或其他类似的用语等描述一个数值或一个数值范围时，此术语旨在涵盖在包括所述数值的合理范围内的数字，例如在所述数值的+/-10％，或是本技术领域中技术人员所理解的其他数值。举例而言，技术用语“大约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本公开整体是有关于半导体装置及其制造。由于半导体装置的微缩，半导体装置的不同部件之间的几何尺寸越来越小，这可能会引起一些问题并且损害半导体装置的效能。例如，在公知的半导体装置中，由于金属栅极与源极/漏极接触件之间的高介电常数介电材料，金属栅极与源极/漏极接触件之间的寄生电容是较大的。另外，由于装置的微缩，安全蚀刻裕度(safe etching margin)减小，并且可能会发生在金属栅极与源极/漏极接触件之间的击穿(punch through)，如此将可能导致低良率并且损害半导体装置的效能。
本公开提供一种半导体装置，此半导体装置在栅极电极与高介电常数介电层之间以及在源极/漏极接触件与装置级层间介电材料层之间形成有气隙。在一些实施例中，在气隙上方形成保护性介电层以覆盖其顶部开口。这些气隙可以降低金属栅极与源极/漏极接触件之间的寄生电容，还可以增加用于接触件/通孔形成的安全蚀刻余量，因而减轻金属栅极与源极/漏极接触件之间的击穿及/或电流泄漏，并改善半导体装置的效能。当然，这些优点仅仅是例示性的，并且对于任何特定的实施例都不需要特定的优点。
图1是依据本公开的一些实施例的制造半导体装置200(以下简称为“装置200”)的方法100的流程图。方法100仅是示例，并且不意图将本公开内容限制在权利要求中明确记载的范围之外。可以在方法100之前、之间及之后提供额外的步骤，并且对于方法100的附加实施例，可以移动、替换或省略所述的一些步骤。下文将结合其他附图描述方法100，这些附图示出在方法100的中间步骤期间装置200的各种俯视示意图、三维立体示意图及剖面示意图。特别是，依据本公开的一些实施例，图2A示出最初提供的装置200的俯视示意图(即，在X-Y平面中)，且图2B示出装置200的一部分C的三维立体示意图。图3A至图22A示出沿着图2A及图2B所示出的剖面A-A’(即，沿着X方向)的装置200的剖面示意图。图3B至图22B示出沿着图2A及图2B所示出的剖面B-B’(即，沿着Y方向)的装置200的剖面示意图。
装置200可以是在集成电路或其一部分的工艺期间所制造的中间装置，装置200可以包括静态随机存取存储器(static random-access memory,SRAM)及/或其他逻辑电路、无源组件，例如，电阻、电容及电感、以及有源组件，例如，p型场效晶体管(PFET)、n型场效晶体管(NFET)、鳍式场效晶体管(fin-like FETs,FinFETs)、金属氧化物半导体场效晶体管(metal-oxide semiconductor field effect transistor,MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极晶体管(bipolar junction transistors,BJT)、高压晶体管、高频晶体管及/或其他存储器单元。装置200可以是集成电路的核心区域(通常称为逻辑区域)、存储器区域(例如，静态随机存取存储器区域)、模拟区域(analog region)、周边区域(通常称为输入/输出(I/O))的一部分、虚置区域、其他合适的区域或上述的组合。在一些实施例中，装置200可以是集成电路芯片的一部分、系统整合芯片(system on chip,SoC)的一部分或上述的部分。本公开不限于任何特定数量的装置或装置区域，也不限于任何特定的装置配置方式。例如，虽然所示出的装置200是三维场效晶体管装置，但是本公开亦提供用于制造平面场效晶体管装置的实施例。
请参照图1、图2A及图2B，在操作步骤102中，方法100提供半导体装置200(以下称为“装置200”)。装置200包括一个或多个鳍片204，鳍片204从基板202突出并且被隔离结构208隔开。基板202可以是包括硅(Si)的块材基板。替代地或另外地，块材基板包括另一种元素半导体、化合物半导体、合金半导体或上述的组合。在一些实施例中，基板202包括掺杂有n型掺质的n型掺杂区域(例如，n型井)，其中n型掺质可以是，例如，磷(例如，31P)、砷、其他n型掺质或上述的组合。在一些实施例中，基板202包括掺杂有p型掺质的p型掺杂区域(例如，p型井)，其中p型掺质可以是，例如，硼(例如，10B、BF2)、铟、其他p型掺质或上述的组合。
半导体鳍片204形成在基板202之上，并且被定向为实质上彼此平行。鳍片204中的每一者具有沿着其在x方向上的长度而界定的至少一个通道区域域以及至少一个源极区域及一个漏极区域。在一些实施例中，鳍片204是基板202的一部分(例如，基板202的材料层的一部分)。在一些其他实施例中，鳍片204被限定在覆盖基板202的材料层中，例如，一层或多层的半导体材料层。半导体层可以包括任何合适的半导体材料，例如；硅、锗(Ge)、硅锗(SiGe)、其他合适的半导体材料或上述的组合。通过包括各种沉积、光刻及/或蚀刻工艺在内的任何合适的工艺，而形成鳍片204。
隔离结构208形成在基板202上方并且电性隔离装置200的有源装置区域及/或无源装置区域。隔离结构208可以被配置为不同的结构，例如，浅沟槽隔离(STI)结构、深沟槽沟槽隔离(deep trench isolation,DTI)结构、硅的局部氧化(local oxidation ofsilicon,LOCOS)结构或上述的组合。在一些实施例中，隔离结构208包括隔离材料，例如，氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、其他合适的隔离材料或上述的组合。隔离结构208的形成包括沉积工艺以及平坦化工艺，其中沉积工艺包括，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)，且其中平坦化工艺包括，例如，化学机械平坦化(chemical mechanical planarization,CMP)。
请参照图2A及图2B，一个或多个虚置栅极结构210设置在基板202及鳍片204之上。每一个虚置栅极结构210可以包括虚置栅极电极212及沿着虚置栅极电极212的侧壁而设置的栅极间隔物214。虚置栅极电极212可以包括多晶硅，并且形成在鳍片204的通道区域之上，其中鳍片204的通道区域介于鳍片204的源极区域及漏极区域(两者均称为源极/漏极(S/D)区域)之间。栅极间隔物214包括硅、氧、碳、氮、其他合适的材料或上述的组合(例如，氧化硅、氮化硅、氮氧化硅、或碳化硅(SiC)、氮碳化硅(silicon carbon nitride,SiCN)、氮碳氧化硅(silicon oxycarbonitride,SiOCN))，并且通过，例如，沉积、蚀刻及/或其他合适的工艺而形成。虚置栅极结构210可以包括其他组件，例如，设置在鳍片204之上及虚置栅极电极212之下的一层或多层栅极介电层，以及设置在虚置栅极电极212之上的栅极硬掩模层。
装置200亦包括在鳍片204的源极/漏极区域上外延成长的源极/漏极特征部件220。外延源极/漏极特征部件220包括半导体材料，例如，硅锗、磷化硅(SiP)或碳化硅(SiC)。外延工艺可以实施化学气相沉积技术(例如、气相外延(vapor phase epitaxy,VPE)、超高真空化学气相沉积(ultra-high vacuum CVD,UHV-CVD)、低压化学气相沉积(LPCVD)及/或等离子体辅助化学气相沉积(plasma enhanced chemical vapordeposition,PECVD))、分子束外延(molecular beam epitaxy,MBE)、其他合适的选择性外延成长(selective epitaxial growth,SEG)工艺或上述的组合。
装置200亦包括第一层间介电材料(ILD)层230，其设置于基板202与鳍片204上以及栅极结构210之间。在图2A中省略第一层间介电材料层230，而在图2B中用虚线表示第一层间介电材料层230，使得在图2A及图2B中可以清楚地示出被第一层间介电材料层230覆盖的半导体组件。第一层间介电材料层230可以包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethylorthosilicate,TEOS)所形成的氧化物、未掺杂的硅酸盐玻璃、或经掺杂的氧化硅，例如，硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、熔融硅石玻璃(fusedsilica glass,FSG)、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼掺杂硅玻璃(borondoped silicon glass,BSG)、低介电常数(k<3.9)介电材料、其他合适的介电材料或上述的组合。在一些实施例中，可以通过沉积工艺(例如，炉管化学气相沉积(furnace chemicalvapor deposition,FCVD))形成第一层间介电材料层230，以覆盖基板202、隔离结构208，源极/漏极特征部件220及虚置栅极结构210。之后，可以进行化学机械平坦化工艺及/或其他平坦化工艺以暴露栅极结构210。
图3A及图3B分别示出沿着图2A及图2B所示出的剖面A-A’及B-B’的装置200的剖面图。在一些实施例中，如图3A所示出，虚置栅极电极212在X方向上的宽度W1为约10nm至约30nm。应可理解的是，装置200中所包括的组件不限于如图2A、图2B、图3A及图3B所示出的数量及配置方式。装置200中可以包括更多或更少的组件，例如，更多或更少的栅极结构及/或源极/漏极特征部件。
现在请参照图1、图4A及图4B，在操作步骤104中，移除虚置栅极电极212以暴露鳍片204的通道区域。在移除虚置栅极电极212之后，在栅极间隔物214之间形成栅极沟槽232。如图4A所示出，鳍片204的通道区域暴露在栅极沟槽232中，并且栅极沟槽232的宽度与虚置栅极电极的宽度W1相同，其为约10nm至约30nm。在一些实施例中，移除虚置栅极电极212包括一种或多种蚀刻工艺，例如，湿式蚀刻、干式蚀刻或其他蚀刻技术。
请参照图1、图5A及图5B，在操作步骤106中，形成栅极介电层于基板之上且位于栅极沟槽232之中。在一些实施例中，栅极介电层是栅极介电层242。在一些实施例中，栅极介电层也包括界面层240，其中界面层240设置在暴露于栅极沟槽232中的鳍片204的顶表面与栅极介电层242之间。在一些实施例中，界面层240包括介电材料，例如，氧化硅，并且可以通过以下的沉积工艺形成，例如，化学气相沉积、物理气相沉积、原子层沉积或其他沉积工艺。栅极介电层242包括高介电常数介电材料，例如，氮化硅、氧化硅、氧化铪(HfO)、氧化锆(zirconium oxide)、氧化镧(lanthanum oxide)、氧化钛(titanium oxide)、氧化钇(yttrium oxide)、钛酸锶(strontium titanite)、其他合适的金属氧化物或上述的组合；且栅极介电层242可以通过原子层沉积及/或其他合适的方法形成。请参照图5A，栅极介电层242包括底部分242B、侧部分242S及顶部分242T，其中底部分242B设置在界面层240之上，侧部分242S沿着栅极间隔物214的侧壁而设置，且顶部分242T设置在栅极间隔物214及第一层间介电材料层230之上。在一些实施例中，栅极介电层242具有约1.5nm至约3nm的厚度。
请参照图1、图6A及图6B，在操作步骤108中，沿着栅极介电层的侧部分242S形成第一牺牲层244。请参照图6A及图6B，形成第一牺牲层244于栅极介电层242之上。第一牺牲层244包括底部分244B、侧部分244S及顶部分244T，其中底部244沉积在栅极介电层的底部分242B之上，侧部分244S沿着栅极介电层的侧部分242S而沉积，且顶部分244T沉积在栅极介电层的顶部分242T之上。第一牺牲层244包括提供与栅极介电层242不同的蚀刻选择性的材料，例如，硅、硅锗、锗、氮化硅、氧化硅、其他合适的材料或上述的组合。在一些实施例中，通过原子层沉积、化学气相沉积、物理气相沉积、其他合适的沉积工艺或上述的组合，而形成第一牺牲层244。在一些实施例中，可以对第一牺牲层244施加热处理，以帮助降低材料的密度并增加其化学蚀刻速率。在一些实施例中，第一牺牲层244形成在栅极介电层242之上且达到厚度T1，此厚度T1为约1.5nm至约4nm。在一些实施例中，第一牺牲层的侧部分244S具有约50nm至约100nm的高度H1，并且第一牺牲层的每个侧部分244S的宽度/高度比为约1.5％至约10％。在一些实施例中，第一牺牲层244的厚度T1是栅极沟槽232的宽度W1(约10nm至约30nm)的约5％至约25％。
请参照图7A、图7B至图9A、图9B，移除第一牺牲层的底部分244B。在一些实施例中，进行干式蚀刻工艺以移除第一牺牲层的底部分244B。在一些实施例中，干式蚀刻使用蚀刻剂，此蚀刻剂包括含溴气体(例如，溴化氢(HBr))、甲烷气体(例如，CH4)、其他合适的气体或上述的组合。在一些其他实施例中，蚀刻气体亦包括少量(例如，约5％至约15％)的氧气(O2)。以溴化氢作为例示的蚀刻气体，如图7A及图7B所示出，将包括氢离子与溴离子的等离子体源以实质上垂直于第一牺牲层的底部分244B的方向导入到栅极沟槽232中。氢离子与溴离子继续敲击而移除第一牺牲层的底部分244B的表面，而移除第一牺牲层的底部分244B。同时，蚀刻气体中的少量氧气与第一牺牲层的侧部分244S及顶部分244T反应，而形成聚合物层246，此聚合物层246可作为保护钝化层以保护第一牺牲层的侧部分244S及顶部分244T不会被氢离子与溴离子敲击而移除。举例而言，第一牺牲层244包括硅，因此沿着第一牺牲层的侧部分244S及顶部分244T之上而形成包括溴化氧化硅(SiBrxOy)的聚合物层246。如图7A所示出，沿着侧部分244S而形成的聚合物层246可以具有从第一牺牲层的侧部分244S的顶部到底部逐渐减小的厚度。对于另一示例，在蚀刻气体包括甲烷的情况下，聚合物层246可以包括次甲基(methylidyne,CH)聚合物。图8A及图8B示出在移除第一牺牲层的底部分244B之后的半导体结构。在移除第一牺牲层的底部分244B之后，在栅极沟槽232中暴露栅极介电层的底部分242B。此后，请参照图9A及图9B，通过湿式蚀刻工艺移除聚合物层246。在一些实施例中，湿式蚀刻工艺可包括蚀刻剂，例如，氯化氢(HCl)、氢氧化铵(NH4OH)、过氧化氢(H2O2)或上述的组合。在移除聚合物层246之后，如图9A所示出，保留第一牺牲层的侧部分244S及顶部分244T，使栅极介电层的底部分242B暴露在栅极沟槽232中。在一些其他实施例中，可以通过各向异性的干式蚀刻工艺移除第一牺牲层的底部分244B。
现在请参照图1、图10A、图10B、图11A及图11B，在操作步骤110中，形成栅极电极248于栅极沟槽232之中。在一些实施例中，栅极电极248可以包括功函数金属层和金属填充层。功函数金属层可以是p型功函数金属层或n型功函数金属层。上述p型功函数金属层包括金属，此金属选自于但不限于氮化钛、氮化钽、钌、钼、钨、铂或上述的组合。上述n型功函数金属层包括金属，此金属选自于但不限于钛、铝、碳化钽(tantalum carbide)、碳氮化钽(tantalum carbide nitride)、氮化钽硅(tantalum silicon nitride)或上述的组合。上述p型或n型功函数金属层可以包括多层，并且可以通过化学气相沉积、物理气相沉积及/或其他合适的工艺而沉积。在一些实施例中，金属填充层可以包括铝、钨、钴、铜及/或其他合适的材料，并且可以通过化学气相沉积、物理气相沉积、电镀(plating)及/或其他合适的工艺而形成。在一些实施例中，栅极电极248亦可以包括一层或多层的其他膜层，例如，阻挡层、胶粘层及/或硬掩模层。请参照图10A及图10B，首先，沉积一种或多种导电材料于栅极沟槽232内并且位于第一牺牲层的顶部分244T之上。之后，请参照图11A及图11B，进行化学机械平坦化工艺，以移除多余的导电材料、第一牺牲层的顶部分244T以及栅极介电层的顶部分242T，而平坦化装置200的顶表面，并暴露栅极间隔物214的顶表面及第一层间介电材料层230顶部表面。剩余的一种或多种导电材料形成栅极电极248。在一些实施例中，栅极电极在X方向上的宽度W1为约10nm至约30nm。并且，关于第一牺牲层244，由于第一牺牲层的顶部分244T被化学机械平坦化工艺移除，因此，只有位于栅极电极248与栅极介电层242之间的侧部分244S被保留并且从装置200的顶部被暴露。
请参照图1、图12A、图12B、图13A及图13B，在操作步骤112中，移除第一牺牲层的侧部分244S，以在栅极电极248与栅极介电层的侧部分242S之间形成栅极气隙(gate airgap)250。请参照图12A及图12B，首先，可以通过合适的工艺(例如，包括湿式蚀刻、干式蚀刻或上述的组合的蚀刻工艺)移除栅极电极248的顶部。因此，栅极电极248的顶表面低于剩余的第一牺牲层的侧部分244S的顶表面，此剩余的第一牺牲层的侧部分244S与栅极介电层的侧部分242S的顶表面、栅极间隔物214的顶表面及第一层间介电材料层230的顶表面实质上处于同一平面。请参照图13A及图13B，通过适当的工艺移除第一牺牲层的侧部分244S。在一些实施例中，由于第一牺牲层244的材料具有与栅极介电层242的材料不同的蚀刻选择性，所以可以通过选择性蚀刻工艺而移除第一牺牲层的侧部分244S。因此，如图13A所示出，形成栅极气隙250于栅极电极248与栅极介电层的侧部分242S之间。换句话说，栅极电极248通过栅极气隙250而与栅极介电层的侧部分242S分开。在一些实施例中，栅极介电层的侧部分242S及栅极间隔物214可以被组合且被称为整合间隔物(integrated spacer)。
请参照图1、图14A及图14B，在操作步骤114中，形成第一保护层252于栅极电极248之上并且覆盖栅极气隙250的顶部开口。在一些实施例中，通过合适的沉积工艺，例如，化学气相沉积、物理气相沉积、原子层沉积、其他沉积工艺或上述的组合，将具有高抗蚀刻性的介电材料，例如，高密度氮化硅(具有高的碳掺杂浓度的氮化硅，例如，碳的掺杂浓度为约5％至约10％)沉积在装置200之上。由于栅极气隙250的宽度/高度比非常低(大约3％至20％)，所以介电材料不会填满栅极气隙250，而仅封闭栅极气隙250的顶部开口。之后，可以进行平坦化工艺，例如，化学机械平坦化，以移除多余的介电材料并暴露栅极介电层242的顶表面、栅极间隔物214的顶表面及第一层间介电材料层230的顶表面。剩余的介电材料形成第一保护层252。如图14A所示出，第一保护层252的侧壁横向接触栅极介电层的侧部分242S的至少一部分，使得每一个栅极气隙250被第一保护层252、栅极介电层242及栅极电极248所封闭。
在公知的半导体结构中，由于使用了高介电常数介电层，中段工艺(middle endof line,MEOL)电容增加，并且装置的交流效能受到影响。在本公开中，在金属栅极电极与高介电常数栅极介电层之间形成的栅极气隙可以降低中段工艺电容(或是补偿因高介电常数材料而造成的较高的中段工艺电容)。此外，栅极气隙增加金属栅极电极与源极/漏极接触件(将于后续形成)之间的距离，并且增加安全蚀刻裕度。举例而言，如图14A所示出，安全裕度增加了栅极气隙250的宽度T1的两倍(约1.5nm至约4nm)。因此，在金属栅极电极与高介电常数介电层之间形成的栅极气隙，可以提高半导体装置的可靠度及效能。
请参照图1、图15A及图3B，在操作步骤116中，移除第一层间介电材料层230的部分，以在其中形成源极/漏极沟槽260。在一些实施例中，源极/漏极沟槽260的形成涉及数个工艺，例如，光刻工艺及/或蚀刻工艺。在一些实施例中，光刻工艺包括形成光刻胶层于第一层间介电材料层230之上，将光刻胶层曝光于经过图案化的辐射，以及显影经过曝光的光刻胶层，而形成经过图案化的光刻胶层，此经过图案化的光刻胶层可作为蚀刻开口所使用的掩模元件。蚀刻工艺包括干式蚀刻、湿式蚀刻、其他蚀刻工艺或上述的组合。因此，在第一层间介电材料层230内形成源极/漏极沟槽260，并且在源极/漏极沟槽260中暴露外延源极/漏极特征部件220的顶表面。在一些实施例中，源极/漏极沟槽260在X方向上的宽度W2为约20nm至约40nm。
请参照图1、图16A、图16B至图18A、图18B，在操作步骤118中，沿着源极/漏极沟槽260的侧壁形成第二牺牲层262及第二保护层264。请参照图16A及图16B，沉积第二牺牲层262于源极/漏极沟槽260中并且位于第一层间介电材料层230、栅极间隔物214、栅极介电层242及第一保护层252之上。与第一牺牲层244相似，第二牺牲层262包括底部分262B、侧部分262S及顶部分262T，其中底部分262B沉积在源极/漏极沟槽260中暴露的外延源极/漏极特征部件220的顶表面之上，侧部分262S沿着源极/漏极沟槽262的侧壁而沉积，且顶部分262T沉积在第一层间介电材料层230、栅极间隔物214、栅极介电层242及第一保护层252之上。第二牺牲层262包括提供与第一层间介电材料层230不同的蚀刻选择性的材料，例如，硅、硅锗、低密度氮化硅、低密度氧化硅、其他合适的材料或上述的组合。在一些实施例中，通过原子层沉积、化学气相沉积、物理气相沉积、其他合适的沉积工艺或上述的组合，而沉积第二牺牲层262。在一些实施例中，第二牺牲层262被沉积而达到厚度T2，此厚度T2为约1.5nm至约4nm。在一些实施例中，第二牺牲层的侧部分262S具有约85nm至约100nm的高度H2，因此第二牺牲层的侧部分244S的宽度/高度比为约1.5％至约5％。在一些实施例中，第二牺牲层262的厚度T2是源极/漏极沟槽260的宽度W2的约5％至约10％。
请参照图17A及图17B，形成第二保护层264于第二牺牲层262之上。相似地，第二保护层264包括底部分264B、侧部分264S及顶部分264T，其中底部分264B沉积在第二牺牲层的底部分262B之上，侧部分264S沿着第二牺牲层的侧部分262S而沉积，且顶部分264T沉积在第二牺牲层的顶部分262T之上。在一些实施例中，第二保护层264包括具有与第二牺牲层262的材料不同的蚀刻选择性的介电材料，例如，高密度氮化硅(例如，具有碳的掺杂浓度为约5％至约10％的氮化硅)。在一些实施例中，第二保护层264通过原子层沉积工艺顺应性地沉积在第二牺牲层262上而达到为约1.5nm至约4nm厚度。
请参照图18A及图18B，移除第二牺牲层的底部分262B及顶部分262T、第二保护层的底部分264B及顶部分264T。在一些实施例中，通过各向异性干式蚀刻工艺移除第二牺牲层的底部分262B及顶部分262T、第二保护层的底部分264B及顶部分264T。在一些其他实施例中，通过类似于移除第一牺牲层的底部分244B的蚀刻工艺而移除第二牺牲层的底部分262B及第二保护层的底部分264B。举例而言，导入到源极/漏极沟槽260中的等离子体离子敲击而移除第二保护层的底部分264B的表面，并且进一步敲击而移除第二牺牲层的底部分262B的表面，而移除底部分264B及底部分262B。同时，蚀刻气体中的氧气与第二保护层的侧部分264S及顶部分264T反应，因而沿着侧部分264S以及在第二保护层的顶部分264T之上形成聚合物层。之后，可以通过湿式蚀刻工艺移除聚合物层。并且可以进行化学机械平坦化，以移除第二保护层的顶部分264T及第二牺牲层的顶部分262T。因此，沿着源极/漏极沟槽260的侧壁保留第二牺牲层的侧部分262S及第二保护层的侧部分264S。
请参照图1、图19A及图19B，在操作步骤120中，沉积导电材料于源极/漏极沟槽260中，以形成源极/漏极接触件266。在一些实施例中，源极/漏极接触件266可以包括钨(W)、钴(Co)、钽(Ta)、钛(Ti)、铝(Al)、锆(Zr)、金(Au)、铂(Pt)、铜(Cu)、钌(Ru)、金属化合物(例如，氮化钛(TiN)、氮化钽(TaN))或上述的组合。可以通过合适的沉积工艺形成源极/漏极接触件266，例如，化学气相沉积、物理气相沉积、原子层沉积及/或其他合适的工艺。可以进行化学机械平坦化工艺，以移除源极/漏极接触件266的任何多余材料，并且平坦化装置200的顶表面。
现在请参照图1、图20A及图20B，在操作步骤122中，移除第二牺牲层262的剩余部分(侧部分)，以在源极/漏极接触件266的侧壁与第一层间介电材料层230之间形成自对准的源极/漏极气隙(S/D air gap)270。由于第二牺牲层262的材料具有与第一层间介电材料层230及第二保护层264的材料不同的蚀刻选择性，所以可以通过选择性蚀刻工艺而移除第二牺牲层262。图20A所示出，第二保护层264被源极/漏极接触件266所围绕，每一个源极/漏极气隙270形成在第二保护层264与第一层间介电材料层230之间。换句话说，源极/漏极接触件266通过源极/漏极气隙270而与第一层间介电材料层230分开，并且进一步通过源极/漏极气隙270及栅极气隙250而与栅极电极248分开。
现在请参照图1、图21A及图21B，沉积蚀刻停止层(etch stop layer,ESL)280于基板202之上，特别是在第一保护层252、栅极介电层242、栅极间隔物214、第一层间介电材料层230、第二保护层264及源极/漏极接触件266之上。如图21A及图21B所示出，由于源极/漏极气隙270的宽度/高度比低，蚀刻停止层280的材料并未填满源极/漏极气隙270，并且蚀刻停止层280覆盖源极/漏极气隙270的顶部开口。在一些实施例中，蚀刻停止层280包括介电材料，其中此介电材料包含硅及氮(例如，氮化硅或氮氧化硅)。在一些实施例中，可以通过任何合适的沉积工艺形成蚀刻停止层280，例如，化学气相沉积、物理气相沉积、原子层沉积、其他沉积工艺或上述的组合。
在公知的制造过程中，在形成源极/漏极接触插塞之前形成源极/漏极气隙。因此，在发生重叠偏移(overlay shifting)的情况下，在金属栅极与源极/漏极接触件之间可能出现电流不足的高风险。然而，在本公开中，在源极/漏极接触插塞插入之后形成自对准的源极/漏极气隙，如此可以减轻金属栅极与源极/漏极接触件之间的击穿问题。另外，类似于栅极气隙，在介电材料层与源极/漏极接触件之间形成的源极/漏极气隙可以降低前段工艺(front end of line,FEOL)电容及/或后段工艺(back end of line,BEOL)电容。并且，通过源极/漏极气隙及沿着源极/漏极接触件的两侧而形成的保护层，可增加安全蚀刻裕度。例如，如图21A所示出，安全裕度增加了宽度T3的两倍，此宽度T3是源极/漏极气隙及第二保护层的总厚度。因此，可以提高半导体装置的可靠度和效能。
现在请参照图1、图22A及图22B，方法100进行进一步的工艺，以完成装置200的制造。举例而言，可以形成各种其他的接触/通孔292、金属线路294以及其他多层内连线特征部件，例如，层间介电材料层282及蚀刻停止层284于装置200之上，其被配置为连接各种特征部件，以形成可以被包括在半导体装置中的功能电路。
图23是依据本公开的一些实施例的用于形成装置200的方法2300的流程图。方法2300仅是示例，并且不意图将本公开内容限制在权利要求中明确记载的范围之外。可以在方法2300之前、之间及之后提供额外的步骤，并且对于方法2300的附加实施例，可以移动、替换或省略所述的一些步骤。方法2300包括与方法100相似的步骤。方法2300亦包括与方法100不同的步骤或不同的步骤顺序。举例而言，方法2300的操作步骤2302至操作步骤2310分别类似于方法100的操作步骤102至操作步骤110。方法2300的操作步骤2312至操作步骤2316的顺序与方法100的操作步骤112至操作步骤126的顺序不同，而形成装置200。下文将结合其他附图描述图23中的方法2300的操作步骤2312操作步骤2316，这些附图示出在方法2300的中间步骤期间装置200的各种剖面示意图。特别是，图24A至图32A示出沿着图2A及图2B所示出的剖面A-A’(即，沿着X方向)的装置200的剖面示意图。图24B至图32B示出沿着图2A及图2B所示出的剖面B-B’(即，沿着Y方向)的装置200的剖面示意图。
请参照图23、图24A及图24B，在操作步骤2312中，在形成栅极电极248于栅极沟槽232中之后，移除第一层间介电材料层230的部分，以在其中形成源极/漏极沟槽260。源极/漏极沟槽260的形成相似于方法100的操作步骤116。例如，源极/漏极沟槽260的形成涉及光刻工艺及/或蚀刻工艺。因此，外延源极/漏极特征部件220的顶表面暴露于源极/漏极沟槽260中。
现在请参照图23、图25A、图25B至图27A、图27B，在操作步骤2314中，沿着源极/漏极沟槽260的侧壁形成第二牺牲层262及第二保护层264。第二牺牲层262及第二保护层264的形成相似于方法100的操作步骤118。例如，请参照图25A及图25B，沉积(例如，通过化学气相沉积、物理气相沉积、原子层沉积等等)第二牺牲层262于源极/漏极沟槽260中并且位于第一层间介电材料层230、栅极间隔物214、栅极介电层242及第一保护层252之上。请参照图26A及图26B，沉积(例如，通过化学气相沉积、物理气相沉积、原子层沉积等等)第二保护层264于第二牺牲层262之上。请参照图27A及图27B，移除(例如，通过相似于方法100的操作步骤118的干式蚀刻及湿式蚀刻的组合)第二牺牲层262的底部分及第二保护层264的底部分，并且移除(例如，通过化学机械平坦化)第二牺牲层262的顶部分及第二保护层264的顶部分，使得只沿着源极/漏极接触件沟槽的侧壁保留第二牺牲层262的侧部分及第二保护层264的侧部分。第二牺牲层262包括提供与第一层间介电材料层230及第二保护层264不同的蚀刻选择性的材料。在一些实施例中，第二牺牲层262的厚度为约1.5nm至约4nm，并且第二保护层264的厚度为约1.5nm至约4nm。在一些实施例中，第二牺牲层的侧部分具有约85nm至约100nm的高度，因此第二牺牲层的侧部分的宽度/高度比为约1.5％至约5％。
请参照图23、图28A及图28B，在操作步骤2316中，沉积导电材料于源极/漏极沟槽260中，以形成源极/漏极接触件266。在一些实施例中，源极/漏极接触件266包括导电材料并且通过合适的沉积工艺形成，例如化学气相沉积、物理气相沉积、原子层沉积及/或其他合适的工艺。可以进行化学机械平坦化工艺，以移除源极/漏极接触件266的任何多余材料，并且平坦化装置200的顶表面。
现在请参照图23、图29A及图29B，在操作步骤2318中，移除第一牺牲层244及第二牺牲层262的剩余部分，以分别形成栅极气隙250及源极/漏极气隙270。如图29A所示出，栅极气隙250将栅极电极248与栅极介电层242分开，并且源极/漏极气隙270将源极/漏极接触件266与第一层间介电材料层230分开。由于第一牺牲层244的材料具有与栅极介电层242及栅极电极248不同的蚀刻选择性，所以可以通过选择性蚀刻工艺移除而第一牺牲层244。由于第二牺牲层262的材料具有与第一层间介电材料层230及第二保护层264的材料不同的蚀刻选择性，所以可以通过选择性蚀刻工艺而移除第二牺牲层262。
现在请参照图23、图30A及图30B，形成第一保护层252于栅极电极248之上，并且覆盖栅极气隙250的顶部开口。在一些实施例中，首先，通过适当的工艺(例如，通过包括湿式蚀刻、干式蚀刻或上述的组合的蚀刻工艺)使栅极电极248的顶部分凹陷化。之后，沉积第一保护层252于经过凹陷化的栅极电极248之上并且封闭栅极气隙250的顶部开口。在一些实施例中，第一保护层252包括介电材料，例如，高密度氮化硅(例如，具有碳的掺杂浓度为约5％至约10％的氮化硅)，并且通过合适的沉积工艺而沉积于装置200之上，合适的沉积工艺包括，例如，化学气相沉积、物理气相沉积、原子层沉积、其他沉积工艺或上述的组合。可以进行平坦化工艺，例如，化学机械平坦化，以移除第一保护层252的多余的介电材料。如图30A所示出，第一保护层252的侧壁横向接触栅极介电层242的侧部分的至少一部分，使得栅极气隙250可以被第一保护层252、栅极介电层242及栅极电极248所封闭。
现在请参照图23、图31A及图31B，沉积蚀刻停止层280于基板202之上，特别是在第一保护层252、栅极介电层242、栅极间隔物214、第一层间介电材料层230、第二保护层264及源极/漏极接触件266之上。如图31A及图31B所示出，蚀刻停止层280覆盖源极/漏极气隙270的顶部开口。因此，每一个源极/漏极气隙被第一层间介电材料层230、第二保护层264、外延源极/漏极特征部件220及蚀刻停止层280所封闭。在一些实施例中，蚀刻停止层280包括介电材料，例如，氧化硅或氮化硅，并且通过任何适当的沉积工艺而沉积蚀刻停止层280。
现在请参照图23、图32A及图32B，方法2300进行进一步的工艺，以完成装置200的制造。举例而言，可以形成各种其他的接触/通孔292、金属线路294以及其他多层内连线特征部件，例如，层间介电材料层282及蚀刻停止层284于装置200之上，其被配置为连接各种特征部件，以形成可以被包括在半导体装置中的功能电路。
虽然并非为了限制，但是本公开的一个或多个实施例为半导体装置及其形成工艺提供了许多优点。例如，本公开的实施例提供一种半导体装置，包括形成在金属栅极电极与高介电常数介电层之间的气隙以及形成在装置级层间介电材料层与源极/漏极接触件之间的气隙。形成于栅极电极与源极/漏极接触件之间的这些气隙可以降低中段工艺寄生电容、前段工艺寄生电容及/或后段工艺寄生电容，因而增强交流效能，并且提高半导体装置的速度。气隙还可以减轻在金属栅极与源极/漏极接触件之间的击穿问题，而为半导体装置提供更好的可靠度及更高的击穿电压。另外，气隙可以增加用于形成接触/通孔的安全蚀刻裕度，并且改善半导体装置的效能。
本公开提供了许多不同的实施例。本文公开在金属栅极与源极/漏极接触件之间形成有气隙的半导体装置及其制造方法。例示性的半导体装置包括半导体鳍片形成于基板上，以及栅极结构位于上述半导体鳍片的通道区域之上。上述栅极结构包括栅极介电层及栅极电极。上述栅极介电层包括底部分及侧部分，且上述栅极电极与上述栅极介电层的上述侧部分通过第一气隙而分开。
在一些实施例中，上述栅极结构还包括栅极保护介电层设置于上述栅极电极之上，其中上述栅极保护介电层的侧壁横向接触上述栅极介电层的上述侧部分，使得上述栅极保护介电层封闭上述第一气隙的顶部开口。在一些实施例中，上述栅极结构还包括栅极间隔物，且上述栅极间隔物沿着上述栅极介电层的背离上述栅极电极的侧壁而设置。在一些实施例中，上述栅极结构还包括界面层设置于上述栅极介电层的上述底部分与该半导体鳍片之间。
在一些实施例中，上述半导体装置还包括外延源极/漏极特征部件，设置于上述半导体鳍片之上且相邻于上述栅极结构；以及源极/漏极接触件，设置于上述外延源极/漏极特征部件之上，且与上述栅极结构通过层间介电材料层而分开，其中第二气隙形成于上述源极/漏极接触件的侧壁与上述层间介电材料层的侧壁之间。
在一些实施例中，上述半导体装置还包括源极/漏极保护介电层围绕上述源极/漏极接触件，使得上述第二气隙形成于上述源极/漏极保护介电层的侧壁与上述层间介电材料层的侧壁之间。
在一些实施例中，上述半导体装置还包括蚀刻停止层设置于上述栅极结构及上述源极/漏极接触件之上，其中上述蚀刻停止层封闭上述第二气隙的顶部开口。
例示性的半导体装置的形成方法包括接收半导体结构，其中上述半导体结构包括半导体鳍片设置于基板之上，虚置栅极结构设置于上述半导体鳍片的通道区域之上，外延源极/漏极特征部件形成于上述半导体鳍片之上且相邻于上述虚置栅极结构，以及层间介电材料层设置于上述外延源极/漏极特征部件及上述基板之上；移除上述虚置栅极结构，以形成第一沟槽于上述层间介电材料层中；形成栅极介电层于上述第一沟槽中，其中上述栅极介电层包括侧部分及底部分；形成第一牺牲层于上述栅极介电层之上，其中上述第一牺牲层包括沿着上述栅极介电层的上述侧部分的侧部分，以及位于上述栅极介电层的上述底部分之上的底部分；移除上述第一牺牲层的上述底部分，以暴露出上述栅极介电层的上述底部分；沉积栅极电极于上述第一沟槽内；以及移除上述第一牺牲层的上述侧部分，以形成第一气隙位于上述栅极电极与上述栅极介电层的上述侧部分之间。
在一实施例中，上述半导体装置的形成方法还包括移除上述栅极电极的顶部分；以及沉积栅极保护层于上述第一沟槽内的上述经过凹陷化的栅极电极之上，其中上述栅极保护层覆盖上述第一气隙的顶部开口。
在一实施例中，上述半导体装置的形成方法还包括移除上述层间介电材料层的一部分，以形成第二沟槽；形成第二牺牲层于上述第二沟槽中，其中上述第二牺牲层包括侧部分及底部分；移除上述第二牺牲层的上述底部分，以从上述第二沟槽暴露出上述外延源极/漏极特征部件；沉积源极/漏极接触件于上述第二沟槽中的上述外延源极/漏极特征部件之上；以及移除上述第二牺牲层的上述侧部分，以形成第二气隙位于上述源极/漏极接触件与上述层间介电材料层之间。
在一实施例中，上述半导体装置的形成方法还包括在移除上述第二牺牲层的上述底部分之前，形成源极/漏极保护层于上述第二牺牲层之上，并且移除上述源极/漏极保护层的底部分。
在一实施例中，上述半导体装置的形成方法还包括沉积蚀刻停止层于上述源极/漏极接触件之上，以覆盖上述第二气隙的顶部开口。
在一实施例中，其中移除上述第一牺牲层的上述底部分包括对上述第一牺牲层进行干式蚀刻工艺，其中上述干蚀刻工艺移除上述第一牺牲层的上述底部分，并且形成聚合物层于上述第一牺牲层的上述侧部分上；以及进行湿式蚀刻工艺，以移除位于上述第一牺牲层的上述侧部分上的上述聚合物层。在一实施例中，上述干式蚀刻使用溴化氢或甲烷的蚀刻气体，且上述蚀刻气体包括氧气。在一实施例中，将上述蚀刻气体的离子施加在垂直于上述基板的顶表面的方向上，以移除上述第一牺牲层的上述底部分，并且形成上述聚合物层于上述第一牺牲层的上述侧部分之上。
另一例示性的半导体装置的形成方法包括形成虚置栅极于基板上的半导体鳍片的通道区域域之上；形成外延源极/漏极特征部件于上述半导体鳍片的源极/漏极区域之上；沉积层间介电材料层于上述基板之上；移除上述虚置栅极，以形成栅极沟槽于上述层间介电材料层中；形成栅极介电层于上述栅极沟槽中；沿着上述栅极介电层的侧壁形成具有开口的第一牺牲层，以暴露出上述栅极介电层的底部分；沉积栅极电极于上述栅极沟槽中的上述栅极介电层的上述底部分之上；移除位于上述外延源极/漏极特征部件上的上述层间介电材料层的一部分，以形成接触沟槽；沿着上述接触沟槽的侧壁形成第二牺牲层，并且暴露上述外延源极/漏极特征部件的顶表面；沉积源极/漏极接触件于上述接触沟槽中的上述外延源极/漏极特征部件的上述顶表面之上；移除上述第一牺牲层及上述第二牺牲层，使得在上述栅极电极与上述栅极介电层之间形成第一气隙，并且在上述源极/漏极接触件与上述层间介电材料层之间形成第二气隙。
在一实施例中，其中沿着上述栅极介电层的侧壁形成具有开口的第一牺牲层且暴露出上述栅极介电层的底部分包括形成第一牺牲层于上述栅极介电层之上；以及移除上述第一牺牲层的底部分，以暴露出上述栅极介电层的上述底部分。在一实施例中，上述第一牺牲层的上述底部分是通过干式蚀刻移除，且上述干式蚀刻使用溴化氢或甲烷的蚀刻气体。
在一实施例中，其中沿着上述接触沟槽的侧壁形成第二牺牲层，并且暴露上述外延源极/漏极特征部件的顶表面包括形成第二牺牲层于上述接触沟槽中；以及移除上述第二牺牲层的底部分，以暴露出上述外延源极/漏极特征部件的上述顶表面。
在一实施例中，上述半导体装置的形成方法还包括平坦化上述半导体装置的顶表面；移除上述栅极电极的顶部分；沉积栅极保护层于上述栅极电极及上述第一气隙之上，以覆盖上述第一气隙的顶部开口；以及沉积蚀刻停止层于上述源极/漏极接触件、上述第二气隙、上述栅极介电层及上述栅极保护层之上，其中上述蚀刻停止层覆盖上述第二气隙的顶部开口。
前述内文概述了许多实施例的部件，使本技术领域中技术人员可以从各个方面更佳地了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围的前提下，可对本发明进行各种改变、置换或修改。
虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定为准。

Claims (1)

1.一种半导体装置，包括：
一半导体鳍片，形成于一基板上；以及
一栅极结构，位于该半导体鳍片的一通道区域之上，该栅极结构包括一栅极介电层及一栅极电极，其中该栅极介电层包括一底部分及一侧部分，且该栅极电极与该栅极介电层的该侧部分通过一第一气隙而分开。
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