CN113110673B - 数字信号传输处理装置及方法 - Google Patents

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Abstract

本发明提供一种数字信号传输处理装置及方法，其中该装置包括：数字信号模块，用于输出数字信号；处理模块，用于接收并对所述数字信号进行位处理；低压差分信号输出级，用于接收发送位处理后的所述数字信号；低压差分信号输入级，通过信号线与所述低压差分信号输出级耦接，接收位处理后的所述数字信号；隔离分压模块，设置在所述低压差分信号输出级与所述低压差分信号输入级之间，与所述信号线耦接，用于隔离所述低压差分信号输出级共模电压与所述低压差分信号输入级共模电压，并产生所述低压差分信号输入级共模电压。

Description

数字信号传输处理装置及方法
技术领域
本发明涉及电路技术领域，特别是涉及一种数字信号传输处理装置及方法。
背景技术
LVDS(Low-Voltage Differential Signaling,低电压差分信号)是美国国家半导体(National Semiconductor,NS，现TI)于1994年提出的一种信号传输模式的电压标准，它采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等优点，已经被广泛应用于串行高速数据通讯场合当，如高速背板、电缆和板到板数据传输与时钟分配，以及单个PCB内的通信链路。
LVDS(低压差分信号)是物理层数据接口标准，主要为在平衡阻抗可控的100Ω介质上实现高速、低功耗和低噪声点对点通信而设计。
LVDS的发送器与接收器的基本结构如图1所示。它使用两根线(即差分信号线)来传输一个信号，并且使用恒流源(Current Source)驱动，即电流驱动型(而TTL、CMOS之类电压标准为电压驱动型)。
其中，驱动器(Driver)中的场效应管(也可以采用CMOS、GaAs或其它工艺实现)组成一个全桥开关电路，用来控制3.5mA恒流源的电流流动方向，接收器(Receiver)的同相与反相端之间并联了一个100欧姆的端接电阻，这样电流经过电阻即可产生电压，再经过接收器判断就形成了高低电压。
LVDS接口包括两部分，第一部分是发送器，如：ADC(模数转换器件)，的LVDS输出级，第二部分是接收器，如：FPGA(Field Programmable Gate Array现场可编程门阵列)器件的LVDS的输入级。传统的LVDS接口如图1所示，例如精度是(N+1)位的ADC需要通过(N+1)组的LVDS接口把数据从ADC器件传到FPGA器件。
因为ADC器件和FPGA器件是独立器件，该两种器件的制造工艺和工作电压都会不同，造成ADC的LVDS输出共模电压和FPGA的LVDS输入共模电压不一致，导致两个器件的数据接口不匹配，使数据无法传输。该问题对于ADC器件和FPGA器件的配对选型造成比较大困扰。
在现有技术中，差分晶振LVPECL、LVDS、CML和HCSL输出模式的应用电路仅适用于各种时钟应用。支持的信号类型是LVPECL(低电压正发射极耦合)逻辑)，LVDS(低电压差分信号)，CML(电流模式逻辑)和HCSL(HighSpeed当前指导逻辑)。而时钟信号的特征是高低连续变化的信号，因此它可以通过交流耦合电容传递过去。但是对于信号特征不是连续变化的信号，对于一段时间保持稳定，一段时间变化的信号，该信号无法零失真的通过交流耦合电容，所以现有技术的上述电路不适用于上述特征的信号的传输。
ADC的输出信号就是属于信号特征不是连续变化的信号，为了解决该问题，本专利在图2B前面加入了图4电路，解决了信号非连续变化的问题。
发明内容
有鉴于此，本发明实施例提供一种数字信号传输处理装置及方法，以期解决ADC器件和FPGA器件之间在没有匹配的前提下无法传输信号的技术问题。
本发明提供一种数字信号传输处理装置，包括：数字信号模块，用于输出数字信号；处理模块，用于接收并对所述数字信号进行位处理；低压差分信号输出级，用于接收发送位处理后的所述数字信号；低压差分信号输入级，通过信号线与所述低压差分信号输出级耦接，接收位处理后的所述数字信号；隔离分压模块，设置在所述低压差分信号输出级与所述低压差分信号输入级之间，与所述信号线耦接，用于隔离所述低压差分信号输出级共模电压与所述低压差分信号输入级共模电压，并产生所述低压差分信号输入级共模电压。
进一步的，所述数字信号包括非连续变化的信号。
进一步的，所述数字信号包括N+1位数字编码，所述处理模块利用所述N+1位数字编码中的第i位数字编码对N位数字编码进行位处理，其中所述N位数字编码为所述N+1位数字编码中除所述第i位数字编码之外的数字编码；其中，i和N为正整数，且i<N。
进一步的，所述第i位数字编码为最低位数字编码受器件热噪声影响随机翻动。
进一步的，所述位处理为异或处理。
进一步的，所述信号线为差分信号线包括：正电极信号线和负电极信号线。
进一步的，所述隔离分压模块，包括：第一隔离电容设置在所述正电极信号线上；第二隔离电容设置在所述负电极信号线上；串联的第一电阻与第二电阻和串联的第三电阻与第四电阻并联在直流电压源与接地端之间；所述第一电阻与第二电阻耦接于所述正电极信号线；所述第三电阻与第四电阻耦接于所述负电极信号线。
进一步的，所述第一隔离电容、所述第二隔离电容为交流耦合电容。
本发明还提供一种数字信号传输处理方法，包括：输出数字信号；对所述数字信号进行位处理；将低压差分信号输出级及低压差分信号输入级隔离，并给所述低压差分信号输入级提供共模电压。
进一步的，所述数字信号包括非连续变化的信号。
以上数字信号传输处理装置及方法，将LVDS输出级的共模电压与LVDS输入级的共模电压隔离，并给LVDS输入级提供共模电压，同时利用受热噪声影响随机翻动的低位数字对数字信号，特别是非连续变化的信号，进行位处理输出，使数字信号能顺利的穿过隔离电容，实现了LVDS输出级与LVDS输入级在不匹配共模电压的前提下，实现了数字信号的顺利传输。
附图说明
下面将结合附图说明对本发明的具体实施方式进行举例说明。
图1为一种现有的LVDS的发送器与接收器的结构示意图；
图2A为本发明实施例提供的数字信号传输处理装置的示意图；
图2B为本发明实施例提供的数字信号传输处理装置的示意图；
图3为本发明实施例提供的ADC数字信号位运算的示意图；
图4为本发明实施例提供的ADC数字信号位运算电路实现图；
图5为本发明实施例提供的数字信号传输处理方法的流程图。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。为使图面简洁，各图中的只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。
请参考图1，其为一种现有的LVDS的发送器与接收器的结构示意图。如图1所示，当Q2、Q3导通而Q1、Q4截止时，恒流源电流经Q3流向接收器，并向下穿过100欧姆端接电阻再返回至驱动端，最后经Q2到地(GND)，3.5mA的电流在100欧姆电阻上产生350mV的压降，此时同相端电压高于反相端电压，输出为高电压“H”。而当Q2、Q3截止而Q1、Q4导通时，恒流源电流经Q1向右流向接收器，并向上穿过100欧姆端接电阻再返回至驱动端，最后经Q4到地(GND)，3.5mA的电流在100欧姆电阻上也产生350mV的压降，但此时同相端电压低于反相端电压，输出为高电压“L”。通过判断电位差的摆动，从而实现了数字信号的传输。
然而，当LVDS的发送器为ADC器件，接收器为FPGA器件，在ADC器件的LVDS输出共模电压和FPGA器件的LVDS输入共模电压不一致的情况下，因这两个器件的数据接口不匹配，因此信号数据无法进行传输。
在现有技术中，差分晶振LVPECL、LVDS、CML和HCSL输出模式的应用电路仅适用于各种时钟应用。而时钟信号的特征是高低连续变化的信号，因此它可以通过交流耦合电容传递过去。但是对于信号特征不是连续变化的信号，对于一段时间保持稳定，一段时间变化的信号，该信号无法零失真的通过交流耦合电容，所以现有技术的上述电路不适用于上述特征的信号的传输。ADC的输出信号就是属于信号特征不是连续变化的信号，为了解决该问题，本专利在图2B前面加入了图4电路，解决了信号非连续变化的问题。
本发明实施例考虑到以上问题，提出了一种数字信号传输处理装置，请参见图2A，其包括：数字信号模块100，用于输出数字信号；处理模块200，用于接收并对所述数字信号进行位处理；低压差分信号(LVDS)输出级300，用于接收发送位处理后的所述数字信号；低压差分信号输入级400，通过信号线500与所述低压差分信号输出级300耦接，接收位处理后的所述数字信号；隔离分压模块600，设置在所述低压差分信号输出级300与所述低压差分信号输入级400之间，与所述信号线500耦接，用于隔离所述低压差分信号输出级300共模电压与所述低压差分信号输入级400共模电压，并产生所述低压差分信号输入级400共模电压。
在本发明实施例中，为了解决以上技术问题，首先，隔离分压模块设置在所述LVDS输出级与所述LVDS输入级之间，是为了将所述LVDS输出级的共模电压与所述LVDS输入级的共模电压相互隔离，解决所述LVDS输出级与所述LVDS输入级的共模电压不匹配的问题，在所述信号线上设置了隔离电容，该隔离电容为交流耦合电容，具体而言，所述信号线500为差分信号线包括：正电极信号线510和负电极信号线520。第一隔离电容及第二隔离电容分别设置在正电极信号线510上和负电极信号线520上。
其次，在所述LVDS输出级与所述LVDS输入级相互隔离的前提下，需要确保数字信号的正常传输。当LVDS输出级输出的数字信号对应的电流长时间不发生变化时，那么该电流便无法通过第一隔离电容及第二隔离电容传输到LVDS输入级，从而导致数字信号无法传输，为了解决上述问题，需要对数字信号进行处理，保证数字信号对应的电流随时发生变化，从而可以数字信号对应的变化电流通过第一隔离电容及第二隔离电容而传输到LVDS输入级。
具体而言，在本发明实施例中，所述数字信号包括N+1位数字编码，所述处理模块利用所述N+1位数字编码中的第i位数字编码对N位数字编码进行位处理，其中所述N位数字编码为所述N+1位数字编码中除所述第i位数字编码之外的数字编码；其中，i和N为正整数，且i<N。所述第i位数字编码为最低位数字编码受器件热噪声影响随机翻动。所述位处理为异或处理。
例如，当所述LVDS输出级为ADC器件，所述LVDS输入级为FPGA器件。对于精度是(N+1)位的ADC输出数据D<N:0>，如果每一位数据都是随机翻动，则每一位数据都可以无失真的传到FPGA器件，但是这种情况是很难实现的。因为ADC的输出数据D<N:0>和输入信号特征密切相关，如当输入信号是很小幅度的信号时，则高位数据D<N>＝0会长时间保持，造成D<N>信号无法通过C＝0.1uF的交流耦合电容传递到FPGA，使得信号传递失效。为了解决ADC某些位数据长时间不翻动造成的数据传输问题，结合ADC的最后一位输出数据D<0>受到器件热噪声影响随机翻动(例如对于一款16位的高精度ADC，其最低位D<0>受到器件热噪声影响随机翻动)的特征，把最低位数据D<0>和其余数据位D<N:1>分别做异或处理，运算示意图如图3所示，实现电路如图4所示，这样就保证了ADC的(N+1)组LVDS输出级的数据都在随机翻动，可以无失真的把数据传到FPGA。
再次，传送至LVDS输入级的电流经过电阻即可产生电压，但如果该电压与LVDS输入级共模电压相差较大，那么LVDS输入级将无法进行判断，从而导致无法将传输过来的电流有效的转化为有用的信号，使数字信号无法传输，因此，隔离分压模块还根据LVDS输入级的共模电压提供了一个直流电压源产生符合LVDS输入级的共模电压，当传输过来的电流与直流电压源叠加耦合经过电阻即可产生LVDS输入级可以判断的电压，经判断就形成了高低电压，实现了数字信号的传输。
具体而言，在本发明实施例中，所述隔离分压模块600，包括：第一隔离电容610设置在所述正电极信号线上；第二隔离电容620设置在所述负电极信号线上；串联的第一电阻630与第二电阻640和串联的第三电阻650与第四电阻660并联在直流电源670与接地端680之间；所述第一电阻630与第二电阻640耦接于所述正电极信号线510；所述第三电阻650与第四电阻660耦接于所述负电极信号线520。所述第一隔离电容610、所述第二隔离电容620为交流耦合电容。通过上述的直流电源与电阻组成分压电路，产生LVDS输入级的共模电压。
本申请实施例还提供一种数字信号传输处理方法，请参见图5，包括以下步骤：
步骤S110输出数字信号；
步骤S120对所述数字信号进行位处理；
步骤S130将低压差分信号输出级及低压差分信号输入级隔离，并给所述低压差分信号输入级提供共模电压。
关其它内容的描述同以上实施例，在此不再赘述。
以上数字信号传输处理装置及方法，将LVDS输出级的共模电压与LVDS输入级的共模电压隔离，并给LVDS输入级提供共模电压，同时利用受热噪声影响随机翻动的低位数字对数字信号进行位处理输出，使数字信号能顺利的穿过隔离电容，从而在LVDS输出级与LVDS输入级在不匹配共模电压的前提下，实现了数字信号的顺利传输。
以上所述仅是本发明的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种数字信号传输处理装置，其特征在于，包括：
数字信号模块，用于输出数字信号；
处理模块，用于接收并对所述数字信号进行位处理；
低压差分信号输出级，用于接收发送位处理后的所述数字信号；
低压差分信号输入级，通过信号线与所述低压差分信号输出级耦接，接收位处理后的所述数字信号；
隔离分压模块，设置在所述低压差分信号输出级与所述低压差分信号输入级之间，与所述信号线耦接，用于隔离所述低压差分信号输出级共模电压与所述低压差分信号输入级共模电压，并产生所述低压差分信号输入级共模电压；
所述数字信号包括非连续变化的信号；
所述数字信号包括N+1位数字编码，所述处理模块利用所述N+1位数字编码中的第i 位数字编码对N位数字编码进行位处理，其中所述N位数字编码为所述N+1位数字编码中除所述第i位数字编码之外的数字编码；
其中，i和N为正整数，且i<N。
2.如权利要求1所述的数字信号传输处理装置，其特征在于，所述第i位数字编码为最低位数字编码受器件热噪声影响随机翻动。
3.如权利要求1所述的数字信号传输处理装置，其特征在于，所述位处理为异或处理。
4.如权利要求1所述的数字信号传输处理装置，其特征在于，所述信号线为差分信号线包括：正电极信号线和负电极信号线。
5.如权利要求4所述的数字信号传输处理装置，其特征在于，所述隔离分压模块，包括：第一隔离电容设置在所述正电极信号线上；第二隔离电容设置在所述负电极信号线上；串联的第一电阻与第二电阻和串联的第三电阻与第四电阻并联在直流电源与接地端之间；所述第一电阻与第二电阻耦接于所述正电极信号线；所述第三电阻与第四电阻耦接于所述负电极信号线。
6.如权利要求5所述的数字信号传输处理装置，其特征在于，所述第一隔离电容、所述第二隔离电容为交流耦合电容。
7.采用权利要求1至6任一数字信号传输处理装置进行数字信号传输处理方法，其特征在于，包括：
输出数字信号；
对所述数字信号进行位处理；
将低压差分信号输出级及低压差分信号输入级隔离，并给所述低压差分信号输入级提供共模电压。
8.如权利要求7所述的数字信号传输处理方法，其特征在于，所述数字信号包括：非连续变化的信号。
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