CN113097129A - 导电结构的制作方法、导电结构及机台设备 - Google Patents
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Abstract
本申请公开了一种导电结构的制作方法、导电结构及机台设备,该导电结构的制作方法包括:在晶圆上待填充的导孔和/或沟槽内表面沉积籽晶层;对所述晶圆的上表面和下表面进行加热,使所述籽晶层回流,以去除所述待填充的导孔和/或沟槽豁口处及侧壁的悬垂凸起结构。该导电结构采用双热源从晶圆的上下两侧进行加热,使晶圆的升温更加均匀和快速,减少豁口处及侧壁的悬垂凸起结构,拓展了籽晶层回流的工艺窗口,减少晶圆因温升变化产生的应力,采用双热源从晶圆的上下两侧进行加热还可以显著减少籽晶层回流的工艺耗时,提高生产效率。
Description
技术领域
本发明涉及半导体及集成电路制造领域,更具体地,涉及一种导电结构的制作方法、导电结构及机台设备。
背景技术
随着集成度的逐步提高,半导体元器件尺寸不断缩小,在高效率、高密度集成电路中的晶体管数量已经上升到几千万上亿个。这些数量庞大的有源元件的信号集成需要多层高密度金属连线,然而这些金属连线带来的电阻和寄生电容已经逐步成为限制这种高密度集成电路速度的主要因素。基于此问题的推动,半导体工业从原来的金属铝连线工艺发展成金属铜连线。金属铜减少了金属连线层间的电阻,同时增强了电路的稳定性。
然而,随着半导体器件尺寸的减小,其晶体管尺寸也逐步减小,晶体管的信道长度,相邻晶体管之间的节距也减少,从而限制了导电接触组件的尺寸,提供电连接至晶体管的这些组件,例如接触导孔等,它们可安装在相邻晶体管之间的可用实际面积内。由于这些组件的横截面区域相应地减少,其导电接触组件的设计和性能结构逐步成为晶体管设计中的重大问题,接触导孔的横截面区域,以及它们所包含的材料特性,对于电路组件的有效电阻及整体效能有着显著影响。
因此,如何保证电路组件稳定高效的制作是现阶段亟需解决的问题。
发明内容
本发明的目的是提供一种导电结构的制作方法及导电结构,以稳定高效的完成半导体中导电结构的制作,该导电结构采用双热源从晶圆的上下两侧进行加热,使晶圆的升温更加均匀和快速,减少豁口处及侧壁的悬垂凸起结构,拓展了籽晶层回流的工艺窗口,减少晶圆因温升变化产生的应力,采用双热源从晶圆的上下两侧进行加热还可以显著减少籽晶层回流的工艺耗时,缓解整个制造流程中的瓶颈,提高生产效率,提升工艺节拍。
根据本发明的一方面,提供一种导电结构的制作方法,其特征在于,包括:
在晶圆上待填充的导孔和/或沟槽内表面沉积籽晶层;
对所述晶圆的上表面和下表面进行加热,使所述籽晶层回流,以去除所述待填充的导孔和/或沟槽豁口处及侧壁的悬垂凸起结构。
优选地,在对所述晶圆的上表面和下表面进行加热,使所述籽晶层回流后还包括对所述晶圆进行冷却,使所述籽晶层固化。
优选地,还包括在所述籽晶层固化后在所述籽晶层表面沉积金属,以填充所述待填充的导孔和/或沟槽,形成导电结构。
优选地,在沉积籽晶层和对所述晶圆的上表面和下表面进行加热之间,还包括:
采用顶针将所述晶圆置于热源处,其中,所述顶针支撑所述晶圆,使得所述晶圆与所述承载台分离。
优选地,在对晶圆进行加热时,承载所述顶针带动所述晶圆旋转。
优选地,所述晶圆的旋转速度为3-6r/min。
优选地,所述热源包括加热灯、等离子发生器以及通气管路中的至少两种,其中,所述通气管路向所述晶圆所在腔室中通入具有一定温度的气体从而对所述晶圆进行加热。
优选地,所述气体包括氮气、氦气、氩气中的至少一种。
优选地,所述等离子发生器和/或所述通气管路与所述晶圆的表面间具有预设的夹角,使所述等离子体和/或所述气体的气流以预设的角度与所述晶圆表面相接触。
优选地,所述籽晶层和/或所述金属包括金、银、铜中的至少一种。
优选地,对晶圆进行加热的加热温度包括200-400℃。
根据本发明的另一方面,还提供一种导电结构,其特征在于,所述导电结构采用如上所述的方法制作而成。
根据本发明的再一方面,还提供一种机台设备,其特征在于,所述机台设备用于执行如上所述的方法。
本发明实施例提供的导电结构的制作方法、导电结构及机台设备,首先在待填充的导孔和/或沟槽形成籽晶层,再采用双热源分别从晶圆的上表面和下表面为晶圆加热,使籽晶层回流,以减少籽晶层在豁口处及侧壁形成的悬垂凸起结构,使导孔和/或沟槽的底部填充更加充实,减少了空腔的产生,使得导孔和/或沟槽的空间被充分利用,该双热源双侧加热的方式使得晶圆温度提升至目标温度的速度更快,耗时更短,可以有效减少该工艺的耗时,从而提高生产效率。进一步地,采用双热源从上下两侧加热,其加热效果也更加均匀,可以减少因温度变化给晶圆带来的应力,通过高温气流及等离子流的方式为晶圆的上表面加热,其气流方向及等离子流的方向还可提升籽晶层院子迁移的方向性,提升籽晶层回流的效果。在籽晶层上沉积金属形成填充于导孔和/或沟槽中的导电结构。该导电结构充分利用了导孔和/或沟槽的空间,尽可能的对空间进行了填充,减少了导孔和/或沟槽中可能产生的空腔,提升了该导电结构的效能,减小了因导电结构对产品质量的制约,有助于产品能效的进一步提升。
附图说明
通过以下参照附图对本发明实施例的描述,本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出导电结构的制作流程图。
图2a至图2c示出导电结构的制作过程中部分阶段的示意图。
图3示出本发明实施例的导电结构的制作过程中晶圆加热阶段的示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中,相同的元件采用类似的附图标记来表示。为了清楚起见,附图中的各个部分没有按比例绘制。此外,可能未示出某些公知的部分。为了简明起见,可以在一幅图中描述形态变换后的结构。
应当理解,在描述结构关系时,当将一个结构、一个区域称为位于另一结构、另一个区域“上面”或“上方”时,可以指直接位于另一结构、另一个区域上面,或者在其与另一结构、另一个区域之间还包含其它的结构或区域。并且,如果将产品翻转,该结构、区域将位于另一结构、另一个区域“下面”或“下方”。
如果为了描述直接位于另一结构、另一个区域上面的情形,本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中,术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称,包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节,例如器件的结构、材料、尺寸、处理工艺和技术,以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样,可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现,以下将描述其中一些示例。
在半导体及集成电路进行制造时,除去晶体管自身的结构,也需要制作用于连接晶体管或其他部分的导电结构,由于晶体管的尺寸逐步缩小,其留给导电结构的尺寸也越来越小,因此,尽可能充分利用有限的空间就显得十分必要。
图1示出了导电结构的制作流程图,各步骤如下:
在步骤S10中,在待填充的导孔或沟槽内表面沉积籽晶层10,该籽晶层10例如选用金、银、铜等导电性能较好的金属,由于工艺本身所限,其沉积的籽晶层10会在待填充的导孔或沟槽豁口处及侧壁形成悬垂凸起结构11,而非按照期望全部沉积填充于导孔或沟槽的底部。
在步骤S20中,将晶圆抬升到位,采用3个或3个以上的顶针与晶圆下表面相接触并抬升晶圆,使晶圆的下表面与承载台分离。
在步骤S30中,对晶圆进行加热,通过位于晶圆下表面附近的加热灯对晶圆进行加热,使附着在导孔或沟槽内表面的籽晶层回流,以减少悬垂凸起结构,使导孔或沟槽的底部被更紧实的填充。
在步骤S40中,将晶圆下降到位,在完成加热,籽晶层回流后,降低顶针高度,使承载台与晶圆背面相接触,由承载台支撑晶圆。
在步骤S50中,对晶圆进行冷却,等待晶圆温度下降,籽晶层和晶圆状态稳定。
在步骤S60中,待籽晶层和晶圆状态稳定后,在待填充的导孔或沟槽中(籽晶层表面)沉积金属,形成金属层20,该金属层20例如为金、银、铜等导电性能较好的金属或合金,其金属层20的厚度例如不小于导孔或沟槽深度与籽晶层厚度的差值,优选地,金属层20恰好填满导孔或沟槽,金属层20及籽晶层10共同形成导电结构,当然地,也可不沉积金属,直接利用籽晶层形成导电结构。
图2a至图2c示出导电结构的制作过程中部分阶段的示意图,其中,位于上方的均为对应阶段晶圆微观结构的局部示意图,如图2a所示,其对应步骤S10,晶圆200位于承载台100上,在晶圆200的待填充的导孔或沟槽内表面沉积籽晶层10,由于工艺限制,其沉积的籽晶层10会在待填充的导孔或沟槽豁口处及侧壁形成悬垂凸起结构11。承载台100的左右两侧设置有后续步骤加热晶圆200所需的加热灯300。
如图2b所示,其对应步骤S20和S30,将晶圆抬升到位或承载台100下降到位,改由顶针110与晶圆200的背面相接触支撑晶圆200,使晶圆200的下表面与承载台100相分离,此状态下可开启位于承载台100左右两侧的加热灯300,加热灯300朝向晶圆200的下表面为晶圆200进行加热,使晶圆200的温度升高,籽晶层10回流,减少导孔或沟槽豁口处及侧壁的悬垂凸起结构11,使籽晶层10尽可能的填充于孔或沟槽的底部。
如图2c所示,其对应步骤S40至S60,将晶圆下降到位或承载台100抬升到位,使晶圆200的下表面与承载台100相接触,由承载台100支撑晶圆200,静置晶圆200使其冷却,再在导孔或沟槽中(籽晶层10表面)沉积金属,形成金属层20,由金属层20将导孔或沟槽填满,形成导电结构。
在上述各步骤中,其晶圆抬升到位耗时约30s,需要将晶圆加热至300℃,该加热及籽晶层回流耗时约60s,由于长时间的高温过程会极大的改变晶圆的自身应力情况,为防止晶圆破碎,需要以非常缓慢的速度完成晶圆的下降,使得晶圆的下降耗时约100s,再对位于承载台上的晶圆进行冷却,耗时约50s,最后在籽晶层上沉积金属,形成导电结构。由于仅通过晶圆背面的加热灯对晶圆的下表面进行加热,该加热效率及加热均匀性均较低,会成为影响生产效率的瓶颈。
图3示出本发明实施例的导电结构的制作过程中晶圆加热阶段的示意图,图中位于上方的是该阶段晶圆微观结构的局部示意图。图中可见采用了第一热源400和第二热源500分别对晶圆的下表面和上表面进行加热,该方案可以显著缩短晶圆加热至目标温度所需的时间,进一步地,晶圆200抬升到位后,在加热阶段其承载台100进行旋转,从而带动晶圆200转动,其转速例如为3-6r/min,通过旋转可使晶圆200的受热更加均匀,在加热阶段,沉积的籽晶层10会从图示中虚线所示的状态逐步进行回流,减少豁口处及侧壁的悬垂凸起结构11使其填充于导孔或沟槽底部。
图中的第一热源400例如同样为加热灯,第二热源500例如为通气管路或等离子发生器,当第二热源500为通气管路时,由通气管路向晶圆所在腔体内通入高温气体,高温气体例如为温度为200-500℃的氮气、氩气或其他不与晶圆及籽晶层发生反应的气体,其通入气体产生的气流与晶圆上表面呈20-80°的夹角吹向晶圆的上表面,气体流量可根据具体情况进行调整,该高温气体不仅可以对晶圆进行加热,由于气流角度的设定,还可增加籽晶层原子迁移的方向性,使导孔或沟槽边缘的籽晶层更快的回流至导孔或沟槽中。当第二热源500为等离子发生器时,类似地,其产生的等离子体也以一定的角度射向晶圆200的上表面,其同样可以对晶圆200进行加热,同时增加籽晶层原子迁移的方向性,等离子发生器的功率可根据具体需求进行相应调整。当然地,第一热源400也可换为通气管路或等离子体发生器,在此不再赘述。
本发明实施例提供的导电结构的制作方法、导电结构及机台设备,首先在待填充的导孔和/或沟槽形成籽晶层,再采用双热源分别从晶圆的上表面和下表面为晶圆加热,使籽晶层回流,以减少籽晶层在豁口处及侧壁形成的悬垂凸起结构,使导孔和/或沟槽的底部填充更加充实,减少了空腔的产生,使得导孔和/或沟槽的空间被充分利用,该双热源双侧加热的方式使得晶圆温度提升至目标温度的速度更快,耗时更短,可以有效减少该工艺的耗时,从而提高生产效率。进一步地,采用双热源从上下两侧加热,其加热效果也更加均匀,可以减少因温度变化给晶圆带来的应力,通过高温气流及等离子流的方式为晶圆的上表面加热,其气流方向及等离子流的方向还可提升籽晶层院子迁移的方向性,提升籽晶层回流的效果。在籽晶层上沉积金属形成填充于导孔和/或沟槽中的导电结构。该导电结构充分利用了导孔和/或沟槽的空间,尽可能的对空间进行了填充,减少了导孔和/或沟槽中可能产生的空腔,提升了该导电结构的效能,减小了因导电结构对产品质量的制约,有助于产品能效的进一步提升。
在以上的描述中,对于各结构的具体构图、制造等技术细节并没有做出详细的说明。但是本领域技术人员应当理解,可以通过各种技术手段,来形成所需形状的结构、区域等。另外,为了形成同一结构,本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外,尽管在以上分别描述了各实施例,但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是,这些实施例仅仅是为了说明的目的,而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围,本领域技术人员可以做出多种替代和修改,这些替代和修改都应落在本发明的范围之内。
Claims (13)
1.一种导电结构的制作方法,其特征在于,包括:
在晶圆上待填充的导孔和/或沟槽内表面沉积籽晶层;
对所述晶圆的上表面和下表面进行加热,使所述籽晶层回流,以去除所述待填充的导孔和/或沟槽豁口处及侧壁的悬垂凸起结构。
2.根据权利要求1所述的制作方法,其特征在于,在对所述晶圆的上表面和下表面进行加热,使所述籽晶层回流后还包括对所述晶圆进行冷却,使所述籽晶层固化。
3.根据权利要求1所述的制作方法,其特征在于,还包括在所述籽晶层固化后在所述籽晶层表面沉积金属,以填充所述待填充的导孔和/或沟槽,形成导电结构。
4.根据权利要求1所述的制作方法,其特征在于,在沉积籽晶层和对所述晶圆的上表面和下表面进行加热之间,还包括:
采用顶针将所述晶圆置于热源处,其中,所述顶针支撑所述晶圆,使得所述晶圆与所述承载台分离。
5.根据权利要求4所述的制作方法,其特征在于,在对晶圆进行加热时,承载所述晶圆的顶针带动所述晶圆旋转。
6.根据权利要求5所述的制作方法,其特征在于,所述晶圆的旋转速度为3-6r/min。
7.根据权利要求1所述的制作方法,其特征在于,所述热源包括加热灯、等离子发生器以及通气管路中的至少两种,其中,所述通气管路向所述晶圆所在腔室中通入具有一定温度的气体从而对所述晶圆进行加热。
8.根据权利要求7所述的制作方法,其特征在于,所述气体包括氮气、氦气、氩气中的至少一种。
9.根据权利要求7所述的制作方法,其特征在于,所述等离子发生器和/或所述通气管路与所述晶圆的表面间具有预设的夹角,使所述等离子体和/或所述气体的气流以预设的角度与所述晶圆表面相接触。
10.根据权利要求1所述的制作方法,其特征在于,所述籽晶层和/或所述金属包括金、银、铜中的至少一种。
11.根据权利要求1所述的制作方法,其特征在于,对晶圆进行加热的加热温度包括200-400℃。
12.一种导电结构,其特征在于,所述导电结构采用如权利要求1至9中任一项所述的方法制作而成。
13.一种机台设备,其特征在于,所述机台设备用于执行如权利要求1至11中任一项所述的方法。
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW490767B (en) * | 1999-10-06 | 2002-06-11 | Infineon Technologies Corp | Improved metal line deposition process |
US20050245064A1 (en) * | 2004-04-28 | 2005-11-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for preventing voids in metal interconnects |
CN103295958A (zh) * | 2013-06-04 | 2013-09-11 | 上海华力微电子有限公司 | 一种制备铜种子层的方法 |
CN104183546A (zh) * | 2014-08-27 | 2014-12-03 | 上海集成电路研发中心有限公司 | 一种硅通孔工艺中籽晶层的形成方法 |
CN107946233A (zh) * | 2017-11-07 | 2018-04-20 | 睿力集成电路有限公司 | 半导体结构及其制备方法 |
CN111092016A (zh) * | 2018-10-23 | 2020-05-01 | 株式会社斯库林集团 | 热处理方法及热处理装置 |
CN112236850A (zh) * | 2018-03-20 | 2021-01-15 | 玛特森技术公司 | 热处理系统中用于局部加热的支撑板 |
-
2021
- 2021-03-02 CN CN202110230882.0A patent/CN113097129B/zh active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW490767B (en) * | 1999-10-06 | 2002-06-11 | Infineon Technologies Corp | Improved metal line deposition process |
US20050245064A1 (en) * | 2004-04-28 | 2005-11-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for preventing voids in metal interconnects |
CN103295958A (zh) * | 2013-06-04 | 2013-09-11 | 上海华力微电子有限公司 | 一种制备铜种子层的方法 |
CN104183546A (zh) * | 2014-08-27 | 2014-12-03 | 上海集成电路研发中心有限公司 | 一种硅通孔工艺中籽晶层的形成方法 |
CN107946233A (zh) * | 2017-11-07 | 2018-04-20 | 睿力集成电路有限公司 | 半导体结构及其制备方法 |
CN112236850A (zh) * | 2018-03-20 | 2021-01-15 | 玛特森技术公司 | 热处理系统中用于局部加热的支撑板 |
CN111092016A (zh) * | 2018-10-23 | 2020-05-01 | 株式会社斯库林集团 | 热处理方法及热处理装置 |
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GR01 | Patent grant | ||
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