CN113097128A - 包含阶梯结构的微电子装置、以及相关电子装置及方法 - Google Patents

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Abstract

本申请案涉及包含阶梯结构的微电子装置以及相关电子装置及方法。微电子装置包括：堆叠结构，其包括布置成层级的交替的导电结构及绝缘结构，所述层级中的每一者个别地包括所述导电结构中的一者及所述绝缘结构中的一者；阶梯结构，其在所述堆叠结构内且具有包括所述层级的边缘的梯级；及掺杂电介质材料，其邻近所述阶梯结构的所述梯级且包括掺杂有硼、磷、碳及氟中的一或多者的二氧化硅，所述掺杂电介质材料具有比硼磷硅玻璃更大的Si‑O‑Si键与水的比率。还揭示形成微电子装置及相关电子系统的相关方法。

Description

包含阶梯结构的微电子装置、以及相关电子装置及方法
优先权主张
本申请案主张2020年1月8日申请的题为“包含阶梯结构的微电子装置、以及相关电子装置及方法(Microelectronic Devices Including Stair Step Structures,andRelated Electronic Devices and Methods)”的序列号为16/737,777的美国专利申请案的申请日期的权益。
技术领域
在各个实施例中，本发明大体上涉及微电子装置设计及制造领域。更明确来说，本发明涉及包含阶梯结构的微电子装置、以及相关电子系统及方法。
背景技术
微电子工业的持续目标是增加例如非易失性存储器装置(例如NAND快闪存储器装置)的存储器装置的存储器密度(例如每存储器裸片存储器单元的数目)。增加非易失性存储器装置中的存储器密度的一种方法是利用垂直存储器阵列(也称为“三维(3D)存储器阵列”)架构。常规垂直存储器阵列包含延伸穿过导电结构(例如字线)的层级中的开口的垂直存储器串及垂直存储器串与导电结构的每一接合点处的电介质材料。如与具有常规平面(例如二维)晶体管布置的结构相比，此配置通过在裸片上向上(例如纵向、垂直)构建阵列来准许更大数目个切换装置(例如晶体管)定位在单位裸片面积(即，所消耗的有源表面的长度及宽度)中。
常规垂直存储器阵列包含导电结构与存取线(例如字线)之间的电连接使得垂直存储器阵列中的存储器单元可唯一地被选择用于写入、读取或擦除操作。形成此电连接的一种方法包含在导电结构的层级的边缘(例如水平端)处形成所谓的至少一个“阶梯(staircase)”(或“阶梯(stair step)”)结构。阶梯结构包含提供导电结构的接触区域的个别梯级(step)，导电接触结构可定位在所述接触区域上以提供对导电结构的电接入。
随着垂直存储器阵列技术进步，通过形成包含导电结构的额外层级且因此包含额外阶梯结构及/或与其相关联的个别阶梯结构中的额外梯级的垂直存储器阵列提供了额外存储器密度。随着此类垂直存储器阵列中的存储器单元的数目例如通过增加垂直存储器阵列的垂直串中的存储器单元的数目而增加，阶梯结构的深度(例如高度)增加。换句话来说，例如最下梯级与最上梯级之间的距离(垂直距离、水平距离)可随着垂直存储器阵列中的存储器单元的数目增加而增加。另外，随着梯级的数目增加，相对阶梯结构的区域之间的距离可展现类似增加。
阶梯结构的深度的增加及相对阶梯结构的区域之间的距离的增加带来了用绝缘材料填充邻近阶梯结构的开口的问题。不幸的是，绝缘材料的增加的深度及体积在微电子装置的制造期间可能具有非期望的后果。举例来说，随着阶梯结构变得更深，绝缘材料的形成及图案化可能需要大量绝缘材料。然而，随着绝缘材料的体积增加，例如必须移除及图案化的大量材料、绝缘材料的收缩及脱层、绝缘材料内的剩余应力、由绝缘材料的收缩引起的接触失准及各种材料(例如湿气)从绝缘材料的脱气等的问题变得有问题。
发明内容
本文中揭示的实施例包含一种微电子装置，其包括邻近阶梯结构的梯级的掺杂电介质材料。举例来说，根据一个实施例，一种微电子装置包括：堆叠结构，其包括布置成层级的交替的导电结构及绝缘结构，所述层级的每一者个别地包括所述导电结构的一者及所述绝缘结构的一者；阶梯结构，其在所述堆叠结构内且具有包括所述层级的边缘的梯级；及掺杂电介质材料，其邻近所述阶梯结构的所述梯级且包括掺杂有硼、磷、碳及氟的一或多者的二氧化硅，所述掺杂电介质材料具有比硼磷硅玻璃更大的Si-O-Si键与水的比率。
在额外实施例中，一种形成微电子装置的方法包括：在包括交替的第一材料及第二材料的堆叠结构中形成阶梯结构；通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源邻近所述阶梯结构形成包括掺杂有硼、磷、氟及碳中的一或多者的二氧化硅的掺杂电介质材料；及使所述掺杂电介质材料平坦化。
在另外实施例中，一种微电子装置包括：至少一个阶梯结构，其在包括各自个别地包括导电结构及垂直邻近所述导电结构的绝缘结构的层级的堆叠结构内，所述至少一个阶梯结构具有包括所述层级的水平端的梯级；未掺杂电介质材料，其物理地接触所述至少一个阶梯结构的所述梯级；及掺杂电介质材料，其包括邻近所述未掺杂电介质材料的掺杂有硼、磷、氟及碳的一或多者的二氧化硅。
在又额外实施例中，一种电子装置包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置。所述存储器装置包括：堆叠结构，其包括布置成层级的交替的导电结构及绝缘结构；台阶(stadium)结构，其在所述堆叠结构内且包括各自个别地具有包括所述层级的边缘的梯级的相对阶梯结构；及电介质材料，其水平安置于所述台阶结构的所述相对阶梯结构之间且包括二氧化硅及从硼、磷、碳及氟选择的一或多种掺杂剂。
附图说明
图1是根据本发明的实施例的微电子装置的一部分的部分剖面透视图；
图2是根据本发明的实施例的图1中展示的微电子装置的微电子装置结构的简化透视图；
图3A到图3F说明根据本发明的实施例的形成微电子装置结构的方法；
图4A到图4C说明根据本发明的实施例的形成包含掺杂电介质材料的微电子装置结构的方法；
图4D是根据本发明的实施例的微电子装置结构的简化横截面图；
图5A到图5B说明根据本发明的实施例的形成在阶梯结构之间包括交替电介质材料的微电子装置结构的方法；
图6是根据本发明的实施例的说明性电子系统的框图；
图7是根据本发明的实施例的基于处理器的系统；
图8是通过PECVD使用原硅酸四乙酯形成且掺杂有硼及磷的二氧化硅的SEM图像；
图9A、图9B及图9C分别是常规BPSG电介质材料、热生长电介质材料及掺杂电介质材料随在温度循环期间的温度而变化的的应力的曲线图；
图10是说明随含有常规BPSG电介质材料的腔室中的温度而变化的水的分压及随含有根据本发明的实施例形成的掺杂电介质材料的另一腔室中的温度而变化的水的分压的曲线图；及
图11到图13是说明根据本发明的实施例的各种电介质材料随深度而变化的的碳含量、氢含量及氮含量的曲线图。
具体实施方式
与本文一起包含的图解并不意在是任何特定系统、微电子结构、微电子装置或其集成电路的实际图，而仅仅是用于描述本文中的实施例的理想化表示。图式之间共同的元件及特征可保留相同数字标示，除了为了便于遵循所述描述，参考数字以在其上引入元件或最完整描述元件的图式的编号开始。
以下描述提供特定细节，例如材料类型、材料厚度及处理条件，以便提供本文中描述的实施例的详尽描述。然而，所属领域的一般技术人员应理解，可无需采用这些特定细节来实践本文中揭示的实施例。事实上，可连同半导体工业中采用的常规制造技术实践所述实施例。另外，本文中提供的描述不会形成用于制造微电子装置(例如，存储器装置，例如3DNAND快闪存储器装置)或在阶梯结构之间包含绝缘材料的完整微电子装置的完整工艺流程。下文描述的结构并不会形成完整的微电子装置。下文仅详细描述理解本文中描述的实施例所必需的那些工艺动作及结构。用于由结构形成完整微电子装置的额外动作可通过常规技术执行。
本文中描述的材料可通过常规技术形成，包含(但不限于)旋涂、毯覆式涂覆、化学气相沉积(CVD)、原子层沉积(ALD)、等离子增强ALD、物理气相沉积(PVD)、等离子增强型化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)。替代地，可原位生长所述材料。取决于要形成的特定材料，可由所属领域的一般技术人员选择用于沉积或生长材料的技术。除非上下文另外指示，否则材料的移除可通过任何合适的技术实现，包含(但不限于)蚀刻、磨料平坦化(例如化学机械平坦化)或其它已知方法。
如本文中使用，术语“纵向”、“垂直”、“横向”及“水平”是参考一或多个结构及/或特征形成于其中或其上的衬底(例如基底材料、基底结构、基底构造等)的主平面且不一定是通过地球的重力场定义。“横向”或“水平”方向是基本上平行于衬底的主平面的方向，而“纵向”或“垂直”方向是基本上垂直于衬底的主平面的方向。衬底的主平面由具有比衬底的其它表面相对更大的面积的衬底的表面界定。
如本文中使用，关于给定参数、性质或条件的术语“基本上”在所属领域的一般技术人员所理解的程度上意味着且包含给定参数、性质或条件在例如可接受公差内得到满足。作为实例，取决于基本上满足的特定参数、性质或条件，所述参数、性质或条件可至少90.0％满足、至少95.0％满足、至少99.0％满足、至少99.9％满足或甚至100％满足。
如本文中使用，关于特定参数的数值的“约”或“大致”包含数值及所属领域的一般技术人员理解为在特定参数的可接受公差内的的数值的变化程度。举例来说，关于数值的“约”或“大致”可包含在从数值的90.0％到110.0％的范围内的额外数值，例如在从数值的95.0％到105.0％的范围内、在从数值的97.5％到102.5％的范围内、在从数值的99.0％到101.0％的范围内、在从数值的99.5％到100.5％的范围内或在从数值的99.9％到100.1％的范围内。
如本文中使用，为便于描述，空间相对术语(例如“下面”、“下方”、“下”、“底部”、“上方”、“上”、“顶部”、“前”、“后”、“左”、“右”及类似物)可用于描述一个元件或特征与另一(些)元件或特征的关系，如图中说明。除非另外指定，否则空间相对术语希望涵盖除图中描绘的定向之外的材料的不同定向。举例来说，如果使图中的材料反转，那么描述为在其它元件或特征“下方”或“下面”或“之下”或“底部上”的元件将定向成在其它元件或特征“上方”或“顶部上”。因此，所属领域的一般技术人员将明白，术语“下方”可取决于使用术语的上下文而涵盖上方及下方两种定向。材料可以其它方式定向(例如旋转90度、反转、翻转等)且相应地解释本文中使用的空间相对描述词。
如本文中使用，“导电材料”是指金属(例如钨、钛、铌、钒、铪、钽、铬、锆、铁、锇、钴、镍、铱、铂、钯、钌、铑、铝、铜、钼、金)、金属合金、含金属材料(例如金属氮化物(氮化钛、氮化钽、硅化镍、硅化钛)、金属硅化物(硅化钽、硅化钨、硅化镍、硅化钛)、金属碳化物、金属氧化物(氧化铱、氧化钌))、导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)、多晶硅、展现导电性的其它材料或其组合中的一或多者。导电材料可包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化铝钛(TiAlN)、元素钛(Ti)、元素铂(Pt)、元素铑(Rh)、元素钌(Ru)、元素钼(Mo)、元素铱(Ir)、氧化铱(IrOx)、元素钌(Ru)、氧化钌(RuOx)、元素钨(W)、铝(Al)、元素铜(Cu)、元素金(Au)、元素银(Ag)、多晶硅、其合金或其组合中的至少一者。在本文中可互换地使用术语“导电材料(electrically conductive material)”与“导电材料(conductive material)”。
如本文中使用，可互换地使用术语“阶梯(stair step)”结构与“阶梯(staircase)”结构。
根据本文中描述的实施例，描述一种形成微电子装置的方法，所述微电子装置包含：堆叠结构，其包括包含垂直交替的导电结构及绝缘结构的层级；及至少一个阶梯结构，其由所述层级的水平端定义。在形成堆叠结构之后，邻近微电子装置的阶梯结构形成包括至少一掺杂电介质材料的绝缘区域，例如在堆叠结构的相对阶梯结构的梯级之间。举例来说，掺杂电介质材料可经安置于堆叠结构的一或多个台阶结构内，其中台阶结构各自个别地包含相对阶梯结构(例如，具有正斜率的第一阶梯结构及具有负斜率的第二相对阶梯结构)。掺杂电介质材料可通过等离子体增强型化学气相沉积使用包括原硅酸四乙酯及氧源(例如氧气(O2)、臭氧或两者)的前驱体形成。掺杂电介质材料可在存在一或多种掺杂剂前驱体的情况下形成，前驱体例如用于形成掺杂有硼、磷、氟及碳中的一或多者的掺杂电介质材料的硼、磷、氟及碳中的一或多者的前驱体。
掺杂电介质材料由于存在一或多种掺杂剂及形成掺杂电介质材料的方法可展现相对于常规电介质材料有所改进的性质，常规电介质材料例如热生长二氧化硅或硅酸盐玻璃(例如硼硅玻璃(BSG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG))。掺杂电介质材料可适用于大间隙填充应用(其中期望大量绝缘材料的区)。掺杂电介质材料可展现高度梯级覆盖且可适用于高的深宽比(例如大于约10:1的深宽比)应用。掺杂电介质材料可展现比常规电介质材料更高的化学机械平坦化速率及比常规电介质材料更快的沉积速率，从而促进相较于常规电介质材料更快的处理量及制造。掺杂电介质材料可展现压缩应力且可能不会响应于暴露于高温而展现应力滞后。在一些实施例中，掺杂电介质材料展现比常规电介质材料更少的张应力。掺杂电介质材料可响应于暴露于热循环(例如，在暴露于高温之后暴露于冷却)展现相较于常规电介质材料显著较小体积变化(例如收缩)。在一些实施例中，掺杂电介质材料可包含疏水表面且展现比常规电介质材料更少的湿度脱气。掺杂电介质材料可基本上不具有Si-OH键且可展现比以常规方式形成的BPSG更高的Si-O-Si键与水的比率。因此，掺杂电介质材料可用于填充邻近阶梯结构的大量绝缘区域，例如在阶梯视距中的谷内。
图1是根据本发明的实施例的微电子装置100(例如，垂直存储器装置，例如3DNAND快闪存储器装置)的一部分的部分剖面透视图。微电子装置100包含用于界定用于将存取线106连接到导电层级105(例如导电层、导电板等)的接触区域的阶梯结构120。微电子装置100可包含彼此串联耦合的存储器单元103的垂直串101。垂直串101可垂直且正交于导电线及层级105延伸，例如数据线102、源层级104、导电层级105、存取线106、第一选择门108(例如上选择门、漏极选择门(SGD))、选择线109及第二选择门110(例如下选择门、源极选择门(SGS))。
垂直导电接触件111可如展示那样将组件彼此电耦合。举例来说，选择线109可电耦合到第一选择门108，且存取线106可电耦合到导电层级106。微电子装置100还可包含定位在存储器阵列下方的控制单元112，控制单元112可包含串驱动器电路系统、传递门、用于选择门的电路系统、用于选择导电线(例如数据线102、存取线106等)的电路系统、用于放大信号的电路系统及用于感测信号的电路系统中的至少一者。举例来说，控制单元112可电耦合到数据线102、源层级104、存取线106、第一选择门108及第二选择门110。
第一选择门108可在第一方向x(例如，从图1的角度是向左及向右)上水平延伸，且可在垂直串101的第一端(例如上端)耦合到存储器单元103的垂直串101相应第一群组。第二选择门110可以基本上平面配置形成且可在存储器单元103的垂直串101的第二相对端(例如下端)处耦合到垂直串101。
数据线102(例如位线)可在与第一选择门108在其上延伸的第一方向成一定角度(例如，垂直)的第二方向y(例如，从图1的角度是向上及向下)上水平延伸。数据线102可在垂直串101的第一端(例如上端)处耦合到垂直串101的相应第二群组。耦合到相应第一选择门108的垂直串101的第一群组可与耦合到相应数据线102的垂直串101的第二群组共享特定垂直串101。因此，可选择特定第一选择门108与特定数据线102的相交点处的特定垂直串101。
导电层级105(例如字线板)可在相应水平平面中延伸。导电层级105可经垂直堆叠，使得每一导电层级105耦合到存储器单元103的所有垂直串101，且存储器单元103的垂直串101垂直延伸穿过导电层级105的堆叠。导电层级105可耦合到存储器单元103的控制门或可形成导电层级105耦合到其的存储器单元103的控制门。每一导电层级105可耦合到存储器单元103的特定垂直串101的一个存储器单元103。
第一选择门108及第二选择门110可操作以选择特定数据线102与源层级104之间的存储器单元103的特定垂直串101。因此，特定存储器单元103可通过操作(例如，通过选择)耦合到特定存储器单元103的适当第一选择门108、第二选择门110及导电层级105经选择且电耦合到数据线102。
阶梯结构120可经配置以通过垂直导电接触件111在存取线106与层级105之间提供电连接。换句话来说，层级105的特定层阶可经由与同特定层级105电连通的相应导电接触件111电连通的存取线106来选择。
如本文中将描述，微电子装置100的微电子装置结构130可包含堆叠结构125，其包含在其层级(例如层级336(图3F))的水平端处的阶梯结构120及邻近阶梯结构120的掺杂电介质材料(例如掺杂电介质材料322(图3C到图3F))，如下文将更详细描述。
图2是根据本发明的实施例的微电子装置结构200的简化透视图。微电子装置结构200可例如用作先前参考图1描述的微电子装置100中的微电子装置结构130。如图2中展示，微电子装置结构200可包含一或多个阶梯结构210。微电子装置结构200的阶梯结构210的梯级211可用作堆叠结构205(例如参考图1描述的微电子装置100的微电子装置结构130的堆叠结构125)的导电材料的不同层级(例如导电层级105(图1))的接触区域。阶梯结构210可包含例如在堆叠结构205内处于彼此不同的高度(例如垂直位置)的第一阶梯结构201a、第二阶梯结构202a、第三阶梯结构203a及第四阶梯结构204a。另外，阶梯结构210可进一步包含与第一阶梯结构201a相对且处于与第一阶梯结构201a相同的高度的另一第一阶梯结构201b、与第二阶梯结构202a相对且处于与第二阶梯结构202a相同的高度的另一第二阶梯结构202b、与第三阶梯结构203a相对且处于与第三阶梯结构203a相同的高度的另一第三阶梯结构203b及与第四阶梯结构204a相对且处于与第四阶梯结构204a相同的高度的另一第四阶梯结构204b。第一阶梯结构201a、第二阶梯结构202a、第三阶梯结构203a及第四阶梯结构204a中的每一者可个别展现大体上负斜率；且另一第一阶梯结构201b、另一第二阶梯结构202b、另一第三阶梯结构203b及另一第四阶梯结构204b的每一者可个别展现大体上正斜率。如图2中展示，第一阶梯结构201a及另一第一阶梯结构201b可形成第一台阶结构201，第二阶梯结构202a及另一第二阶梯结构202b可形成第二台阶结构202，第三阶梯结构203a及另一第三阶梯结构203b可形成第三台阶结构203，且第四阶梯结构204a及另一第四阶梯结构204b可形成第四台阶结构204。
如上文描述，导电接触件(例如垂直接触件111(图1))可经形成到微电子装置结构200的堆叠结构205的每一层级的导电部分。如本文中将描述，导电接触件可用填充与微电子装置结构200的堆叠结构205的阶梯结构210相对的谷225(例如空间、区域)(例如由台阶结构201、202、203、204界定的谷225)的掺杂电介质材料彼此电隔离。随着阶梯211的数目增加，台阶结构201、202、203、204的深度及台阶结构201、202、203、204之间的对应谷225可展现对应增加。然而，随着深度增加，将台阶结构201、202、203、204内(例如，在第一阶梯结构201a与另一第一阶梯结构201b之间、在第二阶梯结构201b与另一第二阶梯结构202b之间、在第三阶梯结构201c与另一第三阶梯结构202c之间及在第四阶梯结构201d与另一第四阶梯结构202d之间)的绝缘材料图案化的难度可增加。
如所属领域的一般技术人员将理解，尽管已将微电子装置结构130(图1)及微电子装置结构200(图2)描述为具有特定结构，但本发明不限于此，且微电子装置结构130、200可具有不同几何配置及定向。
图3A到图3F是说明根据本发明的实施例的形成微电子装置结构300的方法的部分横截面图。微电子装置结构300可包括例如先前参考图2描述的微电子装置结构200。所属领域的一般技术人员的一个技术人员将了解，在图3A到图3F中仅描绘了微电子装置结构300的一部分。因此，可根据需要对微电子装置结构300的其它区域执行类似于或不同于图3A到图3F中说明的处理的处理(例如，以形成先前参考图2描述的微电子装置结构200)。
图3A是包括堆叠结构305的微电子装置结构300的简化横截面图，堆叠结构305包括源极结构302(例如共同源极板(CSP))之上的绝缘材料306及另一绝缘材料308的垂直交替(例如，在z方向上)序列。
堆叠结构305可包含绝缘材料306及另一绝缘材料308的层级312。层级312中的每一者可包含绝缘材料306中的至少一(1)者及另一绝缘材料308中的至少一(1)者。
尽管图3A说明特定数目(例如数量)的层级312，但本发明不限于此。堆叠结构305可包含任何期望数量的层级312。在一些实施例中，堆叠结构305包含三十二(32)个层级312。在其它实施例中，堆叠结构305包含不同数目个层级312，例如少于三十二(32)个层级312(例如，少于或等于三十(30)个层级312、少于或等于二十(20)个层级312、少于或等于十(10)个层级312)；或大于绝缘材料306及另一绝缘材料308的三十二(32)个层级312(例如，大于或等于五十(50)个层级312、大于或等于一百(100)个层级312)。
堆叠结构305可包含第一层面结构301及通过在本文中还可称为层面间氧化物的绝缘材料310与第一层面结构301分离的第二层面结构303。绝缘材料310可包括氧化物材料，例如(举例来说)二氧化硅、氧化铝或另一材料。在一些实施例中，绝缘材料310具有与绝缘材料306及另一绝缘材料308不同的材料成分。在其它实施例中，绝缘材料310具有与绝缘材料306基本上相同的材料成分。
绝缘材料306可包含例如氧化物材料(例如二氧化硅(SiO2)、PSG、BSG、BPSG、氟硅酸盐玻璃、二氧化钛(TiO2)、氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化铪(HfO2)、氧化钽(TaO2)、氧化镁(MgO)、氧化铝(Al2O3)或其组合)及非晶碳中的一或多者。在一些实施例中，绝缘材料306由二氧化硅形成且包含二氧化硅。
另一绝缘材料308可包含相对于绝缘材料306展现蚀刻选择性的绝缘材料。另一绝缘材料308可包含例如氮化物材料(例如氮化硅(Si3N4)、氮氧化物材料(例如氮氧化硅))。在一些实施例中，另一绝缘材料308包括氮化物材料，例如氮化硅。
绝缘材料306中的最下者可经定位成邻近源极结构302。如本文中将描述，在微电子装置结构300的制造期间，可替换最下另一绝缘材料308的一部分以形成导电结构，例如选择门结构338(例如图3F)，其可包括选择门源极(SGS)结构。
可用作掩模材料的牺牲材料314可上覆堆叠结构305的最上层级312。牺牲材料314可相对于绝缘材料306及另一绝缘材料308展现蚀刻选择性。作为非限制性实例，牺牲材料314可包含多晶硅、电介质材料、氮化物材料(例如氮化硅)、金属氧化物(例如氧化铝、氧化钛、氧化钽、氧化钨)中的一或多者。在一些实施例中，牺牲材料314包括多晶硅。
参考图3B，牺牲材料314的一部分可经图案化以在牺牲材料314中形成开口且暴露堆叠结构305的最上层级312的至少一部分。最上层级312可通过开口经暴露于蚀刻化学品以移除通过所述开口暴露的最上层级312的部分(包含其绝缘材料306及另一绝缘材料308的部分)。在移除通过所述开口暴露的最上层级312的部分之后，牺牲材料314可经暴露于修整化学品以移除牺牲材料314的额外部分且暴露对应于将形成的相对阶梯结构的梯级311的期望宽度(在x方向上)的最上层级312的额外部分。在暴露最上层级312的新部分之后，堆叠结构305经暴露于蚀刻化学品以通过牺牲材料314中的放大开口移除另一层级312的部分及形成另一梯级311。修整牺牲材料314及蚀刻层级312的过程可重复期望数目次以形成包含阶梯结构320a及另一阶梯结构320b的台阶结构320。阶梯结构320a可展现负斜率，且另一阶梯结构320b可与阶梯结构320a相对(例如，作为其镜像)且可展现正斜率。台阶结构320可例如对应于先前参考图2描述的台阶结构201、202、203、204中的一者。
台阶结构320的阶梯结构320a及另一阶梯结构320b可通过谷325(例如空间、间隙、沟槽、开口)彼此分离。谷325的深度D可取决于台阶结构320的相对梯级311的数目。深度D可在从约3微米(μm)与约20μm的范围内，例如从约3μm到约6μm、从约6μm到约9μm、从约9μm到约12μm、从约12μm到约15μm或从约15μm到约20μm。在一些实施例中，深度D大于或等于约8μm、大约或等于约10μm、大约或等于约15μm或大于或等于约20μm。
参考图3C，掺杂电介质材料322可经形成在堆叠结构305之上及谷325内(图3B)。在一些实施例中，掺杂电介质材料322共形地上覆堆叠结构305。掺杂电介质材料322可包含谷325的水平边界内的凹部330(图3B)。
掺杂电介质材料322可包括电绝缘材料。如本文中将描述，在一些实施例中，掺杂电介质材料322包括通过等离子体增强型化学气相沉积(PECVD)用原硅酸四乙酯(TEOS)(Si(OC2H5)4)形成的二氧化硅，且在本文中可称为掺杂TEOS的氧化物、掺杂TEOS的二氧化硅、PECVD掺杂的TEOS氧化物或PECVD掺杂的TEOS二氧化硅。
掺杂电介质材料322可经掺杂有从磷、硼、碳及氟选择的一或多种掺杂剂。在一些实施例中，掺杂电介质材料322经掺杂有磷、硼、碳及氟中的两者或更多者(例如，两者、三者、四者)。作为非限制性实例，掺杂电介质材料322可经掺杂有硼及磷，且可包括掺杂硼磷的TEOS二氧化硅。在其它实施例中，掺杂电介质材料322仅经掺杂有磷、硼、碳及氟中的一者。在又其它实施例中，掺杂电介质材料322经掺杂有氟及碳。
掺杂电介质材料322可包含从约0.01重量百分比到约10重量百分比的一或多种掺杂剂。换句话来说，所述一或多种掺杂剂可构成掺杂电介质材料322的从约0.01重量百分比到约10重量百分比。举例来说，所述一或多种掺杂剂可构成掺杂电介质材料322的从约0.1重量百分比到约0.5重量百分比、从约0.5重量百分比到约1.0重量百分比、从约1.0重量百分比到约2.0重量百分比、从约2.0重量百分比到约3.0重量百分比、从约3.0重量百分比到约4.0重量百分比、从约4.0重量百分比到约6.0重量百分比、从约6.0重量百分比到约8.0重量百分比、或由约8.0重量百分比到约10.0重量百分比。在一些实施例中，一或多种掺杂剂在从约0.1重量百分比到约4.0重量百分比的范围内存在于掺杂电介质材料322中。在其它实施例中，一或多种掺杂剂在从约4.0重量百分比到约8.0重量百分比的范围内存在于掺杂电介质材料322中。在一些实施例中，一或多种掺杂剂在从约1.0重量百分比到约8.0重量百分比的范围内存在于掺杂电介质材料322中。
在一些实施例中，掺杂电介质材料322包括从约0.1重量百分比到约4.0重量百分比的硼及从约0.1重量百分比到约4.0重量百分比的磷。在其它实施例中，掺杂剂实质上由碳组成且基本上不含有其它掺杂剂(例如磷、硼及氟)。在又其它实施例中，掺杂剂本质上由氟组成且基本上不含有其它掺杂剂(例如磷、硼及碳)。
在一些实施例中，掺杂电介质材料322包括碳及氟。在一些此类实施例中，掺杂电介质材料322包含从约0.1重量百分比到约4.0重量百分比的碳及从约0.1重量百分比到约4.0重量百分比的氟。
在一些实施例中，掺杂电介质材料322中的一或多种掺杂剂的浓度在整个掺杂电介质材料322中是基本上均匀的。在其它实施例中，掺杂电介质材料322展现一或多种掺杂剂的梯度。在一些此类实施例中，且参考图3C，一或多种掺杂剂的浓度可随着距层级312的边缘的距离且随着距掺杂电介质材料322的上部的距离而增加。换句话来说，掺杂电介质材料322中的一或多种掺杂剂的浓度在接近掺杂电介质材料322的中心(例如垂直中心及水平中心)部分处可最大。一或多种掺杂剂的浓度可随着距掺杂电介质材料322的中心的距离增加而减小。在一些实施例中，掺杂电介质材料322的暴露表面及与其它材料介接的掺杂电介质材料322的表面具有一或多种掺杂剂的相对较低浓度(例如，约0重量百分比)，而掺杂电介质材料322的中心部分(例如垂直中心及水平中心)展现一或多种掺杂剂的更大浓度。
在一些实施例中，硼的浓度在接近掺杂电介质材料322与绝缘材料306及另一绝缘材料308的层级312的边缘的界面处大于在掺杂电介质材料322的其它部分处。在一些此类实施例中，硼的浓度随着距掺杂电介质材料322与层级312的边缘的界面的距离增加而减小，且掺杂电介质材料322接近其中心部分(例如垂直中心及水平中心)处展现硼的最小浓度。硼的浓度可在接近掺杂电介质材料322的暴露表面324(例如暴露表面324(图3D))处增加。至少另一掺杂剂(例如磷、氟及碳中的一或多者)的浓度可随着距层级312的边缘及掺杂电介质材料322的暴露表面的距离增加而增加。至少另一掺杂剂可在接近掺杂电介质材料的中心部分(例如垂直中心及水平中心)处具有最大浓度。
掺杂电介质材料322可具有在从约2.10g/cm3到约2.16g/cm3的范围内的密度，例如从约2.10g/cm3到约2.12g/cm3、从约2.12g/cm3到约2.14g/cm3、或从约2.14g/cm3到约2.16g/cm3，大于约2.11g/cm3，例如大于约2.12g/cm3、大于约2.13g/cm3、大于约2.14g/cm3、大于约2.15g/cm3或大于约2.16g/cm3。在一些实施例中，掺杂电介质材料322具有大于BPSG的密度的密度。在一些实施例中，掺杂电介质材料322具有在从约2.12g/cm3到2.14g/cm3的范围内的密度。通过比较，BPSG可具有2.11g/cm3的密度。
在一些实施例中，掺杂电介质材料322展现相较于常规电介质材料相对更疏水的表面。掺杂电介质材料322可包含相对于常规电介质材料相对更少的Si-OH键。举例来说，掺杂电介质材料322可展现比通过PECVD使用TEOS形成的二氧化硅更少的Si-OH键。作为一个实例，掺杂电介质材料322可基本上不含有Si-OH键且可展现相对于其它电介质材料(例如以常规方式形成的BPSG)更低的水与Si-O-Si键的比率。
在一些实施例中，掺杂电介质材料322包含比BPSG更大量的碳(例如，从约4倍到约5倍那么多)。另外，掺杂电介质材料322接近其暴露表面包含比BPSG更大量的氢。掺杂电介质材料322接近其暴露表面包含相较于BPSG及通过PECVD使用TEOS形成的二氧化硅更大量的氮。
掺杂电介质材料322可通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)及PECVD中的一或多者形成。在一些实施例中，掺杂电介质材料322通过PECVD形成。
在一些实施例中，电介质材料包括通过PECVD形成的掺杂TEOS二氧化硅。在一些此类实施例中，掺杂电介质材料322在PECVD工具中形成。PECVD工具可包含用于从在本文中也可称为前驱体的一或多种反应物材料产生等离子体的电源(例如射频(RF)电源、脉冲DC电源、可变DC电源)。举例来说，PECVD工具的上电极可耦合到所述电源。电力可通过上电极(其可包括所谓的“喷头”)施加，等离子体由其产生的反应物通过所述上电极被引入到PECVD腔室中。举例来说，PECVD工具的下电极可耦合到电接地。在其它实施例中，下电极耦合到低频电源(例如低频RF源)。掺杂电介质材料322将形成在其上的装置可经安置在下电极上。
PECVD工具的功率可在从约20瓦特(W)到约600W的范围内，例如从约20W到约50W、从约50W到约100W、从约100W到约200W、从约200W到约300W、从约300W到约400W或从约400W到约500W。然而，本发明不限于此，且用于形成掺杂电介质材料322的RF电力可不同于所描述的RF电力。
PECVD腔室的温度在掺杂电介质材料322的形成期间可在从约350℃到约650℃的范围内，例如从约350℃到约400℃、从约400℃到约450℃、从约450℃到约500℃、从约500℃到约550℃、从约550℃到约600℃或从约600℃到约650℃。在一些实施例中，掺杂电介质材料322在从350℃到约400℃的范围内的温度下形成。
掺杂电介质材料322可在从约5mTorr到约760托的范围内的压力下形成。举例来说，所述压力可在从约5mTorr与约10mTorr、从约10mTorr到约100mTorr、从约100mTorr到约1托、从约1托到约20托、从约20托到约100托或从约100托到约760托的范围内。然而，本发明不限于此，且PECVD腔室内的压力可不同于所描述的压力。
等离子体可包括用于形成(例如沉积)掺杂电介质材料322的各种反应物的等离子体。在一些实施例中，将包括例如TEOS、氧源(例如氧、臭氧中的一或多者)及载气(例如氩、氦)的反应物气体被引入到PECVD工具中以形成等离子体。在一些实施例中，反应物气体包括TEOS、氧及氩。
在一些实施例中，等离子体进一步包含一或多种含掺杂剂的前驱体。一或多种含掺杂剂的前驱体可与TEOS同时被引入到PECVD腔室中。掺杂电介质材料322内的掺杂剂的浓度可通过PECVD腔室内的含掺杂剂的前驱体的流率确定。另外，含掺杂剂的前驱体的流率可经脉冲化以控制一或多种掺杂剂在所得掺杂电介质材料322内的位置。在一些实施例中，不同含掺杂剂的前驱体的流率可在不同时间经脉冲化以形成掺杂电介质材料322内的不同掺杂剂的梯度。举例来说，第一含掺杂剂的前驱体的流率可在第二不同含掺杂剂的前驱体的流率增加时减小以更改掺杂电介质材料322内的第一掺杂剂及第二掺杂剂的重量百分比。
在其中掺杂电介质材料322包含硼的一些实施例中，含硼前驱体与TEOS同时被引入到PECVD腔室中。含硼前驱体可包含三乙基硼烷(TEB)((C2H5)3B)、三乙基硼烷(C6H15BO3)、三甲基硼酸酯(C3H9BO3)、氰基硼烷、乙硼烷(B2H6)、十硼烷或另一硼源。含硼前驱体的流率可经选择以调整掺杂电介质材料322中的硼的重量百分比。
在其中掺杂电介质材料322包含磷的一些实施例中，含磷前驱体与TEOS同时被引入到PECVD腔室中。含磷前驱体的非限制性实例包含磷酸三乙酯(TEPO)((C2H5)3PO4)、磷酸三甲酯((OCH3)3P)(TMPO)、膦(PH3)及亚磷酸三甲酯(C3H9O3P)(TMPI)中的一或多者。在一些实施例中，含磷前驱体包括TEPO。
在其中掺杂电介质材料322包含氟的一些实施例中，含氟前驱体与TEOS同时被引入到PECVD腔室中。含氟前驱体可包括至少一种碳氟化合物(例如四氟甲烷(CF4)、六氟乙烷(C2F6)、八氟丙烷(C3F8))或三氟化氮(NF3)中的一者或两者。在一些实施例中，含氟前驱体包括四氟甲烷及六氟乙烷中的一者或两者。
在其中掺杂电介质材料322包含碳的一些实施例中，含碳前驱体与TEOS同时被引入到PECVD腔室中。作为非限制性实例，含碳前驱体可包括四甲基环四硅氧烷(TMCTS)或八甲基环四硅氧烷(OMCTS)。在一些实施例中，含碳前驱体包括TMCTS。
在一些实施例中，掺杂电介质材料322内的一或多种掺杂剂的浓度可通过在掺杂电介质材料322的形成期间调整PECVD腔室中的一或多种掺杂剂前驱体的量(例如，所述一或多种掺杂剂前驱体的流率、分压)来控制。
继续参考图3C，用掺杂电介质材料322填充谷325(图3B)可包含形成可在后续处理动作期间移除的掺杂电介质材料322的上覆区域326。参考图3D，掺杂电介质材料322可经暴露于化学机械平坦化(CMP)工艺以使掺杂电介质材料322平坦化使得掺杂电介质材料322的暴露表面324基本上与牺牲材料314的上表面共面。将掺杂电介质材料322暴露于CMP工艺可移除掺杂电介质材料322的上覆区域326(图3C)。因此，邻近阶梯结构320的绝缘区域350可包括掺杂电介质材料322。
参考图3E，可移除牺牲材料314(图3D)以暴露最上层级312。在一些实施例中，通过将牺牲材料314暴露于例如(举例来说)硝酸、氢氟酸、氢氧化钾、四甲基氢氧化铵(TMAH)及乙二胺邻苯二酚(EDP)中的一或多者的湿蚀刻剂来移除牺牲材料314。尽管描述了特定蚀刻剂，但牺牲材料314可用其它蚀刻化学品移除。在一些实施例中，牺牲材料314的移除使掺杂电介质材料322的一部分在最上层级312上方延伸(例如，距源极结构302比最上层级312更远)。
图3F说明在用导电材料替换另一绝缘材料308以形成导电结构332及形成包含布置成层级336(对应于层级312(图3E))中的导电结构332及电绝缘结构334(由绝缘材料306(图3E)形成)的垂直交替布置的导电堆叠结构331之后的微电子装置结构300。举例来说，狭槽可经形成以垂直延伸穿过堆叠结构305，及接着，层级312(图3E)的另一绝缘材料308(图3E)的至少一些可通过所述狭槽选择性地移除。作为非限制性实例，堆叠结构305可经暴露于包含磷酸、硫酸、氟化铵或氟化氢铵中的一或多者的一或多种湿蚀刻剂以选择性地移除另一绝缘材料308。此后，导电材料可经沉积于通过另一绝缘材料308的提取形成的开放体积内以在所谓的“栅极替换”工艺中形成导电结构332。另一绝缘材料308中的最下者(例如最接近源极结构302的另一绝缘材料308)可形成选择门结构338，其可包括选择门源极(SGS)结构。
导电结构332可包括存取线，其也可称为字线。导电结构332可包括导电材料，例如(举例来说)钨、钛、镍、铂、铑、钌、铱、铝、铜、钼、银、金、金属合金、含金属的材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化铝钛(TiAlN)、氧化铱(IrOx)、氧化钌(RuOx)中的至少一者的材料、其合金、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)、多晶硅、展现导电性的其它材料或其组合。在一些实施例中，导电结构332包括钨。
在形成导电结构332之后，导电接触结构340(为了清楚起见且为了便于理解本发明的实施例，在图3F中仅说明了其中的一些)可通过掺杂电介质材料332形成以个别地接触导电堆叠结构331的导电结构332及台阶结构320的梯级311。导电接触结构340可包括导电材料，例如上文参考导电结构332描述的导电材料中的一或多者。在一些实施例中，导电接触结构340包括与导电结构332相同的材料成分。
因此，台阶结构(例如台阶结构320)可用掺杂电介质材料(例如掺杂电介质材料322)形成于其相对阶梯结构(例如，阶梯结构320a及另一阶梯结构320b)之间。掺杂电介质材料322可促进形成具有比在相对阶梯结构与台阶结构320之间包含常规电介质材料(例如二氧化硅、PSG、BPSG)的常规微电子装置更大的深度D(图3B)及对应更大深宽比的台阶结构320。掺杂电介质材料322可展现相对于例如热生长二氧化硅、PSG、BSG或BPSG的常规电介质材料减小的张应力。举例来说，常规电介质材料可响应于在微电子装置的进一步处理期间暴露于温度循环(例如，在暴露于高温之后暴露于冷却)展现张应力。此张应力可导致微电子装置结构300的晶片的非轴对称变化，从而导致晶片弯曲且在邻近结构上产生局部应力。邻近结构上的局部应力及晶片弯曲可导致接触失准(例如，导电接触结构340(图3F)与导电结构332(图3F)之间的失准)。通过对比，掺杂电介质材料322可在展现比常规电介质材料更少的应力滞后的同时展现较低张应力。
掺杂电介质材料322可经配制及配置以响应于暴露于热循环展现相较于常规电介质材料更少的收缩。通过比较，例如热形成的二氧化硅、BSG、PSG、BPSG或其它形式的二氧化硅的常规电介质材料可在暴露于热循环之后收缩达0.60体积百分比到约2.0体积百分比那么多。因为邻近台阶结构320(例如，在阶梯结构320a与另一阶梯结构320b之间)的绝缘区域350(图3D)的体积较大，所以收缩可导致掺杂电介质材料322(图3D、图3E、图3F)的平坦化表面(例如暴露表面324(图3D))凹入。凹入区可能变得无法进行进一步抛光且可收集导电材料，从而导致被阻挡的接触件及电短路(例如，在导电接触结构340(图3F)之间)。此外，掺杂电介质材料322可包括疏水表面(例如暴露表面324(图3D)可为疏水的)，且掺杂电介质材料322可包含比常规电介质材料更少的湿度。因此，掺杂电介质材料322可响应于暴露于高温展现相对于常规电介质材料更少的湿度脱气。另外，掺杂电介质材料322可包含比常规电介质材料更少的Si-OH键(例如，可基本上不含有Si-OH键)。掺杂电介质材料322可包含低于例如BPSG的常规电介质材料的水与Si-O-Si键的比率的水与Si-O-Si键的比率。
图4A到图4C说明根据本发明的实施例的形成包含掺杂电介质材料的微电子装置结构400的方法。微电子装置结构400可基本上类似于图3B的微电子装置结构300，除了第一电介质材料422可形成于相对梯级311之间的谷325中之外。第一电介质材料422可基本上共形地形成在堆叠结构305之上及谷325内。
在一些实施例中，第一电介质材料422包括未掺杂电介质材料，例如通过PECVD用TEOS前驱体形成的二氧化硅、热生长的二氧化硅或硅酸盐玻璃，例如未掺杂硅酸盐玻璃、BSP、PSG或BPSG。在一些实施例中，第一电介质材料422具有与上文参考图3C描述的掺杂电介质材料322不同的材料成分。
参考图4B，第二电介质材料424可经形成在第一电介质材料424之上。第二电介质材料424可包括掺杂电介质材料且可包括上文参考掺杂电介质材料322(图3C)描述的材料中的一或多者。在一些实施例中，第二电介质材料424包括掺杂有硼及磷的PECVD掺杂TEOS二氧化硅。
如参考掺杂电介质材料322描述，第二掺杂电介质材料424中的一或多种掺杂剂的浓度在整个第二电介质材料424中是基本上均匀的。在其它实施例中，第二电介质材料424中的一或多种掺杂剂的浓度各不相同。举例来说，第二电介质材料424中的一或多种掺杂剂的浓度可随着距第一电介质材料422与第二电介质材料424之间的界面的距离增加而增加到接近第二电介质材料424的中心部分的最大浓度。
继续参考图4B，第三电介质材料426可经形成在第二电介质材料424之上。第三电介质材料426可包括未掺杂电介质材料，例如通过PECVD用TEOS前驱体形成的二氧化硅、热生长的二氧化硅或硅酸盐玻璃，例如未掺杂硅酸盐玻璃、BSP、PSG或BPSG。在一些实施例中，第三电介质材料426具有与上文参考图3C描述的掺杂电介质材料322不同的材料成分。在一些实施例中，第三电介质材料426具有与第一电介质材料422相同的材料成分。在其它实施例中，第三电介质材料426具有与第一电介质材料422不同的材料成分。
参考图4C，在用第一电介质材料422、第二电介质材料424及第三电介质材料426填充谷325(图4A)之后，可使微电子装置结构400暴露于CMP工艺以将电介质材料422、424、426平坦化，如上文参考图3D描述。此后，牺牲材料314可经移除以暴露堆叠结构305的最上层级312，如上文参考图3E描述。在移除牺牲材料314之后，可用导电材料替换另一绝缘材料308以形成导电结构332，如上文参考图3F描述。此后，导电接触结构340可经形成穿过第一电介质材料422、第二电介质材料424及第三电介质材料426以与导电结构332中的每一者电连接，类似于上文参考图3F描述的导电接触结构334的形成。
尽管图4C说明第二电介质材料424包含阶梯结构320a与另一阶梯结构320b之间(例如，在谷325(图3B)中)的暴露上表面，但本发明不限于此。图4D说明其中第二电介质材料424在其侧上基本上由第一电介质材料422及第三电介质材料426环绕的微电子装置结构400’的另一实施例。微电子装置结构400’可通过例如邻近第一电介质材料422形成第二电介质材料424及邻近第二电介质材料424形成第三电介质材料426形成，如参考图4B描述。然而，可形成第二电介质材料424的更少体积。在其它实施例中，在形成第二电介质材料424之后，微电子装置结构400’可经暴露于CMP工艺以将第二电介质材料424平坦化及移除第二电介质材料424的上覆层。此后，第三电介质材料426可经形成在第二电介质材料424之上。
不受任何特定理论约束，据信，相较于直接在台阶结构320处的堆叠结构305的材料上形成掺杂电介质材料(例如第二电介质材料424)，形成包括未掺杂二氧化硅材料的第一电介质材料422会促进第一电介质材料422与堆叠结构305的材料(例如，绝缘材料306及另一绝缘材料308)之间的改进粘合。另外，第一电介质材料422可展现对微电子装置结构400、400’例如在另一绝缘材料308通过穿过堆叠结构305形成的狭槽的移除期间可暴露于其的各种蚀刻剂的减小的反应性，所述蚀刻剂例如硝酸、磷酸、硫酸、氟化铵或氟化氢铵的一或多者。换句话来说，第一电介质材料422可包括基本上不会因暴露于湿氮化物蚀刻而被移除的蚀刻停止材料。
形成包含掺杂电介质材料的第二电介质材料424可促进在阶梯结构320之间形成大体积的绝缘区域350(图4B)，其不会展现实质收缩、展现低应力滞后、展现压缩应力及比常规电介质材料更低的张应力且相对于常规未掺杂电介质材料更容易通过CMP工艺移除。另外，在第二电介质材料424之上形成第三电介质材料426可相较于在掺杂电介质材料之上形成掩模材料改进掩模材料在第三电介质材料426之上的粘合。掩模材料可在例如与导电结构332电连通的导电接触结构340的形成期间使用。
尽管已将图4A到图4D描述且说明为仅包含第一电介质材料422、第二电介质材料424及第三电介质材料426，但本发明不限于此。图5A到图5B说明形成微电子装置结构500的方法，微电子装置结构500在谷325(图4A)内(例如，在台阶结构320的阶梯结构320a与另一阶梯结构320b之间)包括交替电介质材料。
参考图5A，微电子装置结构500可以与上文参考图3B描述的微电子装置结构300的形成基本上相同的方式形成。在形成台阶结构320之后，未掺杂电介质材料522及掺杂电介质材料524的交替序列可经形成在堆叠结构305之上及谷325(图4A)内。
未掺杂电介质材料522可包括例如二氧化硅(例如热生长的二氧化硅、TEOS二氧化硅)。未掺杂电介质材料522可包含上文参考第一电介质材料422(图4A)描述的材料中的一或多者。在一些实施例中，未掺杂电介质材料522中的每一者具有相同材料成分。在其它实施例中，未掺杂电介质材料522中的至少一者具有与未掺杂电介质材料522的至少另一者不同的材料成分。
掺杂电介质材料524可包括例如上文参考掺杂电介质材料322(图3C)描述的材料中的一或多者。在一些实施例中，掺杂电介质材料524中的每一者具有相同材料成分。在其它实施例中，掺杂电介质材料524中的一或多者具有与掺杂电介质材料524中的至少另一者不同的材料成分(例如，不同重量百分比的一或多种掺杂剂)。
在一些实施例中，未掺杂电介质材料522中的一者直接上覆且接触台阶结构320的梯级311(图3B)。换句话来说，未掺杂电介质材料522可接触堆叠结构305的层级312的绝缘材料306及另一绝缘材料308的交替序列。在一些实施例中，未掺杂电介质材料522及掺杂电介质材料524的交替序列中的最上者包括未掺杂电介质材料522。在一些实施例中，掺杂电介质材料524的一或多者(例如，在其所有侧上)由未掺杂电介质材料522的一或多者环绕。
参考图5B，在形成未掺杂电介质材料522及掺杂电介质材料524的交替序列之后，未掺杂电介质材料522及掺杂电介质材料524的交替序列的至少一部分可经平坦化以形成基本上平面上表面，且此后，可如上文参考图3E描述那样移除牺牲材料314。在移除牺牲材料314之后，可穿过堆叠结构305形成狭槽，且另一绝缘材料308可被移除且用导电结构332替换，如上文参考图3E描述。导电接触结构340可通过未掺杂电介质材料522及掺杂电介质材料524的交替序列形成且电连接到导电结构332，如上文参考图3F描述。
因此，微电子装置结构500可包含台阶结构320(包含阶梯结构320a及另一阶梯结构320b)及未掺杂电介质材料522及掺杂电介质材料524交替序列。未掺杂电介质材料522及未掺杂电介质材料524的交替序列中的最下者及最上者可包括未掺杂电介质材料522。
尽管图5A及图5B说明了特定数目(3)种未掺杂电介质材料522及特定数目(2)种掺杂电介质材料524，但不发明不限于此。在其它实施例中，未掺杂电介质材料522及掺杂电介质材料524的交替序列可包含未掺杂电介质材料522及掺杂电介质材料524中的每一者的多于三者、多于四者、多于六者、多于八者、多于十者、多于十五者或多于二十者。
尽管已将图5A及图5B描述且说明为包含绝缘材料306及另一绝缘材料308的交替序列的表面上的未掺杂电介质材料522，但本发明不限于此。在其它实施例中，掺杂电介质材料524中的一者接触交替序列的绝缘材料306及另一绝缘材料308的表面。另外，已将电介质材料中的最上者描述且说明为包括未掺杂电介质材料522中的一者，但在其它实施例中，最上电介质材料包括掺杂电介质材料524。
包含本发明的掺杂电介质材料(例如掺杂电介质材料322、掺杂电介质材料424、掺杂电介质材料524)的微电子装置结构300、400、400’及500可展现相较于常规电介质材料有所改进的间隙填充性质(例如，可基本上填充整个体积的间隙、谷、沟槽、空间)及有所改进的梯级覆盖率。举例来说，掺杂电介质材料的一或多种掺杂剂可促进掺杂电介质材料的形成(例如，沉积，例如通过PECVD)期间的表面反应，从而增加掺杂电介质材料的沉积速率及均匀性。掺杂电介质材料的均匀性可促进在高深宽比开口(例如，具有大于约10:1、大于约20:1、大于约40:1或甚至大于约60:1的深宽比的开口)中使用此类材料。另外，掺杂电介质材料可在CMP工艺期间展现相较于常规电介质材料相对较高的移除速率，从而促进CMP工艺的稳定性及工艺裕度。
掺杂电介质材料可展现压缩应力。另外，掺杂电介质材料可响应于暴露于高温而展现小于常规电介质材料的张应力滞后的张应力滞后，所述应力滞后可导致接触失准。掺杂电介质材料可吸收且脱气比常规电介质材料更少的湿气，从而降低装置发生故障的风险，例如通过使掺杂电介质材料从邻近结构或材料脱层。另外，掺杂电介质材料可响应于暴露于高温展现相对于常规电介质材料更小的体积的变化(例如收缩)。此外，掺杂电介质材料的掺杂剂可基本上是稳定的且响应于暴露于高温可能基本上不会重布于掺杂电介质材料内或重布到邻近材料。掺杂电介质材料还可展现与常规电介质材料可比的泄漏电流、湿气吸收及表面粗糙度。
因此，在一些实施例中，一种微电子装置包括：堆叠结构，其包括布置成层级的交替的导电结构及绝缘结构，所述层级中的每一者个别地包括所述导电结构中的一者及所述绝缘结构中的一者；阶梯结构，其在所述堆叠结构内且具有包括所述层级的边缘的梯级；及掺杂电介质材料，其邻近所述阶梯结构的所述梯级且包括掺杂有硼、磷、碳及氟中的一或多者的二氧化硅，所述掺杂电介质材料具有比硼磷硅玻璃更大的Si-O-Si键与水的比率。
因此，在至少一些实施例中，一种形成微电子装置的方法包括：在包括交替的第一材料及第二材料的堆叠结构中形成阶梯结构；通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源邻近所述阶梯结构形成包括掺杂有硼、磷、氟及碳中的一或多者的二氧化硅的掺杂电介质材料；及使所述掺杂电介质材料平坦化。
因此，在至少一些实施例中，一种微电子装置包括：至少一个阶梯结构，其在包括层级的堆叠结构内，所述层级各自个别地包括导电结构及垂直邻近所述导电结构的绝缘结构，所述至少一个阶梯结构具有包括所述层级的水平端的梯级；未掺杂电介质材料，其物理地接触所述至少一个阶梯结构的所述梯级；及掺杂电介质材料，其包括邻近所述未掺杂电介质材料的掺杂有硼、磷、氟及碳中的一或多者的二氧化硅。
根据本发明的实施例的包含包括阶梯结构(例如阶梯结构320a、320b)的微电子装置结构(例如微电子装置结构200、300、400、400’、500)的微电子装置(例如微电子装置100)可用于本发明的电子系统的实施例中。举例来说，图6是根据本发明的实施例的电子系统603的框图。电子系统603可包括(例如)计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如音乐)播放器、Wi-Fi或启用蜂窝的平板计算机，例如(举例来说)
Figure BDA0002887535700000201
或
Figure BDA0002887535700000202
平板计算机、电子书、导航装置等。电子系统603包含至少一个存储器装置605。存储器装置605可包含例如先前在本文中描述的微电子装置结构的实施例(例如，先前分别参考图2、图3A到图3F、图4A到图4C、图4D及图5A到图5B描述的微电子装置结构200、300、400、400’、500中的一者)，所述微电子装置结构包含阶梯结构(例如阶梯结构320a、320b)及绝缘区域(例如绝缘区域350)及掺杂电介质材料(例如掺杂电介质材料322、掺杂电介质材料424及掺杂电介质材料524)。
电子系统603可进一步包含至少一个电子信号处理器装置607(通常称为“微处理器”)。电子信号处理器装置607可任选地包含先前在本文中描述的微电子装置结构的实施例(例如，先前分别参考图2、图3A到图3F、图4A到图4C、图4D及图5A到图5B描述的微电子装置结构200、300、400、400’、500中的一或多者)。电子系统603可进一步包含用于由用户将信息输入到电子系统603中的一或多个输入装置609，例如(举例来说)鼠标或其它指示装置、键盘、触摸垫、按钮或控制面板。电子系统603可进一步包含用于将信息(例如视觉或音频输出)输出给用户的一或多个输出装置611，例如(举例来说)监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置609及输出装置611可包括可用于将信息输入到电子系统603同时将视觉信息输出给用户的单个触摸屏装置。输入装置609及输出装置611可与存储器装置605及电子信号处理器装置607中的一或多者电连通。
参考图7，描绘基于处理器的系统700。基于处理器的系统700可包含根据本发明的实施例制造的各种微电子装置(例如，包含微电子装置结构200、300、400、400’、500中的一或多者的微电子装置)。基于处理器的系统700可为各种类型中的任一者，例如计算机、传呼机、蜂窝电话、个人备忘录、控制电路或另一电子装置。基于处理器的系统700可包含用于控制基于处理器的系统700中的系统功能及请求的处理一或多个处理器702，例如微处理器。基于处理器的系统700的处理器702及其它子组件可包含根据本发明的实施例制造的微电子装置(例如，包含微电子装置结构200、300、400、400’、500中的一或多者的微电子装置)。
基于处理器的系统700可包含可操作地与处理器702通信的电力供应器704。举例来说，如果基于处理器的系统700是便携式系统，那么电力供应器704可包含燃料电池、电力收集装置、永久电池、可替换电池及可再充电电池中的一或多者。电力供应器704还可包含AC适配器；因此，例如，基于处理器的系统700可插入到壁式插座。电力供应器704还可包含DC适配器使得基于处理器的系统700可插入到例如车辆点烟机或车辆电源端口中。
各个其它装置可取决于基于处理器的系统700执行的功能耦合到处理器702。举例来说，用户接口706可耦合到处理器702。用户接口706可包含输入装置，例如按钮、开关、键盘、光笔、鼠标、数字化仪及触控笔、触摸屏、语音辨识系统、麦克风或其组合。显示器708也可耦合到处理器702。显示器708可包含LCD显示器、SED显示器、CRT显示器、DLP显示器、等离子体显示器、OLED显示器、LED显示器、三维投影、音频显示器或其组合。此外，RF子系统/基带处理器710也可耦合到处理器702。RF子系统/基带处理器710可包含耦合到RF接收器及RF发射器(未展示)的天线。通信端口712或多于一个通信端口712也可耦合到处理器702。通信端口712可经调试以耦合到一或多个外围装置714，例如调制解调器、打印机、计算机、扫描仪或相机，或耦合到网络，例如(举例来说)局域网、远程局域网、内部网或因特网。
处理器702可通过实施存储于存储器中的软件程序控制基于处理器的系统700。软件程序可包含例如操作系统、数据库软件、绘图软件、文字处理软件、媒体编辑软件或媒体播放软件。存储器可操作地耦合到处理器702以存储各种程序及促进各种程序的执行。举例来说，处理器702可耦合到系统存储器716，系统存储器716可包含自旋力矩转换磁性随机存取存储器(STT-MRAM)、磁性随机存取存储器(MRAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、赛道存储器及其它已知存储器类型中的一或多者。系统存储器716可包含易失性存储器、非易失性存储器或其组合。系统存储器716通常是大型的使得其可存储动态地加载的应用程序及数据。在一些实施例中，系统存储器716可包含半导体装置，例如上文描述的微电子装置(例如，微电子装置结构200、300、400、400’、500)，或其组合。
处理器702还可耦合到非易失性存储器718，此并不暗示系统存储器716一定是易失性的。非易失性存储器718可包含STT-MRAM、MRAM、只读存储器(ROM)(例如EPROM、电阻只读存储器(RROM))及将连同系统存储器716使用的快闪存储器)中的一或多者。非易失性存储器718的大小通常经选择以仅大到足以存储任何必要操作系统、应用程序及固定数据。另外，非易失性存储器718可包含高容量存储器，例如磁盘驱动存储器，例如(举例来说)包含电阻性存储器或其它类型的非易失性固态存储器的混合驱动器。非易失性存储器718可包含微电子装置，例如上文描述的微电子装置(例如，微电子装置结构200、300、400、400’、500)，或其组合。
因此，在一些实施例中，一种电子装置包括：输入装置；输出装置；及处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置。所述存储器装置包括：堆叠结构，其包括布置成层级的交替的导电结构及绝缘结构；台阶结构，且在所述堆叠结构内且包括相对阶梯结构，所述相对阶梯结构各自个别地具有包括所述层级的边缘的梯级；及电介质材料，其水平安置于所述台阶结构的所述相对阶梯结构之间且包括二氧化硅及从硼、磷、碳及氟选择的一或多种掺杂剂。
实例
实例1
热生长的二氧化硅电介质材料通过常规方法形成。BPSG电介质材料通过常规方法形成。包括掺杂有硼及磷的二氧化硅的掺杂电介质材料通过PECVD用TEOS形成(PECVD TEOSSiO2)。如下文在表1中展示那样比较热生长的二氧化硅电介质材料、BPSG电介质材料及掺杂电介质材料的各种性质。
表I
Figure BDA0002887535700000231
参考表I，掺杂电介质材料展现比BPSG电介质材料更少的湿气脱气。掺杂电介质材料响应于热循环展现相较于热生长的二氧化硅电介质材料及BPSG电介质材料更低量值的应力滞后。掺杂电介质材料展现相较于热生长的二氧化硅电介质材料更快的CMP速率、更快的毯覆式蚀刻速率、更好的梯级覆盖率及更低的表面疏水性。掺杂电介质材料展现比热生长的二氧化硅电介质材料及BPSG电介质材料更快的沉积速率及更少收缩(例如，体积减小)。
实例2
PECVD TEOS经形成于包括垂绝缘材料及另一绝缘材料的直交替序列的堆叠结构中的开口内。PECVD TEOS经掺杂有硼及磷。图8是说明硼及磷掺杂PECVD TEOS的SEM图像。如在SEM图像中可见，PECVD电介质材料沿着PECVD TEOS的侧壁802(在PECVD TEOS与绝缘材料及另一绝缘材料的交替序列的堆叠结构的界面处)展现所谓的“条纹图案”。条纹图案相对于PECVD TEOS与堆叠结构之间的所述界面以在从约30°到约60°的范围内的角延伸。条纹图案是侧壁上的PECVD TEOS的特性。
实例3
掺杂电介质材料通过PECVD使用TEOS形成且经掺杂有约4.5重量百分比的硼及约2.5重量百分比的磷。包括BPSG的常规硅酸盐玻璃电介质材料也通过常规方法形成。另一常规电介质材料通过二氧化硅的热沉积形成(在本文中称为热生长的电介质材料)。
掺杂电介质材料及常规硅酸盐玻璃电介质材料在700℃下被暴露于退火条件约30分钟。掺杂电介质材料展现约0.1体积百分比与约0.2体积百分比的收缩。通过对比，常规BPSG电介质材料展现约2.5体积百分比的体积减小。
掺杂电介质材料、BPSG电介质材料及热生长的电介质材料的每一者被暴露于从约20℃到约700℃的温度斜坡且被允许冷却回到约20℃。每一材料的张应力在使温度斜升到约700℃时且在使材料冷却回到约20℃期间进行测量。图9A、图9B及图9C分别是常规BPSG电介质材料、热生长的电介质材料及掺杂电介质材料的随加热期间及冷却期间的温度而变化的应力的曲线图。参考图9A及图9B，常规BPSG电介质材料及热生长的电介质材料响应于在冷却之后暴露于高温而展现应力滞后。举例来说，参考图9A，常规BPSG电介质材料的应力的量值在温度斜升期间增加接着在约700℃下减小到约0MPa。在冷却期间，常规BPSG电介质材料的应力的量值在返回到约20℃之后增加且展现约58MPa的滞后应力。参考图9B，热生长的电介质材料在温度斜升到约700℃期间展现张应力的增加且在返回到约20℃时向下减小到约-300MPa。因此，热生长的电介质材料在返回到室温时展现剩余滞后应力。通过对比，且参考图9C，掺杂电介质材料在加热到约700℃时展现应力的改变且应力在冷却到约室温时减小到约-40MPa。因此，掺杂电介质材料展现相对于常规BPAG电介质材料及热生长的电介质材料更低量值的剩余应力。换种方式来说，在冷却之后，掺杂电介质材料就展现相对于BPAG及常规SiO2更接近其预热应力状态的剩余应力。
实例4
比较上文参考实例3描述的掺杂电介质材料及常规BPSG电介质材料的湿气脱气。图10是说明随含有常规BPSG电介质材料的腔室中的温度而变化水的分压及随含有上文参考实例2描述的掺杂电介质材料的另一腔室中的温度而变化的水的分压的曲线图。水的分压指示响应于暴露于高温的来自相应电介质材料的水(湿气)脱气。在从约20℃到约670℃的温度范围中，包含常规BPSG的腔室中的水的分压在每一温度下大于包含掺杂电介质材料的腔室中的水的分压。因此，掺杂电介质材料可包含比常规BPAG电介质材料更少的湿气，且可能不太易于进行湿气脱气，所述脱气导致电介质材料从邻近材料脱层及电介质材料与邻近材料的不良粘合。
实例5
如在实例1中，热生长的二氧化硅电介质材料(“常规SiO2”)通过常规方法形成。第一及第二BPSG电介质材料通过常规方法形成。包括掺杂有硼及磷的二氧化硅的第一及第二掺杂电介质材料(“BPTEOS”)通过PECVD用TEOS形成。图11到图13分别是说明随深度而变化的各种材料的碳含量、氢含量及氮含量的曲线图。图11是说明常规SiO2、BPSG及BPTEOS随距暴露表面的深度而变化的碳含量的曲线图，如使用二次离子质谱(SIMS)所获得。BPSG 1是包含约4.5原子百分比的碳及约3原子百分比的磷的BPSG电介质材料。BPSG 2是包含约5.9原子百分比的碳及约3.6原子百分比的磷的BPSG电介质材料。BPTEOS 1是包含约4.5原子百分比的硼及约3原子百分比的磷的BPTEOS材料，且BPTEOS 2是包含约5.9原子百分比的硼及约3.6原子百分比的磷的BPTEOS材料。
如图11中说明，BPTEOS 1及BPTEOS 2材料遍及膜厚度展现相较于BPSG 1及BPSG 2更大量的碳。图12是说明电介质材料的随相应电介质膜中的深度而变化的氢含量的曲线图，如使用SIMS所获得。如图12中说明，BPSG 1及BPSG 2的氢含量高于约前600nm的膜中的BPTEOS 1及BPTEOS 2的氢含量。参考图13，BPTEOS 1在高达至少约1,000nm的深度处包含相较于常规SiO2及BPSG 1更大量的氮。
表II包含常规SiO2、BPSG 2材料及BPTEOS 2材料的FTIR数据。
表II
Figure BDA0002887535700000251
参考表II，BPTEOS 2材料展现比BPSG 2材料更低的FTIR水峰值，从而指示BPTEOS2材料具有比BPSG 2材料更少的水。BPTEOS 2材料展现比BPSG 2材料更低的FTIR水峰值与FTIR Si-O-Si峰值的比率。换句话来说，BPTEOS 2材料展现比BPSG2材料更大的Si-O-Si键与水的比率。
下文的表III包含使用FTIR测量的表II的峰值的波长。
表III
Figure BDA0002887535700000261
参考表II及表III，BPTEOS 2吸收比BPSG 2更少的水。
下文描述本发明的额外非限制性实例实施例。
实施例1：一种微电子装置包括：堆叠结构，其包括布置成层级的交替的导电结构及绝缘结构，所述层级的每一者个别地包括所述导电结构的一者及所述绝缘结构的一者；阶梯结构，其在所述堆叠结构内且具有包括所述层级的边缘的梯级；及掺杂电介质材料，其邻近所述阶梯结构的所述梯级且包括掺杂有硼、磷、碳及氟中的一或多者的二氧化硅，所述掺杂电介质材料具有比硼磷硅玻璃更大的Si-O-Si键与水的比率。
实施例2：根据实施例1所述的微电子装置，其中所述掺杂电介质材料掺杂有硼及磷。
实施例3：根据实施例1或实施例2所述的微电子装置，其中所述一或多种掺杂剂由所述掺杂电介质材料的约1.0重量百分比到约8.0重量百分比构成。
实施例4：根据实施例1到3中任一实施例所述的微电子装置，其进一步包括所述掺杂电介质材料与所述梯级之间的额外电介质材料。
实施例5：根据实施例4所述的微电子装置，其中所述额外电介质材料包括未掺杂二氧化硅。
实施例6：根据实施例1到5中任一实施例所述的微电子装置，其中所述掺杂电介质材料包括比硼磷硅玻璃更大的碳含量。
实施例7：根据实施例1到6中任一实施例所述的微电子装置，其中所述阶梯结构包括一或多个台阶结构，每一台阶结构包括相对阶梯结构。
实施例8：根据实施例1到7中任一实施例所述的微电子装置，其中所述一或多种掺杂剂的浓度在接近所述掺杂电介质材料的中心部分处大于在所述电介质材料的其它部分处。
实施例9：根据实施例1到7中任一实施例所述的微电子装置，其中所述一或多种掺杂剂均匀地分布遍及所述掺杂电介质材料。
实施例10：根据实施例1到9中任一实施例所述的微电子装置，其中所述掺杂电介质材料定位于第一未掺杂电介质材料与第二未掺杂电介质材料之间。
实施例11：根据实施例1到10中任一实施例所述的微电子装置，其中所述掺杂材料具有在从约2.10g/cm3到约2.16g/cm3的范围内的密度。
实施例12：根据实施例1到11中任一实施例所述的微电子装置，其进一步包括延伸穿过所述掺杂电介质材料且与所述层级的所述导电结构电连通的导电接触结构。
实施例13：根据实施例1到12中任一实施例所述的微电子装置，其进一步包括所述掺杂电介质材料与所述梯级之间的未掺杂电介质材料。
实施例14：根据实施例1到13中任一实施例所述的微电子装置，其中所述掺杂电介质材料包括碳。
实施例15：一种形成微电子装置的方法，所述方法包括：在包括交替的第一材料及第二材料的堆叠结构中形成阶梯结构；通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源邻近所述阶梯结构形成包括掺杂有硼、磷、氟及碳的一或多者的二氧化硅的掺杂电介质材料；及使所述掺杂电介质材料平坦化。
实施例16：根据实施例15所述的方法，其中通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源形成掺杂电介质材料包括形成包含包括三乙基硼烷、硼酸三乙酯、硼酸三甲酯、氰基硼烷、乙硼烷及十硼烷中的一或多者的硼前驱体的所述掺杂电介质材料。
实施例17：根据实施例15或实施例16所述的方法，其中通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源形成掺杂电介质材料包括形成包含包括磷酸三乙酯、磷酸三甲酯、膦及亚磷酸三甲酯中的一或多者的磷前驱体的所述掺杂电介质材料。
实施例18：根据实施例15到17中任一实施例所述的方法，其进一步包括邻近所述阶梯结构形成未掺杂电介质材料，其中通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源形成掺杂电介质材料包括邻近所述未掺杂电介质材料形成所述掺杂电介质材料。
实施例19：根据实施例15到18中任一实施例所述的方法，其中通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源形成掺杂电介质材料包括形成包括从所述一或多种掺杂剂的约1.0重量百分比到约8.0重量百分比的掺杂电介质材料。
实施例20：根据实施例15到19中任一实施例所述的方法，其进一步包括形成穿过所述掺杂电介质材料且与所述第二材料接触的导电接触结构。
实施例21：一种微电子装置，其包括：至少一个阶梯结构，其在包括层级的堆叠结构内，所述层级各自个别地包括导电结构及垂直邻近所述导电结构的绝缘结构，所述至少一个阶梯结构具有包括所述层级的水平端的梯级；未掺杂电介质材料，其物理地接触所述至少一个阶梯结构的所述梯级；及掺杂电介质材料，其包括邻近所述未掺杂电介质材料的掺杂有硼、磷、氟及碳中的一或多者的二氧化硅。
实施例22：根据实施例21所述的微电子装置，其中所述掺杂电介质材料包括通过等离子体增强型化学气相沉积使用原硅酸四乙酯形成的二氧化硅。
实施例23：根据实施例21或实施例22所述的微电子装置，其中所述掺杂电介质材料定位于所述未掺杂电介质材料与另一未掺杂电介质材料之间。
实施例24：根据实施例21到23中任一实施例所述的微电子装置，其中所述掺杂电介质材料包括硼及磷。
实施例25：根据实施例24所述的微电子装置，其中所述掺杂电介质材料包括比磷的重量百分比更大的硼的重量百分比。
实施例26：根据实施例21到25中任一实施例所述的微电子装置，其中所述掺杂电介质材料包括硼、磷、氟及碳中的所述一或多者的梯度。
实施例27：根据实施例21到26中任一实施例所述的微电子装置，其中所述掺杂电介质材料包括硼、磷、氟及碳中的所述一或多者的基本上均匀浓度。
实施例28：一种电子装置，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置，所述存储器装置包括：堆叠结构，其包括布置成层级的交替的导电结构及绝缘结构；台阶结构，且在所述堆叠结构内且包括各自个别地具有包括所述层级的边缘的梯级的相对阶梯结构；及电介质材料，其水平安置于所述台阶结构的所述相对阶梯结构之间且包括二氧化硅及从硼、磷、碳及氟选择的一或多种掺杂剂。
虽然关于图式描述了某些说明性实施例，但所属领域的一般技术人员应认识到，由本发明涵盖的实施例不限于本文中明确展示及描述的那些实施例。确切来说，可对本文中描述的实施例做出许多新增、删除及修改而不会背离由本发明涵盖的实施例的范围，例如下文主张的那些新增、删除及修改，包含合法等效物。另外，来自揭示的一个实施例的特征可与揭示的另一实施例的特征组合同时仍涵盖于本发明的范围内。

Claims (28)

1.一种微电子装置，其包括：
堆叠结构，其包括布置成层级的交替的导电结构及绝缘结构，所述层级的每一者个别地包括所述导电结构的一者及所述绝缘结构的一者；
阶梯结构，其在所述堆叠结构内且具有包括所述层级的边缘的梯级；及
掺杂电介质材料，其邻近所述阶梯结构的所述梯级且包括掺杂有硼、磷、碳及氟的一或多者的二氧化硅，所述掺杂电介质材料具有比硼磷硅玻璃相比更大的Si-O-Si键与水的比率。
2.根据权利要求1所述的微电子装置，其中所述掺杂电介质材料掺杂有硼及磷。
3.根据权利要求1所述的微电子装置，其中所述一或多种掺杂剂由所述掺杂电介质材料的约1.0重量百分比到约8.0重量百分比构成。
4.根据权利要求1所述的微电子装置，其进一步包括所述掺杂电介质材料与所述梯级之间的额外电介质材料。
5.根据权利要求4所述的微电子装置，其中所述额外电介质材料包括未掺杂二氧化硅。
6.根据权利要求1所述的微电子装置，其中所述掺杂电介质材料包括比硼磷硅玻璃更大的碳含量。
7.根据权利要求1所述的微电子装置，其中所述阶梯结构包括一或多个台阶结构，每一台阶结构包括相对阶梯结构。
8.根据权利要求1到7中任一权利要求所述的微电子装置，其中所述一或多种掺杂剂的浓度在接近所述掺杂电介质材料的中心部分处大于在所述电介质材料的其它部分处。
9.根据权利要求1到7中任一权利要求所述的微电子装置，其中所述一或多种掺杂剂均匀地分布遍及所述掺杂电介质材料。
10.根据权利要求1到7中任一权利要求所述的微电子装置，其中所述掺杂电介质材料定位于第一未掺杂电介质材料与第二未掺杂电介质材料之间。
11.根据权利要求1到7中任一权利要求所述的微电子装置，其中所述掺杂材料具有在从约2.10g/cm3到约2.16g/cm3的范围内的密度。
12.根据权利要求1到7中任一权利要求所述的微电子装置，其进一步包括延伸穿过所述掺杂电介质材料且与所述层级的所述导电结构电连通的导电接触结构。
13.根据权利要求1到7中任一权利要求所述的微电子装置，其进一步包括所述掺杂电介质材料与所述梯级之间的未掺杂电介质材料。
14.根据权利要求1到7中任一权利要求所述的微电子装置，其中所述掺杂电介质材料包括碳。
15.一种形成微电子装置的方法，所述方法包括：
在包括交替的第一材料及第二材料的堆叠结构中形成阶梯结构；
通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源邻近所述阶梯结构形成包括掺杂有硼、磷、氟及碳中的一或多者的二氧化硅的掺杂电介质材料；及
使所述掺杂电介质材料平坦化。
16.根据权利要求15所述的方法，其中通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源形成掺杂电介质材料包括形成包含包括三乙基硼烷、硼酸三乙酯、硼酸三甲酯、氰基硼烷、乙硼烷及十硼烷的一或多者的硼前驱体的所述掺杂电介质材料。
17.根据权利要求15所述的方法，其中通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源形成掺杂电介质材料包括形成包含包括磷酸三乙酯、磷酸三甲酯、膦及亚磷酸三甲酯的一或多者的磷前驱体的所述掺杂电介质材料。
18.根据权利要求15到17中任一权利要求所述的方法，其进一步包括邻近所述阶梯结构形成未掺杂电介质材料，其中通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源形成掺杂电介质材料包括邻近所述未掺杂电介质材料形成所述掺杂电介质材料。
19.根据权利要求15到17中任一权利要求所述的方法，其中通过等离子体增强型物理气相沉积使用原硅酸四乙酯及氧源形成掺杂电介质材料包括形成包括从所述一或多种掺杂剂的约1.0重量百分比到约8.0重量百分比的掺杂电介质材料。
20.根据权利要求15到17中任一权利要求所述的方法，其进一步包括形成穿过所述掺杂电介质材料且与所述第二材料接触的导电接触结构。
21.一种微电子装置，其包括：
至少一个阶梯结构，其在包括层级的堆叠结构内，所述层级各自个别地包括导电结构及垂直邻近所述导电结构的绝缘结构，所述至少一个阶梯结构具有包括所述层级的水平端的梯级；
未掺杂电介质材料，其物理地接触所述至少一个阶梯结构的所述梯级；及
掺杂电介质材料，其包括邻近所述未掺杂电介质材料的掺杂有硼、磷、氟及碳中的一或多者的二氧化硅。
22.根据权利要求21所述的微电子装置，其中所述掺杂电介质材料包括通过等离子体增强型化学气相沉积使用原硅酸四乙酯形成的二氧化硅。
23.根据权利要求21所述的微电子装置，其中所述掺杂电介质材料定位于所述未掺杂电介质材料与另一未掺杂电介质材料之间。
24.根据权利要求21到23中任一权利要求所述的微电子装置，其中所述掺杂电介质材料包括硼及磷。
25.根据权利要求21到23中任一权利要求所述的微电子装置，其中所述掺杂电介质材料包括比磷的重量百分比更大的硼的重量百分比。
26.根据权利要求21到23中任一权利要求所述的微电子装置，其中所述掺杂电介质材料包括硼、磷、氟及碳中的所述一或多者的梯度。
27.根据权利要求21到23中任一权利要求所述的微电子装置，其中所述掺杂电介质材料包括硼、磷、氟及碳中的所述一或多者的基本上均匀浓度。
28.一种电子装置，其包括：
输入装置；
输出装置；
处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及
存储器装置，其可操作地耦合到所述处理器装置，所述存储器装置包括：
堆叠结构，其包括布置成层级的交替的导电结构及绝缘结构；
台阶结构，其在所述堆叠结构内且包括各自个别地具有包括所述层级的边缘的梯级的相对阶梯结构；及
电介质材料，其水平安置于所述台阶结构的所述相对阶梯结构之间且包括二氧化硅及从硼、磷、碳及氟选择的一或多种掺杂剂。
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