CN1130909C - 高清晰度电视接收机的网格编码调制译码器及译码方法 - Google Patents

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Abstract

一种用于高清晰度电视(HDTV)接收机的网格编码调制(TCM)译码器，该TCM译码器包括：段同步暂停单元，在8状态情况下将在段同步之前和之后12个码元的数据直接联结，而在4状态情况下传递未变化的输入HDTV信号；场延迟器，将正好在场同步段之前和之后的数据段的数据彼此直接联结；和维特比译码器，在8状态和4状态情况下均译码场延迟器的输出。因此以未编码的段同步和场同步信号的效果来进行译码以实现稳定译码。

Description

高清晰度电视接收机的网格编码调制 译码器及译码方法
技术领域
本发明涉及一种高清晰度电视(HDTV)接收机的网格编码调制(trellis-coded modulation：TCM)译码器及其译码方法，尤其涉及一种HDTV接收机的TCM译码器及其译码方法。
背景技术
通常，大屏幕、高分辨率的超大联盟高清晰度电视(GA-HDTV)已在美国得以开发，并已将用于数字传输的残留边带(VSB)调制方法作为GA-HDTV的调制方法。因此，这种使用VSB调制方法的GA-HDTV被称作“GA-VSB”系统。GA-HDTV已使用了采用8电平地面广播模式的8-VSB调制方法，和采用16电平高速电缆模式的16-VSB调制方法。
作为US型地面广播的HDTV标准的GA-VSB系统特性之一，是采用TCM方法以增加抗扰性。TCM指的是具有基于传统调制方法的纠错功能的调制方法，采用这种方法可提高传输特性而同时又不增加带宽。
GA-VSB系统的TCM编码器的结构示于图1A。在图1A中，TCM编码器接收2个比特I1I2。卷积编码器106接收一个比特I2，并输出2个比特O2O3，而前置编码器100则接收剩余的比特I1，并输出一个比特O1。前置编码器100是GA-VSB系统的又一特性，其由接收机用于适应国家电视制式委员会(NTSC)带阻滤波器。因此，当将全部3个比特O1O2O3输入到映射器114时，输出具有一一对应关系的8电平的一个码元值MOUT，如图1B所示。这里，标示为“D”的延迟单元104、108和112将输入数据延迟12个码元周期，这与当使用并行安置的12个编码器且每个编码器具一单元延迟器时的效果一样。这就叫做“12码元隔行扫描”。通过12码元隔行扫描，可消除接收机中的突发噪声，并减少当使用NTSC带阻滤波器时增加的TCM译码器的状态数。
假设图1A中所示的TCM编码器是具有一单位延迟器的单个编码器，下面将描述当延迟单元108和112的先前状态为“00”时的TCM编码器的操作。
当2比特并行输入的最低有效位(LSB；I2)是“0”时，则已接收“0”的LSB(I2)卷积编码器106的下一个状态变为“00”，而卷积编码器106的2比特输出O2O3变成“00”。映射器114的输出根据并行输入的2个比特的最高有效位(MSB；I1)来确定。当MSB(I1)是“0”时，即当TCM编码器的输入I1I2为“00”时，映射器114的输出变成“-7(000)”。此外，当MSB(I1)为“1”，即当该编码器的输入I1I2为“10”时，映射器114的输出变为“1(100)”。
另一方面，当并行输入到该编码器的2个比特的LSB(I2)为“1”时，已接收到“1”的LSB(I2)的卷积编码器106的下一个状态变成“01”，并且卷积编码器106的输出变成“10”。根据输入到前置编码器100的MSB(I1)的逻辑状态，映射器114的输出变成“-3(010)”或“5(110)”。
图1A中所示TCM编码器的这种状态示于图2中的网格图。图1A的卷积编码器106的存储器(相应于延迟单元)数目等于2，因此，总的状态数等于4。由于有一个比特没有进行卷积编码而被保留，因此，表示进入到另一个状态的可能的转换数目的并行路径数变成2。例如，如果先前状态为“10”，则当编码器的输入数据I1I2为“01”或“11”时出现进入到下一个状态的转换，其结果导致2个并行路径。
图3是表示GA-VSB系统的数据帧格式的示意图。一帧VSB数据包括两个场，每场包括一个场同步段和312个数据段。此外，数据段包括4个段同步码元和828个数据码元。此外，将段同步在场同步段和每个数据段的开始处插入8电平数字数据流，以将其用于定时恢复。这里，以预定模式形成段同步，其中4个码元分别具有+5、-5、-5和+5的信号电平，而余下的数据则具有在±1、±3、±5和±78个电平之间的随机信号电平。此外，相应于每个场的第一段的每个场同步段包括指示场起始的场同步信号：场同步#1和场同步#2。场同步信号序列用于均衡和纠错译码，因而TCM编码器不在那个周期期间进行编码操作。
图4所示为考虑一般的段/场同步时实际的GA-VSB系统的TCM编码器的总体结构。在图4中，标号120表示前置编码器，标号128表示卷积编码器，标号140表示映射器，而标号142表示同步插入器。相应的延迟单元124、132和138均由移位寄存器构成，各延迟单元根据段同步定时信号分别通过多路复用器(MUX)126、130和136在段同步周期期间接收其各自的输出。因此，在距段同步12个码元之前和之后的数据当联结在一起时被编码。这在下面情况中也相同，即并行设置的12个TCM编码器中接收段同步的每个编码器在段同步期间保持数据，并在后续数据输入后进行编码。此外，根据段同步定时信号，同步插入器142的多路复用器(MUX)在段同步期间选择具有+5、-5、-5和+5的预定模式的4码元段同步，并在其它周期期间选择从映射器140输出的TCM编码数据。
另一方面，场同步时的TCM编码器操作与当输入段同步时的TCM编码器操作有所不同，这是因为在段同步周期达到4个码元的同时场同步周期则达到828个码元。因此，TCM编码器的延迟单元126、132和138在整个场同步段(包括段同步)期间持续保持输入数据，直至输入数据段的数据为止。
如上所述，图1A至4中所示的GA-VSB系统的TCM编码器的结构在下面的文献中公开：[1]1994年2月ACATS技术小组提出的超大联盟HDTV制式规范。然而，TCM译码器的结构尚未公开。
发明内容
为了解决上述问题，本发明的第一个目的是提供一种网格编码调制(TCM)译码器，其满足超大联盟高清晰度电视(GA-HDTV)标准，并采用简单硬件制成。
本发明的第二个目的是提供一种TCM译码器，其可当GA-HDTV接收机采用国家电视制式委员会(NTSC)带阻滤波器时使用。
本发明的第三个目的是提供一种TCM译码器，其根据段同步信号和场同步信号而进行译码。
本发明的第四个目的是提供一种满足GA-HDTV标准的TCM译码器。
本发明的第五个目的是提供一种TCM译码方法，其根据段同步信号和场同步信号来进行译码。
根据本发明的一个方面，本发明提供一种具有国家电视制式委员会(NTSC)带阻滤波器以抑制由NTSC信号引起的干扰的接收机的网格编码调制(TCM)译码器，其中输入高清晰度电视(HDTV)信号以2个场构成其每个帧，每个场包括一场同步段和多个数据段，每个段包括一段同步信号，而每个场同步段由一场同步信号形成，该TCM译码器包括：段同步暂停单元，用于当输入HDTV信号已通过NTSC带阻滤波器时将所述段同步之前第一预定数个码元的数据和所述段同步之后第一预定数个码元的数据直接联结，而当输入HDTV信号尚未通过NTSC带阻滤波器时传送未改变的输入HDTV信号；场延迟器，用于将正好在场同步段之前的数据段的数据与正好在场同步段之后的数据段的数据直接联结，这些数据从该段同步暂停单元输出；维特比译码器，用于在8状态情况和4状态情况下均对该场延迟器的输出进行译码，8状态情况指的是输入HDTV信号已通过NTSC带阻滤波器，而4状态情况指的是输入HDTV信号尚未通过NTSC带阻滤波器；和同步发生器，用于响应于输入段同步定时信号和场同步定时信号对每个单元产生控制信号。最好，该维特比译码器包括：支路量度发生器，用于根据4状态/8状态模式通过计算场延迟器的输出与多个基准信号电平之间的误差来产生支路量度；加法比较选择器，用于根据4状态/8状态模式通过采用收敛于每个状态上的每个支路量度和累积到先前的码元的路径量度来在每个状态的当前节点上选择一最佳路径，并将所选择的路径作为最佳路径信息而输出；和回扫存储器，用于根据4状态/8状态模式来回扫最佳路径信息，以输出译码数据。
根据本发明的另一方面，本发明提供一种对高清晰度电视(HDTV)信号进行的网格编码调制(TCM)译码方法，其中输入HDTV信号经过国家电视制式委员会(NTSC)带阻滤波以抑制NTSC信号引起的干扰，NTSC带阻滤波是通过将HDTV信号延迟第一预定数个码元并从HDTV信号中减去延迟信号而进行的，其中HDTV信号以2个场构成其每个帧，每场包括场同步段和数据段，每个段包括一段同步信号，而每个场同步段由一场同步信号形成，该TCM译码方法包括如下步骤：(a)当输入HDTV信号已经过NTSC带阻滤波时，将所述段同步之前第一预定数个码元的数据和所述段同步之后第一预定数个码元的数据直接联结，而当输入HDTV信号尚未经过NTSC带阻滤波时传送未改变的输入HDTV信号；在步骤(a)后，(b)将正好在场同步段之前的数据段的数据与正好在场同步段之后的数据段的数据直接联结；和(c)在8状态情况和4状态情况下对通过步骤(b)获得的HDTV信号进行维特比译码，8状态情况指的是输入HDTV信号已经过NTSC带阻滤波，4状态情况指的是输入HDTV信号尚未经过NTSC带阻滤波。最好，步骤(c)包括如下子步骤：(c1)根据4状态/8状态模式，通过计算由步骤(b)获得的数据与多个基准信号电平之间的误差而获得支路量度；(c2)根据4状态/8状态模式，采用收敛于每个状态的每个支路量度和累积到先前的码元的路径量度来确定每个状态当前节点上的最佳路径，并将所选择路径作为最佳路径信息输出；和(c3)根据4状态/8状态模式回扫最佳路径信息，并根据回扫结果来输出译码数据。
附图说明
通过参照附图对其一优选实施例的详细描述，本发明的上述目的和优点将变得更加明显，附图中：
图1A是表示超大联盟残留边带(GA-VSB)系统的网格编码调制(TCM)编码器结构的示意图，和图1B是表示图1A中所示映射器的输入和输出值的表格；
图2是图1中TCM编码器的网格图；
图3表示GA-VSB系统的数据帧格式；
图4是表示考虑到段/场同步时常规TCM编码器整体结构的电路图；
图5A和5B分别表示为帮助理解本发明而示出的国家电视制式委员会(NTSC)带阻滤波器的结构和频率特性；
图6A是为帮助理解本发明而示出的其中TCM编码器和NTSC带阻滤波器相连的8状态TCM编码器的结构，和图6B是表示图6A中映射器的输入和输出值的表格；
图7是图6A的8状态TCM编码器的状态表；
图8是GA-VSB系统的TCM编码器的示意框图；
图9是根据本发明一优选实施例的TCM编码器的框图；
图10A至10H是图9的同步发生器输入和输出信号的时序图；
图11是图9的支路量度发生器的详细电路图；
图12A和12B分别是本发明的8状态和4状态网格图；
图13是图9的加法比较选择器的详细电路图；
图14是图13的第一幸存路径判决器的详细电路图；
图15是图13的第五幸存路径判决器的详细电路图；
图16是图13的规范器的详细电路图；
图17是表示采用3点均匀(3-point even：PE)算法的回扫存储器操作的示意图；
图18是图13的回扫存储器的详细电路图；
图19是图18的地址发生器的详细电路图；
图20是图18的第一回扫单元的详细电路图；
图21是图18的第二回扫单元的详细电路图；
图22是图18的译码单元的详细电路图；
图23是图22的第一和第二ROM的ROM表；和
图24是图18和后进先出(LIFO)存储器的详细电路图。
具体实施方式
为了实现本发明的译码器，必须考虑当系统的接收机采用带阻滤波器时NTSC带阻滤波器的效果。
当HDTV信道中存在NTSC信号时，该NTSC信号就被作为干扰因素。为了抑制干扰的影响，GA-VSB系统的接收机采用NTSC带阻滤波器(后面将称为梳状滤波器)，以清除NTSC信号的调制载波。图5A和5B分别表示梳状滤波器150的结构和频率特性。如图5A所示，由于NTSC信号相对于VSB信号具有预定载频偏移(大约0.89MHz)，因此在同时广播HDTV和NTSC的同信道情况下获得相同的结果，就好象对NTSC信号根据基带区采用该频偏进行调制。NTSC信号能量集中在原始DC分量中，即集中于调制载波中。因此，梳状滤波器150的减法器154从输入数据中减去由12码元延迟器输出的延迟输入数据，以清除NTSC信号的调制载波分量，从而降低NTSC信号的影响。
这里，当原始VSB信号具有8个电平｛±7、±5、±3、±1｝时，梳状滤波器150具有16个电平｛±14、±12、±10、±8、±6、±4、±2、0｝。此外，梳状滤波器150置于TCM译码器的输入端处，其与在TCM译码器的一个方位附加编码器的存储器的效果相同。因此，当接收机采用梳状滤波器150时，TCM译码器必须译码8状态数据而不是4状态数据。因此，GA-VSB系统的TCM译码器必须具有可同时译码4状态和8状态数据的结构。另外，TCM译码器必须适应由上述编码器进行的12码元隔行扫描。
接下来，为了设计8状态TCM译码器，必须首先获得8状态结构的状态图和网格图。为此，如图6A所示，通过将图1的TCM编码器与图5A的梳状滤波器组合而构成8状态TCM译码器。
图6A中示出的8状态TCM编码器的前置编码器可由乘法器160代替，通过将图1的前置编码器100与图5的梳状滤波器150组合，乘法器160将并行输入的两个比特的MSB(I1)乘以1或-1。另外，8状态TCM编码器的卷积编码器162包括：延迟单元164、170和172；减法器166和174；和加法器168。延迟单元164延迟并行输入的两个比特的LSB(I2)，减法器166从LSB(I2)中减去延迟单元164的输出，加法器168将LSB(I2)与延迟单元172的输出相加，延迟单元170延迟加法器168的输出，延迟单元172延迟延迟单元170的输出并将延迟结果反馈到加法器168，而减法器174从延迟单元170的输出中减去延迟单元172的输出。该8状态TCM编码器还包括映射器176，其具有如图6B所示的输入和输出值。
下面将描述当编码器的先前状态为“011”时图6A中所示的8状态TCM编码器的操作。
当并行输入的两个比特的LSB(I2)是“0”时，下一个状态变成“011”。此时，卷积编码器162的2比特输出O2O3变成“00”。当输入到乘法器160的MSB(I1)是“0”时，映射器176的输出变成“0(000)”。相反，当输入到乘法器160的MSB(I1)是“1”时，映射器176的输出变成“-8(-100)”或“8(100)”。
当并行输入的两个比特的LSB(I2)是“1”时，下一个状态变成“101”。此时，卷积编码器162的2比特输出O2O3变成“10”。当输入到乘法器160的MSB(I1)是“0”时，映射器176的输出变成“4(010)”。相反，当输入到乘法器160的MSB(I1)是“1”时，映射器176的输出变成“-4(-110)”或“12(110)”。
图7是图6A的8状态TCM编码器的状态表。为了构建简单硬件的TCM译码器，即为了实现在图12A和12B的网格图中示出的4状态和8状态共同的转换，先前的状态值和下一个状态值被调整成括号内的值。然而，尽管如上所述地调整状态值，但译码数据值仍未改变。
因此，在设计GA-VSB系统的TCM编码器的结构时，必须考虑以下两个方面：其一是由TCM编码器进行的12码元隔行扫描，另一个则是由于NTSC带阻滤波器而需要4状态和8状态译码器的两种结构。GA-VSB系统的TCM译码器的框图示于图8中，其中该TCM译码器是根据上述考虑而进行方案设计的。
图8中，12个4状态TCM译码器，每个均具有一单位延迟器，和12个8状态TCM译码器，每个均具有一单位延迟器，具有不同的状态值和输入码元电平，并执行相同的译码处理。因此，每个状态的TCM译码器可组合成一个，并可通过相应于12码元隔行扫描的适当时序控制来实现一个译码器。
因此，本发明TCM译码器可应用于全部两种4状态和8状态译码器，而12个译码器可组合成一个译码器。此外，根据段同步信号和场同步信号来构造GA-VSB系统的TCM译码器。
下面将参照图详细描述HDTV接收机的TCM译码器及其译码方法的一优选实施例。
图9是根据本发明优选实施例的整个TCM译码器的框图。图9中，输入数据被提供给段同步暂停单元210中的12码元延迟器(12D)212的输入端、加法器214的输入端、和多路复用器(MUX)216的第一输入端0，以将距段同步12个码元之前和之后的数据直接联结，从而消除NTSC信号引起的干扰。加法器214的另一输入端与12码元延迟器212的输出端相连，其输出端与多路复用器216的第二输入端1相连。
在用于在译码期间将正好在场同步段之前和之后的数据段的数据联结的场延迟器220中，832码元延迟器222的输入端与多路复用器216的输出端相连，832码元延迟器222的输出端与多路复用器224的第一输入端0相连，而其第二输入端1与多路复用器216的输出端相连。在用于对由场延迟器220输出的数据进行维特比译码的维特比译码器230中，支路量度发生器(BMG)300的输入端与多路复用器224的输出端相连，BMG300的多个输出端分别与加法比较选择器(ACS)400的多个输入端相连。回扫存储器(TBM)500的输入端与加法比较选择器400的输出端相连，而最终的译码数据从TBM 500的输出端输出。
码元时钟CLK和系统复位信号RST被提供给同步发生器200、BMG 300、ACS 400和TBM 500；4状态/8状态选择信号LS被提供给段同步暂停单元210、BMG 300、ACS 400、和TBM 500；而具有码元时钟CLK的两倍频率的时钟信号CLK2被提供给TBM 500。这里，4状态/8状态选择信号LS表示输入数据是否已通过梳状滤波器150。也就是说，LS为逻辑高电平表示8状态条件，而LS为逻辑低电平则表示4状态条件。
段同步定时信号seg_sync(参见图10A)和场同步定时信号fld_sync(参见图10E)被提供给同步发生器200的输入端。从同步发生器200的第一输出端输出的第一段同步控制信号seg1(参见图10B)被提供给多路复用器216的选择端SEL；从第二输出端输出的第一场同步控制信号fld1(参见图10F)被提供给多路复用器224的选择端SEL；从第三和第四输出端输出的第二段同步控制信号seg2(参见图10C)和场复位信号fld_rst(参见图10H)分别被提供给ACS 400的控制端；从第五和第六输出端输出的第三段同步控制信号seg3(参见图10D)和第二场同步信号fld2被提供给TBM 500的各控制端。
下面将描述图9中所示的TCM译码器的操作。
首先，如图3所示，GA-VSB系统在一传输帧中具有4码元长的626段同步信号和828码元长的2场同步信号。由于该段同步信号和场同步信号尚未被TCM编码，因此TCM译码器必须对这些同步信号进行额外的处理。如果未对该段同步信号或场同步信号进行处理，则既使当无差错存在也出现约10-6的码元差错率。
如果接收机未采用图5A的梳状滤波器150，即4状态情况，则不存在什么问题。然而，如果接收机采用梳状滤波器150，即8状态情况，则梳状滤波器150在段同步周期期间操作，从而段同步数据影响段同步之前和之后12个码元的数据。因此，在使用梳状滤波器的8状态情况下，需在一种用于将段同步之前12个码元的数据与段同步之后12个码元的数据直接联结的处理。这种处理是由段同步暂停单元210执行的。在距段同步和未处理的保留数据12个码元之后的4码元周期间，段同步暂停单元120仅在8状态条件下操作。
下面将使用数值公式并参照图5A的梳状滤波器150描述段同步暂停单元210的操作。假设梳状滤波器150的输入为s1、s2、s3、s4、b5、b6、b7、b8、b9、b10、b11、b12、c1、...、c11和c12。这里，s1、s2、s3和s4是段同步数据。假设存储在梳状滤波器150的12码元延迟器152的12个数据码元是a1、a1、...、a11和a12，则梳状滤波器150的输出变成(s1-a1)、(s2-a2)、(s3-a3)、(s4-a4)、(b5-a5)、...、(b12-a12)、(c1-a1)、(c2-a2)、(c3-a3)、(c4-a4)、(c5-b5)、....、(c11-b11)和(c12-b12)。
另外，段同步暂停单元210的多路复用器216仅在距段同步12个码元之后的4码元周期期间选择加法器214的输出，因此选择(s1-a1)、(s2-a2)、(s3-a3)、(s4-a4)、(b5-a 5)、...、(b12-a12)、(c1-a1)、(c2-a2)、(c3-a3)、(c4-a4)、(c5-a5)、....、(c11-a11)和(c12-a12)作为输出。结果，段同步之后的第12个数据码元可与段同步之前的第12个码元直接联结，从而消除了段同步对数据的影响。
同步发生器200接收如图10A所示1码元长段同步定时信号seg_sync，它表示段同步信号的起始点，并将第一段同步控制信号seg1(参见图10B)提供给多路复用器216，第一段同步控制信号seg1仅在距段同步12个码元之后的4个码元周期期间具有逻辑高电平。多路复用器216在第一段同步控制信号seg1的逻辑高电平周期期间选择加法器214的输出，而在余下的周期期间选择未改变的输入数据，加法器214用于将输入数据加到由12码元延迟器212的延迟的数据上。
另一方面，如段同步信号的情况一样，当在场同步周期期间使用梳状滤波器150时，正好在场同步段之后的数据段的开始的12个码元受场同步段的最后12个码元的场同步的影响。为了清除这种影响，规定在编码期间，通过复制正好在场同步段之前的数据段的最后12个码元来填充场同步段的最后12个码元。因此，尽管接收机使用梳状滤波器，正好在场同步段之前的数据段仍与正好在其之后的数据段平滑联结。
然而，当在TCM编码器中数据以时间顺序向前流动的同时，TCM译码器中的数据在向前和向后两个方向流动，并且场同步段的长度大于用于回扫的回扫存储器的尺寸。因此，仅通过象编码器中一样保持数据是不可能消除同步信号的影响。
如果场同步信号的影响尚未被消除，则既使没有噪声也将出现约10-6的码元差错率。尤其是，码元差错集中在正好在场同步段之前的数据段上。在这种信号列中出现差错是很不适宜的，因此需要对差错进行补偿。对于补偿而言，必须考虑以下两个事实。第一个事实是基本上不可能通过控制定时而消除场同步信号的影响。第二个事实是通过将正好在场同步段之前和之后的数据段联结而执行编码。因此，当对正好在场同步段之前的数据进行译码时，通过使用正好在场同步段之后的数据段的数据，可在不受场同步信号影响的情况下实现译码。
因此，具有位于维特比译码器230的输入端处的832码元延迟器的场延迟器220延迟常态数据，然后将延迟数据输出到维特比译码器230。当向维特比译码器230输出延迟的场同步段时，即当正好在场同步段之后的数据段被输入到场延迟器220的832码元延迟器222时，维特比译码器230接收正好在输入到832码元延迟器222的场同步段之后的数据段的数据。结果，可对正好在场同步段之前的数据段的数据进行译码而不受场同步信号的影响。
也就是说，场延迟器220的832码元延迟器222向由被延迟832个码元，另言之为1个数据段间隔的多路复用器224的第一输入端0提供段同步暂停单元210的输出，并向多路复用器224的第二输入端1直接提供段同步暂停单元210的输出。
这里，同步发生器200接收指示场同步信号的起始点的一个码元长的场同步定时信号fld_sync，如图10E所示，并当在场同步定时信号后已通过832个码元时，向多路复用器224的选择端SEL提供在832个码元期间(参见图10F)为逻辑高电平的第一场同步控制信号fld1。
当场同步控制信号fld1为逻辑高电平时，即在场同步周期中，多路复用器224选择段同步暂停延迟器210的多路复用器216的输出，并将其输入到第二输入端1，而当场同步控制信号fld1为逻辑低电平时，选择832码元延迟器222的输出，并将其输入到第一输入端0。就TCM编码器而言，其通过将在场同步段之前和之后的数据段联结而实现全部的译码，其中在TCM编码器中，在场同步段中保持数据而不编码，而当正好在场同步段之后的数据段的数据输入时再进行编码。
维特比译码器230的BMG 300计算欧几里德(Euclidian)距离，该距离表示从场延迟器220输出的输入码元与基准信号之间的似然距。此时，根据考虑其自身的延迟(这里为2个码元)在4码元周期期间为逻辑高电平的第二段同步控制信号seg2(参见图10C)和考虑场延迟器220的832码元延迟器和其自身的延迟(这里为2个码元)的场复位信号fld_rst，ACS 400将在每个状态下输入的支路量度与路径量度相加，并确定在合并路径中具有最小路径量度的幸存路径。
回扫存储器500存储从ACS 400提供的有关幸存路径的信息，并根据考虑其自身延迟(这里为1152-832+5＝325个码元)的第三段同步控制信号seg3(参见图10D)和考虑其自身延迟(这里为1152+832+5＝1989个码元)的832码元周期的第二场同步控制信号fld2(参见图10G)，通过在预定数个码元(这里为12个码元)的每个周期上进行回扫而恢复到原始码元。然后，回扫存储器500输出译码数据。
图11是BMG 300的详细电路图，BMG 300计算输入信号和基准信号之间的欧几里德距离，其中在4状态情况下基准信号为8电平信号，而在8状态情况下为15电平信号。计算欧几里德距离的方法是计算输入码元和基准信号之差的绝对值，或计算差值的平方。计算输入码元和基准信号之差的平方还识别两个值，从而本发明采用了取差值平方的方法。此外，由于如果使用直接计算欧几里德距离的结构使电路复杂，因此采用了只读存储器(ROM)。
因此，在8状态情况下，即当逻辑高电平的4状态/8状态选择信号LS输入到多路复用器302时，ROM 306输出预先存储的15个电平｛±14、±12、±10、±8、±6、±4、±2、0｝与从场延迟器220的多路复用器224通过多路复用器302的第一输入端1输出的输入数据之间差的平方，并将其作为每个状态的支路量度。这里，由于ROM 306的输出局限于无符号8个比特，因此，如果计算出的支路量度超过225，则支路量度被映射到255。也就是说，ROM 306根据码元时钟CLK来进行操作，并由系统复位信号(RST)复位。ROM 306的输出d0是输入数据与基准电平-14之间的支路量度，输出d1是输入数据与基准电平-12之间的支路量度，.....，输出d13是输入数据与基准电平12之间的支路量度，而输出d14是输入数据与基准电平14之间的支路量度。在图11中，括号中的数字表示每个基准电平。
此外，在4状态情况下，即当逻辑低电平的4状态/8状态选择信号LS输入到多路复用器302时，与8状态情况不同，基准电平是｛-7、-5、-3、-1、1、3、5、7｝。因此，减法器304从由多路复用器224输出的输入数据中减去“1”(相应于(08)HEX)，然后通过多路复用器302获得相应于电平｛-8、-6、-4、-2、0、2、4、6｝的ROM 306的输出，最终得到4状态的支路量度。
图9的ACS 400通过将在收敛于每个状态的每个支路上输入码元的支路量度与高达先前状态的路径量度相加，并比较收敛于各路径的各路径量度(新路径量度)，以选择具有最小路径量度的幸存路径。GA-VSB系统的TCM译码器必须能够对4状态和8状态数据两者均进行译码。因此，为了减少集成电路(ASIC)所需的门数，ACS 400的功能块必须被共享。
因此，当图7所示的8状态转换结构被改变成由括号中指定的转换状态时，可获得如图12A所示的8状态网格图，而图2所示的4状态转换结构必须被改变成图12B所示的网格图。
在图12A和图12B中，由点划线包围的部分表示由8状态和4状态结构共享的状态转换结构。例如，在8状态结构中从状态000到状态000的路径可由4状态结构中从状态00到状态00的路径共享，并且通过由减法器304从输入数据中减去“1”，4状态中基准电平-7和1的支路量度可由基准电平-8和2的支路量度共享。图13详细示出根据图12A和12B的网格图获得的ACS 400。
图13中，第一至第四幸存路径判决器402、404、410和412具有一种根据图12A和12B的网格图由4状态和8状态情况共享的结构，并且其每个均接收4状态/8状态选择信号LS。此外，第五至第八幸存路径判决器414-420具有8状态结构。
第一幸存路径判决器402接收累积于先前状态000的路径量度old_pm0和累积于先前状态001的路径量度old_pm1，还接收相对于基准电平-8、8和0从先前状态000到当前状态000的支路量度d3、d11和d7，以及相对于基准电平4、-12和-4从先前状态001到当前状态000的支路量度d9、d1和d5，这些量度从BMG 300输出。因而，第一幸存路径判决器402从趋向于当前状态000的所有路径中确定具有最小路径量度的幸存路径，并输出有关在当前状态000上被确定为幸存路径的路径的先前状态的信息V0以及新路径量度new_pm0。
第二幸存路径判决器404接收累积在先前状态000的路径量度old_pm0和累积在先前状态001的路径量度old_pm1，还接收相对于基准电平-4、12和4从先前状态000到当前状态100的支路量度d5、d13和d9，以及相对于基准电平-8、8和0从先前状态001到当前状态100的支路量度d3、d11和d7，这些量度从BMG 300输出。因此，第二幸存路径判决器404从趋向于当前状态100的所有路径中确定具有最小路径量度的幸存路径，并输出有关在当前状态100上被确定为幸存路径的路径的先前状态的信息V4以及新路径量度new_pm4。
第三幸存路径判决器410接收由多路复用器406选择的先前的路径量度old_pm2或先前的路径量度old_pm4，而第四幸存路径判决器412接收由多路复用器408选择的先前的路径量度old_pm3或先前的路径量度old_pm5，这两个判决器共享图12所示的4状态和8状态特性。
也就是说，在8状态情况下，多路复用器406和408根据4状态/8状态选择信号LS分别选择累积在先前状态010上的路径量度old_pm2和累积在先前状态011上的路径量度old_pm3，这些路径量度被输出到每个第一输出端1。在4状态情况下，多路复用器406和408分别选择累积在先前状态100上路径量度old_pm4和累积在先前状态101上的路径量度old_pm5，这些路径量度被输入到每个第二输入端0。
在8状态中，第三幸存路径判决器410接收分别由多路复用器406和408选择的先前的路径量度old_pm2和old_pm3，而在4状态中，则接收分别由多路复用器406和408选择的先前的路径量度old_pm4和old_pm5。第三幸存路径判决器410还接收相对于基准电平-6、10和2从先前状态010到当前状态001的支路量度d4、d12和d8，以及相对于基准电平6、-10和-2从先前状态011到当前状态001的支路量度d10、d2和d6，这些支路量度从BMG 300输出。因此，第三幸存路径判决器410从趋向于当前状态001的所有路径中选择具有最小路径量度的残余路径，并输出有关在当前状态001上被确定为幸存路径的路径的先前状态的信息V1和新路径量度new_pm1。
在8状态情况下，第四幸存路径判决器412接收分别由多路复用器406和408选择的先前的路径量度old_pm2和old_pm3，而在4状态中，则接收分别由多路复用器406和408选择的先前的路径量度old_pm4和old_pm5。第四幸存路径判决器412还接收相对于基准电平-6、10和2从先前状态010到当前状态101的支路量度d10、d2和d6，以及相对于基准电平2、-14和6从先前状态11到当前状态101的支路量度d8、d0和d4，这些支路量度从BMG 300输出。因此，第四幸存路径判决器412从趋向于当前状态101的所有路径中确定具有最小路径量度的幸存路径，并输出有关在当前状态101上被确定为幸存路径的路径的先前状态的信息V5以及新路径量度new_pm5。
第五幸存路径判决器414接收累积在先前状态100上的路径量度old_pm4和累积在先前状态101上的路径量度old_pm5，还接收相对于基准电平-10、6和-2从先前状态100到当前状态010的支路量度d2、d10和d6，以及相对于基准电平-6、10和2从先前状态101到当前状态010的支路量度d4、d12和d8，这些支路量度从BMG 300输出。因此，第五幸存路径判决器414从趋向于当前路径010的所有路径中确定具有最小路径量度的幸存路径，并输出有关在当前状态010上被确定为幸存路径的路径的先前状态的信息V2以及新路径量度new_pm2。
第六幸存路径判决器416接收累积在先前状态100上的路径量度old_pm4和累积在先前状态101上的路径量度old_pm5，还接收相对于基准电平-6、10和12从先前状态100到当前状态110的支路量度d4、d12和d8，以及相对于基准电平-2、-6和6从先前状态101到当前状态110的支路量度d6、d4和d10，这些支路量度从BMG 300输出。因此，第六幸存路径判决器416从趋向于当前状态110的所有路径中确定具有最小路径量度的幸存路径，并输出有关在当前状态110上被确定为幸存路径的路径的先前状态的信息V6和新路径量度new_pm6。
第七幸存路径判决器418接收累积到先前状态110上的路径量度old_pm6和累积到先前状态111上的路径量度old_pm7，还接收相对于基准电平-8、8和0从先前状态110到当前状态011的支路量度d3、d11和d7，以及相对于基准电平-4、12和4从先前状态111到当前状态011的支路量度d5、d13和d9，这些支路量度从BMG 300输出。因此，第七幸存路径判决器418从趋向于当前状态011的所有路径中确定具有最小路径量度的幸存路径，并输出有关在当前状态011上被确定为幸存路径的路径的先前状态的信息V3以及新路径量度new-pm3。
第八幸存路径判决器420接收累积到先前状态110上的路径量度old_pm6和累积到先前状态111上的路径量度old_pm7，还接收相对于基准电平-12、4和-4从先前状态110到当前状态111的支路量度d1、d9和d5，以及相对于基准电平-8、8和0从先前状态111到当前状态111的支路量度d3、d11和d7，这些支路量度从BMG 300输出。因此，第八幸存路径判决器420从趋向于当前状态111的所有路径中确定具有最小路径量度的幸存路径，并输出有关在当前状态111上被确定为幸存路径的信息的先前状态的信息V7以及新路径量度new-pm7。
因此，根据图12A和12B的网格图，幸存路径判决器402、404、410、412、414、418和420接收已由规范器430规一化并由12码元延迟线460延迟的先前的路径量度old_pm0至old_pm7以及由BMG 300产生的支路量度dk(k＝0，1，...，14)，以从趋向于任意阶段(＝时间)上的状态(＝节点)的所有路径中确定具有最小路径量度的幸存路径，并输出有关在每个当前状态上被确定为幸存路径的路径的先前状态的信息Vk1(k1＝0，1，...，7)以及此时的新路径量度new_pm0至new_pm7。
另一方面，由于路径量度被局限于12个比特，因此为了防止溢出需要进行归一化。因此，规范器430查验从幸存路径判决器402、404、410、412、414、416、418和420输出的新路径量度new-pm0至new-pm7中每一个的MSB。这里，如果这些MSB中的任意一个为“1”，则所有8个路径量度右移1比特，从而输出归一化的路径量度no_out0至no_out7。
根据第二段同步控制信号seg2(见图10C)，即在段同步控制周期以外的各个时间点上(seg2为逻辑“低”电平)，多路复用器442至456选择输入到每个第一输入端0的归一化路径量度no_out0至no_out7，然后，12码元延迟线460延迟所选择的归一化路径量度no_out0至no_out7，以产生先前路径量度old_pm0至old_pm7。另一方面，在段同步周期(seg2为逻辑“高”电平)期间，由12码元延迟线460延迟后反馈到每个第二输入端1的先前的路径量度old_pm0至old_pm7被有选择地输出到12码元延迟线460。这里，12码元延迟线460延迟多路复用器442至456的输出的原因与在TCM编码器中的12码元隔行扫描的原因相符。另外，在场同步信号的结束点上根据对场复位信号fld_rst(见图10H)和系统复位信号RST进行“与”操作的结果，对12码元延迟线460进行复位。理想的情况是在场同步段的开始点上完全存储12码元延迟线460的内容，然后当紧接着场同步段的数据段开始时重载所存储的内容。然而，这种处理需要12码元延迟线460具有96(12×8)个12比特寄存器，因而需要大约8,000个门。然而，即使是存储在12码元延迟线460上的所有路径量度被复位，如果数据的损坏程度不太严重的话，则通常仍可找出正确路径。
根据第二段同步信号seg2，多路复用器470在段同步周期外的各时间点上选择从幸存路径判决器402、404、410、412、414、416、418和420输出的每个状态的2比特先前状态信息V0至V7，在段同步周期期间选择十六进制数(ffff)HEX，并经D触发器472输出由多路复用器470选择的信号作为判决向量dec_vector。
图14是图13的第一幸存路径判决器402的详细电路图，其共享8状态情况和4状态情况。图14中，当4状态/8状态选择信号LS处于逻辑“高”电平状态(8状态)时，多路复用器(MUX)402.1选择输入到第一输入端1的支路量度d11，而在逻辑“低”电平状态下，选择输入到第二输入端0的支路量度d3。比较器(COMP)402.2将输入支路量度d3与由多路复用器402.1选择的支路量度进行比较，以输出比较信号。如果由多路复用器402.1选择的支路量度大于支路量度d3，则根据由比较器402.2提供的比较信号，多路复用器402.3选择由多路复用器402.1选择的支路量度。否则，多路复用器402.3选择支路量度d3。
比较器402.4将由多路复用器402.3选择的支路量度与输入支路量度d7进行比较，以输出比较信号。如果支路量度d7大于由多路复用器402.3选择的支路量度，则根据由比较器402.4提供的比较信号，多路复用器402.5选择支路量度d7。否则，多路复用器402.5选择由多路复用器402.3选择的支路量度。亦即，在8状态情况下，选择在相对于基准电平-8、8和0从先前状态“000”到当前状态“000”的支路量度d3、d11和d7中具有最大值的支路量度。
另一方面，在4状态情况下，仅有两个从先前状态00到当前状态00的并行路径。因此，输入到比较器402.2的第一和第二输入端两者的支路量度均变成支路量度d3，从而多路复用器402.3的输出变成支路量度d3。多路复用器402.5在分别相应于基准电平-7和1并在网格图中从先前状态“00，，到当前状态“00”的支路量度d3和d7中选择具有最大值的支路量度。
加法器402.6将由多路复用器402.5选择的支路量度与在先前状态000累积并从图13的12码元延迟线460输出的路径量度old_pm0相加。
当4状态/8状态选择信号LS处于逻辑“高”电平(8状态)时，多路复用器402.7选择输入到第一输入端1的支路量度d1，而在逻辑“低”电平(4状态)时，选择输入到第二输入端1的支路量度d9。比较器402.8将支路量度d9与由多路复用器402.7选择的支路量度进行比较，以输出比较信号。如果由多路复用器402.7选择的支路量度大于支路量度d9，则根据由比较器402.8提供的比较信号，多路复用器402.9选择由多路复用器402.7选择的支路量度。否则，多路复用器402.9选择支路量度d9。比较器402.10将由多路复用器402.9选择的支路量度与输入支路量度进行比较，以输出比较信号。如果支路量度d5大于由多路复用器402.9选择的支路量度，则根据由比较器402.10提供的比较信号，多路复用器402.11选择支路量度d5。否则，多路复用器402.11选择由多路复用器402.9选择的支路量度。亦即，在8状态情况下，在相对于基准电平4、-12和4从先前状态“001”到当关状态“000”的支路量度d9、d1和d5中选择最大的支路量度。在4状态情况下，在分别相对于基准电平-7和1并在网格图中从先前状态“01”到当前状态“00”的支路量度d9和d5中选择较大的支路量度。
加法器402.12将从图13的12码元延迟线460输出的先前的路径量度0ld_pm1与由多路复用器402.11选择的支路量度进行相加。
比较器402.13将加法器402.6的输出与加法器402.12的输出进行比较，以输出比较信号。根据由比较器402.13提供的比较信号，多路复用器402.14将输入到其第一输入端0的加法器402.6的输出和输入到第二输入端1的加法器402.16的输出中的较大值作为新路径量度new_pm0进行输出。
由比较器402.13提供的比较信号被作为表示当前状态“000”的幸存路径信息的信息V0的MSB输出，而多路复用器402.15根据由比较器402.13提供的比较信号，将比较器402.4的输出或比较器402.10的输出作为所选择的幸存路径的并行路径信息的信息V0的LSB输出。
图15是仅在8状态情况下图13所示第五幸存路径判决器414的详细电路图。与图14的第一幸存路径判决器402的结构相比较，图14的多路复用器402.1和多路复用器402.7被省略掉。
图15中，相对于基准电平-10、6和-2从先前状态100到当前状态010的支路量度d2、d10和d8中的最大支路量度被通过比较器414.1和多路复用器414.2、414.3及414.4选择。在相对于基准电平-6、10和2从先前状态101到当前状态010的支路量度d4、d12和d8中的最大支路量度被通过比较器414.6和多路复用器414.7、414.8及414.9选择。
加法器414.5将从图13的12码元延迟线460输出并累积在先前状态100的路径量度old_pm4与由多路复用器414.4选择的支路量度相加。加法器414.10将从12码元延迟线460输出并累积在先前状态101上的路径量度与由多路复用器414.9选择的路径量度相加。
比较器414.11将加法器414.5的输出与加法器414.10的输出进行比较，以输出比较信号。多路复用器414.12将输入到其第一输入端0的加法器414.5的输出和输入到其第二输入端1的加法器414.10的输出中的最大值作为新路径量度new_pm2输出。
比较器414.11输出的比较信号被作为表示当前状态“010”的幸存路径信息的信息V2的MSB输出。根据由比较器414.11提供的比较信号，多路复用器414.13选择比较器414.3的输出或者比较器414.8的输出，以输出表示所选择幸存路径的并行路径信息的信息V2的LSB。
图16是图13的规范器430的详细电路图。图16中，“或”门434通过比特分配器432.1至432.8接收从幸存路径判决器402、404和410至420输出的13比特新路径量度new_pm0至new_pm7的MSB，而如果新路径量度new_pm0至new_pm7的任意MSB为逻辑“高”电平，则向转换开关438.1至438.8输出控制信号。如果“或”门434的输出是逻辑“低”电平，转换开关438.1至438.8的每一个，从LSB到比特分配器436.1至436.8输出的上第11比特输出12比特的路径量度。另一方面，如果“或”门434的输出为逻辑“高”电平，则转换开关438.1至438.8输出除LSB以外的上12个比特作为归一化的路径量度no-out0至no-out7。
图9的维特比译码器230的回扫存储器500使用从ACS 400输出的在任意阶段的每个状态的路径量度和作为先前状态信息的判决向量dev_vec来回扫幸存路径，从而输出译码数据的最后2个比特。已经提出了构成维特比译码器230的回扫结构的各种方法。然而，本发明提出使用随机存取存储器(RAM)的3点均匀(PE)(3-pointeven)算法。
图17是表示3-PE概念的存储器控制流程。由于3-PE算法采用RAM，因此可适当减少门的总数。在图17中，3-PE算法基本上需要6个RAM，该RAM具有相应于半个译码深度的长度。亦即，需要其容量相应于译码深度三倍的存储器。3-PE算法具有如下三个基本操作。写步骤，将数据写入RAM；回扫步骤，通过以与在写入期间的顺序相反的顺序读出写入数据来确定最佳路径的起始状态；和译码步骤，使用回扫数据进行译码。以上步骤顺序执行，而译码数据以与原顺序相反的顺序输出，因此必须有纠正顺序的后入先出(LIFO)步骤。
在3-PE算法中，对段同步或场同步进行如下处理。即，在段同步情况下，校验从ACS 400输出的数据模式，而如果校验的数据模式有值(ffff)HEX，则反馈延迟的输出。在场同步信号情况下，在场同步段周期期间复制紧接着的数据段的数据，因此不需要附加操作。
图18是表示以3-PE算法实现的图9的回扫存储器结构的电路图。图18中，采用具有L/2(L为译码深度)长度的6个RAM 520、522、524、526、528和530来存储从图13的ACS 400的D触发器472产生的判决向量dec_vec。
在每个RAM中，在根据控制信号顺序执行4个模式的同时进行译码，这4个模式指的是：写模式、回扫模式、译码模式和空闲模式。详细地讲，在写模式期间，从图13的D触发器472接收的判决向量dec_vec被写入RAM，而在回扫模式期间通过读取存储在RAM中的数据来在回扫单元(TB)550和560中进行回扫。在译码模式期间，译码单元DC 570读取写入RAM中的数据，并从被确定为最佳路径的状态开始对TB 550和560的回扫结果进行译码。空闲模式指的是无数据的输入和输出的定时模式。增值计数器和降值计数器产生用于访问每个RAM的地址值。这里，采用两个计数器是由于回扫和译码的方向彼此相反。
根据写/读控制信号e0至e6和由地址发生器510产生的地址信号addr0至addr5，RAM 520至530执行写和读操作。其频率为系统时钟的频率的两倍的时钟信号CLK2被提供给RAM 520至530。
地址发生器510接收系统时钟CLK和系统复位信号RST，并向多路复用器532、536和540的选择SEL输出选择信号in_sel，并通过D触发器512向第一和第二TB 550和560及译码单元570的选通端en输出选通信号“start”。此外，地址发生器510通过D触发器514向后入先出(LIFO)存储器580的选通端en输出选通信号cnt-sw，并通过D触发器516向LIFO存储器580的读地址端addr_r输出增值计数值cnt_u。另外，地址发生器510还通过D触发器518向LIFO存储器的写地址端addr_w输出降值计数值cnt_d。
如果地址发生器510产生的选择信号in_sel是“000”，则多路复用器532选择从RAM 520读出的数据，并通过D触发器534向第一TB 550提供选择数据。多路复用器536选择从RAM 528读出的数据，并通过D触发器538向第二TB提供选择数据。此外，多路复用器540选择从RAM 522读出的数据，并通过D触发器542向译码单元570提供选择数据。RAM 520存储从图13的D触发器472输出的判决向量dec_vec，而RAM 524和528则处于空闲模式，不进行写和读操作。
当由地址发生器510产生的选择信号in_sel为“001”时，多路复用器532选择从RAM 520读出的数据，并通过D触发器534向第一TB 550提供选择数据。多路复用器536选择从RAM 528读出的数据，并通过D触发器538向第二TB 560提供选择数据。此外，多路复用器540选择从RAM 524读出的数据，并通过D触发器542向译码单元570提供选择数据。这里，判决向量dec_vec被写入RAM 522，而RAM 526和530处于空闲模式。
当由地址发生器510产生的选择信号in_sel为“010”时，多路复用器532选择从RAM 522读出的数据，并通过D触发器534向第一TB 550提供选择数据。多路复用器536选择从RAM 530读出的数据，并通过D触发器538向第二TB 560提供选择数据。此外，多路复用器540选择从RAM 526读出的数据，并通过D触发器542向译码单元570提供选择数据。这里，判决向量dec_vec被写入RAM 524，而RAM 520和528处于空闲模式。
当由地址发生器510产生的选择信号in_sel为“011”时，多路复用器532选择从RAM 524读出的数据，并通过D触发器534向第一TB 550提供选择数据。多路复用器536选择从RAM 520读出的数据，并通过D触发器538向第二TB 560提供选择数据。此外，多路复用器540选择从RAM 528读出的数据，并通过D触发器542向译码单元570提供选择数据。这里，判决向量dec_vec被写入RAM 526，而RAM 522和530处于空闲模式。
当由地址发生器510产生的选择信号in_sel为“100”时，多路复用器532选择从RAM 526读出的数据，并通过D触发器534向第一TB 550提供选择数据。多路复用器536选择从RAM 522读出的数据，并通过D触发器538向第二TB 560提供选择数据。此外，多路复用器540选择从RAM 530读出的数据，并通过D触发器542向译码单元570提供选择数据。这里，判决向量dec_vec被写入RAM 528，而RAM 520和524处于空闲模式。
当由地址发生器510产生的选择信号in_sel为“101”时，多路复用器532选择从RAM 528读出的数据，并通过D触发器534向第一TB 550提供选择数据。多路复用器536选择从RAM 524读出的数据，并通过D触发器538向第二TB 560提供选择数据。此外，多路复用器540选择从RAM 520读出的数据，并通过D触发器542向译码单元570提供选择数据。这里，判决向量dec_vec被写入RAM 530，而RAM 522和524处于空闲模式。
复位信号RST、系统时钟CLK和4状态/8状态选择信号LS被提供给TB550和560及译码单元570。
根据由地址发生器510产生的选通信号“start”，第一TB 550从最初状态“000”至相应于译码深度1/2的长度回扫写入到由多路复用器532通过D触发器534选择的RAM中的数据。第二TB 560从由第一TB 550回扫后的下一状态至剩余的1/2译码深度回扫写入到由多路复用器536通过D触发器538选择的RAM中的数据。根据由地址发生器510产生的选通信号“start”，译码单元570从由第二TB 560回扫的结果(相应于被确定为最佳路径的状态)对由多路复用器540通过D触发器542选择的RAM中的数据进行译码。
根据第三段同步控制信号seg3，多路复用器544在段同步周期期间选择从D触发器472输出的(ffff)HEX，并在其它周期期间选择译码单元570的输出。LIFO存储器580将从译码单元570通过多路复用器544输出的译码数据序列校正为原始序列。4状态/8状态选择信号LS、第三段同步控制信号seg3和从图9的同步发生器200产生的第二场同步信号fld2被提供给LIFO存储器580。
图19是用于为图18的各个RAM 520～530产生写/读地址以及其它控制信号的地址发生器510的详细电路图。图19中，地址发生器510主要包括3个计数器510.1至510.3。modulo(mod)_192降值计数器510.1的输出被提供给第一至第六多路复用器510.5至510.10的每个的第二输入端1，以被用作图18的RAM 520至530的读地址，同时还被作为降值计数值cnt_d输出至图18的LIFO存储器580的写地址端addr_w。
mod_192增值计数器510.2的输出被提供给第一至第六多路复用器510.5至510.10的每个的第一输入端0，以被用作RAM 520至530的写地址，同时还被作为增值计数值cnt_u输出至LIFO存储器580的读地址端addr_r。此外，mod_192增值计数器510.2的输出被提供给比较器510.4的第一输入端A。
由于通过第一和第二TB 550和560及译码单元570的每个延迟器将输入数据延迟12个码元以与12码元隔行扫描相符，因此，比较器(comp)510.4将由增值计数器510.2产生并被输入到第一输入端A的增值地址与输入到第二输入端B的8比特十六进制数0B(十进制数为12)进行比较，而如果mod_192增值计数器510.2的地址大于12，则输出逻辑“高”电平信号作为图18的第一和第二TB 550和560及译码单元570的选通信号“start”。
由用于对mod_192增值计数器510.2的进位数进行计数的mod_6增值计数器510.3产生的3个比特，被作为图18的多路复用器532、536和540的选择信号in_sel而输出。与此同时，这3个比特的MSB被提供给“或”门510.11至510.15的每个的第一输入端和“或”门510.16的第一反相输入端，而下一个高位比特被提供给“或”门510.11、510.12和510.16的第二输入端及“或”门510.13和510.14中每个的第二反相输入端。此外，LSB被提供给“或”门510.11、510.13和510.15中每个的第三输入端及“或”门510.12、510.13和510.16中每个的第三反相输入端，同时被作为选通信号cnt_sw输出到图18的LIFO存储器580的选通端en。
当mod_6增值计数器510.3的输出信号为“000”时，“或”门510.11同时将逻辑低电平信号e0输出到多路复用器510.5的选择端SEL和RAM 520的选通端en。当信号e0为逻辑低电平时，多路复用器510.5选择mod_192增值计数器510.2的输出(增值地址)，以将所选择的输出作为写地址输出到RAM 520的地址端“a”。这里，图18的RAM 520存储输入判决向量dec_vec。当信号e0为逻辑高电平时，多路复用器510.5选择mod_192降值计数器510.1的输出(降值地址)，并将所选择的输出作为读地址(地址0)输出到RAM 520的地址端“a”。这里，RAM 520读取写入的数据。
当mod_6增值计数器510.3的输出信号为“001”时，“或”门510.12同时向多路复用器510.6的选择端SEL和RAM 520的选通端en输出逻辑低电平信号e1。当信号e1为逻辑低电平时，多路复用器510.6选择增值地址，而当信号e1为逻辑高电平时选择降值地址，并将其结果分别作为写和读地址(addr1)输出到RAM 522的地址端“a”。
当mod_6增值计数器510.3的输出信号为“010”时，“或”门510.13同时向多路复用器510.7的选择端SEL和RAM 524的选通端en输出逻辑低电平信号e2。当信号e2为逻辑低电平时，多路复用器510.7选择增值地址，而当信号e2为逻辑高电平时选择降值地址，并将其结果分别作为写和读地址(addr2)输出到RAM 524的地址端“a”。
当mod_6增值计数器510.3的输出信号为“011”时，“或”门510.14同时向多路复用器510.8的选择端SEL和RAM 526的选通端en输出逻辑低电平信号e3。当信号e3为逻辑低电平时，多路复用器510.8选择增值地址，而当信号e3为逻辑高电平时选择降值地址，并将其结果分别作为写和读地址(addr3)输出到RAM 526的地址端“a”。
当mod_6增值计数器510.3的输出信号为“100”时，“或”门510.15同时向多路复用器510.9的选择端SEL和RAM 528的选通端en输出逻辑低电平信号e4。当信号e4为逻辑低电平时，多路复用器510.9选择增值地址，而当信号e4为逻辑高电平时选择降值地址，并将其结果分别作为写和读地址(addr4)输出到RAM 528的地址端“a”。
当mod_6增值计数器510.3的输出信号为“101”时，“或”门510.16同时向多路复用器510.10的选择端SEL和RAM 530的选通端en输出逻辑低电平信号e5。当信号e5为逻辑低电平时，多路复用器510.10选择增值地址，而当信号e5为逻辑高电平时选择降值地址，并将其结果分别作为写和读地址(addr5)输出到RAM 530的地址端“a”。
图20是用于执行第一回扫处理的图18的第一TB 550的详细电路图。图21是用于执行第二回扫处理的图18的第二TB 560的详细电路图。在两个部分中进行回扫处理是因为一个RAM的长度是译码深度的一半。亦即，如果只执行一次回扫处理，则实际译码深度将减小1/2。
图20中，比特分配器550.1将从图18的D触发器534输出的作为每个状态的先前状态信息的16比特判决向量dec_vec除以2比特。MSB选择器550.2选择比特分配器550.1的8个2比特输出中每个的MSB，并向多路复用器550.4输出8状态情况下的幸存路径信息。
根据从图19所示地址发生器510的比较器510.4输出的选通信号“start”来选择状态值。亦即，如果选通信号是逻辑“0”，则选择作为预定初始状态值的3个比特“000”。否则，则选择从12码元延迟器(TB0_DL)550.10输出的反馈状态值。
根据由多路复用器550.3选择的状态值，多路复用器550.4选择从MSB选择器550.2输出的每个状态下的各MSB之一。通过选择多路复用器550.3的输出作为MSB，选择多路复用器550.4的输出作为LSB，并将“0”插入作为中间比特，比特整理器550.5建立起3个比特，以产生4状态情况的先前状态值。此即将4状态情况的00b、01b、10b和11b分别与8状态情况的000b、001b、100b和101b相匹配，以共享可从图12A和12B的网格图中得知的4状态情况和8状态情况之间的转换。
通过选择分别将由多路复用器550.3选择的3比特状态值的第二上位比特和LSB作为先前状态值的MSB和第二上位比特，并将由多路复用器550.4选择的1比特作为先前状态值的LSB，比特整理器550.6产生8状态情况下的先前状态值。
根据4状态/8状态选择信号LS，多路复用器550.7选择先前状态值。亦即，如果LS为表示4状态情况的逻辑“0”电平，则选择由比特整理器550.5建立并输入到第一输入端0的3比特先前状态值。否则，如果LS为表示8状态情况的逻辑“1”电平，则选择由比特整理器530.6建立并输入到第二输入端1的3比特状态值。
比较器550.8将从图18的D触发器534输出的判决向量dev_vec与预定值(ffff)HEX进行比较。如果相比较的两个值相等，则输出表示段同步周期的逻辑“高”电平信号。根据从比较器550.8输出的比较信号，多路复用器550.9在段同步周期之外的时间点上选择多路复用器550.7的输出，并由12码元延迟器TB0_DL 550.10将所选择的输出延迟12个码元。然后，延迟结果被输出到第二TB 560，同时反馈到多路复用器550.3的第二输入端1和多路复用器550.9的第二输入端1。另一方面，在段同步周期期间，选择12码元延迟器550.10的输出，即反馈。这里，对反馈状态值延迟12个码元是为了与编码器的12码元隔行扫描相符。
除了存储在12码元延迟器550.10的初始值不同以外，图21的第二TB与图20的第一TB的结构相同。亦即，在图20的第一TB 550的情况下，其中存储有3比特当前状态值的12码元延迟器550.10的初始值是由多路复用器550.3在12码元周期期间选择的“000”。另一方面，在图21的第二TB 560的情况下，存储在12码元延迟器(TB1_DL)560.10的初始值是由多路复用器560.4选择的第一TB 560的12码元延迟器550.10的输出st_out1。因此，当从由RAM通过图18的D触发器538读出的最后码元开始回扫到第一码元时，第二TB 560将第一12个码元的先前状态值传送到用于译码的图22的译码单元570。
图22是图18的译码单元570的详细电路图。图22中，根据从图18的地址发生器510输出的选通信号“start”，多路复用器570.1提供当前状态值。亦即，如果选通信号“start”是逻辑“低”电平，则选择从图21的第二TB 560的12码元延迟器560.11输出的3比特状态值。如果选通信号“start”是逻辑“高”电平，则选择从12码元延迟器(DC_DL)输出的经延迟的3比特状态值作为当前状态值。
根据由多路复用器570.1选择的当前状态值，多路复用器570.2从以2比特分割并经图18的D触发器542输出的8状态情况下的先前状态信息中选择先前状态的2比特信息。
通过选择由多路复用器570.1选择的3比特状态值的MSB和LSB作为MSB和上位比特，并选择由多路复用器570.2选择的2个比特作为下位比特，比特整理器570.3建立起4比特路径信息。亦即，在4状态情况下，在3比特当前状态值中仅选择MSB和LSB 2个比特，而被选择的2个比特与2比特先前状态值复合，从而构成4比特路径信息。比特整理器570.4选择由多路复用器570.1选择的3个比特作为上位3个比特，和由多路复用器570.2选择的2个比特作为LSB和下位比特，以建立5比特路径信息。即，在8状态情况下，选择3比特当前状态值作为上位比特，而选择2比特先前状态值作为下位比特，以建立可表示8状态网格图的所有可能路径的5比特路径信息。
如果采用由比特整理器570.3建立的作为地址的4个比特来驱动4状态情况的第二ROM 570.5，并采用由比特整理器570.4建立的作为地址的5个比特来驱动8状态情况的第一ROM 570.5，则可获得2比特最终译码数据。这里，图23中示出第一和第二ROM 570.6和570.5的ROM表格。例如，在8状态情况下，当由多路复用器570.1选择的当前状态值为“101”，而由多路复用器570.2选择的先前状态信息为“10”时，比特整理器570.4输出“10110(＝16HEX)”，并且第一ROM 570.6输出2比特译码数据“00”。根据4状态/8状态选择信号LS，多路复用器570.7输出译码数据。亦即，在4状态情况下输出存储在第二ROM 570.5中的译码数据，而在8状态情况下输出存储在第一ROM 570.6中的译码数据。
另一方面，为了与12码元隔行扫描和段同步信号相符，通过选择由多路复用器570.1选择的3个比特的LSB作为MSB，插入“0”作为中间位，并选择由多路复用器570.2选择的2个比特的MSB作为LSB，比特整理器570.8建立起4状态情况的先前状态值。通过选择由多路复用器570.1选择的3个比特的2个下位比特作为上2位比特，而将由多路复用器570.2选择的2个比特的MSB作为LSB，比特整理器570.9建立起8状态情况的先前状态值。
多路复用器570.10根据4状态/8状态选择信号LS来做出其选择。即，在4状态情况下输出比特整理器570.8的输出，而在8状态情况下输出比特整理器570.9的输出。比较器570.11将经D触发器542输出的8状态情况的先前信息与(ffff)HEX进行比较，并且如果两个比较值相等，则输出表示段同步周期的逻辑“高”电平比较信号。多路复用器570.12根据比较器570.11的比较信号来做出其选择。亦即，多路复用器570.12在段同步周期以外的时间点上选择多路复用器570.10的输出，然后所选择的输出被12码元延迟器570.13延迟12个码元，以与12码元隔行扫描相符。然后，延迟输出被反馈至多路复用器570.1的第二输入端1和多路复用器570.12的第二输入端1。另一方面，在段同步周期期间，多路复用器570.12选择12码元延迟器570.13的输出。
由译码单元570译码的数据以与编码顺序相反的顺序输出。因此，必须进行LIFO处理以向前输出译码数据。进行LIFO处理的LIFO存储器580的详细电路图示于图24中。
图24中，LIFO存储器580包括两个RAM 580.3和580.4。这里，在数据从其它RAM读出的同时数据被写到一个RAM中。图18中所示地址发生器510的mod_192降值计数器510.1的降值计数值cnt_d被用作RAM 580.3和580.4的写地址addr_w，而mod_192增值计数器510.2的增值计数值cnt_u被用作读地址addr_r，这样一来，LIFO存储器580将译码数据向前以与其被写到RAM 520至530和从RAM 520至530读出的相反顺序输出。
亦即，写地址addr_w被提供给多路复用器580.1和580.2的第二输入端1，而读地址addr_r被提供给多路复用器580.1和580.2的第一输入端。由图18的地址发生器510产生的选通信号cnt_sw被提供给多路复用器580.1的选择端SEL，用于对选通信号cnt_sw反相的反相器580.5的输出被提供给多路复用器580.2的选择端SEL。因此，当多路复用器580.1选择写地址addr_w时，多路复用器580.2选择读地址addr_r。另一方面，当多路复用器580.1选择读地址addr_r时，多路复用器580.2选择写地址addr_w。所选择的地址被提供给RAM 580.3和580.4的地址端“a”。
此外，RAM 580.3和580.4的输入端“in”接收由图22中所示的译码单元570的多路复用器570.7输出的译码数据“out”，其选通端“en”接收由地址发生器510产生的选择信号cnt_sw，其时钟端fs2接收其频率为系统时钟频率两倍的时钟信号，而其复位端rst接收系统复位信号RST。因此，RAM 580.3和580.4根据降值计数值cnt_d写译码数据，而根据增值计数值cnt_u读译码数据，并将读出数据提供给多路复用器580.6的第一和第二输入端0和1。
根据输入到选择端SEL的选通信号cnt_sw，多路复用器580.6选择从RAM 580.3读出的译码数据或从RAM 580.4读出的译码数据，并将所选择的数据锁存到D触发器580.7。
这里，如可从图1中所示的TCM编码器中得知，输入2个比特的MSB被差分编码。因此，在4状态情况下，D触发器580.7的输出的MSB必须通过差分译码器580.12。在8状态情况下，如可从图6A的TCM编码器中得知，差分编码的效果被梳状滤波补偿，因此，不必有额外的差分译码器。
MSB选择器580.8仅将从D触发器580.7输出的2个比特的MSB提供给多路复用器580.9的第一输入端0，而余下的1个比特被提供给比特整理器580.13。多路复用器580.9根据图10D中示出的第三段同步控制信号来做出其选择。亦即，在段同步周期以外的时间点上选择MSB选择器580.8的输出，而在段同步周期期间选择保持和延迟单元580.10的反馈输出。保持和延迟单元580.10根据系统时钟CLK来将由多路复用器580.9选择的信号延迟12个码元，并根据图12G的第二场同步控制信号fld2在场同步周期期间保持多路复用器580.9的输出。保持和延迟单元580.10由系统复位信号RST复位。
“异或”(XOR)门580.11对保持和延迟单元580.10的输出和MSB选择器580.8的输出进行XOR操作，比特整理器580.13整理并非由MSB选择器580.8选择的LSB和从XOR门输出的差分译码MSB，并将其结果输出到多路复用器580.14。
多路复用器580.14根据4状态/8状态选择信号LS来做出其选择，并将所选择的输出作为最终的译码数据输出。亦即，在8状态状态情况下选择输入到第一输入端1而未经差分译码的D触发器580.13的输出，而在4状态情况下选择经差分译码器580.12输入到第二输入端0的比特整理器580.13的输出。
此外，图10C中所示的第二段同步控制信号seg2中的固有延迟(2个码元)是由图9的多路复用器216和图11的多路复用器302引起的。另外，通过将由图9中所示的832码元延迟器222引起的832码元延迟从由6个RAM 520至530的阵列引起的1152(＝192×6)码元延迟中减掉，并加上由图9的多路复用器216、图11的多路复用器302、图13的D触发器472、图18的D触发器542和图24的D触发器580.7引起的总共5个码元延迟，便获得图10D的第三段同步控制信号seg3中的固有延迟(325个码元)。这里，减掉832个码元的原因是由于每个段中均产生段同步信号。另外，通过将由图18中所示的6个RAM 520至530的阵列引起的1152码元延迟，和由图9的832码元延迟器222引起的832码元延迟，以及由图9的多路复用器216、图11的多路复用器302、图13的D触发器472、图18的D触发器542和图24的D触发器580.7引起的总共5个码元延迟相加，便得到图10G的第二场同步控制信号fld2中的固有延迟(1989个码元)。再有，通过将由图9的多路复用器216和图11的多路复用器302引起的2码元延迟与由图9的832码元延迟器222引起的832码元延迟相加，便得到图10H的场复位信号fld_rst中的固有延迟。
如上所述，本发明的TCM译码器根据未编码的段同步和场同步信号以编码顺序来译码，从而实现稳定译码。
此外，由于本发明的TCM译码器在4状态情况和8状态情况下均可采用梳状滤波10以清除接收机中的NTSC信号的影响，因此，最终可容易的构建该译码器。

Claims (26)

1.一种具有用于抑制由国家电视制式委员会(NTSC)信号引起的干扰的NTSC带阻滤波器的接收机的网格编码调制(TCM)译码器，其中输入高清晰度电视(HDTV)信号以2个场构成其每个帧，每个场包括场同步段和多个数据段，每个段包括段同步信号，并且每个场同步段由场同步信号形成，该TCM译码器包括：
段同步暂停单元，用于当所述输入HDTV信号已经通过所述NTSC带阻滤波器时，将所述段同步之前第一预定数个码元的数据和所述段同步之后第一预定数个码元的数据直接联结，而当所述输入HDTV信号尚未通过所述NTSC带阻滤波器时传递未变化的输入HDTV信号；
场延迟器，用于将正好在所述场同步段之前的数据段的数据与正好在所述场同步段之后的数据段的数据直接联结，这些数据从所述段同步暂停单元输出；和
维特比译码器，用于在其中所述输入HDTV信号已通过所述NTSC带阻滤波器的8状态情况下和在其中所述输入HDTV信号尚未通过所述NTSC带阻滤波器的4状态情况下均对所述场延迟器的输出进行译码。
2.如权利要求1所述的TCM译码器，其中所述维特比译码器包括：
支路量度发生器，用于根据4状态/8状态模式，通过计算所述场延迟器的输出与多个基准信号电平之间的误差来产生支路量度；
加法比较选择器，用于根据4状态/8状态模式，通过采用收敛于每个状态上的每个支路量度和累积到先前码元的路径量度来选择每个状态的当前节点上的最佳路径，并将所选择的路径作为最佳路径信息输出；和
回扫存储器，用于根据4状态/8状态模式回扫所述最佳路径信息，以输出译码数据。
3.如权利要求2所述的TCM译码器，还包括同步发生器，用于响应于输入段同步定时信号和场同步定时信号，将第一段同步控制信号提供给所述段同步暂停单元，将第一场同步信号提供给所述场延迟器，将第二段同步控制信号和场复位信号提供给所述加法比较选择器，并将第三段同步控制信号和第二场同步控制信号提供给所述回扫存储器。
4.如权利要求3所述的TCM译码器，其中所述场延迟器包括：
段延迟器，用于将所述段同步暂停单元的输出以段为单位进行延迟；和
选择器，用于根据所述第一场同步信号，在场同步周期期间选择所述段同步暂停单元的输出，而在任意其它周期期间选择所述段延迟器的输出。
5.如权利要求2所述的TCM译码器，其中所述支路量度发生器包括：
存储器，用于在8状态模式下存储表示所述场延迟器的输出与多个基准电平之间的误差的支路量度；
减法器，用于从所述场延迟的输出中减去“1”；和
选择器，用于根据4状态/8状态模式，在8状态模式下选择所述场延迟器的输出，而在4状态模式下选择所述减法器的输出，并将选择结果作为所述存储器的地址信号输出。
6.如权利要求3所述的TCM译码器，其中所述加法比较选择器包括：
多个第一幸存路径判决器，其在4状态和8状态两种模式下均可操作，用于根据网格图，通过接收在由4状态情况和8状态情况的网格图共享的每个状态上的先前路径量度和由所述支路量度发生器产生的支路量度，从当前状态下所有输入路径中确定具有最小路径量度的幸存路径，并输出每个状态下的幸存路径的先前状态信息和每个状态下的新路径量度；
多个第二幸存路径判决器，其在8状态模式下操作，用于根据网格图，通过接收在未由8状态情况的网格图共享的每个状态上的先前路径量度和由所述支路量度发生器产生的支路量度，从当前状态下所有输入路径中确定具有最小路径量度的幸存路径，并输出每个状态下的幸存路径的先前状态信息和每个状态下的新路径量度；
路径量度选择器，用于根据所述第二段同步控制信号，在所述段同步周期期间以外的时间点上选择从所述第一和第二幸存路径判决器输出的所述新路径量度，而在所述段同步周期期间选择所述先前路径量度；
延迟线，用于通过将由所述路径量度选择器选择的路径量度延迟所述第一预定数个码元来产生所述先前路径量度；和
模式插入器，用于根据所述第二段同步信号，在所述段同步周期期间以外的时间点上输出从所述第一和第二幸存路径判决器输出的每个状态的所述先前路径量度，而在所述段同步周期期间输出预定的数据模式。
7.如权利要求6所述的TCM译码器，还包括规范器，用于通过校验从所述第一和第二幸存路径判决器输出的新路径量度的最高有效位(MBS)来对每个新路径量度进行归一化，以防止溢出，并将归一化的路径量度输出到所述路径量度选择器。
8.如权利要求7所述的TCM译码器，其中所述每个所述第一幸存路径判决器包括：
第一选择器，用于根据4状态/8状态模式，在4状态模式下选择第一支路量度，而在8状态模式下选择第二支路量度；
第一比较器，用于将所述第一支路量度与由所述第一选择器选择的支路量度进行比较，以输出第一比较信号；
第二选择器，用于根据所述第一比较信号，如果由所述第一选择器选择的支路量度大于所述第一支路量度，则选择由所述第一选择器选择的支路量度，否则选择所述第一支路量度；
第二比较器，用于将由所述第二选择器选择的支路量度与第三支路量度进行比较，以输出第二比较信号；
第三选择器，用于根据所述第二比较信号，如果所述第三支路量度大于由所述第二选择器选择的支路量度，则选择所述第三支路量度，否则选择由所述第二选择器选择的支路量度；
第一加法器，用于将由所述第三选择器选择的支路量度与第一先前路径量度进行相加；
第四选择器，用于根据4状态/8状态模式，在4状态模式下选择第四支路量度，而在8状态模式下选择第五支路量度；
第三比较器，用于将所述第四支路量度与由所述第四选择器选择的支路量度进行比较，以输出第三比较信号；
第五选择器，用于根据所述第三比较信号，如果由所述第四选择器选择的支路量度大于所述第四支路量度，则选择由所述第四选择器选择的第四支路量度，否则选择所述第四支路量度；
第四比较器，用于将由所述第五选择器选择的支路量度与第六支路量度进行比较，以输出第四比较信号；
第六选择器，用于根据所述第四比较信号，如果所述第六支路量度大于由所述第五选择器选择的支路量度，则选择所述第六支路量度，否则选择由所述第五选择器选择的支路量度；
第二加法器，用于将由所述第六选择器选择的支路量度与第二先前路径量度进行相加；
第五比较器，用于比较所述第一和第二加法器的输出，以输出表示幸存路径的先前状态信息的MSB和第五比较信号；
第七选择器，用于根据所述第五比较信号来选择所述第一和第二加法器的输出中较大的一个，以输出新路径量度；和
第八选择器，用于根据所述第五比较信号，选择所述第二和第四比较器的输出中较大的一个，以输出表示所选择的幸存路径的并行路径信息的先前状态信息的最下有效位(LSB)。
9.如权利要求6所述的TCM译码器，其中每个所述第二幸存路径判决器包括：
第一比较器，用于将第一支路量度与由第二支路量度进行比较，以输出第一比较信号；
第一选择器，用于根据所述第一比较信号，如果由所述第二支路量度大于所述第一支路量度，则选择所述第二支路量度，否则选择所述第一支路量度；
第二比较器，用于将由所述第一选择器选择的支路量度与第三支路量度进行比较，以输出第二比较信号；
第二选择器，用于根据所述第二比较信号，如果所述第三支路量度大于由所述第一选择器选择的支路量度，则选择所述第三支路量度，否则选择由所述第一选择器选择的支路量度；
第一加法器，用于将由所述第二选择器选择的支路量度与第一先前路径量度进行相加；
第三比较器，用于将第四支路量度与所述第五支路量度进行比较，以输出第三比较信号；
第三选择器，用于根据所述第三比较信号，如果所述第五支路量度大于所述第四支路量度，则选择所述第五支路量度，否则选择所述第四支路量度；
第四比较器，用于将由所述第三选择器选择的支路量度与第六支路量度进行比较，以输出第四比较信号；
第四选择器，用于根据所述第四比较信号，如果所述第六支路量度大于由所述第三选择器选择的支路量度，则选择所述第六支路量度，否则选择由所述第三选择器选择的支路量度；
第二加法器，用于将由所述第四选择器选择的支路量度与第二先前路径量度进行相加；
第五比较器，用于比较所述第一和第二加法器的输出，以输出表示所述幸存路径的先前状态信息的MSB，并输出第五比较信号；
第五选择器，用于根据所述第五比较信号来选择所述第一和第二加法器的输出中较大的一个，以输出新路径量度；和
第六选择器，用于根据所述第五比较器的比较信号，选择所述第二和第四比较的输出中较大的一个，以输出表示所选择的幸存路径的并行路径信息的先前状态信息的最下有效位(LSB)。
10.如权利要求7所述的TCM译码器，其中所述规范器包括：
探测器，用于选择从所述第一和第二幸存路径判决器输出的每个状态的所述新路径量度的MSB，对所选择的MSB进行“或”操作，以将其结果作为检测信号而输出；和
比特控制器，用于将每个新路径量度的MSB以外的余下的下位比特或每个新路径量度的LSB以外的余下的上位比特作为归一化的路径量度输出。
11.如权利要求2所述的TCM译码器，其中所述回扫存储器采用3点均匀(PE)算法。
12.如权利要求6所述的TCM译码器，其中所述回扫存储器包括：
多个RAM，其每个的尺寸对应于译码深度(L)的一半，用于存储由所述加法比较选择器产生的每个状态下的先前路径信息；
第一回扫单元，用于从起始状态值开始将存储在所述RAM中的数据回扫相应于L/2的长度；
第二回扫单元，用于从由所述第一回扫单元进行回扫的状态开始将存储于所述RAM中的数据再回扫L/2长度；
译码单元，用于根据由所述第二回扫单元进行回扫的结果，对被确定为最佳路径的状态的从所述RAM读出的数据进行译码，以输出译码数据；
第一读控制器，用于根据操作模式，读取存储在所述RAM之一中的数据，并将读出的数据提供给所述第一回扫单元；
第二读控制器，用于根据操作模式，读取存储在所述RAM的另一个中的数据，并将读出的数据提供给所述第二回扫单元；
第三读控制器，用于根据操作模式，读取存储在所述RAM又一个中的数据，并将读出的数据提供给所述译码单元；
正向变换器，用于将从所述译码单元输出的译码数据的顺序变换成正向方向；和
地址发生器，用于控制向每个RAM写数据和从每个RAM读数据，并用于根据操作模式将选择信号输出到所述第一至第三读控制器，并输出所述正向变换器的写和读地址。
13.如权利要求12所述的TCM译码器，其中所述地址发生器包括：
第一计数器，用于产生增值地址，以为每个RAM产生写地址；
第二计数器，用于产生降值地址，以为每个RAM产生读地址；
第三计数器，用于对所述第二计数器的进位数进行计数，以将用于选择每个RAM的选择信号提供给所述第一至第三读控制器；
地址控制器，用于将由所述第一计数器产生的增值地址作为每个RAM的写地址和所述正向变换器的读地址输出，并将由所述第二计数器产生的降值地址作为每个RAM的读地址和所述正向变换器的写地址输出；
第一发生器，用于将由所述第一计数器产生的增值地址与所述第一预定数目进行比较，以将比较结果作为所述第一和第二回扫单元及译码单元的选通信号输出；和
第二发生器，用于根据所述第三计数器的输出，产生所述地址控制器和所述第一至第三写控制器的控制信号、每个RAM的写和读控制信号、及所述正向变换器的选通信号。
14.如权利要求13所述的TCM译码器，其中所述第一回扫单元包括：
第一选择器，用于根据由所述第一发生器产生的选通信号，有选择地输出预定初始状态值或第一反馈状态值，并将选择结果作为当前状态值输出；
第二选择器，用于根据所述当前状态值，从由所述模式插入器输出的每个状态的先前状态信息中选择一状态的先前状态信息；
第一状态值发生器，用于通过选择由所述第一选择器选择的LSB作为MSB，和由所述第二选择器选择的输出的MSB作为LSB，并插入“0”作为中间比特，来产生4状态情况的先前状态值；
第二状态值发生器，用于通过选择由所述第一选择器选择的状态值的下2位比特作为上位比特，并将由所述第二选择器选择的输出的MSB作为LSB，来产生8状态情况的先前状态值；
第三选择器，用于根据4状态/8状态模式，在4状态模式下选择4状态情况的先前状态值，而在8状态模式下选择8状态情况的先前状态值；
第一比较器，用于将由所述模式插入器输出的每个状态的先前状态信息与所述预定数据模式进行比较，并且如果两个比较值相等则输出表示所述段同步周期的第一比较信号；
第四选择器，用于根据所述第一比较信号，在所述段同步周期以外的时间点上选择由所述第三选择器选择的输出，而在所述段同步周期期间选择所述第一反馈状态值；和
第一延迟器，用于将由所述第四选择器选择的状态值延迟所述预定数个码元，并将延迟结果作为所述第一反馈状态值向所述第一和第四选择器输出。
15.如权利要求14所述的TCM译码器，其中所述第二回扫单元包括：
第五选择器，用于根据由所述第一发生器输出的选通信号，有选择地输出由所述第一回扫单元的所述第一延迟器输出的状态值或第二反馈状态值，并将选择结果作为当前状态值输出；
第六选择器，用于根据由所述第五选择器输出的所述当前状态值，从由所述模式插入器输出的每个状态的先前状态信息中选择一状态的先前状态信息；
第三状态值发生器，用于通过选择由所述第五选择器选择的LSB作为MSB，和由所述第六选择器选择的输出的MSB作为LSB，并插入“0”作为中间比特，来产生4状态情况的先前状态值；
第四状态值发生器，用于通过选择由所述第五选择器选择的状态值的下2位比特作为上位比特，并将由所述第六选择器选择的输出的MSB作为LSB，来产生8状态情况的先前状态值；
第七选择器，用于根据4状态/8状态模式，在4状态情况下选择所述第三状态值发生器的输出，而在8状态情况下选择所述第四状态值发生器的输出；
第二比较器，用于将由所述模式插入器输出的每个状态的先前状态信息与所述预定数据模式进行比较，并且如果两个比较值相等则输出表示所述段同步周期的第二比较信号；
第八选择器，用于根据所述第二比较信号，在所述段同步周期以外的时间点上选择由所述第七选择器选择的输出，而在所述段同步周期期间选择所述第二反馈状态值；和
第二延迟器，用于将由所述第八选择器选择的状态值延迟所述预定数个码元，并将延迟结果作为所述第二反馈状态值向所述第五和第八选择器输出。
16.如权利要求15所述的TCM译码器，其中当从由一个RAM读出的最后码元开始的回扫到达所述第一码元时，所述译码单元开始对所述第一12个码元的先前状态值的译码。
17.如权利要求16所述的TCM译码器，其中所述译码单元包括：
第九选择器，用于根据由所述第一发生器输出的选通信号，有选择地输出由所述第二回扫单元的所述第二延迟器输出的状态值或第三反馈状态值，并将选择结果作为当前状态值输出；
第十选择器，用于根据由所述第九选择器输出的所述当前状态值，从由所述模式插入器输出的每个状态的先前状态信息中选择一状态的先前状态信息；
第一路径信息发生器，用于通过仅选择由所述第九选择器选择的状态值的MSB和LSB，并将所选择的比特与由所述第十选择器选择的所述先前状态信息进行整理，来产生4状态路径信息；
第二路径信息发生器，用于将由所述第九选择器选择的状态值与由所述第十选择器选择的所述先前状态信息进行整理，来产生8状态路径信息；
第一ROM，用于通过接收由所述第一路径信息发生器产生的路径信息作为地址来读出4状态情况下的事先存储的译码数据；
第二ROM，用于通过接收由所述第二路径信息发生器产生的路径信息作为地址来读出8状态情况下的事先存储的译码数据；
第十一选择器，用于根据4状态/8状态模式，在4状态情况下选择存储在所述第一ROM中的译码数据，而在8状态情况下选择存储在所述第二ROM中的译码数据；
第五状态值发生器，用于通过选择由所述第九选择器选择的LSB作为MSB，和由所述第十选择器选择的输出的MSB作为LSB，并插入“0”作为中间比特，来产生4状态情况的先前状态值；
第六状态值发生器，用于通过选择由所述第九选择器选择的状态值的下2位比特作为上位比特，并将由所述第十选择器选择的输出的MSB作为LSB，来产生8状态情况的先前状态值；
第十二选择器，用于根据4状态/8状态模式，在4状态模式下选择所述第五状态值发生器的输出，而在8状态模式下选择所述第六状态值发生器的输出；
第三比较器，用于将由所述模式插入器输出的每个状态的先前状态信息与所述预定数据模式进行比较，并且如果两个比较值相等则输出表示所述段同步周期的第三比较信号；
第十三选择器，用于根据所述第三比较信号，在所述段同步周期以外的时间点上选择由所述第十二选择器选择的输出，而在所述段同步周期期间选择所述第三反馈状态值；和
第三延迟器，用于将由所述第十三选择器选择的状态值延迟所述第一预定数个码元，并将延迟结果作为所述第三反馈状态值向所述第九和第十三选择器输出。
18.如权利要求17所述的TCM译码器，其中所述正向变换器包括：
两个存储器，用于根据所述第二计数器的降值地址写数据和根据所述第一计数器的增值地址读数据来交替进行写和读数据，并以正向方向输出由第十一选择器输出的译码数据；
差分译码器，用于仅对从所述存储器读出的译码数据的MSB进行差分译码；和
输出单元，用于根据4状态/8状态模式，在4状态模式下通过选择所述差分译码器的输出来输出最终译码数据；而在8状态模式下输出从每个存储器读出的译码数据。
19.如权利要求18所述的TCM译码器，其中所述差分译码器包括：
第十四选择器，用于根据所述第三段同步控制信号，在所述段同步周期以外的时间点上仅选择从每个存储器输出的译码数据的MSB，而在所述段同步周期期间选择反馈信号；
保持和延迟单元，用于根据所述第二场同步控制信号，将所述第十四选择器的输出延迟所述第一预定数个码元，以将延迟结果作为所述反馈信号输出，并保持所述第十四选择器的输出；和
“异或”门，用于对所述保持和延迟单元的输出和从所述存储器输出的译码数据的MSB进行“异或”操作。
20.如权利要求19所述的TCM译码器，其中所述输出单元包括：
MSB选择器，用于仅选择从所述存储器输出的译码数据的MSB，并将选择结果提供给所述差分译码器；
比特整理器，用于将从所述“异或”门输出的差分译码的MSB与并非由所述MSB选择器选择的LSB进行整理；和
第十五选择器，用于根据4状态/8状态模式，在4状态模式下选择所述比特整理器的输出，而在8状态模式下选择从所述存储器读出的译码数据。
21.如权利要求12所述的TCM译码器，其中每个RAM根据其频率基于系统时钟的时钟来进行操作。
22.如权利要求18所述的TCM译码器，其中每个存储器根据其频率为系统时钟的频率的预定倍数的时钟来进行操作。
23.一种对高清晰度电视(HDTV)信号进行网格编码调制(TCM)译码的方法，其中输入HDTV信号经过国家电视制式委员会(NTSC)带阻滤波，以抑制由NTSC信号引起的干扰，通过将所述HDTV信号延迟第一预定数个码元，并从所述HDTV信号中减去延迟信号来进行NTSC带阻滤波，其中所述HDTV信号以2个场构成其每个帧，每个场包括场同步段和数据段，每个段包括段同步信号，并且每个场同步段由场同步信号形成，该TCM译码方法包括如下步骤：
(a)当输入HDTV信号已经过所述NTSC带阻滤波后，将所述段同步之前所述第一预定数个码元的数据和所述段同步之后第一预定数个码元的数据直接联结，而当所述输入HDTV信号尚未经过所述NTSC带阻滤波时传递未变化的输入HDTV信号；
(b)在所述步骤(a)之后，将正好在所述场同步段之前的数据段的数据与正好在所述场同步段之后的数据段的数据直接联结；和
(c)根据其中所述输入HDTV信号已经过所述NTSC带阻滤波的8状态情况下和其中所述输入HDTV信号尚未经过所述NTSC带阻滤波的4状态情况下均对通过所述步骤(b)获得的所述HDTV信号进行维特比译码。
24.如权利要求23所述的TCM译码方法，其中所述步骤(b)包括如下子步骤：
(b1)将所述步骤(a)获得的数据延迟所述第一预定数个码元；和
(b2)在所述场同步周期期间选择由所述步骤(a)获得的数据，而在任意其它周期期间选择由所述步骤(b1)获得的数据。
25.如权利要求23所述的TCM译码方法，其中所述步骤(c)包括如下子步骤：
(c1)根据4状态/8状态模式，通过计算由所述步骤(b)获得的数据与多个基准信号电平之间的误差来产生支路量度；
(c2)根据4状态/8状态模式，通过采用收敛于每个状态上的每个支路量度来确定每个状态的当前节点上的最佳路径，并将所选择的路径作为所述最佳路径信息输出；和
(c3)根据4状态/8状态模式回扫所述最佳路径信息，并根据回扫结果来输出译码数据。
26.如权利要求25所述的TCM译码方法，其中所述子步骤(c3)是采用3点均匀(PE)算法来进行的。
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