CN113053959A - 薄膜装置 - Google Patents

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桑原祐也
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Tianma Japan Ltd
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Abstract

提供了一种薄膜装置，包括：第一氧化物半导体薄膜晶体管，包括顶栅电极、第一金属氧化物薄膜以及位于顶栅电极和第一金属氧化物薄膜之间的顶栅绝缘薄膜；第二氧化物半导体薄膜晶体管，包括底栅电极、第二金属氧化物薄膜和位于底栅电极与第二金属氧化物薄膜之间的底栅绝缘薄膜；底栅绝缘层，其包括所述底栅绝缘薄膜；存储电容器，其配置为存储被施加于所述底栅电极的信号电压。

Description

薄膜装置
技术领域
本公开涉及一种薄膜装置。
背景技术
有机发光二极管(OLED)元件在显示装置领域的应用不断扩大。OLED元件是一种电流驱动的发光元件，并且因此不需要背光，除此以外还实现了低功耗、宽视角、以及高对比度。
一种有源矩阵OLED显示装置包括像素电路，每个像素电路包括用于选择像素(子像素)的开关薄膜晶体管(TFT)和用于向产生像素显示的OLED元件提供电流的驱动TFT。针对像素电路可采用非晶硅TFT、多晶硅TFT或氧化物半导体TFT。
氧化物半导体TFT由于其特点(诸如泄漏电流小和电子迁移率相对高)，因此越来越多地应用于显示装置的像素电路中。氧化物半导体TFT被应用于除了显示装置的各种领域。
发明内容
电路中的氧化物半导体TFT被要求具有不同的特性以满足其功能要求。例如，在用于控制电流驱动的发光元件的电路中，要求用于选择发光元件的开关TFT具有漏极电流相对于栅级电压急剧上升的特性(低S值)。相反地，要求该驱动TFT具有显示温和上升的(高S值)特性。除了包括具有不同特性的氧化物半导体TFT外，该电路也被要求缩小尺寸。
本公开的一个方面是一种薄膜装置，其包括：第一氧化物半导体薄膜晶体管，包括顶栅电极、第一金属氧化物薄膜以及位于顶栅电极和第一金属氧化物薄膜之间的顶栅绝缘薄膜；第二氧化物半导体薄膜晶体管，包括底栅电极、第二金属氧化物薄膜以及位于底栅电极和第二金属氧化物薄膜之间的底栅绝缘薄膜；底栅绝缘层，其包括底栅绝缘薄膜；以及存储电容器，其配置以存储被施加于底栅电极的信号电压。第一金属氧化物薄膜包括第一源/漏区、第二源/漏区以及位于第一源/漏区和第二源/漏区之间的第一沟道区。第二金属氧化物薄膜包括第三源/漏区、第四源/漏区以及位于第三源/漏区和第四源/漏区之间的第二沟道区。存储电容器的第一电极包括底栅电极的一部分。第二源/漏区在底栅绝缘层的接触孔中与底栅电极接触。底栅绝缘薄膜的单位面积电容小于顶栅绝缘薄膜的单位面积电容。
本公开的另一方面是一种薄膜装置，其包括：第一氧化物半导体薄膜晶体管，包括顶栅电极、第一金属氧化物薄膜以及位于顶栅电极与第一金属氧化物薄膜之间的顶栅绝缘薄膜；第二氧化物半导体薄膜晶体管，包括底栅电极、第二金属氧化物薄膜以及位于底栅电极和第二金属氧化物薄膜之间的底栅绝缘薄膜；底栅绝缘层，其包括底栅绝缘薄膜；以及存储电容器，其配置以存储被施加于底栅电极的信号电压。第一金属氧化物薄膜包括第一源/漏区、第二源/漏区以及位于第一源/漏区和第二源/漏区之间的第一沟道区。第二金属氧化物薄膜包括第三源/漏区、第四源/漏区以及位于第三源/漏区和第四源/漏区之间的第二沟道区。存储电容器的第一电极包括底栅电极的一部分。第二源/漏区在底栅绝缘层的接触孔中与底栅电极接触。第一沟道区和第二沟道区的每一个由具有较低电子迁移率的下层和具有较高电子迁移率的上层组成。
本公开的另一方面是一种薄膜装置，包括：第一氧化物半导体薄膜晶体管，包括顶栅电极、第一金属氧化物薄膜以及位于顶栅电极与第一金属氧化物薄膜之间的顶栅绝缘薄膜；第二氧化物半导体薄膜晶体管，包括底栅电极、第二金属氧化物薄膜以及位于底栅电极和第二金属氧化物薄膜之间的底栅绝缘薄膜；底栅绝缘层，包括底栅绝缘薄膜；以及存储电容器，其配置以存储施加于底栅电极的信号电压。第一金属氧化物薄膜包括第一源/漏区、第二源/漏区以及位于第一源/漏区和第二源/漏区之间的第一沟道区。第二金属氧化物薄膜包括第三源/漏区、第四源/漏区以及位于第三源/漏区和第四源/漏区之间的第二沟道区。存储电容器的第一电极包括底栅电极的一部分。第二源/漏区在底栅绝缘层的接触孔中与底栅电极接触。第一沟道区和第二沟道区的每一个由下层和上层组成，所述下层和所述上层具有彼此不同组成配比或不同构成元素。
本公开的一个方面提供了一种包括具有不同特性的氧化物半导体TFT的缩小尺寸的电路。
应当理解的是，上述一般描述和以下详细描述是示例性的和解释性的，并且对本公开不具有限制性。
附图说明
图1示意地示出了OLED显示装置的配置示例；
图2A示出了像素电路的配置示例；
图2B示出了像素电路的另一配置示例；
图2C示出了像素电路的又一配置示例；
图3A示意性地示出了开关晶体管的电流-电压特性；
图3B示意性地示出了驱动晶体管的电流-电压特性；
图4A示出了包括200nm厚度的栅极绝缘薄膜的氧化物半导体TFT的电流-电压特性；
图4B示出了包括350nm厚度的栅极绝缘薄膜的氧化物半导体TFT的电流-电压特性；
图5A示出了具有相对高迁移率(迁移率：μ至30cm2/Vs)的IGZTO TFT的电流-电压特性；
图5B示出了具有相对低迁移率(迁移率：μ至10cm2/Vs)的IGZO TFT的电流-电压特性；
图6A示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的示例；
图6B示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的另一个示例；
图6C示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的又一个示例；
图7示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的又一个示例；
图8示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的又一个示例；
图9示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的又一个示例；
图10示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的又一个示例；
图11A示出了制造TFT基板的方法的示例步骤；
图11B示出了制造TFT基板的方法的示例步骤；
图11C示出了制造TFT基板的方法的示例步骤；
图11D示出了制造TFT基板的方法的示例步骤；
图11E示出了制造TFT基板的方法的示例步骤；
图11F示出了制造TFT基板的方法的示例步骤；以及
图11G示出了制造TFT基板的方法的示例步骤。
具体实施方式
下文将参照附图描述本公开的实施例。应当注意的是，实施例仅仅是实现本公开思想的示例，并不是为了限制本公开的技术范围。图中共同的元素用相同的参考符号表示，并且图中的每个元素可以夸大尺寸和/或形状，以便清楚地理解描述。
概述
下面描述采用一种有机发光二极管(OLED)显示装置作为薄膜装置的示例。本公开中的OLED显示装置包括在像素电路中具有不同特性的氧化物半导体薄膜晶体管(TFT)。第一氧化物半导体TFT包括顶栅电极，并且第二氧化物半导体TFT包括底栅电极。第一氧化物半导体TFT可以是开关TFT，并且第二氧化物半导体TFT可以是驱动TFT。
第一氧化物半导体TFT和第二氧化物半导体TFT之间的栅极结构上的不同使得各个TFT具有适合于此的特性。此外，使得第一氧化物半导体TFT的源/漏区与第二氧化物半导体TFT的底栅在底栅绝缘层的接触孔中接触的结构实现较少的接触孔数量，从而有助于缩小电路。
本文公开的包括氧化物半导体TFT的像素电路的特性配置可适用于显示装置中的其他电路或显示装置以外的薄膜装置中的电路。
显示装置的配置：
图1示意性地示出了OLED显示装置1的配置示例。该OLED显示装置1包括在其上形成OLED元件的薄膜晶体管(TFT)基板10、用于封装OLED元件的封装基板20以及用于将TFT基板10与封装基板20接合的接合件(玻璃熔块密封件)30。TFT基板10和封装基板20之间的空间填充有干燥的氮气，并用接合件30密封。所述封装基板20和所述接合件30构成结构封装单元。该结构封装单元可以具有薄膜封装(TFE)结构。
比TFT基板10的显示区域25更靠外的阴极电极区域14的外围，提供了扫描驱动器31、发射驱动器32、驱动器IC 34和解多路复用器36。驱动IC 34通过柔性印刷电路(FPC)35与外部装置连接。扫描驱动器31和发射驱动器32是制造在TFT基板10上的外围电路。
扫描驱动器31驱动TFT基板10上的扫描线。发射驱动器32驱动发射控制线以控制像素的发光周期。例如，驱动器IC 34安装有各向异性导电膜(ACF)。
该驱动IC 34向扫描驱动器31和发射驱动器32提供电源和定时信号(控制信号)，并进一步向解多路复用器36提供电源和数据信号。
解多路复用器36将驱动IC 34的一个引脚的输出输出到串联的d个数据线(d是大于1的整数)。解多路复用器36每个扫描周期改变输出数据线(用于来自驱动器IC 34的数据信号)d次，以驱动d倍于驱动器IC 34的输出引脚的数据线。
像素电路配置：
在TFT基板10上形成多个像素电路，以控制提供给子像素(也简称为像素)的阳极的电流。图2A示出了像素电路的配置示例。每个像素电路包括驱动晶体管T1、选择晶体管T2、发射晶体管T3和存储电容器C1。该存储电容器C1用于存储被施加到驱动晶体管T1的栅极上的信号电压。像素电路控制OLED元件E1的发光。
选择晶体管T2是用于选择子像素的开关(开关晶体管)。选择晶体管T2是n沟道型的氧化物半导体TFT，并且其栅极与扫描线16连接。一个源/漏极与数据线15连接。另一个源/漏极与驱动晶体管T1的栅极相连接。
驱动晶体管T1是用于驱动OLED元件E1的晶体管(驱动TFT)。驱动晶体管T1是n沟道型的氧化物半导体TFT，并且其栅极与选择晶体管T2的源/漏极连接。驱动晶体管T1的一个源/漏极与发射晶体管T3的源/漏极连接。另一个源/漏极与OLED元件E1和存储电容器C1连接。存储电容器C1位于驱动晶体管T1的栅极和源/漏极(源)之间。
发射晶体管T3是用于控制对OLED元件E1提供/停止驱动电流的的开关。发射晶体管T3是n沟道型的氧化物半导体TFT，并且其栅极与发射控制线17连接。发射晶体管T3的一个源/漏极与驱动晶体管T1的源/漏极连接。另一个源/漏极与电源线18连接。发射晶体管T3可以位于在OLED元件E1和驱动晶体管T1之间。
接下来描述了像素电路的操作。扫描驱动器31向扫描线16输出选择脉冲以导通选择晶体管T2。由驱动IC 34通过数据线15提供的数据电压被存储到存储电容器C1。该存储电容器C1在一帧期间保持存储电压。驱动晶体管T1的电导按照存储电压以模拟方式变化，使得该驱动晶体管T1向OLED元件E1提供与发光水平相对应的正向偏置电流。
发射晶体管T3位于驱动电流的供应路径上。发射驱动器32向发射控制线17输出控制信号以控制发射晶体管T3的开/关。当发射晶体管T3为开时，驱动电流被提供到OLED元件E1。当发射晶体管T3关时，此供给停止。通过控制T3晶体管的开/关，可以控制一帧期间内的照明周期(占空比)。
图2B示出像素电路的另一配置示例。该像素电路包括替换图2A中的发射晶体管T3的复位晶体管T4。复位晶体管T4是n沟道型的氧化物半导体TFT。复位晶体管T4控制参考电压供电线路11和OLED元件E1的阳极之间的电连接。此控制是根据从复位控制线19提供给复位晶体管T4的栅极的复位控制信号来执行的。此复位晶体管T4可用于各种用途。
图2C示出了像素电路的另一种配置示例。该像素电路包括n沟道型的晶体管T1到T6。晶体管T2的栅极提供Vscan2信号，并且晶体管T4和T6的栅极提供Vscan1信号。通过晶体管T2、T1和T6向存储电容器C1提供数据信号(电压)以校正晶体管T1的阈值电压。晶体管T4向OLED元件E1的阳极提供Vref。晶体管T3和T5与驱动晶体管T1串联连接，并且它们的栅极被提供有信号Vem1和Vem2来控制OLED元件E1的发光。
在图2C的电路配置中，驱动晶体管T1的栅极与开关晶体管T6的源/漏极连接。该存储电容器C1连接到驱动晶体管T1的栅极和开关晶体管T3的源/漏极和OLED元件E1之间的节点。存储电容器C1存储栅级电压(栅极-源极电压)，用于确定由驱动晶体管T1所提供的驱动电流量。
上述像素电路包括驱动TFT(T1)、用于存储驱动TFT的源/漏极与栅极之间的信号电压的存储电容器(C1)，以及开关TFT(T2或T6)，其源/漏极与驱动TFT的栅极连接。图2C所示的电路进一步包括与驱动晶体管T1串联连接的晶体管T3。本公开描述的像素电路结构使得驱动TFT和开关TFT各自具有特定的特性并且像素电路具有更小的尺寸，有助于实现更高的分辨率。图2A、2B和2C中的像素电路配置只是示例；该像素电路可以具有其他电路配置。
开关TFT和驱动TFT的特性：
图3A示意性地示出了开关TFT的电流-电压特性。横轴表示栅极电压(栅极
-源极电压)，而纵轴表示漏极电流。图3B示意性地示出了驱动TFT的电流-电压特性。横轴表示栅极电压(栅极-源极电压)，而纵轴表示漏极电流。
开关TFT根据栅极信号开/关，因此，要求其具有漏极电流相对于栅极电压急剧上升的特性(低S值[V/dec])。S值用在图3A的示图中的梯度的倒数表示。当开关TFT具有较低的S值时，允许工作电压的幅度(栅级电压)变小，因此，施加于TFT的栅极的电压(通过栅级电压到TFT的应力)可以变小，这样可以减少阈值电压的变化。
相比之下，用于控制到OLED元件的电流量的驱动TFT要求具有漏极电流缓慢上升的特性(高S值)。当驱动TFT具有高S值时，驱动TFT可以使用宽范围的数据信号(Vdata)；在较低的发射水平(较低的栅级电压)下，可以降低阈值电压变化的影响。
有两个因素可以决定TFT的S值。其中一个因素是栅极绝缘薄膜的电容。S值可以通过增加栅极绝缘薄膜的电容来增加。另一个因素是半导体薄膜(沟道区)与栅极绝缘薄膜之间的界面陷阱密度。S值可以通过增加界面陷阱密度来增加。
图4A和4B提供了由具有不同厚度的栅极绝缘薄膜的氧化物半导体TFT测量的电流-电压特性的示例。图4A示出具有200nm厚度的栅极绝缘薄膜的氧化物半导体TFT的电流-电压特性。图4B示出了具有350nm厚度的栅极绝缘薄膜的氧化物半导体TFT的电流-电压特性。
如图4A所示，具有(相对)薄的栅极绝缘薄膜的氧化物半导体TFT的S值为0.2V/dec。另一方面，如图4B所示，具有(相对)厚的栅极绝缘薄膜的氧化物半导体TFT的S值为0.3V/dec。加厚栅极绝缘薄膜会增加栅极绝缘薄膜的电容。这些测量结果表明，氧化物半导体TFT的S值可以通过增加栅极绝缘薄膜的电容而增加。
图5A和5B提供了使用具有不同迁移率的氧化物半导体TFT测量的电流-电压特性的示例。图5A示出了具有相对高迁移率(迁移率：μ至30cm2/Vs)的IGZTO TFT的电流-电压特性。图5B示出了具有相对低迁移率(迁移率：μ至10cm2/Vs)的IGZO TFT的电流-电压特性。
图5B中具有相对低迁移率的氧化物半导体TFT的S值大于图5A中具有相对高迁移率的氧化物半导体TFT的S值。具有低迁移率意味着氧化物半导体薄膜的界面陷阱密度较大。因此，氧化物半导体TFT的S值可以通过降低氧化物半导体TFT的迁移率或增加界面陷阱密度来增加。
装置结构
下面基于上述知识，描述具有不同特性的像素电路结构的示例，其包括开关氧化物半导体TFT(也简称开关TFT)和驱动氧化物半导体TFT(也简称驱动TFT)。
图6A示意性地示出了开关氧化物半导体TFT(第一氧化物半导体TFT)和驱动氧化物半导体TFT(第二氧化物半导体TFT)的截面结构的示例。开关TFT210、驱动TFT 220和存储电容器230制造在未示出的由树脂或玻璃制成的柔性或刚性绝缘基板上。
该开关TFT 210、驱动TFT 220和存储电容器230分别对应于图2A和图2B中的选择晶体管T2、驱动晶体管T1和存储电容器C1。
驱动TFT 220包括底栅电极153和底栅电极153与金属氧化物薄膜(第二金属氧化物薄膜)之间的底栅绝缘层(G绝缘层)155。金属氧化物薄膜包括源/漏区(S/D区)111和113，以及在同一平面内的源/漏区111和113之间的沟道区109。该底栅绝缘层155可以是氧化硅层或氧化硅层(上层)和氮化硅层(下层)的层压件。
金属氧化物薄膜直接位于栅极绝缘层155上(与之接触)。金属氧化物可以是氧化铟镓锌(IGZO)。源/漏区111和113由电阻降低的金属氧化物形成。沟道区109是由未降低电阻的金属氧化物(半导体)形成。
该底栅电极153(其一部分)与在底栅绝缘层155上的沟道区109相对。底栅电极153、底栅绝缘层155和沟道区109从底部(更靠近基板的层)以该顺序一个在另一个上地被放置。栅极绝缘层155与沟道区109和底栅电极153接触。底栅绝缘层155中与底栅电极153和沟道区109接触的部分对应于驱动TFT 220的底栅绝缘薄膜。
向底栅电极153提供数据信号(信号电压)来控制OLED元件的驱动电流。底栅电极153的另一部分也与在底栅绝缘层155上的源/漏区113的至少一部分相对。在源/漏区113和底栅电极153之间配置存储电容器230。该底栅电极153的另一部分对应于该存储电容器的下电极(第一电极)。源/漏区113中与下电极相对的部分对应于存储电容器的上电极(第二电极)。存储电容器230存储将要提供到底栅电极153的信号电压。
驱动TFT 220还包括顶栅电极125，以及在分层方向上位于顶栅电极125和沟道区109之间的栅极绝缘薄膜117。栅极绝缘薄膜117可以是氧化硅薄膜、氮化硅薄膜或这些薄膜的层压件。沟道区109、栅极绝缘薄膜117和顶栅电极125从底部(更靠近基板的层)以该顺序一个在另一个之上地放置；栅极绝缘薄膜117与沟道区109和顶栅电极125接触。
顶栅电极125可以是电浮动的。在形成源/漏区111和113时，顶栅电极125可用作掩模(用于自对准)。此外，顶栅电极125将沟道109屏蔽于外部光。
开关TFT 210包括在栅极绝缘层155上的金属氧化物薄膜(第一金属氧化物薄膜)。在图6A的示例中，金属氧化物薄膜直接位于栅极绝缘层155上。该金属氧化物薄膜包括源/漏区105和107，以及同一平面内的源/漏区105和107之间的沟道区103。金属氧化物可以是IGZO。
源/漏区105和107由电阻降低的金属氧化物形成。沟道区103是由未降低电阻的金属氧化物(高电阻性金属氧化物)形成的。开关TFT 210的金属氧化物薄膜包含在与驱动TFT220的金属氧化物薄膜同一金属氧化物层中并且一起形成。
该开关TFT 210进一步包括顶栅电极123，以及在分层方向上位于该顶栅电极123和沟道区103之间的栅极绝缘薄膜115。栅极绝缘薄膜115可以是氧化硅薄膜、氮化硅薄膜或这些薄膜的层压件。该沟道区103、栅极绝缘薄膜115和顶栅电极123从底部(更靠近基板的层)以此顺序一个在另一个之上地设置；栅极绝缘薄膜115与沟道区103和顶栅电极123接触。
开关TFT 210的栅极绝缘薄膜115包含在与驱动TFT 220的栅极绝缘薄膜117同一绝缘层中，并且它们是一起形成的。顶栅电极123包含在与驱动TFT 220的顶栅电极125同一金属层中，并且它们是一起形成的。虽然开关TFT 210不像驱动TFT 220那样具有底栅电极，但它可以包括底栅电极，此外，底栅电极和顶栅电极可以电连接以具有相同的电势。
源/漏区105包括通过栅极绝缘层155打开的接触孔内的触点151；源/漏区105在触点151处与底栅电极153接触(直接连接)。
形成层间绝缘层121以覆盖开关TFT 210和驱动TFT 220。源/漏极127、128和129分别与源极/漏极区111、113和107在通过层间绝缘层121打开的接触孔中接触。源/漏极127、128和129包含在同一金属层中，并且它们是一起形成的。
对于图6A所示的配置示例，通过调节开关TFT 210(顶部)栅极绝缘薄膜115的厚度d1和驱动TFT 220的底部栅极绝缘层155的厚度d2，可以控制开关TFT 210和驱动TFT 220的特性。如图6A所示，(顶部)栅极绝缘薄膜115的厚度d1比底栅绝缘薄膜155的厚度d2薄。
这意味着开关TFT 210的顶栅绝缘薄膜的单位面积电容大于驱动TFT 220的底栅绝缘薄膜(包含在底栅绝缘层155中)的单位面积电容。因此，可以使开关TFT 210的s值小于驱动TFT 220的s值。
此外，通过将TFT 210的源/漏区105与底栅电极153通过栅极绝缘层155中的接触孔连接，可以使得用于连接开关TFT 210和驱动TFT 220的接触孔数量变小。
图6B示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的另一个示例。图6B中所示的驱动TFT 223不包括图6A中驱动TFT220的顶栅电极125。类似于此驱动TFT 223，驱动TFT的顶栅电极可以省略。图6B中的配置示例中的其他元件与图6A中的配置示例中的元件相同。
图6C示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的另一个示例。图6C中所示的驱动TFT 226包括连接顶栅电极125和源/漏区113的源/漏极电极131。源/漏极131使顶栅极125和源/漏区113保持相同的电势。保持顶栅电极125和源/漏区113处于相同的电势可以稳定沟道上部区域的电势，从而达到更适用于驱动TFT的饱和特性。图6C中的配置示例中的其他元件与图6A中的配置示例中的元件相同。
在图6A到6C中所示的配置示例中，底栅电极153的一部分成为存储电容器的下电极，并且与下电极相对的源/漏区113的一部分成为存储电容器的上电极。在参照图2C描述的像素电路中，存储电容器位于驱动晶体管T1的栅极和开关晶体管T3(第三氧化物半导体薄膜晶体管)的源/漏极之间。该电路配置中的存储电容器的上电极可以包括开关晶体管T3的源/漏区的至少一部分。例如，与下电极相对的开关晶体管T3的源/漏极的一部分可以成为上电极。这同样适用于图8和10中所示的配置示例。
图7示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的另一个示例。与图6A的区别主要描述如下。图7中的配置示例包括具有与图6A中的配置示例中的存储电容器230的结构不同的结构的存储电容器250。虽然图7中的触点151与图6A中的触点151在外观上有所不同，但这只是画图的方式不同，而结构是相同的。
图7配置示例中的存储电容器250位于驱动TFT 240的顶栅电极167(其一部分)和底栅电极168(其一部分)之间。每条在其两端带有填充的圆圈的曲线连接两个独立的底栅电极168或两个独立的顶栅电极167，意味着一端在一个平面内物理地延续到另一端，换句话说，两端都包含在一个不分离的薄膜中。
在图7所示的配置示例中，该存储电容器250由位于栅极绝缘层155的孔中层叠的薄膜构成。具体地说，该底栅电极168(其中的一部分)、氧化物半导体薄膜163、绝缘薄膜165和该顶栅电极167(其中的一部分)从底部(更靠近基板的层)以该顺序一个在另一个上地设置。氧化物半导体薄膜163与底栅电极168和绝缘薄膜165接触。绝缘薄膜165与顶栅电极167接触。
这种存储电容器250的结构实现了电极之间更小的距离，以在更小的面积下获得所需的电容。因此，缩小像素电路成为可能。
氧化物半导体薄膜163包含在与开关TFT 210的金属半导体膜和驱动TFT240的金属半导体膜的同一层中，并且这些薄膜是一起形成的。该绝缘薄膜165包含在与开关TFT210的(顶)栅极绝缘薄膜115和驱动TFT240的(顶)栅极绝缘薄膜117的同一层中，并且这些薄膜一起形成。
图7该配置示例中的存储电容器250包括为覆盖该底栅电极168的一部分而形成的氧化物半导体薄膜163。如下所述，氧化物半导体薄膜163防止包含在存储电容器250中的底栅电极168的一部分被用于在制造OLED显示装置时被氧化物半导体薄膜的蚀刻剂蚀刻或损坏。
图7中的配置示例进一步包括连接驱动TFT240的顶栅电极167和源/漏区113的源/漏极极161。源/漏极极161保持顶栅电极167和源/漏区113处于相同的电势。保持顶栅电极167和源/漏区113处于相同的电势，稳定了沟道上部区域的电势，以获得更适合驱动TFT的饱和特性。源/漏极161是可选的。这同样适用于图9和10中所示的配置示例。
图8示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的另一个示例。与图6A的区别主要描述如下。在图8中的配置示例中，开关TFT和驱动TFT各自包括具有不同特性的金属氧化物薄膜的层压件，以实现适合于特定于开关TFT或驱动TFT的功能的特性。
图8的配置示例中的驱动TFT 270包括两个金属氧化物薄膜的层压件。较低金属氧化物薄膜包括源/漏区(S/D区)311和313，以及同一平面内的源/漏区311和313之间的沟道区309。
层压件中两层堆叠的金属氧化物半导体薄膜具有各自不同的组成比。例如，上层是In：Ga：Zn的组成比为2：1：1的InGaZnO，而下层是In：Ga：Zn的组成比为1：1：1的InGaZnO。它们各自的组成比不同。这种情况下，In较高的组成比为2：1：1的InGaZnO比In较低的组成比为1：1：1的InGaZnO具有更高的电子迁移率。此配置允许如图3A和3B所示的两个不同的属性。
可替选地，这两种堆叠的金属氧化物半导体薄膜可以具有彼此不同的组成元素。例如，上层可以是InGaZnO，而下层可以是ZnO。在这种情况下，InGaZnO的电子迁移率比ZnO高。IGZTO、IGO和IZO也可以用作上层。此配置允许如图3A和B所示的两个不同的属性。
在这些配置示例中，下层金属氧化物半导体薄膜连接到底栅电极153。下层金属氧化物薄膜是由具有(相对)低的迁移率(高陷阱密度)的材料制成，例如IGZO。
该上层金属氧化物薄膜包括源/漏区(S/D区)411和413以及在同一平面内源/漏区411和413之间的沟道区409。上层金属氧化物薄膜由具有(相对)高迁移率(低陷阱密度)的材料制成，如铟镓锌锡氧化物(IGZTO)。含铟密度较高的金属氧化物表现出较高的电子迁移率，或较低的陷阱密度。具有高迁移率的材料的示例包括氧化铟镓(IGO)和氧化铟锌(IZO)，并且具有低迁移率的材料的示例包括氧化锌(ZnO)。
在图8的配置示例中，驱动TFT 270的下沟道区309和上沟道区409具有相同的平面形状。这同样适用于源/漏区。源/漏极127和128分别与通过层间绝缘层121打开的接触孔中的上层金属氧化物薄膜的源极/漏区411和413接触。
图8的配置示例中的开关TFT 260包括两个金属氧化物薄膜的层压件。下层金属氧化物薄膜包括源/漏区(S/D区)305和307以及在同一平面内源/漏区305和307之间的沟道区303。下层金属氧化物薄膜是由具有(相对)低的迁移率(高陷阱密度)的材料制成，诸如IGZO。源/漏区305包括通过栅极绝缘层355打开的接触孔中的触点351；源/漏区305在触点351处与底栅电极153接触(直接连接)。
上层金属氧化物薄膜包括源/漏区(S/D区)405和407以及在同一平面内源/漏区405和407之间的沟道区403。上层金属氧化物薄膜由具有(相对)高迁移率(低陷阱密度)的材料制成，诸如IGZTO。
在图8的配置示例中，开关TFT 260的下沟道区303和上沟道区403具有相同的平面形状。这同样适用于源/漏区。源/漏极电129在通过层间绝缘层121打开的接触孔中与上层金属氧化物薄膜的源/漏区407接触。
在图8的配置示例中，开关TFT 260和驱动TFT 270的下层金属氧化物薄膜包含在同一金属氧化层中，并且它们是一起形成的。该开关TFT 260和驱动TFT 270的上层金属氧化物薄膜包含在同一金属氧化层中，并且它们是一起形成的。开关TFT 260和驱动TFT 270的上层和下层金属氧化物薄膜被蚀刻在一起，以一起形成源/漏区。
在开关TFT 260中，上沟道区403具有与(顶)栅极绝缘薄膜115相交的界面。开关TFT 260的上沟道区403由具有高迁移率的材料制成，并表现出低s值。此界面为开关TFT260提供了更适用于开关TFT的特性。
在驱动TFT 270中，下沟道区309具有与底栅绝缘层355相交的界面。驱动TFT 270的下沟道区309由具有低迁移率的材料制成，并表现出高s值。该界面为驱动TFT 270提供了更适用于驱动TFT的特性。
由于驱动TFT 270在沟道区特性下具有较高的高S值，因此允许将底栅绝缘层355制作的更薄。因此，形成在底栅电极153和源/漏区313之间的存储电容器280可以有更小的面积。开关氧化物半导体TFT和驱动氧化物半导体TFT的沟道可以由不同的金属氧化物制成。
图9示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的另一个示例。与图7的区别主要如下所述。图9的配置示例中的存储电容器290不包括图7的存储电容器250中的氧化物半导体薄膜163。因此，可以将存储电容器290的电容绝缘薄膜制作的更薄，从而使存储电容器290具有更小的面积。此外，由于没有氧化物半导体薄膜，因此可以稳定存储电容器290。
如上所述，氧化物半导体薄膜163的作用是防止底栅电极168被蚀刻。为了获得图9中的配置示例，制造一种OLED显示装置调整了要被蚀刻溶液蚀刻的底栅电极168的数量，或在蚀刻金属氧化层时使用选择性蚀刻溶液。
图10示意性地示出了开关氧化物半导体TFT和驱动氧化物半导体TFT的截面结构的另一个示例。与图7的区别主要如下所述。图10中的配置示例包括开关TFT 510、驱动TFT520和存储电容器530。
图10中的配置示例包括底栅绝缘薄膜540，包括一个设置在另一个之上的多个绝缘层。图10配置示例中的栅极绝缘薄膜540由下绝缘层541和上绝缘层543的两个绝缘薄膜组成。下绝缘层541和上绝缘层543位于驱动TFT 520的底栅电极168和沟道区109之间。下绝缘层541和上绝缘层543之间还可包括另一绝缘薄膜。
上绝缘层543可由氧化硅制成。开关TFT 510和驱动TFT 520的金属氧化物薄膜在上绝缘层543上直接形成。氧化硅是用于增强金属氧化物薄膜(氧化物半导体)特性的上绝缘层543的材料之一。下绝缘层541由具有比上绝缘层543更高的相对介电常数的材料制成。下绝缘层541可以由氮化硅或氧化铝制成。
存储电容器530被配置在驱动TFT 520的底栅电极168的一部分和源/漏区551的一部分之间。上绝缘层543具有一个孔；源/漏区551的一部分553与下绝缘层541在孔中接触。该存储电容器530由源/漏区551(第二电极或上电极)的一部分553、下绝缘层541的一部分和底栅电极168(第一电极或下电极)的一部分组成。该存储电容器530的电容绝缘薄膜是下绝缘层541的一层，由具有较高的相对介电常数的材料制成；该存储电容器530可以有更小的面积。
参考图6A、6B、6C、8和10中描述的配置示例包括在驱动TFT的源/漏区和底栅电极之间的存储电容器。如图2C中的电路配置示例所示，存储电容器可以被配置在驱动TFT的栅极和与驱动TFT直接连接的开关TFT的源/漏区之间。例如，在图6A、6B、6C、8或10中的配置示例中，底栅电极的一部分与在绝缘层155、355或541上的开关TFT的源/漏区的至少一部分相对。
在参照图6A到10描述的配置示例中，在一张示图中显示的一些元件可以应用于其他示图的配置示例中。例如，图7或图9中的存储电容器结构可适用于图8中的配置示例。图7或图9所示的将顶栅电极的电势均衡到源/漏区的电势的元件可适用于图8中的配置示例。
制造方法
描述了一种制造图7所示的配置示例的方法。图11A至11G示出了该制造方法的示例。为了便于理解，图11A到11G的每一个通过带箭头的线表示要制造的开关TFT 210、触点151、存储电容器250和驱动TFT 240的范围。
如图11A所示，该方法通过在未示出的绝缘基板上溅射来沉积金属层，并通过光刻和蚀刻形成底栅电极168。可以使用理想的金属材料，诸如Mo、W、Nb、或Al。
接下来，如图11B所示，该方法通过CVD来沉积绝缘层(例如，氧化硅层)，并通过光刻和蚀刻形成(底部)栅极绝缘层155。通过栅极绝缘层155打开用于形成触点151的孔561和用于形成存储电容器250的孔562。
接下来，如图11C所示，该方法通过溅射而沉积氧化物半导体层(金属氧化物层)，并通过光刻和蚀刻形成氧化物半导体565的图案。该氧化物半导体层(氧化物半导体薄膜)的一部分形成于该底栅绝缘层155的孔561和孔562内。如上所述，在孔562内的氧化物半导体薄膜163覆盖了底栅电极168，以避免底栅电极168暴露在蚀刻溶液中。
接下来，如图11D所示，该方法通过CVD来沉积绝缘层(例如，氧化硅层)，并通过光刻和蚀刻形成顶栅绝缘薄膜115和117以及存储电容器的绝缘薄膜165。此外，该方法通过溅射来沉积金属层，并通过光刻和蚀刻形成顶栅电极123和167。可以使用理想的金属材料，诸如Mo、W、Nb、或Al。
接下来，如图11E所示，该方法使用顶栅电极123和167作为掩模降低氧化物半导体层的源/漏区的电阻。通过氧化物半导体层的源/漏区暴露于氦等离子体来降低电阻。另外，可以通过植入硼、氩或氢离子来降低电阻。
接下来，如图11F所示，该方法通过CVD来沉积绝缘层(例如，氧化硅层)，并通过光刻和蚀刻形成层间绝缘层121。
接下来，如图11G所示，该方法通过溅射来沉积金属层，并通过光刻和蚀刻形成包括源/漏极161的金属层。该金属层包括在像素电路和数据线中的TFT的源/漏极。该金属层的材料和层结构可以根据期望被选择；例如，金属层是通过沉积Ti/Al/Ti的导电薄膜并将导电薄膜图案化而形成的。
该方法通过CVD来进一步沉积绝缘层(例如，氧化硅层)，通过光刻和蚀刻形成钝化层571，并进一步形成有机材料的外涂层573。阳极577形成在外涂层573上，并且其通过穿过钝化层571和外涂层573打开的接触孔与源/漏极161接触。
该阳极577可包括三层薄膜：透明导电薄膜、反射金属薄膜和另一透明导电薄膜。透明导电材料可以是ITO或IZO。该反射金属材料可以是Ag、Mg或Al。阳极577可以通过溅射和蚀刻形成。
该方法通过旋涂进一步沉积光敏有机树脂薄膜，并对该光敏有机树脂薄膜图案化，以形成像素限定层579。通过像素限定层579打开孔，使阳极577暴露在打开孔的底部。像素限定层579将子像素的发光区分离。制造TFT基板10通过根据颜色分别沉积R、G和B颜色的有机发光材料进一步在阳极上形成未示出的有机发光薄膜，并进一步在整个基板区域形成未示出的阴极。
如上所述描述了本公开的实施例；然而，本公开并不限于上述实施例。本领域的技术人员可以很容易地在本公开的范围内修改、增加或转换上述实施例中的每个元件。一个实施例的部分配置可以用另一个实施例的配置替换，或者一个实施例的配置可以并入到另一个实施例的配置中。

Claims (12)

1.一种薄膜装置，包括：
第一氧化物半导体薄膜晶体管，其包括顶栅电极、第一金属氧化物薄膜以及位于所述顶栅电极和所述第一金属氧化物薄膜之间的顶栅绝缘薄膜；
第二氧化物半导体薄膜晶体管，其包括底栅电极、第二金属氧化物薄膜以及位于所述底栅电极和所述第二金属氧化物薄膜之间的底栅绝缘薄膜；
底栅绝缘层，其包括所述底栅绝缘薄膜；以及
存储电容器，其配置为存储被施加于所述底栅电极的信号电压，
其中，所述第一金属氧化物薄膜包括第一源/漏区、第二源/漏区以及位于所述第一源/漏区和所述第二源/漏区之间的第一沟道区；
其中，所述第二金属氧化物薄膜包括第三源/漏区、第四源/漏区以及位于所述第三源/漏区和所述第四源/漏区之间的第二沟道区；
其中，所述存储电容器的第一电极包括所述底栅电极的一部分；
其中，所述第二源/漏区在所述底栅绝缘层的接触孔中与所述底栅电极接触；以及
其中，底栅绝缘薄膜的单位面积电容小于顶栅绝缘薄膜的单位面积电容。
2.根据权利要求1所述的薄膜装置，其中所述底栅绝缘薄膜比所述顶栅绝缘薄膜厚。
3.根据权利要求1所述的薄膜装置，
其中，所述第二氧化物半导体薄膜晶体管进一步包括顶栅电极；以及
其中，所述第二氧化物半导体薄膜晶体管的顶栅电极与所述第二氧化物半导体薄膜晶体管的第三源/漏区或第四源/漏区相连，使所述顶栅电极与所连接的源/漏区具有相同的电势。
4.根据权利要求3所述的薄膜装置，其中，所述存储电容器包括以下一种结构，所述结构包括：
金属氧化物薄膜，其包括在与所述第一金属氧化物薄膜和所述第二金属氧化物薄膜相同的层中，并且位于所述底栅电极的一部分之上并与之接触；
绝缘薄膜，其包括在与所述顶栅绝缘薄膜相同的层中，并且位于所述金属氧化物薄膜之上并与之接触；以及
所述第二氧化物半导体薄膜晶体管的顶栅电极的、位于所述绝缘薄膜之上并与所述绝缘薄膜接触的一部分。
5.根据权利要求3所述的薄膜装置，其中，所述存储电容器包括以下一种结构，所述结构包括：
绝缘薄膜，其包括在与所述第一氧化物半导体薄膜晶体管的顶栅绝缘薄膜相同的层中，并且位于所述底栅电极的一部分之上并与之接触；以及
所述第二氧化物半导体薄膜晶体管的顶栅电极的、位于所述绝缘薄膜之上并与所述绝缘薄膜接触的一部分。
6.根据权利要求1所述的薄膜装置，
其中，所述底栅绝缘层包括下绝缘层和上绝缘层；
其中，所述底栅绝缘薄膜包括所述上绝缘层的一部分和所述下绝缘层的一部分；
其中，所述下绝缘层的相对介电常数高于所述上绝缘层的相对介电常数；以及
其中，所述存储电容器包括以下一种结构，所述结构包括位于所述底栅电极的一部分之上并与之接触的所述下绝缘层的一部分和位于所述下绝缘层的一部分之上并与之接触的第二电极。
7.根据权利要求1所述的薄膜装置，其中，所述存储电容器包括绝缘薄膜，所述绝缘薄膜包含在所述底栅绝缘层中。
8.根据权利要求7所述的薄膜装置，其中，所述存储电容器的第二电极包括所述第三源/漏区的至少一部分。
9.根据权利要求7所述的薄膜装置，其中，所述存储电容器的第二电极包括与所述第一氧化物半导体薄膜晶体管串联连接的第三氧化物半导体薄膜晶体管的源/漏区的至少一部分。
10.一种薄膜装置，包括：
第一氧化物半导体薄膜晶体管，其包括顶栅电极、第一金属氧化物薄膜以及位于所述顶栅电极和所述第一金属氧化物薄膜之间的顶栅绝缘薄膜；
第二氧化物半导体薄膜晶体管，其包括底栅电极、第二金属氧化物薄膜以及位于所述底栅电极和所述第二金属氧化物薄膜之间的底栅绝缘薄膜；
底栅绝缘层，其包括所述底栅绝缘薄膜；以及
存储电容器，其配置为存储被施加于所述底栅电极的信号电压；
其中，所述第一金属氧化物薄膜包括第一源/漏区、第二源/漏区以及位于所述第一源/漏区和所述第二源/漏区之间的第一沟道区；
其中，所述第二金属氧化物薄膜包括第三源/漏区、第四源/漏区以及位于所述第三源/漏区和所述第四源/漏区之间的第二沟道区；
其中，所述存储电容器的第一电极包括所述底栅电极的一部分；
其中，所述第二源/漏区在所述底栅绝缘层的接触孔中与所述底栅电极接触；以及
其中，所述第一沟道区和所述第二沟道区的每一个由具有较低电子迁移率的下层和具有较高电子迁移率的上层组成。
11.根据权利要求10所述的薄膜装置，其中，包含在下层氧化物半导体中的铟的密度低于包含在上层氧化物半导体中的铟的密度。
12.一种薄膜装置，包括：
第一氧化物半导体薄膜晶体管，包括顶栅电极、第一金属氧化物薄膜以及位于所述顶栅电极和所述第一金属氧化物薄膜之间的顶栅绝缘薄膜；
第二氧化物半导体薄膜晶体管，包括底栅电极、第二金属氧化物薄膜以及位于所述底栅电极和所述第二金属氧化物薄膜之间的底栅绝缘薄膜；
底栅绝缘层，包括所述底栅绝缘薄膜；以及
存储电容器，其配置为存储被施加于所述底栅电极的信号电压；
其中，所述第一金属氧化物薄膜包括第一源/漏区、第二源/漏区以及位于所述第一源/漏区和所述第二源/漏区之间的第一沟道区；
其中，所述第二金属氧化物薄膜包括第三源/漏区、第四源/漏区以及位于所述第三源/漏区和所述第四源/漏区之间的第二沟道区；
其中，所述存储电容器的第一电极包括所述底栅电极的一部分；
其中，所述第二源/漏区在所述底栅绝缘层的接触孔中与所述底栅电极接触；
其中，所述第一沟道区和所述第二沟道区的每一个由具有彼此不同组成配比或不同构成元素的下层和上层组成。
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