CN113013230A - 具有改善的静电放电保护的半导体器件及其形成方法 - Google Patents

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朱振梁
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Abstract

本公开的各种实施例涉及一种半导体器件。所述半导体器件包括位于衬底中且在侧向上间隔开的源极区与漏极区。栅极堆叠位于衬底之上以及源极区与漏极区之间。漏极区包括位于衬底中的具有第一掺杂类型的两个或更多个第一掺杂区。漏极区还包括位于衬底中的一个或多个第二掺杂区。第一掺杂区具有比第二掺杂区高的第一掺杂类型掺杂剂的浓度，且每一个第二掺杂区在侧向上设置在两个相邻的第一掺杂区之间。另提供一种半导体器件的形成方法。

Description

具有改善的静电放电保护的半导体器件及其形成方法
技术领域
本发明的实施例是涉及一种具有改善的静电放电保护的半导体器件及其形成方法。
背景技术
现今的集成芯片(integrated chip，IC)包括数百万或数十亿个位于半导体衬底(例如，硅)上的半导体器件。静电放电(electrostatic discharge，ESD)是静电电荷的突然释放，此可能会在集成芯片内导致高电场及高电流。ESD脉冲可能会例如通过使晶体管的栅极介电质“熔断(blowing out)”或使器件的有源区“熔化(melting)”而损坏半导体器件。如果半导体器件被ESD脉冲损坏，集成芯片可能会比期望的操作性能差，或者甚至可能完全无法操作。
发明内容
本发明实施例提供一种半导体器件包括位于衬底中的源极区。漏极区位于所述衬底中且在侧向上与所述源极区间隔开。栅极堆叠位于所述衬底之上以及所述源极区与所述漏极区之间。所述漏极区包括位于所述衬底中的具有第一掺杂类型的两个或更多个第一掺杂区。此外，所述漏极区包括位于所述衬底中的一个或多个第二掺杂区。所述第一掺杂区具有比所述第二掺杂区高的第一掺杂类型掺杂剂的浓度。每一个第二掺杂区在侧向上设置在两个相邻的第一掺杂区之间。
本发明实施例提供一种半导体器件包括位于半导体衬底中的阱区，其中所述阱区具有第一掺杂类型。源极区位于所述阱区中，其中所述源极区具有与所述第一掺杂类型相反的第二掺杂类型。漏极区位于所述阱区中且在侧向上与所述源极区间隔开，其中所述漏极区具有所述第二掺杂类型。栅极电极设置在所述半导体衬底之上以及所述源极区与所述漏极区之间。所述漏极区包括位于所述半导体衬底中的具有所述第二掺杂类型的第一数目个第一掺杂区。此外，所述漏极区包括位于所述半导体衬底中的第二数目个第二掺杂区。所述第一数目是大于或等于二的任意整数。所述第二数目是等于所述第一数目减一的整数。所述第一掺杂区具有比所述第二掺杂区高的第二掺杂类型掺杂剂的浓度。每一个第二掺杂区接触所述第一掺杂区中的两者。
本发明实施例提供一种形成半导体器件的方法包括：在半导体衬底之上形成栅极堆叠；在所述半导体衬底中及在所述栅极堆叠的第一侧上形成源极区；在所述半导体衬底中及在所述栅极堆叠的与所述第一侧相对的第二侧上形成漏极区，其中形成所述漏极区包括：在所述半导体衬底之上形成图案化掩蔽层，其中所述图案化掩蔽层包括设置在所述栅极堆叠的所述第二侧上的多个开口；以及通过所述图案化掩蔽层的所述多个开口向所述半导体衬底中植入一种或多种掺杂剂种类；形成至少部分地覆盖所述漏极区及所述栅极堆叠的硅化物阻挡层；以及在所述硅化物阻挡层部分地覆盖所述漏极区及所述栅极堆叠的情况下，对所述半导体衬底执行硅化工艺。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出包括具有改善的静电放电(ESD)性能的半导体器件的集成芯片(IC)的一些实施例的剖视图。
图2示出图1所示集成芯片的一些其他实施例的剖视图。
图3示出图1所示集成芯片的一些其他实施例的剖视图。
图4示出图1所示集成芯片的一些其他实施例的剖视图。
图5示出图1所示集成芯片的一些其他实施例的剖视图。
图6示出图5所示集成芯片的一些实施例的简化俯视图。
图7示出图1所示集成芯片的一些其他实施例的剖视图。
图8A到图8B示出图1所示集成芯片的一些其他实施例的剖视图。
图9示出图8A所示集成芯片的一些实施例的简化俯视图。
图10示出图1所示集成芯片的一些其他实施例的剖视图。
图11示出图1所示集成芯片的一些其他实施例的剖视图。
图12示出图1所示集成芯片的一些其他实施例的剖视图。
图13示出图12所示集成芯片的一些实施例的简化俯视图。
图14到图23示出形成包括具有改善的ESD性能的半导体器件的集成芯片的方法的一些实施例的一系列剖视图。
图24示出形成包括具有改善的ESD性能的半导体器件的集成芯片的方法的一些实施例的流程图。
具体实施方式
现将参照图式阐述本公开，其中通篇中使用相同的参考编号来指代相同的元件，且其中所示的结构未必按比例绘制。应理解，此详细说明及对应的图并不以任何方式限制本公开的范围，且所述详细说明及图仅提供几个实例来例示一些使本发明概念可显而易见的方式。
本公开提供用于实施本公开的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
集成芯片(IC)包括多个半导体器件(例如，场效晶体管(field-effecttransistor，FET))。在一些实施例中，所述多个半导体器件中的一种半导体器件是金属氧化物半导体场效晶体管(metal–oxide–semiconductor field-effect transistor，MOSFET)。半导体器件包括设置在半导体衬底中的源极区及漏极区。此外，栅极堆叠(其包括上覆在栅极介电质上的栅极电极)设置在在漏极区与源极区之间的半导体衬底之上。漏极区通常对应于半导体衬底的单个掺杂区。单个掺杂区具有与栅极堆叠的一侧(例如，侧壁)实质上对齐的第一侧，且单个掺杂区穿过半导体衬底连续地延伸到单个掺杂区的与第一侧相对的第二侧。单个掺杂区具有第一掺杂类型掺杂剂(例如，n型掺杂剂)的掺杂浓度，第一掺杂类型掺杂剂(例如，n型掺杂剂)的掺杂浓度从单个掺杂区的第一侧到单个掺杂区的第二侧实质上相同。
此外，集成芯片包括多个输入/输出(input/output，I/O)结构(例如，接合焊盘、焊料凸块等)。所述多个输入/输出结构被配置成在集成芯片及其封装体(例如，贯穿孔洞封装体(through-hole package)、表面安装封装体、芯片载体封装体、引脚栅阵列封装体、小引出线封装体(small outline package)、扁平封装体、芯片级封装体、球栅阵列封装体等)之间提供电连接。在一些实施例中，所述多个输入/输出结构中的一种输入/输出结构被配置为开漏输入/输出结构(open-drain I/O structure)(例如，开漏输出焊盘)。在此种实施例中，集成芯片包括包含半导体器件的开漏缓冲电路。
开漏缓冲电路被配置成依据来自集成芯片的一个或多个其他半导体器件(例如，内部集成芯片逻辑器件)的输入而提供低阻抗状态或高阻抗状态。举例来说，半导体器件的漏极区电耦合到输入/输出结构，半导体器件的源极区电耦合到地(例如，0伏(volt，V))，且半导体器件的栅极电极电耦合到内部集成芯片逻辑器件(例如，集成芯片的所述一个或多个其他半导体器件)。因此，基于来自内部集成芯片逻辑器件的输出，半导体器件为“接通(ON)”(例如，导通)或者“关断(OFF)”(例如，未导通)。举例来说，如果内部集成芯片逻辑器件向栅极电极输出高信号(例如，逻辑“1”)，则半导体器件为“接通”且将输入/输出结构电耦合到地，从而使得开漏缓冲电路提供低阻抗状态(例如，逻辑“0”)。另一方面，如果内部集成芯片逻辑器件向栅极电极输出低信号(例如，逻辑“0”)，则半导体器件为“关断”且输入/输出结构与地断连，从而使得开漏缓冲电路提供高阻抗状态。电阻器(例如，集成芯片内部或外部的上拉电阻器(pull-up resistor))通常连接到正电压端子(例如，Vdd)及输入/输出结构。因此，当开漏缓冲电路提供高阻抗状态时，正电压(例如，逻辑“1”)被提供到输入/输出结构。
集成芯片的一个挑战在于集成芯片容易被静电放电(ESD)脉冲损坏。举例来说，如果发生ESD事件，ESD脉冲可能会严重损坏集成芯片(例如，使栅极介电质“熔断”、使有源区“熔化”等)。一种常用来表征ESD脉冲容易损坏集成芯片的模型是人体模型(human-bodymodel，HBM)。对于某些应用(例如，2级HBM ESD器件)，集成芯片必须在预先定义的ESD脉冲电压(例如，2,000V)下通过HBM测试。集成芯片在HBM测试期间的一个潜在故障点是开漏缓冲电路的半导体器件。
举例来说，在HBM测试期间，对集成芯片施加ESD脉冲。ESD脉冲可穿过集成芯片(例如，输入/输出结构)传播到开漏缓冲电路的半导体器件。ESD脉冲在半导体器件的漏极区上引起电压尖峰(voltage spike)，电压尖峰可能会严重损坏半导体衬底(例如，因栅极-漏极电压超过阈值电压而使半导体器件的栅极介电质“熔断”)，从而在预先定义的ESD脉冲电压下导致对集成芯片的损坏及HBM测试的失败。由于电压大于单个掺杂区的第一侧处的阈值电压(例如，在此位置，栅极与漏极之间的电压差将导致栅极介电质“熔断”)，半导体衬底的漏极区上的电压尖峰可能会严重损坏半导体衬底。有若干部分解决方案来改善(例如，增加)开漏缓冲电路的半导体器件的ESD保护(例如，增大漏极抗保护氧化物宽度、添加栅极-源极电阻器、增大器件宽度、将有源区与拾取阱的间距等)，但这些部分解决方案均未提供必要的ESD保护，以满足某些应用(例如，2级HBM ESD及利用开漏输出引脚的更大的器件)的集成芯片规格。因此，期望具有改善的(例如，增加的)ESD保护的半导体器件，以防止开漏缓冲电路的半导体器件的故障。
本申请的各种实施例涉及包括具有改善的ESD保护的半导体器件(例如，开漏缓冲电路的MOSFET)的集成芯片。半导体器件包括位于衬底中的源极区。漏极区位于衬底中且在侧向上与源极区间隔开。栅极堆叠(其包括上覆在栅极介电质上的栅极电极)位于衬底之上以及源极区与漏极区之间。漏极区包括位于衬底中的具有第一掺杂类型的两个或更多个第一掺杂区。此外，漏极区包括位于衬底中的一个或多个第二掺杂区。第一掺杂区具有比第二掺杂区高的第一掺杂类型掺杂剂的浓度，且每一个第二掺杂区中在侧向上设置在两个相邻的第一掺杂区之间。
由于漏极区包括所述两个或更多个第一掺杂区及所述一个或多个第二掺杂区，因此漏极区两端的电阻是高的。举例来说，第一个第一掺杂区比第一掺杂区中的任何其他第一掺杂区与栅极堆叠间隔得更远，且第二个第一掺杂区比其他第一掺杂区中的任意者与栅极堆叠间隔得更近。由于第一掺杂区具有比第二掺杂区高的第一掺杂类型掺杂剂的浓度，且由于每一个第二掺杂区在侧向上设置在两个相邻的第一掺杂区之间，因此第一个第一掺杂区与第二个第一掺杂区之间的电阻是高的。因此，如果ESD脉冲穿过集成芯片传播到半导体器件从而在第一个第一掺杂区上引起电压尖峰，则第二个第一掺杂区处的电压将是低的(例如，由于漏极区的高电阻使电压降低)。因此，第二个第一器件区处的电压可小于阈值电压(例如，将导致栅极介电质“熔断”的电压)。因此，半导体器件具有改善的(例如，增加的)ESD保护。因此，包括具有改善的ESD保护的半导体器件的集成芯片可满足或超过某些应用(例如，2级HBM ESD及更大的器件)的集成芯片规格。
图1示出包括具有改善的静电放电(ESD)性能的半导体器件102的集成芯片(IC)的一些实施例的剖视图100。
如图1的剖视图100中所示，集成芯片包括衬底104。衬底104包括任意类型的半导体本体(例如，单晶硅/CMOS块、锗(Ge)、硅-锗(SiGe)、砷化镓(GaAs)、绝缘体上硅(siliconon insulator，SOI)等)。衬底104可为经掺杂的(例如，使用n型掺杂剂或p型掺杂剂)或未经掺杂的(例如，本征的)。在一些实施例中，衬底104具有第一掺杂类型(例如，p型)。
半导体器件包括源极区106、漏极区108及栅极堆叠110。源极区106与漏极区108位于衬底104中且在侧向上间隔开。源极区106是衬底104的具有与第一掺杂类型不同的第二掺杂类型(例如，n型)的区。
栅极堆叠110在源极区106与漏极区108之间上覆在衬底104上。栅极堆叠110包括栅极介电质112及导电栅极电极114。栅极介电质112设置在衬底104上，且导电栅极电极114上覆在栅极介电质112上。在一些实施例中，栅极介电质112的侧壁与导电栅极电极114的侧壁实质上对齐。
在一些实施例中，导电栅极电极114包含多晶硅。在此种实施例中，栅极介电质112可包含或可为例如氧化物(例如，二氧化硅(SiO2))、氮化物(例如，氮化硅(SiN))等。在其他实施例中，导电栅极电极114可为或可包含金属，例如铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、钴(Co)等。在此种实施例中，栅极介电质112可包含高介电常数(high-k)介电材料，例如氧化铪(HfO)、氧化钽(TaO)、氧化铪硅(HfSiO)、氧化铪钽(HfTaO)、氧化铝(AlO)、氧化锆(ZrO)等。
在一些实施例中，源极区106具有与栅极堆叠110的一侧(例如，侧壁)实质上对齐的第一侧。在一些实施例中，源极区106对应于衬底104的单个掺杂区。在另一些实施例中，衬底104的与源极区106对应的单个掺杂区具有第二掺杂类型掺杂剂(例如，n型掺杂剂(例如磷(P)、砷(As)、锑(Sb)等))的掺杂浓度，第二掺杂类型掺杂剂的掺杂浓度从源极区106的第一侧到源极区106的与源极区106的第一侧相对的第二侧实质上相同。
漏极区108包括衬底104的两个或更多个第一掺杂区116及一个或多个第二掺杂区118。第一掺杂区116对应于衬底104的掺杂区，且第二掺杂区118对应于衬底104的其他掺杂区。举例来说，第一掺杂区116包括衬底104的第一掺杂区116a、第二掺杂区116b及第三掺杂区116c，且第二掺杂区118包括衬底104的第四掺杂区118a及第五掺杂区118b。漏极区108包括第一数目个各别的第一掺杂区116，且漏极区108包括第二数目个各别的第二掺杂区118。第一数目是大于或等于二(2)的任意整数。第二数目等于第一数目减一(1)。举例来说，图1所示剖视图100示出包括三(3)个各别的第一掺杂区116(例如，第一掺杂区116a、第二掺杂区116b及第三掺杂区116c)且包括两(2)个各别的第二掺杂区118(例如，第四掺杂区118a及第五掺杂区118b)的漏极区108。尽管图1所示剖视图100示出包括三(3)个各别的第一掺杂区116及两(2)个各别的第二掺杂区118的漏极区108，然而应理解，漏极区108可包括第一掺杂区116与第二掺杂区118的任意其他组合，例如两(2)个各别的第一掺杂区116及一(1)个各别的第二掺杂区118、四(4)个各别的第一掺杂区116及三(3)个各别的第二掺杂区118、五(5)个各别的第一掺杂区116及四(4)个各别的第二掺杂区118，等等。
每一个第二掺杂区118在侧向上设置(例如，直接设置)在第一掺杂区116中的两个相邻的第一掺杂区之间。举例来说，第一掺杂区116a与第二掺杂区116b相邻，且第四掺杂区118a在侧向上设置在第一掺杂区116a与第二掺杂区116b之间。第三掺杂区116c在第二掺杂区116b的与第一掺杂区116a不同的侧上与第二掺杂区116b相邻，且第五掺杂区118b在侧向上设置在第二掺杂区116b与第三掺杂区116c之间。
第一掺杂区116具有第二掺杂类型(例如，n型)。在一些实施例中，第二掺杂区118具有第一掺杂类型(例如，p型)。在其他实施例中，第二掺杂区118具有第二掺杂类型。第一掺杂区116具有比第二掺杂区118高的第二掺杂类型掺杂剂(例如，n型掺杂剂(例如磷(P)、砷(As)、锑(Sb)等))的浓度。举例来说，第一掺杂区116具有第二掺杂类型掺杂剂的第一浓度，且第二掺杂区118具有第二掺杂类型掺杂剂的第二浓度，第二掺杂类型掺杂剂的第二浓度小于第二掺杂类型掺杂剂的第一掺杂浓度。
层间介电(interlayer dielectric，ILD)结构120设置在衬底104、源极区106、漏极区108及栅极堆叠110之上。ILD结构120包括一个或多个堆叠的ILD层，所述一个或多个堆叠的ILD层可分别包含低介电常数(low-k)介电质(例如，介电常数小于约3.9的介电材料)、氧化物(例如，二氧化硅(SiO2))、氮氧化物(例如，氮氧化硅(SiON))、经掺杂的二氧化硅(例如，经碳掺杂的二氧化硅)、硼硅酸盐玻璃(borosilicate glass，BSG)、磷硅酸盐玻璃(phosphoric silicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟化硅酸盐玻璃(fluorinated silicate glass，FSG)等。
多个导电接触件122(例如，金属接触件)设置在ILD结构120中及在衬底104之上。导电接触件122从衬底104及栅极堆叠110垂直地延伸。举例来说，导电接触件122包括第一导电接触件122a、第二导电接触件122b及第三导电接触件122c。第一导电接触件122a电耦合到漏极区108且从漏极区108垂直地延伸。第二导电接触件122b电耦合到导电栅极电极114。第三导电接触件122c电耦合到源极区106且从源极区106垂直地延伸。更具体来说，第一导电接触件122a电耦合到漏极区108的第一掺杂区116a且从漏极区108的第一掺杂区116a垂直地延伸。导电接触件122可为或可包含例如钨(W)、铜(Cu)、铝(Al)、一些其他导电材料或上述材料的组合。
由于漏极区108包括所述两个或更多个第一掺杂区116及所述一个或多个第二掺杂区118，因此漏极区108两端的电阻是高的。举例来说，由于第一掺杂区116具有比第二掺杂区118高的第二掺杂类型掺杂剂的浓度，且由于每一个第二掺杂区118在侧向上设置在第一掺杂区116中的两个相邻的第一掺杂区之间，因此第一掺杂区116a与第三掺杂区116c之间的电阻是高的。更具体来说，由于第一掺杂区116a及第二掺杂区116b具有比第四掺杂区118a高的第二掺杂类型掺杂剂的浓度，且由于第四掺杂区118a在侧向上设置在第一掺杂区116a与第二掺杂区116b之间，因此第一掺杂区116a与第二掺杂区116b之间的电阻是高的，这使得漏极区108两端的电阻是高的。此外，由于第二掺杂区116b及第三掺杂区116c具有比第五掺杂区118b高的第二掺杂类型掺杂剂的浓度，且由于第五掺杂区118b在侧向上设置在第二掺杂区116b与第三掺杂区116c之间，因此第二掺杂区116b与第三掺杂区116c之间的电阻也是高的，这使得漏极区108两端的电阻甚至更高。
因此，如果ESD脉冲穿过集成芯片传播到半导体器件102从而引起第一掺杂区116a上的电压尖峰，则第三掺杂区116c处的电压将是低的(例如，由于漏极区108两端的高电阻使电压降低)。因此，第三掺杂区116c处的电压可小于阈值电压(例如，将导致栅极介电质112“熔断”的电压)。因此，半导体器件102具有改善的(例如，增加的)ESD保护(例如，半导体器件102可承受具有大于或等于约2,000V的电压的ESD脉冲)。因此，包括半导体器件102的集成芯片可满足或超过某些特定应用(例如，2级HBM ESD及利用开漏输出引脚的更大的器件)的集成芯片规格。
图2示出图1所示集成芯片的一些其他实施例的剖视图200。
如图2的剖视图200中所示，漏极区108包括衬底104的两个或更多个第一掺杂区116及一个或多个第二掺杂区118。举例来说，第一掺杂区116包括衬底104的第一掺杂区116a、第二掺杂区116b、第三掺杂区116c及第六掺杂区116d，且第二掺杂区118包括衬底104的第四掺杂区118a、第五掺杂区118b及第七掺杂区118c。每一个第二掺杂区118设置在第一掺杂区116中的两个相邻的第一掺杂区之间。
漏极区108包括第一数目个各别的第一掺杂区116，且漏极区108包括第二数目个各别的第二掺杂区118。在一些实施例中，第一数目是二(2)与(4)之间的任意数目。第二数目等于第一数目减一(1)。举例来说，图2所示剖视图200示出包括四(4)个各别的第一掺杂区116(例如，第一掺杂区116a、第二掺杂区116b、第三掺杂区116c及第六掺杂区116d)且包括三(3)个各别的第二掺杂区118(例如，第四掺杂区118a、第五掺杂区118b及第七掺杂区118c)的漏极区108。在一些实施例中，如果漏极区108包括多于四(4)个各别的第一掺杂区116，则漏极区108两端的电阻可能过高，使得半导体器件102无法输出足够强的电信号(例如，电压)。在另一些实施例中，如果漏极区108包括少于两(2)个各别的第一掺杂区116，则漏极区108两端的电阻可能过低，使得半导体器件102具有差的ESD保护(例如，集成芯片被具有小于约2,000V的ESD脉冲损坏)。
在一些实施例中，漏极区108的一侧与栅极堆叠110的一侧(例如，侧壁)实质上对齐。更具体来说，第六掺杂区116d的一侧与栅极堆叠110的一侧实质上对齐。举例来说，第六掺杂区116d的所述一侧与栅极介电质112的一侧(例如，侧壁)和/或导电栅极电极114的一侧(例如，侧壁)实质上对齐。尽管图2所示剖视图200示出第六掺杂区116d的所述一侧与栅极堆叠110的所述一侧实质上对齐，然而应理解，无论第一掺杂区116中的哪一个第一掺杂区116比第一掺杂区116中的任何其他第一掺杂区116设置得更靠近栅极堆叠110，均可与栅极堆叠110的所述一侧实质上对齐。
第一掺杂区116中的每一者均具有宽度。举例来说，第一掺杂区116a具有第一宽度202，第二掺杂区116b具有第二宽度204，第三掺杂区116c具有第三宽度206，且第六掺杂区116d具有第四宽度208。在一些实施例中，第一掺杂区116的宽度实质上相同。举例来说，第一宽度202、第二宽度204、第三宽度206及第四宽度208实质上相同。在其他实施例中，第一掺杂区116中的一者或多者具有与第一掺杂区116中的另一者不同的宽度。举例来说，在一些实施例中，第一宽度202可不同于第二宽度204、第三宽度206和/或第四宽度208；第二宽度204可不同于第一宽度202、第三宽度206和/或第四宽度208；第三宽度206可不同于第一宽度202、第二宽度204和/或第四宽度208；和/或第四宽度208可不同于第一宽度202、第二宽度204和/或第三宽度206。在一些实施例中，第一掺杂区116的宽度可随着第一掺杂区116与栅极堆叠110间隔得更远而增大。举例来说，如图2的剖视图200中所示，第三宽度206大于第四宽度208，第二宽度204大于第三宽度206，且第一宽度202大于第二宽度204。
第二掺杂区118中的每一者均具有宽度。举例来说，第四掺杂区118a具有第五宽度210，第五掺杂区118b具有第六宽度212，且第七掺杂区118c具有第七宽度214。在一些实施例中，第二掺杂区118的宽度介于约0.1微米(micrometer，μm)与约0.3μm之间。举例来说，第五宽度210介于约0.1μm与约0.3μm之间，第六宽度212介于约0.1μm与约0.3μm之间，且第七宽度214介于约0.1μm与约0.3μm之间。在一些实施例中，如果第二掺杂区118的宽度大于约0.3μm，则漏极区108两端的电阻可能过高，使得半导体器件102无法输出足够强的电信号(例如，电压)。在另一些实施例中，如果第二掺杂区118的宽度小于约0.1μm，则漏极区108两端的电阻可能过低，使得半导体器件102具有差的ESD保护。应理解，在其他实施例中，第二掺杂区118的宽度可小于约0.1μm或大于约0.3μm(例如，由于第二掺杂区118的宽度至少部分地确定漏极区108两端的电阻，且需要具有良好的半导体性能(例如，强的输出电压)及良好的ESD保护(例如，半导体器件102可承受具有大于或等于约2,000V的电压的ESD脉冲)的漏极区108两端的电阻取决于预先定义的集成芯片规格)。
在一些实施例中，第二掺杂区118的宽度实质上相同。举例来说，第五宽度210、第六宽度212及第七宽度214实质上相同(例如，介于约0.1μm与约0.3μm之间的一些值)。在其他实施例中，第二掺杂区118中的一者或多者具有与第二掺杂区118中的另一者不同的宽度。举例来说，在一些实施例中，第五宽度210可不同于第六宽度212和/或第七宽度214，第六宽度212可不同于第五宽度210和/或第七宽度214，和/或第七宽度214可不同于第五宽度210和/或第六宽度212。
第二掺杂区118的宽度小于第一掺杂区116的宽度中的一者或多者。举例来说，第五宽度210、第六宽度212及第七宽度214各自小于第一宽度202、第二宽度204、第三宽度206及第四宽度208中的一者或多者。在一些实施例中，第二掺杂区118的宽度小于第一掺杂区116的宽度中的最小宽度。举例来说，如果第四宽度208是第一宽度202、第二宽度204、第三宽度206及第四宽度208中的最小宽度，则第五宽度210、第六宽度212及第七宽度214中的每一者均小于第四宽度208。在一些实施例中，如果第二掺杂区118的宽度大于第一掺杂区116的宽度中的最小宽度，则漏极区108两端的电阻可能过高，使得半导体器件102无法输出足够强的电信号。在另一些实施例中，如果第二掺杂区118的宽度小于第一掺杂区116的宽度中的最小宽度，则漏极区108两端的电阻可能过低，使得半导体器件102具有差的ESD保护。
漏极区108具有第八宽度216。在一些实施例中，第八宽度216是漏极区108的总宽度。在此种实施例中，第八宽度216等于第一掺杂区116的宽度与第二掺杂区118的宽度之和。源极区106具有第九宽度218。在一些实施例中，第九宽度218是源极区106的总宽度。在另一些实施例中，第九宽度218小于第八宽度216。
图3示出图1所示集成芯片的一些其他实施例的剖视图300。
如图3的剖视图300中所示，在衬底104中设置有阱区302。阱区302是衬底104的具有第一掺杂类型(例如，p型)的掺杂区。换句话说，阱区302具有第一掺杂类型。在一些实施例中，阱区302及衬底104具有第一掺杂类型。在另一些实施例中，阱区302具有比衬底104的邻接的区高的第一掺杂类型掺杂剂(例如，p型掺杂剂(例如硼(B)、铝(Al)、镓(Ga)等))的浓度。
源极区106及漏极区108设置在阱区302中。栅极堆叠110设置在阱区302之上以及源极区106与漏极区108之间。在一些实施例中，如图3的剖视图300中所示，第二掺杂区118具有第一掺杂类型且第二掺杂区118是在侧向上设置在第一掺杂区116之间的部分阱区302。
图4示出图1所示集成芯片的一些其他实施例的剖视图400。
如图4的剖视图400中所示，第二掺杂区118具有第二掺杂类型(例如，n型)，且第一掺杂区116也具有第二掺杂类型。换句话说，第一掺杂区116对应于衬底104的具有第二掺杂类型的掺杂区，且第二掺杂区118对应于衬底104的也具有第二掺杂类型的其他掺杂区。尽管第二掺杂区118及第一掺杂区116二者均具有第二掺杂类型，然而第一掺杂区116仍具有比第二掺杂区118高的第二掺杂类型掺杂剂的浓度。在一些实施例中，如果第一掺杂区116与第二掺杂区118具有相同的第二掺杂类型掺杂剂的浓度，则漏极区108两端的电阻可能过低，使得半导体器件102具有差的ESD保护。在另一些实施例中，如果第二掺杂区118具有比第一掺杂区116高的第二掺杂类型掺杂剂的浓度，则半导体器件102可能具有差的ESD保护和/或差的器件性能(例如，由于第一导电接触件122a与第一掺杂区116a之间的高电阻)。在一些实施例中，如图4的剖视图400中所示，第二掺杂区118设置在阱区302中。在其他实施例中，省略阱区302。
图5示出图1所示集成芯片的一些其他实施例的剖视图500。
如图5的剖视图500中所示，拾取区502设置在衬底104中。在一些实施例中，拾取区502设置在阱区302中。拾取区502是衬底104的具有第一掺杂类型(例如，p型)的区。换句话说，拾取区502具有第一掺杂类型。拾取区502具有比阱区302(或衬底104)高的第一掺杂类型掺杂剂的浓度。拾取区502在侧向上与源极区106间隔开。源极区106设置在拾取区502与栅极堆叠110之间。
拾取区502被配置成在阱区302(或衬底104)与导电接触件122中的对应一个导电接触件122之间提供低电阻路径。举例来说，导电接触件包括第四导电接触件122d。第四导电接触件122d电耦合到拾取区502且从拾取区502垂直地延伸。拾取区502被配置成在阱区302(或衬底104)与第四导电接触件122d之间提供低电阻路径。
隔离结构504设置在衬底104中。在一些实施例中，隔离结构504设置在阱区302中。隔离结构504可为或可包含例如氧化物(例如，SiO2)、一些其他介电材料或上述材料的组合。在一些实施例中，隔离结构504可包括一个或多个衬垫层(例如，氮化硅(SiN)衬垫层)。隔离结构504可为例如浅沟槽隔离(shallow trench isolation，STI)结构。隔离结构504在侧向上设置在拾取区502与源极区106之间。在一些实施例中，隔离结构504在侧向上环绕源极区106、栅极堆叠110及漏极区108。在此种实施例中，部分隔离结构504在侧向上设置在源极区106与拾取区502之间。在另一些实施例中，隔离结构504也可在侧向上环绕拾取区502。
图6示出图5所示集成芯片的一些实施例的简化俯视图600。由于图6所示简化俯视图600未示出ILD结构120且由于导电接触件122中的每一者被示出为局限在方框内的“X”，因此图6所示简化俯视图600是“简化的”。
如图6的简化俯视图600中所示，隔离结构504在侧向上环绕源极区106、栅极堆叠110及漏极区108。这样一来，隔离结构504的第一部分设置在源极区106与拾取区502之间，隔离结构504的第二部分设置在漏极区108的与隔离结构504的第一部分相对的侧上，隔离结构504的第三部分从隔离结构504的第一部分在侧向上延伸到隔离结构504的第二部分，且隔离结构504的与隔离结构504的第三部分相对的第四部分也从隔离结构504的第一部分在侧向上延伸到隔离结构504的第二部分。在一些实施例中，栅极堆叠110可部分地覆盖隔离结构504的第三部分和/或隔离结构504的第四部分。换句话说，栅极堆叠110可上覆在隔离结构504的第三部分的段和/或隔离结构504的第四部分的段上。举例来说，如图6的简化俯视图600中所示，栅极堆叠110部分地覆盖隔离结构504的第三部分及隔离结构504的第四部分(例如，在侧向上延伸穿过栅极堆叠110的虚线示出隔离结构504的边缘)。在其他实施例中，栅极堆叠110可不上覆在隔离结构504上。
在图6所示简化俯视图600中还示出，附加的导电接触件122可电耦合到衬底104或栅极堆叠110。举例来说，如图6的简化俯视图600中所示，五(5)个各别的导电接触件122电耦合到漏极区108，两(2)个各别的导电接触件122电耦合到导电栅极电极114，五(5)个各别的导电接触件122电耦合到源极区106，且五(5)个各别的导电接触件122电耦合到拾取区502。应理解，可将任意数目个个体电耦合到衬底104或栅极堆叠110。
在图6所示简化俯视图600中还示出，电耦合到导电栅极电极114的导电接触件122可在设置在隔离结构504之上(例如，直接设置在隔离结构504之上)的位置处从导电栅极电极114垂直地延伸。举例来说，如图6的简化俯视图600中所示，第二导电接触件122b在设置在隔离结构504之上(例如，直接设置在隔离结构504之上)的位置处从导电栅极电极114垂直地延伸。换句话说，电耦合到导电栅极电极114的导电接触件122可从设置在隔离结构504的内周界之外的位置垂直地延伸，而源极区106及漏极区108被设置在隔离结构504内。在其他实施例中，导电接触件122中的电耦合到导电栅极电极114的一个或多个导电接触件122可从设置在隔离结构504的内周界之内的位置垂直地延伸，而源极区106及漏极区108被设置在隔离结构504内。
在图6所示简化俯视图600中还示出，在一些实施例中，没有导电接触件122电耦合到第二掺杂区116b、第三掺杂区116c、第六掺杂区116d或者第二掺杂区118中的任意者。相反，仅电耦合到漏极区108的导电接触件122电耦合到第一掺杂区116中的与栅极堆叠110间隔得最远的第一掺杂区116。举例来说，如图6的简化俯视图600中所示，仅电耦合到漏极区108的导电接触件122电耦合到第一掺杂区116a。在此种实施例中，ILD结构120(例如，参见图5)完全覆盖第二掺杂区116b、第三掺杂区116c、第六掺杂区116d以及第二掺杂区118中的每一者。
图7示出图1所示集成芯片的一些其他实施例的剖视图700。
如图7的剖视图700中所示，侧壁间隔件702设置在衬底104之上且沿着栅极堆叠110的相对的侧(例如，侧壁)。在一些实施例中，侧壁间隔件702可包含氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，碳化硅(SiC))等。
在一些实施例中，轻掺杂源极延伸部704设置在衬底104中。轻掺杂源极延伸部704是具有第二掺杂类型(例如，n型)的衬底104的一部分。换句话说，轻掺杂源极延伸部704具有第二掺杂类型。轻掺杂源极延伸部704设置在侧壁间隔件702的第一部分之下(例如，正下方)，侧壁间隔件702的第一部分与源极区106设置在栅极堆叠110的相同的侧上。轻掺杂源极延伸部704具有比源极区106低的第二掺杂类型掺杂剂的浓度。
在一些实施例中，轻掺杂源极延伸部704的一侧与侧壁间隔件702的第一部分的内侧壁实质上对齐，且源极区106的一侧与侧壁间隔件702的第一部分的外侧壁实质上对齐。在其他实施例中，可省略轻掺杂源极延伸部704。在此种实施例中，源极区106的所述一侧可与侧壁间隔件702的第一部分的外侧壁或侧壁间隔件702的第一部分的内侧壁实质上对齐。应理解，源极区106的所述一侧可在侧向上设置在侧壁间隔件702的第一部分的内侧壁与外侧壁之间。
在一些实施例中，轻掺杂漏极延伸部706设置在衬底104中。轻掺杂漏极延伸部706是具有第二掺杂类型(例如，n型)的衬底104的一部分。换句话说，轻掺杂漏极延伸部706具有第二掺杂类型。轻掺杂漏极延伸部706设置在侧壁间隔件702的第二部分之下(例如，正下方)，侧壁间隔件702的第二部分与漏极区108设置在栅极堆叠110的相同的侧上。轻掺杂漏极延伸部706具有比第一掺杂区116低的第二掺杂类型掺杂剂的浓度。在一些实施例中，轻掺杂漏极延伸部706具有比第二掺杂区118低的第二掺杂类型掺杂剂的浓度或比第二掺杂区118高的第二掺杂类型掺杂剂的浓度。在其他实施例中，轻掺杂漏极延伸部706与第二掺杂区118具有实质上相同的第二掺杂类型掺杂剂的掺杂浓度。
在一些实施例中，轻掺杂漏极延伸部706的一侧与侧壁间隔件702的第二部分的内侧壁实质上对齐，且漏极区108的一侧与侧壁间隔件702的第二部分的外侧壁实质上对齐。在其他实施例中，可省略轻掺杂漏极延伸部706。在此种实施例中，漏极区108的所述一侧可与侧壁间隔件702的第二部分的外侧壁或侧壁间隔件702的第二部分的内侧壁实质上对齐。应理解，漏极区108的所述一侧可在侧向上设置在侧壁间隔件702的第二部分的内侧壁与外侧壁之间。
图8A到图8B示出图1所示集成芯片的一些其他实施例的剖视图800a到800b。
如图8A的剖视图800a中所示，硅化物阻挡层802(例如，抗保护氧化物(resistprotective oxide，RPO)层)设置在衬底104之上。硅化物阻挡层802被配置成防止在集成芯片的被硅化物阻挡层802覆盖的结构上形成硅化物结构。硅化物阻挡层802从栅极堆叠110连续地延伸，以覆盖第一掺杂区116中的一者或多者及第二掺杂区118中的一者。举例来说，如图8A的剖视图800a中所示，硅化物阻挡层802从栅极堆叠110连续地延伸，以覆盖(例如，完全覆盖)第六掺杂区116d、第七掺杂区118c、第三掺杂区116c、第五掺杂区118b、第二掺杂区116b及第四掺杂区118a。在一些实施例中，硅化物阻挡层802部分地覆盖第一掺杂区116a。在此种实施例中，硅化物阻挡层802具有设置在第一掺杂区116a的第一侧与第一掺杂区116a的与第一掺杂区116a的第一侧相对的第二侧之间的第一侧壁804，其中第一掺杂区116a的第一侧比第一掺杂区116a的第二侧设置得更靠近栅极堆叠。在其他实施例中，硅化物阻挡层802不覆盖第一掺杂区116a。在此种实施例中，硅化物阻挡层802的第一侧壁804设置在第一掺杂区116a与栅极堆叠110之间。换句话说，硅化物阻挡层802的第一侧壁804设置在第一掺杂区116a的第一侧与栅极堆叠110之间。
在一些实施例中，硅化物阻挡层802沿着栅极堆叠110的第一侧垂直地延伸。在另一些实施例中，硅化物阻挡层802还设置在栅极堆叠110之上。硅化物阻挡层802可部分地覆盖导电栅极电极114的上表面。在此种实施例中，硅化物阻挡层802具有设置在导电栅极电极114的相对的侧壁之间的第二侧壁806。在另一些此种实施例中，半导体器件102可被配置成既有电路系统功能又具有ESD保护功能(例如，保护集成芯片免受ESD脉冲的影响)。
如图8B的剖视图800b中所示，在其他实施例中，硅化物阻挡层802在导电栅极电极114的上表面之上侧向延伸，沿着栅极堆叠110的与栅极堆叠110的第一侧相对的第二侧垂直地延伸，且在部分源极区106之上侧向延伸。在此种实施例中，硅化物阻挡层802的第二侧壁806与硅化物阻挡层802的第一侧壁804设置在栅极堆叠110的相对的侧上。在另一些此种实施例中，半导体器件102可被配置成具有ESD保护功能(例如，保护集成芯片免受ESD脉冲的影响)，而不具有电路系统功能。
如图8A的剖视图800a中所示，多个硅化物结构808设置在衬底104及导电栅极电极114上。举例来说，硅化物结构808包括位于第一掺杂区116a上的第一硅化物结构808a、位于导电栅极电极114上的第二硅化物结构808b、位于源极区106上的第三硅化物结构808c及位于拾取区502上的第四硅化物结构808d。硅化物结构808被配置成在衬底104或导电栅极电极114与对应的导电接触件122之间提供低电阻路径。举例来说，第一硅化物结构808a被配置成在第一掺杂区116a与第一导电接触件122a之间提供低电阻路径，第二硅化物结构808b被配置成在导电栅极电极114与第二导电接触件122b之间提供低电阻路径，等等。硅化物结构808可包含例如镍(例如，硅化镍)、钛(例如，硅化钛)、铂(例如，硅化铂)、钨(例如，硅化钨)、一些其他硅化物材料或上述材料的组合。
在一些实施例中，第一硅化物结构808a的一侧与硅化物阻挡层802的第一侧壁804实质上对齐。在此种实施例中，第一硅化物结构808a的所述一侧设置在第一掺杂区116a的第一侧与第一掺杂区116a的第二侧之间。在其他实施例中，第一硅化物结构808a从第一掺杂区116a的第一侧连续地延伸到第一掺杂区116a的第二侧。在一些实施例中，第二硅化物结构808b的一侧与硅化物阻挡层802的第二侧壁806实质上对齐。在此种实施例中，第二硅化物结构808b的所述一侧设置在导电栅极电极114的相对的侧壁之间。在其他实施例中，第二硅化物结构808b可在侧壁间隔件702的第一部分与第二部分之间侧向延伸。
硅化物阻挡层802进一步改善半导体器件102的ESD保护。举例来说，由于硅化物阻挡层802被配置成防止在集成芯片的被硅化物阻挡层802覆盖的结构上形成硅化物结构808，因此硅化物阻挡层802使被硅化物阻挡层802覆盖的漏极区108的一部分及被硅化物阻挡层802覆盖的导电栅极电极114的一部分的电阻相对高于上面设置有硅化物结构808的漏极区108及导电栅极电极114的其他部分。因此，如果ESD脉冲穿过集成芯片传播到半导体器件102从而在第一掺杂区116a上引起电压尖峰，则ESD脉冲将被向下驱动到衬底104中。由于ESD脉冲被向下驱动到衬底104中，因此ESD脉冲会远离栅极介电质112移动，从而防止对半导体器件102的ESD损坏(例如，使栅极介电质112“熔断”)。
硅化物阻挡层802具有第十宽度810。在一些实施例中，第十宽度810是硅化物阻挡层802的总宽度(例如，硅化物阻挡层802的第一侧壁804与硅化物阻挡层802的第二侧壁806之间的距离)。在一些实施例中，第十宽度810介于约1.6μm与约2μm之间。更具体来说，在一些实施例中，第十宽度810为约1.95μm。硅化物阻挡层802与导电栅极电极114交叠第一距离812。在一些实施例中，第一距离812小于或等于约0.06μm。更具体来说，在一些实施例中，第一距离812为0.06μm。硅化物阻挡层802从栅极堆叠110延伸第二距离814。第二距离814等于第十宽度810减第一距离812。在一些实施例中，如果第十宽度810大于约2μm，则半导体器件102可能无法输出足够强的电信号(例如，电压)。在另一些实施例中，如果第十宽度810小于约1.6μm，则半导体器件102可能会具有差的ESD保护。
图9示出图8A所示集成芯片的一些实施例的简化俯视图900。由于图9所示简化俯视图900未示出ILD结构120且由于导电接触件122中的每一者被示出为局限在方框内的“X”，因此图9所示简化俯视图900是“简化的”。
如图9的简化俯视图900中所示，隔离结构504在侧向上环绕源极区106、栅极堆叠110及漏极区108(例如，参见图8A)。这样一来，隔离结构504的第一部分设置在源极区106与拾取区502之间，隔离结构504的第二部分设置在漏极区108的与隔离结构504的第一部分相对的侧上，隔离结构504的第三部分从隔离结构504的第一部分在侧向上延伸到隔离结构504的第二部分，且隔离结构504的与隔离结构504的第三部分相对的第四部分也从隔离结构504的第一部分在侧向上延伸到隔离结构504的第二部分。
在一些实施例中，硅化物阻挡层802可在漏极区108之上连续地延伸，使得硅化物阻挡层802部分地覆盖隔离结构504的第三部分和/或隔离结构504的第四部分。换句话说，硅化物阻挡层802可上覆在隔离结构504的第三部分的段和/或隔离结构504的第四部分的段上。举例来说，如图9的简化俯视图900中所示，硅化物阻挡层802部分地覆盖隔离结构504的第三部分及隔离结构504的第四部分(例如，在侧向上延伸穿过栅极堆叠110及硅化物阻挡层802的虚线示出隔离结构504的边缘)。
图10示出图1所示集成芯片的一些其他实施例的剖视图1000。
如图10的剖视图1000中所示，硅化物阻挡层802沿着侧壁间隔件702设置。更具体来说，硅化物阻挡层802沿着侧壁间隔件702的第二部分设置。在此种实施例中，硅化物阻挡层802覆盖侧壁间隔件702的第二部分且在导电栅极电极114的上表面之上在侧向上延伸，以部分地覆盖导电栅极电极114的上表面。在此种实施例中，硅化物阻挡层802的外侧壁的一部分可为圆形的。
图11示出图1所示集成芯片的一些其他实施例的剖视图1100。
如图11的剖视图1100中所示，集成芯片包括一个或多个逻辑器件1102(例如，MOSFET)。逻辑器件1102包括在侧向上间隔开且位于衬底104中的一对源极/漏极区1104。栅极介电质1106位于衬底104之上以及源极/漏极区1104之间。栅极电极1108上覆在栅极介电质1106上。
在ILD结构120中堆叠有多条导电线1110(例如，金属线)及多个导通孔1112(例如，金属通孔)。导电线1110、导通孔1112及导电接触件122可被统称为内连结构(例如，金属内连线)。钝化层1114设置在ILD结构120之上。一个或多个输入/输出(I/O)结构1116(例如，接合焊盘、焊料凸块等)设置在钝化层1114中及在ILD结构120之上。一个或多个上部导通孔1118设置在钝化层1114中，且所述一个或多个上部导通孔1118将输入/输出结构1116电耦合到内连结构。在一些实施例中，导电线1110及导通孔1112为例如以下材料或包含例如以下材料：铜(Cu)、铝(Al)、铝铜(AlCu)、钨(W)、一些其他导电材料或上述材料的组合。输入/输出结构1116及上部导通孔1118为例如以下材料或包含例如以下材料：铜(Cu)、铝(Al)、铝铜(AlCu)、钨(W)、金(Au)、银(Ag)、铅(Pb)、锡(Sn)、锌(Zn)、锑(Sb)、一些其他导电材料或上述材料的组合。
内连结构被配置成以预先定义的方式将集成芯片的各种特征(例如，结构特征)电耦合在一起。举例来说，导电线1110包括第一导电线1110a。第一导电线1110a经由导电接触件122中的导电接触件、一个或多个导通孔1112及一个或多个其他导电线1110电耦合到逻辑器件1102中的一者的源极/漏极区1104中的一者。第一导电线1110a延伸穿过ILD结构120(例如，由图11中的虚线示出)且还经由一个或多个其他导通孔1112、一个或多个其他导电线1110及第二导电接触件122b电耦合到半导体器件102的导电栅极电极114。这样一来，导电线1110、导通孔1112及导电接触件122界定从逻辑器件1102中的所述一者的源极/漏极区1104中的所述一者引出到半导体器件102的导电栅极电极114的第一导电路径。此外，第二导电路径从半导体器件102的源极区106引出到输入/输出结构1116中的一者。在一些实施例中，第三导电路径从半导体器件102的漏极区108引出，将漏极区108电耦合到地(例如，0V)。
在此种实施例中，输入/输出结构1116可被配置为开漏输入/输出结构(例如，开漏输出焊盘)。在另一些此种实施例中，半导体器件102可为集成芯片的开漏缓冲电路的部件。由于半导体器件102包括漏极区108，因此半导体器件102具有改善的ESD保护。因此，开漏缓冲电路也具有改善的ESD保护。因此，集成芯片可具有开漏配置的输入/输出结构1116(例如，开漏输出焊盘)，同时提供良好的ESD保护(例如，半导体器件102可承受具有大于或等于约2,000V的电压的ESD脉冲)。
图12示出图1所示集成芯片的一些其他实施例的剖视图1200。
如图12的剖视图1200中所示，集成芯片包括第一半导体器件102a及第二半导体器件102b。第一半导体器件102a包括第一栅极堆叠110a、第一源极区106a及第一拾取区502a。第一栅极堆叠110a包括上覆在第一栅极介电质112a上的第一导电栅极电极114a。第二半导体器件102b包括第二栅极堆叠110b、第二源极区106b及第二拾取区502b。在一些实施例中，省略第二拾取区502b或第一拾取区502a。第二栅极堆叠110b包括上覆在第二栅极介电质112b上的第二导电栅极电极114b。在一些实施例中，导电接触件122包括第五导电接触件122e、第六导电接触件122f及第七导电接触件122g。第五导电接触件122e电耦合到第二导电栅极电极114b，第六导电接触件122f电耦合到第二源极区106b，且第七导电接触件122g电耦合到第二拾取区502b。
第一半导体器件102a与第二半导体器件102b共享共享漏极区108s。在一些实施例中，共享漏极区108s包括第一掺杂区116a、第二掺杂区116b、第三掺杂区116c、第六掺杂区116d、第八掺杂区116e、第九掺杂区116f、第十掺杂区116g、第四掺杂区118a、第五掺杂区118b、第七掺杂区118c、第十一掺杂区118d、第十二掺杂区118e及第十三掺杂区118f。在此种实施例中，第一掺杂区116包括第一掺杂区116a、第二掺杂区116b、第三掺杂区116c、第六掺杂区116d、第八掺杂区116e、第九掺杂区116f及第十掺杂区116g，且第二掺杂区118包括第四掺杂区118a、第五掺杂区118b、第七掺杂区118c、第十一掺杂区118d、第十二掺杂区118e及第十三掺杂区118f。
如图12的剖视图1200中所示，第一半导体器件102a可例如被配置为图5所示半导体器件102。然而，应理解，第一半导体器件102a可被配置为图1到图11所示半导体器件102或者具有改善的ESD保护的一些其他半导体器件102。在一些实施例中，第二半导体器件102b是第一半导体器件102a的沿对称线1202的镜像。这样一来，第二半导体器件102b也可例如被配置为图5所示但呈镜像配置的半导体器件102，如图12的剖视图1200中所示。应理解，第二半导体器件102b可被配置为图1到图11所示半导体器件102或者具有改善的ESD保护但呈镜像配置的一些其他半导体器件102。
图13示出图12所示集成芯片的一些实施例的简化俯视图1300。由于图13所示简化俯视图1300未示出ILD结构120且由于导电接触件122中的每一者被示出为局限在方框内的“X”，因此图13所示简化俯视图1300是“简化的”。
如图13的简化俯视图1300中所示，隔离结构504在侧向上环绕第一源极区106a、第一栅极堆叠110a、共享漏极区108s、第二源极区106b及第二栅极堆叠110b。这样一来，隔离结构504的第一部分设置在第一源极区106a与第一拾取区502a之间，隔离结构504的第二部分设置在共享漏极区108s的与隔离结构504的第一部分相对的侧上以及第二源极区106b与第二拾取区502b之间，隔离结构504的第三部分从隔离结构504的第一部分在侧向上延伸到隔离结构504的第二部分，且隔离结构504的与隔离结构504的第三部分相对的第四部分也从隔离结构504的第一部分在侧向上延伸到隔离结构504的第二部分。在一些实施例中，第一栅极堆叠110a及第二栅极堆叠110b可部分地覆盖隔离结构504的第三部分和/或隔离结构504的第四部分。换句话说，第一栅极堆叠110a及第二栅极堆叠110b可上覆在隔离结构504的第三部分的段和/或隔离结构504的第四部分的段上。举例来说，如图13的简化俯视图1300中所示，第一栅极堆叠110a及第二栅极堆叠110b二者均部分地覆盖隔离结构504的第三部分及隔离结构504的第四部分(例如，在侧向上延伸穿过第一栅极堆叠110a及第二栅极堆叠110b的虚线示出隔离结构504的边缘)。在其他实施例中，第一栅极堆叠110a和/或第二栅极堆叠110b可不上覆在隔离结构504上。
在图13所示简化俯视图1300中还示出，一个或多个导电栅极延伸结构1302设置在隔离结构504之上(例如，正上方)。导电栅极延伸结构1302电耦合到第一导电栅极电极114a及第二导电栅极电极114b。在此种实施例中，电耦合到第一导电栅极电极114a及第二导电栅极电极114b的导电接触件122电耦合到导电栅极延伸结构1302且从导电栅极延伸结构1302垂直地延伸。举例来说，第二导电接触件122b及第五导电接触件122e电耦合到导电栅极延伸结构1302且从导电栅极延伸结构1302垂直地延伸，且因此第二导电接触件122b及第五导电接触件122e电耦合到第一导电栅极电极114a及第二导电栅极电极114b。
导电栅极延伸结构1302可为或可包含与第一导电栅极电极114a和/或第二导电栅极电极114b相同的导电材料。在其他实施例中，导电栅极延伸结构1302可为或可包含与第一导电栅极电极114a和/或第二导电栅极电极114b不同的导电材料。导电栅极延伸结构1302在与第一栅极堆叠110a及第二栅极堆叠110b侧向延伸所沿着的方向垂直的方向上侧向延伸。导电栅极延伸结构1302设置在隔离结构504的内周界之外，而第一源极区106a、第二源极区106b及共享漏极区108s被设置在隔离结构504内。
在图13所示简化俯视图1300中还示出，附加的导电接触件122可电耦合到衬底104、第一栅极堆叠110a或第二栅极堆叠110b。举例来说，如图13的简化俯视图1300中所示，五(5)个各别的导电接触件122电耦合到共享漏极区108s，七(7)个各别的导电接触件122电耦合到导电栅极延伸结构1302(且因此电耦合到第一导电栅极电极114a及第二导电栅极电极114b)，五(5)个各别的导电接触件122电耦合到第一源极区106a，五(5)个各别的导电接触件122电耦合到第一拾取区502a，五(5)个各别的导电接触件122电耦合到第二源极区106b，且五(5)个各别的导电接触件122电耦合到第二拾取区502b。应理解，可将任意数目的个体电耦合到衬底104、第一栅极堆叠110a或第二栅极堆叠110b。
在图13所示简化俯视图1300中还示出，在一些实施例中，没有导电接触件122电耦合到第二掺杂区116b、第三掺杂区116c、第六掺杂区116d、第八掺杂区116e、第九掺杂区116f、第十掺杂区116g或者第二掺杂区118中的任意者。相反，仅电耦合到共享漏极区108s的导电接触件122电耦合到第一掺杂区116中的与第一栅极堆叠110a及第二栅极堆叠110b二者间隔得最远的第一掺杂区116。举例来说，如图13的简化俯视图1300中所示，仅电耦合到共享漏极区108s的导电接触件122电耦合到第一掺杂区116a。在此种实施例中，ILD结构120(例如，参见图5)完全覆盖第二掺杂区116b、第三掺杂区116c、第六掺杂区116d、第八掺杂区116e、第九掺杂区116f、第十掺杂区116g以及第二掺杂区118中的每一者。
图14到图23示出形成包括具有改善的ESD性能的半导体器件102的集成芯片(IC)的方法的一些实施例的一系列剖视图1400到2300。尽管图14到图23是参照一种方法进行阐述，然而应理解，图14到图23中所示的结构并不仅限于所述方法，而是可独立于所述方法单独存在。
如图14的剖视图1400中所示，在衬底104中形成阱区302。阱区302是衬底104的具有第一掺杂类型(例如，p型掺杂)的区。在一些实施例中，可通过掺杂工艺(例如，离子植入工艺(ion implantation process))形成阱区302，且可利用图案化掩蔽层(未示出)(例如，正性光刻胶/负性光刻胶、硬掩模等)选择性地向衬底104中植入第一掺杂类型掺杂剂种类(例如，p型掺杂剂(例如硼(B)、铝(Al)、镓(Ga)等))。在其他实施例中，掺杂工艺可为毯覆式掺杂工艺(blanket doping process)。图案化掩蔽层可通过以下方式形成：在衬底104上形成掩蔽层(未示出)(例如，通过旋转涂布工艺(spin-on process))，将掩蔽层暴露到图案(例如，通过光刻工艺(lithography process)，例如光刻法(photolithography)、极紫外线光刻法(extreme ultraviolet lithography)等)，且将掩蔽层显影以形成图案化掩蔽层。在一些实施例中，可剥除图案化掩蔽层。
如图15的剖视图1500中所示，在衬底104中形成隔离结构504。在一些实施例中，隔离结构504形成在阱区302中。在另一些实施例中，隔离结构504可通过以下方式形成：选择性地刻蚀衬底104以在衬底104中形成沟槽，且随后使用介电材料填充沟槽。
通过在衬底104之上形成图案化掩蔽层(未示出)(例如，正性光刻胶/负性光刻胶、硬掩模等)来选择性地刻蚀衬底104。此后，在图案化掩蔽层就位的情况下，根据图案化掩蔽层对衬底104执行刻蚀工艺。刻蚀工艺会移除衬底104的未被掩蔽的部分，从而在衬底104中形成沟槽。在一些实施例中，刻蚀工艺可为例如湿式刻蚀工艺、干式刻蚀工艺、反应性离子刻蚀(reactive ion etching，RIE)工艺、一些其他的刻蚀工艺或上述工艺的组合。在一些实施例中，可剥除图案化掩蔽层。
此后，使用介电材料填充沟槽。介电材料可为或可包括例如氧化物(例如，SiO2)、氮化物(例如，氮化硅(SiN))、氮氧化物(例如，氮氧化硅(SiON))、碳化物(例如，碳化硅(SiC))、一些其他介电材料或上述材料的组合。在一些实施例中，使用介电材料填充沟槽的工艺包括在衬底104上及在沟槽中沉积或生长介电材料。介电材料可通过例如化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、热氧化(thermal oxidation)、一些其他沉积或生长工艺或者上述工艺的组合来沉积或生长。在一些实施例中，可对介电材料执行平坦化工艺(例如，化学机械抛光(chemical-mechanical polishing，CMP))以移除介电材料的上部部分，从而在沟槽中留下介电材料的下部部分作为隔离结构504。
如图16的剖视图1600中所示，在衬底104中形成拾取区502。拾取区502是具有第一掺杂类型(例如，p型)的衬底104的区。拾取区502具有比阱区302(或衬底104)高的第一掺杂类型掺杂剂的浓度。在一些实施例中，可通过掺杂工艺(例如，离子植入工艺)形成阱区302，且可利用图案化掩蔽层(未示出)选择性地向阱区302(或衬底104)中植入附加的第一掺杂类型掺杂剂种类。在一些实施例中，可剥除图案化掩蔽层。
如图17的剖视图1700中所示，在衬底104之上形成栅极堆叠110。栅极堆叠110包括位于衬底104之上的栅极介电质112及上覆在栅极介电质112上的导电栅极电极114。在一些实施例中，形成栅极堆叠110的工艺包括在衬底104上沉积或生长栅极介电层(未示出)。栅极介电层可为或可包含例如氧化物(例如，二氧化硅(SiO2))、氮化物(例如，氮化硅(SiN))、高介电常数介电材料(例如，氧化铪(HfO)、氧化钽(TaO)、氧化铪硅(HfSiO)、氧化铪钽(HfTaO)、氧化铝(AlO)、氧化锆(ZrO)等)、一些其他介电材料或上述材料的组合。栅极介电层可通过例如CVD、PVD、ALD、热氧化、一些其他沉积或生长工艺或者上述工艺的组合来沉积或生长。
此后，在栅极介电层上沉积导电栅极电极层(未示出)。导电栅极电极层可为或可包含例如多晶硅、金属(例如，铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、钴(Co)等)、一些其他导电材料或上述材料的组合。导电栅极电极层可通过例如CVD、PVD、ALD、溅镀、电化学镀覆(electrochemical plating)、无电镀覆等来沉积。接着在导电栅极电极层上形成图案化掩蔽层(未示出)。在图案化掩蔽层就位的情况下，根据图案化掩蔽层对导电栅极电极层及栅极介电层执行刻蚀工艺。刻蚀工艺会移除栅极介电层及导电栅极电极层的未被掩蔽的部分，从而分别形成栅极介电质112及导电栅极电极114。在一些实施例中，刻蚀工艺可为例如湿式刻蚀工艺、干式刻蚀工艺、RIE工艺、一些其他刻蚀工艺或上述工艺的组合。在另一些实施例中，可剥除图案化掩蔽层。
如图18的剖视图1800中所示，在衬底104之上形成图案化掩蔽层1802。图案化掩蔽层1802包括暴露出衬底104的一些部分的多个开口1804。举例来说，如图18的剖视图1800中所示，所述多个开口1804中的四(4)个各别的开口设置在栅极堆叠110的一侧上。在一些实施例中，形成图案化掩蔽层1802的工艺包括在衬底104、栅极堆叠110及隔离结构504之上沉积掩蔽层(例如，负性光刻胶材料/正性光刻胶材料、一个或多个硬掩蔽层等)。掩蔽层可通过例如CVD、PVD、ALD、旋转涂布工艺、一些其他沉积工艺或上述工艺的组合来沉积。接着将掩蔽层暴露到图案(例如，通过光刻工艺，例如光刻法、极紫外线光刻法等)。此后，将掩蔽层显影以移除掩蔽层的暴露(或未暴露)到图案的部分，从而形成图案化掩蔽层1802。
如图19的剖视图1900中所示，在衬底104中及在栅极堆叠110的相对的侧上形成漏极区108及源极区106。在一些实施例中，漏极区108及源极区106形成在阱区302中。漏极区108包括衬底104的两个或更多个第一掺杂区116及一个或多个第二掺杂区118。举例来说，第一掺杂区116包括第一掺杂区116a、第二掺杂区116b、第三掺杂区116c及第六掺杂区116d，且第二掺杂区118包括衬底104的第四掺杂区118a、第五掺杂区118b及第七掺杂区118c。
第一掺杂区116对应于衬底104的具有第二掺杂类型(例如，n型)的掺杂区。第二掺杂区118对应于衬底104的具有第二掺杂类型或第一掺杂类型的其他掺杂区。举例来说，如图19的剖视图1900中所示，第四掺杂区118a、第五掺杂区118b及第七掺杂区118c具有第二掺杂类型。第一掺杂区116具有比第二掺杂区118高的第二掺杂类型掺杂剂(例如，n型掺杂剂(例如磷(P)、砷(As)、锑(Sb)等))的浓度。举例来说，第一掺杂区116具有第二掺杂类型掺杂剂的第一浓度，且第二掺杂区118具有第二掺杂类型掺杂剂的第二浓度，第二掺杂类型掺杂剂的第二浓度小于第二掺杂类型掺杂剂的第一掺杂浓度。
源极区106对应于衬底104的具有第二掺杂类型的掺杂区。在一些实施例中，源极区106对应于衬底104的单个掺杂区。在另一些实施例中，衬底104的与源极区106对应的单个掺杂区具有第二掺杂类型掺杂剂的掺杂浓度，第二掺杂类型掺杂剂的掺杂浓度从源极区106的第一侧到源极区106的与源极区106的第一侧相对的第二侧实质上相同。在又一些实施例中，源极区106的第二掺杂类型掺杂剂的掺杂浓度与第一掺杂区116的第二掺杂类型掺杂剂的掺杂浓度可实质上相同。在其他实施例中，源极区106的第二掺杂类型掺杂剂的掺杂浓度可高于或低于第一掺杂区116的第二掺杂类型掺杂剂的掺杂浓度。
在一些实施例中，形成漏极区108及源极区106的工艺包括使用第二掺杂类型掺杂剂种类(例如，n型掺杂剂(例如磷(P)、砷(As)、锑(Sb)等))选择性地掺杂衬底104。在图案化掩蔽层1802就位的情况下，通过对衬底104执行掺杂工艺(例如，离子植入)来使用第二掺杂类型掺杂剂种类对衬底104进行选择性地掺杂。由于在掺杂工艺期间栅极堆叠110及图案化掩蔽层1802在衬底104之上保持定位，因此掺杂工艺选择性地通过开口1804而向衬底104中植入第二掺杂类型掺杂剂种类。在一些实施例中，掺杂工艺使第二掺杂类型掺杂剂种类在侧向上扩散穿过衬底104，使得第二掺杂区118具有第二掺杂类型，但具有比第一掺杂区116低的第二掺杂类型掺杂剂的浓度。在其他实施例中，掺杂工艺使得第二掺杂类型掺杂剂种类实质上不会扩散到衬底104的邻接的区中。在此种实施例中，第二掺杂区118可为阱区302(或衬底104)的直接设置在第一掺杂区116之间的区。在另一些实施例中，随后剥除图案化掩蔽层1802。
应理解，在一些实施例中，在形成漏极区108及源极区106之前，沿着栅极堆叠110的侧形成侧壁间隔件702(例如，参见图7)。侧壁间隔件702可通过以下方式形成：在衬底104及栅极堆叠110之上沉积间隔件层，且接着刻蚀掉间隔件层的水平部分，从而沿着栅极堆叠110的侧留下垂直部分作为侧壁间隔件702。还应理解，在一些实施例中，在形成侧壁间隔件702之前，可在衬底104中形成轻掺杂源极延伸部704及轻掺杂漏极延伸部706(例如，参见图7)。可通过使用第二掺杂类型掺杂剂种类选择性地掺杂衬底104的掺杂工艺(例如，离子植入)形成轻掺杂源极延伸部704及轻掺杂漏极延伸部706。
如图20的剖视图2000中所示，在衬底104及栅极堆叠110之上形成硅化物阻挡层802。硅化物阻挡层802部分地覆盖漏极区108且部分地覆盖栅极堆叠110。在一些实施例中，硅化物阻挡层802具有设置在第一掺杂区116a的相对的侧之间的第一侧壁804。在另一些实施例中，硅化物阻挡层802具有设置在导电栅极电极114的相对的侧壁之间的第二侧壁806。
在一些实施例中，形成硅化物阻挡层802的工艺包括在衬底104及栅极堆叠110之上沉积或生长硅化物阻挡材料(未示出)(例如，抗保护氧化物(RPO)材料)。硅化物阻挡材料可通过例如CVD、PVD、ALD、热氧化、一些其他沉积或生长工艺或者上述工艺的组合来沉积或生长。接着在硅化物阻挡材料上形成图案化掩蔽层(未示出)。在图案化掩蔽层就位的情况下，对硅化物阻挡材料执行刻蚀工艺。刻蚀工艺会移除硅化物阻挡材料的未被掩蔽的部分，从而形成硅化物阻挡层802。在一些实施例中，刻蚀工艺可为例如湿式刻蚀工艺、干式刻蚀工艺、RIE工艺、一些其他刻蚀工艺或上述工艺的组合。在另一些实施例中，可剥除图案化掩蔽层。
如图21的剖视图2100中所示，在衬底104及导电栅极电极114上形成多个硅化物结构808。举例来说，硅化物结构808包括位于第一掺杂区116a上的第一硅化物结构808a、位于导电栅极电极114上的第二硅化物结构808b、位于源极区106上的第三硅化物结构808c及位于拾取区502上的第四硅化物结构808d。
在一些实施例中，形成硅化物结构808的工艺包括沉积(例如，通过CVD、PVD、ALD、溅镀、电化学镀覆、无电镀覆等)覆盖衬底104、栅极堆叠110及隔离结构504的过渡金属层(未示出)。过渡金属层可为或可包含例如镍(Ni)、钛(Ti)、铂(Pt)、钨(W)、一些其他金属或上述金属的组合。随后，对过渡金属层进行加热，使得过渡金属层与衬底104及导电栅极电极114的被暴露出的部分发生反应，以形成硅化物结构808。硅化物阻挡层802防止过渡金属与过渡金属所覆盖的衬底104及导电栅极电极114的部分发生反应。在一些实施例中，所述工艺包括移除(例如，通过刻蚀工艺)过渡金属层的未发生反应的材料。在另一些实施例中，所述工艺可为自我对准硅化工艺(self-aligned silicide process)(例如，自对准硅化工艺(salicide process))。在又一些实施例中，形成硅化物结构808便完成了半导体器件102的形成。
如图22的剖视图2200中所示，在衬底104、硅化物结构808、硅化物阻挡层802及隔离结构504之上形成ILD结构120。ILD结构120包括一个或多个堆叠的ILD层。在图22的剖视图2200中还示出，在ILD结构120中形成多个导电接触件122、多条导电线1110(例如，金属线)及多个导通孔(例如，金属通孔)。
在一些实施例中，形成ILD结构120、导电接触件122、导电线1110及导通孔1112的工艺包括在衬底104、硅化物结构808、硅化物阻挡层802及隔离结构504之上形成第一ILD层。此后，在第一ILD层中形成接触开口。接着在第一ILD层上及在接触开口中形成导电材料(例如，钨(W))。此后，向导电材料中执行平坦化工艺(例如，CMP)，以在第一ILD层中形成导电接触件122。接着在第一ILD层及导电接触件122之上形成第二ILD层。接着在第二ILD层中形成多个沟槽。在第二ILD层上及在沟槽中形成导电材料(例如，铜(Cu))。此后，向导电材料中执行平坦化工艺(例如，CMP)，以形成导电线1110中的一些导电线1110。
此后，可通过重复进行镶嵌工艺(damascene process)(例如，单镶嵌工艺或双镶嵌工艺)形成导通孔1112及其余的导电线1110，直到在ILD结构120中形成导通孔1112中的每一者及导电线1110中的每一者为止。镶嵌工艺通过以下方式执行：在第二ILD层及导电线1110中的所述一些导电线1110之上沉积后续的ILD层，对后续的ILD层进行刻蚀以在后续的ILD层中形成一个或多个通孔孔洞和/或一个或多个沟槽，且使用导电材料(例如，铜(Cu))填充所述一个或多个通孔孔洞和/或所述一个或多个沟槽。此后，对导电材料执行平坦化工艺(例如，CMP)，从而在后续的ILD层中形成导通孔1112中的一些导通孔1112及一些更多的导电线1110。重复进行此镶嵌工艺，直到在ILD结构120中形成导通孔1112中的每一者及导电线1110中的每一者为止。可通过例如CVD、PVD、ALD、一些其他沉积工艺或上述工艺的组合来形成ILD层。可使用沉积工艺(例如，CVD、PVD、溅镀等)和/或镀覆工艺(例如，电化学镀覆、无电镀覆等)形成导电材料(例如，钨(W)、铜(Cu)等)。
如图23的剖视图2300中所示，在ILD结构120、衬底104、导电接触件122、导电线1110及导通孔1112之上形成钝化层1114。在图23的剖视图2300中还示出，在钝化层1114中形成一个或多个输入/输出结构1116(例如，接合焊盘、焊料凸块等)以及一个或多个上部导通孔1118。
在一些实施例中，形成钝化层1114、输入/输出结构1116及上部导通孔1118的工艺包括在ILD结构120之上沉积钝化层1114。钝化层1114可通过例如CVD、PVD、ALD、一些其他沉积工艺或上述工艺的组合来沉积。此后，通过例如镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)在钝化层1114中形成输入/输出结构1116及上部导通孔1118。镶嵌工艺包括刻蚀钝化层1114以在钝化层1114中形成一个或多个上部通孔孔洞和/或一个或多个输入/输出开口，且使用一种或多种导电材料(例如，金(Au))填充所述一个或多个上部通孔孔洞和/或所述一个或多个输入/输出开口。此后，对导电材料执行平坦化工艺(例如，CMP)，从而在钝化层1114中形成输入/输出结构1116及上部导通孔1118。在一些实施例中，形成输入/输出结构1116便完成了集成芯片的形成。
图24示出形成包括具有改善的ESD性能的半导体器件的集成芯片(IC)的方法的一些实施例的流程图2400。尽管本文中将图24所示流程图2400示出并阐述为一系列动作或事件，然而应理解，此类动作或事件的示出次序不应被解释为具有限制性意义。举例来说，一些动作可以不同的次序进行和/或与除本文中所示出和/或阐述的动作或事件以外的其他动作或事件同时进行。此外，可能并非需要所有所示出的动作来实施本文中所作说明的一个或多个方面或实施例，且本文中所绘示的动作中的一者或多者可以一个或多个单独的动作和/或阶段施行。
在动作2402处，在衬底之上形成栅极堆叠，其中栅极堆叠包括上覆在栅极介电质上的导电栅极电极。图14到图17示出与动作2402对应的一些实施例的一系列剖视图1400到1700。
在动作2404处，在栅极堆叠的第一侧上形成源极区。图18到图19示出与动作2404对应的一些实施例的一系列剖视图1800到1900。
在动作2406处，在衬底中及在栅极堆叠的与栅极堆叠的第一侧相对的第二侧上形成漏极区，其中漏极区包括两个或更多个第一掺杂区及一个或多个第二掺杂区，其中第一掺杂区具有比第二掺杂区高的第一掺杂类型掺杂剂的浓度，且其中每一个第二掺杂区在侧向上设置在两个相邻的第一掺杂区之间。图18到图19示出与动作2406对应的一些实施例的一系列剖视图1800到1900。
在动作2408处，在衬底之上且至少部分地在栅极堆叠之上形成硅化物阻挡层，其中硅化物阻挡层部分地覆盖漏极区及栅极堆叠。图20示出与动作2408对应的一些实施例的剖视图2000。
在动作2410处，在漏极区、源极区及栅极电极上形成硅化物结构。图21示出与动作2410对应的一些实施例的剖视图2100。
在动作2412处，在衬底及栅极堆叠之上形成层间介电(ILD)结构，其中在ILD结构中形成多个导电接触件、多条导电线及多个导通孔。图22示出与动作2412对应的一些实施例的剖视图2200。
在动作2414处，在ILD结构之上形成钝化层，其中在钝化层中形成一个或多个上部导通孔及一个或多个输入/输出(I/O)结构。图23示出与动作2414对应的一些实施例的剖视图2300。
在一些实施例中，本申请提供一种半导体器件。所述半导体器件包括位于衬底中的源极区。漏极区位于所述衬底中且在侧向上与所述源极区间隔开。栅极堆叠位于所述衬底之上以及所述源极区与所述漏极区之间。所述漏极区包括位于所述衬底中的具有第一掺杂类型的两个或更多个第一掺杂区。此外，所述漏极区包括位于所述衬底中的一个或多个第二掺杂区。所述第一掺杂区具有比所述第二掺杂区高的第一掺杂类型掺杂剂的浓度。每一个第二掺杂区在侧向上设置在两个相邻的第一掺杂区之间。
在一些实施例中，所述漏极区包括第一数目个所述第一掺杂区；所述漏极区包括第二数目个所述第二掺杂区；所述第一数目是大于或等于二的任意整数；且所述第二数目是等于所述第一数目减一的整数。在一些实施例中，所述第二掺杂区具有所述第一掺杂类型。在一些实施例中，所述第二掺杂区具有与所述第一掺杂类型不同的第二掺杂类型。在一些实施例中，所述第一掺杂区中的一者与所述栅极堆叠的一侧实质上对齐。在一些实施例中，所述漏极区的宽度大于所述源极区的宽度。在一些实施例中，所述第二掺杂区具有分别介于约0.1微米与约0.3微米之间的宽度。在一些实施例中，所述的半导体器件还包括：硅化物阻挡层，位于所述衬底之上，其中所述硅化物阻挡层从所述栅极堆叠连续地延伸以覆盖所述第一掺杂区中的至少一者以及所述第二掺杂区中的至少一者。在一些实施例中，所述第一掺杂区中的一者比所述第一掺杂区中的任何其他第一掺杂区与所述栅极堆叠间隔得更远；且所述第一掺杂区中的所述一者的第一侧比所述硅化物阻挡层的侧壁与所述栅极堆叠间隔得更远。在一些实施例中，所述第一掺杂区中的所述一者具有与所述第一掺杂区中的所述一者的所述第一侧相对的第二侧；且所述硅化物阻挡层的所述侧壁设置在所述第一掺杂区中的所述一者的所述第一侧与所述第二侧之间。在一些实施例中，所述第一掺杂区中的所述一者具有与所述第一掺杂区中的所述一者的所述第一侧相对的第二侧；且所述第一掺杂区中的所述一者的所述第二侧比所述硅化物阻挡层的所述侧壁与所述栅极堆叠间隔得更远。
在一些实施例中，本申请提供一种半导体器件。所述半导体器件包括位于半导体衬底中的阱区，其中所述阱区具有第一掺杂类型。源极区位于所述阱区中，其中所述源极区具有与所述第一掺杂类型相反的第二掺杂类型。漏极区位于所述阱区中且在侧向上与所述源极区间隔开，其中所述漏极区具有所述第二掺杂类型。栅极电极设置在所述半导体衬底之上以及所述源极区与所述漏极区之间。所述漏极区包括位于所述半导体衬底中的具有所述第二掺杂类型的第一数目个第一掺杂区。此外，所述漏极区包括位于所述半导体衬底中的第二数目个第二掺杂区。所述第一数目是大于或等于二的任意整数。所述第二数目是等于所述第一数目减一的整数。所述第一掺杂区具有比所述第二掺杂区高的第二掺杂类型掺杂剂的浓度。每一个第二掺杂区接触所述第一掺杂区中的两者。
在一些实施例中，所述第一掺杂区中的一者比所述第一掺杂区中的任何其他第一掺杂区与所述栅极电极间隔得更远；且所述第一掺杂区中的所述一者的宽度大于所述第一掺杂区中的任何其他第一掺杂区的宽度。在一些实施例中，所述的半导体器件还包括：硅化物阻挡层，位于所述半导体衬底之上，其中所述硅化物阻挡层从所述栅极电极连续地延伸以覆盖所述第一数目减一个所述第一掺杂区。在一些实施例中，所述硅化物阻挡层部分地覆盖所述栅极电极的上表面。在一些实施例中，所述的半导体器件还包括：第一硅化物结构，设置在所述栅极电极之上，其中所述栅极电极具有第一侧壁及与所述栅极电极的所述第一侧壁相对的第二侧壁，其中所述硅化物阻挡层的第一侧壁设置在所述栅极电极的所述第一侧壁与所述第二侧壁之间，且其中所述第一硅化物结构的一侧与所述硅化物阻挡层的所述第一侧壁实质上对齐。在一些实施例中，所述的半导体器件还包括：第二硅化物结构，设置在所述第一掺杂区中的一者之上，其中所述第一掺杂区中的所述一者比所述第一掺杂区中的任何其他第一掺杂区与所述栅极电极间隔得更远，所述第一掺杂区中的所述一者具有第一侧及与所述第一掺杂区中的所述一者的所述第一侧相对的第二侧，所述硅化物阻挡层的第二侧壁设置在所述第一掺杂区中的所述一者的所述第一侧与所述第二侧之间，且其中所述第二硅化物结构的一侧与所述硅化物阻挡层的所述第二侧壁实质上对齐。在一些实施例中，所述的半导体器件还包括：拾取区，设置在所述阱区中，其中所述拾取区具有所述第一掺杂类型且具有比所述阱区高的第一掺杂类型掺杂剂的浓度；以及隔离结构，设置在所述阱区中，其中所述隔离结构的第一部分设置在所述源极区与所述拾取区之间，且其中所述源极区设置在所述隔离结构的所述第一部分与所述栅极电极之间。在一些实施例中，所述的半导体器件还包括：所述隔离结构在侧向上环绕所述源极区及所述漏极区；且所述硅化物阻挡层在所述漏极区之上连续地延伸，使得所述硅化物阻挡层至少部分地覆盖所述隔离结构的第二部分及所述隔离结构的与所述隔离结构的所述第二部分相对的第三部分，其中所述隔离结构的所述第二部分与所述第三部分在侧向上平行延伸，且其中所述第一部分从所述隔离结构的所述第二部分连续地延伸到所述隔离结构的所述第三部分。
在一些实施例中，本申请提供一种形成半导体器件的方法。所述方法包括在半导体衬底之上形成栅极堆叠。在所述半导体衬底中及在所述栅极堆叠的第一侧上形成源极区。在所述半导体衬底中及在所述栅极堆叠的与所述第一侧相对的第二侧上形成漏极区，其中形成所述漏极区包括：1)在所述半导体衬底之上形成图案化掩蔽层，其中所述图案化掩蔽层包括设置在所述栅极堆叠的所述第二侧上的多个开口；以及2)通过所述图案化掩蔽层的所述多个开口向所述半导体衬底中植入一种或多种掺杂剂种类。形成至少部分地覆盖所述漏极区及所述栅极堆叠的硅化物阻挡层。在所述硅化物阻挡层部分地覆盖所述漏极区及所述栅极堆叠的情况下，对所述半导体衬底执行硅化工艺。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对本文作出各种改变、代替及变更。

Claims (10)

1.一种半导体器件，包括：
源极区，位于衬底中；
漏极区，位于所述衬底中且在侧向上与所述源极区间隔开；以及
栅极堆叠，位于所述衬底之上以及所述源极区与所述漏极区之间，
其中：
所述漏极区包括位于所述衬底中的具有第一掺杂类型的两个或更多个第一掺杂区；
所述漏极区包括位于所述衬底中的一个或多个第二掺杂区；
所述第一掺杂区具有比所述第二掺杂区高的第一掺杂类型掺杂剂的浓度；且
每一个第二掺杂区在侧向上设置在两个相邻的第一掺杂区之间。
2.根据权利要求1所述的半导体器件，其中所述第二掺杂区具有与所述第一掺杂类型不同的第二掺杂类型。
3.根据权利要求1所述的半导体器件，其中所述漏极区的宽度大于所述源极区的宽度。
4.根据权利要求1所述的半导体器件，还包括：
硅化物阻挡层，位于所述衬底之上，其中所述硅化物阻挡层从所述栅极堆叠连续地延伸以覆盖所述第一掺杂区中的至少一者以及所述第二掺杂区中的至少一者。
5.根据权利要求4所述的半导体器件，其中：
所述第一掺杂区中的一者比所述第一掺杂区中的任何其他第一掺杂区与所述栅极堆叠间隔得更远；且
所述第一掺杂区中的所述一者的第一侧比所述硅化物阻挡层的侧壁与所述栅极堆叠间隔得更远。
6.一种半导体器件，包括：
阱区，位于半导体衬底中，其中所述阱区具有第一掺杂类型；
源极区，位于所述阱区中，其中所述源极区具有与所述第一掺杂类型相反的第二掺杂类型；
漏极区，位于所述阱区中且在侧向上与所述源极区间隔开，其中所述漏极区具有所述第二掺杂类型；以及
栅极电极，设置在所述半导体衬底之上以及所述源极区与所述漏极区之间，其中：
所述漏极区包括位于所述半导体衬底中的具有所述第二掺杂类型的第一数目个第一掺杂区；
所述漏极区包括位于所述半导体衬底中的第二数目个第二掺杂区；
所述第一数目是大于或等于二的任意整数；且
所述第二数目是等于所述第一数目减一的整数；
所述第一掺杂区具有比所述第二掺杂区高的第二掺杂类型掺杂剂的浓度；且
每一个第二掺杂区接触所述第一掺杂区中的两者。
7.根据权利要求6所述的半导体器件，还包括：
硅化物阻挡层，位于所述半导体衬底之上，其中所述硅化物阻挡层从所述栅极电极连续地延伸以覆盖所述第一数目减一个所述第一掺杂区。
8.根据权利要求7所述的半导体器件，其中所述硅化物阻挡层部分地覆盖所述栅极电极的上表面。
9.根据权利要求8所述的半导体器件，还包括：
拾取区，设置在所述阱区中，其中所述拾取区具有所述第一掺杂类型且具有比所述阱区高的第一掺杂类型掺杂剂的浓度；以及
隔离结构，设置在所述阱区中，其中所述隔离结构的第一部分设置在所述源极区与所述拾取区之间，且其中所述源极区设置在所述隔离结构的所述第一部分与所述栅极电极之间。
10.一种形成半导体器件的方法，所述方法包括：
在半导体衬底之上形成栅极堆叠；
在所述半导体衬底中及在所述栅极堆叠的第一侧上形成源极区；
在所述半导体衬底中及在所述栅极堆叠的与所述第一侧相对的第二侧上形成漏极区，其中形成所述漏极区包括：
在所述半导体衬底之上形成图案化掩蔽层，其中所述图案化掩蔽层包括设置在所述栅极堆叠的所述第二侧上的多个开口；以及
通过所述图案化掩蔽层的所述多个开口向所述半导体衬底中植入一种或多种掺杂剂种类；
形成至少部分地覆盖所述漏极区及所述栅极堆叠的硅化物阻挡层；以及
在所述硅化物阻挡层部分地覆盖所述漏极区及所述栅极堆叠的情况下，对所述半导体衬底执行硅化工艺。
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