CN113013139A - 多层式芯片内置电感结构 - Google Patents

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CN113013139A CN202110202951.7A CN202110202951A CN113013139A CN 113013139 A CN113013139 A CN 113013139A CN 202110202951 A CN202110202951 A CN 202110202951A CN 113013139 A CN113013139 A CN 113013139A
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Abstract

本发明公开一种多层式芯片内置电感结构，包括：设置于一金属层间介电层上的一绝缘重布线层以及依一对称轴相互对称设置于金属层间介电层及绝缘重布线层内的一第一绕线部及一第二绕线部。第一绕线部及一第二绕线部各自包括由内而外同心排列的一第一半圈型堆叠层及一第二半圈型堆叠层。第一半圈型堆叠层及第二半圈型堆叠层各自包括：位于绝缘重布线层内一第一走线层以及位于金属层间介电层内且对应形成于第一走线层下方的一第二走线层。一第一狭缝开口贯穿第二走线层，且沿第二走线层的长度延伸方向延伸。

Description

多层式芯片内置电感结构
技术领域
本发明涉及一种半导体结构，特别是涉及一种垂直堆叠的多层式芯片内置电感(on-chip inductor)结构。
背景技术
许多数字及模拟部件及电路已成功地运用于半导体集成电路。上述部件包含了被动(无源)元件，例如电阻、电容或电感等。典型的半导体集成电路包含一硅基底。一层以上的介电层设置于基底上，且一层以上的金属层设置于介电层中。这些金属层可通过现行的半导体制作工艺技术而形成芯片内置部件，例如，芯片内置电感元件。
在通讯系统的快速发展下，系统芯片通常具有射频电路及数字或基频电路。由于射频电路在系统芯片的设计准则中，射频电路包括厚线路层而具有较高制造成本，因此整个芯片设计一般是采用制造成本较低的数字或基频电路的制作工艺。但是，相较于采用射频电路的设计准则的电感元件，采用数字或基频电路的设计准则的系统芯片中的电感元件的线圈厚度较薄而会有品质因素(quality factor/Q value)降低的问题。
由于芯片内置电感结构的品质因素会影响集成电路的效能，因此有必要寻求一种新的电感元件结构，其可增加电感元件的品质因素。
发明内容
在一些实施例中，提供一种多层式芯片内置电感结构，包括：一绝缘重布线层，设置于一金属层间介电层上；以及一第一绕线部及一第二绕线部，依一对称轴相互对称设置于金属层间介电层及绝缘重布线层内，且各自包括由内而外同心排列的一第一半圈型堆叠层及一第二半圈型堆叠层。第一半圈型堆叠层及第二半圈型堆叠层各自包括：一第一走线层，位于绝缘重布线层内；以及一第二走线层，位于金属层间介电层内，且对应于第一走线层。一第一狭缝开口贯穿第二走线层，且沿第二走线层的长度延伸方向延伸。
在一些实施例中，提供一种多层式芯片内置电感结构，包括：一绝缘重布线层，设置于一金属层间介电层上；以及一第一绕线部及一第二绕线部，依一对称轴相互对称设置于金属层间介电层及绝缘重布线层内，且各自包括由内而外同心排列的一第一半圈型堆叠层及一第二半圈型堆叠层。第一半圈型堆叠层及第二半圈型堆叠层各自包括：一第一走线层，位于绝缘重布线层内；一第二走线层，位于金属层间介电层内，且对应形成于第一走线层下方；以及一第三走线层，位于金属层间介电层内，且对应形成于第二走线层下方。一第一狭缝开口贯穿第二走线层，且沿第二走线层的长度延伸方向延伸。一第二狭缝开口贯穿第三走线层，且对应形成于第一狭缝开口下方。
在一些实施例中，提供一种多层式芯片内置电感结构，包括：一绝缘重布线层，设置于一金属层间介电层上；以及一第一绕线部及一第二绕线部，依一对称轴相互对称设置，且各自包括由内而外同心排列的一第一半圈型堆叠层及一第二半圈型堆叠层。第一半圈型堆叠层及第二半圈型堆叠层各自包括：一第一走线层，位于绝缘重布线层内；一第二走线层，位于金属层间介电层内，且对应形成于第一走线层下方；以及一第三走线层，位于金属层间介电层内，且对应形成于第二走线层下方。一第一狭缝开口贯穿第二走线层，且沿第二走线层的长度延伸方向延伸。一第二狭缝开口贯穿第三走线层且对应形成于第一狭缝开口下方。一第三狭缝开口及一第四狭缝开口贯穿第三走线层且沿第二狭缝开口的长度延伸方向延伸。
在一些实施例中，提供一种多层式芯片内置电感结构，包括：一绝缘重布线层，设置于一金属层间介电层上；一第一螺旋走线层，设置于绝缘重布线层内；以及一第二螺旋走线层，位于金属层间介电层内，且对应于第一螺旋走线层，其中金属层间介电层具有一分离区以将第二螺旋走线层分成多个线段，且其中多个第一狭缝开口对应贯穿这些线段，且每一第一狭缝开口沿一对应的线段的长度延伸方向延伸。
在一些实施例中，提供一种多层式芯片内置电感结构，包括：一绝缘重布线层，设置于一金属层间介电层上；一第一螺旋走线层，设置于绝缘重布线层内；以及一第二螺旋走线层，位于金属层间介电层内，且对应于第一螺旋走线层，其中金属层间介电层具有一分离区以将第二螺旋走线层分成多个线段，且其中多个第一狭缝开口及多个第二狭缝开口对应贯穿这些线段，且每一第一狭缝开口及每一第二狭缝开口沿一对应的线段的长度延伸方向延伸。
附图说明
图1为本发明一些实施例的多层式芯片内置电感结构平面示意图；
图2为本发明一些实施例的具有图1所示多层式芯片内置电感结构的半导体电路剖面示意图；
图3为本发明一些实施例的多层式芯片内置电感结构平面示意图；
图4A为本发明一些实施例的图3所示的多层式芯片内置电感结构剖面示意图；
图4B为本发明一些实施例的多层式芯片内置电感结构剖面示意图；
图5为本发明一些实施例的多层式芯片内置电感结构平面示意图；
图6为本发明一些实施例的图5所示的多层式芯片内置电感结构剖面示意图；
图7为本发明一些实施例的多层式芯片内置电感结构剖面示意图；
图8为本发明一些实施例的多层式芯片内置电感结构剖面示意图；
图9为本发明一些实施例的多层式芯片内置电感结构平面示意图；
图10A为本发明一些实施例的沿图9中B-B’线的剖面示意图；
图10B为本发明一些实施例的沿图9中C-C’线的剖面示意图；
图11为本发明一些实施例的多层式芯片内置电感结构平面示意图。
符号说明
10,20,20’,30,40,50,60,70:多层式芯片内置电感结构
100:基底
101,103,105,107:接线层
102:金属层间介电层
105a:第三走线层
107a:第二走线层
112,212,V1,V2,V3:导电插塞
116,116a,116a’,116a”,116b,116b”,116c”,118,118a,118a’,118a”,118b,118b”,118c”,120,120a,120a’,120a”,120b,120b”,120c”,122,122a,122a’,122a”,122b,122b”,122c”,225,225a,225b,616’,616a’,616b’,616”,616a”,616b”,616’”,616a’”,616b’”,628,628a,628b:狭缝开口
116-1,116-2,116-3,116-4,116-5,118-1,118-2,118-3,118-4,118-5,120-1,120-2,120-3,120-4,120-5,122-1,122-2,122-3,122-4,122-5,616-1,616-2,616-3,616-4,616-5,616-6,628-1,628-2:线部
151,251,351:内侧边缘
152,252,352:外侧边缘
200:重布线结构
210:绝缘重布线层
214:重布线层
214a:第一走线层
216,220:第一半圈型堆叠层
218,222:第二半圈型堆叠层
219:第一绕线部
223:第二绕线部
224:下跨接层
226:上跨接层
228:连接层对
230:钝化护层
240:连接器
318a,418a:第一端点
318b,418b:第二端点
320b,322a,420b,422a:端点
507:第二螺旋走线层
507-1,507-2,507-3:线段
614:第一螺旋走线层
615:端部
A:区域
S:对称轴
S1:分离区
W1,W2,W3:宽度
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然而应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。
请参照图1及图2，其中图1是绘示出根据本发明一些实施例的多层式芯片内置电感结构10平面示意图，而图2是绘示出根据本发明一些实施例的具有图1所示多层式芯片内置电感结构10的半导体电路剖面示意图，其中区域A(以虚线表示)为沿图1的A-A’线的剖面示意图。在一些实施例中，半导体电路包括一基底100、设置于基底100上的金属层间介电(inter-metal dielectric,IMD)层102、设置于金属层间介电层102上的绝缘重布线层210、设置于金属层间介电层102及绝缘重布线层210内的多个垂直及水平导电特征部件及多层式芯片内置电感结构10、覆盖绝缘重布线层210上的钝化护层230以及设置于钝化护层230内的连接器240(例如，焊料凸块或焊球)，如图2所示。
在一些实施例中，基底100包括一硅基底或其他现有的半导体材料基底。基底100中可包含各种不同的元件，例如晶体管、电阻、电容及其他现有的半导体元件。再者，基底100也可包含其他导电层(例如，铜、铝、或其合金)以及一或多层绝缘层(例如，氧化硅层、氮化硅层、或低介电材料层)。此处为了简化附图，仅以一平整基底表示之。
在一些实施例中，金属层间介电层102可为一单层介电材料层或是多层介电结构。举例来说，金属层间介电层102可包括多层介电材料层，其与水平导电特征部件(例如，接线层101、103、105及107)依序交替形成在基底100之上。为了简化附图，此处仅以一平整基底表示金属层间介电层102。接线层101、103、105及107通过垂直导电特征部件(例如，导电插塞V1及V2)彼此电连接，且与金属层间介电层102形成一内连接结构，以电连接位于基底100的各种不同的元件。在一些实施例中，金属层间介电层102可包括氧化硅层、氮化硅层、低介电材料层或其他合适的介电材料层。在一些实施例中，接线层101、103、105及107可包括铜层。
在一些实施例中，绝缘重布线层210可为一单层介电材料层或是多层介电结构。举例来说，绝缘重布线层210可包括单层介电材料层，其内具有一重布线层214及至少一导电插塞V3而构成一重布线结构200。连接器240通过绝缘重布线层210内的重布线层214及导电插塞V3而电连接至内连接结构，使基底10内的元件电连接至连接器240。在一些实施例中，绝缘重布线层210可包括无机介电层(例如，氧化硅层、氮化硅层、或低介电材料层)、有机介电层(例如，聚酰亚胺(polyimide,PI))或其他合适的介电材料层。在一些实施例中，重布线层214可包括铝层。
在一些实施例中，多层式芯片内置电感结构10包括金属层间介电层102、位于金属层间介电层102上的绝缘重布线层210以及位于金属层间介电层102及绝缘重布线层210内的第一绕线部219及第二绕线部223，如图2所示。在一些实施例中，第一绕线部219及第二绕线部223依一对称轴S(以虚线表示)相互对称设置，如图1所示。举例来说，第一绕线部219，位于对称轴S的第一侧，而第二绕线部223位于对称轴S的第二侧。
在一些实施例中，位于对称轴S的第一侧的第一绕线部219包括由内而外同心排列的至少二个半圈型堆叠层。再者，位于对称轴S的第二侧的第二绕线部223包括由内而外同心排列的对应半圈型堆叠层。举例来说，第一绕线部219包括由内而外依序同心排列的第一半圈型堆叠层216及第二半圈型堆叠层218。第二绕线部223包括由内而外依序同心且对应排列的第一半圈型堆叠层220及第二半圈型堆叠层222。在一些实施例中，第一绕线部219及第二绕线部223可构成大体上为圆型、矩型、六边型、八边型、或多边型的外型。此处，为了简化附图，是以矩型作为范例说明。
在一些实施例中，第一半圈型堆叠层216及220与第二半圈型堆叠层218及222可由金属层间介电层102内及绝缘重布线层210的多个水平及垂直导电特征部件所构成。具体来说，第一半圈型堆叠层216及220与第二半圈型堆叠层218及222各自具有一第一走线层214a(即，水平导电特征部件)、一第二走线层107a(即，水平导电特征部件)以及位于第一走线层214a与第二走线层107a之间的多个导电插塞212(即，垂直导电特征部件)。在第一半圈型堆叠层216及220与第二半圈型堆叠层218及222中，第一走线层214a通过导电插塞212而电连接至对应的第二走线层107a。在一些实施例中，第一半圈型堆叠层216及220与第二半圈型堆叠层218及222具有相同的线宽与线距。
在一些实施例中，第一走线层214a位于绝缘重布线层210内，且与重布线层214位于绝缘重布线层210内的相同层位。举例来说，第一走线层214a与重布线层214可由重布线结构200中的顶层金属层定义而成。
再者，第二走线层107a位于金属层间介电层102内且对应形成于第一走线层214a下方。第二走线层107a与接线层107位于金属层间介电层102内的相同层位。举例来说，第二走线层107a与接线层107可由内连接结构中的顶层金属层(即，顶层水平导电特征部件)定义而成。
在一些实施例中，第一半圈型堆叠层216及220与第二半圈型堆叠层218及222的材质可由金属所构成，例例如，铜、铝、其合金或其他适合的金属材料。
对一般的设计准则而言，重布线层214的厚度会大于内连接结构中的顶层金属层(例如，接线层107)。内连接结构中的顶层金属层(例如，接线层107)的会厚度大于或等于下方的金属层(例如，接线层101、103及105)，其视不同需求而定。因此，由重布线结构200中的顶层金属层定义而成的第一走线层214a及由内连接结构中的顶层金属层定义而成的第二走线层107a可大幅增加电感元件的截面积。此处，「截面积」一词表示电感元件中与电流方向垂直的半圈型堆叠层的面积。如此一来，相较于由内连接结构中的一或多层金属层所形成的电感元件，多层式芯片内置电感结构10因具有较厚的第一走线层可减少绕线部的导体损失(conductor loss)，进而提升电感元件的品质因素。特别说明的是，在一般的设计准则上，如果要在芯片的一个区域放置内置的电感元件，内置的电感元件会由内连接结构中的顶层金属层或是其下方的金属层形成，而其上方只会覆盖绝缘重布线层210。也就是说，不会在电感元件的上方设计其他元件的重布线层214(金属层或金属走线)，如此可避免其他的元件的重布线层的电性影响内置的电感元件的效能。本发明利用此内置的电感元件上方的绝缘重布线层210空间，配置金属走线层(例如，与重布线层214一起定义的第一走线层214a)，并使此金属走线层作为此内置的电感元件的一部份。如此可以通过厚度较厚的第一走线层214a增加电感元件的「截面积」，提高电感效能。
在一些实施例中，为了进一步增加电感元件的截面积，第二走线层107a的宽度W1可以设计成内连接结构的设计准则的最大容许宽度(maximum admissible width)。在此情形下，虽然第一走线层214a具有比第二走线层107a的宽度W1更宽的最大容许宽度，但是为了配合第二走线层107a的最大容许宽度，第一走线层214a的宽度会局限于第二走线层107a的最大容许宽度。亦即，第一走线层214a的宽度会设计成大致相同于第二走线层107a的宽度W1。举例来说，假设第一走线层214a的最大容许宽度为35微米(μm)，第二走线层107a的最大容许宽度为12微米(μm)，则在此实施例中，第一走线层214a的宽度只能配合第二走线层107a的最大容许宽度，而为12微米(μm)。
在一些实施例中，多层式芯片内置电感结构10更包括一连接层对228，其设置于第一绕线部219及第二绕线部223之间，以电连接第一绕线部219的第一半圈型堆叠层216和其对应的第二绕线部223的第二半圈型堆叠层222，以及电连接第一绕线部219的第二半圈型堆叠层218和其对应的第二绕线部223的第一半圈型堆叠层220。在一些实施例中，连接层对228包括一下跨接(cross-connection)层224及一上跨接层226。上跨接层226连接第一绕线部219的第二半圈型堆叠层218的第一走线层214a与第二绕线部223的第一半圈型堆叠层220的第一走线层214a。下跨接层224连接第一绕线部219的第一半圈型堆叠层216的第二走线层107a与第二绕线部223的第二半圈型堆叠层222的第二走线层107a。
在一些实施例中，上跨接层226与第一走线层214a位于绝缘重布线层210内的同一层位。亦即，上跨接层226可由重布线结构200中的顶层金属层定义而成。在一些实施例中，下跨接层224位于上跨接层226下方且与第二走线层107a位于金属层间介电层102内的同一层位。亦即，下跨接层224可由内连接结构中的顶层金属层定义而成。在一些实施例中，下跨接层224及上跨接层226可由金属所构成，例例如，铜、铝、其合金或其他适合的金属材料。
请参照图3及图4A，其中图3是绘示出根据本发明一些实施例的多层式芯片内置电感结构20的平面示意图，而图4A是绘示出根据本发明一些实施例的图3所示的多层式芯片内置电感结构20剖面示意图。此处，相同于图1及图2中多层式芯片内置电感结构10的部件是使用相同的标号并省略其说明。多层式芯片内置电感结构20具有相似于图1及图2中的多层式芯片内置电感结构10的结构。
然而，不同于图1及图2中的多层式芯片内置电感结构10，多层式芯片内置电感结构20中的第二走线层107a内具有一狭缝开口。具体来说，第一半圈型堆叠层216的第二走线层107a内具有一狭缝开口116，且第二半圈型堆叠层218的第二走线层107a内具有一狭缝开口118。同样地，第一半圈型堆叠层220的第二走线层107a内具有一狭缝开口120，且第二半圈型堆叠层222的第二走线层107a内具有一狭缝开口122。在一些实施例中，这些狭缝开口116、118、120、122垂直贯穿对应的第二走线层107a，且沿对应的第二走线层107a的长度延伸方向延伸。举例来说，由于第一绕线部219及第二绕线部223构成大体上为矩型的外型，因此这些狭缝开口116、118、120、122也构成大体上为矩型的外型。
在一些实施例中，第一半圈型堆叠层216的第二走线层107a因狭缝开口116而形成隔开的两个线部(line portion)，而第二半圈型堆叠层218的第二走线层107a因狭缝开口118而形成两个隔开的线部，如图4A所示。同样地，第一半圈型堆叠层220的第二走线层107a因狭缝开口120而形成两个线部，而第二半圈型堆叠层222的第二走线层107a因狭缝开口122的两侧形成两个线部。
如图3所示，在一些实施例中，第一绕线部219的第二半圈型堆叠层218的第二走线层107a具有第一端点318a及第二端点318b。再者，第一端点318a与狭缝开口118的对应的第一端点418a相隔一距离，且第二端点318b与狭缝开口118的对应的第二端点418b也相隔一距离。如此一来，位于狭缝开口118的两侧隔开的两线段在第一端点418a及第二端点418b处彼此接合。此处，半圈型堆叠层的第一端点以及第二端点是用于说明二个端点的不同，并非用以限制端点的方向及位置。
在一些实施例中，第二绕线部223的第二半圈型堆叠层222的第二走线层107a的一端点322a(例如，未连接下跨接层224的一端点)与狭缝开口122的一对应端点422a相隔一距离。如此一来，位于狭缝开口122的两侧隔开的两线段在端点422a处彼此接合。相似地，第二绕线部223的第一半圈型堆叠层220的第二走线层107a的一端点320b与狭缝开口120的一对应端点420b相隔一距离。如此一来，位于狭缝开口120的两侧隔开的两线段在端点420b处彼此接合。
第一半圈型堆叠层216及220与第二半圈型堆叠层218及222中各自的第一走线层214a具有一内侧边缘251及一外侧边缘252。第一半圈型堆叠层216及220与第二半圈型堆叠层218及222中各自的第二走线层107a也各自具有一内侧边缘151及一外侧边缘152。在一些实施例中，第一走线层214a的内侧边缘251大体上对准第二走线层107a的内侧边缘151，且第一走线层214a的外侧边缘252大体上对准第二走线层107a的外侧边缘152。在此情形下，位于狭缝开口116的两侧隔开的线部116-1、116-2、位于狭缝开口118的两侧隔开的线部118-1、118-2、位于狭缝开口120的两侧隔开的线部120-1、120-2及位于狭缝开口122的两侧隔开的线部122-1、122-2各自具有一宽度W2。在一些实施例中，虽然单一线部116-1～122-2的宽度W2仍需满足内连接结构的设计准则的最大容许宽度，但是第一走线层214a的宽度W3可以是同一个的走线层214a下方的2个线部(例如，线部116-1和116-2)宽度W2加上其对应的狭缝开口(例如，狭缝开口116)宽度的总和，只要这个总和不大于第一走线层214a的最大容许宽度即可。举例来说，假设一第一走线层214a的最大容许宽度为35微米(μm)，则在图4A中，第一走线层214a的宽度最宽可以设计为35微米(μm)。不过，如上述说明，在图2中的第一走线层214a的宽度会被局限于第二走线层107a的最大容许宽度(例如，12微米(μm))。亦即，在相同的设计准则下，图4A的实施例中第一走线层214a的截面积会大于图2的实施例中第一走线层214a的截面积，而可提供电感元件较大的截面积。换句话说，具有狭缝开口116、118、120及122、和其各自对应二线部116-1、116-2、118-1、118-2、120-1、120-2、122-1、122-2的第二走线层107a的宽度(即，内侧边缘151与外侧边缘152之间的距离)能够设计成大于图2所示的第二走线层107a的宽度W1(即，大于内连接结构的设计准则的最大容许宽度)。由于第一走线层214a的内侧边缘251及外侧边缘252分别对准第二走线层107a的内侧边缘151及外侧边缘152，因此第一走线层214a的宽度W3(即，内侧边缘251与外侧边缘252之间的距离)也大于图2中第二走线层107a的宽度W1。
因此，相较于图1及图2所示的多层式芯片内置电感结构10，多层式芯片内置电感结构20能够进一步增加电感元件的截面积，以进一步提升电感元件的品质因素。
再者，不同于图1及图2中的多层式芯片内置电感结构10，多层式芯片内置电感结构20中连接层对228的下跨接层224内具有一狭缝开口225。在一些实施例中，狭缝开口225垂直贯穿下跨接层224，且沿下跨接层224的长度延伸方向延伸，如图3所示。再者，狭缝开口225对准且连接第一半圈型堆叠层216的第二走线层107a内的狭缝开口116与第二半圈型堆叠层222的第二走线层107a内的狭缝开口122。
请参照图4B，其绘示出根据本发明一些实施例的多层式芯片内置电感结构20’剖面示意图。此处，相同于图4A中多层式芯片内置电感结构20的部件是使用相同的标号并省略其说明。多层式芯片内置电感结构20’具有相似于图4A中的多层式芯片内置电感结构20的结构。不同之处在于多层式芯片内置电感结构20’中第一走线层214a的内侧边缘251并未对准第二走线层107a的内侧边缘151，且第一走线层214a的外侧边缘252也未对准第二走线层107a的外侧边缘152。
在一些实施例中，第二走线层107a的内侧边缘151横向突出于对应的第一走线层214a的内侧边缘251。再者，对应的第一走线层214a的外侧边缘252横向突出于第二走线层107a的外侧边缘152，如图4B所示。或者在一未绘示的实施例中，第二走线层107a的外侧边缘152横向突出于对应的第一走线层214a的外侧边缘252。再者，对应的第一走线层214a的内侧边缘251横向突出于第二走线层107a的内侧边缘151。
在其他一些未绘示的实施例中，第二走线层107a的外侧边缘152及内侧边缘151分别横向突出于对应的第一走线层214a的外侧边缘252及内侧边缘251。或者，对应的第一走线层214a的外侧边缘252及内侧边缘251分别横向突出于第二走线层107a的外侧边缘152及内侧边缘151。
请参照图5及图6，其中图5是绘示出根据本发明一些实施例的多层式芯片内置电感结构30的平面示意图，而图6是绘示出根据本发明一些实施例的图5所示的多层式芯片内置电感结构30剖面示意图。此处，相同于图3及图4A中多层式芯片内置电感结构20的部件是使用相同的标号并省略其说明。多层式芯片内置电感结构30具有相似于图3及图4A中的多层式芯片内置电感结构20的结构。
然而，不同于图3及图4A中的多层式芯片内置电感结构20，多层式芯片内置电感结构30中的第二走线层107a内具有一个以上并排的狭缝开口。在一些实施例中，第一半圈型堆叠层216的第二走线层107a内具有二个并排的狭缝开口116a及116b，且第二半圈型堆叠层218的第二走线层107a内具有二个并排的狭缝开口118a及118b。同样地，第一半圈型堆叠层220的第二走线层107a内具有二个并排的狭缝开口120a及120b，且第二半圈型堆叠层222的第二走线层107a内具有二个并排的狭缝开口122a及122b。在一些实施例中，这些狭缝开口116a、116b、118a、118b、120a、120b、122a及122b垂直贯穿对应的第二走线层107a。狭缝开口116b沿狭缝开口116a的长度延伸方向延伸，且狭缝开口118b沿狭缝开口118a的长度延伸方向延伸。同样地，狭缝开口120b沿狭缝开口120a的长度延伸方向延伸，且狭缝开口122b沿狭缝开口122a的长度延伸方向延伸。
如图5及图6所示，在一些实施例中，第一半圈型堆叠层216的第二走线层107a因狭缝开口116a及116b而具有彼此隔开的三个线部116-3、116-4、116-5。相似地，第二半圈型堆叠层218的第二走线层107a因狭缝开口118a及118b而具有彼此隔开的三个线部118-3、118-4、118-5。第一半圈型堆叠层220的第二走线层107a因狭缝开口120a及120b而具有彼此隔开的三个线部120-3、120-4、120-5。第二半圈型堆叠层222的第二走线层107a因狭缝开口122a及122b而具有彼此隔开的三个线部122-3、122-4、122-5。
在一些实施例中，相似于图3中狭缝开口116、118、120及122的配置，第一绕线部219的第二半圈型堆叠层218的第二走线层107a(即，三个线部118-3、118-4、118-5)的两端点各自与狭缝开口118a的对应的两端点相隔一距离，且与狭缝开口118b的对应的两端点相隔该距离。再者，第二绕线部223的第二半圈型堆叠层222的第二走线层107a(即，三个线部122-3、122-4、122-5)的一端点(未连接下跨接层224的一端点)与狭缝开口122a的一对应端点相隔一距离，且与狭缝开口122b的一对应端点相隔该距离。另外，第二绕线部223的第一半圈型堆叠层220的第二走线层107a(即，三个线部120-3、120-4、120-5)的一端点与狭缝开口120a的一对应端点相隔一距离，且与狭缝开口120b的一对应端点相隔该距离。
类似于图3及图4A中的多层式芯片内置电感结构20，虽然单一线部116-3～122-5的宽度仍需满足内连接结构的设计准则的最大容许宽度，但是图5及图6中的第一走线层214a的宽度可以是同一个的走线层214a下方的3个线部(例如，线部116-3、116-4和116-5)宽度加上其对应的2个狭缝开口(例如，狭缝开口116a、116b)宽度的总和，只要这个总和不大于第一走线层214a的最大容许宽度即可。换句话说，由于多层式芯片内置电感结构30也可利用狭缝开口116a、116b、118a、118b、120a、120b、122a及122b来增加第二走线层107a及第一走线层214a的宽度(例如，大于图2所示的宽度W1)，因此也能进一步增加电感元件的截面积，以进一步提升电感元件的品质因素。
再者，不同于图3及图4A中的多层式芯片内置电感结构20，多层式芯片内置电感结构30中连接层对228的下跨接层224内具有二个并排的狭缝开口225a及225b。在一些实施例中，狭缝开口225a及225b垂直贯穿下跨接层224，且狭缝开口225b沿狭缝开口225a的长度延伸方向延伸，如图5所示。再者，狭缝开口225a对准且连接第一半圈型堆叠层216的第二走线层107a内的狭缝开口116a与第二半圈型堆叠层222的第二走线层107a内的狭缝开口122a。另外，狭缝开口225b对准且连接第一半圈型堆叠层216的第二走线层107a内的狭缝开口116b与第二半圈型堆叠层222的第二走线层107a内的狭缝开口122b。
在其他未绘示的实施例中，多层式芯片内置电感结构30中第一走线层214a的内侧边缘251可未对准第二走线层107a的内侧边缘151，且第一走线层214a的外侧边缘252也可未对准第二走线层107a的外侧边缘152，如先前所述。
请参照图7，其绘示出根据本发明一些实施例的多层式芯片内置电感结构40剖面示意图。此处，相同于图4A中多层式芯片内置电感结构20的部件是使用相同的标号并省略其说明。多层式芯片内置电感结构40具有相似于图4A中的多层式芯片内置电感结构20的结构。
然而，不同于图4A中的多层式芯片内置电感结构20，多层式芯片内置电感结构40中第一半圈型堆叠层216、第一半圈型堆叠层120、第二半圈型堆叠层118及第二半圈型堆叠层122各自还包括一第三走线层105a。相较于第一走线层214a和第二走线层107a的厚度，第三走线层105a在设计准则的厚度较薄。在其他未绘示的实施例中，第二走线层107a的厚度与第三走线层105a的厚度一致。
在一些实施例中，第三走线层105a位于金属层间介电层102内，且对应形成于第二走线层107a下方。同样地，第三走线层105a具有一狭缝开口。具体来说，第一半圈型堆叠层216的第三走线层105a内具有一狭缝开口116a’，其对应形成于狭缝开口116下方。同样地，第二半圈型堆叠层218的第三走线层105a内具有一狭缝开口118a’，其对应形成于狭缝开口118下方。第一半圈型堆叠层220的第三走线层105a内具有一狭缝开口120a’，其对应形成于狭缝开口120下方。第二半圈型堆叠层222的第三走线层105a内具有一狭缝开口122a’，其对应形成于狭缝开口122下方。在一些实施例中，这些狭缝开口116a’、118a’、120a’、122a’垂直贯穿对应的第三走线层105a，且沿第三走线层105a的长度延伸方向延伸。
在一些实施例中，第一半圈型堆叠层216的第三走线层105a的结构及外型相同于上方的第二走线层107a，如图7所示。在此情形下，多层式芯片内置电感结构40还包括位于第二走线层107a与第三走线层105a之间的多个导电插塞112。在第一半圈型堆叠层216及220与第二半圈型堆叠层218及222中，第二走线层107a通过导电插塞112而电连接至对应的第三走线层105a。
相似地，第一半圈型堆叠层216及120与第二半圈型堆叠层118及122中各自的第三走线层105a各自具有一内侧边缘351及一外侧边缘352。在一些实施例中，第一走线层214a的内侧边缘251大体上对准第二走线层107a的内侧边缘151及第三走线层105a的内侧边缘351。再者，第一走线层214a的外侧边缘252大体上对准第二走线层107a的外侧边缘152及第三走线层105a的外侧边缘352。
在其他一些未绘示的实施例中，第一走线层214a的内侧边缘251可未对准第二走线层107a的内侧边缘151及/或第三走线层105a的内侧边缘351。再者，第一走线层214a的外侧边缘252也可未对准第二走线层107a的外侧边缘152及/或第三走线层105a的外侧边缘352。
相较于图3及图4A所示的多层式芯片内置电感结构20，多层式芯片内置电感结构40能通过第三走线层105a进一步增加电感元件的截面积，以进一步提升电感元件的品质因素。
请参照图8，其绘示出根据本发明一些实施例的多层式芯片内置电感结构50剖面示意图。此处，相同于图7中多层式芯片内置电感结构40的部件是使用相同的标号并省略其说明。多层式芯片内置电感结构50具有相似于图7中的多层式芯片内置电感结构40的结构。不同于图7中的多层式芯片内置电感结构40，多层式芯片内置电感结构50的第三走线层105a内具有三个并排的狭缝开口。在一些实施例中，这些狭缝开口垂直贯穿对应的第三走线层105a且沿对应的第三走线层105a的长度延伸方向延伸。
具体来说，第一半圈型堆叠层216的第三走线层105a内具有三个并排的狭缝开口116a”、116b”及116c”，其中狭缝开口116a”对应形成于狭缝开口116下方，且位于狭缝开口116b”与狭缝开口116c”之间。再者，狭缝开口116b”与狭缝开口116c”沿狭缝开口116a”的长度延伸方向延伸。
相似地，第二半圈型堆叠层218的第三走线层105a内具有三个并排的狭缝开口118a”、118b”及118c”，其中狭缝开口118a”对应形成于狭缝开口118下方，且位于狭缝开口118b”与狭缝开口118c”之间。第一半圈型堆叠层220的第三走线层105a内具有三个并排的狭缝开口120a”、120b”及120c”，其中狭缝开口120a”对应形成于狭缝开口120下方，且位于狭缝开口120b”与狭缝开口120c”之间。第二半圈型堆叠层222的第三走线层105a内具有三个并排的狭缝开口122a”、122b”及122c”，其中狭缝开口122a”对应形成于狭缝开口122下方，且位于狭缝开口122b”与狭缝开口122c”之间。
相较于图3及图4A所示的多层式芯片内置电感结构20，多层式芯片内置电感结构50也能通过第三走线层105a进一步增加电感元件的截面积，以进一步提升电感元件的品质因素。
请参照图9、图10A及图10B，其中图9是绘示出根据本发明一些实施例的多层式芯片内置电感结构60的平面示意图，而图10A是绘示出根据本发明一些实施例的沿图9中B-B’线的剖面示意图，且图10B是绘示出根据本发明一些实施例的沿图9中C-C’线的剖面示意图。此处，相同于图1及图2中多层式芯片内置电感结构10的部件是使用相同的标号并省略其说明。
不同于图1及图2中的多层式芯片内置电感结构10，多层式芯片内置电感结构60实施为一螺旋电感结构。在一些实施例中，多层式芯片内置电感结构60包括：金属层间介电层102、位于金属层间介电层102上的绝缘重布线层210、位于金属层间介电层102内的第二螺旋走线层507以及位于绝缘重布线层210内的第一螺旋走线层614。再者，多个导电插塞212，位于第一螺旋走线层614与第二螺旋走线层507之间，使第一螺旋走线层614电连接该第二螺旋走线层507。在一些实施例中，第一螺旋走线层614及第二螺旋走线层507大体上具有圆型、矩型、六边型、八边型、或多边型的外型。此处，为了简化附图，是以矩型作为范例说明。
在一些实施例中，第一螺旋走线层614与重布线层214(如图2所示)位于绝缘重布线层210内的相同层位。举例来说，第一螺旋走线层614与重布线层214可由重布线结构200中的顶层金属层定义而成。再者，第二螺旋走线层507对应形成于第一螺旋走线层614下方。第二螺旋走线层507与接线层107(如图2所示)位于金属层间介电层102内的相同层位。举例来说，第二螺旋走线层507与接线层107可由内连接结构中的顶层金属层定义而成。
在一些实施例中，金属层间介电层102具有一分离区S1。分离区S1沿一方向将第二螺旋走线层507分成多个部分。举例来说，如图9所示，多层式芯片内置电感结构60可为3匝螺旋电感结构，分离区S1邻近于第二螺旋走线层507的最内匝的一端部615。再者，分离区S1将第二螺旋走线层507分成三个近似环形的线段507-1、507-2及507-3。举例来说，图9的C-C’线的剖面所显示的第二螺旋走线层507被分离区S1中断而形成位于分离区S1两侧的线段507-2及507-3，如图10B所示。可理解的是，靠近最内匝的一端部615的分离区S1也会位于线段507-1及507-2之间。
再者，相似于图3及图4A中的多层式芯片内置电感结构20的狭缝开口116、118、120或122，狭缝开口(例如，狭缝开口616’、616”及616’”)垂直贯穿第二螺旋走线层507。举例来说，狭缝开口616’、616”及616’”对应形成于近似环形的线段507-1、507-2及507-3内。在一些实施例中，近似环形的线段507-1因狭缝开口616’而形成隔开的两个线部616-1及616-2。相似地，近似环形的线段507-2因狭缝开口616”而形成隔开的两个线部616-3及616-4，近似环形的线段507-3因狭缝开口616’”而形成隔开的两个线部616-5及616-6。如此一来，相似于图3及图4A中的多层式芯片内置电感结构20，多层式芯片内置电感结构60可通过这些狭缝开口616’、616”及616’”的形成而进一步提升电感元件的品质因素。
在一些实施例中，第一螺旋走线层614具有一内侧边缘851及一外侧边缘852，且第二螺旋走线层507(包括线段507-1、507-2及507-3)也具有一内侧边缘751及一外侧边缘752。再者，第一螺旋走线层614的内侧边缘851大体上对准第二螺旋走线层507的内侧边缘751。第一螺旋走线层614a的外侧边缘252大体上对准第二螺旋走线层507的外侧边缘752。
在一些实施例中，多层式芯片内置电感结构60还包括一下连接层624及一上连接层626分别设置于金属层间介电层102与绝缘重布线层210内。在一些实施例中，下连接层624与第二螺旋走线层507位于金属层间介电层102内的同一层位。在一些实施例中，上连接层626与第一螺旋走线层614位于绝缘重布线层210内的同一层位。亦即，下连接层624可由内连接结构中的顶层金属层定义而成，且上连接层626可由重布线结构200中的顶层金属层定义而成。
在一些实施例中，下连接层624位于分离区S1内且延伸至第二螺旋走线层507的最内匝的端部615。相似于线段507-1、507-2及507-3内的狭缝开口616’、616”及616’”，一狭缝开口628垂直贯穿下连接层624，且沿下连接层624的长度延伸方向延伸。相似地，下连接层624因狭缝开口628而形成隔开的两个线部628-1及628-2。此外，位于分离区S1的上述两个线部628-1及628-2位于被分离区S1隔开的线段507-1及507-2之间，位于分离区S1的上述两个线部628-1及628-2位于被分离区S1隔开的线段507-2及507-3之间。在一些实施例中，狭缝开口628延伸于线段507-1内且连接狭缝开口616’。在一些实施例中，上连接层626位于下连接层624上方的绝缘重布线层210内，且可通过导电插塞(未绘示)而电连接至下连接层624。
请参照图11，其绘示出根据本发明一些实施例的多层式芯片内置电感结构70的平面示意图。此处，相同于图9中多层式芯片内置电感结构60的部件是使用相同的标号并省略其说明。多层式芯片内置电感结构70具有相似于图9中的多层式芯片内置电感结构60的结构。
然而，不同于图9中的多层式芯片内置电感结构60，多层式芯片内置电感结构70中的第二螺旋走线层507的近似环形的线段507-1、507-2及507-3内具有一个以上并排的狭缝开口。在一些实施例中，近似环形的线段507-1内具有二个并排的狭缝开口616a’及616b’。再者，近似环形的线段507-2内具有二个并排的狭缝开口616a”及616b”，近似环形的线段507-3内具有二个并排的狭缝开口616a’”及616b’”。这些狭缝开口616a’、616b’、616a”、616b”、616a’”及616b’”垂直贯穿的第二螺旋走线层507的线段507-1、507-2及507-3。狭缝开口616b’沿狭缝开口616a’的长度延伸方向延伸。相似地，狭缝开口616b”沿狭缝开口616a”的长度延伸方向延伸，而狭缝开口616b’”沿狭缝开口616a’”的长度延伸方向延伸。线段507-1因狭缝开口616a’及616b’而具有彼此隔开的三个线部。同样地，线段507-2及507-3也具有彼此隔开的三个线部。如此一来，相似于图9中的多层式芯片内置电感结构60，多层式芯片内置电感结构70可通过这些狭缝开口616a’、616b’、616a”、616b”、616a’”及616b’”的形成而进一步提升电感元件的品质因素。
在一些实施例中，下连接层624内具有二个并排的狭缝开口628a及628b。狭缝开口628a及628b垂直贯穿下连接层624。狭缝开口628a沿下连接层624的长度延伸方向延伸，且狭缝开口628b沿狭缝开口628a的长度延伸方向延伸。相似地，下连接层624因狭缝开口628a及628b而具有彼此隔开的三个线部。在一些实施例中，狭缝开口628a及628b延伸于线段507-1内且各自连接狭缝开口616a’及616b’。
在其他未绘示的实施例中，多层式芯片内置电感结构70中第一螺旋走线层614的内侧边缘851大体上对准第二螺旋走线层507的内侧边缘751。再者，第一螺旋走线层614a的外侧边缘252大体上对准第二螺旋走线层507的外侧边缘752，如先前所述。
此外，在一些实施例中，类似于图7及图8的实施例，图9及图11的实施例中多层式芯片内置电感结构60也可以配置第三螺旋走线层(未绘示)，此第三螺旋走线层配置于第二螺旋走线层507下方，并以多个导电插塞电连接。第三螺旋走线层和图2的接线层105位于金属层间介电层102内的同一层位。在一实施例中，此第三螺旋走线层可以对应配置于线部616-1～616-6下方，并以导电插塞电连接。在另一实施例中，此第三螺旋走线层可以类似图8在各自的线部616-1～616-6下方，配置被狭缝开口隔开的多个线部(未绘示)，而这些线部以导电插塞与对应的线部616-1～616-6电连接。
根据本发明的多层式芯片内置电感结构，由于采用重布线结构的顶层金属层作为电感元件的第一走线层/第一螺旋走线层以及采用金属层间介电层内的顶层金属层作为电感元件的第二走线层/第二螺旋走线层，因此可有效增加电感元件的截面积，以进一步提升电感元件的品质因素。另外，由于多层式芯片内置电感结构可于制作内连接结构及重布线结构期间形成，因此无需采用额外的金属层及额外的制作工艺来制作多层式芯片内置电感结构。如此一来，制造成本并不会增加。
根据本发明的多层式芯片内置电感结构，由于电感元件中的第二走线层/第二螺旋走线层内具有一或多个狭缝开口，因此可使第一走线层/第一螺旋走线层的有效宽度(多个线段的宽度以及对应的狭缝开口的宽度的总和)大于内连接结构的设计准则的最大容许宽度，而容许第一走线层/第一螺旋走线层的宽度增加。如此一来，电感元件的截面积可进一步增加。
另外，根据本发明的多层式芯片内置电感结构，由于其具有结构或配置相同或相似于第二走线层的第三走线层对应设置于第二走线层下方，并且与其电连接。因此，电感元件的截面积也可进一步增加。
以上概略说明了本发明数个实施例的特征，使所属技术领域中具有通常知识者对于本揭露的型态可更为容易理解。任何所属技术领域中具有通常知识者应了解到可轻易利用本揭露作为其它制作工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中具有通常知识者也可理解与上述等同的结构并未脱离本揭露的精神和保护范围内，且可在不脱离本揭露的精神和范围内，当可作更动、替代与润饰。

Claims (33)

1.一种多层式芯片内置电感结构，其特征在于，包括：
绝缘重布线层，设置于金属层间介电层上；以及
第一绕线部及第二绕线部，依一对称轴相互对称设置于该金属层间介电层及该绝缘重布线层内，且各自包括由内而外同心排列的第一半圈型堆叠层及第二半圈型堆叠层，且该第一半圈型堆叠层及该第二半圈型堆叠层各自包括：
第一走线层，位于该绝缘重布线层内；以及
第二走线层，位于该金属层间介电层内，且对应于该第一走线层，其中第一狭缝开口贯穿该第二走线层，且沿该第二走线层的长度延伸方向延伸。
2.如权利要求1所述的多层式芯片内置电感结构，其中该第一半圈型堆叠层及该第二半圈型堆叠层各自还包括：
多个导电插塞，位于该第一走线层与该第二走线层之间，使该第一走线层电连接该第二走线层。
3.如权利要求1所述的多层式芯片内置电感结构，还包括：
连接层对，设置于该第一绕线部与该第二绕线部之间，包括：
上跨接层，连接该第一绕线部的该第二半圈型堆叠层的该第一走线层与该第二绕线部的该第一半圈型堆叠层的该第一走线层；以及
下跨接层，连接该第一绕线部的该第一半圈型堆叠层的该第二走线层与该第二绕线部的该第二半圈型堆叠层的该第二走线层，其中第二狭缝开口贯穿该下跨接层，且沿该下跨接层的长度延伸方向延伸。
4.如权利要求3所述的多层式芯片内置电感结构，其中该第二狭缝开口连接该第一绕线部的该第一半圈型堆叠层的该第二走线层内的该第一狭缝开口与该第二绕线部的该第二半圈型堆叠层的该第二走线层内的该第一狭缝开口。
5.如权利要求3所述的多层式芯片内置电感结构，还包括第三狭缝开口贯穿该第二走线层，且沿该第一狭缝开口的长度延伸方向延伸。
6.如权利要求5所述的多层式芯片内置电感结构，还包括第四狭缝开口贯穿该下跨接层，且沿该第二狭缝开口的长度延伸方向延伸。
7.如权利要求6所述的多层式芯片内置电感结构，其中该第四狭缝开口连接该第一绕线部的该第一半圈型堆叠层的该第二走线层内的该第三狭缝开口与该第二绕线部的该第二半圈型堆叠层的该第二走线层内的该第三狭缝开口。
8.如权利要求1所述的多层式芯片内置电感结构，其中该第一绕线部的该第二半圈型堆叠层的该第二走线层的两端点各自与其内的该第一狭缝开口的两对应端点相隔一距离。
9.如权利要求1所述的多层式芯片内置电感结构，其中该第二绕线部的该第二半圈型堆叠层的该第二走线层的端点与其内的该第一狭缝开口的对应端点相隔一距离，且其中该第二绕线部的该第一半圈型堆叠层的该第二走线层的端点与其内的该第一狭缝开口的对应端点相隔一距离。
10.如权利要求1所述的多层式芯片内置电感结构，其中该第一走线层及该第二走线层各自具有内侧边缘及外侧边缘，且其中该第一走线层的该内侧边缘对准该第二走线层的该内侧边缘，且该第一走线层的该外侧边缘对准该第二走线层的该外侧边缘。
11.一种多层式芯片内置电感结构，其特征在于，包括：
绝缘重布线层，设置于金属层间介电层上；以及
第一绕线部及第二绕线部，依一对称轴相互对称设置于该金属层间介电层及该绝缘重布线层内，且各自包括由内而外同心排列的第一半圈型堆叠层及第二半圈型堆叠层，且该第一半圈型堆叠层及该第二半圈型堆叠层各自包括：
第一走线层，位于该绝缘重布线层内；
第二走线层，位于该金属层间介电层内，且对应形成于该第一走线层下方，其中第一狭缝开口贯穿该第二走线层，且沿该第二走线层的长度延伸方向延伸；以及
第三走线层，位于该金属层间介电层内，且对应形成于该第二走线层下方，其中第二狭缝开口贯穿该第三走线层，且对应形成于该第一狭缝开口下方。
12.如权利要求11所述的多层式芯片内置电感结构，其中该第一半圈型堆叠层及该第二半圈型堆叠层各自还包括：
多个第一导电插塞，位于该第一走线层与该第二走线层之间，使该第一走线层电连接该第二走线层；以及
多个第二导电插塞，位于该第二走线层与该第三走线层之间，使该第二走线层电连接该第三走线层。
13.如权利要求11所述的多层式芯片内置电感结构，其中该第一走线层、该第二走线层及该第三走线层各自具有内侧边缘及外侧边缘，且其中该第一走线层的该内侧边缘对准该第二走线层的该内侧边缘及该第三走线层的该内侧边缘，且该第一走线层的该外侧边缘对准该第二走线层的该外侧边缘及该第三走线层的该外侧边缘。
14.一种多层式芯片内置电感结构，其特征在于，包括：
绝缘重布线层，设置于金属层间介电层上；以及
第一绕线部及第二绕线部，依一对称轴相互对称设置于该金属层间介电层及该绝缘重布线层内，且各自包括由内而外同心排列的第一半圈型堆叠层及第二半圈型堆叠层，且该第一半圈型堆叠层及该第二半圈型堆叠层各自包括：
第一走线层，位于该绝缘重布线层内；
第二走线层，位于该金属层间介电层内，且对应形成于该第一走线层下方，其中第一狭缝开口贯穿该第二走线层，且沿该第二走线层的长度延伸方向延伸；以及
第三走线层，位于该金属层间介电层内，且对应形成于该第二走线层下方，
其中第二狭缝开口贯穿该第三走线层且对应形成于该第一狭缝开口下方，且其中第三狭缝开口及第四狭缝开口贯穿该第三走线层且沿该第二狭缝开口的长度延伸方向延伸。
15.如权利要求14所述的多层式芯片内置电感结构，其中该第一半圈型堆叠层及该第二半圈型堆叠层各自还包括：
多个第一导电插塞，位于该第一走线层与该第二走线层之间，使该第一走线层电连接该第二走线层；以及
多个第二导电插塞，位于该第二走线层与该第三走线层之间，使该第二走线层电连接该第三走线层。
16.如权利要求14所述的多层式芯片内置电感结构，其中该第二狭缝开口位于该第三狭缝开口与该第四狭缝开口之间。
17.如权利要求14所述的多层式芯片内置电感结构，其中该第一走线层、该第二走线层及该第三走线层各自具有内侧边缘及外侧边缘，且其中该第一走线层的该内侧边缘对准该第二走线层的该内侧边缘及该第三走线层的该内侧边缘，且该第一走线层的该外侧边缘对准该第二走线层的该外侧边缘及该第三走线层的该外侧边缘。
18.一种多层式芯片内置电感结构，其特征在于，包括：
绝缘重布线层，设置于金属层间介电层上；
第一螺旋走线层，设置于该绝缘重布线层内；以及
第二螺旋走线层，位于该金属层间介电层内，且对应于该第一螺旋走线层，其中该金属层间介电层具有分离区以将该第二螺旋走线层分成多个线段，且其中多个第一狭缝开口对应贯穿该多个线段，且每一第一狭缝开口沿对应的线段的长度延伸方向延伸。
19.如权利要求18所述的多层式芯片内置电感结构，还包括：
多个导电插塞，位于该第一螺旋走线层与该第二螺旋走线层之间，使该第一螺旋走线层电连接该第二螺旋走线层。
20.如权利要求18所述的多层式芯片内置电感结构，其中该分离区邻近于该第二螺旋走线层的最内匝的端部。
21.如权利要求18所述的多层式芯片内置电感结构，还包括：下连接层，设置于该分离区内且延伸至该第二螺旋走线层的最内匝的端部，其中第二狭缝开口贯穿该下连接层，且沿该下连接层的长度延伸方向延伸。
22.如权利要求21所述的多层式芯片内置电感结构，还包括：上连接层，设置于该下连接层上方的该绝缘重布线层内，且电连接至该下连接层。
23.如权利要求21所述的多层式芯片内置电感结构，其中该第二狭缝开口连接该多个第一狭缝开口的其中一者。
24.如权利要求18所述的多层式芯片内置电感结构，其中该第一螺旋走线层及该第二螺旋走线层各自具有内侧边缘及外侧边缘，且其中该第一螺旋走线层的该内侧边缘对准该第二螺旋走线层的该内侧边缘，且该第一螺旋走线层的该外侧边缘对准该第二螺旋走线层的该外侧边缘。
25.一种多层式芯片内置电感结构，其特征在于，包括：
绝缘重布线层，设置于金属层间介电层上；
第一螺旋走线层，设置于该绝缘重布线层内；以及
第二螺旋走线层，位于该金属层间介电层内，且对应于该第一螺旋走线层，其中该金属层间介电层具有分离区以将该第二螺旋走线层分成多个线段，且其中多个第一狭缝开口及多个第二狭缝开口对应贯穿该多个线段，且每一第一狭缝开口及每一第二狭缝开口沿对应的线段的长度延伸方向延伸。
26.如权利要求25所述的多层式芯片内置电感结构，还包括：
多个导电插塞，位于该第一螺旋走线层与该第二螺旋走线层之间，使该第一螺旋走线层电连接该第二螺旋走线层。
27.如权利要求25所述的多层式芯片内置电感结构，其中该分离区邻近于该第二螺旋走线层的最内匝的端部。
28.如权利要求25所述的多层式芯片内置电感结构，还包括：下连接层，设置于该分离区内且延伸至该第二螺旋走线层的最内匝的端部，其中第三狭缝开口贯穿该下连接层，且沿该下连接层的长度延伸方向延伸。
29.如权利要求28所述的多层式芯片内置电感结构，还包括：上连接层，设置于该下连接层上方的该绝缘重布线层内，且电连接至该下连接层。
30.如权利要求28所述的多层式芯片内置电感结构，其中该第三狭缝开口连接该多个第一狭缝开口的其中一者。
31.如权利要求28所述的多层式芯片内置电感结构，还包括第四狭缝开口，贯穿该下连接层且沿该第三狭缝开口的长度延伸方向延伸。
32.如权利要求31所述的多层式芯片内置电感结构，其中该第四狭缝开口连接该多个第二狭缝开口的其中一者。
33.如权利要求25所述的多层式芯片内置电感结构，其中该第一螺旋走线层及该第二螺旋走线层各自具有内侧边缘及外侧边缘，且其中该第一螺旋走线层的该内侧边缘对准该第二螺旋走线层的该内侧边缘，且该第一螺旋走线层的该外侧边缘对准该第二螺旋走线层的该外侧边缘。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220413091A1 (en) * 2021-06-28 2022-12-29 Texas Instruments Incorporated Field-aware metal fills for integrated circuit passive components

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1889205A (zh) * 2006-07-18 2007-01-03 威盛电子股份有限公司 电感元件及对称电感元件
CN2914270Y (zh) * 2006-05-22 2007-06-20 威盛电子股份有限公司 多层绕线型电感元件
CN101202277A (zh) * 2007-10-26 2008-06-18 威盛电子股份有限公司 对称电感元件
US20090115562A1 (en) * 2007-11-06 2009-05-07 Via Technologies, Inc. Spiral inductor
US20160155558A1 (en) * 2014-12-02 2016-06-02 GlobalFoundries, Inc. 3D Multipath Inductor
US20180123550A1 (en) * 2016-11-01 2018-05-03 Semiconductor Manufacturing International (Shanghai) Corporation Balun structure
CN110970560A (zh) * 2019-10-24 2020-04-07 威锋电子股份有限公司 芯片内建电感结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI379322B (en) 2007-10-12 2012-12-11 Via Tech Inc Spiral inductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2914270Y (zh) * 2006-05-22 2007-06-20 威盛电子股份有限公司 多层绕线型电感元件
CN1889205A (zh) * 2006-07-18 2007-01-03 威盛电子股份有限公司 电感元件及对称电感元件
CN101202277A (zh) * 2007-10-26 2008-06-18 威盛电子股份有限公司 对称电感元件
US20090115562A1 (en) * 2007-11-06 2009-05-07 Via Technologies, Inc. Spiral inductor
US20160155558A1 (en) * 2014-12-02 2016-06-02 GlobalFoundries, Inc. 3D Multipath Inductor
US20180123550A1 (en) * 2016-11-01 2018-05-03 Semiconductor Manufacturing International (Shanghai) Corporation Balun structure
CN110970560A (zh) * 2019-10-24 2020-04-07 威锋电子股份有限公司 芯片内建电感结构

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
杜金燃: "片上多层电感的参数计算模型与干扰分析", 《中国优秀硕士学位论文全文数据库 信息科技辑》 *

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