CN113009430B - 一种基于噪声卷积的雷达干扰的fpga实现方法及系统 - Google Patents

Abstract

本发明提供的一种基于噪声卷积的雷达干扰的FPGA实现方法及系统，射频收发模块可直接完成从射频端到基带信号、从基带信号到射频端的处理流程，可直接对覆盖波段内的雷达信号进行干扰信号的生成，工程实现快速高效，具有很大的工程实践意义，并且本发明使用数字射频存储技术，对真实的雷达发射信号进行存储，来进行噪声卷积干扰信号的生成，和雷达的发射信号有较高的相干性，进行匹配滤波时，可获得较好的匹配滤波增益，节省了干扰机的能量，具有很好的工程实现价值。

Description

一种基于噪声卷积的雷达干扰的FPGA实现方法及系统

技术领域

本发明属于雷达干扰技术领域，具体涉及一种基于噪声卷积的雷达干扰的FPGA实现方法及系统。

背景技术

随着雷达技术的发展，现代雷达多采用脉内相干、匹配滤波等技术，雷达抗干扰能力得到很大提升。传统的噪声调幅、噪声调频和射频噪声等压制干扰信号，经过匹配滤波后，大部分能量被滤掉，使得干扰信号能量大大浪费，或者干扰效果大幅下降。而噪声卷积干扰使用雷达发射信号和噪声信号进行卷积，使得生成的干扰信号有较好的相干处理增益，从而节省了干扰机的能量，同时又兼有欺骗干扰和压制干扰的特点。

现有技术记载了“基于梳状谱调制的LFM雷达噪声卷积干扰技术”，该技术中分析了噪声卷积干扰的原理，简要地提出了噪声卷积的实现方法。该方法的具体步骤为：先得到雷达信号，再将雷达信号与调制噪声进行卷积，从而得到噪声卷积干扰。此方法没有具体的实现细节，不便于应用到工程实际中。

现有技术记载了“基于SystemGenerator的雷达干扰信号模拟”，该技术提出了一种噪声卷积干扰信号的实现方法。该方法的具体的步骤为：首先，使用DDSComplier模拟出雷达信号，使用高斯白噪声IP核生成高斯白噪声；接着，分别对雷达信号和高斯白噪声信号进行傅里叶变换；接着，对两个信号的傅里叶变换进行复数相乘；最后，再对复数相乘的结果进行逆傅里叶变换，变换到时域，得到2路正交的I/Q时域干扰信号。该方法主要为模拟噪声卷积生成的过程，未使用真实的雷达照射信号进行噪声卷积干扰信号的生成，且其模拟的雷达照射信号样式有限，不便于应用到真实的干扰场景中。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于噪声卷积的雷达干扰的FPGA实现方法及系统。本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明提供的一种基于噪声卷积的雷达干扰的FPGA实现方法，应用于雷达干扰系统，该雷达干扰系统包括：射频收发模块以及FPGA开发板，所述基于噪声卷积的雷达干扰的FPGA实现方法包括：

所述射频收发模块接收雷达发射的射频信号，并将射频信号进行下变频、滤波处理以及AD转换，得到基带信号序列，传输给所述FPGA开发板；

所述FPGA开发板，将传输得到的基带信号序列进行幅度检测，判断基带信号序列的幅度是否高于预设的门限值，如果高于预设的门限值，则确定该基带信号序列为有效雷达发射序列，对该有效雷达发射序列进行存储并基于该有效雷达发射序列确定有效标志位的长度，以有效标志位的长度为生成时长，在生成时长内生成带限高斯白噪声序列，分别对所述有效雷达发射序列以及所述带限高斯白噪声序列进行扩展，以使扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列的长度达到预设的长度，对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行傅里叶变换，将变换后的有效雷达发射序列与变换后的带限高斯白噪声序列的乘积进行傅里叶反变换，得到噪声卷积干扰序列，将所述噪声卷积干扰序列传输给所述射频收发模块；

所述射频收发模块对所述噪声卷积干扰序列依次进行AD转换、上变频以及增益放大，得到变换后的噪声卷积干扰信号，将变换后的噪声卷积干扰信号发射出去。

可选的，所述以有效标志位的长度为生成时长，在生成时长内生成带限高斯白噪声序列的步骤包括：

以有效标志位的长度M为生成时长，在生成时长M内生成带限高斯白噪声序列，以使带限高斯白噪声序列的长度与所述有效标志位的长度相同。

可选的，分别对所述有效雷达发射序列以及所述带限高斯白噪声序列进行扩展，以使扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列的长度达到预设的长度的步骤包括：

在所述有效雷达发射序列以及所述高斯白噪声序列之后分别补0，以使补0后的有效雷达发射序列的长度以及补0后的高斯白噪声序列的长度达到预设的长度；

其中，所述预设的长度为2M-1，M表示有效标志位的长度。

可选的，所述对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行傅里叶变换的步骤包括：

对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行快速傅里叶变换；

其中，所述速傅里叶变换的点数为2的整次幂，点数最大值不超过有效雷达发射序列或带限高斯白噪声序列的有效长度M。

可选的，所述噪声卷积干扰序列为：

y(n)＝IFFT[X(k)·H(k)]

其中，X(k)表示傅里叶变换后的雷达发射序列，H(k)表示傅里叶变换后的带限高斯白噪声序列。

第二方面，本发明提供的一种基于噪声卷积的雷达干扰的FPGA实现系统，所述基于噪声卷积的雷达干扰的FPGA实现系统包括：射频收发模块以及FPGA开发板，

所述射频收发模块接收雷达发射的射频信号，并将射频信号进行下变频、滤波处理以及AD转换，得到基带信号序列，传输给所述FPGA开发板；

所述FPGA开发板，用于将传输得到的基带信号序列进行幅度检测，判断基带信号序列的幅度是否高于预设的门限值，如果高于预设的门限值，则确定该基带信号序列为有效雷达发射序列，对该有效雷达发射序列进行存储，确定有效标志位，以有效标志位为脉冲在脉冲的时长内生成带限高斯白噪声序列，分别对所述有效雷达发射序列以及所述带限高斯白噪声序列进行扩展，以使扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列的长度达到预设的长度，对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行傅里叶变换，将变换后的有效雷达发射序列与变换后的带限高斯白噪声序列的乘积进行傅里叶反变换，得到噪声卷积干扰序列，将所述噪声卷积干扰序列传输给所述射频收发模块；

所述射频收发模块，用于对所述噪声卷积干扰序列依次进行AD转换、上变频以及增益放大，得到变换后的噪声卷积干扰信号，将变换后的噪声卷积干扰信号发射出去。

可选的，所述FPGA开发板，进一步用于以有效标志位的长度M为生成时长，在生成时长M内生成带限高斯白噪声序列，以使带限高斯白噪声序列的长度与所述有效标志位的长度相同。

可选的，所述FPGA开发板，进一步用于在所述有效雷达发射序列以及所述高斯白噪声序列之后分别补0，以使补0后的有效雷达发射序列的长度以及补0后的高斯白噪声序列的长度达到预设的长度；

其中，所述预设的长度为2M-1，M表示有效标志位的长度。

可选的，所述FPGA开发板，进一步用于对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行快速傅里叶变换；

其中，所述速傅里叶变换的点数为2的整次幂，点数最大值不超过有效雷达发射序列或带限高斯白噪声序列的有效长度M。

可选的，所述噪声卷积干扰序列为：

y(n)＝IFFT[X(k)·H(k)]

其中，X(k)表示傅里叶变换后的雷达发射序列，H(k)表示傅里叶变换后的带限高斯白噪声序列。

本发明提供的一种基于噪声卷积的雷达干扰的FPGA实现方法及系统，射频收发模块可直接完成从射频端到基带信号、从基带信号到射频端的处理流程，可直接对覆盖波段内的雷达信号进行干扰信号的生成，工程实现快速高效，具有很大的工程实践意义，并且本发明使用数字射频存储技术，使用FIFO对真实的雷达发射信号进行存储，来进行噪声卷积干扰信号的生成，和雷达的发射信号有较高的相干性，进行匹配滤波时，可获得较好的匹配滤波增益，节省了干扰机的能量，具有很好的工程实现价值。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1为本发明实施例提供的一种基于噪声卷积的雷达干扰的FPGA实现的流程图；

图2为本发明提供的实际实现基于噪声卷积的雷达干扰的FPGA实现方法的流程图；

图3为本发明提供的一种基于噪声卷积的雷达干扰的FPGA实现系统中射频收发子卡和FPGA开发板的数据传输示意图；

图4为本发明提供的噪声卷积干扰的输入输出信号波形；

图5为本发明提供的生成的噪声卷积干扰的脉冲压缩效果图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

本实例的应用场景是：针对敌方目标在空中通过发射信号侦察我方雷达情况而对敌方侦察实施干扰，即先对截获敌方的雷达信号进行捕获存储，再使用噪声对存储的信号进行卷积调制，最后将得到的噪声卷积信号发射出去，以降低敌方雷达目标检测性能。

本发明的实现方法为：射频收发子卡将雷达发射信号通过下变频、滤波和AD变换，得到输入信号的数字序列，接着，将得到的数字序列传输到FPGA中，FPGA对输入的数字序列进行幅度检测，大于设定的门限值时，判断为有效的雷达发射信号序列，使用FIFO对数字序列进行存储，与此同时，在雷达存储序列的有效脉宽内，生成一定带宽的高斯白噪声序列，之后对两个序列分别进行展宽；接下来，对存储的序列和带限高斯白噪声序列分别进行傅里叶变换；然后，对生成的两个傅里叶变换序列进行复数相乘；接着，对复数相乘的结果进行逆傅里叶变换，得到时域的噪声卷积干扰序列；最后，经过射频收发子卡，对噪声卷积干扰序列进行DA转换、上变频和功率放大，发射出去。

如图1所示，本发明提供的一种基于噪声卷积的雷达干扰的FPGA实现方法，应用于雷达干扰系统，该雷达干扰系统包括：射频收发模块以及FPGA开发板，基于噪声卷积的雷达干扰的FPGA实现方法包括：

S1，射频收发模块接收雷达发射的射频信号，并将射频信号进行下变频、滤波处理以及AD转换，得到基带信号序列，传输给FPGA开发板；

可以理解，本发明在实际时使用ADRV9009-W/PCBZ中的射频收发模块，当然也可以使用其他型号的收发模块，凡是能实现本发明的射频收发模块都属于本申请保护的范围，在此本发明不做限制。

本发明使用大带宽的射频收发子卡ADRV9009-W/PCBZ作为射频收发前端，可直接完成从射频端到基带信号、从基带信号到射频端的处理流程，且接收的带宽最大可达200M，可调谐的频率范围从75MHz到6GHz，覆盖HF、VHF、UHF、L、S和部分C波段，可直接对覆盖波段内的雷达信号进行干扰信号的生成，工程实现快速高效，具有很大的工程实践意义。

S2，FPGA开发板，将传输得到的基带信号序列进行幅度检测，判断基带信号序列的幅度是否高于预设的门限值，如果高于预设的门限值，则确定该基带信号序列为有效雷达发射序列，对该有效雷达发射序列进行存储并基于该有效雷达发射序列确定有效标志位的长度，以有效标志位的长度为生成时长，在生成时长内生成带限高斯白噪声序列，分别对有效雷达发射序列以及带限高斯白噪声序列进行扩展，以使扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列的长度达到预设的长度，对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行傅里叶变换，将变换后的有效雷达发射序列与变换后的带限高斯白噪声序列的乘积进行傅里叶反变换，得到噪声卷积干扰序列，将噪声卷积干扰序列传输给射频收发模块；

其中，对有效雷达发射序列进行存储可以使用FIFO进行存储，将FIFO的写使能端置为1，当然可以使用其他存储资源进行存储，本发明对此不做限。可以以FIFO的写使能端作为有效标志位，对该有效标志位进行计数，得到有效标志位的长度。

可以理解，本发明使用数字射频存储技术，使用FIFO对真实的雷达发射信号进行存储，来进行噪声卷积干扰信号的生成，和雷达的发射信号有较高的相干性，进行匹配滤波时，可获得较好的匹配滤波增益，节省了干扰机的能量，具有很好的工程实现价值。

S3，射频收发模块对噪声卷积干扰序列依次进行AD转换、上变频以及增益放大，得到变换后的噪声卷积干扰信号，将变换后的噪声卷积干扰信号发射出去。

可以理解，噪声卷积干扰的原理可表示如下：

y(n)＝x(n)*h(n)

其中，x(n)为AD转换后的雷达发射序列，h(n)为带限高斯白噪声序列，y(n)为噪声卷积干扰序列，*为线性卷积符号；

在本发明实施例中，噪声卷积干扰序列为：

y(n)＝IFFT[X(k)·H(k)]

其中，X(k)表示傅里叶变换后的雷达发射序列，H(k)表示傅里叶变换后的带限高斯白噪声序列。

本发明提供的一种基于噪声卷积的雷达干扰的FPGA实现方法，应用于雷达干扰系统，该雷达干扰系统包括：射频收发模块以及FPGA开发板，该射频收发模块可直接完成从射频端到基带信号、从基带信号到射频端的处理流程，可直接对覆盖波段内的雷达信号进行干扰信号的生成，工程实现快速高效，具有很大的工程实践意义，并且本发明使用数字射频存储技术，将真实的雷达发射信号进行存储，来进行噪声卷积干扰信号的生成，和雷达的发射信号有较高的相干性，进行匹配滤波时，可获得较好的匹配滤波增益，节省了干扰机的能量，具有很好的工程实现价值。

实施例二

作为本发明一种可选的实施例，所述以有效标志位的长度为生成时长，在生成时长内生成带限高斯白噪声序列的步骤包括：

以有效标志位的长度M为生成时长，在生成时长M内生成带限高斯白噪声序列，以使带限高斯白噪声序列的长度与所述有效标志位的长度相同。

实施例三

作为本发明一种可选的实施例，分别对有效雷达发射序列以及带限高斯白噪声序列进行扩展，以使扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列的长度达到预设的长度的步骤包括：

在有效雷达发射序列以及高斯白噪声序列之后分别补0，以使补0后的有效雷达发射序列的长度以及补0后的高斯白噪声序列的长度达到预设的长度；

其中，预设的长度为2M-1，M表示有效标志位的长度。

实施例四

作为本发明一种可选的实施例，对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行傅里叶变换的步骤包括：

对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行快速傅里叶变换；

其中，速傅里叶变换的点数为2的整次幂，点数最大值不超过有效雷达发射序列或带限高斯白噪声序列的有效长度M。

参考图2，在实际运行时，本发明提供一种基于噪声卷积的雷达干扰的FPGA实现方法的实现过程如下：

步骤1：使用射频收发子卡ADRV9009-W/PCBZ的射频收发模块，对输入的雷达发射信号进行下变频和滤波处理，对处理后的基带信号进行AD变换，将变换后的数字序列传输给FPGA开发板；

步骤2，使用FPGA对传输来的信号进行处理；

(2a)在FPGA中对雷达发射序列x(n)进行幅度检测，当低于设定的门限值时，检测为无效，FIFO的写使能端保持为0，不对x(n)进行存储，当高于设定的门限值时，检测为有效，将FIFO的写使能端置1，使用FIFO对其进行存储；

(2b)对FIFO中存储的雷达发射序列x(n)进行计数，长度记为M；

(2c)以FIFO的写使能端为有效标志位，在长度为M的有效时长内，生成一个长度也为M的带限高斯白噪声序列h(n)；

(2d)分别在长度为M的序列x(n)和h(n)后补0，进行长度扩展，扩展到长度为2M-1，扩展后的序列记为x'(n)和h'(n)；

(2e)分别对x'(n)和h'(n)进行快速傅里叶变换，傅里叶变换后分别为序列X(k)和H(k)；

(2f)对X(k)和H(k)进行复数相乘，得到相乘后的乘积Y(k)；

(2g)对Y(k)进行逆傅里叶变换，得到长度为2M-1的时域噪声卷积干扰序列y(n)；

(2h)将y(n)传输给射频收发模块；

步骤3，使用ADRV9009-W/PCBZ的射频发送模块，对噪声卷积干扰序列y(n)进行AD转换、上变频和增益放大功能，将变换后的噪声卷积干扰信号y(t)发射出去。

实施例五

如图3所示，本发明提供的一种基于噪声卷积的雷达干扰的FPGA实现系统，基于噪声卷积的雷达干扰的FPGA实现系统包括：射频收发模块以及FPGA开发板，

所述射频收发模块接收雷达发射的射频信号，并将射频信号进行下变频、滤波处理以及AD转换，得到基带信号序列，传输给所述FPGA开发板；

所述FPGA开发板，用于将传输得到的基带信号序列进行幅度检测，判断基带信号序列的幅度是否高于预设的门限值，如果高于预设的门限值，则确定该基带信号序列为有效雷达发射序列，对该有效雷达发射序列进行存储，确定有效标志位，以有效标志位为脉冲在脉冲的时长内生成带限高斯白噪声序列，分别对所述有效雷达发射序列以及所述带限高斯白噪声序列进行扩展，以使扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列的长度达到预设的长度，对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行傅里叶变换，将变换后的有效雷达发射序列与变换后的带限高斯白噪声序列的乘积进行傅里叶反变换，得到噪声卷积干扰序列，将所述噪声卷积干扰序列传输给所述射频收发模块；

射频收发模块，用于对噪声卷积干扰序列依次进行AD转换上变频以及增益放大，得到变换后的噪声卷积干扰信号，将变换后的噪声卷积干扰信号发射出去。

图3是噪声卷积干扰的硬件平台示意图，主要由ADRV9009-W/PCBZ射频收发子卡和FPGA芯片为XCZU9EG的带HPC的FMC接口两大部分组成。射频收发子卡主要负责对输入信号进行下变频、滤波和AD变换，以及对FPGA输出的数字序列进行DA变换、上变频和功率放大；FPGA主要负责将传输过来的数字信号进行幅度检测，对有效信号和噪声进行快速傅里叶变换和傅里叶逆变换，生成噪声卷积干扰信号，最后将生成的噪声卷积干扰信号传输给射频发送模块。

噪声卷积干扰序列为：

y(n)＝IFFT[X(k)·H(k)]

其中，X(k)表示傅里叶变换后的雷达发射序列，H(k)表示傅里叶变换后的带限高斯白噪声序列。

实施例六

作为本发明一种可选的实施例，FPGA开发板，进一步用于以有效标志位的长度M为生成时长，在生成时长M内生成带限高斯白噪声序列，以使带限高斯白噪声序列的长度与所述有效标志位的长度相同。

实施例七

作为本发明一种可选的实施例，FPGA开发板，进一步用于以有效标志位为脉冲在脉冲的时长内生成带限高斯白噪声序列，以使带限高斯白噪声序列与有效标志位的长度相同；

其中，有效标志位的长度为M。

实施例八

作为本发明一种可选的实施例，FPGA开发板，进一步用于在有效雷达发射序列以及高斯白噪声序列之后分别补0，以使补0后的有效雷达发射序列的长度以及补0后的高斯白噪声序列的长度达到预设的长度；

其中，预设的长度为2M-1，M表示有效标志位的长度。

下面结合附图对本发明的过程及结果作进一步说明。

图4是噪声卷积干扰的输入输出波形图，图4是使用Xilinx公司开发的FPGA开发工具Vivado中的示波器进行采集的。图中的signal_real为射频收发模块传输给FPGA的信号的实部，signal_imag为传输信号的虚部，signal_valid为传输信号的有效位，signal_real、signal_imag和signal_valid的长度都为1500点；noise_valid是将信号的有效位进行展宽之后的有效位，展宽了1499点，总长度为2999点，noise_real和noise_imag分别为生成的带限高斯白噪声的实部和虚部，长度为1500点；jamming_real和jamming_imag分别为生成的噪声卷积干扰信号的实部和虚部，jamming_valid为噪声卷积干扰信号的有效有效标志位，jamming_real、jamming_imag和jamming_valid的长度都为2999。由长度都为1500点输入有效信号和噪声信号生成长度为2999点的噪声卷积干扰信号。

图5是噪声卷积干扰信号的干扰效果图。具体的实验参数为：雷达发射信号的周期为15000点，发射信号的脉宽为1500点，发射信号为中频是50M，带宽为40M的线性调频信号，目标的位置在7000点处，FPGA工作的时钟频率为300MHz。将目标回波和FPGA生成的噪声卷积干扰信号导入到Matlab中进行脉冲压缩，得到干扰效果图。图中的虚线为目标的脉冲压缩结果，实线为噪声卷积干扰经脉冲压缩后的结果曲线，可以看到在目标前后附近有一系列的假目标，形成了欺骗干扰和压制干扰叠加的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种基于噪声卷积的雷达干扰的FPGA实现方法，其特征在于，应用于雷达干扰系统，该雷达干扰系统包括：射频收发模块以及FPGA开发板，所述基于噪声卷积的雷达干扰的FPGA实现方法包括：

所述射频收发模块接收雷达发射的射频信号，并将射频信号进行下变频、滤波处理以及AD转换，得到基带信号序列，传输给所述FPGA开发板；

所述FPGA开发板，将传输得到的基带信号序列进行幅度检测，判断基带信号序列的幅度是否高于预设的门限值，如果高于预设的门限值，则确定该基带信号序列为有效雷达发射序列，对该有效雷达发射序列进行存储并基于该有效雷达发射序列确定有效标志位的长度，以有效标志位的长度为生成时长，在生成时长内生成带限高斯白噪声序列，分别对所述有效雷达发射序列以及所述带限高斯白噪声序列进行扩展，以使扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列的长度达到预设的长度，对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行傅里叶变换，将变换后的有效雷达发射序列与变换后的带限高斯白噪声序列的乘积进行傅里叶反变换，得到噪声卷积干扰序列，将所述噪声卷积干扰序列传输给所述射频收发模块；

所述射频收发模块对所述噪声卷积干扰序列依次进行AD转换、上变频以及增益放大，得到变换后的噪声卷积干扰信号，将变换后的噪声卷积干扰信号发射出去。

2.根据权利要求1所述的基于噪声卷积的雷达干扰的FPGA实现方法，其特征在于，所述以有效标志位的长度为生成时长，在生成时长内生成带限高斯白噪声序列的步骤包括：

以有效标志位的长度M为生成时长，在生成时长M内生成带限高斯白噪声序列，以使带限高斯白噪声序列的长度与所述有效标志位的长度相同。

3.根据权利要求1所述的基于噪声卷积的雷达干扰的FPGA实现方法，其特征在于，分别对所述有效雷达发射序列以及所述带限高斯白噪声序列进行扩展，以使扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列的长度达到预设的长度的步骤包括：

在所述有效雷达发射序列以及所述高斯白噪声序列之后分别补0，以使补0后的有效雷达发射序列的长度以及补0后的高斯白噪声序列的长度达到预设的长度；

其中，所述预设的长度为2M-1，M表示有效标志位的长度。

4.根据权利要求1所述的基于噪声卷积的雷达干扰的FPGA实现方法，其特征在于，所述对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行傅里叶变换的步骤包括：

对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行快速傅里叶变换；

其中，所述速傅里叶变换的点数为2的整次幂，点数最大值不超过有效雷达发射序列或带限高斯白噪声序列的有效长度M。

5.根据权利要求1所述的基于噪声卷积的雷达干扰的FPGA实现方法，其特征在于，所述噪声卷积干扰序列为：

y(n)＝IFFT[X(k)·H(k)]

其中，X(k)表示傅里叶变换后的雷达发射序列，H(k)表示傅里叶变换后的带限高斯白噪声序列。

6.一种基于噪声卷积的雷达干扰的FPGA实现系统，其特征在于，所述基于噪声卷积的雷达干扰的FPGA实现系统包括：射频收发模块以及FPGA开发板，

所述射频收发模块接收雷达发射的射频信号，并将射频信号进行下变频、滤波处理以及AD转换，得到基带信号序列，传输给所述FPGA开发板；

所述FPGA开发板，用于将传输得到的基带信号序列进行幅度检测，判断基带信号序列的幅度是否高于预设的门限值，如果高于预设的门限值，则确定该基带信号序列为有效雷达发射序列，对该有效雷达发射序列进行存储，确定有效标志位，以有效标志位为脉冲在脉冲的时长内生成带限高斯白噪声序列，分别对所述有效雷达发射序列以及所述带限高斯白噪声序列进行扩展，以使扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列的长度达到预设的长度，对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行傅里叶变换，将变换后的有效雷达发射序列与变换后的带限高斯白噪声序列的乘积进行傅里叶反变换，得到噪声卷积干扰序列，将所述噪声卷积干扰序列传输给所述射频收发模块；

所述射频收发模块，用于对所述噪声卷积干扰序列依次进行AD转换、上变频以及增益放大，得到变换后的噪声卷积干扰信号，将变换后的噪声卷积干扰信号发射出去。

7.根据权利要求6所述的基于噪声卷积的雷达干扰的FPGA实现系统，其特征在于，所述FPGA开发板，进一步用于以有效标志位的长度M为生成时长，在生成时长M内生成带限高斯白噪声序列，以使带限高斯白噪声序列的长度与所述有效标志位的长度相同。

8.根据权利要求6所述的基于噪声卷积的雷达干扰的FPGA实现系统，其特征在于，所述FPGA开发板，进一步用于在所述有效雷达发射序列以及所述高斯白噪声序列之后分别补0，以使补0后的有效雷达发射序列的长度以及补0后的高斯白噪声序列的长度达到预设的长度；

其中，所述预设的长度为2M-1，M表示有效标志位的长度。

9.根据权利要求6所述的基于噪声卷积的雷达干扰的FPGA实现系统，其特征在于，所述FPGA开发板，进一步用于对扩展后的有效雷达发射序列以及扩展后的带限高斯白噪声序列分别进行快速傅里叶变换；

其中，所述速傅里叶变换的点数为2的整次幂，点数最大值不超过有效雷达发射序列或带限高斯白噪声序列的有效长度M。

10.根据权利要求6所述的基于噪声卷积的雷达干扰的FPGA实现系统，其特征在于，所述噪声卷积干扰序列为：

y(n)＝IFFT[X(k)·H(k)]

其中，X(k)表示傅里叶变换后的雷达发射序列，H(k)表示傅里叶变换后的带限高斯白噪声序列。

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