CN112953563A - 伽罗瓦域编码器中高速并行信号处理实现方法及装置 - Google Patents

Abstract

本发明提供一种伽罗瓦域编码器中高速并行信号处理实现方法及装置。其中，该方法包括：预先构建伽罗瓦域编码器对应的基于查找表的并行结构；基于所述并行结构获取输入的待编码信息；基于伽罗瓦域信道编码的类型，确定相应的查找表；基于预先配置的相应的编码参数以及所述查找表，对所述待编码信息进行并行伽罗瓦域编码处理，得到相应的编码结果。采用本发明公开的伽罗瓦域编码器中高速并行信号处理实现方法，能够利用通用的并行结构，节省逻辑资源，避免了重复性的设计工作，加快了开发进度，能够同时计算出连续多个输入信息的编码结果，用存储资源换取编码速度的增大，大大缩短了编码时间，有效提高了伽罗瓦域信道编码效率。

Description

伽罗瓦域编码器中高速并行信号处理实现方法及装置

技术领域

本发明涉及计算机应用领域，具体涉及一种伽罗瓦域编码器中高 速并行信号处理实现方法和装置。另外，还涉及一种电子设备及非暂 态计算机可读存储介质。

背景技术

在数据的传输和存储的过程中，伽罗瓦域(即有限域)信道编码 CRC(CyclicRedundancy Check；循环冗余校验)、GOLD序列、M 序列、CC(Convolutional Code)卷积码、Turbo码(Turbo Codes) 在无线通信中被广泛使用。近年来，随着无线通信种对高速率数据传 输的需求越来越大，需要提高编码速度，采用并行编码方式。但是， 由3GPP标准38.211和38.212定义可知CRC、M序列、Gold序列、 Turbo码、CC卷积码均为LFSR(Linear FeedbackShift Register；线 性反馈移位寄存器)问题，其是反馈数据相关迭代算法。按照标准定义来讲，一个时隙只能处理1bit数据，是不可并行的。但随着对高速 率数据传输的需求越来越大，5G下行的峰值速率指标达到了20Gbit/s。 信道编码作为物理层的基本技术，将对5G系统的各项性能指标起 着直接和间接作用。所以LFSR问题并行化势在必行，且有必要实现 高度并行化，从而为未来要求更高的6G标准做准备。

目前，常用的并行编码方法是通过生成多项式的变换并行计算多 个比特数据。然而，上述方式中每一路并行使用各自的逻辑资源，导 致资源成倍增加，且每种编码都有各自的生成多项式，按照通常实现 方法，每种编码要单独设计实现，增加了设计时间，同时降低了信道 编码的效率。因此如何设计一种既能节省逻辑资源，又能避免重复性 的设计工作的伽罗瓦域编码器中高速并行信号处理实现方案成为本 领域研究的重要课题。

发明内容

为此，本发明提供一种伽罗瓦域编码器中高速并行信号处理实现 方法及装置，以解决现有技术中存在的并行编码方法逻辑资源需求较 高，存在重复性的设计工作，导致编码效率和开发进度较慢的问题。

本发明提供一种伽罗瓦域编码器中高速并行信号处理实现方法， 包括：预先构建伽罗瓦域编码器对应的基于查找表的并行结构；基于 所述并行结构获取输入的待编码信息；基于伽罗瓦域信道编码的类型， 确定相应的查找表；基于预先配置的相应的编码参数以及所述查找表， 对所述待编码信息进行并行伽罗瓦域编码处理，得到相应的编码结果。

进一步的，所述伽罗瓦域信道编码的类型包括：循环冗余校验编 码、GOLD序列编码、M序列编码、CC卷积编码以及Turbo编码中 的至少一种。

进一步的，所述的伽罗瓦域编码器中高速并行信号处理实现方法， 还包括：在对所述待编码信息进行并行运算之前进行选通及重排序的 预处理；以及，在对所述待编码信息进行并行运算之后进行排序及选 择输出的后处理。

进一步的，所述的伽罗瓦域编码器中高速并行信号处理实现方法， 还包括：将所述并行结构中对应的显示查找表划分为预设数量的目标 区域；所述目标区域分别用于表示相应的单口存储器；对应所述单口 存储器装配相应数量的所述查找表。

进一步的，所述对所述待编码信息进行并行伽罗瓦域编码处理， 具体包括：通过所述查找表对应于矩阵元素相应位置对所述待编码信 息进行异或处理，完成并行伽罗瓦域编码运算。

相应的，本发明还提供一种伽罗瓦域编码器中高速并行信号处理 实现装置，包括：并行结构构建单元，用于预先构建伽罗瓦域编码器 对应的基于查找表的并行结构；待编码信息获取单元，用于基于所述 并行结构获取输入的待编码信息；查找表确定单元，用于基于伽罗瓦 域信道编码的类型，确定相应的查找表；并行编码处理单元，用于基 于预先配置的相应的编码参数以及所述查找表，对所述待编码信息进 行并行伽罗瓦域编码处理，得到相应的编码结果。

进一步的，所述伽罗瓦域信道编码的类型包括：循环冗余校验编 码、GOLD序列编码、M序列编码、CC卷积编码以及Turbo编码中 的至少一种。

进一步的，所述的伽罗瓦域编码器中高速并行信号处理实现装置， 还包括：预处理单元，用于在对所述待编码信息进行并行运算之前进 行选通及重排序的预处理；以及，后处理单元，用于在对所述待编码 信息进行并行运算之后进行排序及选择输出的后处理。

进一步的，所述的伽罗瓦域编码器中高速并行信号处理实现装置， 还包括：查找表存储单元，用于将所述并行结构中对应的显示查找表 划分为预设数量的目标区域；所述目标区域分别用于表示相应的单口 存储器；对应所述单口存储器装配相应数量的所述查找表。

进一步的，所述并行编码处理单元，具体用于：通过所述查找表 对应于矩阵元素相应位置对所述待编码信息进行异或处理，完成并行 伽罗瓦域编码运算。

本发明还提供一种电子设备，包括存储器、处理器及存储在存储 器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时 实现如上任意一项所述的伽罗瓦域编码器中高速并行信号处理实现 方法的步骤。

本发明还提供一种非暂态计算机可读存储介质，其上存储有计算 机程序，该计算机程序被处理器执行时实现如上任意一项所述的伽罗 瓦域编码器中高速并行信号处理实现方法的步骤。

采用本发明所述的伽罗瓦域编码器中高速并行信号处理实现方 法，能够利用通用的基于查找表的并行结构，以查找表的方式并行计 算完成伽罗瓦域编码，从而节省了逻辑资源，避免了重复性的设计工 作，加快了开发进度；能够根据生成矩阵的特性用多个小规模查找表 来实现大规模并行计算，同时计算出连续多个输入信息的编码结果， 用存储资源换取编码速度的增大，大大缩短了编码时间，有效提高了 伽罗瓦域信道编码效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面 将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显 而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普 通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附 图获取其他的附图。

图1为本发明实施例提供的一种伽罗瓦域编码器中高速并行信 号处理实现方法的流程示意图；

图2为本发明实施例提供的伽罗瓦域编码器对应的并行结构的 示意图；

图3为本发明实施例提供的基于并行结构的成员编码器并行输 入60比特数据计算过程示意图；

图4为本发明实施例提供的Turbo编码器的结构示意图；

图5为本发明实施例提供的Turbo编码器中成员编码器的结构示 意图；

图6为本发明实施例提供的Turbo编码器中结构a部分的示意图；

图7为本发明实施例提供的Turbo编码器中结构b部分的示意图；

图8为本发明实施例提供的一种伽罗瓦域编码器中高速并行信 号处理实现装置的结构示意图；

图9为本发明实施例提供的一种电子设备的实体结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结 合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、 完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是 全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有 做出创造性劳动前提下所获取的所有其他实施例，都属于本发明保护 的范围。

下面基于本发明所述的伽罗瓦域编码器中高速并行信号处理实 现方法，对其实施例进行详细描述。如图1所示，其为本发明实施例 提供的一种伽罗瓦域编码器中高速并行信号处理实现方法的流程示 意图，具体实现过程包括以下步骤：

步骤101：预先构建伽罗瓦域编码器对应的基于查找表的并行结 构。

如图2和3所示，在本发明实施例中，需要预先构建通用的基于 查找表的并行结构，把伽罗瓦域编码器串行编码按bit流的一维计算， 提取时刻信息后，转化成二维矩阵运算，同时根据生成多项式的特点， 把大矩阵运算转化为很少的几个小矩阵运算。在具体实施过程中，需 要说明的是，已知一个二维矩阵，这个二维矩阵乘以一维向量(输入 向量)，一维向量的元素个数就是二维矩阵的列数，得到结果是元素 个数为二维矩阵行数的一维向量(输出向量)。每个的输入向量，对 应一个结果输出向量，把所有匹配的输入向量和输出向量列成一个 表，这个表就是所述查找表。把输入向量作为RAM地址，输出向量 作为RAM(内存)的存储内容，查找表即可存储在RAM中，最后 通过查找表形式快速并行计算编码。

步骤102：基于所述并行结构获取输入的待编码信息。

步骤103：基于伽罗瓦域信道编码的类型，确定相应的查找表。

所述伽罗瓦域信道编码的类型包括循环冗余校验编码(Cyclic RedundancyCheck；CRC)、GOLD序列编码、M序列编码、CC卷积编 码以及Turbo编码等中的至少一种。相应的，需要说明的是CRC、 Gold、M序列编码器是带反馈线的递归结构；CC编码器是无反馈线的正向结构；Turbo的成员编码器(递归系统卷积码编码器)有带反 馈的递归结构和无反馈的正向结构两个部分。其中，递归结构和正向 结构都是基于查找表，原理相同，只需根据不同的编码类型，选通反 馈电路，将连续n个时刻的编码公式用矩阵表示。

(1)对于反馈结构的编码结果只与当前输入和前h(h为生成矩 阵阶数)时刻的编码输出有关，对于每一时刻的编码公式，输入c_k+i等 于k+i时刻开始往前的h+1个编码输出乘以反馈部分生成多项式的逆 (g₀m_k+i+g₁m_k+i-1+...+g_hm_k+i-h)，把这n个时刻的公式用矩阵表示 出来，在已知多项式的逆元的情况下，可得到多项式逆元矩阵。在具 体实施过程中，为计算方便矩阵前面扩展h行初值部分，得到矩阵 A_(n+h)x(n+h)，所以反馈部分编码输出等于矩阵A_(n+h)x(n+h)的逆乘以输入码。 (2)对于正向结构的编码结果d_k+i与当前输入m_k+i及前h(h为生成 矩阵阶数)时刻的输入m_k+i-1,...,m_k+i-h有关，用矩阵表示，编码结果d_k等于正向部分生成矩阵B_nx(n+h)乘以反馈部分的编码输出m_k。在具体实 施过程中，为计算方便矩阵后面扩展h行初值部分，得到矩阵 B_(n+h)x(n+h)。(3)对于既有反馈结构也有正向结构的turbo由矩阵B_(n+h)x(n+h)乘以矩阵A_(n+h)x(n+h)的逆，得到成员编码器的生成矩阵 G_(n+h)x(n+h)。

步骤104：基于预先配置的相应的编码参数以及所述查找表，对 所述待编码信息进行并行伽罗瓦域编码处理，得到相应的编码结果。

其中，所述对所述待编码信息进行并行伽罗瓦域编码处理，具体 包括：通过所述查找表对应于矩阵元素相应位置对所述待编码信息进 行异或处理，完成并行伽罗瓦域编码运算。

在本发明实施例中，得到的所有编码结果均可以表示为生成矩阵 乘输入码的计算，通过查找表计算矩阵运算，对应各个矩阵的查找表 可分别为Table1、Table2……TableX。在具体实施过程中，需要将这 些查找表存储到一组SRAM(单口存储器)里，每个查找表对应一个 SRAM中相应的区域。在应用时，将输入的比特数据作为SRAM地 址查询便可获得表输出，每个SRAM都等效完成了一个小矩阵乘法， 伽罗瓦域运算的相加与异或等效，每个查找表SRAM结果对应于矩 阵元素相应位置做异或，便可完成编码器运算。

将所述并行结构中对应的LUT(即显示查找表)划分为预设数 量的目标区域；所述目标区域分别用于表示相应的单口存储器；对应 所述单口存储器装配相应数量的所述查找表。需要说明的是，LUT 本质上就是一个RAM，将查找表数据预先写入RAM后，每当输入 一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后 进行输出。

除此之外，各种编码器除查找表计算，还包括数据和初值输入、 在对所述待编码信息进行并行运算之前进行相应的预处理(比如选通、 重排序)以及在对所述待编码信息进行并行运算之后进行相应的后处 理(比如排序、选择输出等)。

下面以Turbo编码器为具体实施例进行说明，结构如图4所示的 Turbo编码器包括两个相同的成员编码器和一个交织器组成，其中成 员编码器如图5所示。

在具体实施过程中，可设寄存器中初始值分别为D₂、D₁、D₀，输 入为c_k。图6和7所示编码器可分解为如下两部分：

首先，对图6所示的Turbo编码器中结构的a部分进行讨论，设 该部分输出为m_k,易得：

由简单的矩阵乘法易得：

由公式(7-3)易得：

设

由于A是下三角矩阵且对角线元素均不为零，所以A矩阵可逆。 故有：

[D₀ D₁ D₂ m_k m_k+1 … m_k+n]^T＝A^-1×[D₀ D₁ D₂ c_k c_k+1 … c_k+n]^T (7-5)

公式(7-5)中A只与a部分结构有关，故(7-5)表明当a部分 结构已知时，a部分可并行处理任意比特，输出为m_k序列。

然后对图7所示的Turbo编码器中结构的b部分进行讨论，输入 为m_k，输出为d_k，易得：

由简单的矩阵乘法易得：

故当b部分结构已知时，b部分可实现并行处理任意比特。

综上所述，可得出结论：Turbo编码器的结构已知，可实现并行 处理任意比特。

将公式(7-7)矩阵公式增加冗余部分可得公式(7-8)：

令

令

其中，0_4×60表示一个4行60列的全零矩阵，则有：

并行度为60时，公式(7-5)中n＝59，公式(7-5)可以写为：

[D₀ D₁ D₂ m_k m_k+1 … m_k+59]^T＝A^-1×[D₀ D₁ D₂ c_k c_k+1 … c_k+59]^T (7-9)

将公式(7-9)代入公式(7-8)可得公式(7-10)如下：

取

将G按列分为：

其中，H1～H16、R1～R8均为32×4的二维矩阵，即分别表示对应 的相应查找表。0为32×4的全零矩阵。

将[D₀ D₁ D₂ c_k c_k+1 c_k+2 … c_k+59]^T按行分为1个3×1的矩阵和 15个4×1的矩阵，根据矩阵的分解相乘原理(7-10)可写为以下形式：

到公式(7-11)最后的形式为F1_32×4×P1_4×1+F2_32×4×P2_4×1+F3_32×4×P3_4×1+…， 接下来就是将这23个二维矩阵相乘到23个SRAM中，存储映射关系，获得相 应的查找表：Table1、Table2、...Table23。

除此之外，公式(7-11)第一个矩阵相乘并不满足形式F_32×4×P_4×1， 故而进行如下操作：

设M1′_32×4＝[M1_32×30_32×1]，M2′_32×4＝[M2_32×30_32×1]；

使用M1’分别与[0 0 0 0]^T、[0 0 0 1]^T、[0 0 1 0]^T、[0 0 1 1]^T、[0 1 0 0]^T、······、[11 1 1]^T这16个线性无关列向量相乘并将结果转置顺 序排列便可获得Table24。

使用M2’分别与[0 0 0 0]^T、[0 0 0 1]^T、[0 0 1 0]^T、[0 0 1 1]^T、[0 1 0 0]^T、······、[11 1 1]^T这16个线性无关列向量相乘并将结果转置顺 序排列便可获得Table25。

需要指出的是：上述对M1和M2的操作可等效于将

代入。公式(7-10)的等号左边(输出)最后四位是m_k+57、m_k+58、m_k+59、0， 其中前三位分别对应下一次循环所使用的前三个初始值，最后一位固 定为0，而之后在7.3的结构可以发现m_k+57、m_k+58、m_k+59、0进入了MUX 并在除了第一轮之外均用来查询表Table24、Table25，也就是说实际 使用时上面的D₃＝0为固值，而对M1和M2进行添加一列全零矩阵， 这两点将保证

和

的结果完全一致。

将25张查找表配置给25个16×32的SRAM，应用时将输入的 4bit状态信息作为SRAM地址查询便可获得编码结果输出，每个 SRAM都等效于完成了(7-11)中的一个矩阵乘法，伽罗瓦域运算的 相加与异或等效，因此只需将(7-11)中的相加项映射到相应的SRAM结果设计相应异或，即可完成(7-11)的运算。

计算过程具体如图3所示：每个LUT中有划分了8个区域用于 表示8个SRAM(单口存储器)，每个区域表有T1、......、T25表示 该SRAM装配了25张查找表Table1、......、Table25。“空”或者空白 表示该SRAM没有装配任何表(即此算法编码过程中不会使用到该SRAM区域)。MUX模块：在开始时选择初始值(标准中定义初始 值固定为0)；否则，将选择TXOR₀模块的输出(最后四位比特)。 TXOR₁模块:将输入的9个32比特数据进行异或，并将异或结果(32bit) 输出。TXOR₀模块:将输入的16个32比特数据进行异或，并将异或 结果(32bit)的前28bit输出，后4bit输入MUX模块作为下次循环 的初始值。

本发明提出了通过查找表快速得到编码结果的方法，仅采用多个 相同的4bit地址的小查找表，以4比特查一次表，且所有算法中的运 算均为伽罗瓦域运算。经过有限且很少的步骤同时计算出连续多个输 入信息(60bit或更大)的编码结果，大大缩短了编码时间，用存储 资源换取编码速度的增大。需要说明的是，本发明实施例中不限于 4bit地址的小查找表以4比特查一次表，还可以是8bit地址的小查找 表以8比特查一次表等，在此不做具体限定。

在具体实施过程中，将编码计算过程用矩阵表示出来，这个矩阵 是规则的稀疏矩阵，每一行是上一行右移一列得到，所以可以提取矩 阵的有效数据，并根据矩阵数据块的重复特性，大矩阵运算通过很少 的几个小矩阵的运算来完成，最后对应使用小查找表快速实现计算。

本发明提出了一个通用的基于查找表的并行结构，适用于伽罗瓦 域信道编码中的循环冗余校验编码、GOLD序列编码、M序列编码、 CC卷积编码以及Turbo编码，这些编码的查找表生成原理相同，不 同的编码及并行度对应不同的查找表，只需通过配置相应的编码参数 和查找表，就可实现对应的编码计算。

采用本发明实施例所述的一种伽罗瓦域编码器中高速并行信号 处理实现方法，能够利用通用的基于查找表的并行结构，以查找表的 方式并行计算完成伽罗瓦域编码，从而节省了逻辑资源，避免了重复 性的设计工作，加快了开发进度；能够根据生成矩阵的特性用多个小 规模查找表来实现大规模并行计算，同时计算出连续多个输入信息的 编码结果，用存储资源换取编码速度的增大，大大缩短了编码时间， 有效提高了伽罗瓦域信道编码效率。

与上述提供的一种伽罗瓦域编码器中高速并行信号处理实现方 法相对应，本发明还提供一种伽罗瓦域编码器中高速并行信号处理实 现装置。由于该装置的实施例相似于上述方法实施例，所以描述得比 较简单，相关之处请参见上述方法实施例部分的说明即可，下面描述 的伽罗瓦域编码器中高速并行信号处理实现装置的实施例仅是示意 性的。请参考图2所示，其为本发明实施例提供的一种伽罗瓦域编码 器中高速并行信号处理实现装置的结构示意图。本发明所述的一种伽 罗瓦域编码器中高速并行信号处理实现装置具体包括如下部分：

并行结构构建单元201，用于预先构建伽罗瓦域编码器对应的基 于查找表的并行结构；

待编码信息获取单元202，用于基于所述并行结构获取输入的待 编码信息；

查找表确定单元203，用于基于伽罗瓦域信道编码的类型，确定 相应的查找表；

并行编码处理单元204，用于基于预先配置的相应的编码参数以 及所述查找表，对所述待编码信息进行并行伽罗瓦域编码处理，得到 相应的编码结果。

采用本发明实施例所述的一种伽罗瓦域编码器中高速并行信号 处理实现装置，能够利用通用的基于查找表的并行结构，以查找表的 方式并行计算完成伽罗瓦域编码，从而节省了逻辑资源，避免了重复 性的设计工作，加快了开发进度；能够根据生成矩阵的特性用多个小 规模查找表来实现大规模并行计算，同时计算出连续多个输入信息的 编码结果，用存储资源换取编码速度的增大，大大缩短了编码时间， 有效提高了伽罗瓦域信道编码效率。

与上述提供的伽罗瓦域编码器中高速并行信号处理实现方法相 对应，本发明还提供一种电子设备。由于该电子设备的实施例相似于 上述方法实施例，所以描述得比较简单，相关之处请参见上述方法实 施例部分的说明即可，下面描述的电子设备仅是示意性的。如图9所 示，其为本发明实施例公开的一种电子设备的实体结构示意图。该电 子设备可以包括：处理器(processor)901、存储器(memory)902 和通信总线903，其中，处理器901，存储器902通过通信总线903 完成相互间的通信。处理器901可以调用存储器902中的逻辑指令， 以执行伽罗瓦域编码器中高速并行信号处理实现方法，该方法包括： 预先构建伽罗瓦域编码器对应的基于查找表的并行结构；基于所述并 行结构获取输入的待编码信息；基于伽罗瓦域信道编码的类型，确定 相应的查找表；基于预先配置的相应的编码参数以及所述查找表，对 所述待编码信息进行并行伽罗瓦域编码处理，得到相应的编码结果。

此外，上述的存储器902中的逻辑指令可以通过软件功能单元的 形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可 读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说 对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品 的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若 干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者 网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而 前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁 碟或者光盘等各种可以存储程序代码的介质。

另一方面，本发明实施例还提供一种计算机程序产品，所述计算 机程序产品包括存储在非暂态计算机可读存储介质上的计算机程序， 所述计算机程序包括程序指令，当所述程序指令被计算机执行时，计 算机能够执行上述各方法实施例所提供的伽罗瓦域编码器中高速并 行信号处理实现方法，该方法包括：预先构建伽罗瓦域编码器对应的 基于查找表的并行结构；基于所述并行结构获取输入的待编码信息； 基于伽罗瓦域信道编码的类型，确定相应的查找表；基于预先配置的 相应的编码参数以及所述查找表，对所述待编码信息进行并行伽罗瓦 域编码处理，得到相应的编码结果。

又一方面，本发明实施例还提供一种非暂态计算机可读存储介质， 其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上 述各实施例提供的伽罗瓦域编码器中高速并行信号处理实现方法，该 方法包括：预先构建伽罗瓦域编码器对应的基于查找表的并行结构； 基于所述并行结构获取输入的待编码信息；基于伽罗瓦域信道编码的 类型，确定相应的查找表；基于预先配置的相应的编码参数以及所述 查找表，对所述待编码信息进行并行伽罗瓦域编码处理，得到相应的 编码结果。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部 件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的 部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也 可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或 者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付 出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解 到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然 也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现 有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软 件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光 盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机， 服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所 述的方法。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而 非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领 域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技 术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修 改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方 案的精神和范围。

Claims (10)

1.一种伽罗瓦域编码器中高速并行信号处理实现方法，其特征在于，包括：

预先构建伽罗瓦域编码器对应的基于查找表的并行结构；

基于所述并行结构获取输入的待编码信息；

基于伽罗瓦域信道编码的类型，确定相应的查找表；

基于预先配置的相应的编码参数以及所述查找表，对所述待编码信息进行并行伽罗瓦域编码处理，得到相应的编码结果。

2.根据权利要求1所述的伽罗瓦域编码器中高速并行信号处理实现方法，其特征在于，所述伽罗瓦域信道编码的类型包括：循环冗余校验编码、GOLD序列编码、M序列编码、CC卷积编码以及Turbo编码中的至少一种。

3.根据权利要求1所述的伽罗瓦域编码器中高速并行信号处理实现方法，其特征在于，还包括：在对所述待编码信息进行并行运算之前进行选通及重排序的预处理；以及，在对所述待编码信息进行并行运算之后进行排序及选择输出的后处理。

4.根据权利要求1所述的伽罗瓦域编码器中高速并行信号处理实现方法，其特征在于，还包括：将所述并行结构中对应的显示查找表划分为预设数量的目标区域；所述目标区域分别用于表示相应的单口存储器；对应所述单口存储器装配相应数量的所述查找表。

5.根据权利要求1所述的伽罗瓦域编码器中高速并行信号处理实现方法，其特征在于，所述对所述待编码信息进行并行伽罗瓦域编码处理，具体包括：通过所述查找表对应于矩阵元素相应位置对所述待编码信息进行异或处理，完成并行伽罗瓦域编码运算。

6.一种伽罗瓦域编码器中高速并行信号处理实现装置，其特征在于，包括：

并行结构构建单元，用于预先构建伽罗瓦域编码器对应的基于查找表的并行结构；

待编码信息获取单元，用于基于所述并行结构获取输入的待编码信息；

查找表确定单元，用于基于伽罗瓦域信道编码的类型，确定相应的查找表；

并行编码处理单元，用于基于预先配置的相应的编码参数以及所述查找表，对所述待编码信息进行并行伽罗瓦域编码处理，得到相应的编码结果。

7.根据权利要求6所述的伽罗瓦域编码器中高速并行信号处理实现装置，其特征在于，所述伽罗瓦域信道编码的类型包括：循环冗余校验编码、GOLD序列编码、M序列编码、CC卷积编码以及Turbo编码中的至少一种。

8.根据权利要求6所述的伽罗瓦域编码器中高速并行信号处理实现装置，其特征在于，还包括：预处理单元，用于在对所述待编码信息进行并行运算之前进行选通及重排序的预处理；以及，后处理单元，用于在对所述待编码信息进行并行运算之后进行排序及选择输出的后处理。

9.一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求1-5任意一项所述的伽罗瓦域编码器中高速并行信号处理实现方法的步骤。

10.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如权利要求1-5任意一项所述的伽罗瓦域编码器中高速并行信号处理实现方法的步骤。

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