CN112953465B - 一种基于阻容阵列的可配置弛张振荡器 - Google Patents

Abstract

本发明公开一种基于阻容阵列的可配置弛张振荡器，包括起振电路和控制电路；所述起振电路包括带隙基准源、电容阵列、比较器组、启动与隔离电路、振荡输出逻辑电路，带隙基准源的输出信号经电容阵列与比较器相连接，比较器组的输出信号经由启动与隔离电路与振荡输出逻辑电路相连；控制电路包括专用寄存器组、数字逻辑控制电路和缓冲与调相电路；数字逻辑控制电路通过专用寄存器组与起振电路连接；缓冲与调相电路与数字逻辑控制电路及振荡输出逻辑电路相连接。本发明能提供具有高频率稳定性的时钟信号，能够保持多频点振荡频率的补偿校准能力。

Description

一种基于阻容阵列的可配置弛张振荡器

技术领域

本发明涉及集成电路芯片技术领域，特别是涉及一种基于阻容阵列的可配置弛张振荡器。

背景技术

随着集成电路技术的发展和信息系统的智能化，集成电路目前已广泛应用于各类电子产品与工业装备中，发挥着不可或缺的作用。近年来，物联网技术的发展使得无线传感器网络以及便携式个人电子设备等小型化、智能化终端逐渐成熟，基于各类专用集成电路芯片的板级系统集成度不断提高，对系统功耗分配提出了更为严苛的要求。例如，在无线传感器节点终端中，往往需要利用电池供电，甚至从环境中获取能量来保证系统的能量供给。此外，数字信号处理技术已经成为目前电子系统的必备功能，为保证电子系统中绝大部分的信息可靠传输和智能化处理，需要在时序信号控制下完成模拟信号数字化和信息收发等功能。在此过程中，时钟信号则是集成电路芯片以及板级系统的必备信号，时钟信号的质量关乎电子系统的功能是否正确以及性能优劣，获得低相位噪声、抗温度漂移、抗电源电压变化的时钟信号成为了研究热点。

目前，为集成电路芯片和板级系统提供时钟的主要有晶体振荡器，环形振荡器和弛张振荡器等几类主要方式。晶体振荡器是采用石英晶体产生高度稳定的振荡信号，通过与外围电路配合实现振荡信号调理，然而，由于需要采用晶体结构完成起振，难以完成单片集成且功耗较高；环形振荡器则是采用相同电路结构级联产生相位延迟，遵从巴克豪森稳定性判据的电路结构，主要是应用于低频电路；弛张振荡器是利用基于晶体管构成的逻辑结构与电阻、电容组成的具有自行起振的电路结构，弛张振荡器相较于前述振荡器具有频率范围广，面积小易于集成且成本低等优势，成为了低功耗应用场景下的主流解决方案。其中，弛张振荡器一般采用恒流源对电容充电，电容极板电压与参考电压输入比较器等电路模块，完成电平翻转，输出周期性信号。实际设计中，一般通过改进比较器、电容积分器反馈环路等电路模块的方法，来获得某个频点下的高质量振荡信号。此外，弛张振荡器往往需要参考电流和参考电压作为振荡器核心电路的关键输入信号，在大部分应用中为保证振荡频率的稳定性会选择牺牲系统功耗和面积，采用外供参考电流和参考电压。

近年来，可穿戴电子产品走进千家万户，基于物联网技术的无线传感器也得到了重要应用。因此，集成化、低功耗和功能可配置成为了通用集成电路芯片设计的核心目标。现有技术中，有人提出在集成电路中设计具有可修调功能或者具备温度补偿能力的弛张振荡器，通过改变电阻阻值、调整比较器偏置电流等手段来提高弛张振荡器的频率稳定性。这种检测方法能够有效改善温度对比较器失调和传播延时的影响，但是无法对电流镜失配和工艺参数漂移进行补偿。此外，为实现不同工作模式下的振荡频率可调，往往需要改变比较器输入端的参考电压，难以对某个振荡频率进行精调与校准。

发明内容

本发明的目的是针对现有技术中存在的技术缺陷，而提供一种适用于低成本、低功耗的基于阻容阵列的可配置弛张振荡器，为集成电路芯片提供具有高频率稳定性的时钟信号，能够保持多频点振荡频率的补偿校准能力。

为实现本发明的目的所采用的技术方案是：

一种基于阻容阵列的可配置弛张振荡器，包括：

包括起振电路和控制电路；所述起振电路包括带隙基准源、电容阵列、比较器组、启动与隔离电路、振荡输出逻辑电路，所述带隙基准源的输出信号经电容阵列与比较器组相连接，用于为电容阵列提供所需要的充电电流以及为所述比较器组提供参考电压；所述比较器组的输出信号经由启动与隔离电路与振荡输出逻辑电路相连；所述启动与隔离电路用于在芯片每次上电以及工作相切换时，将电路的工作状态确定到有效起始状态并触发振荡；所述振荡输出逻辑电路完成比较器组输出信号的锁存与触发，并基于组合逻辑电路产生弛张振荡器积分环路所需的控制信号；

所述控制电路包括专用寄存器组、数字逻辑控制电路和缓冲与调相电路；数字逻辑控制电路，通过专用寄存器组与起振电路连接，用于依靠振荡器输出信号以及经由缓冲与调相电路调整的振荡信号完成动态元件匹配控制；缓冲与调相电路，与数字逻辑控制电路及振荡输出逻辑电路相连接，用于对振荡器输出信号进行调整，产生数字逻辑控制电路所需的时钟信号；参考电流为与绝对温度成正比的电流，包括参考电流Iref1和参考电流Iref2，分别注入电容阵列，在电容阵列完成积分，通过积分操作使得电容阵列中的积分电容上极板电压发生变化；

所述带隙基准源包括有可配置电流镜和校正电阻阵列；所述参考电压为与绝对温度成正比的电压，采用与绝对温度成正比的电流注入校正电阻阵列产生，通过调整校正电阻阵列整体的阻值，从而对参考电压进行调整；

所述可配置电流镜包括由MOS场效应晶体管Ma1-Mam连接形成的第一电流镜结构、由MOS场效应晶体管Mb1-Mb4连接形成的第二电流镜结构和由MOS场效应晶体管Mc1-Mcn连接形成的第三电流镜结构，还包括MOS场效应晶体管M1、M2；

其中，MOS场效应晶体管M1、M2的源极和VSS信号相连，MOS场效应晶体管M1、M2的栅极连接在一起并与MOS场效应晶体管M2的漏极相连；MOS场效应晶体管Ma1-Mam、Mb1-Mb4和Mc1-Mcn的源极均与电源信号VDD相连，栅极均连在一起并和运算放大器A1的输出端out相连，MOS场效应晶体管Ma1-Mam的漏极均接入电阻阵列R1，每个电阻均与一个模拟开关串联，电阻阵列R1的另一端与双极型晶体管Q1的发射极相连，双极型晶体管Q1的基极和集电极均与VSS相连；MOS场效应晶体管Mb1的漏极与双极型晶体管Q2的发射极相连，双极型晶体管Q2的集电极和基极均与VSS相连，MOS场效应晶体管Mb2的漏极和M2的漏极相连，通过MOS场效应晶体管M1、M2形成电流镜结构，为运算放大器A1提供偏置电流；MOS场效应晶体管Mb3的漏极与电阻阵列R2相连，电阻阵列R2的另一端与双极型晶体管Q3的发射极相连，双极型晶体管Q3的集电极和基极均与VSS相连，MOS场效应晶体管Mb4的漏极与电阻阵列R3相连，电阻阵列R3的另一端与VSS相连，MOS场效应晶体管Mb4的漏极电压为比较器组的参考电压；MOS场效应晶体管Mc1-Mcn的各个MOS管的漏极均与开关相连，开关形成的开关阵列最终输出两路参考电流Iref1和Iref2，这两路参考电流分别为电容阵列中的两个积分电容充电。

优选的，所述比较器组包括MOS管Md1-Mdn和MOS管M17、M18，MOS管Md1-Mdn和MOS管M17、M18的栅极均接在一起，由外部模块提供电压偏置，源极均接VSS，MOS管Md1-Mdn的漏极与开关阵列相连，开关阵列由数字逻辑电路控制，在数字逻辑控制下可对比较器组的尾电流偏置调节；

两组MOS管M4、M5、M11、M12和M6、M7、M13、M14分别构成一个比较器，MOS管M12和M13的栅极相连与Vref短接，MOS管M11的栅极接Vin1，MOS管M11的源极与M12的源极相连接入开关阵列；MOS管M14的源极与M13的源极相连接入开关阵列，MOS管M14的栅极接Vin2；

MOS管M4、M5、M6和M7的源极均接VDD，MOS管M4、M5的栅极均与M5的漏极相连，MOS管M6和M7的栅极均和M6的漏极相连，MOS管M4的漏极与M11的漏极相连，MOS管M5的漏极与M12的漏极相连，MOS管M6的漏极与M13的漏极相连，MOS管M7的漏极与M14的漏极相连；

MOS管M3和M8的源极均与VDD相连、栅极各自与M4和M7的漏极相连、漏极各自与M17和M18的漏极相连；MOS管M1、M15，MOS管M2、M16，MOS管M9、M19，MOS管M10、M20组成四组构成反相器结构，每组内的两个MOS管管栅极短接且漏极短接，MOS管M1的漏极接Vout1，MOS管M1的栅极接M2的漏极，MOS管M2的栅极与M3的漏极相连；MOS管M10的漏极接Vout2，MOS管M10的栅极接M9的漏极，MOS管M9的栅极接M8的漏极；Vout1和Vout2为比较器组的输出信号。

优选的，所述数字逻辑控制电路包括DEM控制逻辑电路，所述DEM控制逻辑电路包含三组D触发器、临时寄存器、查找表、计数器和一个组合逻辑模块；三组D触发器中所有触发器的复位信号均短接并连接至RST信号，RST信号由计数器产生；第一组D触发器FF1-FF6的时钟信号均连接至clk1，第一组D触发器的各D触发器的D端分别连接至临时寄存器，时钟沿触发时读取临时寄存器中的数据，各触发器的Q端与第二组D触发器FF7-FF12构成的链路相连，控制第二组D触发器FF7-FF12中Q到D间切换模块，切换模块受第一组D触发器FF1-FF6的Q端控制选择是否执行异或运算；第二组D触发器FF7-FF12构成触发器链，其中自触发器FF7开始，该触发器的Q端输出经由切换模块连接至下一个触发器FF8的D输入端，以此类推，触发器FF11的Q端输出经由切换模块连接至下一个触发器FF12的D输入端；触发器FF12的Q端直接反馈连接至触发器FF7的D输入端，触发器FF7-FF12的时钟信号均由clk1’提供，clk1’是clk1的延迟信号，由缓冲与调相电路产生，同时缓冲与调相电路基于反相器的串联并配合多个开关控制能够得到预期相移；

第三组触发器FF13-FF18分别与第二组触发器FF7-FF12对应，触发器FF7的Q端作为触发器FF13的输入信号D，触发器FF8的Q端作为触发器FF14的输入信号D，以此类推，触发器FF12的Q端作为触发器FF18的输入信号D，第三组触发器FF13-FF18的时钟信号由clk2提供，clk2是clk1的反相信号，clk2的上升沿触发采样第二组触发器FF7-FF12的数据结果，并输出至组合逻辑进行运算形成计数器的复位信号，计数器的结果决定查找表的寻址位从而完成临时寄存器的切换。

优选的，所述的数字逻辑控制电路包括温度补偿控制模块，用于根据工作温度的不同设置不同的温度补偿档位。

优选的，所述的数字逻辑控制电路包括振荡频率切换与选择模块，用于根据外部控制切换电容阵列和带隙基准源模块的校正电阻阵列的接入组态，实现振荡频率选择。

优选的，所述专用寄存器组与数字逻辑控制电路、带隙基准源、电容阵列、比较器组以及启动与隔离电路相连接，用于暂存用于控制起振电路的配置字，控制电路所产生的控制信号，即相关配置字信息均经由专用寄存器组完成对起振电路的控制与调节。

优选的，所述控制电路包括数据接口，是弛张振荡器与外部电路结构进行信息传输的结构，当有外部配置需求或进行设计调整时，通过数据接口对振荡器的功能进行重配置。

本发明所提出的弛张振荡器，采用动态元件匹配等方法基于电阻电容阵列等物理结构，可适应不同工况的应用需求，产生不同频率的高质量振荡信号；集成片上基准源和DEM控制逻辑，无须复杂外围电路即可实现自振荡和匹配控制，具有较高的集成度。

本发明所提出的弛张振荡器，通过设计集成有片上电阻电容阵列的弛张振荡器，消除工艺参数漂移的影响，有效降低输出频率的相位噪声，为集成电路芯片提供时钟信号。

附图说明

图1为本发明的弛张振荡器的架构图；

图2为本发明的带隙基准源的结构图；

图3为本发明的比较器组的电路图；

图4为本发明的DEM控制逻辑电路的结构图；

图5为本发明的DEM控制逻辑电路的时序图；

图6为本发明的缓冲与调相电路的电路图；

图7为本发明的电容阵列的电路图；

图8为本发明的开关阵列的电路图。

具体实施方式

以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明提出的基于电阻电容阵列的可配置弛张振荡器，该电路能够在多个指定频率下起振,并利用振荡信号完成关键电路结构的动态元件匹配，有效提高振荡信号质量，充分利用片上资源，提高板级系统集成度。

本发明的基于阻容阵列的可配置弛张振荡器，其架构图如图1所示，包括起振电路和控制电路。

所述的起振电路包括带隙基准源、电容阵列、比较器组、启动与隔离电路和振荡输出逻辑电路。所述带隙基准源为弛张振荡器提供电容阵列的充电电流Iref1和Iref2以及比较器组的参考电压Vref。

进一步的，为提升芯片的参考电流和参考电压的精度，进而改善弛张振荡器振荡信号质量，带隙基准源中设计可配置电流镜和校正电阻阵列。

在带隙基准源中，含有双极型晶体管的电流支路均采用校正电阻阵列提供校准功能，校正电阻阵列的形式采用串联并联相结合的混联结构，尽可能提供较多的档位选择和较强的校正能力。带隙基准源电路中的运算放大器是由基准源本身提供电流偏置的。

本发明中，参考电流为与绝对温度成正比(proportional to absolutetemperature，PTAT)的电流，参考电压为PTAT电压。

参考电压可采用PTAT电流注入校正电阻阵列产生，通过调整校正电阻阵列整体的阻值，从而对参考电压进行调整。由于充电电流和参考电压均为温度的正比例函数，因此振荡器输出频率将仅受工艺参数偏差和失配等非理想因素的影响。

PTAT参考电流Iref1和Iref2分别注入电容阵列，在电容阵列完成积分，积分操作使得电容阵列中的积分电容上极板电压发生变化。

比较器组的主体结构是两个比较器以及可配置电流镜，可配置电流镜为比较器提供尾电流。其中，比较器组中能够完成两组信号的比较，在本发明中，比较器组的尾电流源由一组可配置电流镜产生，受数字逻辑电路的控制产生高度匹配的电流偏置，改善因工艺偏差以及传播延时的差异引起的振荡信号质量衰减。比较器组的输出信号经由启动与隔离电路与振荡输出逻辑电路相连。启动与隔离电路的作用是在芯片每次上电以及工作相切换时，将电路的工作状态确定到有效起始状态并触发振荡。振荡输出逻辑电路完成比较器输出信号的锁存与触发并基于组合逻辑电路产生弛张振荡器积分环路所需的控制信号。

所述控制电路包括专用寄存器组、数据接口、数字逻辑控制电路和缓冲与调相电路。专用寄存器组的功能是暂存用于控制起振电路的主要配置字，控制电路所产生的控制信号，即相关配置字信息均需要经由专用寄存器组完成对起振电路的控制与调节。数据接口是弛张振荡器与外部电路结构进行信息传输的结构，当有外部配置需求或进行设计调整时，可以通过数据接口对振荡器的功能进行重配置。其中，数字逻辑控制电路是控制电路的核心结构，其内部包含温度补偿控制模块、振荡频率切换与校正模块和动态元件匹配(dynamic element matching，DEM)控制逻辑模块。

其中，温度补偿控制模块根据工作温度的不同可设置不同的补偿档位，振荡频率切换与校正模块，根据外部控制切换电容阵列和带隙基准源模块校正电阻阵列的接入组态，实现振荡频率选择。DEM控制逻辑依靠振荡器输出信号以及经由缓冲与调相电路调整的振荡信号完成DEM控制。

其中，缓冲与调相电路对振荡器输出信号进行调整，产生数字逻辑控制电路所需的时钟信号。

在本发明中，利用电阻电容阵列、可配置电流镜等结构对核心电路偏置电流进行补偿、完成关键无源器件的严格匹配，在应用过程中可以进一步对温度漂移、工艺参数偏差等非理想因素进行校正。通过不同的精密调节机制，提高弛张振荡器输出振荡信号质量。本发明提出的弛张振荡器能够调整振荡频率来适应不同的应用需求，例如在常规工作模式以及待机模式的不同时钟需求。振荡频率的切换是通过改变电容阵列中积分电容的容值大小或者调节参考电压的幅值实现的。前述提升振荡信号质量的补偿和校正方法，在本发明的任何振荡频率下均可以进行调节。

本发明的设计架构如附图1所示，在实际应用中本发明可采用自顶向下的集成电路设计方法完成电路设计与版图绘制，首先根据应用需求确定校准精度和频率调节范围，计算得到电容阵列、校准电阻阵列以及各模块偏置电流的设计值。在设计指标的约束下，确定各电路结构的物理参数并仿真验证。

在本发明中，具有外部可校准功能的带隙基准源、比较器组、DEM控制逻辑以及缓冲与调相电路是实现多频率点高质量振荡输出的核心结构，以下进行详细介绍。

带隙基准源为弛张振荡器提供参考电压和参考电流，该参考电压将作为比较器组内部比较的公用参考电压，积分电容上极板的电压将直接与该参考电压进行比较。该参考电流同时作为积分电容的积分电流，由于本发明采用的弛张振荡器结构在忽略比较器传播延时差异的前提下，输出振荡频率仅和无源器件、参考电流、参考电压的温度漂移有关。因此，在本发明中，参考电压和参考电流均具有随绝对温度成正比例变化的特性，而电容的温度漂移在常规应用的温度区间内变化很小，从而获得具有较低温度漂移和相位噪声的振荡信号。

作为一个实施例，如图2所示，带隙基准源电路中，Q1、Q2和Q3均为双极型晶体管，A1为运算放大器，R1、R2和R3是具有不同拓扑结构的校正电阻阵列，其中校正电阻阵列可采用串联、并联以及串并联相结合的混联结构。

M1、M2、Ma1-Mam、Mb1-Mb4和Mc1-Mcn均为MOS场效应晶体管，其中，Ma1-Mam、Mb1-Mb4和Mc1-Mcn均为电流镜结构，且Ma1-Mam和Mc1-Mcn在实际设计中可根据设计指标确定m和n的具体数值，通过镜像操作复制带隙核心产生的PTAT电流。M1、M2的源极和VSS信号相连，M1和M2的栅极连接在一起并与M2的漏极相连；Ma1-Mam、Mb1-Mb4和Mc1-Mcn的源极均与电源信号VDD相连，这些晶体管的栅极均连在一起并和运算放大器A1的输出端out相连。其中，运算放大器的正相输入端与Ma1-Mam的漏极相连，其负相输入端与Mb1的漏端相连，在正负相输入端之间，是运算放大器的偏置电流输入端，该端与M1的漏极相连，M1通过镜像M2所在支路的电流为运算放大器提供偏置。Ma1-Mam的漏极均接入电阻阵列R1，电阻阵列R1在图示中采用的是混联结构，每个电阻单元均与一个模拟开关相串联，这种串联组合再进行并联和串联构成了电阻阵列R1，电阻阵列R1的另一端与双极型晶体管Q1的发射极相连，Q1的基极和集电极均与VSS相连。Mb1的漏极与双极型晶体管Q2的发射极相连，双极型晶体管Q2的集电极和基极均与VSS相连，Mb2的漏极和M2的漏极相连，通过M1、M2形成电流镜结构，为运算放大器提供偏置电流。Mb3的漏极与电阻阵列R2相连，图2中，电阻阵列R2为一个并联的电阻阵列，实际应用中可采用串联、并联或混联结构，电阻阵列R2另一端与双极型晶体管Q3的发射极相连，双极型晶体管Q3的集电极和基极均与VSS相连。Mb4的漏极与电阻阵列R3相连，图2中，电阻阵列R3是混联结构，实际应用中可采用串联、并联或混联结构，电阻阵列R3的另一端与VSS相连，实际应用中电阻阵列R3另一端也可与一个二极管连接形式的MOS管串联，Mb4的漏极电压为本发明中弛张振荡器内部比较器组的参考电压。Mc1-Mcn总计n个MOS管，各个MOS管的漏极均与开关相连，在Mc1-Mcn的n个MOS管中，每个MOS管的漏极均串联两个开关，两个开关的连接关系为串联，相邻两个电流支路所串联的两个开关相串联的位置均由开关串联连接，相邻的两个电流支路中两个相互串联的开关最下端均由开关相互串联，形成开关阵列，其中，Mc1所在支路的最下端Iref1引出作为参考电流Iref1的输出端，Mc2所在支路的最下端Iref2引出作为参考电流Iref2的输出端，参考电流Iref1和Iref2是由Mc1-Mcn中n个晶体管镜像参考电压流过电阻的PTAT电流得到，经过与Mc1-Mcn管连接的开关阵列选通控制，与晶体管串联的开关的导通状态决定Mc1-Mcn晶体管镜像的电流是否引出，横向连接在n个支路之间的开关决定了各支路电流向何处引出，因此，开关阵列将镜像得到的n个电流支路组合成为两路相互独立的电流并输出，这两路电流即为参考电流Iref1和Iref2。

参考电流Iref1和Iref2分别为电容阵列中的两个积分电容充电，电容阵列的结构如图7所示，电容阵列由电容和开关组成，每个电容的上极板均连接至VSS，每个电容的下极板与两个开关相串联，两个开关的上端连接至电容的下极板，两个开关的下端分别连接至Iin_1和Iin_2两个积分电流输入端，这种一个电容串接两个开关的连接组合可以进行扩展，来扩大电容阵列的规模并改变容值。

作为一个实施例，比较器组中有两个高度匹配的比较器，如图3所示，这两个比较器共享Md1-Mdn这n个MOS管产生的偏置电流，从而保证尾电流的匹配程度，进一步消除两个比较器的传播延时等关键指标的差异。开关阵列由数字逻辑电路控制，在数字逻辑控制下可对比较器的尾电流偏置进行精密调节。Md1-Mdn和M17、M18的栅极均接在一起，由外部模块提供电压偏置，前述MOS管的源极均接VSS，Md1-Mdn的漏极与开关阵列相连。M4、M5、M11、M12和M6、M7、M13、M14两组MOS管分别构成比较器，M12和M13的栅极相连与Vref短接，M11的栅极接Vin1，M11的源极与M12的源极相连接入开关阵列，开关阵列的结构如图8所示，开关阵列中包含m1-mk共计k个开关，开关的数目是根据图3开关阵列下方连接的MOS管数量确定的，开关管阵列中的开关数目与其下方所连接的MOS管数量保持一致，开关与MOS管一一对应相串联。因此，在图3中，开关阵列下方连接有Md1-Mdn共计n个晶体管，此时要求k＝n。开关阵列中的开关自左至右分别交替连接至I1和I2两个电流输出端，I1和I2为两个比较器提供偏置电流，I1与M11和M12的源极相连，I2与M13和M14的源极相连；其中，M14的源极与M13的源极相连接入开关阵列，M14的栅极接Vin2。M4、M5、M6和M7的源极均接VDD，M4、M5的的栅极均与M5的漏极相连，M6和M7的栅极均和M6的漏极相连，M4的漏极与M11的漏极相连，M5的漏极与M12的漏极相连，M6的漏极与M13的漏极相连，M7的漏极与M14的漏极相连。M3和M8的源极均与VDD相连，其栅极分别与M4和M7的漏极相连，其漏极分别与M17和M18的漏极相连。M1、M15，M2、M16，M9、M19，M0、M20四组MOS构成反相器结构，其结构特点为每组内的两个晶体管栅极短接且漏极短接。M1的漏极接Vout1，M1的栅极接M2的漏极，M2的栅极与M3的漏极相连；M10的漏极接Vout2，M10的栅极接M9的漏极，M9的栅极接M8的漏极。Vout1和Vout2为比较器的输出信号。

上述的比较器工作原理如下：

Vbias为偏置电压，确定了M7、M18和Md1-Mdn管的电流，经由开关阵列控制为M11、M12、M13和M14所在支路的晶体管提供偏置电流，M3和M8的电流分别由M17和M18确定。M9、M19，M10、M20，M2、M16，和M1、M15两两构成反相器。

Vref为比较器的输入参考电压，Vin1和Vin2分别是两个输入信号，由于Vin1、Vin2和Vref的幅值存在差异，因此流过M11的电流不等于流过M12的电流，流过M13和M14的电流也存在差异，电流的差异将会导致M4和M5的漏极电压存在差异，类似地，M6和M7的漏极电压也存在差异。这种差异是分别由Vin1和Vref的幅值差异以及Vin2和Vref的幅值差异决定的。M4的漏极电压输入至M3的栅极，M3作为共源极放大器，将该信号放大，自M3的漏极输出并作为反相器的输入信号，M2、M16，M1、M15构成的两个反相器对信号进行整形和增强并由Vout1输出。同样地，M7的漏极电压输入至M8的栅极，M8作为共源极放大器，将该信号放大，自M8的漏极输出并作为反相器的输入信号，M9、M19，M10、M20构成的两个反相器对信号进行整形和增强并由Vout2输出。

在本发明中，为保证振荡信号质量，电容阵列中积分电容以及多个可配置电流镜均需要借助动态元件匹配技术进行提升。DEM控制逻辑电路是该弛张振荡器的核心模块，其结构如图4所示，DEM控制逻辑电路时序如图5所示。DEM控制逻辑电路共包含三组D触发器、临时寄存器、查找表、计数器和一个组合逻辑模块。图4展示了一种生成6位伪随机码(A[6]-A[0])的电路结构，共有FF1-FF6，FF7-FF12和FF13-FF18三组D触发器。这三组触发器中所有触发器的复位信号均短接并连接至RST信号，RST信号由计数器产生。FF1-FF6的时钟信号均连接至clk1，各D触发器的D端分别连接至临时寄存器，时钟沿触发时读取临时寄存器中的数据，各触发器的Q端与第二组D触发器构成的链路相连，控制FF7-FF12中Q到D间切换模块，切换模块为虚线框内的运算结构，受FF1-FF6的Q端控制选择是否执行异或运算。FF7-FF12构成触发器链，其中自FF7开始，该触发器的Q端输出经由切换模块连接至下一个触发器FF8的D输入端，以此类推，触发器FF11的Q端输出经由切换模块连接至下一个触发器FF12的D输入端。FF12的Q端直接反馈连接至FF7的D输入端。FF7-FF12的时钟信号均由clk1’提供，根据附图5所示，从时域上看，clk1’是clk1的延迟信号，可以由附图6所示的缓冲与调相电路产生，同时缓冲与调相电路基于反相器的串联并配合多个开关控制能够得到预期相移，在实际应用中可以采用更为复杂的开关控制阵列，精确调整信号相移同时对信号进行缓冲增强其带负载能力。FF13-FF18分别与FF7-FF12对应，FF7的Q端作为FF13的输入信号D，FF8的Q端作为FF14的输入信号D，以此类推，FF12的Q端作为FF18的输入信号D。FF13-FF18的时钟信号由clk2提供，clk2是clk1的反相信号。clk2的上升沿触发采样FF7-FF12的数据结果，并输出至组合逻辑进行运算形成计数器的复位信号，计数器的结果决定查找表的寻址位从而完成临时寄存器的切换。

在实际应用中，本发明涉及的校正电阻阵列结构、电容阵列以及可配置电流镜，DEM控制逻辑电路的随机数产生位数可以进行扩展来满足不同的精度需求。

以上所述仅是本发明的优选实施方式，应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种基于阻容阵列的可配置弛张振荡器，包括起振电路和控制电路；所述起振电路包括带隙基准源、电容阵列、比较器组、启动与隔离电路、振荡输出逻辑电路，所述带隙基准源的输出信号经电容阵列与比较器组相连接，用于为电容阵列提供所需要的充电电流以及为所述比较器组提供参考电压；所述比较器组的输出信号经由启动与隔离电路与振荡输出逻辑电路相连；所述启动与隔离电路用于在芯片每次上电以及工作相切换时，将电路的工作状态确定到有效起始状态并触发振荡；所述振荡输出逻辑电路完成比较器组输出信号的锁存与触发，并基于组合逻辑电路产生弛张振荡器积分环路所需的控制信号；

所述控制电路包括专用寄存器组、数字逻辑控制电路和缓冲与调相电路；数字逻辑控制电路，通过专用寄存器组与起振电路连接，用于依靠振荡器输出信号以及经由缓冲与调相电路调整的振荡信号完成动态元件匹配控制；缓冲与调相电路，与数字逻辑控制电路及振荡输出逻辑电路相连接，用于对振荡器输出信号进行调整，产生数字逻辑控制电路所需的时钟信号；参考电流为与绝对温度成正比的电流，包括参考电流Iref1和参考电流Iref2，分别注入电容阵列，在电容阵列完成积分，通过积分操作使得电容阵列中的积分电容上极板电压发生变化；其特征在于，

所述带隙基准源包括有可配置电流镜和校正电阻阵列；所述参考电压为与绝对温度成正比的电压，采用与绝对温度成正比的电流注入校正电阻阵列产生，通过调整校正电阻阵列整体的阻值，从而对参考电压进行调整；

所述可配置电流镜包括由MOS场效应晶体管Ma1-Mam连接形成的第一电流镜结构、由MOS场效应晶体管Mb1-Mb4连接形成的第二电流镜结构和由MOS场效应晶体管Mc1-Mcn连接形成的第三电流镜结构，还包括MOS场效应晶体管M1、M2；

其中，MOS场效应晶体管M1、M2的源极和VSS信号相连，MOS场效应晶体管M1、M2的栅极连接在一起并与MOS场效应晶体管M2的漏极相连；MOS场效应晶体管Ma1-Mam、Mb1-Mb4和Mc1-Mcn的源极均与电源信号VDD相连，栅极均连在一起并和运算放大器A1的输出端out相连，MOS场效应晶体管Ma1-Mam的漏极均接入电阻阵列R1，每个电阻均与一个模拟开关串联，电阻阵列R1的另一端与双极型晶体管Q1的发射极相连，双极型晶体管Q1的基极和集电极均与VSS相连；MOS场效应晶体管Mb1的漏极与双极型晶体管Q2的发射极相连，双极型晶体管Q2的集电极和基极均与VSS相连，MOS场效应晶体管Mb2的漏极和M2的漏极相连，通过MOS场效应晶体管M1、M2形成电流镜结构，为运算放大器A1提供偏置电流；MOS场效应晶体管Mb3的漏极与电阻阵列R2相连，电阻阵列R2的另一端与双极型晶体管Q3的发射极相连，双极型晶体管Q3的集电极和基极均与VSS相连，MOS场效应晶体管Mb4的漏极与电阻阵列R3相连，电阻阵列R3的另一端与VSS相连，MOS场效应晶体管Mb4的漏极电压为比较器组的参考电压；MOS场效应晶体管Mc1-Mcn的各个MOS管的漏极均与开关相连，开关形成的开关阵列最终输出两路参考电流Iref1和Iref2，这两路参考电流分别为电容阵列中的两个积分电容充电。

2.根据权利要求1所述基于阻容阵列的可配置弛张振荡器，其特征在于，所述比较器组包括MOS管Md1-Mdn和MOS管M17、M18，MOS管Md1-Mdn和MOS管M17、M18的栅极均接在一起，由外部模块提供电压偏置，源极均接VSS，MOS管Md1-Mdn的漏极与开关阵列相连，开关阵列由数字逻辑电路控制，在数字逻辑控制下可对比较器组的尾电流偏置调节；

两组MOS管M4、M5、M11、M12和M6、M7、M13、M14分别构成一个比较器，MOS管M12和M13的栅极相连与Vref短接，MOS管M11的栅极接Vin1，MOS管M11的源极与M12的源极相连接入开关阵列；MOS管M14的源极与M13的源极相连接入开关阵列，MOS管M14的栅极接Vin2；

MOS管M4、M5、M6和M7的源极均接VDD，MOS管M4、M5的栅极均与M5的漏极相连，MOS管M6和M7的栅极均和M6的漏极相连，MOS管M4的漏极与M11的漏极相连，MOS管M5的漏极与M12的漏极相连，MOS管M6的漏极与M13的漏极相连，MOS管M7的漏极与M14的漏极相连；

MOS管M3和M8的源极均与VDD相连、栅极各自与M4和M7的漏极相连、漏极各自与M17和M18的漏极相连；MOS管M1、M15，MOS管M2、M16，MOS管M9、M19，MOS管M10、M20组成四组构成反相器结构，每组内的两个MOS管管栅极短接且漏极短接，MOS管M1的漏极接Vout1，MOS管M1的栅极接M2的漏极，MOS管M2的栅极与M3的漏极相连；MOS管M10的漏极接Vout2，MOS管M10的栅极接M9的漏极，MOS管M9的栅极接M8的漏极；Vout1和Vout2为比较器组的输出信号。

3.根据权利要求1所述基于阻容阵列的可配置弛张振荡器，其特征在于，所述数字逻辑控制电路包括DEM控制逻辑电路，所述DEM控制逻辑电路包含三组D触发器、临时寄存器、查找表、计数器和一个组合逻辑模块；三组D触发器中所有触发器的复位信号均短接并连接至RST信号，RST信号由计数器产生；第一组D触发器FF1-FF6的时钟信号均连接至clk1，第一组D触发器的各D触发器的D端分别连接至临时寄存器，时钟沿触发时读取临时寄存器中的数据，各触发器的Q端与第二组D触发器FF7-FF12构成的链路相连，控制第二组D触发器FF7-FF12中Q到D间切换模块，切换模块受第一组D触发器FF1-FF6的Q端控制选择是否执行异或运算；第二组D触发器FF7-FF12构成触发器链，其中自触发器FF7开始，该触发器的Q端输出经由切换模块连接至下一个触发器FF8的D输入端，以此类推，触发器FF11的Q端输出经由切换模块连接至下一个触发器FF12的D输入端；触发器FF12的Q端直接反馈连接至触发器FF7的D输入端，触发器FF7-FF12的时钟信号均由clk1’提供，clk1’是clk1的延迟信号，由缓冲与调相电路产生，同时缓冲与调相电路基于反相器的串联并配合多个开关控制能够得到预期相移；

第三组触发器FF13-FF18分别与第二组触发器FF7-FF12对应，触发器FF7的Q端作为触发器FF13的输入信号D，触发器FF8的Q端作为触发器FF14的输入信号D，以此类推，触发器FF12的Q端作为触发器FF18的输入信号D，第三组触发器FF13-FF18的时钟信号由clk2提供，clk2是clk1的反相信号，clk2的上升沿触发采样第二组触发器FF7-FF12的数据结果，并输出至组合逻辑进行运算形成计数器的复位信号，计数器的结果决定查找表的寻址位从而完成临时寄存器的切换。

4.根据权利要求1所述基于阻容阵列的可配置弛张振荡器，其特征在于，所述的数字逻辑控制电路包括温度补偿控制模块，用于根据工作温度的不同设置不同的温度补偿档位。

5.根据权利要求1所述基于阻容阵列的可配置弛张振荡器，其特征在于，所述的数字逻辑控制电路包括振荡频率切换与选择模块，用于根据外部控制切换电容阵列和带隙基准源模块的校正电阻阵列的接入组态，实现振荡频率选择。

6.根据权利要求1所述基于阻容阵列的可配置弛张振荡器，其特征在于，所述专用寄存器组与数字逻辑控制电路、带隙基准源、电容阵列、比较器组以及启动与隔离电路相连接，用于暂存用于控制起振电路的配置字，控制电路所产生的控制信号，即相关配置字信息均经由专用寄存器组完成对起振电路的控制与调节。

7.根据权利要求1所述基于阻容阵列的可配置弛张振荡器，其特征在于，所述控制电路包括数据接口，是弛张振荡器与外部电路结构进行信息传输的结构，当有外部配置需求或进行设计调整时，通过数据接口对振荡器的功能进行重配置。

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