CN112949248A - 一种芯片顶层狭长通道的自动布线方法、装置及存储介质 - Google Patents
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Abstract
本发明公开了一种芯片顶层狭长通道的自动布线方法、装置及存储介质,所述方法包括:在待布线通道的横向通道与纵向通道相衔接的拐角处设置第一布线缓冲区;其中,所述布线缓冲区排列有若干缓冲器单元,且每一待布线的信号管脚与一缓冲单元对应;根据若干所述缓冲器单元进行自动布线;其中,在进行自动布线时,各信号管脚的横向走线与所述横向通道的边缘平行,且在各信号管脚所对应的缓冲单元处布设与横向走线垂直的纵向走线。通过实施本发明实施例能够解决现有技术在狭长通道自动布线时存在的绕线拥塞问题。
Description
技术领域
本发明涉及芯片设计技术领域,尤其涉及一种芯片顶层狭长通道的自动布线方法、装置及存储介质。
背景技术
随着集成电路规模的进一步扩大,工艺节点尺寸逐步缩小,越来越多芯片在物理实现阶段会采取多层级的实现方式,常见的是两层或者三层的设计结构,多层级设计结构的优势是各个层级模块并行实现,以此提高芯片物理设计阶段的实现效率。多层级结构划分时候需要考虑到要被划分出的单个模块的逻辑量大小,功能复杂性以及物理可实现性。最高层级也称作顶层,顶层一般会保留芯片输入输出信号模块,时钟树产生模块,芯片全局复位模块,芯片总线控制模块,其余逻辑都会划分给下一层级来做物理实现。
按照划分的顶层加模块的物理实现方式,顶层会出现比较多的狭长通道,而现有技术采用EDA工具在狭长通道内进行自动布线,但是,现有EDA的算法摆放基本单元门的时候会按照距离最短来处理,这样会造成逻辑单元都会贴在狭长通道的一边摆放,从而导致沿着一边存在绕线资源严重不足的问题(如图1所示,狭长通道中横向走线和纵向走线都沿通道的一边进行自动布线,进而导致绕线资源不足的问题),进而导致最终设计出来的芯片物理上狭长通道内存在局部绕线拥塞问题,绕线拥塞意味着芯片物理不可实现,对于多层级设计,顶层狭长通道的绕线问题亟待解决。
发明内容
本发明实施例提供一种芯片顶层狭长通道的自动布线方法、装置及存储介质,能解决现有技术在狭长通道自动布线时存在的绕线拥塞问题。
本发明一实施例提供一种芯片顶层狭长通道的自动布线方法,包括:
在在待布线通道的横向通道与纵向通道相衔接的拐角处设置第一布线缓冲区;其中,所述布线缓冲区排列有若干缓冲器单元,且每一待布线的信号管脚与一缓冲单元对应;
根据若干所述缓冲器单元进行自动布线;其中,在进行自动布线时,各信号管脚的横向走线与所述横向通道的边缘平行,且在各信号管脚所对应的缓冲单元处布设与横向走线垂直的纵向走线。
进一步的,所述第一布线缓冲区的设置方法包括:
获取待布线的信号管脚数量、相邻两信号管脚之间的距离、横向通道宽度以及纵向通道宽度;
根据所述信号管脚数量、相邻两信号管脚之间的距离、所述横向通道宽度以及所述纵向通道宽度,选定尺寸符合以下条件的若干缓冲单元:
将所选定的缓冲单元排列为N行,且每行所包含的缓冲单元数量为M,生成所述第一布线缓冲区;其中,M=ceil(W/I)、ceil()为进一取整函数、X为待布线的信号管脚数量、I为相邻两信号管脚之间的距离、A为横向通道宽度、B为纵向通道宽度、W为缓冲单元的宽、L为缓冲单元的长、D为相邻两行第一个缓冲单元之间横线坐标的预设差值。
进一步的,还包括:在判断所述横向通道的长度超过第一预设阈值时,在所述横向通道中设置第二布线缓冲区;其中,所述第二布线缓冲区中的缓冲单元纵向排布为一列,且缓冲单元的数量为量为N。
进一步的,还包括:在判断所述纵向通道的长度超过第二预设阈值时,在所述纵向通道中设置第三布线缓冲区;其中,所述第三布线缓冲区中的缓冲单元横向排布为一列,且缓冲单元的数量为量为M。
在上述方法项实施例的基础上,本发明对应提供了装置项实施例;
本发明一实施例提供了一种芯片顶层狭长通道的自动布线装置,包括:第一布线缓冲区设置模块以及自动布线模块;
所述第一布线缓冲区设置模块,用于在待布线通道的横向通道与纵向通道相衔接的拐角处设置第一布线缓冲区;其中,所述布线缓冲区排列有若干缓冲器单元,且每一待布线的信号管脚与一缓冲单元对应;
所述自动布线模块,用于根据若干所述缓冲器单元进行自动布线;其中,在进行自动布线时,各信号管脚的横向走线与所述横向通道的边缘平行,且在各信号管脚所对应的缓冲单元处布设与横向走线垂直的纵向走线。
进一步的,所述第一布线缓冲区设置模块,用于设置所述第一布线缓冲区的方法包括:
获取待布线的信号管脚数量、相邻两信号管脚之间的距离、横向通道宽度以及纵向通道宽度;
根据所述信号管脚数量、相邻两信号管脚之间的距离、所述横向通道宽度以及所述纵向通道宽度,选定尺寸符合以下条件的若干缓冲单元:
将所选定的缓冲单元排列为N行,且每行所包含的缓冲单元数量为M,生成所述第一布线缓冲区;其中,M=ceil(W/I)、ceil()为进一取整函数、X为待布线的信号管脚数量、I为相邻两信号管脚之间的距离、A为横向通道宽度、B为纵向通道宽度、W为缓冲单元的宽、L为缓冲单元的长、D为相邻两行第一个缓冲单元之间横线坐标的预设差值。
进一步的,还包括:第二布线缓冲区设置模块;所述第二布线缓冲区设置模块,用于在判断所述横向通道的长度超过第一预设阈值时,在所述横向通道中设置第二布线缓冲区;其中,所述第二布线缓冲区中的缓冲单元纵向排布为一列,且缓冲单元的数量为量为N。
进一步的,还包括:第三布线缓冲区设置模块;所述第三布线缓冲区设置模块,用于在判断所述纵向通道的长度超过第二预设阈值时,在所述纵向通道中设置第三布线缓冲区;其中,所述第三布线缓冲区中的缓冲单元横向排布为一列,且缓冲单元的数量为量为M。
在上述方法项实施例的基础上,本发明对应提供了一存储介质项实施例;
本发明另一实施例提供了一种存储介质,所述存储介质包括存储的计算机程序,其中,在所述计算机程序运行时控制所述存储介质所在设备执行本发明任意一项所述的芯片顶层狭长通道的自动布线方法。
通过实施本发明实施例具有如下有益效果:
本发明实施例提供了一种芯片顶层狭长通道的自动布线方法、装置及存储介质,上述方法在横向通道和纵向通道相互衔接的拐角处,排列了若干个缓冲器单元,组成第一布线缓冲区,然后在自动布线时,从各个信号管脚引出平行与横向通道边缘的横向走线,然后在各信号管脚对应的缓冲器单元处,布设与横向走线相互垂直的纵向走线,通过设置缓冲器单元进行绕线引导,这样狭长通道中的横向通道和纵向通道中的各个能够分散布设,从而缓解绕线资源不足,解决局部绕线拥塞问题。
附图说明
图1是采用现有技术进行自动布线的效果示意图。
图2是本发明一实施例提供的一种芯片顶层狭长通道的自动布线方法的流程示意图。
图3是采用本发明一实施例提供的一种缓冲器单元的示意图。
图4是采用本发明一实施例提供的第一缓冲区中各缓冲器单元的排列效果图。
图5是采用本发明提供的一种芯片顶层狭长通道的自动布线方法的效果示意图。
图6是采用本发明提供的一种芯片顶层狭长通道的自动布线方法的另一效果示意图。
图7是采用本发明提供的一种芯片顶层狭长通道的自动布线方法的又一效果示意图。
图8是本发明一实施例提供的一种芯片顶层狭长通道的自动布线装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
如图2所示,本发明一实施例提供了一种芯片顶层狭长通道的自动布线方法,包括:
步骤S101:在待布线通道的横向通道与纵向通道相衔接的拐角处设置第一布线缓冲区;其中,所述布线缓冲区排列有若干缓冲器单元,且每一待布线的信号管脚与一缓冲单元对应。
步骤S102:根据若干所述缓冲器单元进行自动布线;其中,在进行自动布线时,各信号管脚的横向走线与所述横向通道的边缘平行,且在各信号管脚所对应的缓冲单元处布设与横向走线垂直的纵向走线。
对于步骤S101:在一个优选的实施例中,所述第一布线缓冲区设置模块,用于设置所述第一布线缓冲区的方法包括:
获取待布线的信号管脚数量、相邻两信号管脚之间的距离、横向通道宽度以及纵向通道宽度;
根据所述信号管脚数量、相邻两信号管脚之间的距离、所述横向通道宽度以及所述纵向通道宽度,选定尺寸符合以下条件的若干缓冲单元:
将所选定的缓冲单元排列为N行,且每行所包含的缓冲单元数量为M,生成所述第一布线缓冲区;其中,M=ceil(W/I)、ceil()为进一取整函数、X为待布线的信号管脚数量、I为相邻两信号管脚之间的距离、A为横向通道宽度、B为纵向通道宽度、W为缓冲单元的宽、L为缓冲单元的长、D为相邻两行第一个缓冲单元之间横线坐标的预设差值。
具体的,如图3、图4所示以及图5所示,在一优选实施中,待布线通道包括一个横向通道和一个纵向通道;横向通道的宽度为A,纵向通道的宽度为B,横向通道处设置有10个信号管脚,需要对10个信号管脚进行自动布线;
首先设置第一布线缓冲区,如图5所示,第一布线缓冲区设置在横向通道和纵向通通道相衔接的拐角处,第一布线缓冲区的最大区域尺寸为:长为B,宽为A;因此由多个缓冲器单元所排列后所占的区域尺寸不能超过第一布线缓冲区的最大区域尺寸,因此需对缓冲器的尺寸进行限制。
假设相邻两信号管脚之间的距离为I,信号管脚的数量为X,缓冲器单元的宽为W,缓冲器单元的长为L,那么第一布线缓冲区中每一行需要排列的缓冲器数量M=ceil(W/I);ceil()为进一取整函数,例如假设缓冲器高度为0.25um,相邻两信号管脚的距离为0.1um,则每一排放入的缓冲器单元的数量是0.25/0.1=2.5,取整后也就是一排可以放3个缓冲器。由于相邻两信号管脚的距离为0.1um,那么连续3个信号管脚的距离为0.2um,0.2um<0.25um,也就是说缓冲器单元的宽度能够含盖3个信号管脚,即说明在排列缓冲器单元时,每一行会有3条横向走线需要布设对应的纵向走线,而本发明在一个缓冲器单元处布设一条纵向走线,因此每一行需要的缓冲器单元的数量与缓冲器单元的宽度能够含盖的管脚数量是保持一致的,因为在排列缓冲器单元时,每一行所需要排列的缓冲器单元的数量需要满足:M=ceil(W/I)。总的缓冲器单元的数量要不少于信号管脚的数量X,若假设第一布线缓冲区内有排列有N行缓冲器单元,那么总的缓冲器单元的数量为:N*M,那么此时需要满足NM≥X,则有N≥X/M;由此可以得出第一布线缓冲区中排列的缓冲器单元的行数N可以为:而在本发明中为了保证在各缓冲单元所布设的纵向走线不重合,因此在排列各缓冲器单元时,相连两行的第一个缓冲器单元不是完全对齐会偏移一段距离,因此相邻两行第一个缓冲单元之间横线坐标会有一个预设差值,如图4中的D所示。
由于第一布线缓冲区的最大区域尺寸为:长为B,宽为A;综合上述限定条件,可以得出:
在上述公式中,信号管脚数量X、相邻两信号管脚之间的距离I、横向通道宽度A、纵向通道宽度B、两行第一个缓冲单元之间横线坐标的预设差值D,均为提前设定好的已知量,系统内预先存储有若干不同尺寸规格的缓冲器单元,在设置第一布线缓冲区时,根据上述已知量选定尺寸规格符合上述公式(1)和公式(2)的缓冲器单元作为选定的缓冲器单元;然后取M*N个选定的缓冲器单元在第一布线缓冲区的限定区域内排列成为,N行M列,进而完成上述第一布线缓冲区的设定。需要说明的是上述第一布线缓冲区中的各个缓冲器单元的尺寸都是一致的;另外,可以理解的是本发明上述芯片顶层狭长通道的自动布线方法适用于在计算机内运行,则上述缓冲器单元在实际设计过程中可以理解为图3所示的矩形框图。
对于步骤S102;根据步骤S101完成第一布线缓冲区的设定后,则进行自动布线,在自动布线时首先从位于横向通道的各个信号引脚处引出各横向走线,各个信号管脚的横向走线相互平行,且都与横向通道的边缘平行,每个信号管脚与第一布线缓冲区内的一个缓冲器单元对应,如图5所示,信号管脚1与缓冲器单元1对应,信号管脚2与缓冲器单元2对应,因此类推;然后将各横向走线引入对应的缓冲器单元中,再从各个缓冲器单元引出一垂直与横向走线的纵向走线完成上述自动布线。最终的自动布线效果如图5所示,由于需要布线的信号管脚为10个,因此在图5中缓冲器单元12以及缓冲器单元11作为冗余设计,必要时可以省略。
如图7所示,在一个优选的实施例中,还包括:在判断所述横向通道的长度超过第一预设阈值时,在所述横向通道中设置第二布线缓冲区;其中,所述第二布线缓冲区中的缓冲单元纵向排布为一列,且缓冲单元的数量为量为N。在判断所述纵向通道的长度超过第二预设阈值时,在所述纵向通道中设置第三布线缓冲区;其中,所述第三布线缓冲区中的缓冲单元横向排布为一列,且缓冲单元的数量为量为M。
为防止由于横向通道或纵向通道的距离太长,导致信号从模块出来因为距离太长电阻太大正常到达拐角处的问题,在这一实施例中,在通道过长时,增设第二布线缓冲区和第三布线缓冲区作为中间点的连接桥接,从而保证信号在远距离传输过程中信号不丢失。
在上述方法项实施例的基础上,本发明对应提供了装置项实施例;
如图8所示,本发明一实施例提供了一种芯片顶层狭长通道的自动布线装置,包括:第一布线缓冲区设置模块以及自动布线模块;
所述第一布线缓冲区设置模块,用于在待布线通道的横向通道与纵向通道相衔接的拐角处设置第一布线缓冲区;其中,所述布线缓冲区排列有若干缓冲器单元,且每一待布线的信号管脚与一缓冲单元对应;
所述自动布线模块,用于根据若干所述缓冲器单元进行自动布线;其中,在进行自动布线时,各信号管脚的横向走线与所述横向通道的边缘平行,且在各信号管脚所对应的缓冲单元处布设与横向走线垂直的纵向走线。
在一个优选的实施例中,所述第一布线缓冲区设置模块,用于设置所述第一布线缓冲区的方法包括:
获取待布线的信号管脚数量、相邻两信号管脚之间的距离、横向通道宽度以及纵向通道宽度;
根据所述信号管脚数量、相邻两信号管脚之间的距离、所述横向通道宽度以及所述纵向通道宽度,选定尺寸符合以下条件的若干缓冲单元:
将所选定的缓冲单元排列为N行,且每行所包含的缓冲单元数量为M,生成所述第一布线缓冲区;其中,M=ceil(W/I)、ceil()为进一取整函数、X为待布线的信号管脚数量、I为相邻两信号管脚之间的距离、A为横向通道宽度、B为纵向通道宽度、W为缓冲单元的宽、L为缓冲单元的长、D为相邻两行第一个缓冲单元之间横线坐标的预设差值。
在一个优选的实施例中,还包括:第二布线缓冲区设置模块;所述第二布线缓冲区设置模块,用于在判断所述横向通道的长度超过第一预设阈值时,在所述横向通道中设置第二布线缓冲区;其中,所述第二布线缓冲区中的缓冲单元纵向排布为一列,且缓冲单元的数量为量为N。
在一个优选的实施例中,还包括:第三布线缓冲区设置模块;所述第三布线缓冲区设置模块,用于在判断所述纵向通道的长度超过第二预设阈值时,在所述纵向通道中设置第三布线缓冲区;其中,所述第三布线缓冲区中的缓冲单元横向排布为一列,且缓冲单元的数量为量为M。
在上述方法项实施例的基础上,本发明对应提供了存储介质项实施例;
本发明另一实施例提供了一种存储介质,所述存储介质包括存储的计算机程序,其中,在所述计算机程序运行时控制所述存储介质所在设备执行本发明任意一项所述的芯片顶层狭长通道的自动布线方法。
需说明的是,以上所描述的装置实施例仅仅是示意性的,其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的,作为单元显示的部件可以是或者也可以不是物理单元,即可以位于一个地方,或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。另外,本发明提供的装置实施例附图中,模块之间的连接关系表示它们之间具有通信连接,具体可以实现为一条或多条通信总线或信号线。本领域普通技术人员在不付出创造性劳动的情况下,即可以理解并实施。
以上所述是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也视为本发明的保护范围。
Claims (9)
1.一种芯片顶层狭长通道的自动布线方法,其特征在于,包括:
在待布线通道的横向通道与纵向通道相衔接的拐角处设置第一布线缓冲区;其中,所述布线缓冲区排列有若干缓冲器单元,且每一待布线的信号管脚与一缓冲单元对应;
根据若干所述缓冲器单元进行自动布线;其中,在进行自动布线时,各信号管脚的横向走线与所述横向通道的边缘平行,且在各信号管脚所对应的缓冲单元处布设与横向走线垂直的纵向走线。
2.如权利要求1所述的芯片顶层狭长通道的自动布线方法,其特征在于,所述第一布线缓冲区的设置方法包括:
获取待布线的信号管脚数量、相邻两信号管脚之间的距离、横向通道宽度以及纵向通道宽度;
根据所述信号管脚数量、相邻两信号管脚之间的距离、所述横向通道宽度以及所述纵向通道宽度,选定尺寸符合以下条件的若干缓冲单元:
3.如权利要求2所述的芯片顶层狭长通道的自动布线方法,其特征在于,还包括:在判断所述横向通道的长度超过第一预设阈值时,在所述横向通道中设置第二布线缓冲区;其中,所述第二布线缓冲区中的缓冲单元纵向排布为一列,且缓冲单元的数量为量为N。
4.如权利要求2所述的芯片顶层狭长通道的自动布线方法,其特征在于,还包括:在判断所述纵向通道的长度超过第二预设阈值时,在所述纵向通道中设置第三布线缓冲区;其中,所述第三布线缓冲区中的缓冲单元横向排布为一列,且缓冲单元的数量为量为M。
5.一种芯片顶层狭长通道的自动布线装置,其特征在于,包括:第一布线缓冲区设置模块以及自动布线模块;
所述第一布线缓冲区设置模块,用于在待布线通道的横向通道与纵向通道相衔接的拐角处设置第一布线缓冲区;其中,所述布线缓冲区排列有若干缓冲器单元,且每一待布线的信号管脚与一缓冲单元对应;
所述自动布线模块,用于根据若干所述缓冲器单元进行自动布线;其中,在进行自动布线时,各信号管脚的横向走线与所述横向通道的边缘平行,且在各信号管脚所对应的缓冲单元处布设与横向走线垂直的纵向走线。
6.如权利要求5所述的芯片顶层狭长通道的自动布线装置,其特征在于,所述第一布线缓冲区设置模块,用于设置所述第一布线缓冲区的方法包括:
获取待布线的信号管脚数量、相邻两信号管脚之间的距离、横向通道宽度以及纵向通道宽度;
根据所述信号管脚数量、相邻两信号管脚之间的距离、所述横向通道宽度以及所述纵向通道宽度,选定尺寸符合以下条件的若干缓冲单元:
7.如权利要求6所述的芯片顶层狭长通道的自动布线装置,其特征在于,还包括:第二布线缓冲区设置模块;所述第二布线缓冲区设置模块,用于在判断所述横向通道的长度超过第一预设阈值时,在所述横向通道中设置第二布线缓冲区;其中,所述第二布线缓冲区中的缓冲单元纵向排布为一列,且缓冲单元的数量为量为N。
8.如权利要求6所述的芯片顶层狭长通道的自动布线装置,其特征在于,还包括:第三布线缓冲区设置模块;所述第三布线缓冲区设置模块,用于在判断所述纵向通道的长度超过第二预设阈值时,在所述纵向通道中设置第三布线缓冲区;其中,所述第三布线缓冲区中的缓冲单元横向排布为一列,且缓冲单元的数量为量为M。
9.一种存储介质,其特征在于,所述存储介质包括存储的计算机程序,其中,在所述计算机程序运行时控制所述存储介质所在设备执行如权利要求1至4中任意一项所述的芯片顶层狭长通道的自动布线方法。
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Application Number | Priority Date | Filing Date | Title |
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