CN112868223A

CN112868223A - 传感器和显示设备

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Publication number: CN112868223A
Application number: CN201880098714.7A
Authority: CN
Inventors: 高取宪一
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2018-10-27
Filing date: 2018-10-27
Publication date: 2021-05-28
Anticipated expiration: 2038-10-27
Also published as: EP3861715A1; US20210264829A1; CN112868223B; US11594161B2; WO2020082390A1; EP3861715A4; EP3861715B1

Abstract

包括氧化物TFT的传感器的泄漏电流特性可以通过如下传感器得到改善，该传感器包括：多条电线，包含有行线和列线；像素中的光电二极管；第一晶体管的漏极，连接至像素中的光电二极管；第二晶体管的漏极，与像素中的第一晶体管的源极串联连接；第二晶体管的源极，连接至多条电线中的列线；以及第一晶体管的栅极和第二晶体管的栅极，二者连接至多条电线中的行线；其中，第一晶体管的沟道材料不同于第二晶体管的沟道材料。

Description

传感器和显示设备

背景技术

1.技术领域

本发明涉及传感器和显示设备。

2.相关技术

例如，在专利文献1和2中示出了包括含有氧化物TFT的像素阵列的常规传感器。

专利文献1：美国专利公开号2015-0055047

专利文献2：中国实用新型专利公开号203481233

然而，在向氧化物TFT施加应力后，阈值电压负向偏移并且泄漏电流增加，但是常规传感器不能抑制电压偏移和泄漏电流增加。

发明内容

根据本发明的第一方面，一种传感器包括：多条电线，包含有行线和列线；像素中的光电二极管；第一晶体管的漏极，连接至像素中的光电二极管；第二晶体管的漏极，与像素中的第一晶体管的源极串联连接；第二晶体管的源极，连接至多条电线中的列线；以及第一晶体管的栅极和第二晶体管的栅极，二者连接至多条电线中的行线；其中，第一晶体管的沟道材料不同于第二晶体管的沟道材料。以这种方式，传感器可以有效地防止应力之后光电二极管的高泄漏电流。

根据本发明的第二方面，一种传感器包括：多条电线，包含有行线、列线和复位线；像素中的光电二极管；读出晶体管部，布置在光电二极管与多条电线中的列线之间，读出晶体管部的栅极连接至多条电线中的行线；第一晶体管的漏极，连接至光电二极管；第二晶体管的漏极，与像素中的第一晶体管的源极串联连接；以及第一晶体管的栅极和第二晶体管的栅极二者连接至复位线；其中，第一晶体管的沟道材料不同于第二晶体管的沟道材料。以这种方式，传感器可以有效地防止应力之后光电二极管的高泄漏电流。

根据第一方面或第二方面，在第一实施方式中，第一晶体管的沟道材料可以是氧化物，并且第二晶体管的沟道材料可以是非氧化物。以这种方式，由于氧化物TFT结构中的均匀性，传感器可以在像素中具有更大的均匀性。

根据第一方面的第一实施方式或第二方面的第一实施方式，在第二实施方式中，第一晶体管可以是氧化物薄膜晶体管(TFT)，并且第二晶体管可以是多晶硅TFT。以这种方式，由于氧化物TFT结构中的均匀性，传感器可以在像素中具有更大的均匀性，并且传感器可以有效地防止应力之后光电二极管的高泄漏电流。

根据第一方面的第二实施方式或第二方面的第二实施方式，在第三实施方式中，氧化物TFT可以布置在光电二极管的阴极与多晶硅TFT之间。以这种方式，传感器可以有效地防止应力之后光电二极管的高泄漏电流。

根据第一方面的第二实施方式或第三实施方式或第二方面的第二实施方式或第三实施方式，在第四实施方式中，多晶硅TFT可以包括具有分离栅极的双栅结构。以这种方式，双栅TFT比单栅TFT更加有效地减少泄漏电流。

根据第一方面的第二实施方式至第四实施方式中的任何实施方式或第二方面的第二实施方式至第四实施方式中的任何实施方式，在第五实施方式中，氧化物TFT可以包括具有顶部栅极和底部栅极的连结两栅结构，该顶部栅极和底部栅极连接至多条电线中的同一电线。以这种方式，与仅顶部栅极结构相比较，连结两栅结构可以有效地降低栅电压和减少功耗。此外，连结两栅结构可以有效地实现稳定性。

根据第一方面的第二实施方式至第四实施方式中的任何实施方式或第二方面的第二实施方式至第四实施方式中的任何实施方式，在第六实施方式中，氧化物TFT可以包括具有顶部栅极和底部栅极的两栅结构，顶部栅极连接至多条电线中的第一线，底部栅极连接至多条电线中的第二线，第二线不同于第一线。以这种方式，与仅顶部栅极结构相比较，连结两栅结构可以有效地降低栅电压和减少功耗。

根据第一方面、第二方面、第一方面的任何实施方式或第二方面的任何实施方式，在第七实施方式中，第一晶体管的栅极和第二晶体管的栅极可以连接至多条电线中的同一电线。以这种方式，传感器可以有效地减少连接氧化物TFT 10和多晶硅TFT 20的电线的数量。

根据第一方面、第二方面、第一方面的任何实施方式或第二方面的任何实施方式，在第八实施方式中，第一晶体管可以是底部栅极晶体管，并且第二晶体管可以是顶部栅极晶体管。以这种方式，底栅第一晶体管和顶栅第二晶体管的组合可以有效地简化制造。

根据第一方面、第二方面、第一方面的任何实施方式或第二方面的任何实施方式，在第九实施方式中，第一晶体管和第二晶体管可以是顶部栅极晶体管，并且第二晶体管可以布置在比布置有第一晶体管的层更低的层中。以这种方式，第一晶体管和第二晶体管二者具有顶栅结构，与底栅晶体管相比较，可以减小寄生电容。

根据第一方面、第二方面、第一方面的任何实施方式或第二方面的任何实施方式，在第十实施方式中，传感器可以包括位于第一晶体管下方的遮光层，遮光层由与第二晶体管的栅极材料相同的材料构成。以这种方式，遮光层可以防止入射光进入第一晶体管。由于第一晶体管对光应力敏感，所以遮光层可以有效地实现高可靠性和稳定性。

根据本发明的第三方面，一种显示设备可以包括本发明的第一方面或第二方面的传感器和包括发光部，发光部和传感器可以设置在同一像素中。以这种方式，显示设备可以有效地防止应力之后光电二极管的高泄漏电流。

根据本发明的第四方面，显示设备可以包括发光部和光电二极管部。发光部包括发光二极管、开关晶体管和第一复位晶体管。光电二极管部包括读出晶体管和第二复位晶体管。在发光二极管的发光时段期间，第二复位晶体管对数据进行复位，并且在读出晶体管的读出时段期间，第一复位晶体管对数据进行复位。开关晶体管的栅极和第二复位晶体管的栅极连接至第一扫描线，并且第一复位晶体管的栅极和读出晶体管连接至第二扫描线。以这种方式，显示设备可以有效地减少连接发光部和光电二极管部的电线的数量。

根据本发明的第四方面，在第四方面的第一实施方式中，开关晶体管和读出晶体管连接至同一数据电压线，并且第一复位晶体管和第二复位晶体管连接至同一参考电压线。以这种方式，显示设备可以进一步减少连接发光部和光电二极管部的电线的数量。

本发明还可以是上述特征的子组合。

附图说明

图1示出了传感器300的功能框图。

图2A示出了PPS100的像素电路的示例性配置。

图2B示出了APS200的像素电路的示例性配置。

图3A示出了多晶硅TFT和氧化物TFT处于初始状态的转移特性。

图3B示出了应力施加至多晶硅TFT和氧化物TFT之后的转移特性。

图4A示出了安置在每个像素中的PPS 1100的比较配置。

图4B示出了安置在每个像素中的APS 1200的比较配置。

图5A示出了双栅TFT的等效电路。

图5B示出了双栅TFT结构的多晶硅TFT 20的平面视图。

图6A示出了氧化物TFT 10和多晶硅TFT 20的示例截面。

图6B示出了氧化物TFT 10和多晶硅TFT 20的另一示例截面。

图6C示出了氧化物TFT 10和多晶硅TFT 20的又一示例截面。

图7A示出了列读出电路320的详细电路框。

图7B示出了S/H&CDS电路322的详细示例。

图7C示出了S/H&CDS电路322的另一实施例。

图8A示出了APS 500的更详细结构的示例。

图8B示出了APS 500的更详细结构的另一示例。

图9示出了两栅TFT的等效电路。

图10示出了栅极电压V_{G_t}与漏极电流I_D之间的关系的示例。

图11A示出了PPS 600的像素电路的示例性配置。

图11B示出了APS 700的像素电路的示例性配置。

图11C示出了APS 700的像素电路的另一示例性配置。

图11D示出了APS 700的像素电路的又一示例性配置。

图12示出了图11D中所示的APS 700的布局的示例。

图13示出了实施例和比较示例的噪声特性。

图14A是具有用于OLED显示的单元内(in-cell)APS的显示设备1000的示例。

图14B是具有用于OLED显示的单元内APS的显示设备1000的另一示例。

具体实施方式

在下文中，将描述本发明的示例实施例。示例实施例不应限制根据权利要求的本发明，并且在实施例中描述的特征的组合对于本发明不一定是必需的。

图1示出了传感器300的功能框图。传感器300包括像素阵列310、列读出电路320、行控制电路330和控制逻辑电路340。传感器300包括多条电线，包含有列线325和行线335。传感器300可以用作图像传感器，诸如广泛用于光感测、安全感测、科学和/或工业应用等的那些图像传感器。

像素阵列310包括具有光电二极管和薄膜晶体管(TFT)的元件的二维阵列。像素阵列310包括在两个维度上对准的多个像素312。像素阵列310可以包括编号从P₁₁到P_MN的M×N个像素312，M指示行并且N指示列。P_ij表示位于行i和列j处的像素312，其中，i大于或等于1并且小于或等于M，并且j大于或等于1并且小于或等于N。

每个像素312可以具有如下所述的无源像素传感器(PPS)架构或有源像素传感器(APS)架构。APS架构包括放大器，用于对与来自光电二极管的光信号相对应的电信号进行放大，但是PPS架构不包括放大器。

列读出电路320通过列线325连接至每个像素312。列读出电路320可以从像素阵列310读取信号，以选择特定列的像素312。例如，列读出电路320可以通过列线325从像素阵列310读取图像数据。

将理解，当提及一个元件为“连接”至另一元件时，该元件可以直接连接至其他元件，或者可以存在介于中间的元件。换句话说，“连接”表达了连接可以是直接的或间接的。

行控制电路330通过行线335连接至每个像素312。行控制电路330可以通过行线335将复位信号传送至像素阵列310，以选择特定行的像素312。例如，行控制电路330可以通过行线335将控制信号施加至像素阵列310。

控制逻辑电路340控制列读出电路320和行控制电路330的操作。控制逻辑电路340可以控制复位信号或读出信号的传送定时。

图2A示出了安置在每个像素312中的PPS 100的像素电路的示例性配置。PPS 100包括光电二极管110和读出晶体管部120。

光电二极管110是PPS 100的光学感测部分。光电二极管110可以吸收光，并且然后将光转换成为电信号。光电二极管110能够使用半导体材料来检测不同波长的光学信号。作为示例，光电二极管110可以具有诸如硅(silicon,Si)、砷化镓(gallium arsenide,GsAs)、锑化铟(indium antimonide,InSb)、砷化铟(indium arsenide,InAs)、有机半导体材料等的材料等。作为示例，光电二极管110可以具有非晶硅p-i-n光电二极管(amorphoussilicon p-i-n photodiode,a-Si PIN PD)。a-Si PIN PD由如下三层组成，包括p掺杂a-Si层、本征a-Si层和n掺杂a-Si层，这些层堆叠在透明电极(阳极)与反射金属电极(阴极)之间。

例如，光电二极管110可以是基于非晶硅的PIN光电二极管，其中，堆叠有不同的氢化非晶硅(a-Si:H)层，诸如p+a-Si、本征a-Si(intrinsic a-Si,i-a-Si)和n+a-Si。在另一实施例中，光电二极管110可以是有机本体异质结(bulk heterojunction,BHJ)PD，其基于简单的平面几何形状与诸如聚合物/富勒烯复合物的供体和受体材料的混合。该材料夹在具有不同功函数的电极之间，以与中间层配合而有效地提取电荷。

读出晶体管部120导通，以从光电二极管110读出信号。读出晶体管部120布置在光电二极管110与多条电线中的列线j之间。读出晶体管部120的栅极连接至多条电线中的行线i。在读出时段期间，读出晶体管部120接通，并且通过列线j输出与由光电二极管110检测到的光学信号相对应的电信号。PPS 100的读出晶体管部120包括氧化物TFT 10和多晶硅TFT 20。

氧化物TFT 10连接至光电二极管110。氧化物TFT 10的漏极可以连接至光电二极管110。作为示例，氧化物TFT 10的沟道由具有宽带隙的氧化物半导体制成，诸如氧化铟镓锌(indium-gallium-zinc-oxide,IGZO)或氧化锌(Zinc Oxide,ZnO)TFT。与基于硅的TFT诸如a-Si TFT、微晶硅(microcrystalline silicon,μ-c-Si)TFT和多晶硅(poly-Si)TFT相比，氧化物TFT 10显示为迁移率更高、对可见光的光敏感度更低并且泄漏电流更低。该低泄漏电流性质适用于高信噪比(Signal to Noise Ration,SNR)图像传感器应用。氧化物TFT10是第一晶体管的示例。

多晶硅TFT 20与同一像素312中的氧化物TFT 10串联连接。多晶硅TFT 20的漏极可以与同一像素312中的氧化物TFT 10的源极串联连接。多晶硅TFT 20的源极可以连接至多条电线中的列线j。多晶硅TFT 20是第二晶体管的示例。多晶硅TFT 20的沟道材料不同于氧化物TFT 10的沟道材料。例如，氧化物TFT 10的沟道材料是氧化物，而多晶硅TFT 20的沟道材料是非氧化物。例如，多晶硅TFT 20由低温多晶硅(Low-TemperaturePolycrystalline Silicon,LTPS)薄膜晶体管构成。

氧化物TFT 10的栅极和多晶硅TFT 20的栅极二者连接至多条电线中的行线i。氧化物TFT 10的栅极和多晶硅TFT 20的栅极连接至同一电线。氧化物TFT 10的栅极和多晶硅TFT 20的栅极连接至行线i并且同时进行切换。因此，传感器300可以减少连接氧化物TFT10和多晶硅TFT 20的电线的数量。

氧化物TFT 10布置在光电二极管110的阴极与多晶硅TFT 20之间。可以改变氧化物TFT 10和多晶硅TFT 20的顺序。在图2A中，氧化物TFT 10的一侧直接连接至光电二极管110的阴极，并且氧化物TFT 10的另一侧直接连接至多晶硅TFT 20。相反地，多晶硅TFT 20的一侧可以直接连接至光电二极管110的阴极，并且多晶硅TFT20的另一侧可以直接连接至氧化物TFT 10。

氧化物TFT 10可以具有低泄漏电流和高像素到像素均匀性。因此，可以在期望低泄漏电流的情况下或在期望高像素到像素均匀性的情况下使用氧化物TFT 10。可以在期望诸如增加切换速度和良好驱动电流的属性的情况下使用多晶硅TFT 20。

参照图2A，氧化物TFT 10和多晶硅TFT 20串联对准，因而在一定栅极电压下的泄漏电流不仅由氧化物TFT 10确定，而且还由多晶硅TFT 20确定。如下文所描述的，应力施加之后，氧化物TFT的泄漏电流增加。即使氧化物TFT 10处泄漏电流增加，多晶硅TFT 20也可以抑制泄漏电流。因此，氧化物TFT 10和多晶硅TFT 20的组合可以防止应力之后光电二极管110的高泄漏电流，并且改善SNR。

图2B示出了安置在每个像素312中的APS 200的像素电路的示例性配置。APS200包括光电二极管210、读出晶体管部220、复位晶体管部230和放大器240。为了简化描述图2B，仅对与图2A不同的结构进行说明。

读出晶体管部220布置在光电二极管210与列线j之间。读出晶体管部220通过放大器240连接光电二极管210。读出晶体管部220的栅极连接至多条电线中的行线i。在读出时段期间，读出晶体管部220接通，并且通过列线j输出与由光电二极管210检测到的光学信号相对应的电信号。

复位晶体管部230连接至光电二极管210。复位晶体管部230的栅极连接至多条电线中的复位线。当在复位晶体管部230的栅极处接收到复位信号RST时，复位晶体管部230将复位电压V_r施加至光电二极管210。

放大器240对来自光电二极管210的电信号进行放大，并且通过读出晶体管部220输出经放大信号。放大器240布置在光电二极管210与读出晶体管部220之间。放大器240的栅极连接至光电二极管210的阴极。

复位晶体管部230包括氧化物TFT 10和多晶硅TFT 20。氧化物TFT 10的漏极可以连接至光电二极管110。多晶硅TFT 20的漏极可以与像素中氧化物TFT 10的源极串联连接。氧化物TFT 10的栅极和多晶硅TFT 20的栅极二者连接至多条电线中的行线i。氧化物TFT10和多晶硅TFT 20的组合可以减少通过复位晶体管部230的泄漏电流，即使氧化物TFT 10的阈值电压负向偏移依然如此。

APS 200可以保持较低的泄漏电流，即使氧化物TFT 10的阈值电压负向偏移依然如此，并且多晶硅TFT 20的泄漏电流随温度而升高。结果，复位晶体管部230的泄漏电流的减少使由泄漏电流自然产生的APS 200的散粒噪声减少。

通过减少噪声，APS架构可以比PPS架构获得更高的SNR。例如，结合外部相关双采样(correlated double sampling,CDS)电路，APS 200可以消除固定模式噪声。固定模式噪声是由随机变化(诸如光电二极管的几何尺寸变化以及读出晶体管部220和放大器240处的暗电流变化)引起的。APS 200还可以消除1/f噪声。因此，APS 200可以用于低光通量或高敏感度应用。

在这些实施例中，读出晶体管部120和复位晶体管部230使用不同TFT材料(诸如氧化物TFT和多晶硅TFT)制成，如图2A和图2B所示。使用不同TFT材料的该混合TFT技术可以实现每种TFT材料的稳定性和可靠性。接下来，对应力之前以及之后氧化物TFT和多晶硅TFT的一般特性进行说明。

图3A示出了多晶硅TFT和氧化物TFT处于初始状态的转移特性。在初始状态下，诸如栅极偏置应力、光应力和热应力的应力尚未施加至氧化物TFT和多晶硅TFT。实线指示氧化物TFT的转移特性。虚线指示多晶硅TFT的转移特性。竖向轴线指示漏极电流I_D，并且水平轴线指示栅极电压V_G。在初始状态下，氧化物TFT的泄漏电流比多晶硅TFT的泄漏电流更低。

图3B示出了应力施加至多晶硅TFT和氧化物TFT之后的转移特性。实线指示应力施加至氧化物TFT之后氧化物TFT的转移特性。虚线指示应力施加至多晶硅TFT之后多晶硅TFT的转移特性。氧化物TFT的阈值电压显示出负向偏移，而多晶硅TFT的阈值电压保持稳定。

图3A和图3B中所示的圈指示相同负栅极电压V_G处的漏极电流I_D。在图3A中，如果施加了由圈标记的负栅极电压V_G，则氧化物TFT的漏极电流I_D比多晶硅TFT的漏极电流I_D更低。另一方面，在图3B中，如果施加了由圈标记的负栅极电压V_G，则氧化物TFT的漏极电流I_D比多晶硅TFT的漏极电流I_D更高。这是因为氧化物TFT的阈值电压负向偏移，而多晶硅TFT的阈值电压保持稳定。

随着所施加的应力增加，阈值电压可以更加负向偏移。例如，负向偏移与应力持续时间有关。较长的应力持续时间使阈值电压更加负向偏移。此外，较短波长的光可以在阈值电压上显示出较大的负向偏移。由应力引起的该负向偏移的结果是，氧化物TFT的泄漏电流在一定栅极电压V_G下可以较大，即使在初始状态下泄漏电流较低依然如此。

图4A示出了安置在每个像素中的PPS 1100的比较配置。PPS 1100包括光电二极管1110和读出晶体管1120。在图4A的比较配置中，读出晶体管1120仅由氧化物TFT构成。与图2A相比较，读出晶体管部120的氧化物TFT 10和多晶硅TFT 20的组合改变为图4A中的氧化物TFT。因此，在应力施加至读出晶体管1120之后，读出晶体管1120不能抑制氧化物TFT的泄漏电流。

图4B示出了安置在每个像素中的APS 1200的比较配置。APS 1200包括光电二极管1210、读出晶体管1220、复位晶体管1230和放大器1240。在图4B的比较配置中，复位晶体管1230仅由氧化物TFT构成。与图2B相比较，复位晶体管部230的氧化物TFT 10和多晶硅TFT20的组合改变为图4B中的氧化物TFT。因此，应力施加至读出晶体管1220之后，读出晶体管1220不能抑制氧化物TFT的泄漏电流。

TFT的泄漏电流使TFT的散粒噪声增加，并且还通过泄漏效应，降低光产生电荷或电压而使信号水平降低。因而，泄漏电流增加的结果是，SNR降低。

另一方面，在图2A和图2B中公开的实施例中，在一定栅极电压的断(OFF)状态下的泄漏电流可以保持为低，即使氧化物TFT的阈值电压负向偏移依然如此。通过维持低泄漏电流，像素的噪声水平可以保持为低，并且信号水平可以保持为高。图像传感器的可靠性和稳定性及其SNR可以得到改善。

例如，对于栅极-至-源极电压V_GS＝-7V且漏极-至-源极电压V_DS＝0.1V，氧化物TFT的归一化泄漏电流I_{leak(-7V)_Oxide}为0.01fA，而多晶硅TFT的泄漏电流I_{leak(-7V)_poly}为100fA。归一化泄漏电流是指沟道宽度与长度之比为1；W/L＝1时的泄漏电流。

在初始状态下，在V_GS＝-7V且V_DS＝0.1V下读出晶体管1120的电流与由氧化物TFT制成的读出晶体管部的泄漏电流I_{leak(-7V)_Oxide}相同，为0.01fA。如果应力施加之后氧化物TFT的阈值电压负向偏移，则在V_GS＝-7V且V_DS＝0.1V下氧化物TFT的泄漏电流I_{leak(-7V)_Oxide}上升至高达100pA(＝100,000fA)，在V_GS＝-7V且V_DS＝0.1V下读出晶体管1120的电流相同地为100,000fA。在该情况下，从初始状态到应力施加之后的状态，在V_GS＝-7V且V_DS＝0.1V下的泄漏电流增加了10,000,000倍。

另一方面，参照图2A，通过氧化物TFT 10和多晶硅TFT 20的组合在V_GS＝-7V且V_DS＝0.1V下的电流主要由多晶硅TFT 20确定，并且电流值约为100fA。这意味着应力施加之后的电流仅为初始状态下的电流的10,000倍，该电流比图4A的电流小大约1,000倍。多晶硅TFT 20的泄漏电流比氧化物TFT 10具有更大的温度依赖性，但是对于从室温(25)到50摄氏度的温度变化，范围增加约3倍。即使考虑温度影响，图2A中在V_GS＝-7V且V_DS＝0.1V下的电流也比图4A的电流小大约300倍。因此，具有氧化物TFT 10和多晶硅TFT 20的组合的传感器300可以实现一定栅极电压下的低泄漏电流，即使氧化物TFT 10的阈值电压显示出负向偏移依然如此。

图5A示出了双栅TFT的等效电路。多晶硅TFT 20可以包括具有分离栅极的双栅结构。多晶硅TFT 20包括TFT 21和TFT 26，具有以分离栅配置彼此连接的栅极22和栅极27。TFT 21和TFT 26串联。双栅结构的多晶硅TFT 20可以应用于PPS架构和APS架构。

双栅TFT旨在比单栅TFT更多地减少泄漏电流。如果对于多晶硅TFT 20使用双栅TFT，则可以进一步抑制光电二极管的泄漏电流。在简单估计下，双栅TFT的泄漏电流可以变为单栅TFT的泄漏电流的一半。因此，双栅TFT可以减少泄漏电流并且改善偏置稳定性。

图5B示出了具有双栅TFT结构的多晶硅TFT 20的平面视图。TFT 21和TFT 26串联，两个TFT的栅极连接，并且TFT 21的源极/漏极和TFT 26的漏极/源极连接并且共享。多晶硅TFT 20包括具有至少两个栅极22和27的U形栅电极。

栅极22和栅极27是彼此平行并且分开的伸长部段。一个栅极22用作TFT 21的栅极，而另一栅极27用作TFT 26的栅极。如图5B中所示，多晶硅TFT 20的栅极被分离为两个栅极22和27。换句话说，多晶硅TFT 20的栅极的一侧是分开的，而另一侧是连接的。

TFT 21的源极/漏极和TFT 26的漏极/源极的共享区域没有接触面积。该平面视图中所示的结构可以使多晶硅TFT 20的面积保持为小的。双栅TFT的面积值比单栅TFT的面积的两倍更小。

如上所述，双栅TFT结构可以用于多晶硅TFT 20。如果串联使用氧化物TFT 10和多晶硅TFT 20以减少泄漏电流，则LTPS TFT保持泄漏电流更低，即使氧化物TFT10的阈值电压偏移之后依然如此。该结构对于所有TFT块有效，但是对于PPS中的读出TFT和APS中的复位TFT尤其有效。

图6A示出了氧化物TFT 10和多晶硅TFT 20的示例截面。氧化物TFT 10具有底栅结构，而多晶硅TFT 20具有顶栅结构。氧化物TFT 10和多晶硅TFT 20设置在同一衬底401上方。

氧化物TFT 10包括栅极410、氧化物半导体层412和栅极绝缘体403。氧化物半导体层412是氧化物TFT 10的沟道层，并且连接至过孔414。栅极绝缘体403形成在栅极绝缘体402上。氧化物TFT 10具有底栅结构，并且栅极410位于氧化物半导体层412下方，栅极绝缘体403位于栅极410与氧化物半导体层412之间。

多晶硅TFT 20包括栅极420、多晶硅层422和栅极绝缘体402。多晶硅层422是多晶硅TFT 20的沟道层，并且连接至过孔424。栅极绝缘体402形成在衬底401上。多晶硅TFT 20具有顶栅结构，并且栅极420位于多晶硅层422上方，栅极绝缘体402位于栅极420与多晶硅层422之间。

氧化物TFT 10的栅极410和多晶硅TFT 20的栅极420可以由相同的传导材料(诸如多晶硅或金属)形成。栅极410和栅极420可以用相同的工艺形成。由于氧化物TFT10和多晶硅TFT 20共享栅极材料，栅极绝缘体402和栅极绝缘体403彼此毗邻。因为共享层的使用，所以底栅氧化物TFT 10和顶栅多晶硅TFT 20的组合可以使制造简化。

图6B示出了氧化物TFT 10和多晶硅TFT 20的另一示例截面。氧化物TFT 10和多晶硅TFT 20二者具有顶栅结构。为了简化描述图6B，仅对与图6A不同的结构进行说明。

氧化物TFT 10包括氧化物半导体层412、栅极410和栅极绝缘体403。栅极绝缘体403形成在中间层绝缘体404上。氧化物TFT 10具有顶栅结构，并且栅极410位于氧化物半导体层412上方，栅极绝缘层403位于栅极410与氧化物半导体层412之间。

多晶硅TFT 20设置在比设置有氧化物TFT 10的层更低的层上。因为多晶硅TFT20可以比氧化物TFT 10在更高的温度下制造，所以首先形成多晶硅TFT 20，然后形成氧化物TFT 10。栅极410和栅极420可以用不同的工艺形成。氧化物TFT 10和多晶硅TFT 20不共享栅极材料，并且栅极绝缘体402和栅极绝缘体403彼此不毗邻。因为氧化物TFT 10和多晶硅TFT 20二者具有顶栅结构，所以与图6A中所示的底栅氧化物TFT 10相比，寄生电容可以减少。

图6C示出了氧化物TFT 10和多晶硅TFT 20的又一示例截面。在氧化物TFT 10下方设置有遮光层430。为了简化描述图6C，仅对与图6A和图6B不同的结构进行说明。

遮光层430由与多晶硅TFT 20的栅极材料相同的材料构成。遮光层430可以用与栅极420相同的工艺形成。因为共享层的使用，所以可以在没有附加制造工艺的情况下形成遮光层430。遮光层430可以防止入射光进入氧化物TFT 10。由于氧化物TFT10对光应力敏感，所以遮光层430可以有效地实现高可靠性和稳定性。在另一示例中，遮光层430可以用作诸如下文描述的那样的连结两栅结构的底栅。

图7A示出了列读出电路320的详细电路框。列读出电路320包括列解码器321、采样/保持(sample/hold,S/H)和CDS电路322以及输出放大器323。在图7A中，为简单起见，仅示出一条列线。

列解码器321可以连接至像素阵列310的对应列线。列解码器321用于选择对应列线j。列解码器321通过切换连接至列线j的开关而将接收到的信号传送至S/H&CDS电路322。

S/H&CDS电路322根据来自列解码器321的信号来对从列线j接收的信号进行采样和保持。S/H&CDS电路322用于对数据信号进行双采样以减少噪声，诸如固定模式噪声(FPN)。S/H&CDS电路322的输出信号通过输出放大器323输出。

图7B示出了S/H&CDS电路322的详细示例。S/H&CDS电路322包括采样电容器C_S、复位电容器C_R、四个晶体管351至354和差分放大器355。

晶体管351和晶体管352分别是连接至列线j的采样开关和复位开关。晶体管351连接至采样电容器C_S，并且晶体管352连接至复位电容器C_R。晶体管353和晶体管354是连接至差分放大器355的差分开关。晶体管353连接至采样电容器C_S，并且晶体管354连接至复位电容器C_R。差分放大器355是差分单端放大器，配置为输出采样电容器C_S和复位电容器C_R的差分信号。

在复位时段中，根据Φ_R的时钟，晶体管352接通，并且通过列线j在复位状况下输出的像素存储在复位电容器C_R中。在信号读出时段中，根据Φ_S的时钟，晶体管351接通，并且通过列线j输出的像素信号存储在信号电容器C_S中。当时钟Φ_Y激活时，晶体管353和晶体管354接通，并且差分放大器355去除噪声并且输出结果。该电路仅仅是CDS电路的示例，并且可以使用任何其他CDS电路。

图7C示出了S/H&CDS电路322的又一实施例。S/H&CDS电路322由全差分型CDS电路构成。S/H&CDS电路322包括采样电容器C_S、复位电容器C_R、开关361至368和差分放大器370。差分放大器370是全差分放大器。

开关361和开关362分别是连接至列线j的复位开关和采样开关。开关363和开关364连接至差分放大器370，并且在Φ_Y的反向定时期间将公共电压V_{CM_in}输入至差分放大器370。开关365和开关366连接至差分放大器370，并且在Φ_Y的反向定时期间输出公共电压V_{CM_out}。开关367和开关368连接至差分放大器370，以通过采样电容器C_S和复位电容器C_R形成反馈环路。在Φ_Y阶段期间，S/H&CDS电路322输出差分电压V_OUT+和V_OUT-。

S/H&CDS电路322可以减少噪声，诸如固定模式噪声(FPN)。然而，S/H&CDS电路322不能去除由氧化物TFT 10的泄漏电流生成的散粒噪声。因此，优选地是通过氧化物TFT 10和多晶硅TFT20的组合来减少泄漏电流。

图8A示出了APS 500的更详细结构的示例。APS 500包括光电二极管510、读出晶体管部520、复位晶体管部530和放大器540。复位晶体管部530由串联的氧化物TFT 10和多晶硅TFT 20构成。

读出晶体管部520由氧化物TFT构成。在初始状态下，通过读出晶体管部520的氧化物TFT的泄漏电流是低的。从实践的角度来看，因为S/H&CDS电路322可以减少在读出晶体管部520处引起的噪声，所以读出晶体管部520的泄漏电流可能不是那么重要。

放大器540由LTPS TFT构成。因为LTPS TFT的大迁移率，所以APS 500可以实现高放大器增益。放大器540可以用与多晶硅TFT 20相同的工艺来制造。因此，可以在不执行附加制造工艺的情况下形成放大器540。

图8B示出了APS 500的更详细结构的另一示例。为了简化描述图8B，仅对与图8A不同的结构进行说明。

放大器540由氧化物TFT构成。由于读出晶体管部520和放大器540具有相同的氧化物有源沟道层，所以增加了电路布局的灵活性，并且该电路可以比图8A的布局更容易地进行设计。因为氧化物TFT结构中的均匀性，所以传感器300可以在像素312中具有更大的均匀性。

图9示出了两栅TFT的等效电路。两栅TFT具有顶部栅极和底部栅极。两栅TFT的底部栅极可以被控制为预定电压。作为示例，两栅TFT的底部栅极可以电连结至两栅TFT的顶部栅极。

两栅TFT可以在几乎相同的性能下实现更好的可靠性和稳定性，同时降低功耗。现在将与仅具有顶部栅极的顶栅TFT相比较来说明两栅TFT的特性。

对于顶栅TFT，线性区域中的漏极电流可以表示为公式1。

[公式1]

公式1表示由仅具有顶部栅极的TFT驱动的线性区域中的漏极电流。在公式1中，I_{D_t}是顶栅结构的漏极电流，W是沟道宽度，L是沟道长度，μ是迁移率，C_{GI_t}是顶部栅极的每单位面积栅极电容，V_{G_t}是该顶部栅极的栅极电压，V_{TH_t}是顶部栅极的阈值电压，并且V_D是漏极电压。

在饱和区域中，公式1中的漏极电流将变更为公式2。

[公式2]

公式2表示由仅具有顶部栅极的TFT驱动的饱和区域中的漏极电流。

公式1与公式2之间的差异是1/2系数和电压分量。对于两栅TFT，基于公式1解释了线性区域中的漏极电流，而饱和区域中的漏极电流容易地扩展到公式2。

如果存在顶部栅极和底部栅极，并且它们连结在一起，则公式1变更为公式3。

[公式3]

公式3表示由两栅TFT驱动的线性区域中的漏极电流。在公式3中，下标“_t”变更为“_tb”，并且这表示连结两栅结构。

C_{GI_tb}和V_{TH_tb}的详细公式在公式4和公式5中示出。

[公式4]

C_{GI_tb}＝C_{GI_t}+C_{GI_b}

公式4表示连结两栅结构的每单位面积栅极电容。

[公式5]

公式5表示连结两栅结构的阈值电压。

在公式4和公式5中，C_{GI_tb}是底部栅极的每单位面积栅极电容，V_{TH0_b}是当顶部栅极施加有0V时底部栅极的阈值电压，V_{TH0_t}是底部栅极施加有0V时顶部栅极的阈值电压。

在公式3至公式5中，如果顶部栅极的电容和底部栅极的电容相同(C_{GI_b}＝C_{GI_t})，并且顶部栅极的阈值电压和底部栅极的阈值电压相同(V_{TH0_b}＝V_{TH0_t})，则漏极电流I_{D_tb}为公式1中的I_{D_t}的两倍。这意味着，在最简单的情况下，连结两栅结构的漏极电流是仅顶部栅极结构的漏极电流的两倍。如果在同一系统中需要相同漏极电流，则与仅顶部栅极结构相比较，连结两栅结构可以降低栅极电压并且减少功耗。

例如，如果阈值电压为1.5V，则在通(ON)状态下的栅极电压范围为5V至15V。考虑饱和区域中的公式2，如果漏极电流放大至两倍，则满足以下公式。

(V_{G_t}-V_{TH0_t})²＝2(V_{G_tb}-V_{TH0_tb})²

为简单起见，假设仅顶部栅极结构的阈值电压与连结两栅结构的阈值电压相同，V_{TH0_t}＝V_{TH0_tb}。如果电流放大至两倍，则满足以下公式。

(V_{G_t}-V_{TH0_t})²＝2(V_{G_tb}-V_{TH0_t})²

在对公式进行求解之后，满足以下公式。

V_{G_tb}＝{V_{G_t}+(√2-1)*1.5}/√2

例如，顶栅的栅极电压V_{G_t}为5V、10V和15V。对于V_{G_t}＝5V、10V、15V，连结两栅结构的栅极电压V_{G_tb}变为约4V、7.5V、11V，因而每种情况下电压的减少量为-1V、-2.5V、-4V。随着栅极电压范围增加，该影响增加。

因此，连结两栅结构可以减小负向偏置和/或正向偏置的幅度。其可以抑制负向偏移，并且在应力施加之后实现较低的氧化物TFT的泄漏电流。背栅偏置对顶栅阈值电压的影响解释如下。

图10示出了栅极电压V_{G_t}与漏极电流I_D之间的关系的示例。栅极电压V_{G_t}施加至顶部栅极，并且漏极电流I_D依赖于底部栅极的栅极电压V_{G_b}而发生改变。

如果底部栅极的栅极电压V_{G_b}为正值，则I_D与V_{G_t}的特性负向偏移。另一方面，如果底部栅极的栅极电压为负值，则I_D与V_{G_t}的特性正向偏移。因此，在断(OFF)时段期间对氧化物TFT的栅极施加更多的负向偏置可以减少氧化物TFT的泄漏电流。

考虑施加至连结两栅结构的应力，顶部栅极的偏置与底部栅极的偏置相同，并且减少阈值偏移。例如，应力施加至底部栅极或顶部栅极和底部栅极二者。施加至栅极的应力包括，例如，负栅极偏置应力(negative gate bias stress,NBS)、负栅极照射应力(negative gate illumination stress,NBIS)和负栅极热应力(negative gate thermalstress,NBTS)，用于引起阈值电压的负向偏移。

无论底部栅极NBIS或两栅NBIS状况如何，如果施加至顶部栅极和底部栅极的偏置相同，则与偏置仅施加至底部栅极的状况相比，阈值偏移更小。底部栅极NBIS是负栅极照射应力仅施加至底部栅极的状况。两栅NBIS是负栅极照射应力施加至顶部栅极和底部栅极的状况。

如上所述，与仅底部栅极结构的阈值偏移相比较，连结两栅结构可以减少阈值偏移，而无论栅极电压的扫描状况如何。因此，在本文的实施例中的氧化物TFT可以变更为连结两栅结构以减少泄漏电流。

图11A示出了PPS 600的像素电路的示例性配置。PPS 600包括光电二极管610和读出晶体管部620。为了简化描述图11A，仅对与图2A不同的结构进行说明。

读出晶体管部620包括氧化物TFT 10和多晶硅TFT 20。氧化物TFT 10由氧化物TFT构成，该氧化物TFT包括连结两栅结构，具有连接至多条电线中的同一电线的顶部栅极和底部栅极。因此，氧化物TFT 10可以实现如上所述的稳定性。连结两栅结构可以减少由应力导致的特性偏移。连结两栅结构可以提高TFT的性能，诸如迁移率。因此，施加的电压范围减小，并且应力的影响被抑制。

图11B示出了APS 700的像素电路的示例性配置。APS 700包括两栅结构。APS700包括光电二极管710、读出晶体管部720、复位晶体管部730和放大器740。为了简化描述图11B，仅对与图2B不同的结构进行说明。

读出晶体管部720包括具有连结两栅结构的氧化物TFT。读出晶体管部720的氧化物TFT包括连接到同一电线的顶部栅极和底部栅极。读出晶体管部720的连结两栅极连接至行线。

复位晶体管部730包括氧化物TFT 10和多晶硅TFT 20。氧化物TFT 10具有连接至同一电线的连结两栅。氧化物TFT 10的两栅极连接至复位线。

放大器740包括具有连结两栅结构的氧化物TFT。放大器740的顶部栅极和底部栅极连接至光电二极管710的阴极。

在APS 700中，所有的氧化物TFT变更为包括连结两栅结构。该结构减少氧化物TFT的阈值电压的负向偏移。

图11C示出了APS 700的像素电路的另一示例性配置。APS 700包括两栅结构，但是底部栅极未电连结至顶部栅极。为了简化描述图11C，仅对与图11B不同的结构进行说明。

氧化物TFT 10包括具有未电连结至顶部栅极的底部栅极的两栅TFT结构。氧化物TFT 10的顶部栅极可以连接至复位线。氧化物TFT 10的底部栅极可以连接至底部栅极复位线(Bottom Gate reset line,BGr线)。复位线是第一线的示例。BGr线是不同于第一线的第二线的示例。

多晶硅TFT 20包括双栅结构。双栅连接至复位线。多晶硅TFT 20的双栅TFT串联连接至氧化物TFT 10。

读出晶体管部720包括具有未电连接至顶部栅极的底部栅极的两栅TFT结构。读出晶体管部720的顶部栅极可以连接至行线i。读出晶体管部720的底部栅极可以连接至LSM线。例如，读出晶体管部720的底部栅极可以连接至遮光层，诸如图6C中公开的遮光层430。

放大器740包括具有两栅结构的氧化物TFT。放大器740的底部栅极未电连结至顶部栅极。放大器740的底部栅极连接至VDD线。

除了氧化物TFT的顶部栅极之外，氧化物TFT的底部栅极也被控制。通过控制氧化物TFT的底部栅极，氧化物TFT的阈值电压正向偏移。可以朝向正常操作点改变由应力导致的阈值电压的负向偏移。

图11D示出了APS 700的像素电路的又一示例性配置。APS 700包括两栅结构，但是底部栅极未电连结至顶部栅极。为了简化描述图11D，仅对与图11C不同的结构进行说明。

读出晶体管部720包括两栅TFT结构，其中底部栅极未电连结至顶部栅极。读出晶体管部720的底部栅极可以连接至LSM线。

放大器740包括具有两栅结构的氧化物TFT。放大器740的底部栅极连接至LSM线。因此，读出晶体管部720的底部栅极和放大器740的底部栅极连接在一起并且连接至LSM线。

图11D中的氧化物TFT 10和多晶硅TFT 20的顺序与图11C中的氧化物TFT 10和多晶硅TFT 20的顺序不同。氧化物TFT 10和多晶硅TFT 20的安置被交换。在图11D中，多晶硅TFT 20连接至光电二极管710的阴极。

如图11C和图11D中所示，施加至氧化物TFT的底部栅极的电压可以灵活地变更至BGr线或LSM线。该灵活性的结果是，APS 700可以改变底部栅极的栅极电压，以使氧化物TFT的特性更加稳定和可靠。

图12示出了图11中所示的APS 700的布局的示例。APS 700的布局仅仅是掩模布局的示例，并且不限于该实施方式。作为示例，像素间距可以是50.8μm。放大器740的氧化物TFT的沟道尺寸可以是宽度为18.5μm和长度为4.5μm。例如，放大器740的放大器增益可以超过150，其中氧化物沟道的迁移率为10cm²/V·s。

图13示出了实施例和比较示例的噪声特性。“比较示例(初始)”表示特性偏移之前比较结构的噪声。“比较示例(应力之后)”表示特性偏移之后比较结构的噪声。“实施例(应力之后)”表示特性偏移之后实施例的噪声。出于该图表的目的，应力是由50摄氏度的温度升高引起的。

在该图中，示出电路的各部分“PD,散粒”、“TFT,散粒”和“复位”，以及总噪声“pre-AMP”。“PD,散粒”是像素中的光电二极管的散粒噪声，“TFT,散粒”是TFT的散粒噪声，并且“复位”是复位处的噪声。“Pre-AMP”是在输出放大器之前的电路中出现的噪声。这些噪声在信号输出至外部电路之前发生。

“比较示例(初始)”的总噪声约为234电子。在外部电路之前，“比较示例(应力之后)”的总噪声超过5500电子。“实施例(应力之后)”的总噪声约为380电子，即使温度升高达50摄氏度依然如此。结果，与初始状态相比较，应力之后比较示例的噪声上升高于2300％。另一方面，本文实施例的噪声仅增加约60％。

图14A是具有用于OLED显示的单元内APS的显示设备1000的示例。显示设备1000包括APS电路，以及在同一单元中的其他电路，特别是用于显示的电路和光电材料。显示设备1000包括发光部800和光电二极管部900。在该实施例中，显示设备1000是OLED显示器，但是可以适用LED或其他显示器。

发光部800包括发光二极管810、开关晶体管820、复位晶体管部830、驱动晶体管部840和保持电容器C1。发光二极管810连接至复位晶体管部830和驱动晶体管部840。例如，发光二极管810和驱动晶体管部840串联连接在PVDD与PVSS的线之间。开关晶体管820连接至驱动TFT部840的栅极。保持电容器C1安置在驱动TFT部840的漏极与栅极之间。复位晶体管部830是第一复位晶体管的示例。

光电二极管部900包括光电二极管910、读出晶体管部920、复位晶体管部930、放大器940。光电二极管部900可以包括在其他实施例中公开的串联的氧化物TFT 10和多晶硅TFT 20。复位晶体管部930是第二复位晶体管的示例。

发光部800和光电二极管部900交替地操作。例如，在发光部800的发光时段期间，光电二极管部900对数据进行复位。另一方面，在光电二极管部900的读出时段期间，发光部800对数据进行复位。更具体地，在发光二极管810的发光时段期间，复位晶体管部930对数据进行复位。在读出晶体管部920的读出时段期间，复位晶体管部830对数据进行复位。

参照图14A，开关晶体管820的栅极和复位晶体管部930的栅极连接至第一扫描线。发光部800的复位晶体管部830的栅极和读出晶体管部920连接至第二扫描线。

开关晶体管820和读出晶体管部920可以连接至同一数据电压线。在该实施例中，开关晶体管820和读出晶体管部920连接至同一V_data线。

复位晶体管部830和复位晶体管部930可以连接至同一参考电压线。在该实施例中，开关晶体管820和读出晶体管部920连接至同一参考电压V_ref线。

发光部800可以由p沟道MOSFET(p-channel MOSFET,PMOS)多晶硅TFT配置。在该实施例中，开关晶体管820、复位晶体管部830和驱动晶体管部840由PMOS多晶硅TFT(诸如LTPS)构成。

光电二极管部900可以主要由氧化物TFT配置。在该实施例中，氧化物TFT 10、读出晶体管部920和放大器940由氧化物TFT构成。多晶硅TFT 20由n沟道MOSFET(n-channelMOSFET,NMOS)多晶硅TFT(诸如LTPS)构成。

因而，显示设备1000使用公共扫描线和电压线来交替地操作发光部800和光电二极管部900。因此，显示设备1000可以减少连接发光部800和光电二极管部900的电线的数量。

在该示例中，扫描1的扫描信号导通开关晶体管820，并且将数据电压V_data写至保持电容器C1。并行地，扫描1通过复位晶体管部930来对光电二极管部900进行复位。

扫描2的扫描信号通过复位晶体管部830来对发光部800进行复位。并行地，光电二极管部900的读出晶体管部920导通，并且光电二极管910处的信号通过V_data线读出。

图14B是具有用于OLED显示的单元内APS的显示设备1000的另一示例。在该示例中，所有TFT由NMOS TFT制成。大多数TFT由氧化物TFT制成，并且一个TFT由多晶硅TFT制成。为了简化描述图14B，仅对与图14A不同的结构进行说明。

开关晶体管820、复位晶体管部830和驱动晶体管部840由氧化物TFT构成。保持电容器C1安置在驱动晶体管部840的漏极与栅极之间。氧化物TFT 10、读出晶体管部920和放大器940由氧化物TFT构成。多晶硅TFT 20由多晶硅TFT(诸如LTPS)制成。基本操作与图14A相同。

显示设备1000可以包括传感器300，包含有串联的氧化物TFT 10和多晶硅TFT 20。显示设备1000可以在会加速特性偏移的应力状况(诸如高温和强光通量(诸如直射阳光))下使用。

在本说明书中，特性偏移表示为由负向偏置引起。在其他情况下，静电放电(Electrostatic discharge,ESD)损坏可以引起几乎相同的偏移。因此，可以在ESD状况下使用氧化物TFT 10和多晶硅TFT 20。

氧化物TFT示出了I_D-Vg特性的负向偏移，这增加了泄漏。氧化物TFT和多晶硅TFT20的组合用于抑制氧化物TFT 10的泄漏电流增加。

该技术不仅适用于光学传感器，而且适用于具有类似读出和复位系统的其他传感器的像素电路系统。例如，该技术可以用于电容传感器、机械传感器、磁传感器和化学传感器。

尽管已经描述了本发明的实施例，但是本发明的技术范围不限于上述实施例。对于本领域技术人员显而易见的是，可以对上述实施例添加各种变体和改善。从权利要求书的范围还显而易见的是，添加有这样的变体或改善的实施例可以包括在本发明的技术范围内。

由权利要求书、实施例或图表中所示的装置、系统、程序和方法所执行的各个工艺的操作、过程、步骤和阶段可以按任何顺序执行，只要该顺序未由“先于”、“之前”等指示并且只要在后续工艺中不使用先前工艺的输出即可。即使在权利要求、实施例或图表中使用诸如“第一”或“接下来”的短语描述工艺流，也不一定意味着必须以该顺序执行该工艺。

Claims

1.一种传感器，包括：

多条电线，包含有行线和列线；

像素中的光电二极管；

第一晶体管的漏极，连接至所述像素中的所述光电二极管；

第二晶体管的漏极，与所述像素中的所述第一晶体管的源极串联连接；

所述第二晶体管的源极，连接至所述多条电线中的列线；以及

所述第一晶体管的栅极和所述第二晶体管的栅极，二者连接至所述多条电线中的行线；

其中，所述第一晶体管的沟道材料不同于所述第二晶体管的沟道材料。

2.一种传感器，包括：

多条电线，包含有行线、列线和复位线；

像素中的光电二极管；

读出晶体管部，布置在所述光电二极管与所述多条电线中的列线之间，所述读出晶体管部的栅极连接至所述多条电线中的行线；

第一晶体管的漏极，连接至所述光电二极管；

第二晶体管的漏极，与所述像素中的所述第一晶体管的源极串联连接；以及

所述第一晶体管的栅极和所述第二晶体管的栅极，二者连接至所述复位线；

3.根据权利要求1或2所述的传感器，其中，

所述第一晶体管的所述沟道材料是氧化物，并且所述第二晶体管的所述沟道材料是非氧化物。

4.根据权利要求3所述的传感器，其中，

所述第一晶体管是氧化物薄膜晶体管TFT，并且所述第二晶体管是多晶硅TFT。

5.根据权利要求4所述的传感器，其中，

所述氧化物TFT布置在所述光电二极管的阴极与所述多晶硅TFT之间。

6.根据权利要求4或5所述的传感器，其中，

所述多晶硅TFT包括具有分离栅极的双栅结构。

7.根据权利要求4至6中任一项所述的传感器，其中，

所述氧化物TFT包括具有顶部栅极和底部栅极的连结两栅结构，所述顶部栅极和所述底部栅极连接至所述多条电线中的同一电线。

8.根据权利要求4至6中的任一项所述的传感器，其中，

所述氧化物TFT包括具有顶部栅极和底部栅极的两栅结构，所述顶部栅极连接至所述多条电线中的第一线，并且所述底部栅极连接至所述多条电线中的第二线，所述第二线不同于所述第一线。

9.根据权利要求1至8中的任一项所述的传感器，其中，

所述第一晶体管的所述栅极和所述第二晶体管的所述栅极连接至所述多条电线中的同一电线。

10.根据权利要求1至9中的任一项所述的传感器，其中，

所述第一晶体管是底部栅极晶体管，并且所述第二晶体管是顶部栅极晶体管。

11.根据权利要求1至9中的任一项所述的传感器，其中，

所述第一晶体管和所述第二晶体管是顶部栅极晶体管，并且

所述第二晶体管设置在比设置有所述第一晶体管的层更低的层中。

12.根据权利要求11所述的传感器，还包括：

位于所述第一晶体管下方的遮光层，所述遮光层由与所述第二晶体管的栅极材料相同的材料构成。

13.一种显示设备，包括发光部和根据权利要求1至12中的任一项所述的传感器，所述发光部和所述传感器设置在同一像素中。

14.一种显示设备，包括：

发光部，包括发光二极管、开关晶体管和第一复位晶体管；和

光电二极管部，包括读出晶体管和第二复位晶体管，在所述发光二极管的发光时段期间，所述第二复位晶体管对数据进行复位，并且在所述读出晶体管的读出时段期间，所述第一复位晶体管对数据进行复位；其中，

所述开关晶体管的栅极和所述第二复位晶体管的栅极连接至第一扫描线，并且

所述第一复位晶体管的栅极和所述读出晶体管连接至第二扫描线。

15.根据权利要求14所述的显示设备，其中，

所述开关晶体管和所述读出晶体管连接至同一数据电压线，并且

所述第一复位晶体管和所述第二复位晶体管连接至同一参考电压线。