CN112838086A - 存储阵列及其制造方法 - Google Patents
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Abstract
本公开提供一种存储阵列及其制造方法。存储阵列包括：呈m行n列排列的mn/2个单晶硅柱，所述单晶硅柱位于奇数行偶数列和偶数行奇数列，或者位于奇数行奇数列和偶数行偶数列；n列平行排列的位线，每条所述位线包裹一列所述单晶硅柱的下部；m/2行平行排列的字线，每条所述字线连接相邻两行单晶硅柱的中部，每条所述字线连接的所述单晶硅柱均不相同，所述字线为直线；mn/2个电容，所述电容的下极板分别与所述mn/2个单晶硅柱的上部电连接。本公开实施例可以增加存储阵列中存储单元的密度。
Description
技术领域
本公开涉及半导体制造技术领域，具体而言，涉及一种具有更高存 储单元密度的存储阵列及其制造方法。
背景技术
针对存储容量扩展困难的问题，相关技术提出了一种增加净模量、 减小单元尺寸的新方法——4F2结构。图1是4F2结构的俯视示意图。参 考图1，4F2结构可以用GAA(GateAll-Around，全栅极)型3D晶体管制 作，晶体管垂直于衬底表面设置，电容与晶体管的上表面电连接，从下 到上以此排布位线(Bit Line，BL)、介质层、字线(Word Line，WL)、 电容。其中位线、介质层和字线都围绕单晶硅柱设置，单晶硅柱作为晶 体管的主体，包括位于位线和字线之间且连接位线的源极、被位线包裹 的栅极、位于字线和电容之间的栅极。从俯视视角来看，相关技术中多 个晶体管(及位于晶体管之上的电容)设置在呈棋盘排列的位线与字线 的交点上，即呈棋盘状排布。
在上述三维结构中，受限于棋盘状排列方式，电容面积受限，无法 进一步提高存储容量，因此，进一步提升存储阵列的存储容量成为本领 域技术人员研究的重点。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公 开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现 有技术的信息。
发明内容
本公开的目的在于提供一种存储阵列及其制造方法，用于至少在一 定程度上克服由于相关技术的限制和缺陷而导致的存储单元密度受限问 题。
根据本公开的第一方面，提供一种存储阵列，包括：
呈m行n列排列的mn/2个单晶硅柱，所述单晶硅柱位于奇数行偶 数列和偶数行奇数列，或者位于奇数行奇数列和偶数行偶数列；
n列平行排列的位线，每条所述位线包裹一列所述单晶硅柱的下 部；
m/2行平行排列的字线，每条所述字线连接相邻两行单晶硅柱的中 部，每条所述字线连接的所述单晶硅柱均不相同，所述字线为直线；
mn/2个电容，所述电容的下极板分别与所述mn/2个单晶硅柱的上 部电连接。
在本公开的一种示例性实施例中，所述电容与所述单晶硅柱轴对齐。
在本公开的一种示例性实施例中，所述单晶硅柱的横截面为圆形。
在本公开的一种示例性实施例中，所述位线之间的间距相等，所述 字线之间的间距相等。
在本公开的一种示例性实施例中，所述字线之间的间距与所述位线 之间的间距相等。
在本公开的一种示例性实施例中，所述位线之间的间距为所述字线 之间的间距的
倍。
在本公开的一种示例性实施例中，所述位线和所述字线之间设置有 介质层，所述介质层的材质为氮化硅和/或氧化硅。
在本公开的一种示例性实施例中，所述位线为直线。
根据本公开的一个方面，提供一种存储阵列制造方法，包括：
提供SOI晶圆；
蚀刻所述SOI晶圆的器件层硅，以形成呈m行n列排列的mn/2个 单晶硅柱，所述单晶硅柱位于奇数行偶数列和偶数行奇数列，或者位于 奇数行奇数列和偶数行偶数列；
在所述器件层硅上制作n列平行排列的位线，每条所述位线包裹一 列所述单晶硅柱的下部；
在所述位线上沉积介质，以制造包裹所述位线和所述单晶硅柱下部 的介质层；
对所述单晶硅柱进行表面氧化后，在所述介质层上制造m/2行平行 排列的字线，每条所述字线连接相邻两行所述单晶硅柱的中部，每条所 述字线包裹的所述单晶硅柱均不相同，所述字线为直线，所述字线的上 表面不高于所述单晶硅柱的上表面；
在所述单晶硅柱的上部上方制作电容。
在本公开的一种示例性实施例中，所述在所述器件层硅上制作n列 平行排列的位线包括：
对所述器件层硅向下蚀刻n列平行排列的所述位线。
在本公开的一种示例性实施例中，所述在所述器件层硅上制作n列 平行排列的位线包括：
在所述器件层硅上通过沉积工艺制作n列平行排列的所述位线。
在本公开的一种示例性实施例中，所述电容与所述单晶硅柱轴对齐。
在本公开的一种示例性实施例中，所述单晶硅柱的横截面为圆形。
在本公开的一种示例性实施例中，所述位线之间的间距相等，所述 字线之间的间距相等。
在本公开的一种示例性实施例中，所述字线之间的间距与所述位线 之间的间距相等。
在本公开的一种示例性实施例中，所述位线之间的间距为所述字线 之间的间距的
倍。
在本公开的一种示例性实施例中，所述介质层的材质为氮化硅和/ 或氧化硅。
在本公开的一种示例性实施例中，所述位线为直线。
在本公开的一种示例性实施例中，还包括：
在刻蚀所述单晶硅柱之前，对所述器件层硅注入第一离子。
在本公开的一种示例性实施例中，还包括：
在制作所述位线之前或之后，对所述位线对应的区域注入第二离子。
本公开实施例通过设置呈蜂窝形式排列的存储单元，较相关技术中 按棋盘形式排列的存储单元具有更高的存储单元密度，能够有效提高存 储阵列的存储单元数量，增加单位面积芯片的存储容量。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解 释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合 本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地， 下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人 员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他 的附图。
图1是4F2结构的俯视示意图；
图2是本公开示例性实施例中存储阵列的结构示意图。
图3是本公开实施例中存储阵列的制造过程的流程图。
图4是图3中步骤S31的示意图。
图5A和图5B是图3中步骤S32的示意图。
图6A～图6D是图3中步骤S33的示意图。
图7是图3中步骤S34的示意图。
图8A和图8B是图3中步骤S35的示意图。
图9A和图9B是图3中步骤S36的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式 能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提 供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构 思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以 任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供 许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域 技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中 的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其 它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公 开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相 同或类似的部分，因而将省略对它们的重复描述。
下面结合附图对本公开示例实施方式进行详细说明。
图2是本公开示例性实施例中存储阵列的结构示意图。
参考图2，存储阵列200可以包括：
呈m行n列排列的mn/2个单晶硅柱21，单晶硅柱位于奇数行偶数 列和偶数行奇数列，或者位于奇数行奇数列和偶数行偶数列；
n列平行排列的位线22，每条位线包裹一列单晶硅柱的下部；
m/2行平行排列的字线23，每条字线连接相邻两行单晶硅柱的中部， 每条字线23连接的单晶硅柱21均不相同，字线为直线；
mn/2个电容24，电容的下极板分别与mn/2个单晶硅柱的上部电连 接。
在图2所示实施例中，位线12和字线13均为直线，单晶硅柱21 的横截面为圆形，电容24的横截面为圆形，电容与单晶硅柱轴对齐。从 图中可以看出，相比于图1中按照棋盘状排布的存储单元，本公开实施 例的存储单元的密度更大，且无需牺牲电容的半径。在其他实施例中， 单晶硅柱和电容的横截面也可以为方形等其他形状，本公开不以此为限。
此外，在图2所示实施例中，位线22之间的间距相等，字线23之 间的间距相等(此处的间距指两条字线相邻直线部分的间距)；在本公开 的其他实施例中，位线22之间的间距也可以具有两种或两种以上尺寸， 字线23之间的间距也可以具有两种或两种以上尺寸，本公开对此不作特 殊限制。
在位线22之间的间距相等且字线23之间的间距相等时，可以设置 字线23之间的间距与位线22之间的间距相等，可以理解，此时位于不 同行的单晶硅柱之间的间距大于同行相邻单晶硅柱之间的间距。在一些 实施例中，也可以设置不同行的单晶硅柱之间的间距等于同行相邻单晶 硅柱之间的间距，即设置字线23之间的间距为位线22之间的间距的
倍。
图3是本公开实施例中存储阵列的制造过程的流程图。
参考图3，存储阵列制造方法300可以包括：
步骤S31，提供SOI晶圆；
步骤S32，蚀刻SOI晶圆的器件层硅，以形成呈m行n列排列的 mn/2个单晶硅柱，单晶硅柱位于奇数行偶数列和偶数行奇数列，或者 位于奇数行奇数列和偶数行偶数列；
步骤S33，在器件层硅上制作n列平行排列的位线，每条位线包裹 一列单晶硅柱的下部；
步骤S34，在位线上沉积介质，以制造包裹位线和单晶硅柱下部的 介质层；
步骤S35，对单晶硅柱进行表面氧化后，在介质层上制造m/2行平 行排列的字线，每条字线连接相邻两行单晶硅柱的中部，每条字线连接 的单晶硅柱均不相同，字线为直线，字线的上表面不高于单晶硅柱的上 表面；
步骤S36，在所述单晶硅柱的上部上方制作电容。
图4～图9是图3所示流程的工艺过程示意图。
图4是图3中步骤S31的示意图。
在本公开实施例中，存储阵列是在SOI晶圆上制造的。SOI (Silicon-On-Insulator，绝缘衬底上的硅)是指在衬底层硅41和器件层 硅43之间引入了一层埋氧化层42(SiO2)。
图5A和图5B是图3中步骤S32的示意图。
参考图5A和图5B，可以通过对柱孔进行掩模、曝光等制程，对器 件层硅43蚀刻呈m行n列排列的mn/2个单晶硅柱21(如图5B所示， m＝10，n＝5，单晶硅柱数量＝25)，使单晶硅柱21位于奇数行偶数列和 偶数行奇数列，或者单晶硅柱位于奇数行奇数列和偶数行偶数列。在本 公开的一个实施例中，柱孔(即单晶硅柱的横截面)为圆形，以在更小 的周长下提供更大的导电面积，在其他实施例中，柱孔(即单晶硅柱的 横截面)也可以为其他形状，本领域技术人员可以自行设置。
在一个实施例中，如需通过后续图6A所示的蚀刻工艺制造位线， 则在步骤S32中，无需控制单晶硅柱的蚀刻至氧化层42，保留一定厚度 的器件层硅以供蚀刻位线即可。在另一个实施例中，如需通过后续图6C 所示的沉积工艺制造位线，则为了保证单晶硅柱之间的绝缘，可以在形 成单晶硅柱时控制蚀刻深度氧化层42。
图5B是图5A所示制程的俯视效果图。从图5B可以看出，由于单 晶硅柱交错排列，单晶硅柱之间的水平距离可以得到缩小，在相同面积 下可以制造更多的单晶硅柱，进而为后续制造更多的存储单元提供条件。
图6A～图6D是图3中步骤S33的示意图。
参考图6A，在一个实施例中，在器件层硅上制作n列平行排列的位 线的方法，例如可以通过蚀刻器件层硅实现，即对器件层硅向下蚀刻以 制造n列平行排列的位线22。
由于器件层硅的掺杂类型不同，且位线区域的掺杂类型需要与器件 层硅的掺杂类型不同，因此，在刻蚀单晶硅柱之前，需要对器件层硅注 入第一离子，在蚀刻位线前或蚀刻位线后，还需要对位线区域进行第二 离子注入，以改变位线区域的掺杂类型(如图6B所示)，最后形成如图 6C所示的效果。
在另一个实施例中，在器件层硅上制作n列平行排列的位线22的方 法，例如可以通过在器件层硅上进行沉积工艺实现(实施效果如图6C 所示)。沉积工艺既可以应用于半导体材质的位线的制作，也可以应用于 金属材质的位线的制作。
图6D是图6C所示效果的俯视效果图。从图6D可以看出，由于单 晶硅柱交错排列，单晶硅柱之间的水平距离得到缩小，位线22之间的距 离也得以缩小，单位面积内可以设置更多的位线。
图7是图3中步骤S34的示意图。在步骤S34中，沉积形成的介质 层44的材质例如为二氧化硅(SiO2)或氮化硅(Si3N4)，本公开对此不 作特殊限制。介质层44不但能够对位线之间进行有效隔离，还可以隔离 位线和字线，其包裹的单晶硅柱的区域对应于晶体管的源极。
图8A和图8B是图3中步骤S35的示意图。在步骤S35中，制作连 接栅极的位线，首先可以对位线区域对应的单晶硅柱表面进行氧化，以 制造栅氧化层；然后，通过金属沉积、蚀刻(包括干法蚀刻或湿法蚀刻) 工艺制造m/2行平行排列的金属字线23。
在本公开实施例中，每条字线23连接相邻两行单晶硅柱21。在本 公开实施例中，字线23和位线22均为直线，本领域技术人员可以自行 设置字线23的宽度，以使字线23能尽可能多和平均地连接相邻的两行 单晶硅柱，且字线之间不相连。
图8B是图8A所示步骤的俯视示意图。
图9A和图9B是图3中步骤S36的示意图。
参考图9A，可以在单晶硅柱21的上部上方制造存储电容24，形成 如图2或图9B所示的存储阵列结构。由于本公开实施例中相邻两列的 单晶硅柱位于不同行，因此制造存储电容后，从图9A所在的侧视视角 看，存储电容之间互相遮挡。其中，存储电容24的结构例如为杯型。
从图9B可以看出，由于单晶硅柱交错排列，单晶硅柱之间的水平 距离得到缩小，对应地，存储电容24可以在直径不变的情况下实现更高 密度的排布，进而在单位面积内制造更多的存储单元，有效提高单位面 积内存储阵列的存储容量。在相同的存储单元数量下，图9B所示结构 较图1所示结构的占用面积缩小了13％，可以在不降低存储容量的前提下有效减小存储芯片的体积。
综上所述，本公开实施例提供的存储阵列制造方法通过设置交错排 布的单晶硅柱，可以有效提高存储单元的密度，降低制造成本。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想 到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或 者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原 理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说 明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求 指出。
Claims (20)
1.一种存储阵列，其特征在于，包括：
呈m行n列排列的mn/2个单晶硅柱，所述单晶硅柱位于奇数行偶数列和偶数行奇数列，或者位于奇数行奇数列和偶数行偶数列；
n列平行排列的位线，每条所述位线包裹一列所述单晶硅柱的下部；
m/2行平行排列的字线，每条所述字线连接相邻两行单晶硅柱的中部，每条所述字线连接的所述单晶硅柱均不相同，所述字线为直线；
mn/2个电容，所述电容的下极板分别与所述mn/2个单晶硅柱的上部电连接。
2.如权利要求1所述的存储阵列，其特征在于，所述电容与所述单晶硅柱轴对齐。
3.如权利要求1所述存储阵列，其特征在于，所述单晶硅柱的横截面为圆形。
4.如权利要求1所述的存储阵列，其特征在于，所述位线之间的间距相等，所述字线之间的间距相等。
5.如权利要求4所述的存储阵列，其特征在于，所述字线之间的间距与所述位线之间的间距相等。
6.如权利要求4所述的存储阵列，其特征在于，所述位线之间的间距为所述字线之间的间距的
倍。
7.如权利要求1所述的存储阵列，其特征在于，所述位线和所述字线之间设置有介质层，所述介质层的材质为氮化硅和/或氧化硅。
8.如权利要求1所述的存储阵列，其特征在于，所述位线为直线。
9.一种存储阵列制造方法，其特征在于，包括：
提供SOI晶圆；
蚀刻所述SOI晶圆的器件层硅，以形成呈m行n列排列的mn/2个单晶硅柱，所述单晶硅柱位于奇数行偶数列和偶数行奇数列，或者位于奇数行奇数列和偶数行偶数列；
在所述器件层硅上制作n列平行排列的位线，每条所述位线包裹一列所述单晶硅柱的下部；
在所述位线上沉积介质，以制造包裹所述位线和所述单晶硅柱下部的介质层；
对所述单晶硅柱进行表面氧化后，在所述介质层上制造m/2行平行排列的字线，每条所述字线连接相邻两行所述单晶硅柱的中部，每条所述字线包裹的所述单晶硅柱均不相同，所述字线为直线，所述字线的上表面不高于所述单晶硅柱的上表面；
在所述单晶硅柱的上部上方制作电容。
10.如权利要求9所述存储阵列制造方法，其特征在于，所述在所述器件层硅上制作n列平行排列的位线包括：
对所述器件层硅向下蚀刻n列平行排列的所述位线。
11.如权利要求9所述存储阵列制造方法，其特征在于，所述在所述器件层硅上制作n列平行排列的位线包括：
在所述器件层硅上通过沉积工艺制作n列平行排列的所述位线。
12.如权利要求9所述的存储阵列制造方法，其特征在于，所述电容与所述单晶硅柱轴对齐。
13.如权利要求9所述存储阵列制造方法，其特征在于，所述单晶硅柱的横截面为圆形。
14.如权利要求9所述的存储阵列制造方法，其特征在于，所述位线之间的间距相等，所述字线之间的间距相等。
15.如权利要求14所述的存储阵列制造方法，其特征在于，所述字线之间的间距与所述位线之间的间距相等。
16.如权利要求14所述的存储阵列制造方法，其特征在于，所述位线之间的间距为所述字线之间的间距的
倍。
17.如权利要求9所述的存储阵列制造方法，其特征在于，所述介质层的材质为氮化硅和/或氧化硅。
18.如权利要求9所述的存储阵列制造方法，其特征在于，所述位线为直线。
19.如权利要求9所述存储阵列制造方法，其特征在于，还包括：
在刻蚀所述单晶硅柱之前，对所述器件层硅注入第一离子。
20.如权利要求10所述存储阵列制造方法，其特征在于，还包括：
在制作所述位线之前或之后，对所述位线对应的区域注入第二离子。
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