CN112837729A - 在存储器模块中累积且存储字线的存取次数的方法及设备 - Google Patents

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Abstract

本发明公开了一种用于在一存储器模块中累积并且存储复数个字线的各自的存取次数的方法以及设备。该方法可包括：于该存储器模块中的一存储器库内，提供耦接至该复数个字线的复数个超凡存储细胞；以及利用该复数个超凡存储细胞累积并存储该复数个字线的该各自的存取次数，其中在该复数个超凡存储细胞中的多组超凡存储细胞分别对应于该复数个字线。本发明的方法以及相关设备能确保该存储器模块能在各种情况下妥善地运作，并且能在该存储器模块的日常使用的期间同时产生或更新字线存取次数。

Description

在存储器模块中累积且存储字线的存取次数的方法及设备
技术领域
本发明是关于存储器管理(memory management)，尤指一种用于在一存储器模块中累积并且存储复数个字线(word line)的各自的存取次数的方法以及设备(apparatus)，例如借助于该存储器模块的局部存储器架构。
背景技术
依据相关技术，存储器诸如动态随机存取存储器(Dynamic Random AccessMemory,DRAM)可用来存储用户数据。当需要检测字线存取次数时，会发生某些问题。例如，由于在存储器中会有上千个字线，实现分别和这上千个字线对应的上千个计数器通常会增加相关成本，尤其，这上千个计数器在一芯片组中会占用某个比例(例如百分比)的芯片面积。由于存储容量会随着研究/发展的过程而越来越大，因此字线的总数也会增加，导致上述问题变得更严重。因此，需要一种新颖的方法以及相关架构，以在没有副作用或较不会带来副作用的情况下解决上述问题。
发明内容
本发明的一目的在于提供一种用于在一存储器模块(例如动态随机存取存储器)中累积并且存储复数个字线的各自的存取次数的方法以及设备，以解决上述问题。
本发明至少一实施例提供一种用于在一存储器模块中累积并且存储复数个字线的各自的存取次数的设备。该设备可包括一存储器库(bank)，该存储器库是位于该存储器模块中，以及该存储器库可包括耦接至该复数个字线的复数个超凡(extraordinary)存储细胞(cell)。该存储器库可用来为一主机系统(host system)存储数据，以及该复数个超凡存储细胞可用来累积并存储该复数个字线的该各自的存取次数，其中在该复数个超凡存储细胞中的多组超凡存储细胞可分别对应于该复数个字线。尤其，该存储器库可还包括耦接至该复数个超凡存储细胞的一计数器、以及包括至少一控制电路(例如一或多个控制电路)的一字线存取次数控制单元，其中该字线存取次数控制单元是耦接至该计数器。该计数器可用来进行计数，以及该字线存取次数控制单元可用来控制该设备的运作。例如，响应于该复数个字线的任一字线被存取，该字线存取次数控制单元控制该计数器输出在所述任一字线上的一组超凡存储细胞中的一组比特(bit；也可称为“位”)信息；该计数器更新该组比特信息所指出的一计数值以产生一更新后计数值；以及该字线存取次数控制单元触发将用以指出该更新后计数值的一组更新后比特信息写回在所述任一字线上的该组超凡存储细胞，以作为所述任一字线的一存取次数的一更新后数值。
除了以上设备外，本发明亦提供用于在一存储器模块中累积并且存储复数个字线的各自的存取次数的方法。该方法可包括：于该存储器模块中的一存储器库内，提供耦接至该复数个字线的复数个超凡存储细胞；以及利用该复数个超凡存储细胞累积并存储该复数个字线的该各自的存取次数，其中在该复数个超凡存储细胞中的多组超凡存储细胞分别对应于该复数个字线。尤其，该方法可还包括：响应于该复数个字线的任一字线被存取，读出在所述任一字线上的一组超凡存储细胞中的一组比特信息，其中位于该存储器模块中的该存储器库包括该复数个超凡存储细胞，而该复数个超凡存储细胞包括该组超凡存储细胞；利用一计数器更新该组比特信息所指出的一计数值以产生一更新后计数值；以及将用以指出该更新后计数值的一组更新后比特信息写回在所述任一字线上的该组超凡存储细胞，以作为所述任一字线的一存取次数的一更新后数值。
本发明的方法以及相关设备能确保该存储器模块能在各种情况下妥善地运作，并且能在该存储器模块的日常使用的期间同时产生或更新字线存取次数。另外，实现本发明的实施例不会大幅地增加成本。因此，相关技术的问题能被解决，且整体成本不会增加太多。相较于相关技术，本发明能在没有副作用或较不会带来副作用的情况下提升整体效能。
附图说明
图1为依据本发明一实施例的用于在一存储器模块中累积并且存储复数个字线的各自的存取次数的设备的示意图。
图2为依据本发明一实施例绘示的采用图1所示的存储器模块的架构的存储器模块。
图3为依据本发明一实施例的用于在一存储器模块中累积并且存储复数个字线的各自的存取次数的方法的工作流程。
图4依据本发明一实施例绘示图2所示的存储器模块的针对多个普通存储细胞的状态图。
图5A依据本发明一实施例绘示图2所示的存储器模块的针对多个超凡存储细胞的状态图。
图5B绘示在图5A所示的状态图中的针对自我刷新的某些实施细节。
图5C绘示在图5A所示的状态图中的针对自动刷新的某些实施细节。
其中，附图标记说明如下：
100 存储器模块
110 存储器库
110SC 存储细胞
110A 普通存储细胞
110B 超凡存储细胞
WL<0>、WL<1>、 字线
WL<2>～WL<K-2>、WL<K-1>
112 M比特普通页面缓冲器
113 WAC控制单元
114 N比特超凡页面缓冲器
116 N比特计数器
PB_EN 页面缓冲致能信号
REFS_EN 自我刷新致能信号
REFA_EN 自动刷新致能信号
BANK_EN 库致能信号
200 存储器模块
201 中央控制单元
202 字线解码器
203 列选择线解码器
205 存取电路
205R 读取数据路径
205W 写入数据路径
210、220～280 存储器库
210SC、220SC～280SC 存储细胞
212、222～282 M比特普通页面缓冲器
213、223～283 WAC控制单元
214、224～284 N比特超凡页面缓冲器
216、226～286 N比特计数器
BANK_EN0、 库致能信号
BANK_EN1～BANK_EN7
PB_EN0、PB_EN1～PB_EN7 页面缓冲致能信号
WL 字线
CSL 列选择线
MDQ 主数据线
DQ 外部数据线
S10、S12、S20A、S20B、S30、 步骤
S32、S34、S35、S40A、S40B、
S42、S50
PRE 预充电指令
REFS 自我刷新指令
REFSX 离开自我刷新指令
REFA 自动刷新指令
ACT 激活指令
READ 读取指令
WRITE 写入指令
具体实施方式
图1为依据本发明一实施例的用于在一存储器模块100(例如动态随机存取存储器)中累积并且存储复数个字线(word line,WL)的各自的存取次数的设备的示意图，其中该设备可包括存储器模块100的至少一部分(例如一部分或全部)。例如，该设备可包括存储器模块100的局部存储器架构。又例如，该设备可包括该局部存储器架构与相关控制机制的组合。再举一例，该设备可包括整个存储器模块100。
如图1所示，存储器模块100可包括至少一存储器库(例如一或多个存储器库)诸如存储器库110。存储器库110可包括复数个存储细胞110SC诸如包括有(K*M)个普通(ordinary)存储细胞110A与(K*N)个超凡(extraordinary)存储细胞110B的(K*(M+N))个存储细胞(例如K、M及N可分别代表正整数)，并且包括复数个比特线(bit line,BL)诸如包括有M个普通比特线与N个超凡比特线的(M+N)个比特线，并且可还包括一普通页面缓冲器诸如M比特普通页面缓冲器112、一超凡页面缓冲器诸如N比特超凡页面缓冲器114、一计数器诸如N比特计数器116、以及包括有至少一控制电路(例如一或多个控制电路)的字线存取次数(WL access count,WAC)控制单元113(可简称为WAC控制单元113)，其中复数个存储细胞110SC(例如(K*M)个普通存储细胞110A与(K*N)个超凡存储细胞110B)是分别耦接至该复数个字线诸如K个字线{WL<0>,WL<1>,WL<2>,…,WL<K-2>,WL<K-1>}以及该复数个比特线诸如该(M+N)个比特线，以及该M个普通比特线以及该N个超凡比特线是分别耦接至(K*M)个普通存储细胞110A与(K*N)个超凡存储细胞110B。(K*M)个普通存储细胞110A可分别位于K个字线{WL<0>,WL<1>,…,WL<K-1>}与该M个普通比特线的交汇处(例如沿着芯片的法线/法向量方向所见，如图1所示)，以及(K*N)个超凡存储细胞110B可分别位于K个字线{WL<0>,WL<1>,…,WL<K-1>}与该N个超凡比特线的交汇处(例如沿着芯片的法线/法向量方向所见，如图1所示)。另外，该普通页面缓冲器以及该超凡页面缓冲器可通过分别耦接至对应的比特线的感测放大器的方式来实施。例如，该普通页面缓冲器诸如M比特普通页面缓冲器112可包括分别电性连接至该M个普通比特线的多个感测放大器(例如比特线感测放大器(BL senseamplifier,BLSA))，以及该超凡页面缓冲器诸如N比特超凡页面缓冲器114可包括分别电性连接至该N个超凡比特线的多个感测放大器(例如比特线感测放大器)。
该存储器库110可用来为一主机系统(未显示)存储数据，以及包括有存储器库110的存储器模块100可被安装在该主机系统中。该主机系统的例子可包括(但不限于)多功能移动电话、平板计算机、个人计算机诸如桌上型计算机及膝上型计算机。另外，该计数器诸如N比特计数器116可用来进行计数，以及WAC控制单元113可用来控制上述设备的运作。尤其，(K*M)个普通存储细胞110A的至少一部分(例如一部分或全部)可用来存储数据(例如该主机系统的系统数据、该主机系统的用户的用户数据等)，以及(K*N)个超凡存储细胞110B可用来累积并且存储该复数个字线(例如K个字线{WL<0>,WL<1>,…,WL<K-1>})的各自的存取次数。
依据本实施例，该M个普通比特线以及K个字线{WL<0>,WL<1>,…,WL<K-1>}可用来控制(K*M)个普通存储细胞110A的存取，以及该N个超凡比特线以及K个字线{WL<0>,WL<1>,…,WL<K-1>}可用来控制(K*N)个超凡存储细胞110B的存取，其中存储器模块100可通过该普通页面缓冲器诸如M比特普通页面缓冲器112自(K*M)个普通存储细胞110A取得数据，以供被输出至该主机系统，并且可通过该超凡页面缓冲器诸如N比特超凡页面缓冲器114自(K*N)个超凡存储细胞110B取得该复数个字线的各自的存取次数，以供被更新(update)或输出至该主机系统。如图1所示，在(K*N)个超凡存储细胞110中的多组超凡存储细胞(诸如K行(row)超凡存储细胞)可分别对应于该复数个字线诸如K个字线{WL<0>,WL<1>,…,WL<K-1>}，并且可分别响应于在(K*M)个普通存储细胞110A中的K行普通存储细胞的存取(例如通过K个字线{WL<0>,WL<1>,WL<2>,…,WL<K-2>,WL<K-1>}的存取)来运作。基于图1所示的架构，存储器模块100能在各种情况下妥善地运作，并且能在存储器模块100的日常使用的期间同时产生或更新该复数个字线的各自的存取次数，尤其是以在一活跃(active)字线上的某行普通存储细胞的存取来产生或更新该活跃字线的存取次数。
相较于对应普通运作(例如存储、存取、及缓冲数据的运作)的(K*M)个普通存储细胞110A、该M个普通比特线、以及该普通页面缓冲器诸如M比特普通页面缓冲器，(K*N)个超凡存储细胞110B、该N个超凡比特线、以及该超凡页面缓冲器诸如N比特超凡页面缓冲器114可对应超凡运作。
如图1所示，WAC控制单元113可接收一组致能(enable)信号诸如库致能信号BANK_EN、自动刷新(refresh)致能信号REFA_EN以及自我刷新致能信号REFS_EN，分别供选择性地致能(或除能(disable))存储器库110、存储器库110的自动刷新模式以及存储器库110的自我刷新模式，并且该普通页面缓冲器诸如M比特普通页面缓冲器112以及该超凡页面缓冲器诸如N比特超凡页面缓冲器114可接收相同的致能信号诸如页面缓冲致能信号PB_EN，以供选择性地致能(或除能)这些页面缓冲器，其中该计数器诸如N比特计数器116可在WAC控制单元113的控制下运作。为便于理解，图2为依据本发明一实施例绘示的采用图1所示的存储器模块100的架构的存储器模块200。例如，图1所示的存储器库110可代表存储器模块200的多个存储器库中的任一存储器库(例如每一存储器库)，图1所示的库致能信号BANK_EN可代表一对应的库致能信号诸如图2所示的库致能信号BANK_EN0、BANK_EN1、…及BANK_EN7的其中一者，以供选择性地致能(或除能)存储器模块200的该多个存储器库中的上述任一存储器库，以及图1所示的页面缓冲致能信号PB_EN可代表一对应的页面缓冲致能信号诸如图2所示的页面缓冲致能信号PB_EN0、PB_EN1、…及PB_EN7的其中一者，以供致能(或除能)在上述任一存储器库中的对应的普通与超凡页面缓冲器。存储器模块200的某些实施细节会在后续段落说明。
图3为依据本发明一实施例的用于在一存储器模块中累积并且存储复数个字线的各自的存取次数的方法的工作流程。该方法可被应用于图1所示的架构，并且说明如下。
在步骤S10中，存储器模块100可利用存储器库100为该主机系统存储数据(例如系统数据、用户数据等)。
在步骤S12中，存储器模块100(例如WAC控制单元113)可判断是否该复数个字线中的任一字线(例如K个字线{WL<0>,WL<1>,…,WL<K-1>}中的字线WL<k>，其中“k”可代表落在区间[0,K-1]内的整数)被存取。如果是，进入步骤S20A；如果否，重新进入步骤S12。这个字线可作为上述的活跃字线的例子。
在步骤S20A中，响应于步骤S12的上述任一字线(例如字线WL<k>)被存取，存储器模块100可通过该N个超凡比特线读出在这个字线上的一组超凡存储细胞(例如在字线WL<k>上的第(k+1)行超凡存储细胞)内的一组比特信息(例如N比特的字线存取次数数据)至该超凡页面缓冲器诸如N比特超凡页面缓冲器114。例如，响应于这个字线(例如字线WL<k>)被存取，该超凡页面缓冲器诸如N比特超凡页面缓冲器114可通过该N个超凡比特线读出在这个字线上的该组超凡存储细胞内的该组比特信息。在读出该组比特信息(例如上述N比特的字线存取次数数据)的期间，由于这个字线(例如字线WL<k>)是活跃的，载有该组比特信息的细胞信号可通过电荷共享自于这个字线上的该组超凡存储细胞被传送至该N个超凡比特线，并且该组比特信息可被该超凡页面缓冲器诸如N比特超凡页面缓冲器114锁存。
在步骤S20B中，WAC控制单元113可利用该计数器诸如N比特计数器116自该超凡页面缓冲器诸如N比特超凡页面缓冲器114读取该组比特信息(例如上述N比特的字线存取次数数据)。
在步骤S30中，WAC控制单元113可利用该计数器诸如N比特计数器116来更新(尤其是增加)该组比特信息(例如N比特的字线存取次数数据)所指出的计数值CNT(k)，以产生计数值CNT(k)的更新后计数值CNT’(k)，例如用一预定增量(诸如一)来增加计数值CNT(k)(例如CNT’(k)＝CNT(k)+1)，但本发明不限于此。为便于理解，该普通页面缓冲器诸如M比特普通页面缓冲器112是通过该M个普通比特线耦接至(K*M)个普通存储细胞110A，以及该超凡页面缓冲器诸如N比特超凡页面缓冲器114是通过该N个超凡比特线耦接至(K*N)个超凡存储细胞110B。例如，该超凡页面缓冲器诸如N比特超凡页面缓冲器114可锁存该组比特信息，以供被加载至该计数器诸如N比特计数器116中以作为计数值CNT(k)。
在步骤S32中，WAC控制单元113可检查计数值CNT(k)是否达到(例如大于或等于)一预定计数值阈(threshold；也可称为“阈值”)TH_CNT(标示为“CNT(k)≥TH_CNT”以求简明)。如果是，进入步骤S34；如果否，进入步骤S40A。例如，预定计数值阈TH_CNT可为一预定数值诸如一最大可容许数值CNT_MAX(例如(2N-1))，但本发明不限于此。依据某些实施例，预定计数值阈TH_CNT可予以变化，尤其可等于某些其他数值的任一者。例如，WAC控制单元113可依据默认设定或用户设定来预先设定预定计数值阈TH_CNT。
在步骤S34中，WAC控制单元113可复位(例如清除)计数值CNT(k)为一初始值诸如零(标示为“设定CNT(k)←0”以便于理解)，以产生更新后计数值CNT’(k)，其中更新后计数值CNT’(k)在此步骤中可变为零。
在步骤S35中，WAC控制单元113可发布(issue)(例如产生或输出，尤其是产生并输出)一警示(alarm)，并且之后进入步骤S40A。例如，存储器模块100可将计数值CNT(k)达到预定计数值阈TH_CNT的事件通知该主机系统，但本发明不限于此。依据某些实施例，WAC控制单元113可另产生对应于字线WL<k>的一通知信号，以指出字线WL<k>是该警示所涉及的字线，以供存储器模块100通知该主机系统。
在步骤S40A中，WAC控制单元113可利用该计数器诸如N比特计数器116将用以指出更新后计数值CNT’(k)的一组更新后比特信息(例如N比特的更新后字线存取次数数据)写至该超凡页面缓冲器诸如N比特超凡页面缓冲器114，以供将该组更新后比特信息写回在上述任一字线上的该组超凡存储细胞。
在步骤S40B中，存储器模块100可通过该N个超凡比特线将用以指出更新后计数值CNT’(k)的该组更新后比特信息(例如上述N比特的更新后字线存取次数数据)驱动回于上述任一字线上的该组超凡存储细胞，诸如在字线WL<k>上的第(k+1)行超凡存储细胞，以作为这个字线(例如字线WL<k>)的存取次数的更新后数值，以供监控这个字线的存取次数，从而累积并且存储该复数个字线的各自的存取次数。例如，该超凡页面缓冲器诸如N比特超凡页面缓冲器114可通过该N个超凡比特线将用以指出更新后计数值CNT’(k)的该组更新后比特信息驱动回于这个字线上的该组超凡存储细胞，以作为这个字线的存取次数的更新后数值。尤其，该计数器诸如N比特计数器116可将该组更新后比特信息驱动或输出至该超凡页面缓冲器诸如N比特超凡页面缓冲器114，以供将该组更新后比特信息写回于这个字线上的该组超凡存储细胞。在写入该组更新后比特信息(例如上述N比特的更新后字线存取次数数据)的期间，由于这个字线(例如字线WL<k>)是活跃的，载有该组更新后比特信息的细胞信号可自该N个超凡比特线被传送至于这个字线上的该组超凡存储细胞。为便于理解，通过步骤S20A、S20B、S30、S40A及S40B的运作来更新(例如累积)字线WL<k>的存取次数可表示如下：CNT(k)++；
但本发明不限于此。
在步骤S42中，存储器模块100可判断是否要对存储器库100进行预充电。如果是，进入步骤S50；如果否，重新进入步骤S42。例如，当存储器模块100自该主机系统接收到一预定外部指令诸如一预充电指令PRE，存储器模块100可判断存储器库100需要进行预充电。
在步骤S50中，存储器模块100可对存储器库进行预充电。
请注意，该计数器诸如N比特计数器116可在该复数个字线诸如K个字线{WL<0>,WL<1>,…,WL<K-1>}之间被共享，并且在该复数个字线的各自的存取次数的各自的计数运作之间被共享。例如，由于包括有步骤S12、S20A、S20B、S30、S40A、S40B、S50等的循环可针对该活跃字线诸如该复数个字线(例如K个字线{WL<0>,WL<1>,…,WL<K-1>})中的任一者执行，该设备可累积并且存储该复数个字线的各自的存取次数，诸如K个字线{WL<0>,WL<1>,…,WL<K-1>}的各自的计数值{CNT(0),CNT(1),…,CNT(K-1)}，其中计数值{CNT(0),CNT(1),…,CNT(K-1)}可被分别视为K个字线{WL<0>,WL<1>,…,WL<K-1>}的K个存取次数的最新累积数值。
为便于理解，该方法可用图3所示的工作流程来说明，但本发明不限于此。依据某些实施例，一或多个步骤可在图3所示的工作流程中被新增、删除或修改。
依据某些实施例，只要不妨碍本发明的实施，在步骤S30中更新计数值CNT(k)的方式可予以变化，其中某些相关运作可据以修改。例如，更新该组比特信息(例如上述N比特的字线存取次数数据)所指出的计数值CNT(k)以产生计数值CNT(k)的更新后计数值CNT’(k)的运作可通过用一预定减量(诸如一)减少计数值CNT(k)(例如CNT’(k)＝CNT(k)-1)来进行。尤其，预定计数值阈TH_CNT可为另一预定数值诸如零。因此，WAC控制单元113在步骤S32中可检查计数值CNT(k)是否达到(例如等于)预定计数值阈TH_CNT诸如零，例如步骤S32中标示的“CNT(k)≥TH_CNT”可被取代为“CNT(k)＝＝TH_CNT”以便于理解。如果是，进入步骤S34；如果否，进入步骤S40A。另外，WAC控制单元113可在步骤S34中复位(例如清除)计数值CNT(k)为该初始值诸如最大可容许数值CNT_MAX(例如(2N-1))，例如步骤S34中标示的“设定CNT(k)←0”可被取代为“设定CNT(k)←CNT_MAX”以便于理解。为简明起见，这些实施例与前述实施例类似的内容在此不重复赘述。
依据某些实施例，当需要时，WAC控制单元113可清除至少一部分(例如一部分或全部)的字线存取次数数据，尤其清除在(K*N)个超凡存储细胞110B中的全部信息，以复位计数值{CNT(0),CNT(1),…,CNT(K-1)}为零。另外，在步骤S40B的运作完成后，存储器模块100(例如WAC控制单元113)可用存储器模块100的一内部复位信号清除该计数器诸如N比特计数器116，以供下次进行计数。例如，该一或多个控制电路可通过多个控制逻辑电路的方式来实施，并且该内部复位信号可通过该多个控制逻辑电路的一或多者来产生。
针对图1所示的架构，该设备可包括上述至少一存储器库诸如存储器库110，但本发明不限于此。依据某些实施例，存储器模块100可包括上述至少一存储器库诸如多个存储器库{100}，并且该多个存储器库{100}可分别包括多个M比特普通页面缓冲器{112}、多个N比特超凡页面缓冲器{114}、多个N比特计数器{116}以及多个WAC控制单元{113}，以及该多个存储器库{110}的这些组件可分别用与图1所示的架构相同的方式互相耦接，其中该设备可包括该多个存储器库{110}
依据某些实施例，图1所示的架构可予以变化。例如，N比特超凡页面缓冲器114可被取代为一X比特超凡页面缓冲器，及/或N比特计数器116可被取代为一X比特计数器，其中X可代表大于或等于N的正整数。又例如，N比特超凡页面缓冲器114以及N比特计数器116可分别被取代为一X比特超凡页面缓冲器以及一X比特计数器(例如X≥N)。再举一例，N比特超凡页面缓冲器114以及N比特计数器116可分别被取代为一X1比特超凡页面缓冲器以及一X2比特计数器，其中X1及X2可代表大于或等于N的正整数(例如X2≥X1≥N)。
依据某些实施例，该方法以及该设备能利用在字线WL<k>的第(k+1)行超凡存储细胞(例如每个字线有N个超凡存储细胞)以记录字线WL<k>的存取运作的数量，其中计数值CNT(k)可为落在区间[0,2N-1]内的整数。该计数器诸如N比特计数器116可在该复数个字线诸如K个字线{WL<0>,WL<1>,…,WL<K-1>}之间被共享以最小化芯片大小增加所致的成本增加(die size penalty)。相较于相关技术，本发明的方法以及相关设备能在没有副作用或较不会带来副作用的情况下提升整体效能。
针对存储器模块200的某些实施细节可说明如下。存储器模块200可作为存储器模块100的例子。如图2所示，存储器模块200可包括存储器库210、220、…及280，并且存储器库210、220、…及280的每一者可具有与图1所示的存储器库110相同的架构(例如内部组件、相关连接方式等)。例如，存储器库210、220、…及280可分别包括存储细胞210SC、220SC、…及280SC、M比特普通页面缓冲器212、222、…及282、N比特超凡页面缓冲器214、224、…及284、对应的计数器诸如N比特计数器216、226、…及286、以及字线存取次数控制单元213、223、…及283(可简称为WAC控制单元213、223、…及283)。存储器库210、220、…及280的这些组件可分别作为存储器库110的组件的例子。
另外，存储器模块200可包括一中央控制单元201以供依据来自该主机系统的外部指令、地址等来控制存储器库210、220、…及280的存取，并且可包括一字线解码器202以及一列(column)选择线解码器203(在图2中分别标示为“WL-Dec”以及“CSL-Dec”以求简明)以供在中央控制单元201的控制下进行行解码以及列解码，并且还包括一存取电路205，其中存取电路205包括读取数据路径205R以及写入数据路径205W以供该主机系统通过外部数据线{DQ}读取或写入数据。字线解码器202可通过字线{WL}耦接至210SC、220SC、…及280SC，列选择线解码器203可通过列选择线{CSL}耦接至M比特普通页面缓冲器212、222、…及282以供控制于M比特普通页面缓冲器212、222、…及282中的列开关，以及存取电路205(例如读取数据路径205R以及写入数据路径205W)可通过主数据线{MDQ}耦接至M比特普通页面缓冲器212、222、…及282。为简明起见，本实施例中与前述实施例类似的内容在此不重复赘述。
图4依据本发明一实施例绘示图2所示的存储器模块200的针对多个普通存储细胞的状态图，其中用粗线描绘的箭号可指出由存储器模块200的内部触发所造成的状态改变。存储器模块200(例如中央控制单元201)可自该主机系统接收一或多个指令诸如预充电指令PRE、自我刷新指令REFS、离开自我刷新指令REFSX、自动刷新指令REFA、激活(activation)指令ACT、读取指令READ、写入指令WRITE等，以依据该一或多个指令运作。
如图4的上半部所示，在上电后，存储器模块200可接收预充电指令PRE并且接着对全部的库(例如存储器库210、220、…及280)预充电，并且可进入一闲置状态；当接收到自我刷新指令REFS时，存储器模块200可在一自我刷新状态中对存储器库210、220、…及280的该多个普通存储细胞的至少一部分(例如一部分或全部)进行自我刷新(self-refresh,SR)；当接收到离开自我刷新指令REFSX时，存储器模块200可控制该多个普通存储细胞自该自我刷新状态离开；以及当接收到自动刷新指令REFA时，存储器模块200可在一自动刷新状态中对存储器库210、220、…及280的普通存储细胞的一部分进行自动刷新(auto-refresh,AR)，并且如图4的最底部所示于一预充电状态中对该多个普通存储细胞的该部分预充电并且接着进入该闲置状态。
如图4的下半部所示，当接收到激活指令ACT时，存储器模块200可在一行活跃状态(row active state)中激活在某个库(例如存储器库210、220、…及280的任一者)中的一对应行的存储细胞，例如通过这个库的某个活跃字线；当接收到读取指令READ时，存储器模块200可在一读取状态中自这个库的M比特普通页面缓冲器(例如M比特普通页面缓冲器212、222、…及282中的一对应的M比特普通页面缓冲器)读取一或多组数据；当接收到写入指令WRITE时，存储器模块可在一写入状态中将一或多组数据写入这个库的普通页面缓冲器(例如M比特普通页面缓冲器212、222、…及282中的该对应的M比特普通页面缓冲器)；以及当接收到预充电指令PRE，存储器模块200可在该预充电状态中对这行存储细胞预充电并且接着进入该闲置状态。
图5A依据本发明一实施例绘示图2所示的存储器模块的针对多个超凡存储细胞的状态图，而图5B至图5C分别绘示在图5A所示的状态图中的针对自我刷新与自动刷新的某些实施细节，其中图5A所示的自我刷新以及自动刷新分别标示为“*1：参考图5B”以及“*2：参考图5C”以指出其进一步的细节请参照图5B以及图5C，而用粗线描绘的箭号可指出由存储器模块200的内部触发所造成的状态改变。存储器模块200(例如中央控制单元201)可接收该一或多个指令，并且可在需要时将该一或多个指令通知WAC控制单元213、223、…及283，例如，在该预充电状态中的对全部的库(例如存储器库210、220、…及280)预充电的运作以及对该行存储细胞预充电的运作可和图4所示的运作相同，但本发明不限于此。如图5A至图5C的每一者中的用虚线绘示的区块所示，WAC控制单元213、223、…及283的任一(例如每一)WAC控制单元可在不被来自该主机系统的任何外部指令触发的情况下自动地运作，以控制存储器模块200的一系列运作，尤其，可依据由本身来控制的自我时序来控制该系列运作(例如为针对该系列运作的多个状态于该区块中自一个状态切换至另一个状态)并且在一最小行活跃时间tRAS(可简称为最小tRAS)内完成该系列运作的全部运作。例如，对于某个类型的动态随机存取存储器，最小行活跃时间tRAS可对应于35奈秒(nanosecond,ns)。为便于理解。图3所示的工作流程的某些符号等可标示在该区块中的某些状态中，但本发明不限于此。
如图5A所示，当存储器模块200于该行活跃状态中接收到激活指令ACT并且激活上述库(例如存储器库210、220、…及280中的上述任一者)的该对应行的存储细胞时，该WAC控制单元可自动地自该行活跃状态切换至后续状态，尤其可进入在这个库中的活跃字线诸如字线WL<k>(例如被存取的字线)上的超凡存储细胞的读取状态，以开始进行图3所示的步骤S20A至S40B的运作的至少一部分(例如一部分或全部)。例如，在读出该组比特信息(例如上述N比特的字线存取次数数据)诸如计数值CNT(k)的期间，可进行步骤S20A及S20B的运作(标示为“读取CNT(k)(S20A)”及“读取CNT(k)(S20B)”以求简明)；之后，可进行步骤S30的运作以更新计数值CNT(k)(例如CNT(k)++)，并接着进行步骤S32的运作以取得其判断结果(例如图3中的“是”或“否”)，其中步骤S34及S35的运作可依据该判断结果选择性地进行；以及在写入该组更新后比特信息(例如上述N比特的更新后字线存取次数数据)诸如刚被更新过的计数值CNT(k)的期间，可进行步骤S40A及S40B的运作(标示为“写入CNT(k)(S40A)”及“写入CNT(k)(S40B)”以求简明)。
图5B可视为在该自我刷新模式中的该方法的字线存取次数方案(简称WAC方案)的状态图。如图5B所示，当存储器模块200自该闲置状态切换至该自我刷新状态时，自我刷新指令REFS可在一行活跃状态中自动地激活在任一库(例如存储器库210、220、…及280)中的一行存储细胞，例如通过这个库的某个活跃字线(例如字线WL<k>)，尤其可针对这个字线进行图3所示的步骤S20A至S40B的一部分运作(例如步骤S20A、S20B、S34、S40A、S40B的运作)，并接着在一预充电状态中对这行存储细胞预充电，并且可进一步针对下一行存储细胞重复这些运作直到接收到离开自我刷新指令REFSX。
图5C可视为在该自动刷新模式中的该方法的WAC方案的状态图。如图5C所示，当存储器模块自该闲置状态切换至该自动刷新状态时，自动刷新指令REFA可在一行活跃状态自动地激活在任一库(例如存储器库210、220、…及280)中的一行存储细胞，例如通过这个库的某个活跃字线(例如字线WL<k>)，尤其可针对这个字线进行图3所示的步骤S20A至S40B的一部分运作(例如步骤S20A、S20B、S34、S40A、S40B的运作)，并接着在一预充电状态中对这行存储细胞预充电。为简明起见，本实施例中的与前述实施例类似的内容在此不重复赘述。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种用于在一存储器模块中累积并且存储复数个字线的各自的存取次数的设备，其特征在于，该设备包括：
一存储器库，位于该存储器模块中，用来为一主机系统存储数据，该存储器库包括：
复数个超凡存储细胞，耦接至该复数个字线，用来累积并存储该复数个字线的该各自的存取次数，其中在该复数个超凡存储细胞中的多组超凡存储细胞分别对应于该复数个字线。
2.如权利要求1所述的设备，其特征在于，该存储器库还包括：
一计数器，耦接至该复数个超凡存储细胞，用来进行计数；以及
包括至少一控制电路的一字线存取次数控制单元，耦接至该计数器，用来控制该设备的运作，其中：
响应于该复数个字线的任一字线被存取，该字线存取次数控制单元控制该计数器读出在所述任一字线上的一组超凡存储细胞中的一组比特信息；
该计数器更新该组比特信息所指出的一计数值以产生一更新后计数值；以及
该字线存取次数控制单元触发将用以指出该更新后计数值的一组更新后比特信息写回在所述任一字线上的该组超凡存储细胞，以作为所述任一字线的一存取次数的一更新后数值。
3.如权利要求2所述的设备，其特征在于，该存储器库还包括：
复数个超凡比特线，耦接至该复数个超凡存储细胞；以及
一超凡页面缓冲器，通过该复数个超凡比特线耦接至该复数个超凡存储细胞，其中该超凡页面缓冲器锁存该组比特信息，以供被加载至该计数器以作为该计数值；
其中：
于读出该组比特信息的期间，该字线存取次数控制单元利用该计数器自该超凡页面缓冲器读取该组比特信息，其中载有该组比特信息的细胞信号是通过电荷共享自于所述任一字线上的该组超凡存储细胞被传送至该复数个超凡比特线，以及该组比特信息是被该超凡页面缓冲器锁存；以及
于写入该组更新后比特信息的期间，该字线存取次数控制单元利用该计数器将用以指出该更新后计数值的该组更新后比特信息写入该超凡页面缓冲器，以供将该组更新后比特信息写回在所述任一字线上的该组超凡存储细胞，其中该超凡页面缓冲器通过该复数个超凡比特线将用以指出该更新后计数值的该组更新后比特信息驱动回在所述任一字线上的该组超凡存储细胞，以作为所述任一字线的该存取次数的该更新后数值，以及载有该组更新后比特信息的细胞信号是自该复数个超凡比特线被传送至于所述任一字线上的该组超凡存储细胞。
4.如权利要求3所述的设备，其特征在于，在该多组超凡存储细胞的每一组中的存储细胞的数量等于N，其中N代表一正整数；以及该超凡页面缓冲器是一X比特超凡页面缓冲器，其中X代表大于或等于N的一正整数。
5.如权利要求2所述的设备，其特征在于，在该多组超凡存储细胞的每一组中的存储细胞的数量等于N，其中N代表一正整数；以及该计数器是一X比特计数器，其中X代表大于或等于N的一正整数。
6.如权利要求2所述的设备，其特征在于，更新该计数值包括增加该计数值或减少该计数值；以及响应于该计数值达到一预定计数值阈，该字线存取次数控制单元通过复位该计数值产生该更新后计数值，并且产生一警示。
7.如权利要求2所述的设备，其特征在于，该字线存取次数控制单元在不被来自该主机系统的任一外部指令触发的情况下自动地运作，以控制该存储器模块的一系列运作，其中该系列运作包括更新由该组比特信息所指出的该计数值以产生该更新后计数值的运作、以及将用以指出该更新后计数值的该组更新后比特信息写回在所述任一字线上的该组超凡存储细胞以作为所述任一字线的该存取次数的该更新后数值的运作。
8.如权利要求7所述的设备，其特征在于，该字线存取次数控制单元在一最小行活跃时间内完成该系列运作的全部运作。
9.如权利要求2所述的设备，其特征在于，该字线存取次数控制单元依据由本身来控制的自我时序来控制该存储器模块的一系列运作。
10.如权利要求2所述的设备，其特征在于，该计数器是在该复数个字线之间被共享。
11.如权利要求2所述的设备，其特征在于，该计数器是在该复数个字线的该各自的存取次数的各自的计数运作之间被共享。
12.一种用于在一存储器模块中累积并且存储复数个字线的各自的存取次数的方法，其特征在于，该方法包括：
于该存储器模块中的一存储器库内，提供耦接至该复数个字线的复数个超凡存储细胞；以及
利用该复数个超凡存储细胞累积并存储该复数个字线的该各自的存取次数，其中在该复数个超凡存储细胞中的多组超凡存储细胞分别对应于该复数个字线。
13.如权利要求12所述的方法，其特征在于，还包括：
响应于该复数个字线的任一字线被存取，读出在所述任一字线上的一组超凡存储细胞中的一组比特信息，其中位于该存储器模块中的该存储器库包括该复数个超凡存储细胞，而该复数个超凡存储细胞包括该组超凡存储细胞；
利用一计数器更新该组比特信息所指出的一计数值以产生一更新后计数值；以及
将用以指出该更新后计数值的一组更新后比特信息写回在所述任一字线上的该组超凡存储细胞，以作为所述任一字线的一存取次数的一更新后数值。
14.如权利要求13所述的方法，其特征在于，该存储器库还包括耦接至该复数个超凡存储细胞的复数个超凡比特线，并且包括通过该复数个超凡比特线耦接至该复数个超凡存储细胞的一超凡页面缓冲器；以及该方法还包括：
利用该超凡页面缓冲器锁存该组比特信息，以供被加载至该计数器以作为该计数值；
其中：
读出在所述任一字线上的该组超凡存储细胞中的该组比特信息还包括：
利用该计数器自该超凡页面缓冲器读取该组比特信息，其中载有该组比特信息的细胞信号是通过电荷共享自于所述任一字线上的该组超凡存储细胞被传送至该复数个超凡比特线，以及该组比特信息是被该超凡页面缓冲器锁存；以及
将用以指出该更新后计数值的该组更新后比特信息写回于所述任一字线上的该组超凡存储细胞以作为所述任一字线上的该存取次数的该更新后数值还包括：
利用该计数器将用以指出该更新后计数值的该组更新后比特信息写入该超凡页面缓冲器，以供将该组更新后比特信息写回在所述任一字线上的该组超凡存储细胞，其中该超凡页面缓冲器通过该复数个超凡比特线将用以指出该更新后计数值的该组更新后比特信息驱动回在所述任一字线上的该组超凡存储细胞，以作为所述任一字线的该存取次数的该更新后数值，以及载有该组更新后比特信息的细胞信号是自该复数个超凡比特线被传送至于所述任一字线上的该组超凡存储细胞。
15.如权利要求14所述的方法，其特征在于，在该多组超凡存储细胞的每一组中的存储细胞的数量等于N，其中N代表一正整数；以及该超凡页面缓冲器是一X比特超凡页面缓冲器，其中X代表大于或等于N的一正整数。
16.如权利要求13所述的方法，其特征在于，在该多组超凡存储细胞的每一组中的存储细胞的数量等于N，其中N代表一正整数；以及该计数器是一X比特计数器，其中X代表大于或等于N的一正整数。
17.如权利要求13所述的方法，其特征在于，更新该计数值包括增加该计数值或减少该计数值；以及该方法还包括：
响应于该计数值达到一预定计数值阈，通过复位该计数值产生该更新后计数值，并且产生一警示。
18.如权利要求13所述的方法，其特征在于，还包括：
利用该存储器模块的一字线存取次数控制单元在不被来自该主机系统的任一外部指令触发的情况下自动地运作，以控制该存储器模块的一系列运作，其中该系列运作包括更新由该组比特信息所指出的该计数值以产生该更新后计数值的运作、以及将用以指出该更新后计数值的该组更新后比特信息写回在所述任一字线上的该组超凡存储细胞以作为所述任一字线的该存取次数的该更新后数值的运作。
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