CN112820228A - 显示装置 - Google Patents

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Abstract

公开了一种显示装置。显示装置包括：像素部，包括多个像素；扫描驱动部，由多个驱动级构成，且向所述像素部供给扫描信号；以及发光控制驱动部，由多个驱动级构成，且向所述像素部供给发光控制信号。可以是，所述扫描驱动部的各所述驱动级以及所述发光控制驱动部的各所述驱动级之中的至少一个驱动级所包括的多个晶体管中的第一晶体管包括：活性层图案，包括配置在基底层的一面上而形成沟道的沟道区域以及配置在所述沟道区域的两侧的第一区域和第二区域；以及栅电极，与所述活性层图案在其间夹着第一绝缘膜而相远离，且与所述沟道区域重叠，所述沟道区域的沟道宽度比所述多个晶体管之中剩余晶体管之中的至少一个的沟道宽度更窄。

Description

显示装置
技术领域
本发明涉及显示装置，更详细而言，涉及包括扫描驱动部或者发光控制驱动部的驱动级的显示装置。
背景技术
随着信息化技术的发达，作为使用者与信息间的连接媒介的显示装置的重要性正逐渐被显现。对应于此，液晶显示装置(Liquid Crystal Display Device)、有机发光显示装置(Organic Light Emitting Display Device)、等离子体显示装置(Plasma DisplayDevice)等显示装置的使用正在增加。
显示装置的各像素可以以与通过数据线供给的数据电压对应的亮度发光。显示装置可以以各像素的发光组合显示图像帧。
各数据线可以与多个像素连接。因此，需要提供扫描信号的扫描驱动部，该扫描信号用于选择多个像素之中应供给数据电压的像素。扫描驱动部由包括多个晶体管的驱动级构成，可以以扫描线为单位依次提供导通电平的扫描信号。此外，发光控制驱动部通过发光控制线向像素部提供发光控制信号。
发明内容
本发明的一目的是提供一种包括具有对HCI(Hot Carrier instability，热载流子不稳定性)现象强的特性的晶体管的显示装置。
本发明的其他目的是提供一种包括防止驱动电流下降的晶体管的显示装置。
但是，本发明的目的并不限于上述的目的，在不超出本发明的思想以及领域的范围内可以进行各种扩展。
用于达成所述目的的本发明的一侧面提供一种显示装置。
显示装置可以包括：像素部，包括多个像素；扫描驱动部，由多个驱动级构成，且向所述像素部供给扫描信号；以及发光控制驱动部，由多个驱动级构成，且向所述像素部供给发光控制信号。
所述扫描驱动部的各所述驱动级以及所述发光控制驱动部的各所述驱动级之中的至少一个驱动级所包括的多个晶体管中的第一晶体管包括：活性层图案，包括配置在基底层上而形成沟道的沟道区域以及配置在所述沟道区域的两侧的第一区域和第二区域；以及栅电极，与所述活性层图案在其间夹着第一绝缘膜而相远离，且与所述沟道区域重叠，所述沟道区域的沟道宽度比所述多个晶体管之中剩余晶体管之中的至少一个的沟道宽度更窄。
所述第一晶体管可以包括彼此并联连接的第一子晶体管以及第二子晶体管。
所述第一子晶体管的沟道宽度可以比所述第二子晶体管的沟道宽度窄，并且所述第一子晶体管的沟道长度可以比所述第二子晶体管的沟道长度短。
所述第一子晶体管与所述第二子晶体管彼此共用所述栅电极，所述栅电极可以包括：第一栅极区域，具有与所述第一子晶体管的沟道长度相应的第一宽度；以及第二栅极区域，具有与所述第二子晶体管的沟道长度相应且比所述第一宽度长的第二宽度。
所述第一区域以及所述第二区域中的至少一个可以分离为所述第一子晶体管的区域以及远离了所述第一子晶体管的区域的所述第二子晶体管的区域。
所述第一子晶体管和所述第二子晶体管可以共用单一的所述第一区域，且可以共用单一的所述第二区域。
所述第一晶体管可以包括第一子晶体管以及具有共用栅电极且彼此串联连接的第二子晶体管和第三子晶体管。
所述第一子晶体管的沟道宽度可以比所述第二子晶体管的沟道宽度或者所述第三子晶体管的沟道宽度窄。
所述第二子晶体管的沟道宽度可以与所述第三子晶体管的沟道宽度相同。
所述第一子晶体管、所述第二子晶体管以及所述第三子晶体管的沟道长度可以比所述剩余晶体管之中的至少一个的沟道长度小。
所述第一子晶体管、所述第二子晶体管以及所述第三子晶体管彼此共用所述栅电极，所述栅电极可以包括：第一栅极区域，具有与所述第一子晶体管的沟道长度相应的第一宽度；第二栅极区域，具有与所述第二子晶体管的沟道长度相应的第二宽度；以及第三栅极区域，具有与所述第三子晶体管的沟道长度相应的第三宽度。
所述栅电极还可以包括将所述第一栅极区域、所述第二栅极区域以及所述第三栅极区域彼此连接的第四栅极区域。
所述第一子晶体管和所述第二子晶体管可以共用单一的所述第一区域，并且所述第一子晶体管和所述第三子晶体管可以共用单一的所述第二区域。
所述栅电极可以包括英文大写字母“T”字形形状的部分。
所述第一晶体管可以包括：彼此并联连接的第一子晶体管和第二子晶体管；以及与所述第一子晶体管以及所述第二子晶体管串联连接的第三子晶体管。
所述第一子晶体管和所述第二子晶体管的沟道宽度可以比所述第三子晶体管的沟道宽度窄。
所述第一子晶体管、所述第二子晶体管以及所述第三子晶体管的沟道长度可以比所述剩余晶体管之中的至少一个的沟道长度小。
所述第一子晶体管、所述第二子晶体管以及所述第三子晶体管可以彼此共用所述栅电极，所述栅电极可以包括：与所述第一子晶体管的沟道区域以及所述第二子晶体管的沟道区域重叠的第一栅极区域；以及与所述第三子晶体管的沟道区域重叠的第二栅极区域。
所述第二栅极区域可以与所述第一栅极区域相连接。
所述第一晶体管可以包括彼此并联连接的第一子晶体管和第二子晶体管，所述第二子晶体管还可以包括远离了所述栅电极、所述第一绝缘膜以及所述活性层图案的底部栅电极，所述第一子晶体管的沟道宽度可以比所述第二子晶体管的沟道宽度窄。
用于达成所述目的的本发明的其他侧面提供一种显示装置。
显示装置可以包括：像素部，包括多个像素；扫描驱动部，由多个驱动级构成，且向所述像素部供给扫描信号；以及发光控制驱动部，由多个驱动级构成，且向所述像素部供给发光控制信号。
所述扫描驱动部的各所述驱动级以及所述发光控制驱动部的各所述驱动级之中的至少一个驱动级所包括的多个晶体管中的第一晶体管包括：活性层图案，包括配置在缓冲层上而形成沟道的沟道区域以及配置在所述沟道区域的两侧的第一区域和第二区域；以及栅电极，与所述活性层图案在其间夹着第一绝缘膜而相远离，且与所述沟道区域重叠。
所述沟道区域可以包括：第一边缘区域和第二边缘区域，以沟道宽度为基准位于两侧面；以及体区域，位于所述第一边缘区域与所述第二边缘区域之间。
所述第一绝缘膜与所述体区域重叠的区域的厚度可以比与所述第一边缘区域或者所述第二边缘区域重叠的区域的厚度更厚。
(发明效果)
本发明涉及的显示装置构成减小了晶体管的沟道宽度的驱动级电路，从而可以具有对HCI现象强的特性。
此外，由于基于减小了沟道长度或者沟道宽度的晶体管构成驱动级电路，因此可以具有能够减小电路面积的优点。
附图说明
图1是用于说明本发明的一实施例涉及的显示装置的图。
图2是用于说明本发明的一实施例涉及的发光控制驱动部的图。
图3是表示图2涉及的驱动级的例示电路图。
图4是针对图3涉及的第一晶体管的剖视图。
图5是图3涉及的第一晶体管的平面图。
图6是对图5涉及的各区域测量了侧面电场的图表。
图7是适用了图3涉及的第一晶体管的第一实施例的电路图。
图8是针对图7涉及的第一晶体管的第一实施例的平面图。
图9是适用了图3涉及的第一晶体管的第二实施例的电路图。
图10是针对图9涉及的第一晶体管的第二实施例的平面图。
图11是适用了图3涉及的第一晶体管的第三实施例的电路图。
图12是针对图11涉及的第一晶体管的第三实施例的平面图。
图13是适用了图3涉及的第一晶体管的第四实施例的电路图。
图14是针对图13涉及的第二子晶体管的第四实施例的剖视图。
图15是图4的R-R'涉及的剖视图。
具体实施方式
以下，参照附图，详细说明本发明的各实施例，以便本领域技术人员能够容易实施。本发明可以由各种不同的方式实现，并不限于在此说明的各实施例。
为了明确说明本发明，省略了与说明无关的部分，并在整个说明书中对相同或者类似的构成要素赋予相同的符号。因此，在前说明过的符号可以用于其他图中。
此外，图示的各构成的大小以及厚度为了便于说明而任意示出，本发明并不一定限于图示的情况。在图中，为了明确表示各层以及区域，有所夸张地示出了厚度。
图1是用于说明本发明的一实施例涉及的显示装置的图。
参照图1，本发明的一实施例涉及的显示装置可以包括像素部10、扫描驱动部20、数据驱动部30、发光控制驱动部40以及时序控制部50。
像素部10包括与扫描线SC1～SCn、数据线D1～Dm以及发光控制线E1～En连接而排列成矩阵形式的多个像素PXij。像素PXij通过扫描线SC1～SCn接受扫描信号的输入，通过数据线D1～Dm接受数据信号的输入，通过发光控制线E1～En接受发光控制信号的输入。像素PXij在从扫描线SC1～SCn供给扫描信号时，以与从数据线D1～Dm供给的数据信号对应的亮度发光。
扫描驱动部20与多个扫描线SC1～SCn连接，响应于时序控制部50的扫描驱动控制信号SCS来生成扫描信号，并将生成的扫描信号输出到扫描线SC1～SCn。扫描驱动部20可以由多个驱动级电路构成。扫描驱动部20可以通过扫描线SC1～SCn向像素PXij依次提供具有导通电平的脉冲的扫描信号。扫描驱动部20可以构成为移位寄存器(shift register)形式。此时，扫描驱动部20的驱动级电路可以包括多个晶体管和/或多个电容器。
数据驱动部30与多个数据线D1～Dm连接，基于时序控制部50的数据驱动控制信号DCS和图像数据DATA’来生成数据信号，并将生成的数据信号输出到数据线D1～Dm。供给至数据线D1～Dm的数据信号在每次供给扫描信号时被供给到由扫描信号选出的像素PXij。由此，像素PXij可以被充电与数据信号对应的电压。
发光控制驱动部40与多个发光控制线E1～En连接，响应于时序控制部50的发光驱动控制信号ECS来生成发光控制信号，并将生成的发光控制信号输出到发光控制线E1～En。发光控制驱动部40可以由多个驱动级电路构成，向发光控制线E1～En供给发光控制信号来控制像素PXij的发光期间。
时序控制部50接受图像数据DATA、用于控制该图像数据DATA的显示的同步信号Hsync、Vsync以及时钟信号CLK等的输入。时序控制部50对所输入的图像数据DATA进行图像处理来生成被补正成适合于像素部10的图像显示的图像数据DATA’并将其输出到数据驱动部30。此外，时序控制部50可以基于同步信号Hsync、Vsync和时钟信号CLK，生成用于控制扫描驱动部20、数据驱动部30以及发光控制驱动部40的驱动的驱动控制信号(SCS、DCS、ECS)。具体而言，时序控制部50生成扫描驱动控制信号SCS来将其供给至扫描驱动部20，生成数据驱动控制信号DCS来将其供给至数据驱动部30，并生成发光驱动控制信号ECS来将其供给至发光控制驱动部40。
图2是用于说明本发明的一实施例涉及的发光控制驱动部的图。
一同参照图1以及图2，发光控制驱动部40可以包括用于向发光控制线E1～En供给发光控制信号(EM1、EM2、EM3、...)的多个驱动级(401、402、403、...)。但是，为了便于说明，在图中仅示出了三个驱动级(401、402、403)。
驱动级(401、402、403、...)通过发光开始信号FLM、第一时钟信号CLK1以及第二时钟信号CLK2被驱动，输出发光控制信号(EM1、EM2、EM3、...)。发光开始信号FLM、第一时钟信号CLK1以及第二时钟信号CLK2可以通过来自时序控制部50的发光驱动控制信号ECS来接收。驱动级(401、402、403、...)可以由彼此相同或不同的电路构成。
驱动级(401、402、403、...)分别可以包括第一输入端101、第二输入端102、第三输入端103以及输出端104。
第一输入端101可以接受前一驱动级的载波信号(CR1、CR2、...)或者发光开始信号FLM的输入。例如，第一驱动级401可以通过第一输入端101接受发光开始信号FLM的输入，剩余的驱动级可以通过第一输入端101接受前一驱动级的载波信号(CR1、CR2、...)的输入。载波信号(CR1、CR2、...)也可以包括前一驱动级的发光控制信号(EM1、EM2、EM3、...)。
第二输入端102以及第三输入端103可以分别接受第一时钟信号CLK1以及第二时钟信号CLK2的输入。
输出端104可以与发光控制线E1、E2、...、En中的一个连接，输出发光控制信号(EM1、EM2、EM3、...)。
第一时钟信号CLK1或者第二时钟信号CLK2可以是反复逻辑高电平和逻辑低电平的矩形波信号。第一时钟信号CLK1以及第二时钟信号CLK2的周期可以相同，例如，可以是2水平期间2H。第一时钟信号CLK1以及第二时钟信号CLK2可以是彼此相同波形的信号。第一时钟信号CLK1以及第二时钟信号CLK2可以具有半周期以上的相位差，第一时钟信号CLK1以及第二时钟信号CLK2的栅极导通电压期间可以设定成彼此不重叠。例如，第一时钟信号CLK1为逻辑高电平的期间内，第二时钟信号CLK2可以是逻辑低电平，第一时钟信号CLK1为逻辑低电平的期间内，第二时钟信号CLK2可以是逻辑高电平。但是，这只是例示，第一时钟信号CLK1以及第二时钟信号CLK2的波形关系不一定限于此。
参照图2，第一驱动级401可以响应于发光开始信号FLM、第一时钟信号CLK1以及第二时钟信号CLK2，将第一发光控制信号EM1输出到与发光控制线E1～En中的一个连接的像素，将第一载波信号CR1输出到第二驱动级402输出。
第二驱动级402可以响应于第一时钟信号CLK1、第二时钟信号CLK2以及第一载波信号CR1，将第二发光控制信号EM2输出到与发光控制线E1～En中的一个连接的像素PXij，并向第三驱动级403输出第二载波信号CR2。
第三驱动级403可以响应于第一时钟信号CLK1、第二时钟信号CLK2以及第二载波信号CR2，将第三发光控制信号EM3输出到与发光控制线E1～En中的一个连接的像素，并向第四驱动级(未图示)输出第三载波信号CR3。
另一方面，在图2中示出了各驱动级通过第二输入端102和第三输入端103直接接受第一时钟信号CLK1和第二时钟信号CLK2的输入的情况，但是不一定限于此。作为其他实施例，第一驱动级401可以直接接受第一时钟信号CLK1以及第二时钟信号CLK2的输入，但是剩余驱动级(402、403、...)可以从前一驱动级接受第一时钟信号CLK1以及第二时钟信号CLK2中的一个。作为具体例，除了第一驱动级401的奇数个驱动级(403、...)可以从前一驱动级接受第一时钟信号CLK1的输入，并直接接受第二时钟信号CLK2的输入。偶数个驱动级(402、...)可以直接接受第一时钟信号CLK1的输入，并且从前一驱动级接受第二时钟信号CLK2的输入。这样，根据其他实施例，载波信号可以包括第一时钟信号CLK1和第二时钟信号CLK2中的至少一个。
此外，可以在向各驱动级输入第一时钟信号CLK1和第二时钟信号CLK2时交替地进行输入。
例如，如图2所示，奇数个驱动级(401、403、...)可以在第二输入端102接受第一时钟信号CLK1的输入，在第三输入端103接受第二时钟信号CLK2的输入，偶数个驱动级(402、...)可以在第二输入端102接受第二时钟信号CLK2的输入，在第三输入端103接受第一时钟信号CLK1的输入。
图3是表示图2涉及的驱动级的例示电路图。
参照图3，说明针对图2所示的驱动级(401、402、403、...)中的任意第i个驱动级400的例示电路图。此时，第i个驱动级400如图2所示的奇数个驱动级那样，第一输入端101可以被施加发光开始信号FLM和前一驱动级的载波信号CR[i-1]中的一个，在第二输入端102和第三输入端103可以分别接受第一时钟信号CLK1和第二时钟信号CLK2的输入。
但是，如图2中说明的那样，应解释为也可以在第二输入端102接受第二时钟信号CLK2的输入，在第三输入端103接受第一时钟信号CLK1的输入。
参照图3，第i个驱动级400可以包括多个晶体管(T1～T10)和多个电容器(C1、C2、C3)。
第一晶体管T1可以连接在第一电源VGH与第四节点N4之间，可以包括与第二节点N2连接的栅电极。若第一晶体管T1因施加到第二节点N2的电压(例如，低电平电压)被导通，则可以向第四节点N4传递基于第一电源VGH的电压(例如，高电平电压)。
第二晶体管T2可以包括与第二输入端102连接的栅电极，可以连接在被施加发光开始信号FLM与前一驱动级的载波信号CR[i-1]中的一个的第一输入端101和第一节点N1之间。若第二晶体管T2因第一时钟信号CLK1被导通，则第一输入端101和第一节点N1可以被电连接。
第三晶体管T3可以包括与第三输入端103连接的栅电极，可以连接在第四节点N4与第一节点N1之间。
第四晶体管T4可以包括与第一节点N1连接的栅电极，可以连接在第二节点N2与第二输入端102之间。
第五晶体管T5可以包括与第二输入端102连接的栅电极，可以连接在第二节点N2与第二电源VGL之间。
第六晶体管T6可以包括与第三节点N3连接的栅电极，可以连接在第一电源VGH与输出端104之间。
第七晶体管T7可以包括与第一节点N1连接的栅电极，可以连接在输出端104与第二电源VGL之间。
第八晶体管T8可以包括与第一节点N1连接的栅电极，可以连接在第一电源VGH与第三节点N3之间。
第九晶体管T9可以包括与第三输入端103连接的栅电极，可以连接在第五节点N5与第三节点N3之间。
第十晶体管T10可以包括与第二节点N2连接的栅电极，可以连接在第五节点N5与第三输入端103之间。
第一电容器C1可以连接在第一节点N1与第三输入端103之间。
第二电容器C2可以连接在第二节点N2与第五节点N5之间。
第三电容器C3可以连接在第一电源VGH与第三节点N3之间。
图3所示的多个晶体管(T1～T10)可以是P型晶体管。因此，图3所示的多个晶体管(T1～T10)的栅极导通电压可以是低电平，栅极截止电压可以是高电平。但是，并不一定限于此，应解释为本发明的一实施例也包括图3所示的多个晶体管(T1～T10)之中的全部或者一部分可以变形为N型晶体管。
此外，图3涉及的第i个驱动级400中，可以是第一电源VGH提供使P型晶体管(或者多个晶体管(T1～T10))截止的高电平电压(或者栅极截止电压)，第二电源VGL提供使P型晶体管(或者多个晶体管(T1～T10))导通的低电平电压(或者栅极导通电压)。
另一方面，图3所示的第一晶体管T1向第四节点N4传递第一电源VGH的电流，传递到第四节点N4的电流经由第三晶体管T3被传递到第一节点N1。即，第一晶体管T1可以向第一节点N1传递第一电源VGH的电流。此时，第一节点N1可以与连接了发光开始信号FLM或者前一驱动级的载波信号CR[i-1]的第二晶体管T2连接。
图4是针对图3涉及的第一晶体管的剖视图。
图4例示了图3涉及的第一晶体管T1的剖视图CC。
参照图4，第一晶体管T1配置在形成有缓冲层201的基底层200的一面上，可以包括：活性层图案202，包括形成第一晶体管T1的沟道的沟道区域202a、配置在沟道区域202a的两侧的第一区域202b1以及第二区域202b2；栅电极204，隔着第一绝缘膜203而远离了活性层图案202，且与活性层图案202的沟道区域202a重叠；以及第一电极206和第二电极207，隔着第一绝缘膜203以及第二绝缘膜205远离了活性层图案202，且分别与所述活性层图案202的第一区域202b1和第二区域202b2连接。
第一区域202b1和第二区域202b2中的一个可以是第一晶体管T1的源极(source)区域，另一个可以是第一晶体管T1的漏极(drain)区域。作为一例，若第一区域202b1是第一晶体管T1的源极区域，则第二区域202b2可以是所述第一晶体管T1的漏极区域。相反，若第一区域202b1是第一晶体管T1的漏极区域，则第二区域202b2可以是第一晶体管T1的源极区域。这可以根据第一晶体管T1的载体类型(作为一例，N型或者P型)以及电流的方向等而不同。
另一方面，在本发明中，并不特别限定第一电极206以及第二电极207的位置，其可以根据实施例而具有各种变形。此外，根据实施例，也可以省略第一电极206以及第二电极207中的至少一个电极。
例如，在第一晶体管T1通过第一区域202b1与其他电路元件(作为一例，至少一个其他晶体管和/或电容器等)直接连接的情况下，可以省略第一电极206。类似地，在第一晶体管T1通过第二区域202b2与其他电路元件直接连接的情况下，可以省略第二电极207。
此外，根据观点，可以认为第一区域202b1和/或第二区域202b2是第一晶体管T1的源电极和/或漏电极，且认为第一电极206和/或第二电极207是与所述第一晶体管T1的一电极连接的布线或者其他电路元件的电极。
沟道区域202a、第一区域202b1以及第二区域202b2分别可以包括多晶硅(Poly-Si，polysilicon)。
此时，可以将第一方向DR1上的沟道区域202a的长度定义为沟道长度(channellength)L，将与第一方向DR1垂直的第二方向DR2上的沟道区域202a的长度定义为沟道宽度(channel width)，其中，第一方向DR1经过活性层图案202的第一区域202b1和第二区域202b2(或者垂直于第一区域202b1和第二区域202b2)。
此外，栅电极204可以包括如图4所示那样具有与沟道长度L相同的宽度(第一方向DR1上的栅电极204的宽度)的区域，但是并不一定限于此。
另一方面，在薄膜晶体管(TFT：thin film transistor)的源电极或者漏电极的电压增加的情况下，因HCI(Hot carrier instability)现象，晶体管的驱动电流(在晶体管的导通状态下流过晶体管的电流，源-漏极电流)减小。以图4所示的第一晶体管T1为例，在第二电极207的电压增加时，在位于第二区域202b2(或者漏极区域)附近的夹断(pinch-off)区域，电场(electric field)会增加，因此电子被电场加速而具有快的速度和高的动能。这样，移动性变大的电子可能会击穿第一绝缘膜203，或者虽然也会被贮存于第一绝缘膜203中但是会扰乱第一晶体管T1的电特性，可能会导致驱动电流减小。
如上所述，如图3那样在构成发光驱动控制部40的第i个驱动级400的多个晶体管(T1～T10)之中的至少一个晶体管(例如，第一晶体管T1)产生HCI现象的情况下，由于发光控制信号的输出波形的降低，可能会发生引起闪烁(flicker)现象等的问题。
以下，以在图3中发生HCI现象而引起的劣化的倾向性大的第一晶体管T1为基准说明防止劣化来改善驱动电流下降的结构，但是并不一定限于第一晶体管T1。例如，可以适用于图3所示的多个晶体管之中的一个以上的晶体管。此外，还可以适用于构成图1所示的扫描驱动部20的驱动级的晶体管之中的至少一个晶体管。
图5是图3涉及的第一晶体管的平面图。图6是针对图5涉及的区域测量了侧面电场的图表。
图5是表示图3涉及的第一晶体管T1的活性层图案202和栅电极204的平面图。
图5所示的活性层图案202的沟道区域202a可以包括与栅电极204重叠的区域(202a1、202a2、202a3)。
参照图5，活性层图案202的沟道区域202a包括以沟道宽度W为基准位于两侧面的第一边缘区域202a2和第二边缘区域202a3以及位于所述第一边缘区域202a2与所述第二边缘区域202a3之间的体区域202a1。此时，沟道宽度W可以等于第一边缘区域202a2的宽度Wedge1、第二边缘区域202a3的宽度Wedge2以及体区域202a1的宽度Wbulk之和。
在图5所示的第一边缘区域202a2或者第二边缘区域202a3会集中垂直电场(Vertical electric field)，因此在同一电压条件下，侧面电场(Lateral electricfield)会减少。
参照图6，可以确认出第一边缘区域202a2或者第二边缘区域202a3的侧面电场低于体区域202a1。因此，在沟道区域202a位于两侧面的第一边缘区域202a2以及第二边缘区域202a3与体区域202a1相比，HCI现象相对减少。
此时，若沟道宽度W变窄，则在沟道区域202a，边缘区域(202a2、202a3)所占的面积增多，体区域202a1所占的面积减少。因此，沟道宽度W越窄，越能实现防止HCI现象引起的驱动电流下降的效果。
以下，基于以上几点，说明可以将沟道区域202a的沟道宽度W形成得较窄来防止HCI现象的结构。
图7是适用了图3涉及的第一晶体管的第一实施例的电路图。图8是针对图7涉及的第一晶体管的第一实施例的平面图。
参照图7，第一晶体管T1可以包括彼此并联连接的第一子晶体管T1_1以及第二子晶体管T1_2。第一子晶体管T1_1以及第二子晶体管T1_2可以分别包括沟道区域以及位于沟道区域的两侧面的第一区域和第二区域。
在此，第一子晶体管T1_1和第二子晶体管T1_2可以连接在第一电源VGH与第四节点N4之间。第一子晶体管T1_1和第二子晶体管T1_2可以分别包括与第二节点N2共同连接的栅电极。
图8表示包括彼此并联连接的第一子晶体管T1_1以及第二子晶体管T1_2的第一晶体管T1的平面图。
参照图8的符号EBD1-1，第一子晶体管T1_1的沟道宽度EBD1_W1可以比第二子晶体管T1_2的沟道宽度EBD1_W2窄。具有这种窄的沟道宽度的第一子晶体管T1_1受HCI现象的影响少，因此可以具有强的特性。
此外，第一子晶体管T1_1的沟道长度EBD1_L1可以比第二子晶体管T1_2的沟道长度EBD1_L2短。
另一方面，第一子晶体管T1_1和第二子晶体管T1_2可以如图8的符号EBD1-1或者EBD1-2所示那样共用单一的栅电极204。此时，与第一子晶体管T1_1的沟道区域重叠的栅电极204的宽度可以比与第二子晶体管T1_2的沟道区域重叠的栅电极204的宽度窄。例如，与第一子晶体管T1_1的沟道区域重叠的栅电极204的宽度可以小于4μm，可以是1μm。
如符号EBD1-1所示，栅电极204可以包括具有与第一子晶体管T1_1的沟道长度EBD1_L1相应的第一宽度(由于与EBD1_L1相同，因此未图示)的第一栅极区域204a以及具有与第二子晶体管T1_2的沟道长度EBD1_L2相应且比第一宽度长的第二宽度(由于与EBD1_L2相同，因此未图示)的第二栅极区域204b。此时，第二栅极区域204b可以沿着第二方向DR2与第一栅极区域204a连接。
此外，第一晶体管T1的第一区域202b1以及第二区域202b2中的至少一个可以分离成第一子晶体管T1_1的区域以及远离了第一子晶体管T1_1的区域的第二子晶体管T1_2的区域。例如，如符号EBD1-1所示，第一子晶体管T1_1的第一区域202b1-1和第二子晶体管T1_2的第一区域202b1-2可以相远离且被分离，第一子晶体管T1_1的第二区域202b2-1和第二子晶体管T1_2的第二区域202b2-2可以相远离且被分离。此时，第一子晶体管T1_1的第一区域202b1-1以及第二子晶体管T1_2的第一区域202b1-2可以包括于第一晶体管T1的第一区域202b1。此外，第一子晶体管T1_1的第二区域202b2-1以及第二子晶体管T1_2的第二区域202b2-2可以包括于第一晶体管T1的第二区域202b2。
另一方面，如符号EBD1-2所示，第一子晶体管T1_1和第二子晶体管T1_2共用第一晶体管T1的单一第一区域202b1，且共用第一晶体管T1的单一第二区域202b2。例如，第一子晶体管T1_1的第一区域202b1-1可以与第二子晶体管T1_2的第一区域202b1-2结合而形成第一晶体管T1的第一区域202b1(例如，源极区域或者漏极区域)，第一子晶体管T1_1的第二区域202b2-1可以与第二子晶体管T1_2的第二区域202b2-2结合而形成第一晶体管T1的第二区域202b2(例如，漏极区域或者源极区域)。
图9是适用了图3涉及的第一晶体管的第二实施例的电路图。图10是针对图9涉及的第一晶体管的第二实施例的平面图。
参照图9，第一晶体管T1可以包括第一子晶体管T1_1以及具有共用栅电极且彼此串联连接的第二子晶体管T1_2和第三子晶体管T1_3。第一子晶体管T1_1、第二子晶体管T1_2以及第三子晶体管T1_3分别可以包括沟道区域以及位于沟道区域的两侧面的第一区域和第二区域。
第一子晶体管T1_1可以连接在第一电源VGH与第四节点N4之间，可以包括与第二节点N2连接的栅电极。
第二子晶体管T1_2可以连接在第一电源VGH与第三子晶体管T1_3的一端之间，且包括与第二节点N2连接的栅电极。
第三子晶体管T1_3可以连接在第二子晶体管T1_2的一端与第四节点N4之间，且包括与第二节点N2连接的栅电极。
图10表示包括第一子晶体管T1_1、第二子晶体管T1_2以及第三子晶体管T1_3的第一晶体管T1的平面图。
参照图10的符号EBD2-1，第一子晶体管T1_1的沟道宽度EBD2_W1可以比第二子晶体管T1_2的沟道宽度EBD2_W2或者第三子晶体管T1_3的沟道宽度EBD2_W3窄。具有这种窄的沟道宽度EBD2_W1的第一子晶体管T1_1受HCI现象的影响少，因此可以具有强的特性。
此外，第二子晶体管T1_2的沟道宽度EBD2_W2可以等于第三子晶体管T1_3的沟道宽度EBD2_W3。
此外，第一子晶体管T1_1沟道长度EBD2_L1、第二子晶体管T1_2沟道长度EBD2_L2以及第三子晶体管T1_3的沟道长度EBD2_L3可以比包括于驱动级的剩余晶体管之中的至少一个的沟道长度小。例如，第一子晶体管T1_1沟道长度EBD2_L1、第二子晶体管T1_2沟道长度EBD2_L2以及第三子晶体管T1_3的沟道长度EBD2_L3可以小于4μm，可以是1μm。
此外，第一子晶体管T1_1、第二子晶体管T1_2以及第三子晶体管T1_3可以彼此共用栅电极204。例如，如符号EBD2-1所示，栅电极204可以包括：第一栅极区域204a，具有与第一子晶体管T1_1的沟道长度EBD2_L1相应的第一宽度(与EBD2_L1相同，因此未图示)；第二栅极区域204b，具有与第二子晶体管T1_2的沟道长度EBD2_L2相应的第二宽度(与EBD2_L2相同，因此未图示)；以及第三栅极区域204c，与第三子晶体管T1_3的沟道长度EBD2_L3相应的第三宽度(与EBD2_L3相同，因此未图示)。此时，第一宽度可以等于第二宽度。
此外，栅电极204还可以包括将第一栅极区域204a、第二栅极区域204b以及第三栅极区域204c彼此连接的第四栅极区域204d。
第一栅极区域204a可以与第一子晶体管T1_1的沟道区域重叠，第二栅极区域204b可以与第二子晶体管T1_2的沟道区域重叠，第三栅极区域204c可以与第三子晶体管T1_3的沟道区域重叠。
此外，第二子晶体管T1_2的第二区域202b2-2和第三子晶体管T1_3的第一区域202b1-3可以彼此相邻。
参照图10的符号EBD2-2，第一子晶体管T1_1的第一区域202b1-1可以与第二子晶体管T1_2的第一区域202b1-2结合而形成第一晶体管T1的第一区域202b1，第一子晶体管T1_1的第二区域202b2-1可以与第三子晶体管T1_3的第二区域202b2-3结合而形成第一晶体管T1的第二区域202b2。此外，第一子晶体管T1_1的第二区域(未图示)和第三子晶体管T1_3的第一区域(未图示)彼此相邻且第一子晶体管T1_1的第二区域和第三子晶体管T1_3的第一区域彼此相邻地配置的区域202b12可以包括于第一晶体管T1的沟道区域202a。
此外，如符号EBD2-2所示，栅电极204可以是英文大写字母的“T”字形形状。例如，第一栅极区域204a、第二栅极区域204b以及第四栅极区域204d可以被连接成具有一个宽度(第一宽度或者第二宽度)，且第三栅极区域204c可以在与第一栅极区域204a或者第二栅极区域204b垂直的方向上和第四栅极区域204d连接。具体而言，第一栅极区域204a可以在第一方向DR1上与第四栅极区域204d连接，第二栅极区域204b可以在第一方向DR1的相反方向DR1'上与第四栅极区域204d连接，第三栅极区域204c可以在第二方向DR2的相反方向DR2'上与第四栅极区域204d连接。
图11是适用了图3涉及的第一晶体管的第三实施例的电路图。图12是针对图11涉及的第一晶体管的第三实施例的平面图。
参照图11，第一晶体管T1可以包括彼此并联连接的第一子晶体管T1_1和第二子晶体管T1_2以及与所述第一子晶体管T1_1及所述第二子晶体管T1_2串联连接的第三子晶体管T1_3。第一子晶体管T1_1、第二子晶体管T1_2以及第三子晶体管T1_3可以分别包括沟道区域以及位于沟道区域的两侧面的第一区域和第二区域。
第一子晶体管T1_1可以连接在第四节点N4与第三子晶体管T1_3的一端之间，且包括与第二节点N2连接的栅电极。
第二子晶体管T1_2可以连接在第四节点N4与第三子晶体管T1_3的一端之间，且包括与第二节点N2连接的栅电极。
第三子晶体管T1_3可以连接在第一电源VGH与第一子晶体管T1_1及第二子晶体管T1_2的一端之间，且包括与第二节点N2连接的栅电极。
图12表示针对包括第一子晶体管T1_1、第二子晶体管T1_2以及第三子晶体管T1_3的第一晶体管T1的平面图。
参照图12的符号EBD3-1，第一子晶体管T1_1的沟道宽度EBD3_W1可以比第三子晶体管T1_3的沟道宽度EBD3_W3窄。第二子晶体管T1_2的沟道宽度EBD3_W2可以比第三子晶体管T1_3的沟道宽度EBD3_W3窄。因此，具有窄的沟道宽度(EBD3_W1、EBD3_W2)的第一子晶体管T1_1和第二子晶体管T1_2受HCI现象的影响少，因此具有强的特性。此外，第二子晶体管T1_2的沟道宽度EBD3_W2可以等于第一子晶体管T1_1的沟道宽度EBD3_W1。
此外，第一子晶体管T1_1的沟道长度EBD3_L1、第二子晶体管T1_2的沟道长度EBD3_L2以及第三子晶体管T1_3的沟道长度EBD3_L3可以比剩余晶体管的沟道长度小。例如，第一子晶体管T1_1的沟道长度EBD3_L1、第二子晶体管T1_2的沟道长度EBD3_L2以及第三子晶体管T1_3的沟道长度EBD3_L3可以小于4μm，可以是1μm。
此外，第一子晶体管T1_1、第二子晶体管T1_2以及第三子晶体管T1_3可以彼此共用栅电极204。例如，如符号EBD3-1所示，栅电极204可以包括：第一栅极区域204a，具有与第一子晶体管T1_1的沟道长度EBD3_L1以及第二子晶体管T1_2的沟道长度EBD3_L2相应的第一宽度(可以与EBD3_L1或者EBD3_L2相同，因此未图示)；以及第二栅极区域204b，具有与第三子晶体管T1_3的沟道长度EBD3_L3相应的第二宽度(可以与EBD3_L3相同，因此未图示)。
此外，第一栅极区域204a可以与第一子晶体管T1_1的沟道区域以及第二子晶体管T1_2的沟道区域重叠。第二栅极区域204b可以与第三子晶体管T1_3的沟道区域重叠。
参照图12的符号EBD3-1，栅电极204还可以包括连接第一栅极区域204a和第二栅极区域204b的第三栅极区域204c。第三栅极区域204c可以包括：区域204c1，将第一栅极区域204a和第二栅极区域204b的一端彼此连接；以及区域204c2，将第一栅极区域204a和第二栅极区域204b的另一端彼此连接。
另一方面，参照图12的符号EBD3-2，可以不设置第三栅极区域204c，而是直接将第一栅极区域204a和第二栅极区域204b彼此连接。例如，可以将第一栅极区域204a和第二栅极区域204b彼此连接成具有75度至105度之间的角度(或者90度)。更详细而言，可以将与第一栅极区域204a的第一宽度(与图中的EBD3_L1或者EBD3_L2相同)相应的侧面和与第二栅极区域204b的第二宽度(与图中的EBD3_L3相同)相应的侧面彼此连接成具有75度至105度之间的角度(或者90度)。此时，第一栅极区域204a可以具有沿着第一方向DR1的第一宽度，第二栅极区域204b可以具有沿着与第一方向DR1垂直的第二方向DR2的第二宽度。
图13是适用了图3涉及的第一晶体管的第四实施例的电路图。图14是针对图13涉及的第二子晶体管的第四实施例的剖视图。
参照图13，第一晶体管T1可以包括第一子晶体管T1_1以及具有双栅电极的第二子晶体管T1_2。第一子晶体管T1_1以及第二子晶体管T1_2可以分别包括沟道区域以及位于沟道区域的两侧面的第一区域以及第二区域。
第一子晶体管T1_1可以连接在第一电源VGH与第四节点N4之间，且包括与第二节点N2连接的栅电极。
第二子晶体管T1_2可以连接在第一电源VGH与第四节点N4之间，且包括与第一电源VGH连接的第一栅电极以及与第二节点N2连接的第二栅电极。
第一子晶体管T1_1的沟道长度可以比扫描驱动部20以及发光控制驱动部40的各驱动级之中的至少一个驱动级所包括的剩余晶体管的沟道长度相对更短。此外，第一子晶体管T1_1的沟道宽度可以比扫描驱动部20以及发光控制驱动部40的各驱动级之中的至少一个驱动级所包括的剩余晶体管的沟道宽度相对更窄。例如，第一子晶体管T1_1的沟道长度和沟道宽度可以小于4μm。更详细而言，第一子晶体管T1_1的沟道长度和沟道宽度可以是1μm。因此，第一子晶体管T1_1受HCI现象的影响少，所以可以具有强的特性。
参照图14，图13涉及的具有双栅电极的第二子晶体管T1_2可以包括：底部栅电极(第一栅电极)304b，配置在基底层300的一面上；活性层图案302，包括与第一栅电极304b夹着第一绝缘膜301而远离第一栅电极304b且形成第二子晶体管T1_2的沟道的沟道区域302a以及配置在沟道区域302a的两侧的第一区域302b1和第二区域302b2；顶部栅电极(第二栅电极)304a，与活性层图案302夹着第二绝缘膜303而远离活性层图案302且与活性层图案302的沟道区域302a重叠；以及第一电极306和第二电极307，与活性层图案302夹着第二绝缘膜303、第三绝缘膜304以及第四绝缘膜305而远离所述活性层图案302且与所述活性层图案302的第一区域302b1和第二区域302b2连接。
此时，顶部栅电极304a可以包括于图4涉及的栅电极204，第二绝缘膜303可以包括于图4涉及的第一绝缘膜203。此外，基底层300可以是图4涉及的基底层200，活性层图案302可以包括于图4涉及的活性层图案202。
第一区域302b1和第二区域302b2中的一个可以是第二子晶体管T1_2的源极区域，另一个可以是第二子晶体管T1_2的漏极区域。作为一例，若第一区域302b1是第二子晶体管T1_2的源极区域，则第二区域302b2可以是所述第二子晶体管T1_2的漏极区域。相反，若第一区域302b1是第二子晶体管T1_2的漏极区域，则第二区域302b2可以是第二子晶体管T1_2的源极区域。这可以根据第二子晶体管T1_2的载体类型(作为一例，N类型或者P类型)以及电流的方向等而不同。
第一栅电极304b可以与连接至第一电源VGH的布线的电极309电连接，此时也可以经由一个以上的其他电极308。
另一方面，第二子晶体管T1_2的沟道长度L可以比扫描驱动部20以及发光控制驱动部40的各驱动级之中的至少一个驱动级所包括的剩余晶体管中的至少一个的沟道长度更小。例如，第二子晶体管T1_2的沟道长度L可以小于4μm。更详细而言，第二子晶体管T1_2的沟道长度可以是1μm。
此外，第二子晶体管T1_2的沟道宽度(未图示)可以比扫描驱动部20以及发光控制驱动部40的各驱动级之中的至少一个驱动级所包括的剩余晶体管中的至少一个的沟道宽度相对更大。例如，第二子晶体管T1_2的沟道宽度可以大于4μm。
在图14中，沟道长度L可以是沿着第一方向DR1的沟道区域302a的长度，沟道宽度可以是沿着在同一平面上与第一方向DR1垂直的第二方向DR2的沟道区域302a的长度。
如图14所示，在第二子晶体管T1_2包括双栅电极(顶部栅电极304a以及底部栅电极304b)的情况下，随着栅电极的数量增加，驱动电流的移动度可以增加。
图15是沿着图4的R-R'的剖视图。
与图4相比，图15所示的第一晶体管的剖视图沿着R-R'示出了第二方向DR2相当于图上的横向方向的情况。因此，可以假设沿着第一方向DR1存在电流流动(current flow)。
参照图15，活性层图案202的沟道区域202a包括：以沟道宽度W为基准位于两侧面的第一边缘区域202a2和第二边缘区域202a3；以及位于所述第一边缘区域202a2与所述第二边缘区域202a3之间的体区域202a1(一同参照图5的平面图)。
此时，第一绝缘膜203中与体区域202a1重叠的区域的厚度d1可以形成得比与第一边缘区域202a2或者第二边缘区域202a3重叠的区域的厚度d2更厚。
如上所述，若在第一绝缘膜203中将与体区域202a1重叠的区域的厚度形成得相对厚，则可以对HCI现象具有强的特性，可以防止驱动电流下降。
图15涉及的第一晶体管T1的工序方法可以是，例如，首先，在基底层200上形成缓冲层201，在缓冲层201上沉积非晶硅(a-Si)，然后通过利用了激光的结晶化过程将非晶硅变化成多晶硅(Poly-Si)。然后，可以对多晶硅通过光刻(Photolithography)工序形成活性层图案202，在所形成的活性层图案202上通过化学气相沉积(CVD：Chemical VaporDeposition)来形成第一绝缘膜203。此时，可以利用硬掩模(hard mask)削掉第一绝缘膜203的第一边缘区域202a2和/或第二边缘区域202a3的一部分，从而形成与体区域202a1重叠的区域的厚度相对厚的第一绝缘膜203。然后，可以在第一绝缘膜203上沉积栅极层，通过光刻工序只留下栅极层的一部分，由此形成栅电极204。然后，通过离子掺杂，可以在活性层图案202形成源极区域和漏极区域之后形成第二绝缘膜205。
到此为止参照的附图以及所记载的发明的详细说明仅是本发明的例示，仅仅是为了说明本发明而使用了上述的图以及说明，并非是为了意思的限定或者限制权利要求书中记载的本发明的范围而使用的。因此，本领域技术人员应当能够理解由此可实现各种变形以及等同的其他实施例。因此，应由权利要求书的技术思想定义本发明的真正的技术保护范围。

Claims (20)

1.一种显示装置，包括：
像素部，包括多个像素；
扫描驱动部，由多个驱动级构成，且向所述像素部供给扫描信号；以及
发光控制驱动部，由多个驱动级构成，且向所述像素部供给发光控制信号，
所述扫描驱动部的各所述驱动级以及所述发光控制驱动部的各所述驱动级之中的至少一个驱动级所包括的多个晶体管中的第一晶体管包括：
活性层图案，包括配置在基底层上而形成沟道的沟道区域以及配置在所述沟道区域的两侧的第一区域和第二区域；以及
栅电极，与所述活性层图案在其间夹着第一绝缘膜而相远离，且与所述沟道区域重叠，
所述沟道区域的沟道宽度比所述多个晶体管之中剩余晶体管之中的至少一个的沟道宽度更窄。
2.根据权利要求1所述的显示装置，其中，
所述第一晶体管包括彼此并联连接的第一子晶体管以及第二子晶体管，
所述第一子晶体管的沟道宽度比所述第二子晶体管的沟道宽度窄，并且所述第一子晶体管的沟道长度比所述第二子晶体管的沟道长度短。
3.根据权利要求2所述的显示装置，其中，
所述第一子晶体管与所述第二子晶体管彼此共用所述栅电极，
所述栅电极包括：第一栅极区域，具有与所述第一子晶体管的沟道长度相应的第一宽度；以及第二栅极区域，具有与所述第二子晶体管的沟道长度相应且比所述第一宽度长的第二宽度。
4.根据权利要求3所述的显示装置，其中，
所述第一区域以及所述第二区域中的至少一个分离为所述第一子晶体管的区域以及远离了所述第一子晶体管的区域的所述第二子晶体管的区域。
5.根据权利要求3所述的显示装置，其中，
所述第一子晶体管和所述第二子晶体管共用单一的所述第一区域，且可以共用单一的所述第二区域。
6.根据权利要求1所述的显示装置，其中，
所述第一晶体管包括：第一子晶体管；以及第二子晶体管和第三子晶体管，具有共用栅电极且彼此串联连接。
7.根据权利要求6所述的显示装置，其中，
所述第一子晶体管的沟道宽度比所述第二子晶体管的沟道宽度或者所述第三子晶体管的沟道宽度窄。
8.根据权利要求6所述的显示装置，其中，
所述第二子晶体管的沟道宽度与所述第三子晶体管的沟道宽度相同。
9.根据权利要求6所述的显示装置，其中，
所述第一子晶体管、所述第二子晶体管以及所述第三子晶体管的沟道长度比所述剩余晶体管之中的至少一个的沟道长度小。
10.根据权利要求6所述的显示装置，其中，
所述第一子晶体管、所述第二子晶体管以及所述第三子晶体管彼此共用所述栅电极，
所述栅电极包括：
第一栅极区域，具有与所述第一子晶体管的沟道长度相应的第一宽度；
第二栅极区域，具有与所述第二子晶体管的沟道长度相应的第二宽度；以及
第三栅极区域，具有与所述第三子晶体管的沟道长度相应的第三宽度。
11.根据权利要求10所述的显示装置，其中，
所述栅电极还包括：第四栅极区域，将所述第一栅极区域、所述第二栅极区域以及所述第三栅极区域彼此连接。
12.根据权利要求11所述的显示装置，其中，
所述第一子晶体管和所述第二子晶体管共用单一的所述第一区域，
所述第一子晶体管和所述第三子晶体管共用单一的所述第二区域。
13.根据权利要求11所述的显示装置，其中，
所述栅电极包括英文大写字母“T”字形形状的部分。
14.根据权利要求1所述的显示装置，其中，
所述第一晶体管包括：
第一子晶体管和第二子晶体管，彼此并联连接；以及
第三子晶体管，与所述第一子晶体管以及所述第二子晶体管串联连接。
15.根据权利要求14所述的显示装置，其中，
所述第一子晶体管和所述第二子晶体管的沟道宽度比所述第三子晶体管的沟道宽度窄。
16.根据权利要求15所述的显示装置，其中，
所述第一子晶体管、所述第二子晶体管以及所述第三子晶体管的沟道长度比所述剩余晶体管之中的至少一个的沟道长度小。
17.根据权利要求15所述的显示装置，其中，
所述第一子晶体管、所述第二子晶体管以及所述第三子晶体管彼此共用所述栅电极，
所述栅电极包括：
第一栅极区域，与所述第一子晶体管的沟道区域以及所述第二子晶体管的沟道区域重叠；以及
第二栅极区域，与所述第三子晶体管的沟道区域重叠。
18.根据权利要求17所述的显示装置，其中，
所述第二栅极区域与所述第一栅极区域相连接。
19.根据权利要求1所述的显示装置，其中，
所述第一晶体管包括彼此并联连接的第一子晶体管和第二子晶体管，
所述第二子晶体管还包括远离了所述栅电极、所述第一绝缘膜以及所述活性层图案的底部栅电极，
所述第一子晶体管的沟道宽度比所述第二子晶体管的沟道宽度窄。
20.一种显示装置，包括：
像素部，包括多个像素；
扫描驱动部，由多个驱动级构成，且向所述像素部供给扫描信号；以及
发光控制驱动部，由多个驱动级构成，且向所述像素部供给发光控制信号，
所述扫描驱动部的各所述驱动级以及所述发光控制驱动部的各所述驱动级之中的至少一个驱动级所包括的多个晶体管中的第一晶体管包括：
活性层图案，包括配置在缓冲层上而形成沟道的沟道区域以及配置在所述沟道区域的两侧的第一区域和第二区域；以及
栅电极，与所述活性层图案在其间夹着第一绝缘膜而相远离，且与所述沟道区域重叠，
所述沟道区域包括：第一边缘区域和第二边缘区域，以沟道宽度为基准位于两侧面；以及体区域，位于所述第一边缘区域与所述第二边缘区域之间，
所述第一绝缘膜与所述体区域重叠的区域的厚度比与所述第一边缘区域或者所述第二边缘区域重叠的区域的厚度更厚。
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