CN112818626A - 一种基于多重掩膜版的版图布线方法 - Google Patents
一种基于多重掩膜版的版图布线方法 Download PDFInfo
- Publication number
- CN112818626A CN112818626A CN202110218884.8A CN202110218884A CN112818626A CN 112818626 A CN112818626 A CN 112818626A CN 202110218884 A CN202110218884 A CN 202110218884A CN 112818626 A CN112818626 A CN 112818626A
- Authority
- CN
- China
- Prior art keywords
- wiring
- grid
- cost
- node
- routing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
一种基于多重掩膜版的版图布线方法,包括以下步骤:对布线资源进行初始化;构建节点图模型,得到布线网格的扩展网格;在所述扩展网格上进行最短路径搜索和扩展,进行线网布线。本发明的基于多重掩膜版的版图布线方法,在超大规模集成电路详细布线过程中,减少了现有布线技术在布线过程中产生的缝线和冲突,优化了布线结果,并增强其可制造性。
Description
技术领域
本发明涉及本发明属于集成电路详细布线设计技术领域,尤其涉及一种超大规模集成电路(VLSI)版图布线方法。
背景技术
近年来,随着科技的高速发展,人们对集成电路等高科技产业的认知和重视度正在逐步提升,而集成电路中的芯片制造也在随着时代的发展和社会的需要进入了纳米时代。芯片的集成度在逐步提高,在一块芯片上所需要集成的电路元件越来越多,再加上存储空间的局限性和封装技术工艺的限制,对超大规模集成电路(Very Large ScaleIntegration,以下简称VLSI)设计提出了更高的要求。
布线是超大规模集成电路设计中最耗时,也是最重要的环节,他对芯片的功耗,可布线性,和良率有着极其重要的影响。而先进制程下的超大规模芯片大小和复杂物理设计的前提使得布线问题变得更加具有挑战性。多模式化是一种制造技术,通过将单一层上的对象分配给不同的制造步骤,将一个布局的单层分解为N个掩膜(Mask)来增加芯片上的特征密度,即在不改变最小特征尺寸的前提下增大间距尺寸。这就可以在有限的机械设备等条件下,制造出特征尺寸更小的芯片。从物理设计层面来解决现有光刻技术发生的图形畸变问题,提高光刻准确度,缩短芯片的设计制造周期,节约成本。
现有的解决图形畸变方法是布线后进行版图分解着色(布线后着色),但是随着设计规模和复杂性的递增,版图分解可能存在更多的冲突,或是无解的情况,此种情况需要通过修改设计解决,面临巨大的工作量和成本。因此在详细布线阶段考虑着色的过程,来增加着色的灵活性,减少冲突,提高用户的工作效率和设计的可制造性,是亟待解决的问题。
发明内容
为了解决现有技术存在的不足,本发明的目的在于提供一种基于多重掩膜版的版图布线方法,将原有布线网格节点分别单独抽象为由多个子节点,构成图模型,每条边上对应有多个颜色的子节点,模型内子节点连接和模型外节点连接分别赋予不同的连接属性和代价,在扩展网格上运行迷宫算法,每次迭代都更新相应颜色的冲突区域和不同节点的连接代价,得到较少的缝线和冲突,提升多重掩膜版的可制造性。
为实现上述目的,本发明提供的基于多重掩膜版的版图布线方法,包括以下步骤:
对布线资源进行初始化;
构建节点图模型,得到布线网格的扩展网格;
在所述扩展网格上进行最短路径搜索和扩展,进行线网布线。
进一步的,所述对布线资源进行初始化的步骤,还包括,
工艺数据的读入、所需布线网表和布线图形的读入、布线窗口的初始化、布线网格的初始化、算法扩展过程中所需布线资源的初始化。
进一步的,所述构建节点图模型,得到布线网格的扩展网格的步骤,还包括,
将每个网格节点抽象成n*4的图模型,每个网格节点包括n*4个网格子节点,其中,n为大于等于2的正整数。
进一步的,所述网格子节点,其包括,位置属性、颜色属性以及相连的代价。
进一步的,所述相连的代价,还包括,拐弯代价、缝线代价,以及线长代价。
进一步的,所述线长代价,其具有初始值,并在布线过程中根据冲突区域不断更新冲突代价。
进一步的,所述构建节点图模型,得到布线网格的扩展网格的步骤,还包括,
将pin节点抽象成n*4的图模型,并在中间增加一个额外子节点表示此节点为pin节点;所述额外子节点具有开始或者结束的属性,用于标记布线算法开始或者终止迭代。
进一步的,所述在所述扩展网格上进行最短路径搜索和扩展,进行线网布线的步骤,还包括,
选择的颜色和首选方向;
根据网格状态及工艺约束初始化网格节点的代价属性;
使用Dijkstra算法在初始化后的扩展网格上进行最短路径搜索和扩展;
在迭代过程中动态更新网格的颜色冲突区域。
进一步的,所述使用Dijkstra算法在初始化好的扩展网格上进行最短路径搜索的步骤,还包括,
对布线资源进行初始化;
从起点开始,依次弹出当前扩展节点的邻居队列里代价最小的邻居,更新相应节点的父节点和邻居节点的代价并累计计算开销,不断进行这个迭代过程,直到扩展到终点为止;
基于原始代价和当前代价进行拆线重布,如果布线结果有冲突,则将冲突的结果拆除,更新冲突处相关节点的代价,重新在已更新代价的扩展网格上进行最短路径搜索。
更进一步的,所述使用Dijkstra算法在初始化好的扩展网格上进行扩展的步骤,还包括,
根据线网顺序进行布线,当使用Dijkstra算法对第一个线网进行扩展时,扩展网格上的点为初始代价,按照Dijkstra算法扩展过程进行扩展得到第一路径;
更新所述第一路径周围网格点的代价,按照预设距离在版图上进行搜索,更新节点模型代价;
根据所述更新所述第一路径周围网格点的代价,按照Dijkstra算法扩展过程进行扩展得到第二路径;
更新所述第二路径周围网格点的代价;
进行下一线网布线,直至布线过程结束。
为实现上述目的,本发明还提供一种电子设备,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的计算机程序,所述处理器运行所述计算机程序时执行如上文所述的基于多重掩膜版的版图布线方法的步骤。
为实现上述目的,本发明还提供一种计算机可读存储介质,其上存储有计算机程序,所述计算机程序运行时执行如上文所述的基于多重掩膜版的版图布线方法的步骤。
本发明的基于多重掩膜版的版图布线方法,具有以下有益效果:
在超大规模集成电路详细布线过程中,减少现有布线技术在布线过程中产生的缝线和冲突,优化布线结果,增强其可制造性。本发明提出了一种n×4的模型结构,将原有布线网格节点分别单独抽象为n×4的图模型,每条边上对应有n个颜色的节点,模型内节点连接和模型外节点连接分别赋予不同的连接属性和代价,在扩展网格上运行迷宫算法,每次迭代都更新对应颜色的冲突区域和不同节点的连接代价,遍历所有的线网(net),得到较少的缝线和冲突,提升多重掩膜版的可制造性。
本发明的其它特征和优点将在随后的说明书中阐述,并且,部分地从说明书中变得显而易见,或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解,并且构成说明书的一部分,并与本发明的实施例一起,用于解释本发明,并不构成对本发明的限制。在附图中:
图1为根据本发明的基于多重掩膜版的版图布线方法流程图;
图2为根据本发明的网格节点图模型示意图;
图3为根据本发明的图模型与图模型之间连接示意图;
图4为根据本发明的布线网格中pin节点的图模型示意图;
图5为本发明的双重掩膜版布线简单线网示意图;
图6为根据本发明的扩展网格上的布线结果示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明,应当理解,此处所描述的优选实施例仅用于说明和解释本发明,并不用于限定本发明。
本发明实施例中,有关术语解释如下:
多模式化(Multiple patterning):又称多重模板,一种光刻技术,在光刻前使用两个掩膜版制作设计图形,光刻时依次进行光刻,达到在当前光刻机分辨率无法更优的情况下,制作特征尺寸更小的芯片的目的。
多模板布线(Multiple Patterning Routing):一种布线技术,在布线后对版图分解分别着色(分配掩膜版),或者在布线过程中对每一条线进行着色。
着色(coloring):将设计图形分配给不同的掩膜版的过程,不同的掩膜版在EDA工具中由不同的颜色表示。
缝线(stitch):同一个图形因为某些设计规则冲突需要分配给两个掩膜版,其不同颜色交接处称为缝线。
冲突(conflict):布线结果不符合设计规则的情况,设计规则有图形间最小间距、最小线宽等等。
实施例1
图1为根据本发明的基于多重掩膜版的版图布线方法流程图,下面将参考图1,对本发明的基于多重掩膜版的版图布线方法进行详细描述。
首先,在步骤101,对布线资源进行初始化。
本发明实施例中,初始化布线资源,包括,工艺数据(设计规则(design rule)、可用布线层、过孔等基本数据)的读入、所需布线网表(net)和布线图形的读入、布线窗口的初始化、布线网格的初始化、算法扩展过程中所需布线资源的初始化等。
在步骤102,对网格节点进行建模,得到布线网格的扩展网格。
本发明实施例中,对网格节点进行建模,将一个网格节点抽象成有多个子节点构成的图模型,由图模型组成了布线网格的扩展网格。
本发明实施例中,图模型为n*4的模型结构,即将原有布线网格节点分别单独抽象为n*4的图模型,每条边上对应有n个颜色的子节点。
图2为根据本发明的网格节点图模型示意图,如图2所示,将原版图中的每个网格节点按照图示进行建模(图中以阴影表示的点作为示例),抽象成2*4的图模型,每条边上分别分布两个颜色的节点。即一个普通的网格节点(vertex)将包括8个网格子节点。
本发明实施例中,网格子节点与原网格节点一样,抽象出的这些网格子节点也同样具有在布线算法扩展时所需的属性,这些属性部分将继承原节点、部分为抽象节点特有,这些属性将包括:
位置属性:表示当前子节点在当前模型中所在的位置(例如上下左右或者东南西北)这些属性将在连接时作为累加不同代价的判断条件;
颜色属性:图中为黑色(Black)、灰色(Grey);
相连的代价:1)拐弯代价2)缝线代价3)线长代价。
本发明实施例中,对于pin节点(布线起始点和结束点)图模型相较于网格节点图模型不同,图4为根据本发明的布线网格中pin节点的图模型示意图,如下图4所示,pin节点图模型在网格节点图模型中间加上额外一点来表示此节点为pin节点,额外具有开始或者结束的属性,用于标记布线算法开始或者终止迭代。
在网格上用布线算法进行布线,遍历所有的网表依次进行连接布线,更新冲突区域和冲突区域内网格节点的布线代价,直到布线结束。
在步骤103,根据节点图模型,在扩展网格上进行布线。
本发明实施例中,布线时所要考虑:选择的颜色和首选方向。当第一条线网(net)布线时,其颜色是随机的,可按照灰色或者黑色的枚举值的顺序来选择;当根据已有冲突区域选择颜色时,如在黑色冲突区域中,则顺位选择灰色进行走线。确定颜色后同层搜索,按照四个方向进行搜索,其中图模型与图模型之间连接的线长代价都有一个初始值,假设初始值为‘1’,在后续布线过程中根据冲突区域会为其不断更新冲突代价‘1+α’(α为冲突代价),如图3所示。
本发明实施例中,搜索具有方向,搜索时如果遇到其它线网中pin节点图模型,应有一个障碍物的代价避免其继续搜索。
本发明实施例中,根据网格状态及相关工艺约束初始化网格节点的代价属性,使用Dijkstra(迪杰斯特拉)算法在初始化好的扩展网格上进行最短路径搜索和扩展,在迭代过程中动态更新网格的color属性(颜色冲突区域)。
本发明实施例中,Dijkstra算法在初始化好的扩展网格上进行最短路径搜索步骤如下:
对布线资源进行初始化:布线资源包括:布线所需的区域、布线网格以及各网格点的初始代价、布线所需遵循的工艺规则等。
松弛过程:从起点开始,依次弹出当前扩展节点的邻居队列里代价最小的邻居,更新相应节点的父节点和邻居节点的代价并累计计算开销,不断进行这个迭代过程,直到扩展到终点为止。
基于原始代价和当前代价的拆线重布过程:如果布线结果有冲突,则将冲突的结果拆除,更新冲突处相关节点的代价,重新在已更新代价的扩展网格上进行最短路径算法搜索,直到冲突检测为0或者达到迭代阈值。
图5为本发明的双重掩膜版布线简单线网示意图,如图5所示,以双重掩膜版布线简单线网情况作为示例,黑色和灰色表示不同的掩膜版。
本发明实施例中,Dijkstra算法在初始化好的扩展网格上的扩展过程如下:
根据net顺序1、2、3进行布线过程,当Dijkstra算法对net1进行扩展时,扩展图上的点都是初始代价,按照上述算法扩展过程进行扩展得到路径1;
更新路径1周围网格点的代价(图模型内部扩展没有线长代价,只有缝线代价或者拐弯代价,图模型与图模型之间只允许同色相连,且有一个线长代价),按照预设距离(如:1/2线宽+最小间距)在版图上进行搜索,更新节点模型代价(原图为节点,扩展网格为图模型),将这些模型中使用当前线色(路径1为黑色)的代价增加一个冲突的代价,以减少之后的搜索中使用这些模型时也使用黑色而产生的着色冲突;
对net2进行布线,根据上一步更新的代价情况,此时采用灰色(虚线)进行布线才不会产生冲突,按照上述算法扩展搜索的过程得到路径2;
同样更新路径2周围网格点(模型)使用灰色的代价;
最后对net3进行布线,net3使用黑色,布线过程结束。
在步骤104,在扩展网格中生成布线结果并输出。
本发明实施例中,扩展网格上的布线结果如图6所示,阴影区域与非阴影区域为不同的冲突区域,为方便显示,阴影区域表示黑色冲突区,非阴影区域表示灰色冲突区,实线表示该线为黑色,虚线表示该线使用灰色。
本发明的基于多重掩膜版的版图布线方法,初始化布线资源阶段,提出的新的2*4(n*4)的图模型,即(东、南、西、北)四个方向上每个方向上按顺序排布不同颜色的2、3、4.......n个点用来表示不同的掩膜版,以及特殊模型:pin节点图模型—在网格图模型的中心增加一点来表示pin,表示布线从这里开始或者结束,以及模型内节点连接不同边的属性与代价,图模型间连接的边属性与代价。布线时,在扩展网格上进行最短路径算法搜索扩展,寻找代价最小的合法路径。
将原节点抽象成子节点后,子节点所继承的或者新的属性,主要包括:
位置属性:表示当前子节点在当前模型中所在的位置(例如上下左右或者东南西北)这些属性将在连接时作为累加不同代价的判断条件;
颜色属性:示例中为黑色(Black)、灰色(Grey),也可以用掩膜版的顺序1、2、3等来表示,使用几层掩膜版,即有几个不同的颜色;
代价属性:(1)拐弯代价(2)缝线代价(3)线长代价。
模型间连接代价(线长代价)具有初始值,假设初始代价为“1”,根据布线过程不断进行不断更新加上不同线色的冲突代价“1+α”。
初始布线过程结束后,通过基于原始代价和当前代价的拆线重布方法来优化冲突和缝线的数量。
由此衍生的n*4的图模型和图模型间的代价计算,根据不同的代价在算法扩展过程中对走线路径进行约束,控制冲突和缝线的数量。
本发明的一个实施例中,还提供一种电子设备,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的计算机程序,所述处理器运行所述计算机程序时执行如上文所述的基于多重掩膜版的版图布线方法的步骤。
本发明的一个实施例中,还提供一种计算机可读存储介质,其上存储有计算机程序,所述计算机程序运行时执行如上文所述的基于多重掩膜版的版图布线方法的步骤。
本领域普通技术人员可以理解:以上所述仅为本发明的优选实施例而已,并不用于限制本发明,尽管参照前述实施例对本发明进行了详细的说明,对于本领域的技术人员来说,其依然可以对前述各实施例记载的技术方案进行修改,或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (12)
1.一种基于多重掩膜版的版图布线方法,其特征在于,包括以下步骤:
对布线资源进行初始化;
构建节点图模型,得到布线网格的扩展网格;
在所述扩展网格上进行最短路径搜索和扩展,进行线网布线。
2.根据权利要求1所述的布线方法,其特征在于,所述对布线资源进行初始化的步骤,还包括,
工艺数据的读入、所需布线网表和布线图形的读入、布线窗口的初始化、布线网格的初始化、算法扩展过程中所需布线资源的初始化。
3.根据权利要求1所述的布线方法,其特征在于,所述构建节点图模型,得到布线网格的扩展网格的步骤,还包括,
将每个网格节点抽象成n*4的图模型,每个网格节点包括n*4个网格子节点,其中,n为大于等于2的正整数。
4.根据权利要求3所述的布线方法,其特征在于,所述网格子节点,其包括,位置属性、颜色属性以及相连的代价。
5.根据权利要求4所述的布线方法,其特征在于,所述相连的代价,还包括,拐弯代价、缝线代价,以及线长代价。
6.根据权利要求5所述的布线方法,其特征在于,所述线长代价,其具有初始值,并在布线过程中根据冲突区域不断更新冲突代价。
7.根据权利要求1所述的布线方法,其特征在于,所述构建节点图模型,得到布线网格的扩展网格的步骤,还包括,
将pin节点抽象成n*4的图模型,并在中间增加一个额外子节点表示此节点为pin节点;所述额外子节点具有开始或者结束的属性,用于标记布线算法开始或者终止迭代。
8.根据权利要求1所述的布线方法,其特征在于,所述在所述扩展网格上进行最短路径搜索和扩展,进行线网布线的步骤,还包括,
选择的颜色和首选方向;
根据网格状态及工艺约束初始化网格节点的代价属性;
使用Dijkstra算法在初始化后的扩展网格上进行最短路径搜索和扩展;
在迭代过程中动态更新网格的颜色冲突区域。
9.根据权利要求8所述的布线方法,其特征在于,所述使用Dijkstra算法在初始化好的扩展网格上进行最短路径搜索的步骤,还包括,
对布线资源进行初始化;
从起点开始,依次弹出当前扩展节点的邻居队列里代价最小的邻居,更新相应节点的父节点和邻居节点的代价并累计计算开销,不断进行这个迭代过程,直到扩展到终点为止;
基于原始代价和当前代价进行拆线重布,如果布线结果有冲突,则将冲突的结果拆除,更新冲突处相关节点的代价,重新在已更新代价的扩展网格上进行最短路径搜索。
10.根据权利要求8所述的布线方法,其特征在于,所述使用Dijkstra算法在初始化好的扩展网格上进行扩展的步骤,还包括,
根据线网顺序进行布线,当使用Dijkstra算法对第一个线网进行扩展时,扩展网格上的点为初始代价,按照Dijkstra算法扩展过程进行扩展得到第一路径;
更新所述第一路径周围网格点的代价,按照预设距离在版图上进行搜索,更新节点模型代价;
根据所述更新所述第一路径周围网格点的代价,按照Dijkstra算法扩展过程进行扩展得到第二路径;
更新所述第二路径周围网格点的代价;
进行下一线网布线,直至布线过程结束。
11.一种电子设备,其特征在于,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的计算机程序,所述处理器运行所述计算机程序时执行权利要求1至10任一项所述的基于多重掩膜版的版图布线方法的步骤。
12.一种计算机可读存储介质,其上存储有计算机程序,其特征在于,所述计算机程序运行时执行权利要求1至10任一项所述的基于多重掩膜版的版图布线方法的步骤。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110218884.8A CN112818626B (zh) | 2021-02-26 | 2021-02-26 | 一种基于多重掩膜版的版图布线方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110218884.8A CN112818626B (zh) | 2021-02-26 | 2021-02-26 | 一种基于多重掩膜版的版图布线方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112818626A true CN112818626A (zh) | 2021-05-18 |
CN112818626B CN112818626B (zh) | 2022-08-23 |
Family
ID=75864141
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110218884.8A Active CN112818626B (zh) | 2021-02-26 | 2021-02-26 | 一种基于多重掩膜版的版图布线方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112818626B (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114970440A (zh) * | 2022-05-07 | 2022-08-30 | 上海图灵智算量子科技有限公司 | 超大规模集成电路通道的布线方法 |
CN115983190A (zh) * | 2023-01-19 | 2023-04-18 | 深圳华大九天科技有限公司 | 一种满足多重掩膜约束的集成电路版图布线方法、装置及存储介质 |
WO2024066407A1 (zh) * | 2022-09-30 | 2024-04-04 | 腾讯科技(深圳)有限公司 | 电路版图的布线方法、装置、设备、存储介质及产品 |
Citations (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6507941B1 (en) * | 1999-04-28 | 2003-01-14 | Magma Design Automation, Inc. | Subgrid detailed routing |
CN1963827A (zh) * | 2006-12-08 | 2007-05-16 | 清华大学 | 基于多步长迷宫算法的模拟集成电路自动布线方法 |
CN101174278A (zh) * | 2006-11-03 | 2008-05-07 | 北京中电华大电子设计有限责任公司 | 交互版图工具中的最短路径实时查找算法 |
CN101944149A (zh) * | 2010-09-15 | 2011-01-12 | 清华大学 | 基于无网格模型的集成电路点到点的布线方法 |
CN101980216A (zh) * | 2010-10-18 | 2011-02-23 | 清华大学 | 基于网块的快速多层布线方法 |
US20110103711A1 (en) * | 2009-11-03 | 2011-05-05 | Samsung Electronics Co., Ltd. | Structured grids for label propagation on a finite number of layers |
US20120316841A1 (en) * | 2010-12-30 | 2012-12-13 | Dassault Systemes | Merging of Modeled Objects |
CN105138764A (zh) * | 2015-08-20 | 2015-12-09 | 国网山东省电力公司电力科学研究院 | 一种基于多目标优化的电网专题图自动成图模型的方法 |
US20160065210A1 (en) * | 2014-08-29 | 2016-03-03 | Hitachi, Ltd. | Semiconductor device |
CN105976378A (zh) * | 2016-05-10 | 2016-09-28 | 西北工业大学 | 基于图模型的显著性目标检测方法 |
CN109886921A (zh) * | 2019-01-16 | 2019-06-14 | 新而锐电子科技(上海)有限公司 | 基于数字图像的裂纹尺寸度量方法、装置和电子设备 |
CN110263354A (zh) * | 2018-09-28 | 2019-09-20 | 淮北师范大学 | Cmos传输门逻辑电路的逻辑表达式提取和开关级设计方法 |
US20190354689A1 (en) * | 2018-05-18 | 2019-11-21 | Deepmind Technologies Limited | Deep neural network system for similarity-based graph representations |
CN110533781A (zh) * | 2019-08-28 | 2019-12-03 | 南京信息职业技术学院 | 一种多类别三维模型部件自动标注方法 |
CN111125981A (zh) * | 2019-12-26 | 2020-05-08 | 北京华大九天软件有限公司 | 一种集成电路vlsi的布线方法 |
CN112149378A (zh) * | 2020-11-04 | 2020-12-29 | 深圳华大九天科技有限公司 | 一种基于拥塞协商的拆线重布方法、设备及可读存储介质 |
CN112182819A (zh) * | 2020-09-29 | 2021-01-05 | 中南大学 | 一种基于赋权图的结构拓扑优化方法、系统以及可读存储介质 |
-
2021
- 2021-02-26 CN CN202110218884.8A patent/CN112818626B/zh active Active
Patent Citations (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6507941B1 (en) * | 1999-04-28 | 2003-01-14 | Magma Design Automation, Inc. | Subgrid detailed routing |
CN101174278A (zh) * | 2006-11-03 | 2008-05-07 | 北京中电华大电子设计有限责任公司 | 交互版图工具中的最短路径实时查找算法 |
CN1963827A (zh) * | 2006-12-08 | 2007-05-16 | 清华大学 | 基于多步长迷宫算法的模拟集成电路自动布线方法 |
US20110103711A1 (en) * | 2009-11-03 | 2011-05-05 | Samsung Electronics Co., Ltd. | Structured grids for label propagation on a finite number of layers |
CN101944149A (zh) * | 2010-09-15 | 2011-01-12 | 清华大学 | 基于无网格模型的集成电路点到点的布线方法 |
CN101980216A (zh) * | 2010-10-18 | 2011-02-23 | 清华大学 | 基于网块的快速多层布线方法 |
US20120316841A1 (en) * | 2010-12-30 | 2012-12-13 | Dassault Systemes | Merging of Modeled Objects |
US20160065210A1 (en) * | 2014-08-29 | 2016-03-03 | Hitachi, Ltd. | Semiconductor device |
CN105138764A (zh) * | 2015-08-20 | 2015-12-09 | 国网山东省电力公司电力科学研究院 | 一种基于多目标优化的电网专题图自动成图模型的方法 |
CN105976378A (zh) * | 2016-05-10 | 2016-09-28 | 西北工业大学 | 基于图模型的显著性目标检测方法 |
US20190354689A1 (en) * | 2018-05-18 | 2019-11-21 | Deepmind Technologies Limited | Deep neural network system for similarity-based graph representations |
CN110263354A (zh) * | 2018-09-28 | 2019-09-20 | 淮北师范大学 | Cmos传输门逻辑电路的逻辑表达式提取和开关级设计方法 |
CN109886921A (zh) * | 2019-01-16 | 2019-06-14 | 新而锐电子科技(上海)有限公司 | 基于数字图像的裂纹尺寸度量方法、装置和电子设备 |
CN110533781A (zh) * | 2019-08-28 | 2019-12-03 | 南京信息职业技术学院 | 一种多类别三维模型部件自动标注方法 |
CN111125981A (zh) * | 2019-12-26 | 2020-05-08 | 北京华大九天软件有限公司 | 一种集成电路vlsi的布线方法 |
CN112182819A (zh) * | 2020-09-29 | 2021-01-05 | 中南大学 | 一种基于赋权图的结构拓扑优化方法、系统以及可读存储介质 |
CN112149378A (zh) * | 2020-11-04 | 2020-12-29 | 深圳华大九天科技有限公司 | 一种基于拥塞协商的拆线重布方法、设备及可读存储介质 |
Non-Patent Citations (4)
Title |
---|
ANDREW A. KENNINGS 等: "circuit placement", 《SPRINGER US》 * |
史玲娜 等: "单主干权重排序布线算法", 《计算机技术应用》 * |
谢德满 等: "基于V型框架的多层无网格布线算法", 《浙江大学学报(工学版)》 * |
谢德满: "一种改进的考虑噪声约束的过点分配方法", 《计算机工程与应用》 * |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114970440A (zh) * | 2022-05-07 | 2022-08-30 | 上海图灵智算量子科技有限公司 | 超大规模集成电路通道的布线方法 |
WO2024066407A1 (zh) * | 2022-09-30 | 2024-04-04 | 腾讯科技(深圳)有限公司 | 电路版图的布线方法、装置、设备、存储介质及产品 |
CN115983190A (zh) * | 2023-01-19 | 2023-04-18 | 深圳华大九天科技有限公司 | 一种满足多重掩膜约束的集成电路版图布线方法、装置及存储介质 |
Also Published As
Publication number | Publication date |
---|---|
CN112818626B (zh) | 2022-08-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN112818626B (zh) | 一种基于多重掩膜版的版图布线方法 | |
Williams | STICKS-A graphical compiler for high level LSl design | |
US20030121018A1 (en) | Subgrid detailed routing | |
US20090204930A1 (en) | Iphysical design system and method | |
US8631363B2 (en) | Method and mechanism for identifying and tracking shape connectivity | |
US20120266117A1 (en) | Logic Injection | |
US8219959B2 (en) | Generating integrated circuit floorplan layouts | |
TWI789911B (zh) | 用於電容值提取的系統、方法及儲存媒體 | |
Kahng et al. | The tao of PAO: Anatomy of a pin access oracle for detailed routing | |
CN111597768A (zh) | 用于构建版图图案集的方法、设备和计算机可读存储介质 | |
CN111553125A (zh) | 一种考虑先进技术的超大规模集成电路详细布线方法 | |
US11694016B2 (en) | Fast topology bus router for interconnect planning | |
Kodama et al. | Self-aligned double and quadruple patterning aware grid routing methods | |
JP4058127B2 (ja) | 半導体装置のレイアウト変更方法 | |
US10896283B1 (en) | Noise-based optimization for integrated circuit design | |
CN115221835B (zh) | 一种芯片设计的物理验证方法及装置 | |
CN112685991B (zh) | 一种满足约束的布线方法 | |
JP2017120514A (ja) | 半導体設計支援装置、半導体設計支援方法、及び半導体設計支援プログラム | |
CN115408978A (zh) | 一种集成电路版图布线中满足最小面积约束的布线方法 | |
CN111611761B (zh) | 生成电路版图图案的方法、设备和计算机可读存储介质 | |
US11861286B2 (en) | Segregating defects based on computer-aided design (CAD) identifiers associated with the defects | |
CN115983190A (zh) | 一种满足多重掩膜约束的集成电路版图布线方法、装置及存储介质 | |
US11741284B2 (en) | Systems and methods of automatic generation of integrated circuit IP blocks | |
US10783312B1 (en) | Methods, systems, and computer program product for determining layout equivalence for a multi-fabric electronic design | |
JPH0327474A (ja) | 半導体集積回路用ネットリストの修正方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |