CN112802419A - 信号产生电路及显示装置 - Google Patents

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Abstract

本发明公开了一种信号产生电路和显示装置。信号产生电路提供多个信号至显示装置的栅极驱动电路，此栅极驱动电路包含多级移位寄存器，每个移位寄存器包含主电路单元与放电电路单元，其中部分移位寄存器的放电电路单元接收下拉控制信号，且第一级移位寄存器的主电路单元接收起始信号。信号产生电路包含电路单元，其输出下拉控制信号以及起始信号至栅极驱动电路。起始信号于第一时间点由禁能电位切换至致能电位，而下拉控制信号于第二时间点由禁能电位切换至致能电位，其中第二时间点早于第一时间点。本发明可预先重设移位寄存器的节点电压，避免在显示画面时出现画面闪烁现象。

Description

信号产生电路及显示装置
技术领域
本发明是涉及显示领域，且特别是指一种可预先重设移位寄存器的节点电压的信号产生电路及显示装置。
背景技术
平面显示装置，例如液晶显示(liquid crystal display；LCD)装置或有机发光二极管(organic light-emitting diode；OLED)显示装置等，通常具有多个移位寄存器，以用于控制显示装置中每个像素在同一时间点所显示的灰阶。另一方面，移位寄存器的电路设计也需考量信号在每个时间点所对应输出的正确性，以确保显示装置的画面显示品质。然而，若是移位寄存器所输出的扫描信号的波形有误，则可能导致显示装置显示错误图像数据。此外，若是移位寄存器容易受到杂讯的干扰，将使得显示装置容易产生画面显示的问题，例如出现闪烁现象等，甚至导致移位寄存器无法运行。
发明内容
本发明的目的是在于提供一种信号产生电路及显示装置，其可在显示画面前预先重设移位寄存器的节点电压，避免受到杂讯的干扰而导致例如产生闪烁现象等画面显示问题甚至是移位寄存器无法运行。
根据上述目的，本发明提出一种信号产生电路，其提供多个信号至显示装置的栅极驱动电路，此栅极驱动电路包含多个移位寄存器，每个移位寄存器包含主电路单元与放电电路单元。这些移位寄存器中的部分移位寄存器的放电电路单元接收下拉控制信号，且这些移位寄存器中的第一级移位寄存器的主电路单元接收起始信号。信号产生电路包含第一电路单元，此第一电路单元输出下拉控制信号以及起始信号至栅极驱动电路。起始信号于第一时间点由禁能电位切换至致能电位，而下拉控制信号于第二时间点由禁能电位切换至致能电位，其中第二时间点早于第一时间点。
依据本发明的一实施例，所述第一时间点与所述二时间点之间的时间区间的长度大于或等于50毫秒且小于或等于1秒。
依据本发明的又一实施例，所述第一电路单元还输出另一下拉控制信号至栅极驱动电路。这些移位寄存器中的奇数级移位寄存器电路与偶数级移位寄存器电路中的放电电路单元分别接收下拉控制信号与另一下拉控制信号，或这些移位寄存器中的偶数级移位寄存器电路与奇数级移位寄存器电路中的放电电路单元分别接收下拉控制信号与另一下拉控制信号。
依据本发明的又一实施例，所述这些移位寄存器中的每一级移位寄存器中的放电电路单元皆接收下拉控制信号。
依据本发明的又一实施例，所述第一电路单元还输出另一下拉控制信号至所述栅极驱动电路，这些移位寄存器中的每一级移位寄存器中的放电电路单元皆接收另一下拉控制信号。
依据本发明的又一实施例，在所述第一时间点前，所述另一下拉控制信号的电位为禁能电位。
依据本发明的又一实施例，在所述显示装置显示画面时，所述下拉控制信号与述另一下拉控制信号互为反相。
依据本发明的又一实施例，所述第一电路单元为电平移位器(level shifter)。
依据本发明的又一实施例，所述信号产生电路还包含第二电路单元，其电连接所述第一电路单元且输出信号至所述第一电路单元，所述第一电路单元将此信号转换为所述下拉控制信号，且此第二电路单元为反相器。
依据本发明的又一实施例，所述信号产生电路还包含第三电路单元，其电连接所述第二电路单元且提供另一信号至所述第二电路单元，所述第二电路单元将此另一信号转换为所述信号，且此第三电路单元为时序控制器(timing controller)。
根据上述目的，本发明另提出一种显示装置，其包含基板、多条扫描线、多条数据线、栅极驱动电路和信号产生电路。这些扫描线与这些数据线设置于基板上。栅极驱动电路电性连接这些扫描线中的至少一部分，此栅极驱动电路包含多个移位寄存器，每个移位寄存器包含主电路单元与放电电路单元。这些移位寄存器中的部分移位寄存器的放电电路单元接收下拉控制信号，且这些移位寄存器中的第一级移位寄存器的主电路单元接收起始信号。信号产生电路电性连接栅极驱动电路，此信号产生电路包含第一电路单元，其输出下拉控制信号以及起始信号至栅极驱动电路。起始信号于第一时间点由禁能电位切换至致能电位，而下拉控制信号于第二时间点由禁能电位切换至致能电位，其中第二时间点早于第一时间点。
依据本发明的一实施例，所述栅极驱动电路为阵列基板行驱动(Gate Driver onArray；GOA)电路结构。
本发明的有益效果至少在于，通过本发明的信号产生电路及显示装置，可在显示画面前预先重设移位寄存器的节点电压，避免移位寄存器的晶体管受到杂讯的干扰而使得输出的扫描讯号不正常，进而确保画面显示正常及移位寄存器正常运行。
附图说明
为了更完整了解实施例及其优点，现参照并结合附图做的下列描述，其中：
图1为依据本发明实施例的显示装置的示意图；
图2为依据本发明实施例的栅极驱动电路的示意图；
图3A至图3D分别为图2的各级移位寄存器的电路示意图；
图4为依据图2的栅极驱动电路的时序图的一示例；
图5为图1的栅极驱动电路和信号产生电路的示意图；
图6为图5的第二电路单元的一实施方式；以及
图7A为图5的第一电路单元的栅极高电位和下拉控制信号在显示装置开机时的波形示意图；
图7B为图5的第一电路单元的栅极高电位、下拉控制信号和起始信号在显示装置开机时的波形示意图；
图8为依据图2的栅极驱动电路的时序图的另一示例；
图9为对应图8的栅极驱动电路和信号产生电路的示意图；
图10为图9的第二电路单元的一实施方式；
图11为本发明另一实施例的移位寄存器的电路方块图；以及
图12为本发明又一实施例的移位寄存器的电路方块图。
具体实施方式
以下仔细讨论本发明的实施例。然而，可以理解的是，实施例提供许多可应用的概念，其可实施于各式各样的特定内容中。所讨论、揭示的实施例仅供说明，并非用以限定本发明的范围。
可被理解的是，虽然在本文可使用“第一”、“第二”、“第三”…等等用语来描述各种元件、零件、区域和/或部分，但这些用语不应限制这些元件、零件、区域和/或部分。这些用语仅用以区别一元件、零件、区域和/或部分与另一元件、零件、区域和/或部分。
在本文中所使用的用语仅是为了描述特定实施例，非用以限制权利要求。除非另有限制，否则单数形式的“一”或“该”用语也可用来表示多种形式。此外，空间相对性用语的使用是为了说明元件在使用或操作时的不同方位，而不只限于附图所绘示的方向。元件也可以其他方式定向(旋转90度或在其他方向)，而在此使用的空间相对性描述也可以相同方式解读。
在本文中所使用的“耦接”一词，可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而“耦接”还可指二或多个元件相互操作或动作。
请参照图1，图1为依据本发明实施例的显示装置100的示意图。显示装置100包含显示面板110、源极驱动电路120、栅极驱动电路130和信号产生电路140。显示面板110可以是例如扭转向列(twisted nematic；TN)型、水平切换(in-plane switching；IPS)型、边缘电场切换(fringe-field switching；FFS)型或垂直配向(vertical alignment；VA)型等各种类型的液晶显示面板，或是有机发光二极管(organic light-emitting diode；OLED)显示面板等。源极驱动电路120电性连接至显示面板110，其用以将图像数据转换为源极驱动信号，且将源极驱动信号传输至显示面板110。栅极驱动电路130电性连接至显示面板110，其用以产生栅极驱动信号，且将栅极驱动信号传输至显示面板110。信号产生电路140电性连接栅极驱动电路130，其提供与扫描驱动相关的信号至栅极驱动电路130，以控制栅极驱动电路130依序驱动显示面板110的主动区110A中的各扫描线SL。在本实施例中，信号产生电路140还电性连接源极驱动电路120，以及提供与数据驱动相关的信号至源极驱动电路120，以控制源极驱动电路120于各扫描线SL依序被驱动时，送入相对应的影像数据至显示面板110的主动区110A中的各数据线DL，但不以此为限。在另一些实施例中，显示装置100还包含另一信号产生电路，信号产生电路140提供信号至栅极驱动电路130，且不电性连接源极驱动电路120，而另一信号产生电路提供与数据驱动相关的信号至源极驱动电路120，以控制源极驱动电路120于各扫描线SL依序被驱动时，送入相对应的影像数据至显示面板110的主动区110A中的各数据线DL。
显示面板110具有主动区110A和周边区110B，其中主动区110A具有形成在显示面板110的主动阵列基板112上的多条数据线DL、多条扫描线SL和多个像素PX，这些像素PX共同受到源极驱动信号和栅极驱动信号的驱动而显示图像，而周边区PA具有多条布线(图未绘示)，其分别耦接源极驱动电路120和栅极驱动电路130且分别耦接主动区110A中的多条数据线DL和扫描线SL，以分别将源极驱动信号和栅极驱动信号送至在主动阵列基板112上且位于对应像素PX的薄膜晶体管TFT，使得像素PX受到薄膜晶体管TFT的开关控制而在特定时间显示对应的灰阶。
本发明的显示装置100为系统整合式玻璃面板(system on glass；SOG)，也就是说，在本发明中，栅极驱动电路130是制作在显示面板110中。如此一来，便可使用相同工艺来同时制作显示面板110和栅极驱动电路130中的电子元件。举例来说，栅极驱动电路130中的薄膜晶体管可与显示面板110中位于主动区110A内的薄膜晶体管TFT使用相同工艺来同时制作。在一些实施例中，源极驱动电路120和/或信号产生电路140亦可制作在显示面板110的周边区PA中，且可使用相同工艺来同时制作显示面板110、源极驱动电路120、栅极驱动电路130和信号产生电路140中的电子元件和布线。
请参照图2，图2为依据本发明实施例的栅极驱动电路200的示意图。栅极驱动电路200适用于图1的显示装置100或是其他类似的显示装置。以下以使用于图1的显示装置100为例说明。栅极驱动电路200可以是栅极驱动电路130或是栅极驱动电路130的一部分，其包含第1级至第N级移位寄存器210(1)～210(N)，其中N为大于或等于4的正整数。第1级至第N级移位寄存器210(1)～210(N)为阵列基板行驱动(Gate Driver on Array；GOA)电路结构。进一步地，N为大于4的偶数，且移位寄存器210(1)～210(N)依序以每两个相邻的移位寄存器为单位组成电路对SP(1)～SP(M)，其中N为M的两倍。由图2可知，第1级和第2级移位寄存器210(1)、210(2)组成电路对SP(1)，第3级和第4级移位寄存器210(3)、210(4)组成电路对SP(2)…依此类推。每个电路对SP(1)～SP(M)中移位寄存器之间的耦接关系将于图3A至图3D中描述。
如图2所示，栅极驱动电路200还包含起始信号线SL1、结束信号线SL2、下拉控制信号线PL1、PL2和时钟信号线L1～L4等信号线，其分别传送起始信号STV1、结束信号STV2、下拉控制信号GPW1、GPW2和时钟信号C1～C4至相应的移位寄存器。值得注意的是，图2中的元件符号SL1(STV1)、SL2(STV2)、L1(C1)、L2(C2)、L3(C3)、L4(C4)、PL1(GPW1)、PL2(GPW2)是表示起始信号线SL1、结束信号线SL2、下拉控制信号线PL1、PL2和时钟信号线L1～L4分别用来传送起始信号STV1、结束信号STV2、下拉控制信号GPW1、GPW2和时钟信号C1～C4。举例来说，起始信号线SL1、结束信号线SL2、下拉控制信号线PL1、PL2和时钟信号线L1～L4耦接信号产生电路140，信号产生电路140产生起始信号STV1、结束信号STV2、下拉控制信号GPW1、GPW2和时钟信号C1～C4，并通过起始信号线SL1、结束信号线SL2、下拉控制信号线PL1、PL2和时钟信号线L1～L4分别传送至相应的移位寄存器。详细而言，在N为4的多倍数下，时钟信号线L1耦接至第1级、第5级、…、第(N-3)级移位寄存器210(1)、210(5)、…、210(N-3)，时钟信号线L2耦接至第2级、第6级、…、第(N-2)级移位寄存器210(2)、210(6)、…、210(N-2)，时钟信号线L3耦接至第3级、第7级、…、第(N-1)级移位寄存器210(3)、210(7)、…、210(N-1)，且时钟信号线L4耦接至第4级、第8级、…、第N级移位寄存器210(4)、210(8)、…、210(N)。如此一来，时钟信号线L1～L4提供时钟信号C1～C4至对应的移位寄存器210(1)～210(N)，使得时钟信号C1～C4依序循环输入至移位寄存器210(1)～210(N)，其中时钟信号C2落后时钟信号C1有1/4个时钟周期，时钟信号C3落后时钟信号C2有1/4个时钟周期，且时钟信号C4落后时钟信号C3有1/4个时钟周期。
此外，起始信号线SL1提供起始信号STV1至第1级至第N级移位寄存器210(1)～210(N)，结束信号线SL2提供结束信号STV2至第(N-2)级至第N级移位寄存器210(N-2)～210(N)，下拉控制信号线PL1提供下拉控制信号GPW1至奇数级移位寄存器210(1)、210(3)、…、210(N-1)，而下拉控制信号线PL2提供下拉控制信号GPW2至偶数级移位寄存器210(2)、210(4)、…、210(N)。
起始信号线SL1、结束信号线SL2、下拉控制信号线PL1、PL2和时钟信号线L1～L4可耦接信号产生电路140，即起始信号STV1、结束信号STV2、下拉控制信号GPW1、GPW2和时钟信号C1～C4可由信号产生电路140提供，但不限于此。
在栅极驱动电路200中，第1级至第N级移位寄存器210(1)～210(N)分别产生第1级至第N级扫描信号SC(1)～SC(N)至主动区110A中对应的扫描线SL。此外，第1级至第3级扫描信号SC(1)～SC(3)分别输入至第3级至第5级移位寄存器210(3)～210(5)，第(N-1)级和第N级扫描信号SC(N-1)、SC(N)分别输入至第(N-4)级和第(N-3)级移位寄存器210(N-3)、210(N-2)，而第4级至第(N-2)级扫描信号SC(4)～SC(N-2)中的每个扫描信号输入至其上三级和其下二级的移位寄存器。例如，第4级扫描信号SC(4)输入至第1级和第6级移位寄存器210(1)、210(6)。
图3A和图3B分别为图2的第1级移位寄存器210(1)和第2级移位寄存器210(2)的电路示意图。如图3A和图3B所示，第1级移位寄存器210(1)和第2级移位寄存器210(2)各自包含预充电单元310(1)～310(2)、上拉单元320(1)～320(2)和下拉单元330(1)～330(2)。
在图3A的第1级移位寄存器210(1)中，预充电单元310(1)用以接收起始信号STV1和第4级扫描信号SC(4)，且根据起始信号STV1和第4级扫描信号SC(4)由节点X1(1)输出预充电信号PC(1)。预充电单元310包含晶体管M1、M2。晶体管M1的第一端用以接收起始信号STV1，晶体管M1的第二端用以接收参考电位VH，且晶体管M1的第三端耦接至节点X1(1)。晶体管M2的第一端用以接收第4级扫描信号SC(4)，晶体管M2的第二端用以接收参考电位VL，且晶体管M2的第三端耦接至节点X1(1)。在本实施例中，参考电位VH、VL分别为相对的高电位和低电位。举例来说，参考电位VH、VL可分别为栅极高电位(Gate High Voltage，VGH)及栅极低电位(Gate Low Voltage，VGL)，但不以此为限。在本文中，晶体管的“第一端”、“第二端”和“第三端”分别是指晶体管的栅极、源极和漏极，或者分别是指晶体管的栅极、漏极和源极。
在图3A的第1级移位寄存器210(1)中，上拉单元320(1)耦接至预充电单元310(1)，其接收预充电信号PC(1)和时钟信号C1，且根据预充电信号PC(1)和时钟信号C1输出第1级扫描信号SC(1)。上拉单元320(1)包含晶体管M3，其第一端耦接至节点X1(1)，其第二端接收时钟信号C1，且其第三端耦接至节点X2(1)且输出第1级扫描信号SC(1)。
在图3A的第1级移位寄存器210(1)中，下拉单元330(1)耦接预充电单元310(1)和上拉单元320(1)，其用以接收预充电信号PC(1)和下拉控制信号GPW1，且根据预充电信号PC(1)和下拉控制信号GPW1来控制第1级扫描信号SC(1)的电位。下拉单元330(1)包含晶体管M4～M13。晶体管M4的第二端接收参考电位VL，且晶体管M4的第三端耦接至节点X1(1)。晶体管M5的第一端耦接至晶体管M4的第一端，晶体管M5的第二端接收参考电位VL，且晶体管M5的第三端耦接至节点X2(1)。晶体管M6的第一端耦接至晶体管M4的第一端，晶体管M6的第二端接收参考电位VL，且晶体管M6的第三端耦接至第2级移位寄存器210(2)中的节点X1(2)。晶体管M7的第一端耦接至晶体管M4的第一端，晶体管M7的第二端接收参考电位VL，且晶体管M7的第三端耦接至第2级移位寄存器210(2)中的节点X2(2)。晶体管M8的第二端接收下拉控制信号GPW1，且晶体管M8的第三端耦接至晶体管M4的第一端。晶体管M9的第一端和第二端接收下拉控制信号GPW1，且晶体管M9的第三端耦接至晶体管M8的第一端。晶体管M10的第一端接收起始信号STV1，晶体管M10的第二端接收参考电位VL，且晶体管M10的第三端耦接至晶体管M4的第一端。晶体管M11的第一端耦接至节点X1(1)，晶体管M11的第二端接收参考电位VGL，且晶体管M11的第三端耦接至晶体管M4的第一端。晶体管M12的第一端耦接至第2级移位寄存器210(2)中的节点X1(2)，晶体管M12的第二端接收参考电位VL，且晶体管M12的第三端耦接至晶体管M8的第一端。晶体管M13的第一端耦接至节点X1(1)，晶体管M13的第二端接收参考电位VL，且晶体管M13的第三端耦接至晶体管M8的第一端。
在图3B的第2级移位寄存器210(2)中，预充电单元310用以接收起始信号STV1和第5级扫描信号SC(5)，且根据起始信号STV1和第5级扫描信号SC(5)由节点X1(2)输出预充电信号PC(2)。晶体管M1的第一端接收起始信号STV1，晶体管M1的第二端接收参考信号VH，且晶体管M1的第三端耦接至节点X1(2)。晶体管M2的第一端接收第5级扫描信号SC(5)，晶体管M2的第二端接收参考信号VL，且晶体管M2的第三端耦接至节点X1(2)。
在图3B的第2级移位寄存器210(2)中，上拉单元320(2)耦接预充电单元310(2)，其接收预充电信号PC(2)和时钟信号C2，且根据预充电信号PC(2)和时钟信号C2输出第2级扫描信号SC(2)。上拉单元320(2)包含晶体管M3，其第一端耦接至节点X1(2)，其第二端接收时钟信号C2，且其第三端耦接至节点X2(2)且输出第2级扫描信号SC(2)。
在图3B的第2级移位寄存器210(2)中，下拉单元330(2)耦接预充电单元310(2)和上拉单元320(2)，其接收预充电信号PC(2)和下拉控制信号GPW2，且根据预充电信号和下拉控制信号GPW2来控制第2级扫描信号SC(2)的电位。晶体管M4的第二端接收参考电位VL，且晶体管M4的第三端耦接至第1级移位寄存器210(1)中的节点X1(1)。晶体管M5的第一端耦接至晶体管M4的第一端，晶体管M5的第二端接收参考电位VL，且晶体管M5的第三端耦接至第1级移位寄存器210(1)中的节点X2(1)。晶体管M6的第一端耦接至晶体管M4的第一端，晶体管M6的第二端接收参考电位VL，且晶体管M6的第三端耦接至节点X1(2)。晶体管M7的第一端耦接至晶体管M4的第一端，晶体管M7的第二端接收参考电位VL，且晶体管M7的第三端耦接至节点X2(2)。晶体管M8的第二端接收下拉控制信号GPW2，且晶体管M8的第三端耦接至晶体管M4的第一端。晶体管M9第一端和第二端接收下拉控制信号GPW2，且晶体管M9的第三端耦接至晶体管M8的第一端。晶体管M10的第一端接收起始信号STV1，晶体管M10的第二端接收参考电位VL，且晶体管M10的第三端耦接至晶体管M4的第一端。晶体管M11的第一端耦接至节点X1(2)，晶体管M11的第二端用以接收参考电位VL，且晶体管M11的第三端耦接至晶体管M4的第一端。晶体管M12的第一端耦接至节点X1(2)，晶体管M12的第二端接收参考电位VL，且晶体管M12的第三端耦接至晶体管M8的第一端。晶体管M13的第一端耦接至第1级移位寄存器210(1)中的节点X1(1)，晶体管M13的第二端接收参考电位VL，且晶体管M13的第三端耦接至晶体管M8的第一端。
图3C和图3D分别为图2的第i级移位寄存器210(i)和第(i+1)级移位寄存器210(i+1)的电路示意图，其中i为3至(N-1)中的奇数。第i级移位寄存器210(i)和第(i+1)级移位寄存器210(i+1)各自包含预充电单元310(i)～310(i+1)、上拉单元320(i)～320(i+1)、下拉单元330(i)～330(i+1)和重置单元340(i)～340(i+1)。
在图3C的第i级移位寄存器210(i)中，预充电单元310(i)用以接收输入信号IN1、IN2，且根据输入信号IN1、IN2由节点X1(i)输出预充电信号PC(i)。晶体管M1的第一端接收输入信号IN1，晶体管M1的第二端接收参考信号VH，且晶体管M1的第三端耦接至节点X1(i)。晶体管M2的第一端接收输入信号IN2，晶体管M2的第二端用以接收参考信号VL，且晶体管M2的第三端耦接至节点X1(i)。
在图3C的第i级移位寄存器210(i)中，上拉单元320(i)耦接预充电单元310(i)，其接收预充电信号PC(i)和时钟信号CN1，且根据预充电信号和时钟信号CN1输出第i级扫描信号SC(i)。上拉单元320(i)包含晶体管M3，其第一端耦接至节点X1(i)，其第二端接收时钟信号CN1，且其第三端耦接至节点X2(i)且输出第i级扫描信号SC(i)。若(i+1)为4的倍数，则时钟信号CN1为时钟信号线L3提供的时钟信号C3。反之，若(i+1)不为4的倍数，则时钟信号CN1为时钟信号线L1提供的时钟信号C1。
在图3C的第i级移位寄存器210(i)中，下拉单元330(i)耦接预充电单元310(i)和上拉单元320(i)，其接收预充电信号PC(i)和下拉控制信号GPW1，且根据预充电信号PC(i)和下拉控制信号GPW1来控制第i级扫描信号SC(i)的电位。晶体管M4的第二端用以接收参考电位VL，且晶体管M4的第三端耦接至节点X1(i)。晶体管M5的第一端耦接至晶体管M4的第一端，晶体管M5的第二端接收参考电位VL，且晶体管M5的第三端耦接至节点X2(i)。晶体管M6的第一端耦接至晶体管M4的第一端，晶体管M6的第二端接收参考电位VL，且晶体管M6的第三端耦接至第(i+1)级移位寄存器210(i+1)中的节点X1(i+1)。晶体管M7的第一端耦接至晶体管M4的第一端，晶体管M7的第二端接收参考电位VL，且晶体管M7的第三端耦接至第(i+1)级移位寄存器210(i+1)中的节点X2(i+1)。晶体管M8的第二端接收下拉控制信号GPW1，且晶体管M8的第三端耦接至晶体管M4的第一端。晶体管M9的第一端和第二端接收下拉控制信号GPW1，且晶体管M9的第三端耦接至晶体管M8的第一端。晶体管M10的第一端接收输入信号IN1，晶体管M10的第二端接收参考电位VL，且晶体管M10的第三端耦接至晶体管M4的第一端。晶体管M11的第一端耦接至节点X1(i)，晶体管M11的第二端接收参考电位VL，且晶体管M11的第三端耦接至晶体管M4的第一端。晶体管M12的第一端耦接至第(i+1)级移位寄存器210(i+1)中的节点X1(i+1)，晶体管M12的第二端接收参考电位VL，且晶体管M12的第三端耦接至晶体管M8的第一端。晶体管M13的第一端耦接至节点X1(i)，晶体管M13的第二端接收参考电位VL，且晶体管M13的第三端耦接至晶体管M8的第一端。
在图3C的第i级移位寄存器210(i)中，重置单元340(i)耦接至预充电单元310(i)和上拉单元320(i)，其用以根据起始信号STV1来重设节点X1(i)的准位(即重设预充电信号PC(i))。重置单元340(i)包含晶体管M14，其第一端接收起始信号STV1，其第二端接收参考电位VL，且其第三端耦接至节点X1(i)。
在图3D的第(i+1)级移位寄存器210(i+1)中，预充电单元310(i+1)用以接收输入信号IN3、IN4，且根据输入信号IN3、IN4由节点X1(i+1)输出预充电信号PC(i+1)。晶体管M1的第一端接收输入信号IN3，晶体管M1的第二端接收参考信号VH，且晶体管M1的第三端耦接至节点X1(i+1)。晶体管M2的第一端接收输入信号IN4，晶体管M2的第二端接收参考信号VL，且晶体管M2的第三端耦接至节点X1(i+1)。
在图3D的第(i+1)级移位寄存器210(i+1)中，上拉单元320(i+1)耦接至预充电单元310(i+1)，其用以接收预充电信号PC(i+1)和时钟信号CN2，且根据预充电信号PC(i+1)和时钟信号CN2输出第(i+1)级扫描信号SC(i+1)。上拉单元320(i+1)包含晶体管M3，其第一端耦接至节点X1(i+1)，其第二端接收时钟信号C2，且其第三端耦接至节点X2(i+1)且输出第(i+1)级扫描信号SC(i+1)。若(i+1)为4的倍数，则时钟信号CN2为时钟信号线L4提供的时钟信号C4。反之，若(i+1)不为4的倍数，则时钟信号CN2为时钟信号线L2提供的时钟信号C2。
在图3D的第(i+1)级移位寄存器210(i+1)中，下拉单元330(i+1)耦接预充电单元310(i+1)和上拉单元320(i+1)，其接收预充电信号PC(i+1)和下拉控制信号GPW2，且根据预充电信号PC(i+1)和下拉控制信号GPW2来控制第(i+1)级扫描信号SC(i+1)的电位。晶体管M4的第二端接收参考电位VL，且晶体管M4的第三端耦接至第i级移位寄存器210(i)中的节点X1(i)。晶体管M5的第一端耦接至晶体管M4的第一端，晶体管M5的第二端接收参考电位VL，且晶体管M5的第三端耦接第i级移位寄存器210(i)中的节点X2(i)。晶体管M6的第一端耦接至晶体管M4的第一端，晶体管M6的第二端接收参考电位VL，且晶体管M6的第三端耦接至节点X1(i+1)。晶体管M7的第一端耦接至晶体管M4的第一端，晶体管M7的第二端接收参考电位VL，且晶体管M7的第三端耦接至节点X2(i+1)。晶体管M8的第二端用以接收下拉控制信号GPW2，且晶体管M8的第三端耦接至晶体管M4的第一端。晶体管M9的第一端和第二端接收下拉控制信号GPW2，且晶体管M9的第三端耦接至晶体管M8的第一端。晶体管M10的第一端接收输入信号IN1，晶体管M10的第二端接收参考电位VL，且晶体管M10的第三端耦接至晶体管M4的第一端。晶体管M11的第一端耦接至节点X1(i+1)，晶体管M11的第二端用以接收参考电位VL，且晶体管M11的第三端耦接至晶体管M4的第一端。晶体管M12的栅极耦接至节点X1(i+1)，晶体管M12的第二端用以接收参考电位VL，且晶体管M12的第三端耦接至晶体管M8的第一端。晶体管M13的第一端耦接至第i级移位寄存器210(i)中的节点X1(i)，晶体管M13的第二端用以接收参考电位VL，且晶体管M13的第三端耦接至晶体管M8的第一端。
在图3D的第(i+1)级移位寄存器210(i+1)中，重置单元340(i+1)耦接至预充电单元310(i+1)和上拉单元320(i+1)，其用以接收重置信号STV，且根据重置信号STV来重设节点X1(i+1)的准位(即重设预充电信号PC(i+1))。晶体管M14的第一端用以接收起始信号STV1，晶体管M14的第二端用以接收参考电位VL，且晶体管M14的第三端耦接至节点X1(i+1)。值得注意的是，在变化实施例中，提供重置信号至栅极驱动电路200，重置单元340(i)、340(i+1)中的晶体管M14的第一端接收重置信号，且重置单元340(i)、340(i+1)根据重置信号来重设节点X1(i)的准位。在另一变化实施例中，第i级以及第(i+1)级移位寄存器210(i)、210(i+1)可不具有重置单元340(i)、340(i+1)。在上述两个变化实施例中，起始信号线SL1可仅提供起始信号STV1至第1级与第2级移位寄存器210(1)、210(2)，而不提供起始信号STV1至其余级移位寄存器，但不以此为限。
若移位寄存器210(i)为第3级至第(N-5)级移位寄存器210(3)～210(N-5)中的奇数级移位寄存器，则输入信号IN1～IN4分别为第(i-2)级扫描信号SC(i-2)、第(i+3)级扫描信号SC(i+3)、第(i-1)级扫描信号SC(i-1)和第(i+4)级扫描信号SC(i+4)。若移位寄存器210(i)为第(N-3)级移位寄存器210(N-3)，则输入信号IN1～IN4分别为第(N-5)级扫描信号SC(N-5)、第N级扫描信号SC(N)、第(N-4)级扫描信号SC(N-4)和结束信号STV2。若移位寄存器210(i)为第(N-1)级移位寄存器210(N-1)，则输入信号IN1～IN4分别为第(N-3)级扫描信号SC(N-3)、结束信号STV2、第(N-2)级扫描信号SC(N-2)和结束信号STV2。
在图3A至图3D中，晶体管M1～M14可以是非晶硅(amorphous silicon)薄膜晶体管、低温多晶硅(low temperature polysilicon；LTPS)薄膜晶体管、氧化铟镓锌(IndiumGallium Zinc Oxide；IGZO)薄膜晶体管或其他合适的薄膜晶体管。每个移位寄存器210(1)～210(N)中的主电路单元包含预充电单元和上拉单元，且每个移位寄存器210(1)～210(N)中的放电电路单元包含下拉单元。举例而言，在移位寄存器210(1)中，主电路单元包含预充电单元310(1)和上拉单元320(1)，而放电电路单元包含下拉单元330(1)。
图4为依据图2的栅极驱动电路200的时序图的一示例。值得说明的是，在本实施例中，禁能电位(disable voltage)与致能电位(enable voltage)分别为低电位与高电位，但不以此为限。在其他实施例中，例如移位寄存器的电路中的晶体管包含P型晶体管时，禁能电位与致能电位可分别为高电位与低电位。以下将以禁能电位与致能电位分别为低电位与高电位为例说明，禁能电位与致能电位分别为高电位与低电位的实施例可依此类推，于此不再赘述。如图4所示，在显示装置100从未显示画面状态转换至显示画面状态前，也就是在第1帧的起始信号STV1从禁能电位切换为致能电位(从低电位升为高电位)前，下拉控制信号GPW2预先从禁能电位切换至致能电位(从低电位升至高电位)，以导通偶数级移位寄存器210(2)、210(4)、…、210(N)的下拉单元330(2)、330(4)、…、330(N)中的晶体管M4～M9，进而重设每一级移位寄存器210(1)～210(N)的节点X1(1)～X1(N)、X2(1)～X2(N)的电位，即将每一级移位寄存器210(1)～210(N)的节点X1(1)～X1(N)、X2(1)～X2(N)的电位设定为禁能电位(低电位)。换言之，如图4所示，当由未显示画面状态进入显示画面状态的第1帧中的起始信号STV1由禁能电位切换至致能电位的时间点为第一时间点t1，在图4中第一时间点t1前的未显示画面状态中，例如在第二时间点t2之前，下拉控制信号GPW1与GPW2同为禁能电位。而在第二时间点t2时，下拉控制信号GPW1与GPW2由同时为禁能电位的状态变化为下拉控制信号GPW2由禁能电位切换为致能电位，而下拉控制信号GPW1则维持在禁能电位。下拉控制信号GPW2从禁能电位切换为高电位的预定时间点(例如第二时间点t2)至显示装置100从未显示画面状态转换至第1帧的起始信号STV1从禁能电位切换为致能电位的时间点(例如第一时间点t1)所经过的时间长度TF大于或等于50毫秒且小于或等于1秒，使得每一级移位寄存器210(1)～210(N)的节点X1(1)～X1(N)、X2(1)～X2(N)的电位具有充足时间设定至禁能电位。进一步地，在一些实施例中，时间长度TF大于或等于50毫秒且小于或等于200毫秒，且较佳为大于或等于50毫秒且小于或等于100毫秒。接着，在显示装置100从未显示画面状态转换至显示画面状态后，下拉控制信号GPW1、GPW2分别维持在禁能电位和致能电位，且栅极驱动电路200开始输出第1级至第N级扫描信号SC(1)～SC(N)。在第1帧的期间，首先起始信号STV1从禁能电位切换为致能电位，接下来时钟信号C1～C4依序从禁能电位切换为致能电位，使得第1级至第4级扫描信号SC(1)～SC(4)对应从禁能电位切换为致能电位，时钟信号C1～C4依序从致能电位切换为禁能电位，使得第1级至第4级扫描信号SC(1)～SC(4)对应从致能电位切换为禁能电位。当时钟信号C1～C4的时钟周期为T时，在一个时钟周期T中致能电位与禁能电位的维持时间为T/2，而时钟信号C2、C3、C4分别落后时钟信号C1、C2、C3有1/4个时钟周期(即T/4)。第5级至第N级扫描信号SC(5)～SC(N)同样依照上述说明而依序从禁能电位切换为致能电位并维持一段时间后再切换为禁能电位，以分别用于驱动显示面板110的主动区110A内对应的像素。在结束信号STV2从禁能电位切换为致能电位并维持一段时间以及从致能电位切换为禁能电位后，完成在第1帧中的数据输入。在后续每个帧的期间中，起始信号STV1、结束信号STV2、时钟信号C1～C4和第1级至第N级扫描信号SC(1)～SC(N)的时序亦同于在第1帧期间中的时序。下拉控制信号GPW1、GPW2在每个帧期间互为反相。举例而言，如图4所示，下拉控制信号GPW1、GPW2在第1帧期间分别为禁能准位和致能准位。下拉控制信号GPW1、GPW2可以周期性地切换准位。在一实施例中，下拉控制信号GPW1、GPW2的信号周期为2秒，且在信号周期中的致能准位持续时间和禁能准位持续时间均为1秒。
图5为图1的栅极驱动电路130和信号产生电路140的示意图。如图5所示，信号产生电路140包含第一电路单元510、第二电路单元520和第三电路单元530。第一电路单元510包含第一至第八输入端IN1～IN8以及第一至第八输出端OUT1～OUT8，其中第一至第八输入端IN1～IN8分别对应第一至第八输出端OUT1～OUT8。第一电路单元510的第一至第八输入端IN1～IN8分别接收第一至第八信号SIG1～SIG8，且第一至第八输出端OUT1～OUT8分别输出第九至第十六信号SIG9～SIG16，其中第一至第八信号SIG1～SIG8分别对应第九至第十六信号SIG9～SIG16，也就是第一至第八信号SIG1～SIG8输入第一电路单元510以分别对应产生第九至第十六信号SIG9～SIG16。
第一电路单元510可以是电平移位器(level shifter)，其用以调整至少部分输入信号的电位至可供栅极驱动电路130正常工作的电位。举例而言，如图5所示，当第五至第八输入端IN5～IN8分别接收逻辑电平(logic-level)的四个时钟信号C1’～C4’，第一电路单元510将其转换为在栅极高电位(Gate High Voltage，VGH)与栅极低电位(Gate LowVoltage，VGL)之间摆动的时钟信号C1～C4，且时钟信号C1～C4分别经由第五至第八输出端OUT5～OUT8输出至栅极驱动电路130。
如图4所示，当显示装置100开机且在未显示画面状态时，或是在由休眠模式进入重新启动模式后且在未显示画面状态时，为了在显示画面前预先重设移位寄存器210(1)～210(N)中的节点X1(1)～X1(N)、X2(1)～X2(N)，下拉控制信号GPW2由禁能电位切换至致能电位的时间点t2需早于在第1帧的起始信号STV1由禁能电位切换至致能电位的时间点t1。在本实施例中，第一电路单元510的第一输入端IN1为第一电路单元510的触发信号输入端，也就是第一输入端IN1接收的第一信号SIG1为第一电路单元510的触发信号，使得在第一信号SIG1触发(致能)后，第一电路单元510才会将第九至第十六信号SIG9～SIG16输出。因此为了使下拉控制信号GPW2由禁能电位切换至致能电位后，第1帧的起始信号STV1才从禁能电位切换至致能电位，可将第一电路单元510的第一输入端IN1设定为接收尚未经由第一电路单元510的电路处理的下拉控制信号GPW2’，并且在第一输出端OUT1对应输出下拉控制信号GPW2，而第二至第八输入端IN2～IN8中的一个设定为接收尚未经由第一电路单元510的电路处理的起始信号STV1’，并且在第二至第八输出端OUT2～OUT8中的一个对应输出起始信号STV1。如图5所示，本实施例中的第一至第八输入端IN1～IN8接收的信号(第一至第八信号)分别为下拉控制信号GPW2’、起始信号STV1’、下拉控制信号GPW1’、结束信号STV2’和时钟信号C1’～C4’，且第一至第八输出端OUT1～OUT8输出的信号(第九至第十六信号)分别为下拉控制信号GPW2、起始信号STV1、下拉控制信号GPW1、结束信号STV2和时钟信号C1～C4。值得注意的是，为了区别第一电路单元510接收的信号以及经由第一电路单元510的电路处理后输出的信号，第一电路单元510接收的信号GPW1’、GPW2’、STV1’、STV2’和C1’～C4’亦可分别称为第一下拉控制信号GPW1’、GPW2’、第一起始信号STV1’、第一结束信号STV2’和第一时钟信号C1’～C4’，而第一电路单元510输出的信号GPW1、GPW2、STV1、STV2和C1～C4亦可分别称为第二下拉控制信号GPW1、GPW2、第二起始信号STV1、第二结束信号STV2和第二时钟信号C1～C4。举例来说，第一下拉控制信号GPW1’、GPW2’、第一起始信号STV1’、第一结束信号STV2’和第一时钟信号C1’～C4’的信号电平为逻辑电平(logic-level)，第一电路单元510将其分别转换为第二下拉控制信号GPW1、GPW2、第二起始信号STV1、第二结束信号STV2和第二时钟信号C1～C4，并且第二下拉控制信号GPW1、GPW2、第二起始信号STV1、第二结束信号STV2和第二时钟信号C1～C4中的至少部分信号在栅极高电位VGH与栅极低电位VGL之间摆动。
如图5所示，第三电路单元530提供下拉控制信号GPW1’至第二电路单元520，第二电路单元520将下拉控制信号GPW1’转换为下拉控制信号GPW2’，并且提供下拉控制信号GPW2’至第一电路单元510。此外，第一电路单元510接收的下拉控制信号GPW1’、起始信号STV1’、结束信号STV2’和时钟信号C1’～C4’亦可由第三电路单元530提供(图5未绘示)。第三电路单元530可以是时序控制器(timing controller)，其提供与数据驱动相关的信号至源极驱动电路120，以及提供与扫描驱动相关的信号至第一电路单元510，并且第一电路单元510对至少部分与扫描驱动相关的信号进行电位调整以提供至栅极驱动电路130。一般来说，在显示装置100开机或重新启动时，时序控制器的输入/输出端的信号的电位均为禁能电位，因此在显示装置100开机或重新启动时，通过第二电路单元520将具有禁能电位的下拉控制信号GPW1’转换为具有致能电位的下拉控制信号GPW2’，并且第一电路单元510接收下拉控制信号GPW2且输出下拉控制信号GPW2，使得显示装置100在开机且在未显示画面状态时，或是在由休眠模式进入重新启动模式后且在未显示画面状态时，下拉控制信号GPW2由禁能电位切换至致能电位的时间点早于在第1帧的起始信号STV1由禁能电位切换至致能电位的时间点，因此可在第1帧前预先重设移位寄存器210(1)～210(N)中的节点X1(1)～X1(N)、X2(1)～X2(N)。
图6为图5的第二电路单元520的一实施方式。如图6所示，第二电路单元520包含反相器(inverter)610，其用以将下拉控制信号GPW1’进行反相处理，以产生下拉控制信号GPW2’。在显示装置100开机或重新启动时，第三电路单元530输出禁能电位的下拉控制信号GPW1’，反相器610将禁能电位的下拉控制信号GPW1’转换为致能电位的下拉控制信号GPW2’，接着再由第一电路单元510进行电位调整，以在显示装置100进入至显示画面状态前，利用下拉控制信号GPW2预先重设移位寄存器210(1)～210(N)中的节点X1(1)～X1(N)、X2(1)～X2(N)。反相器610可以是CMOS反相器、PMOS反相器、NMOS反相器、或者是其他合适的电路。
图7A为第一电路单元510的栅极高电位VGH和下拉控制信号GPW2在显示装置100开机时的波形示意图，而图7B为第一电路单元510的栅极高电位VGH、下拉控制信号GPW2和起始信号STV1在显示装置100开机时的波形示意图。如前所述，第一电路单元510可以是电平移位器，其用以调整至少部分输入信号的电位至可供栅极驱动电路130正常工作的电位，例如将逻辑电平(logic-level)的输入信号转换为在栅极高电位VGH与栅极低电位VGL之间摆动的信号，并且输出至栅极驱动电路130。如图7A所示，栅极高电位VGH在开机事件产生后逐渐上升以达到预定的准位，且在到达预定准位前的时间点ta上升到门限电压VTH时，第一电路单元510输出的下拉控制信号GPW2由低电位升至高电位，也就是下拉控制信号GPW2在时间点ta由禁能电位切换至致能电位。门限电压VTH的值介于0伏特与栅极高电位VGH的预定准位之间。举例来说，门限电压VTH可为16V，但不以此为限。如图7B所示，第1帧的起始信号STV1在时间点tb从禁能电位切换为致能电位，且下拉控制信号GPW2从禁能电位切换为致能电位的时间点ta至第1帧的起始信号STV1从禁能电位切换为致能电位的时间点tb所经过的时间长度为55毫秒，使得每一级移位寄存器210(1)～210(N)的节点X1(1)～X1(N)、X2(1)～X2(N)的电位具有充足时间设定至禁能电位。
请参照图8、图9及图10，图8、图9及图10为本发明的另一实施例的示意图，其中图8为依据图2的栅极驱动电路200的时序图的另一示例，图9为对应图8的栅极驱动电路130和信号产生电路140的示意图，而图10为图9的第二电路单元520的一实施方式。图4与图8的差别在于，图4中的第1帧的起始信号STV1从禁能电位切换为致能电位前，下拉控制信号GPW2先从禁能电位切换至致能电位，以导通偶数级移位寄存器210(2)、210(4)、…、210(N)的下拉单元330(2)、330(4)、…、330(N)中的晶体管M4～M9，进而将每一级移位寄存器210(1)～210(N)的节点X1(1)～X1(N)、X2(1)～X2(N)的电位设定为禁能电位，而图8中的第1帧的起始信号STV1从禁能电位切换为致能电位前，下拉控制信号GPW1先从禁能电位切换至致能电位，以导通奇数级移位寄存器210(1)、210(3)、…、210(N-1)的下拉单元330(1)、330(3)、…、330(N-1)中的晶体管M4～M9，进而将每一级移位寄存器210(1)～210(N)的节点X1(1)～X1(N)、X2(1)～X2(N)的电位设定为禁能电位。图5与图9的差别在于，在图5中，第一电路单元510的第一与第三输入端IN1、IN3接收的信号分别为下拉控制信号GPW2’和下拉控制信号GPW1’，且第一与第三输出端OUT1、OUT3输出的信号分别为下拉控制信号GPW2和下拉控制信号GPW1，使得下拉控制信号GPW2由禁能电位切换至致能电位后，第1帧的起始信号STV1才会从禁能电位切换至致能电位，而在图9中，第一与第三输入端IN1、IN3接收的信号分别为下拉控制信号GPW1’和下拉控制信号GPW2’，且第一与第三输出端OUT1、OUT3输出的信号分别为下拉控制信号GPW1和下拉控制信号GPW2，使得下拉控制信号GPW1由禁能电位切换至致能电位后，第1帧的起始信号STV1才会从禁能电位切换至致能电位。此外，图5中的第三电路单元530提供下拉控制信号GPW1’至第二电路单元520，第二电路单元520将下拉控制信号GPW1’转换为下拉控制信号GPW2’，并且提供下拉控制信号GPW2’至第一电路单元510，而图9中的第三电路单元530提供下拉控制信号GPW2’至第二电路单元520，第二电路单元520将下拉控制信号GPW2’转换为下拉控制信号GPW1’，并且提供下拉控制信号GPW1’至第一电路单元510。图6与图10的差别在于，在图6中，第三电路单元530提供下拉控制信号GPW1’至反相器610，且反相器610将下拉控制信号GPW1’转换为下拉控制信号GPW2’，而在图10中，第三电路单元530提供下拉控制信号GPW2’至反相器610，且反相器610将下拉控制信号GPW2’转换为下拉控制信号GPW1’。
值得说明的是，图2的栅极驱动电路以及图3A～图3D的移位寄存器的电路为例示，但其并非用于限制本发明。在其它实施例中，移位寄存器的预充电单元、上拉单元和下拉单元中至少一个单元的晶体管的数量及不同晶体管间的连接方式可不同于图3A～图3D。在又一些实施例中，信号线与移位寄存器的连接方式及/或不同级移位寄存器间的连接方式可不同于图2。接下来将说明本发明的移位寄存器的电路的几个变化实施例。在图3A～图3D的移位寄存器的电路中，每一级移位寄存器包含预充电单元、上拉单元和下拉单元，其中奇数级移位寄存器210(i)接收下拉控制信号GPW1，偶数级移位寄存器210(i+1)接收下拉控制信号GPW2。因为下拉控制信号GPW1、GPW2在显示画面期间彼此反相，且每个奇数级移位寄存器210(i)与每个偶数级移位寄存器210(i+1)均耦接节点X1(i)、X2(i)、X1(i+1)、X2(i+1)，因此当奇数级移位寄存器210(i)的下拉单元330(i)与偶数级移位寄存器210(i+1)的下拉单元330(i+1)中的一个中的部分晶体管致能以将移位寄存器210(i)、210(i+1)的节点X1(i)、X2(i)、X1(i+1)、X2(i+1)设定至禁能电位时，奇数级移位寄存器210(i)的下拉单元330(i)与偶数级移位寄存器210(i+1)的下拉单元330(i+1)中的另一个中的部分晶体管则为禁能状态，因此可缩短奇数级移位寄存器210(i)的下拉单元330(i)与偶数级移位寄存器210(i+1)的下拉单元330(i+1)中的至少部分晶体管的导通时间，以延长栅极驱动电路200的使用寿命。请参图11，图11为本发明另一实施例的移位寄存器210(j)的电路方块图。每一级移位寄存器210(j)包含预充电单元710(j)、上拉单元720(j)和下拉单元730(j)，其中j为大于或等于1且小于或等于N的正整数。相较于图3A～图3D中奇数级与偶数级移位寄存器210(i)、210(i+1)的下拉单元330(i)、330(i+1)分别接收下拉控制信号GPW1、GPW2，且下拉单元330(i)、330(i+1)的每一个均耦接移位寄存器210(i)的节点X1(i)、X2(i)以及移位寄存器210(i+1)的节点X1(i+1)、X2(i+1)，图11中的每一级移位寄存器210(j)的下拉单元730(j)均接收下拉控制信号GPW1、GPW2，且耦接移位寄存器210(j)的节点X1(j)、X2(j)。举例来说，如图11所示，下拉单元730(j)包含两个子下拉单元730a(j)、730b(j)，子下拉单元730a(j)、730b(j)均耦接节点X1(j)、X2(j)，且子下拉单元730a(j)、730b(j)的每一个均接收下拉控制信号GPW1、GPW2。因为下拉控制信号GPW1、GPW2在显示画面期间彼此反相，当下拉控制信号GPW1致能且下拉控制信号GPW2禁能时，或是当下拉控制信号GPW1禁能且下拉控制信号GPW2致能时，子下拉单元730a(j)、730b(j)中的一个致能且另一个为禁能。因此图11的实施例可缩短每一级移位寄存器210(j)的子下拉单元730a(j)、730b(j)中的至少部分晶体管的导通时间，以延长栅极驱动电路200的使用寿命。此外，图4(或图8)中的栅极驱动电路200的时序图、图5(或图9)中的栅极驱动电路130和信号产生电路140的示意图以及图6(或图10)中的第二电路单元520的实施方式同样可应用于图11中的移位寄存器的电路，使得下拉控制信号GPW2(或GPW1)由禁能电位切换至致能电位后，第1帧的起始信号STV1才会从禁能电位切换至致能电位，因此可在第1帧前预先重设移位寄存器210(1)～210(N)中的节点X1(1)～X1(N)、X2(1)～X2(N)。值得说明的是，本发明不限制预充电单元710(j)、上拉单元720(j)和下拉单元730(j)中的晶体管的数量及不同晶体管间的连接方式。
请参图12，图12为本发明又一实施例的移位寄存器的电路方块图。每一级移位寄存器210(k)包含预充电单元810(k)、上拉单元820(k)和下拉单元830(k)，其中k为大于或等于1且小于或等于N的正整数。如图12所示，图12中的每一级移位寄存器210(k)的下拉单元830(k)耦接节点X1(k)、X2(k)，且接收下拉控制信号GPW，其中当下拉控制信号GPW致能时，下拉单元830(k)致能。类似地，可将下拉控制信号GPW由禁能电位切换至致能电位的时间点设定为早于第1帧的起始信号STV1从禁能电位切换至致能电位的时间点，以在第1帧前预先重设移位寄存器210(1)～210(N)中的节点X1(1)～X1(N)、X2(1)～X2(N)。在本实施例中，第三电路单元530可提供开机时为禁能电位且在显示画面期间维持为禁能电位的信号至第二电路单元520，以转换为开机后且在第1帧前由禁能电位切换至致能电位且在显示画面期间维持为致能电位的下拉控制信号GPW，使得下拉控制信号GPW由禁能电位切换至致能电位后，第1帧的起始信号STV1才会从禁能电位切换至致能电位，因此可在第1帧前预先重设移位寄存器210(1)～210(N)中的节点X1(1)～X1(N)、X2(1)～X2(N)。同样地，本发明不限制预充电单元810(k)、上拉单元820(k)和下拉单元830(k)中的晶体管的数量及不同晶体管间的连接方式。
综上所述，通过本发明的信号产生电路及显示装置，可在显示画面前预先重设移位寄存器的节点电压，避免移位寄存器的晶体管受到杂讯的干扰而使得输出的扫描讯号不正常，进而确保画面显示正常及移位寄存器正常运行。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (12)

1.一种信号产生电路，提供多个信号至显示装置的栅极驱动电路，其特征在于，
所述栅极驱动电路包含：
多个移位寄存器，每个所述移位寄存器包含主电路单元与放电电路单元，其中所述多个移位寄存器中的至少部分移位寄存器的放电电路单元接收下拉控制信号，且所述多个移位寄存器中的第一级移位寄存器的所述主电路单元接收起始信号；以及
所述信号产生电路包含：
第一电路单元，所述第一电路单元输出所述下拉控制信号以及所述起始信号至所述栅极驱动电路，其中所述起始信号于第一时间点由禁能电位切换至致能电位，所述下拉控制信号于第二时间点由禁能电位切换至致能电位，且所述第二时间点早于所述第一时间点。
2.如权利要求1所述的信号产生电路，其特征在于，所述第一时间点与第二时间点之间的时间区间的长度大于或等于50毫秒且小于或等于1秒。
3.如权利要求1所述的信号产生电路，其特征在于，所述第一电路单元还输出另一下拉控制信号至所述栅极驱动电路，所述多个移位寄存器中的奇数级移位寄存器电路与偶数级移位寄存器电路中的所述放电电路单元分别接收所述下拉控制信号与所述另一下拉控制信号，或所述多个移位寄存器中的偶数级移位寄存器电路与奇数级移位寄存器电路中的所述放电电路单元分别接收所述下拉控制信号与所述另一下拉控制信号。
4.如权利要求1所述的信号产生电路，其特征在于，所述多个移位寄存器中的每一级移位寄存器中的放电电路单元皆接收所述下拉控制信号。
5.如权利要求4所述的信号产生电路，其特征在于，所述第一电路单元还输出另一下拉控制信号至所述栅极驱动电路，所述多个移位寄存器中的每一级移位寄存器中的放电电路单元皆接收所述另一下拉控制信号。
6.如权利要求3或5所述的信号产生电路，其特征在于，在所述第一时间点前，所述另一下拉控制信号的电位为禁能电位。
7.如权利要求6所述的信号产生电路，其特征在于，在所述显示装置显示画面时，所述下拉控制信号与所述另一下拉控制信号互为反相。
8.如权利要求1所述的信号产生电路，其特征在于，所述第一电路单元是电平移位器。
9.如权利要求1所述的信号产生电路，其特征在于，所述信号产生电路还包含第二电路单元，电连接所述第一电路单元，其中所述第二电路单元输出信号至所述第一电路单元，所述第一电路单元将所述信号转换为所述下拉控制信号，且所述第二电路单元是反相器。
10.如权利要求9所述的信号产生电路，其特征在于，所述信号产生电路还包含第三电路单元，电连接所述第二电路单元，其中所述第三电路单元提供另一信号至所述第二电路单元，所述第二电路单元将所述另一信号转换为所述信号，且所述第三电路单元系一时序控制器。
11.一种显示装置，其特征在于，包含：
基板；
多条扫描线与多条数据线，设置于所述基板上；
栅极驱动电路，电性连接所述多条扫描线的至少一部分，所述栅极驱动电路包含：
多个移位寄存器，每个所述移位寄存器包含主电路单元与放电电路单元，所述多个移位寄存器中的至少部分移位寄存器的放电电路单元接收下拉控制信号，且所述多个移位寄存器中的第一级移位寄存器的所述主电路单元接收起始信号；以及
信号产生电路，电性连接所述栅极驱动电路，所述信号产生电路包含：
第一电路单元，所述第一电路单元输出所述下拉控制信号以及所述起始信号至所述栅极驱动电路，其中所述起始信号于第一时间点由禁能电位切换至致能电位，所述下拉控制信号于第二时间点由禁能电位切换至致能电位，且所述第二时间点早于所述第一时间点。
12.如权利要求11所述的显示装置，其特征在于，所述栅极驱动电路为阵列基板行驱动电路结构。
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