CN112784520A - 集成电路时延检测方法、装置、存储介质及电子设备 - Google Patents
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- 238000001514 detection method Methods 0.000 title claims abstract description 24
- 238000004088 simulation Methods 0.000 claims abstract description 37
- 230000003071 parasitic effect Effects 0.000 claims abstract description 32
- 238000000605 extraction Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 35
- 238000012545 processing Methods 0.000 claims description 8
- 238000004590 computer program Methods 0.000 claims description 7
- 230000009467 reduction Effects 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000005284 excitation Effects 0.000 description 3
- 238000011946 reduction process Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 235000013599 spices Nutrition 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
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Abstract
本申请提供了一种集成电路时延检测方法、装置、存储介质及电子设备。其中，该集成电路时延检测方法，包括：获取待检测的目标集成电路的电路网表以及电路版图；获取选定的目标走线，并基于所述目标走线在所述电路版图获取指定电路区域；根据所述电路网表对所述指定电路区域进行寄生参数抽取，得到精简DSPF网表文件；根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延；根据所述第一时延计算所述目标走线为任意长度时的目标时延。从而只需一次仿真即可计算出任意长度或者长度变化后的目标走线的目标时延，可以减少仿真次数，提高效率。
Description
技术领域
本申请涉及集成电路仿真测试领域，具体涉及一种集成电路时延检测方法、装置、存储介质及电子设备。
背景技术
IC设计中，互连线之间存在非设计要求的寄生参量，也即是所说的寄生参数。寄生参数包括寄生电阻、电容及电感。在电路版图(layout)中，寄生电阻、寄生电容的分布是复杂密集的。随着电路版图和布局布线的规模和复杂度不断扩大提升，通过EDA工具提取出来的寄生参数文件也越来越大。特别地，对Memory(存储器)来说，其电路版图中存在各种重复的单元，每个单元中都有许多走线和MOS管，如果不对它的版图进行精简，抽取的寄生参数文件会非常大，导致后仿(postsim)的时间很长。
为了得到Memory电路各个走线的时延，给出一个时钟信号作为激励，虽然可以通过后仿得出电路的时序延迟。但是，当走线的长度发生变化，就要对时延进再行一次仿真，增加了仿真流程的负担，不利于效率的提高。
发明内容
本申请实施例的目的在于提供一种集成电路时延检测方法、装置、存储介质及电子设备，只需一次仿真即可计算出任意长度的目标走线的目标时延，可以减少仿真次数，提高效率。
本申请实施例提供了一种集成电路时延检测方法，包括：
获取待检测的目标集成电路的电路网表以及电路版图；
获取选定的目标走线，并基于所述目标走线在所述电路版图获取指定电路区域；
根据所述电路网表对所述指定电路区域进行寄生参数抽取，得到精简DSPF网表文件；
根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延；
根据所述第一时延计算所述目标走线为任意长度时的目标时延。
本申请实施例提供的方法只需一次仿真即可计算出任意长度或者长度变化后的目标走线的目标时延，可以减少仿真次数，提高效率。
可选地，在本申请实施例所述的集成电路时延检测方法中，所述获取选定的目标走线，基于所述目标走线在所述电路版图获取指定电路区域，包括：
获取选定的目标走线；
基于所述目标走线对电路版图进行精简处理，得到指定电路区域，所述精简处理不影响所述目标走线在所述指定电路区域上的第一时延。
本申请实施例提供的方法通过精简处理从而提高了本次仿真的效率，可以降低计算量。
可选地，在本申请实施例所述的集成电路时延检测方法中，所述基于所述目标走线对电路版图进行精简处理，得到指定电路区域，包括：
对所述电路版图上多个功能单元进行去重处理；
删除预设区域内不影响预先选定的目标走线的时延的目标电子元件，得到指定电路区域。
可选地，在本申请实施例所述的集成电路时延检测方法中，所述基于所述目标走线对电路版图进行精简处理，得到指定电路区域，包括：
删除预设区域内不影响预先选定的目标走线的时延的目标电子元件，得到指定电路区域。
可选地，在本申请实施例所述的集成电路时延检测方法中，所述删除预设区域内不影响预先选定的目标走线的时延的目标电子元件，得到指定电路区域，包括：
获取config配置文件，所述config配置文件中包括与所述目标走线连接的多个电子元件的坐标；
根据所述config配置文件将所述多个电子元件之外的与所述目标走线不相连的电子元件作为目标电子元件进行删减，得到指定电路区域。
可选地，在本申请实施例所述的集成电路时延检测方法中，所述方法还包括：
根据所述电路网表对所述电路版图进行寄生参数抽取，得到原始DSPF网表文件；根据所述原始DSPF网表文件进行仿真得到目标走线从输入端到输出端的时延信息；
所述根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延之后，所述方法还包括：
根据所述时延信息判断所述第一时延是否正确；
若正确，则跳转至所述根据所述第一时延计算所述目标走线为任意长度时的目标时延的步骤；
若不正确，则对所述config配置文件进行校准，并返回至所述根据所述config配置文件将所述多个电子元件之外的与所述目标走线不相连的电子元件作为目标电子元件进行删减的步骤。
可选地，在本申请实施例所述的集成电路时延检测方法中，所述根据所述第一时延计算所述目标走线为任意长度时的目标时延，包括：
根据所述第一时延计算所述目标走线的单位长度的单位时延；
根据所述单位时延计算所述目标走线在为任意长度时的目标时延。
可选地，在本申请实施例所述的集成电路时延检测方法中，所述根据所述第一时延计算所述目标走线的单位长度的单位时延，包括：
根据公式t2＝t+L*t0计算所述目标走线的单位长度的单位时延，t2为第一时延，t为固定时延常数，L为目标走线在所述预设区域的长度，t0为目标走线的单位长度的单位时延。
可选地，在本申请实施例所述的集成电路时延检测方法中，所述目标集成电路为存储器；所述目标电子元件为MOS管。
第二方面，本申请实施例还提供了一种集成电路时延检测装置，包括：
第一获取模块，用于获取待检测的目标集成电路的电路网表以及电路版图；
精简模块，用于获取选定的目标走线，并基于所述目标走线在所述电路版图获取指定电路区域；
抽取模块，用于根据所述电路网表对所述指定电路区域进行寄生参数抽取，得到精简DSPF网表文件；
第一仿真模块，用于根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延；
计算模块，用于根据所述第一时延计算所述目标走线为任意长度时的目标时延。
第三方面，本申请实施例还提供了一种电子设备，包括处理器以及存储器，所述存储器存储有计算机可读取指令，当所述计算机可读取指令由所述处理器执行时，运行如上述任一所述方法中的步骤。
第四方面，本申请实施例还提供了一种存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时运行如上述任一所述方法中的步骤。
由上可知，本申请实施例提供的集成电路时延检测方法及装置，通过获取待检测的目标集成电路的电路网表以及电路版图；获取选定的目标走线，并基于所述目标走线对电路版图进行精简处理，得到指定电路区域，所述精简处理不影响所述目标走线在所述指定电路区域上的第一时延；根据所述电路网表对所述指定电路区域进行寄生参数抽取，得到精简DSPF网表文件；根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延；根据所述第一时延计算所述目标走线为任意长度时的目标时延，从而只需一次仿真即可计算出任意长度或者长度变化后的目标走线的目标时延，可以减少仿真次数，提高效率。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本申请一些实施例中的集成电路时延检测方法的第一种流程图。
图2是本申请一些实施例中的集成电路时延检测方法的第二种流程图。
图3是本申请一些实施例中的集成电路时延检测装置的第一种结构图。
图4是本申请一些实施例中的集成电路时延检测装置的第二种结构图。
图5是本申请一些实施例中的电子设备的一种结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在本申请的描述中，需要说明的是，术语“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
请参照图1，图1是本申请一些实施例中的一种集成电路时延检测方法的流程图。该集成电路时延检测方法，包括以下步骤：
S101、获取待检测的目标集成电路的电路网表以及电路版图。
S102、获取选定的目标走线，并基于所述目标走线在所述电路版图获取指定电路区域。
S103、根据所述电路网表对所述指定电路区域进行寄生参数抽取，得到精简DSPF网表文件。
S104、根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延。
S105、根据所述第一时延计算所述目标走线为任意长度时的目标时延。
其中，在该步骤S101中，该目标集成电路可以为基于MOS管的存储阵列，当然，还可以为其他由多个功能单元排布形成的集成电路。例如，液晶显示面板或者OLED显示面板的像素电路。
其中，在该步骤S102中，可以基于该选定的目标走线直接框选出一个局部区域，从而得到该指定电路区域。其中，如果该目标集成电路为基于MOS管的存储阵列，则该目标电子元件为MOS管。该目标走线可以为多条字线中的一条字线，或者多条位线中的一条位线。当然，也可以为一条走线的一部区域的长度，形成该目标走线。
其中，在该步骤S103中，可以采用Calibre XRC并结合该电路网表来抽取该指定电路区域的寄生参数，从而得到精简DSPF网表文件。其中DSPF(Detailed StandardParasitic Format)网表文件用SPICE格式来描述一条走线网上每一小段的实际寄生电容及电阻。
其中，在该步骤S104中，采用该精简DSPF网表文并结合该外部激励一起做后仿，得出此时时钟信号从该目标走线在该指定电路区域的时延t2。
其中，在该步骤S105中，可以先根据该第一时延以及该目标走线在该指定电路区域中的长度计算该目标走线的单位长度的单位时延，从而再根据该目标走线的单位长度的单位时延计算在任意长度情况下目标时延。
在.一些实施例中，为了提高对该指定电路区域的仿真速度，减小计算量，该步骤S101还可以采用：获取选定的目标走线，基于所述目标走线对电路版图进行精简处理，得到指定电路区域，所述精简处理不影响所述目标走线在所述指定电路区域上的第一时延。精简处理可以包括删除该指定电路区域内的与该目标走线的时延无关的目标电子元件。其中，该目标走线是基于外部激励确定的，也即是外部激励施加到哪条走线，该条走线就被确定为目标走线。其中，在对该目标电子元件进行删减时，往往采用config配置文件来进行。
其中，在一些实施例中，该步骤S102可以包括以下子步骤：S1021、对所述电路版图上多个功能单元进行去重处理；S1022、删除预设区域内不影响预先选定的目标走线的时延的目标电子元件，得到指定电路区域。
其中，在一些实施例中，该步骤S102可以仅包括：步骤S1022、删除预设区域内不影响预先选定的目标走线的时延的目标电子元件，得到指定电路区域。也即是该步骤S1021并非必不可少。
其中，在该步骤S1021中，例如，如果该存储器如果有多个存储阵列，则需要删除其中重复的存储阵列，从而降低后续的工作量。
其中，在一些实施例中，在该步骤S1022中，可以具体采用以下子步骤：S10221、获取config配置文件，所述config配置文件中包括与所述目标走线连接的多个电子元件的坐标；S10222、根据所述config配置文件将所述多个电子元件之外的与所述目标走线不相连的电子元件作为目标电子元件进行删减，得到指定电路区域。其中，对目标走线不相连也即不会影响该目标走线的时延。
其中，可以采用对电路网表以及电路版图进行结合处理，从而得到该目标集成电路的每一个MOS管在该电路版图上的坐标。config配置文件中包括与该目标走线连接的多个电子元件的坐标；然后将这些电子元件以外的电子元件作为目标电子元件进行删除。其中，可以采用对电路网表以及电路版图进行结合处理，从而得到该目标集成电路的每一个MOS管在该电路版图上的坐标。当然，可以理解地，去重处理也是基于该config配置文件进行的。
其中，在一些实施例中，该步骤S105可以包括以下步骤：S1051、根据所述第一时延计算所述目标走线的单位长度的单位时延；S1052、根据所述单位时延计算所述目标走线在为任意长度时的目标时延。
其中，在该步骤S1051中，可以根据公式t2＝t+L*t0计算所述目标走线的单位长度的单位时延，t2为第一时延，t为固定时延常数，L为目标走线在指定电路区域上或者说接入仿真的目标走线的长度。其中，该固定时延常数t是指时钟的时延。其中，在该步骤S1052中，可以根据需要检测的目标走线的实际长度代入该公式t3＝t+L*t0，从而计算出目标走线在为任意长度时的目标时延t3。
例如，在一个存储器中，其一个存储阵列有256根WL(wordline)字线和128根BL(bitline)位线。在完成电路版图精简得到指定电路区域并完成寄生参数抽取后，得到精简后的DSPF网表文件。然后，基于该DSPF网表文件进行时延的后仿，得到第一时延t2。基于公式t2＝t+t0×length(WL)，length(WL)＝128，在这里，由于字线和位线垂直交叉分布，相邻两个位线的间距相等，因此，可以采用位线的根数来衡量该字线的长度。计算出单位长度的字线的单位时延t0，t0＝(t2-t)/128。字线WL的长度发生变化，如length(WL)变为32，也不需要再进行仿真，直接通过公式计算出新的时延。
由上可知，本申请实施例提供的集成电路时延检测方法，通过获取待检测的目标集成电路的电路网表以及电路版图；获取选定的目标走线，并基于所述目标走线在所述电路版图获取指定电路区域；根据所述电路网表对所述指定电路区域进行寄生参数抽取，得到精简DSPF网表文件；根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延；根据所述第一时延计算所述目标走线为任意长度时的目标时延，从而只需一次仿真即可计算出任意长度的目标走线的目标时延或者长度改变后的目标走线的目标时延，可以减少仿真次数，提高效率。
请参照图2所示，图2是本申请另实施例中的一种集成电路时延检测方法的流程图。该集成电路时延检测方法，包括以下步骤：
S201、获取待检测的目标集成电路的电路网表以及电路版图。
S2021、对所述电路版图上多个功能单元进行去重处理。
S20221、获取config配置文件，所述config配置文件中包括与所述目标走线连接的多个电子元件的坐标。
S20222、根据config配置文件将多个电子元件之外的与所述目标走线不相连的电子元件作为目标电子元件进行删减，得到指定电路区域。
S203、根据所述电路网表对所述指定电路区域进行寄生参数抽取，得到精简DSPF网表文件。
S204、根据所述精简DSPF网表文件进行仿真得到目标走线在所述指定电路区域内的第一时延。
S205、根据所述电路网表对所述电路版图进行寄生参数抽取，得到原始DSPF网表文件；根据所述原始DSPF网表文件进行仿真得到目标走线从输入端到输出端的时延信息。
S206、根据所述时延信息判断所述第一时延是否正确。
S207、若正确，则跳转至步骤S209。
S208、若不正确，则对所述config配置文件进行校准，并返回至所述根据所述config配置文件将所述多个电子元件之外的与所述目标走线不相连的电子元件作为目标电子元件进行删减的步骤。
S209、根据所述第一时延计算所述目标走线在所述电路版图为任意长度时的目标时延。
其中，该步骤S201-步骤S204分别与上述实施例中的步骤S101-步骤S104对应，该步骤S209与该步骤S105对应，因此不再重复描述。其中，该步骤S2021并非必不可少的步骤。
其中，在该步骤S205中，由于没有对该电路版图进行精简，因此其抽取的寄生参数是不精简的。该时延信息可以是该电路版图未经精简处理时，该目标走线对应的延时t1，也即是在仿真时，只对该目标走线施加外部激励，从而测得该目标走线的延时t1。当然，该时延信息也可以包括该电路版图未经精简处理时，该电路版图上的各条走线分别对应的延时t1。
其中，在该步骤S206中，该延时t1可以作为对该精简处理是否正确或者说该第一延时t2是否正确的评判标准。如果该目标走线的第一延时t2与该延时t1相等，则说明精简处理没有问题，且该第一延时t2正确。
其中，在该步骤S207中，如果正确，说明之前的精简操作正确，对应检测得到的第一时延t1也是正确的，因此，直接跳转至最后一步，基于该第一时延来计算任意长度时的目标时延。
其中，在该步骤S208中，若不正确，说明精简时删除了与该目标走线关联的电子元件，因此，需要对该config配置文件进行校准。并在校准完成后，返回至所述根据所述config配置文件将所述多个电子元件之外的与所述目标走线不相连的电子元件作为目标电子元件进行删减的步骤。
本申请实施例通过对未精简的电路版图进行寄生参数抽取，得到原始DSPF网表文件，从而可以基于该原始DSPF网表文件来仿真出该目标走线从输入端到输出端的时延信息，进而基于该时延信息来验证之前进行的精简操作是否出现错误，从而保证了该第二时延的准确性，进而保证了计算出的目标时延的准确性。
请参照图3所示，图3是本申请一些实施例中的结构图。该集成电路时延检测装置，包括：获取模块301、精简模块302、抽取模块303、第一仿真模块304以及计算模块305。
其中，该获取模块301用于获取待检测的目标集成电路的电路网表以及电路版图。该目标集成电路可以为基于MOS管的存储阵列，当然，还可以为其他由多个功能单元排布形成的集成电路。例如，液晶显示面板或者OLED显示面板的像素电路。
其中，该精简模块302用于获取选定的目标走线，并基于所述目标走线在所述电路版图获取指定电路区域。可以基于该选定的目标走线直接框选出一个局部区域，从而得到该指定电路区域。当然，在一些实施例中，为了提高对该指定电路区域的仿真速度，减小计算量，还可以采用：基于所述目标走线对电路版图进行精简处理，得到指定电路区域，所述精简处理不影响所述目标走线在所述指定电路区域上的第一时延。精简处理可以包括删除该预设区域内的与该目标走线的时延无关的目标电子元件。其中，如果该目标集成电路为基于MOS管的存储阵列，则该目标电子元件为MOS管。该目标走线可以为多条字线中的一条字线，或者多条位线中的一条位线。其中，该目标走线是基于外部激励确定的，也即是外部激励施加到哪条走线，该条走线就被确定为目标走线。其中，在对该目标电子元件进行删减时，往往采用config配置文件来进行。
其中，该抽取模块303用于根据所述电路网表对所述指定电路区域进行寄生参数抽取，得到精简DSPF网表文件。可以采用Calibre XRC来并结合该电路网表来抽取该指定电路区域的寄生参数，从而得到精简DSPF网表文件。其中DSPF(Detailed StandardParasitic Format)网表文件用SPICE格式来描述一条走线上每一小段的实际寄生电容及电阻。
其中，该第一仿真模块304用于根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延。采用该精简DSPF网表文件并结合该外部激励一起做后仿，得出此时时钟信号从该目标走线在该指定电路区域的时延t2。
其中，该计算模块305用于根据所述第一时延计算所述目标走线在所述电路版图为任意长度时的目标时延。可以先根据该第一时延以及该目标走线在该指定电路区域中的长度计算该目标走线的单位长度的单位时延，从而再根据该目标走线的单位长度的单位时延计算在任意长度情况下目标时延。
其中，在一些实施例中，该精简模块302用于：对所述电路版图上多个功能单元进行去重处理；删除预设区域内不影响预先选定的目标走线的时延的目标电子元件，得到指定电路区域。
或者，在一些实施例中，该精简模块302用于：删除预设区域内不影响预先选定的目标走线的时延的目标电子元件，得到指定电路区域。
其中，如果该存储器有多个存储阵列，则需要删除其中重复的存储阵列，从而降低后续的工作量。其中，在删除目标电子元件时，可以采用获取config配置文件，所述config配置文件中包括与所述目标走线连接的多个电子元件的坐标；根据所述config配置文件将所述多个电子元件之外的与所述目标走线不相连的电子元件作为目标电子元件进行删减，得到指定电路区域。其中，对目标走线不相连也即不会影响该目标走线的时延。
其中，可以采用对电路网表以及电路版图进行结合处理，从而得到该目标集成电路的每一个MOS管在该电路版图上的坐标。config配置文件中包括与该目标走线连接的多个电子元件的坐标；然后将这些电子元件以外的电子元件作为目标电子元件进行删除。其中，可以采用对电路网表以及电路版图进行结合处理，从而得到该目标集成电路的每一个MOS管在该电路版图上的坐标。
其中，在一些实施例中，该计算模块305具体用于：根据所述第一时延计算所述目标走线的单位长度的单位时延；根据所述单位时延计算所述目标走线在为任意长度时的目标时延。其中，可以根据公式t2＝t+L*t0计算所述目标走线的单位长度的单位时延，t2为第一时延，t为固定时延常数，L为目标走线在指定电路区域上或者说接入仿真的目标走线的长度。其中，该固定时延常数t是指时钟的时延。其中，可以根据需要检测的目标走线的实际长度代入该公式t3＝t+L*t0，从而计算出目标走线在为任意长度时的目标时延t3。例如，在一个存储器中，其一个存储阵列有256根WL(wordline)字线和128根BL(bitline)位线。在完成电路版图精简得到指定电路区域并完成寄生参数抽取后，得到精简后的DSPF网表文件。然后，基于该DSPF网表文件进行时延的后仿，得到第一时延t2。基于公式t2＝t+t0×length(WL)，length(WL)＝128，在这里，由于字线和位线垂直交叉分布，相邻两个位线的间距相等，因此，可以采用位线的根数来衡量该字线的长度。计算出单位长度的字线的单位时延t0，t0＝(t2-t)/128。字线WL的长度发生变化，如length(WL)变为32，也不需要再进行仿真，直接通过公式计算出新的时延。
在一些实施例中，如图4所示，该集成电路时延检测装置还包括：第二仿真模块306、判断模块307、跳转模块308以及校准模块309。
其中，该第二仿真模块306用于根据所述电路网表对所述电路版图进行寄生参数抽取，得到原始DSPF网表文件；根据所述原始DSPF网表文件进行仿真得到目标走线从输入端到输出端的时延信息。
其中，该判断模块307用于根据所述时延信息判断所述第一时延是否正确。
其中，跳转模块308用于若正确，则跳转至计算模块。
其中，该校准模块309用于若不正确，则对所述config配置文件进行校准，并返回至精简模块302，使得该精简模块302根据所述config配置文件将所述多个电子元件之外的与所述目标走线不相连的电子元件作为目标电子元件进行删减。
由上可知，本申请实施例提供的集成电路时延检测装置，通过获取待检测的目标集成电路的电路网表以及电路版图；获取选定的目标走线，并基于所述目标走线在所述电路版图获取指定电路区域；根据所述电路网表对所述指定电路区域进行寄生参数抽取，得到精简DSPF网表文件；根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延；根据所述第一时延计算所述目标走线为任意长度时的目标时延，从而只需一次仿真即可计算出任意长度的目标走线的目标时延或者长度改变后的目标走线的目标时延，可以减少仿真次数，提高效率。
请参数图5，图5为本申请实施例提供的一种电子设备的结构示意图，本申请提供一种电子设备4，包括：处理器401和存储器402，处理器401和存储器402通过通信总线403和/或其他形式的连接机构(未标出)互连并相互通信，存储器402存储有处理器401可执行的计算机程序，当计算设备运行时，处理器401执行该计算机程序，以执行时执行上述实施例的任一可选的实现方式中的方法。
本申请实施例提供一种存储介质，所述计算机程序被处理器执行时，执行上述实施例的任一可选的实现方式中的方法。其中，存储介质可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(Static Random AccessMemory,简称SRAM)，电可擦除可编程只读存储器(Electrically Erasable ProgrammableRead-Only Memory,简称EEPROM)，可擦除可编程只读存储器(Erasable ProgrammableRead Only Memory,简称EPROM)，可编程只读存储器(Programmable Red-Only Memory,简称PROM)，只读存储器(Read-Only Memory,简称ROM)，磁存储器，快闪存储器，磁盘或光盘。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (12)
1.一种集成电路时延检测方法，其特征在于，包括：
获取待检测的目标集成电路的电路网表以及电路版图；
获取选定的目标走线，并基于所述目标走线在所述电路版图获取指定电路区域；
根据所述电路网表对所述指定电路区域进行寄生参数抽取，得到精简DSPF网表文件；
根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延；
根据所述第一时延计算所述目标走线为任意长度时的目标时延。
2.根据权利要求1所述的集成电路时延检测方法，其特征在于，所述获取选定的目标走线，并基于所述目标走线在所述电路版图获取指定电路区域，包括：
获取选定的目标走线；
基于所述目标走线对电路版图进行精简处理，得到指定电路区域，所述精简处理不影响所述目标走线在所述指定电路区域上的第一时延。
3.根据权利要求2所述的集成电路时延检测方法，其特征在于，所述基于所述目标走线对电路版图进行精简处理，得到指定电路区域，包括：
对所述电路版图上多个功能单元进行去重处理；
删除预设区域内不影响预先选定的目标走线的时延的目标电子元件，得到指定电路区域。
4.根据权利要求2所述的集成电路时延检测方法，其特征在于，所述基于所述目标走线对电路版图进行精简处理，得到指定电路区域，包括：
删除预设区域内不影响预先选定的目标走线的时延的目标电子元件，得到指定电路区域。
5.根据权利要求3或4所述的集成电路时延检测方法，其特征在于，所述删除预设区域内不影响预先选定的目标走线的时延的目标电子元件，得到指定电路区域，包括：
获取config配置文件，所述config配置文件中包括与所述目标走线连接的多个电子元件的坐标；
根据所述config配置文件将所述多个电子元件之外的与所述目标走线不相连的电子元件作为目标电子元件进行删减，得到指定电路区域。
6.根据权利要求5所述的集成电路时延检测方法，其特征在于，所述方法还包括：
根据所述电路网表对所述电路版图进行寄生参数抽取，得到原始DSPF网表文件；根据所述原始DSPF网表文件进行仿真得到目标走线从输入端到输出端的时延信息；
所述根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延之后，所述方法还包括：
根据所述时延信息判断所述第一时延是否正确；
若正确，则跳转至所述根据所述第一时延计算所述目标走线为任意长度时的目标时延的步骤；
若不正确，则对所述config配置文件进行校准，并返回至所述根据所述config配置文件将所述多个电子元件之外的与所述目标走线不相连的电子元件作为目标电子元件进行删减的步骤。
7.根据权利要求1所述的集成电路时延检测方法，其特征在于，所述根据所述第一时延计算所述目标走线为任意长度时的目标时延，包括：
根据所述第一时延计算所述目标走线的单位长度的单位时延；
根据所述单位时延计算所述目标走线在为任意长度时的目标时延。
8.根据权利要求7所述的集成电路时延检测方法，其特征在于，所述根据所述第一时延计算所述目标走线的单位长度的单位时延，包括：
根据公式t2＝t+L*t0计算所述目标走线的单位长度的单位时延，t2为第一时延，t为固定时延常数，t0为目标走线的单位长度的单位时延，L为目标走线在所述指定电路区域的长度。
9.根据权利要求3或4所述的集成电路时延检测方法，其特征在于，所述目标集成电路为存储器；所述目标电子元件为MOS管。
10.一种集成电路时延检测装置，其特征在于，包括：
第一获取模块，用于获取待检测的目标集成电路的电路网表以及电路版图；
精简模块，用于获取选定的目标走线，并基于所述目标走线在所述电路版图获取指定电路区域；
抽取模块，用于根据所述电路网表对所述指定电路区域进行寄生参数抽取，得到精简DSPF网表文件；
第一仿真模块，用于根据所述精简DSPF网表文件进行仿真得到所述目标走线在所述指定电路区域的第一时延；
计算模块，用于根据所述第一时延计算所述目标走线为任意长度时的目标时延。
11.一种电子设备，其特征在于，包括处理器以及存储器，所述存储器存储有计算机可读取指令，当所述计算机可读取指令由所述处理器执行时，运行如权利要求1-9任一项所述的方法。
12.一种存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时运行如权利要求1-9任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011643839.9A CN112784520A (zh) | 2020-12-31 | 2020-12-31 | 集成电路时延检测方法、装置、存储介质及电子设备 |
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Family
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| Application Number | Title | Priority Date | Filing Date |
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| CN202011643839.9A Pending CN112784520A (zh) | 2020-12-31 | 2020-12-31 | 集成电路时延检测方法、装置、存储介质及电子设备 |
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| CN (1) | CN112784520A (zh) |
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