CN1127692C - 电子数据处理电路 - Google Patents

Abstract

本发明涉及了一个带有运行模块(1，101)例如一个微处理器，带有至少一个数据存储器(2，3，4，5，102，103，104，105)并且带有一个在数据存储器(2，3，4，5，102，103，104，105)和运行模块(1，101)之间扩展的数据总线(106)的电子数据处理电路。对于这类的电子数据处理电路存储器通常包含有可能不应该被操作的信息。因此对于电子数据处理电路采取安全性的措施是必要的。本发明的任务是，提供一个这种电子数据处理电路，该电路对于不希望的改变给出了一个改进的保护。这个任务是依照本发明通过一个电子数据处理电路来解决的，在这个电路中在数据存储器(2，3，4，5，102，103，104，105)和数据总线之间的区域或在运行模块(1，101)和数据总线之间的区域里设计了至少一个编码模块(20，21，22，35，107)，在这里编码模块(20，21，22，35，107)构造成，对在运行模块(1，101)和数据总线之间或在数据存储器(2，3，4，5，102，103，104，105)和数据总线(106)之间的数据通信进行编码或解码。

Description

电子数据处理电路

本发明涉及了一个带有运行模块例如一个微处理器，带有至少一个数据存储器以及带有在数据存储器和运行模块之间扩展的数据总线的电子数据处理电路。

这个上述的电子的数据处理电路通常被用于有关安全性的关键应用中。在这里机密的数据，如货币价值和例如由运行模块根据外部请求来处理的访问权限，被放入数据存储器。

因为该存储器包含了尽可能不应该被取用的信息，所以对于电子数据处理电路操作采取安全性措施就是必不可少的了。

如果这种上述的电子数据处理电路是作为集成电路来实现的，则这种电路被不同的钝化层覆盖。在此这些钝化层能够被设置成钝化层的清除会导致数据存储器损坏的这种方式。此外数据存储器可以被埋入集成电路的较低层中，这样在它上面的存取就更困难了。

一个另外的阻止对电子数据处理电路进行不希望的操作的可能途径是应用了传感器来探测电子数据处理电路的运行条件。一旦来自传感器的探测值在正常值之外，相应的安全措施就被触发，这个安全措施使电子数据处理电路不起作用或去清除数据存储器。

另外也有一个软件传感器，这个软件传感器监视运行模块的有关被禁止指令的或有关在对确定的运行被禁止的地址域上存取的运行。此外也监视这个存取顺序的正确性。

最后下面这种情况是众所周知的，在特别的制造方法中通过特殊的硬件设备例如可分散设置的连接总线来限制运行模块在数据存储器上的允许的存储器操作。

尽管有了这些上面的已实现的安全性措施，然而偶尔也出现在这个上述电子数据处理电路上的不希望的操作。

本发明的任务就是，提供一个上述的电子数据处理电路，该电路显示了一个针对不希望的改变的改良的保护措施。

这个依照本发明的任务是通过一个上述的电子数据处理电路来解决的，另外对于这个电路在数据存储器和数据总线之间的区域或在运行模块和数据总线之间的区域里提供至少一个编码模块，在这里这个编码模块设计成，对在运行模块和数据总线之间或者在数据存储器和数据总线之间的数据通信进行编码或进行解码。

本发明是依据一个对于发明重要的知识，利用新的技术方法正好使作为集成电路来实现的电子数据处理电路的可操作性变得容易。于是由操作者角度来看集成电路形式的电子数据处理电路不再仅仅是作为总合方式的电路板，而是作为由在硅基片上的单个元件组成的系统，在此系统里这种元件能够被分别的存取。

所以有这样一种可能性，通过观察在数据总线上的数据通信或通过读取数据存储器而得出关于在数据存储器中存储的信息的结论，这样操作变得容易了。

依据一个另外的对于发明重要的知识对于该电子数据处理电路进行的多数操作都被归因于，成功的监听数据总线上的数据通信，这样在运行模块里的程序运行能够被监视并且能够以不希望的方式被了解。

依照本发明建议在电子数据处理电路中的数据以编码方式传送，于是在数据总线和数据存储器之间或运行模块和数据总线之间设计了一个用于对在数据总线上传送的数据通信进行编码或解码的设备。这样的设备在下面被标上“编码模块”，在这里这个标号明确的没有被限定用于只执行编码操作的设备上。根据本发明的主要思想那些既执行编码操作又执行解码操作或者仅执行两种操作之一的设备也采用了这个标志。

通过依照本发明的电子数据处理电路的设计保证，即使成功的跟踪了数据总线上的数据通信也不可能直接得出关于存储在数据存储器里的数据的结论。另外这里没有其他可能性，由通过跟踪数据总线上的数据通信获得的信息得出程序运行的结论。甚至成功的读取了在数据存储器中存储的数据同样的不能得出其他关于其含意的结论，所以对于没经验的观察者来说这个结论没有表明任何意义。

在这里依照本发明下面一点是特别有利的，依照本发明编码和解码是通过所有芯片以分布或分散的方式得出来，因为对于一个成功的操作必须同时观察电子数据处理电路的多个点，这执行起来在技术上是困难的。

在这里对于一个用锁存中间存储器来缓冲存储数据存储器上的存取操作的电子数据处理电路下面一点是重要的，编码模块被要求总是对锁存中间存储器的内容进行编码。锁存器里的内容因为能相对容易的被观察，所以在依照本发明的数据处理电路的运行中其内容必须以编码的方式存在。

依照本发明编码和解码能够扩展到依据本发明的数据处理电路的CPU里。除此以外编码和解码也能够在多个编码模块中互相独立的实现。但是依照本发明也包含了一个只设计了唯一的一个编码模块的解决方法。

最后给出一个在多任务处理中同时处理不同应用的数据处理电路的优点。然后通过适宜的编码不同的数据存储器被分配给不同的应用或任务，这里对于每一个任务有一个不同的密码被约定。这样一个任务就不能存取其它任务的数据了。

概括起来上面强调说明了依照本发明的观点数据处理电路只进行物理的检查现在已经不能满足要求。另外特别在同时观察多个元件时都必须去正确的检查在一个编码模块或多个编码模块中存储的密码以及在一定情况下的这个密码的触发。

在本发明的构造中编码模块是这样设计的，在数据总线上的数据通信借助于一个编码算法被编码。一个如此设计的编码模块有如下的优点，对于大批量的生产其成本是特别低。然而利用算法的编码要进行很长时间，因为用这种方法要在运行模块里要进行大量的计算。因此依照本发明的数据处理电路的实时运行现在还不可行。

在本发明的另外的设计里编码模块是这样设计的，在数据总线上的数据通信是借助于硬件编码被编码的。在硬件编码中依照本发明的数据处理电路的运行已经可以用非常简单的方式来实时实现，也就是说在对数据存储器上既进行读取也进行写入操作时实现。

硬件编码能够依照本发明用编码模块来实现，这个编码模块是这样设计的，数据通信的单个位的值有选择的被改变。然后显示这些例如在存储器中被设为“低”，在数据总线上的数据通信中被设为“高”的位。例如这可以用一个带有至少一个EXOR环节的编码模块来实现。

在本发明的另外的一个设计里这个编码模块可以这样设计，数据总线的数据传输线的连接顺序有选择的被改变。这表面看起来似乎是数据总线的单个位线被替换。

最后这个硬件编码在依照本发明的数据处理电路里通过一个编码模块被实现，这个编码模块设计如下，在数据总线和运行模块之间或在数据总线和数据存储器之间的数据通信至少一部分有选择的被延迟。通过这个延迟在数据总线上一个数据通信被假装成和依照本发明的电子数据处理电路的瞬间运行状态没有了联系。

在这里依照本发明的数据处理电路的重要的特性在于，这个编码模块是按照编码有选择性的起作用来设计的。这不仅仅意味着编码能够有选择的实现或不实现。此外这个依照本发明的编码模块也负责，在不同的用来编码数据通信的密码之间进行转换。在这种情况下这个依照本发明的编码模块的使用采用了动态响应。

在依照本发明的数据处理电路里刚好设计了可改变的密码，批量的数据处理电路总是采用不同的或特殊的密码。由此确保即使已知一个数据处理电路的密码仍不能推论出另一个数据处理电路的密码。

在本发明的主导思想的设计中这个编码模块给出至少一个用于输入至少一个密码的输入端口。然而这个在编码模块中的输入端口也能够被用于在编码模块本身存储的确定的密码之间进行转换和甚至用于在编码模块中采用的编码方法之间进行转换。它也可以非常简单的去启动或停止一个唯一的编码方法。与此不同的一个在编码模块外面存储的密码通过这个输入端口也能够被输入。为此这个密码以有利的方式被放在FLASH或EEPROM单元中。给出的这个单元被认为是相对安全的，因为信息被存储于一个只带有少量电子的浮动门上。大部分读取其内容的尝试会破坏所存储的信息。从这里根据本发明的设计得出一个特别安全的数据通信的编码。此外所有的FLASH单元都有可编程的优点。这样对于所提供的依照本发明的数据处理电路能够用简单的方式在每个电路里编制特殊的密码并且能阻止其它的改变。

如果密码放入集成模块的埋入结构中，就能得到安全性的进一步改善，在这里集成模块也以有利的方式接收这个数据处理电路。埋入结构提供了在集成模块的不同位置可以被分散执行的优点。这样显著的提高了安全性，因为同时监视在集成模块里放置的数据处理电路的不同部分是非常困难的。此外也可以设计一个传感器，探测在放置密码的位置上的操作并且在一定情况下终止或以其他任何方式使这个依照本发明的数据处理电路不能用。

为使在依照本发明的数据处理电路的制造时所存储的密码具有可选择性也可以设计一个随机数发生器，利用这个随机数发生器密码是随机可选的。

依照本发明的一个特别有利的设计在编码模块中所用密码的选择是由在特殊的程序运行期间的运行模块实现的。为此依照本发明的数据处理电路构成如下，在通过运行模块执行预先确定的操作时密码被输入到编码模块。由于运行模块的程序代码有可能被了解，密码的选择以有利的方式被隐藏在普通的程序代码中。于是这个运行模块就可以如下例一样设计成，在执行一个无害的指令时例如CLR  C(“CLEARCARRY”)一个编码模块或多个编码模块的密码被变更。

此外也可能设计一个时间测量设备，用于监视密码的改变，以及如果这密码不是经常被足够的改变时，启动一个这种改变。

最后关于这个在编码模块中应用的密码规定，这个密码是通过运行模块或CPU来产生的。例如这可通过一个转换方法用由CPU产生的地址来实现密码的导出。这个方法的优点是，该密码利用每个地址不断的改变。通过选择不同的转换方法运行模块的程序编制器能够对密码产生影响。

概括的说，如果操作员熟悉编码模块中所用的密码，才能够了解在依照本发明的数据处理电路里的数据通信。只有知道了属于数据存储器的密码人们才能了解在数据存储器中存放的数据。这显著的增强了针对操作的安全性。

不言而喻为数据处理电路的运行模块编制程序的程序员拥有一个机密的列表，该列表列出了属于一个密码的数据存放在数据存储器或数据处理电路的哪个地址里。按照密码的类型程序员也能够规定某种执行的前提条件，例如利用这一规定提出总是读取数值对。

在电子数据处理电路的一个特别有利的设计中规定在把运行模块和至少一个数据存储器连接起来的数据总线的至少一个数据连线的区域里有至少两个编码模块，编码模块构造成由两个编码模块共同作用才能实现完整的编码或解码。这两个编码模块以非常有利的方式设置在电子数据处理电路的不同位置。通过这种设置保证，数据通信的编码在两个不同的位置实现。一个典型的操作员可能在一个唯一的位置只实现一个编码，也就是说用一个唯一的编码模块而在应用这个编码时仍然得不出所需要的结果。在有两个放置在不同位置的编码模块的设计中，实现一个编码同样特别困难，因为微结构中的两个不同的位置只有在一个特别困难的方式下才能被同时观察。这种如此实现的编码模块举例来说能这样实现，在一个位置上的编码模块对数据总线的低四位进行编码或解码，同时另一个编码模块对数据总线的其余位进行编码或解码。

依照本发明的方法的另外一个优点对于这种由于安全原因来实现的该数据处理电路是，数据处理电路的所有元件不能互相通信。只在数据总线的通信路由是为此设计的情况时，通过合适的密码设计，例如一个由编码装置定义的数值，它们才能够通信。带有不适合编码的所有其它通信都不能正确的运行。

本发明通过附图借助于两个简单的和一个复杂的实施例做了详细的阐明。下图中：

图1示出了一个在CPU中只带有一个唯一的编码设备的依照本发明的电子数据处理电路，

图2示出了一个根据图1的电子数据处理电路的变型，

图3示出了另一个在CPU以及在数据存储器的区域中带有多个编码设备的依照本发明的电子数据处理电路。

图1给出了一个依照本发明的数据处理电路，该电路显示了一个作为运行模块的CPU 101以及多个数据存储器。详细看来数据存储器分别是ROM 102，EEPROM 103，FLASH存储器104以及RAM 105。数据存储器102，103，104，105，和CPU 101是通过数据总线106互相联系的。

在CPU 101中设计了编码模块107，这个编码模块对在CPU 101和数据存储器102，103，104，105之间的数据通信进行编码或解码。这里再一次指出，这种设备在下面被标为“编码模块”，尽管这个标志明确的没有被限定用于仅仅实现编码操作的设备上。按照这个发明的基本思想对一个即实现编码又实现解码或者仅实现两种操作之一的设备也采取这个标志。在这里编码或解码能够通过合适的延迟，通过数据总线的单个位连线的转换或者通过单个数据位值的改变来实现。也能够实现软件编码。

另外依照本发明的数据处理电路有一个多路转换器108，它通过数据连线109和FLASH存储器104保持联系。这个多路转换器108通过数据连线110和计时器111保持联系，由随机数发生器113产生的随机数通过数据连线112被送给计时器。多路转换器108也给出了一个控制线路114，通过这个控制线路和ROM 102建立联系。最后还设计了一个复位连线115到多路转换器108，通过复位连线多路转换器108在数据处理电路复位时被复位到基本状态。多路转换器108的输出端通过控制线路116和编码模块107建立联系，因此根据多路转换器108的输出端信号一个新的密码被提供给了编码模块107。依照本发明也规定了，在编码模块107中根据由控制线路116传送来的多路转换器108的输出信号在编码模块107中使用的编码方法被转换。

依照本发明的电子数据处理电路在运行中情况如下。当程序启动(RESET)时一个启动密码随着复位连线115中的信号被加到多路转换器中。因此在数据总线106和CPU101之间的数据通信在编码模块107中被编码或解码，在这里对于每个数据通道通过编码模块107有一个相关的相应于数据流方向的操作被执行。在执行指令“CLR C”时ROM102通过控制线路114传送一个驱动脉冲给多路转执行换器108。多路转换器108于是通过数据连线109从FLASH存储器104中的三个密码KEY3，KEY2，KEY1里任取一个并把这个密码传送给编码模块107。于是或者在编码模块107中采用的密码被转换或者根据控制线路116上等待处理的信号的值实现用于编码模块107的编码方法之间的转换。如果数据处理电路的确定的运行时间被超过，而多路转换器108没有被ROM 102激活，则计时器111加入运作。通过计时器111的操作一个来自随机数发生器113的随机数被通过数据连线110送给多路转换器108。然后多路转换器108传送这个随机数给编码模块107。

在数据存储器102，103，104和105上的数据以编码方式存放。因此在数据总线106上的数据以编码的方式传送给CPU 101，在CPU中又被编码模块107再次解码。然后这个没有编码的数据才准备在CPU中进行处理。

图2给出了一个根据图1的数据处理电路的变型，这里显示了同样的一个作为运行模块的CPU 101以及多个数据存储器。详细来看这个数据存储器有ROM 102，EEPROM 103，FLASH存储器104和RAM 105。数据存储器102，103，104，105和CPU 101通过数据总线106互相联系。

在CPU 101中设计了编码模块107，这个编码模块对在CPU 101和数据存储器102，103，104以及105之间的数据通信进行编码和解码。

在图2中的数据处理电路和在图1中的数据处理电路相对比没有了给编码模块107提供新密码的多路转换器。代替它的是图2中的数据处理电路通过控制线路122和一个换算模块120相联系，在它这方面这个换算模块和CPU 101的地址总线121建立了联系。一个另外的控制线路123连接到换算模块120，利用这个控制线路选择了一个从“地址”到“密码”的确定的换算，这个确定的换算是存储在换算模块120上的不同的多个换算中的一个选择。于是通过这个换算模块120来源于一个在CPU 101上等待处理的地址的密码被推导得出。

图2的电子数据处理电路在运行中采取了重要的和图1的电路一样的方式。当程序启动(RESET)时启动密码随着控制连线123上的信号被加到编码模块107里。因此在数据总线106和CPU 101之间的所有的数据通信在编码模块107中被编码或解码，这里对于每一个数据通道一个相关的相应于数据流方向的操作通过编码模块107被执行。对于控制连线123的每一个触发换算模块120在一个新换算的基础上推导得出来源于CPU 101中等待处理的地址的密码。

在数据存储器102，103，104和105中的数据总是以编码的方式存放。因此在数据总线106上的数据被以编码的方式传送给CPU 101，在CPU中数据再由编码模块107解码。然后这个没有编码的数据才准备在CPU中处理。

在图3中的依照本发明的数据处理电路有一个作为运行模块的CPU1以及多个数据存储器。详细来看数据存储器有ROM 2，EEPROM 3，FLASH存储器4以及RAM 5。数据存储器2，3，4，5和CPU 1通过一个在这个图里没有被描述的数据总线互相通信。代替数据总线在这个图中规定了单个的数据连线6，7，8，9，10，11，12，13，14和15，通过数据连线CPU 1和数据存储器2，3，4，5交换数据。在CPU 1和ROM 2，EEPROM 3，FLASH 4以及RAM 5之间还设计了锁存中间存储器16，17，18，19。

在ROM 2和锁存器16之间的区域中，在锁存器17和CPU 1之间的区域中，在锁存器18，19和CPU 1之间以及CPU 1本身的区域中设计了编码模块20，21，22和35，这些编码模块对在分配给它们的数据连线上的数据通信进行编码和解码。这里再一次的指出，这种设备在下面被标明为“编码模块”，尽管这种标号明确的没有被限定用于只实现编码操作的设备上。按照本发明的基本思想这种即实现编码也实现解码操作或者只实现这两种操作之一的设备也采用这个标志。这种编码或解码操作在这里能够通过合适的延迟，通过数据连线的单个的位连接线的转换或者通过改变单个数据位的值来实现。也能够实现软件编码。

编码模块20，21，22和35构造如下，在分配给它们的数据连线上的数据通信总是只有一部分被编码或解码。完整的编码或解码要通过编码模块20，21，22的其中之一和编码模块35的共同作用才能得出。

另外依照本发明的数据处理电路有一个多路转换器23，这个多路转换器通过数据连线24和FLASH存储器4建立联系。这个多路转换器23通过数据连线25和计时器26建立联系，通过数据连线27由随机数发生器28传送一个随机数给多路转换器。多路转换器23也带有一个控制连线29，通过它多路转换器和ROM 2建立了联系。

多路转换器23的输出端通过控制连线30，31，32，33，34和编码模块20，21，22，35建立联系，这里编码模块20，21，22，35根据多路转换器23的输出信号被供给新的密码。

依照本发明的电子数据处理电路在运行时情况如下。对于指令“CLRC”的每次执行ROM 2通过控制连线29传送一个控制脉冲给多路转换器23。接着多路转换器23通过数据连线24从来自FLASH存储器4的三个密码KEY3，KEY2，KEY1中任取一个并传送这个密码给编码模块20，21，22和35。如果数据处理电路的预定运行时间被超出了，而多路转换器3没有被ROM2激活，这样计时器26加入运作。通过计时器26的控制来自随机数发生器28的随机数通过数据连线25传送给多路转换器23。然后多路转换器23传送这个随机数给编码模块20，21，22，35。

在ROM 2中的数据是以编码方式存放的并且在读取锁存器16时这些数据通过编码设备20只有一部分被解码。因此来自ROM 2的在数据连线8上的数据还有一部分以编码方式传送给CPU 1，在这个CPU里数据被编码模块35完整的解码。然后数据才以没编码的方式准备在CPU 1中处理。

在EEPROM 3中的以编码方式给定的数据是通过数据连线9以编码方式传送给锁存器17并且由这再接着传送给编码模块21，在这里数据一部分被解码。这个还有一部分是被编码的数据通过数据连线11由编码模块21传到CPU 1，在这里数据被编码模块35全部解码然后准备处理。

在数据以完整的编码形式存储在FLASH存储器4或者存在RAM 5之前，对于FLASH存储器4和对于RAM 5的数据首先总是一部分通过编码模块35和通过编码模块22被编码，。为此在数据通过数据连线13或14被移交给对应于FLASH存储器4和RAM 5的锁存器18，19之前，在CPU 1的编码模块35中的一部分是编码状态的数据通过数据连线11传送到编码模块22，在这里数据被完整的编码。这个被编码的数据从锁存器18，19通过数据连线12，15传到FLASH存储器4或者RAM 5。

在读出来自FLASH存储器4和来自RAM 5的数据时数据首先总是一部分通过编码模块22和通过编码模块35被解码，在数据以完整的解码形式在CPU 1中准备处理之前。

Claims (16)

1.一个带有一个运行模块，带有至少一个数据存储器和带有一个在运行模块和数据存储器之间扩展的数据总线的电子数据处理电路，其特征是，在至少一个用于把运行模块(1)和至少一个数据存储器(2，3，4，5)连接起来的数据总线的数据连线(7，8，34，11)的区域中含有至少两个编码模块(20，21，35)，其中编码模块(20，21，35)构造成，通过编码模块(20，21，35)的共同作用实现了完整的编码或解码。

2.根据权利要求1的电子数据处理电路，其特征是，编码模块(20，21，35)被设置在电子数据处理电路的不同位置。

3.根据权利要求1或2的电子数据处理电路，其特征是，编码模块(20，21，22，35，107)构造成，数据通信通过一个编码算法被编码。

4.根据权利要求1的电子数据处理电路，其特征是，编码模块(20，21，22，35，107)构造成，数据通信通过硬件编码被编码。

5.根据权利要求1的电子数据处理电路，其特征是，编码模块(20，21，22，35，107)构造成，数据通信的单个位的值能够有选择性的被改变。

6.根据权利要求5的电子数据处理电路，其特征是，编码模块带有至少一个异或逻辑环节。

7.根据权利要求1的电子数据处理电路，其特征是，编码模块(20，21，22，35，107)构造成，数据总线的数据连线的连接顺序能够有选择性的被改变。

8.根据权利要求1的电子数据处理电路，其特征是，编码模块(20，21，22，35，107)构造成，数据通信至少一部分有选择地被延迟。

9.根据权利要求1的电子数据处理电路，其特征是，编码模块(20，21，22，35，107)含有至少一个输入端来输入至少一个密码。

10.根据权利要求9的电子数据处理电路，其特征是，有一个或多个密码放在数据处理电路的FLASH单元中。

11.根据权利要求9的电子数据处理电路，其特征是，密码被放置在包含数据处理电路的集成化模块的埋入结构中。

12.根据权利要求9的电子数据处理电路，其特征是，设计了一个传感器去探测密码存放位置的操作。

13.根据权利要求9的电子数据处理电路，其特征是，这个数据处理电路构造成，在通过运行模块执行预定操作时一个密码被输入到编码模块(20，21，22，35，107)。

14.根据权利要求9的电子数据处理电路，其特征是，含有一个随机数发生器(28)，利用这个随机数发生器可以随机的选择密码。

15.根据权利要求9的电子数据处理电路，其特征是，含有一个从运行模块(101)采用的地址中推导出密码的设备(120)。

16.根据权利要求9的电子数据处理电路，其特征是，含有一个时间测量设备(26)，通过这个设备可以使密码发生改变。

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