CN1288568C - 具有加密/解密功能的半导体集成电路 - Google Patents

具有加密/解密功能的半导体集成电路 Download PDF

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Abstract

本发明提供了一种半导体集成电路，它包括：第一电路；第二电路；数据总线，用于在第一电路和第二电路之间传输数个数据位；随机数发生器，用于响应时钟脉冲信号，生成随机数；第一加扰器，用于根据随机数改变从第一电路输出的数个数据位的阵列，把改变阵列输出到数据总线，根据随机数把通过数据总线从第二电路接收的数个数据位的阵列还原成原始阵列，和把还原阵列提供给第一电路；和第二加扰器，用于根据随机数把通过数据总线从第一电路接收的数个数据位的阵列还原成原始阵列，把还原阵列提供给第二电路，根据随机数改变从第二电路输出的数个数据位的阵列，把改变阵列输出到数据总线。

Description

具有加密/解密功能的半导体集成电路
相关申请
本申请要求2001年8月30日提交的韩国专利申请第2001-52927号的优先权，特此引用，以供参考。
技术领域
本发明涉及半导体集成电路，更具体地说，本发明涉及为了保护在内部总线上传输的输入/输出数据而具有加密/解密功能的半导体集成电路。
背景技术
为了进行，例如，金融交易而使用诸如信用卡或银行卡之类的塑料卡现在越来越普及了。众所周知，包括磁卡的传统塑料卡不能存储大量数据，并且存在安全问题。随着半导体技术长足发展，集成电路(IC)的尺寸变得越来越小。因此，已经开发出含有IC芯片的塑料卡(称为“智能卡”)，来取代传统磁卡。智能卡可以存储非常大量的数据，并且具有诸如安全性和耐用性都提高了之类的优点。因此，智能卡已经用于各种用途，譬如，身份证、医疗保险卡、和银行卡等。
由于诸如信用卡号、居民身份证号、银行帐号和密码之类的重要数据都存储在智能卡的IC中，因此，有关存储在IC中的数据的安全性非常重要。
图1是用于智能卡的示范性IC的示意图。智能卡中的IC 10包括诸如微处理器之类的中央处理单元(CPU)或处理器11、随机存取存储器(RAM)13、只读存储器(ROM)14、电可擦除可编程只读存储器(EEPROM)15、和输入/输出控制器12。IC 10中的电路模块通过系统总线16彼此连接，从而可以发送和接收数据、程序、和控制代码。
本领域的普通技术人员利用预定装置可以容易地将电路模块与系统总线区分开，和监测装载在系统总线上的数据。如果在电路模块之间发送和接收的数据易遭受黑客(hacker)攻击和被他人滥用，将会出现严重的社会问题。
因此，迫切需要一种具有能够保护在内部电路模块之间发送和接收的数据安全的功能的、用作信用卡、医疗保险卡、和身份证的智能卡。
发明内容
本发明提供了一种包括下列部件的半导体集成电路：第一电路；第二电路；数据总线，用于在第一电路和第二电路之间传输数个数据位；随机数发生器，用于响应时钟脉冲信号，生成随机数；第一加扰器，用于根据随机数改变从第一电路输出的数个数据位的阵列，把改变阵列输出到数据总线，根据随机数把通过数据总线从第二电路接收的数个数据位的阵列还原成原始阵列，和把还原阵列提供给第一电路；和第二加扰器，用于根据随机数把通过数据总线从第一电路接收的数个数据位的阵列还原成原始阵列，把还原阵列提供给第二电路，根据随机数改变从第二电路输出的数个数据位的阵列，把改变阵列输出到数据总线。
根据本发明的一个实施例，数个数据位是N个位，其中N是整数。第一加扰器包括：第一发生器，用于生成与随机数相对应的第一选择信号；和第一位阵列改变器，用于根据第一选择信号改变从第一电路输出的数个数据位的阵列，把改变阵列输出到数据总线，根据第一选择信号把通过数据总线从第二电路接收的数个数据位的阵列还原成原始阵列，和把还原阵列提供给第一电路。第一位阵列改变器包括分别与发送和接收数个数据位相对应的数个第一开关电路，数个第一开关电路的每一个将输入第一电路/从第一电路输出的数个数据位的相应一个与数据总线的那些位当中与第一选择信号相对应的位相联系。数个第一开关电路的每一个：当数据从第一电路输出时，输出从第一电路输出的数个数据位的相应一个，作为数据总线的那些位当中与第一选择信号相对应的位，和当数据从数据总线输入时，提供装载在数据总线上的数据位当中与第一选择信号相对应的位，作为输入到第一电路的数个数据位的相应一个。数个第一开关电路的每一个包括分别连接在数据总线的数个位与输入第一电路/从第一电路输出的数个数据位的相应一个之间的数个开关，用于响应第一选择信号进行操作。第二加扰器包括：第二发生器，用于生成与随机数相对应的第二选择信号；和第二位阵列改变器，用于根据第二选择信号把通过数据总线从第一电路接收的数个数据位的阵列还原成原始阵列，把还原阵列提供给第二电路，根据第二选择信号改变从第二电路输出的数个数据位的阵列，和把改变阵列输出到数据总线。第二位阵列改变器包括与发送和接收数据位相对应数个第二开关电路，数个第二开关电路的每一个将输入第二电路/从第二电路输出的数个数据位的相应一个与数据总线的那些位当中与第二选择信号相对应的位相联系。
根据本发明的实施例，数个第二开关电路的每一个：当数据从第二电路输出时，输出从第二电路输出的数个数据位的相应一个，作为数据总线的那些位当中与第二选择信号相对应的位，和当数据从数据总线输入时，提供装载在数据总线上的数据位当中与第二选择信号相对应的位，作为输入到第二电路的数个数据位的相应一个。数个第二开关电路的每一个包括分别连接在数据总线的数个位与输入第二电路/从第二电路输出的数个数据位的相应一个之间的数个开关，用于响应第二选择信号进行操作。
本发明还提供了一种包括下列部件的智能卡：第一电路；第二电路；数据总线，用于在第一电路和第二电路之间传输数个数据位；随机数发生器，用于响应时钟脉冲信号，生成随机数；第一加扰器，用于根据随机数改变从第一电路输出的数个数据位的阵列，把改变阵列输出到数据总线，根据随机数把通过数据总线从第二电路接收的数个数据位的阵列还原成原始数据，和把还原阵列提供给第一电路；和第二加扰器，用于根据随机数把通过数据总线从第一电路接收的数个数据位的阵列还原成原始阵列，把还原阵列提供给第二电路，根据随机数改变从第二电路输出的数个数据位的阵列，和把改变阵列输出到数据总线。
本发明还提供了一种包括下列部件的半导体集成电路：第一电路；第二电路；数据总线，用于在第一电路和第二电路之间传输数个数据位；随机数发生器，用于响应时钟脉冲信号，生成随机数；第一加扰器，用于根据随机数部分改变从第一电路输出的数个数据位的阵列，和把改变阵列输出到数据总线，和第二加扰器，用于根据随机数把通过数据总线从第一电路输入的数个数据位当中，其阵列经第一加扰器改变的阵列数据位还原成原始阵列，把还原阵列提供给第二电路，根据随机数部分改变从第二电路输出的数个数据位当中的一个阵列，和把改变阵列输出到数据总线，其中，第一加扰器根据随机数把通过数据总线从第二电路输入的数个数据位当中，其阵列经第二加扰器改变的一些位还原成原始阵列，和把还原阵列提供给第一电路。
根据本发明的一个实施例，第一加扰器包括：第一发生器，用于生成与随机数相对应的第一选择信号；和第一位阵列改变器，用于根据第一选择信号部分改变从第一电路输出的数个数据位的阵列，把改变阵列输出到数据总线，根据第一选择信号把通过数据总线从第二电路输入的数个数据位当中，其阵列经第二加扰器的一些位的阵列还原成原始阵列，和把还原阵列提供给第一电路。第二加扰器包括：第二发生器，用于生成与随机数相对应的第二选择信号；和第二位阵列改变器，用于根据第二选择信号把通过数据总线从第一电路输入的数个数据位当中，其阵列经第一加扰器的一些位的阵列还原成原始阵列，把还原阵列提供给第二电路，根据第二选择信号部分改变从第二电路输出的数个数据位的阵列，和把改变阵列输出到数据总线。通过数据总线在第一电路和第二电路之间发送和接收的数据包括N个位，和N个位的数据当中，其位阵列被第一和第二位阵列改变器改变/还原的位是K个低阶位(K＜N)，其中，K和N都是整数。第一位阵列改变器包括分别与K位数据的位相对应的数个第一开关电路，数个第一开关电路的每一个将输入第一电路/从第一电路输出的数据的K个低阶位当中的相应位与数据总线的K个低阶位当中，与第一选择信号相对应的位相联系。数个第一开关电路的每一个：当数据从第一电路输出时，输出从第一电路输出的数据的K个低阶位的相应一个，作为数据总线的K个低阶位当中与第一选择信号相对应的位，和当数据从数据总线输入时，提供装载在数据总线上的数据位当中与第一选择信号相对应的位，作为输入到第一电路的数个数据位的相应一个。数个第一开关电路的每一个包括分别连接在数据总线的K个低阶位与输入第一电路/从第一电路输出的数据的K个低阶位的相应一个之间的数个开关，用于响应第一选择信号进行操作。第二位阵列改变器包括分别与K个位数据相对应的数个第二开关电路，数个第二开关电路的每一个将输入第二电路/从第二电路输出的数据的K个低阶位的相应一个与数据总线的K个低阶位当中与第二选择信号相对应的位相联系。数个第二开关电路的每一个：当数据从第二电路输出时，输出从第二电路输出的数据的K个低阶位的相应一个，作为数据总线的K个低阶位当中与第二选择信号相对应的位，和当数据从数据总线输入时，提供装载在数据总线上的数据的K个低阶位当中与第二选择信号相对应的位，作为输入到第二电路的数据的K个低阶位的相应一个。数个第二开关电路的每一个包括分别连接在数据总线的K个低阶位与输入第二电路/从第二电路输出的数据的K个低阶位的相应一个之间的数个开关，用于响应第二选择信号进行操作。
本发明提供了一种传输含有一个芯片的半导体存储设备的内部数据的方法，其中，该芯片包括第一电路模块、第二电路模块、和在第一电路模块和第二电路模块之间传输数据的数据总线，该方法包括下列步骤：利用第一电路模块输出数据；改变从第一电路模块输出的数据的位阵列；把其位阵列改变了的数据发送到数据总线；把装载在数据总线上的数据的位阵列还原成原始阵列；和把其位阵列还原了的数据输出到第二电路模块。
根据本发明的一个实施例，改变位阵列的步骤改变从第一电路模块输出的数据当中的一些位，和还原位阵列的步骤把装载在数据总线上的数据当中，其位阵列在改变位阵列的步骤中改变了的位还原成原始阵列。该方法还包括下列步骤：利用第二电路模块输出数据；改变从第二电路模块输出的数据的位阵列；把其位阵列改变了的数据发送到数据总线；把装载在数据总线上的数据的位阵列还原成原始阵列；和把其位阵列还原了的数据输出到第一电路模块。改变数据的位阵列的步骤改变从第二电路模块输出的数据当中的一些位，和还原位阵列的步骤把其位阵列在改变位阵列的步骤中改变了的位还原成原始阵列。
附图说明
通过参照附图，对本发明的优选实施例进行如下详细描述，本发明的上述目的和优点将更加清楚，在附图中：
图1是可以用在智能卡中的示范性IC的图形；
图2是显示根据本发明优选实施例的、用于智能卡的IC的结构的图形；
图3是显示根据本发明实施例的、图2中的第一和第二加扰器的构造的方块图；
图4是显示根据本发明实施例的、图3中的第一和第二位阵列改变器的构造的方块图；
图5是显示根据本发明实施例的、图4中的开关部分的电路构造的图形；
图6A是显示当把从CPU输出的数据发送到RAM时，数据位基于随机数发生器生成的随机数的位置改变的示意图；
图6B是显示当把从RAM输出的数据发送到CPU时，数据位基于随机数发生器生成的随机数的位置改变的示意图。
优选实施例描述
从现在开始，参照显示本发明优选实施例的附图，更全面地描述本发明。但是，应该明白，可以以各种不同的形式具体实现本发明，不应该把本发明理解为仅限于这里所述的这些实施例。而是，提供这些实施例是为了使本发明的公开更全面，更彻底，和把本发明的范围更完整地传达给本领域的普通技术人员。
图2是显示根据本发明优选实施例的、用于智能卡的IC的结构的图形。IC 100包括含有CPU 111的CPU电路模块110、含有RAM的RAM电路模块120、和在CPU电路模块110和RAM电路模块120之间发送和接收数据的数据总线130。根据本发明的实施例，在CPU电路模块110和RAM电路模块120之间发送和接收的数据包括8个位的数据块。但是，应该明白，在电路模块110和120之间发送的接收的数据的位宽可以有多种多样的变化。此外，虽然本实施例显示和说明了保护在CPU 111和RAM 121之间发送和接收的数据的电路，但是，应该认识到，本发明可以应用于保护在IC的电路模块之间发送和接收的所有数据，以及在CPU和RAM之间发送和接收的数据。
CPU电路模块110还包括第一加扰器112、和随机数发生器113。随机数发生器113响应时钟脉冲信号CLK，生成4位随机数。第一加扰器112根据随机数，改变从CPU 111输出的8位数据当中，低阶4位的阵列DATA_A[3:0]，把改变阵列输出到数据总线110，把通过数据总线130从RAM电路模块120输入的、数据位的阵列还原成原始阵列，和把还原阵列提供给CPU 111。
RAM电路模块120还包括第二加扰器122。第二加扰器122根据随机数发生器113生成的随机数，把通过数据总线130从CPU电路模块110输入的、4位数据的阵列还原成原始数据。第二加扰器122还把还原阵列提供给RAM121，根据随机数改变从RAM 121输出的8位数据当中，低阶4位DATA_C[3:0]的位阵列，和把改变阵列输出到数据总线130。在另一个实施例中，随机数发生器113可以包含在RAM电路模块120中。
图3是显示根据本发明实施例的、图2中的第一和第二加扰器的电路结构的方块图。第一加扰器112包括第一位阵列改变器200和第一选择信号发生器220。第一选择信号发生器220响应从随机数发生器113输入的4位随机数，生成16位选择信号SEL1[15:0]。从数据DATA_A[3:0]从CPU 111输出时，第一位阵列改变器200响应选择信号SEL1[15:0]，改变数据DATA_A[3:0]的位阵列，和把DATA_B[3:0]输出到数据总线130。当数据DATA_B[3:0]通过数据总线130输入时，第一位阵列改变器200响应选择信号SEL1[15:0]把数据DATA_B[3:0]的位阵列还原成原始位阵列，和把还原阵列提供给CPU 111。
与第一加扰器112类似，第二加扰器包括第二位阵列改变器300和第二选择信号发生器320。第二选择信号发生器320响应从随机数发生器113输入的4位随机数，生成16位选择信号SEL2[15:0]。从第一选择信号发生器220输出的选择信号SEL1[15:0]和从第二选择信号发生器320输出的选择信号SEL2[15:0]基本上彼此相同。当数据DATA_C[3:0]从RAM 121输出时，第二位阵列改变器300响应选择信号SEL2[15:0]，改变数据DATA_C[3:0]的位阵列，和把DATA_B[3:0]输出到数据总线130。当数据DATA_B[3:0]从数据总线130输入时，第二位阵列改变器300响应选择信号SEL2[15:0]，把数据DATA_B[3:0]的位阵列还原成原始位阵列，和把还原位阵列提供给RAM 121。
根据本发明，当数据从CPU 111发送到RAM 121，从CPU 111输出的低阶4位数据DATA_A[3:0]被第一位阵列改变器200加密(即，改变位阵列)。在数据总线130上把加密数据DATA_B[3:0]发送到第二位阵列改变器300，其中，在把数据存储在RAM 121中之前，解密该数据。因此，从CPU 111输出到第一位阵列改变器200的数据DATA_A[3:0]和第二位阵列改变器300提供给RAM 121的数据DATA_C[3:0]彼此相同，对传输数据没有带来任何影响。由于在数据总线上发送的DATA_B[3:0]是加密的，因此，即使黑客从外面监测数据总线130，外露数据也与基本上从CPU 111发送到RAM 121的数据不同，从而保证了真正数据的安全。
类似地，当数据从RAM 121发送到CPU 111时从RAM 121输出的低阶4位数据DATA_C[3:0]被第二位阵列改变器300加密成在数据总线130上发送的DATA_B[3:0](即，改变位阵列)。在数据总线上的加密数据DATA_B[3:0]由第一位阵列改变器200解密成提供给CPU 111的DATA_A[3:0]。因此，从RAM121输出到第二位阵列改变器300的数据DATA_C[3:0]，和第一位阵列改变器200提供给CPU 111的数据DATA_A[3:0]彼此相同，对数据传输没有带来任何影响。由于装载在数据总线上的DATA_B[3:0]是加密的，因此，即使黑客从外面监测数据总线130，外露数据也与基本上从RAM 121发送到CPU 111的数据不同，从而保证了从RAM 121发送到CPU 111的数据的安全。
图4和5是显示用于改变和还原位阵列的第一和第二位阵列改变器200和300的优选结构和操作的图形。
参照图4，第一位阵列改变器200包括4个开关部分201～204，和第二位阵列改变器300包括分别与第一位阵列改变器200中的开关部分201～204相对应的4个开关部分301～304。
第一位阵列改变器200中的开关部分201～204分别受第一选择信号发生器220生成的选择信号SEL1[15:0]当中相应的4位信号控制。也就是说，开关部分201受选择信号SEL1[15:12]控制，开关部分202受选择信号SEL1[11:8]控制，开关部分203受选择信号SEL1[7:4]控制，和开关部分204受选择信号SEL1[3:0]控制。
如上所述，分别从第一和第二选择信号发生器220和320输出的选择信号SEL1[15:0]和SEL2[15:0]彼此相同。因此，第一位阵列改变器200中的开关部分201～204和第二位阵列改变器300中的相应开关部分301～304分别受相同信号控制。
参照图5，开关部分201包括4个开关SWA0～SWA3，和开关部分301包括分别与开关SWA0～SWA3相对应的4个开关SWB0～SWB3。开关部分201中的开关SWA0～SWA3分别受第一选择信号发生器220生成的选择信号SEL1[15:12]当中的相应信号控制。开关部分301中的开关SWB0～SWB3分别受第二选择信号发生器320生成的选择信号SEL2[15:12]当中的相应信号控制。如果选择信号SEL1[15:12]和SEL2[15:12]是逻辑‘1’，那么，相应开关SWA0～SWA3和SWB0～SWB3分别变成‘接通’。但是，如果是逻辑‘0’，那么，相应开关分别变成‘断开’。
类似地，开关部分202～204和302～304与图5所示的开关部分201和301相同，分别包括4个开关，并且受相应选择信号控制。因此，对于本领域的普通技术人员理解它们的操作来说，无需详细讨论开关部分202～204和302～304的结构和操作。
表1示范性地显示了基于随机数发生器113生成的4位随机数的、从第一和第二选择信号发生器220和320输出的选择信号SEL1[15:0]和SEL2[15:00]、和由此提供在数据总线130上的数据DATA_B[3:0]的位阵列。
表1
  4位随机数   选择信号(SEL1[15:0]和SEL2[15:0])   DATA_B[3:0]的位阵列
  0000   1000 0010 0100 0001   B0 B2 B1 B3
  0001   1000 0010 0001 0100   B0 B2 B3 B1
  0010   1000 0001 0100 0010   B0 B3 B1 B2
  0011   1000 0001 0010 0100   B0 B3 B2 B1
  0100   0100 1000 0010 0001   B1 B0 B2 B3
  0101   0100 1000 0001 0010   B1 B0 B3 B2
  0110   0100 0001 1000 0010   B1 B3 B0 B2
  0111   0100 0001 0010 1000   B1 B3 B2 B0
  1000   0010 1000 0100 0001   B2 B0 B1 B3
  1001   0010 1000 0001 0100   B2 B0 B3 B1
  1010   0010 0100 1000 0001   B2 B1 B0 B3
  1011   0010 0001 0100 1000   B2 B3 B1 B0
  1100   0001 1000 0100 0010   B3 B0 B1 B2
  1101   0001 1000 0010 0100   B3 B0 B2 B1
  1110   0001 0100 1000 0010   B3 B1 B0 B2
  1111   0001 0100 0010 1000   B3 B1 B2 B0
例如，当从CPU 111输出的数据DATA_A[3:0]通过数据总线130发送到RAM 121时，如果随机数发生器113生成的4位随机数是‘0000’，那么第一和第二选择信号SEL1[15:0]和SEL2[15:0]变成‘1000 0010 0100 0001’。如上所述，第一和第二选择信号SEL1[15:0]和SEL2[15:0]变成彼此相同的。由于第一选择信号SEL1[15:12]变成‘1000’，开关部分201的开关SWA3变成‘接通’的，和把CPU 111输出的数据DATA_A[0]提供到数据总线的第三位上，即在DATA_B[3]上。借助于这种方法，把CPU 111输出的数据DATA_A[1]、数据DATA_A[2]和数据DATA_A[3]分别提供到数据总线DATA_B[1]、数据总线DATA_B[2]和数据总线DATA_B[0]上。
因此，当从CPU 111输出的数据DATA_A[3:0]的位阵列是‘B3 B2 B1 B0’时，另一个提供在数据总线130上的数据DATA_B[3:0]的位阵列变成‘B0 B2B1 B3’。
例如，如果从CPU 111输出的数据DATA_A[3:0]是‘1100’，那么，提供到数据总线130上的数据DATA_B[3:0]变成‘0101’。因此，虽然提供到数据总线130上的数据DATA_B[3:0]暴露给黑客，但是，外露数据与输出数据DATA_A[3:0]不同，因此，可以防止真正数据的暴露。
装载在数据总线130上的数据DATA_B[3:0]通过如下方法发送到RAM121。与上面的例子一样，当随机数发生器113生成的4位随机数是‘0000’时，第二选择信号SEL2[15:0]是‘1000 0010 0100 0001’。由于第二选择信号SEL2[15:12]是‘1000’，开关部分301的开关SWB3变成‘接通’的，和通过SWB3提供装载在DATA_B[3]上的数据，作为位数据DATA_C[0]。借助于这种方法，把装载在数据总线130上的数据DATA_B[1]提供给RAM 121的第一位数据DATA_C[1]，把数据DATA_B[2]提供给RAM 121的第二位数据DATA_C[2]和把数据DATA_B[0]提供给RAM 121的第三位数据DATA_C[3]。
因此，当装载在数据总线130上的数据DATA_B[3:0]的位阵列是‘B0 B2B1 B3’时，提供给RAM 121的数据DATA_C[3:0]变成‘B3 B2 B1 B0’。这与从CPU 111输出的数据DATA_A[3:0]的位阵列相同。因此，通过数据总线130从CPU 111发送到RAM 121的数据不会暴露给黑客，也不会受到影响。
图6A是显示当把从CPU 111输出的数据DATA_A[3:0]发送到RAM 121时，在随机数发生器生成的随机数是‘0000’的情况下数据位的位置改变的示意图。如图6A所示，从CPU 111输出的数据DATA_A[3:0]的位的每个位置随选择信号SEL1[15:0]而改变，并且被提供到数据总线130上。也就是说，从CPU 111输出的数据DATA_A[0]、DATA_A[1]、DATA_A[2]、和DATA_A[3]分别改变DATA_B[3]、DATA_B[1]、DATA_B[2]、和DATA_B[0]。根据选择信号SEL1[15:0]，装载在数据总线130上的DATA_B[0]、DATA_B[1]、DATA_B[2]、和DATA_B[3]分别改变成DATA_C[3]、DATA_C[1]、DATA_C[2]、和DATA_C[0]，并且把改变数据提供给RAM 121。
按照与如上所述把数据从CPU 111发送到RAM 121的方法相反的顺序，执行通过数据总线130把数据从RAM 121发送到CPU 111的方法。
例如，如果随机数发生器12生成的4位随机数是‘0100’，那么，第一和第二选择信号SEL1[15:0]和SEL2[15:0]变成‘0100 1000 0010 0001’。如上所述，第一和第二选择信号SEL1[15:0]和SEL2[15:0]彼此相同。由于第二选择信号SEL2[15:12]是‘0100’，开关部分301的开关SWB3变成‘接通’的，因此，把RAM 121输出的数据DATA_C[0]提供到数据总线的第二位上，即在DATA_B[2]上。借助于这种方法，把RAM 121输出的数据DATA_C[1]、数据DATA_C[2]和数据DATA_C[3]分别提供到数据总线DATA_B[3]、DATA_B[1]和DATA_B[0]上。因此，当从RAM 121输出的数据DATA_C[3:0]的位阵列是‘B3 B2 B1 B0’时，另一个装载在数据总线130上的数据DATA_B[3:0]的位阵列变成‘B1 B0 B2 B3’。
例如，如果从RAM 121输出的数据DATA_C[3:0]是‘1100’，那么，装载在数据总线130上的数据DATA_B[3:0]变成‘0011’。因此，虽然装载在数据总线130上的数据DATA_B[3:0]暴露给未授权者，但是，由于外露数据与从RAM 121输出的真正数据DATA_C[3:0]不同，因此，可以防止数据暴露。
但是，装载在数据总线130上的数据DATA_B[3:0]通过如下方法发送到CPU 111。与上面的例子一样，当随机数发生器113生成的4位随机数是‘0100’时，第一选择信号SEL2[15:0]是‘0100 1000 0010 0001’。由于第一选择信号SEL1[15:12]是‘0100’，开关部分201的开关SWA2变成‘接通’的，和通过SWA2提供装载在DATA_B[2]上的数据，作为CPU 111的位数据DATA_A[0]。借助于这种方法，把装载在数据总线130上的数据DATA_B[0]、DATA_B[1]、和DATA_B[3]分别提供给CPU 111的DATA_A[3]，DATA_A[2]和DATA_A[1]。
因此，当装载在数据总线130上的数据DATA_B[3:0]是‘B1 B0 B2 B3’时，提供给CPU 111的数据DATA_A[3:0]变成‘B3 B2 B1 B0’。这与从RAM121输出的数据DATA_A[3:0]的位阵列相同。因此，通过数据总线130从RAM121发送到CPU 111的数据不会暴露给黑客，也不会受到影响。
图6B是显示当把从RAM 121输出的数据DATA_C[3:0]发送到CPU 111时，在随机数发生器生成的随机数是‘0100’的情况下数据位的位置改变的示意图。如图6B所示，从RAM 121输出的数据DATA_C[3:0]的位的每个位置随选择信号SEL2[15:0]而改变，并且被提供到数据总线130上。也就是说，从RAM 121输出的数据DATA_C[0]、DATA_C[1]、DATA_C[2]、和DATA_C[3]分别改变数据总线的DATA_B[2]、DATA_B[3]、DATA_B[1]、和DATA_B[0]。根据选择信号SEL2[15:0]，装载在数据总线130上的DATA_B[0]、DATA_B[1]、DATA_B[2]、和DATA_B[3]分别改变成DATA_A[3]、DATA_A[2]、DATA_A[0]、和DATA_A[1]，并且把改变数据提供给CPU 111。
但是，由于本发明的随机数发生器113是通过与时钟脉冲信号CLK(图2)同步进行操作的，因此，第一和第二加扰器112和122进行每个时钟脉冲改变位阵列的操作。因此，尽管装载在数据总线130上的数据易遭受到黑客攻击，但是，由于通过不同方法改变每个时钟脉冲的位阵列，因此，非常难以解密数据。
虽然通过参照本发明的某些优选实施例，已经对本发明进行了具体图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。例如，在本实施例中，可以改变从CPU 111输出的8位数据当中的低阶4位数据的位阵列。但是，尽管整个3位数据或8位数据的一些位发生了改变，但是本领域的普通技术人员仍然可以具体实现本发明的目的。
根据本发明，虽然内部电路模块当中的输入/输出数据暴露给未授权者，但是，由于外露数据与原始数据不同，因此，可以保护内部电路模块当中的输入/输出数据。

Claims (37)

1.一种半导体集成电路，包括：
第一电路；
第二电路；
数据总线，用于在第一电路和第二电路之间传输数个数据位；
随机数发生器，用于响应时钟脉冲信号，生成随机数；
第一加扰器，用于根据随机数改变从第一电路输出的数个数据位的阵列，把改变阵列输出到数据总线，根据随机数把通过数据总线从第二电路接收的数个数据位的阵列还原成原始阵列，和把还原阵列提供给第一电路；和
第二加扰器，用于根据随机数把通过数据总线从第一电路接收的数个数据位的阵列还原成原始阵列，把还原阵列提供给第二电路，根据随机数改变从第二电路输出的数个数据位的阵列，把改变阵列输出到数据总线。
2.根据权利要求1所述的半导体集成电路，其中，数个数据位是N个位，其中N是整数。
3.根据权利要求1所述的半导体集成电路，其中，第一加扰器包括：
第一发生器，用于生成与随机数相对应的第一选择信号；和
第一位阵列改变器，用于根据第一选择信号改变从第一电路输出的数个数据位的阵列，把改变阵列输出到数据总线，根据第一选择信号把通过数据总线从第二电路接收的数个数据位的阵列还原成原始阵列，和把还原阵列提供给第一电路。
4.根据权利要求3所述的半导体集成电路，其中，第一位阵列改变器包括分别与发送和接收数个数据位相对应的数个第一开关电路，数个第一开关电路的每一个用于将输入第一电路/从第一电路输出的数个数据位的相应一个与数据总线的那些位当中与第一选择信号相对应的位相联系。
5.根据权利要求4所述的半导体集成电路，其中，数个第一开关电路的每一个：
当数据从第一电路输出时，输出从第一电路输出的数个数据位的相应一个，作为数据总线的那些位当中与第一选择信号相对应的位，和
当数据从数据总线输入时，提供装载在数据总线上的数据位当中与第一选择信号相对应的位，作为输入到第一电路的数个数据位的相应一个。
6.根据权利要求4所述的半导体集成电路，其中，数个第一开关电路的每一个包括分别连接在数据总线的数个位与输入第一电路/从第一电路输出的数个数据位的相应一个之间的数个开关，用于响应第一选择信号进行操作。
7.根据权利要求3所述的半导体集成电路，其中，第二加扰器包括：
第二发生器，用于生成与随机数相对应的第二选择信号；和
第二位阵列改变器，用于根据第二选择信号把通过数据总线从第一电路接收的数个数据位的阵列还原成原始阵列，把还原阵列提供给第二电路，根据第二选择信号改变从第二电路输出的数个数据位的阵列，和把改变阵列输出到数据总线。
8.根据权利要求7所述的半导体集成电路，其中，第一选择信号和第二选择信号彼此相同。
9.根据权利要求7所述的半导体集成电路，其中，第二位阵列改变器包括与发送和接收的数据位相对应的数个第二开关电路，数个第二开关电路的每一个用于将输入第二电路/从第二电路输出的数个数据位的相应一个与数据总线的那些位当中与第二选择信号相对应的位相联系。
10.根据权利要求9所述的半导体集成电路，其中，数个第二开关电路的每一个：
当数据从第二电路输出时，输出从第二电路输出的数个数据位的相应一个，作为数据总线的那些位当中与第二选择信号相对应的位，和
当数据从数据总线输入时，提供装载在数据总线上的数据位当中与第二选择信号相对应的位，作为输入到第二电路的数个数据位的相应一个。
11.根据权利要求10所述的半导体集成电路，其中，数个第二开关电路的每一个包括分别连接在数据总线的数个位与输入第二电路/从第二电路输出的数个数据位的相应一个之间的数个开关，用于响应第二选择信号进行操作。
12.一种智能卡，包括：
第一电路；
第二电路；
数据总线，用于在第一电路和第二电路之间传输数个数据位；
随机数发生器，用于响应时钟脉冲信号，生成随机数；
第一加扰器，用于根据随机数改变从第一电路输出的数个数据位的阵列，把改变阵列输出到数据总线，根据随机数把通过数据总线从第二电路接收的数个数据位的阵列还原成原始数据，和把还原阵列提供给第一电路；和
第二加扰器，用于根据随机数把通过数据总线从第一电路接收的数个数据位的阵列还原成原始阵列，把还原阵列提供给第二电路，根据随机数改变从第二电路输出的数个数据位的阵列，和把改变阵列输出到数据总线。
13.根据权利要求12所述的智能卡，其中，第一加扰器包括：
第一发生器，用于生成与随机数相对应的第一选择信号；和
第一位阵列改变器，用于根据第一选择信号改变从第一电路输出的数个数据位的阵列，把改变阵列输出到数据总线，根据第一选择信号把通过数据总线从第二电路接收的数个数据位的阵列还原成原始阵列，和把还原阵列提供给第一电路。
14.根据权利要求12所述的智能卡，其中，第二加扰器包括：
第二发生器，用于生成与随机数相对应的第二选择信号；和
第二位阵列改变器，用于根据第二选择信号把通过数据总线从第一电路接收的数个数据位的阵列还原成原始阵列，把还原阵列提供给第二电路，根据第二选择信号改变从第二电路输出的数个数据位的阵列，和把改变阵列输出到数据总线。
15.根据权利要求14所述的智能卡，其中，第一发生器生成的第一选择信号和和第二发生器生成的第二选择信号彼此相同。
16.根据权利要求14所述的智能卡，其中，通过数据总线在第一和第二电路模块之间发送和接收的数据包括N个位，其中N是整数。
17.根据权利要求16所述的智能卡，其中，第一位阵列改变器包括分别与发送和接收数个数据位相对应的数个第一开关电路，数个第一开关电路的每一个用于将输入第一电路/从第一电路输出的数个数据位的相应一个与数据总线的那些位当中与第一选择信号相对应的位相联系。
18.根据权利要求17所述的智能卡，其中，数个第一开关电路的每一个：
当数据从第一电路输出时，输出从第一电路输出的数个数据位的相应一个，作为数据总线的那些位当中与第一选择信号相对应的位，和
当数据从数据总线输入时，提供装载在数据总线上的数据位当中与第一选择信号相对应的位，作为输入到第一电路的数个数据位的相应一个。
19.根据权利要求17所述的智能卡，其中，数个第一开关电路的每一个包括分别连接在数据总线的数个位与输入第一电路/从第一电路输出的数个数据位的相应一个之间的数个开关，用于响应第一选择信号进行操作。
20.根据权利要求14所述的智能卡，其中，第二位阵列改变器包括与发送和接收的数据位相对应的数个第二开关电路，数个第二开关电路的每一个用于将输入第二电路/从第二电路输出的数个数据位的相应一个与数据总线的那些位当中与第二选择信号相对应的位相联系。
21.根据权利要求19所述的智能卡，其中，数个第二开关电路的每一个：
当数据从第二电路输出时，输出从第二电路输出的数个数据位的相应一个，作为数据总线的那些位当中与第二选择信号相对应的位，和
当数据从数据总线输入时，提供装载在数据总线上的数据位当中与第二选择信号相对应的位，作为输入到第二电路的数个数据位的相应一个。
22.根据权利要求20所述的智能卡，其中，数个第二开关电路的每一个包括分别连接在数据总线的数个位与输入第二电路/从第二电路输出的数个数据位的相应一个之间的数个开关，用于响应第二选择信号进行操作。
23.一种半导体集成电路，包括：
第一电路；
第二电路；
数据总线，用于在第一电路和第二电路之间传输数个数据位；
随机数发生器，用于响应时钟脉冲信号，生成随机数；
第一加扰器，用于根据随机数部分改变从第一电路输出的数个数据位的阵列，和把改变阵列输出到数据总线；和
第二加扰器，用于根据随机数把通过数据总线从第一电路输入的数个数据位当中，其阵列经第一加扰器改变的阵列数据位还原成原始阵列，把还原阵列提供给第二电路，根据随机数部分改变从第二电路输出的数个数据位当中的一个阵列，和把改变阵列输出到数据总线，
其中，第一加扰器根据随机数把通过数据总线从第二电路输入的数个数据位当中，其阵列经第二加扰器改变的一些位还原成原始阵列，和把还原阵列提供给第一电路。
24.根据权利要求23所述的半导体集成电路，其中，第一加扰器包括：
第一发生器，用于生成与随机数相对应的第一选择信号；和
第一位阵列改变器，用于根据第一选择信号部分改变从第一电路输出的数个数据位的阵列，把改变阵列输出到数据总线，根据第一选择信号把通过数据总线从第二电路模块输入的数个数据位当中，其阵列经第二加扰器改变的一些位的阵列还原成原始阵列，和把还原阵列提供给第一电路。
25.根据权利要求24所述的半导体集成电路，其中，第二加扰器包括：
第二发生器，用于生成与随机数相对应的第二选择信号；和
第二位阵列改变器，用于根据第二选择信号把通过数据总线从第一电路输入的数个数据位当中，其阵列经第一加扰器改变的一些位的阵列还原成原始阵列，把还原阵列提供给第二电路，根据第二选择信号部分改变从第二电路输出的数个数据位的阵列，和把改变阵列输出到数据总线。
26.根据权利要求25所述的半导体集成电路，其中，第一选择信号和第二选择信号彼此相同。
27.根据权利要求25所述的半导体集成电路，其中，通过数据总线在第一电路和第二电路之间发送和接收的数据包括N个位，和N个位的数据当中，其位阵列被第一和第二位阵列改变器改变/还原的位是K个低阶位，K＜N，其中，K和N都是整数。
28.根据权利要求27所述的半导体集成电路，其中，第一位阵列改变器包括分别与K位数据的位相对应的数个第一开关电路，数个第一开关电路的每一个用于将输入第一电路/从第一电路输出的数据的K个低阶位当中的相应位与数据总线的K个低阶位当中，与第一选择信号相对应的位相联系。
29.根据权利要求28所述的半导体集成电路，其中，数个第一开关电路的每一个：
当数据从第一电路输出时，输出从第一电路输出的数据的K个低阶位的相应一个，作为数据总线的K个低阶位当中与第一选择信号相对应的位，和
当数据从数据总线输入时，提供装载在数据总线上的数据位当中与第一选择信号相对应的位，作为输入到第一电路的数个数据位的相应一个。
30.根据权利要求29所述的半导体集成电路，其中，数个第一开关电路的每一个包括分别连接在数据总线的K个低阶位与输入第一电路/从第一电路输出的数据的K个低阶位的相应一个之间的数个开关，用于响应第一选择信号进行操作。
31.根据权利要求27所述的半导体集成电路，其中，第二位阵列改变器包括分别与K个位数据相对应的数个第二开关电路，数个第二开关电路的每一个将输入第二电路/从第二电路输出的数据的K个低阶位的相应一个与数据总线的K个低阶位当中与第二选择信号相对应的位相联系。
32.根据权利要求31所述的半导体集成电路，其中，数个第二开关电路的每一个：
当数据从第二电路输出时，输出从第二电路输出的数据的K个低阶位的相应一个，作为数据总线的K个低阶位当中与第二选择信号相对应的位，和
当数据从数据总线输入时，提供装载在数据总线上的数据的K个低阶位当中与第二选择信号相对应的位，作为输入到第二电路的数据的K个低阶位的相应一个。
33.根据权利要求32所述的半导体集成电路，其中，数个第二开关电路的每一个包括分别连接在数据总线的K个低阶位与输入第二电路/从第二电路输出的数据的K个低阶位的相应一个之间的数个开关，用于响应第二选择信号进行操作。
34.一种传输含有一个芯片的半导体存储设备的内部数据的方法，其中，该芯片包括第一电路模块、第二电路模块、和在第一电路模块和第二电路模块之间传输数据的数据总线，该方法包括下列步骤：
利用第一电路模块输出数据；
改变从第一电路模块输出的数据的位阵列；
把其位阵列改变了的数据发送到数据总线；
把装载在数据总线上的数据的位阵列还原成原始阵列；和
把其位阵列还原了的数据输出到第二电路模块。
35.根据权利要求34所述的方法，其中：
改变位阵列的步骤改变从第二电路模块输出的数据当中的一些位；和
还原位阵列的步骤把装载在数据总线上的数据当中，其位阵列在改变位阵列的步骤中改变了的位还原成原始阵列。
36.根据权利要求34所述的方法，还包括下列步骤：
利用第二电路模块输出数据；
改变从第二电路模块输出的数据的位阵列；
把其位阵列改变了的数据发送到数据总线；
把装载在数据总线上的数据的位阵列还原成原始阵列；和
把其位阵列还原了的数据输入到第一电路模块。
37.根据权利要求36所述的方法，其中：
改变数据的位阵列的步骤改变从第二电路模块输出的数据当中的一些位；和
还原位阵列的步骤把其位阵列在改变位阵列的步骤中改变了的位还原成原始阵列。
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