CN112764982A - 基于pc104架构的总线模块连接方法及系统 - Google Patents

基于pc104架构的总线模块连接方法及系统 Download PDF

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Abstract

本发明提供了一种基于PC104架构的总线模块连接方法及系统，PC104总线模块连接方式通常采用堆栈垒接的连接方式。这种堆栈垒接的方式即为总线模块通过104芯排叉垒接到PC104主板的上方，通过104芯排叉将PC104主板总线与总线模块进行信号连接。但是在当前发射控制系统的执控机箱内，总线模块垒接越来越多，导致总线上的模块安装测试不方便且上电复位存在干扰导致异常复位的情况出现。因此采用了该专利中的PC104总线模块平铺技术，最终解决了上述的测试安装问题及上电复位异常问题。

Description

基于PC104架构的总线模块连接方法及系统
技术领域
本发明涉及信息系统技术领域，具体地，涉及一种基于PC104架构的总线模块连接方法及系统。
背景技术
PC104总线是一种专门为嵌入式控制而定义的工业控制总线，总线以“针”和“孔”形式层叠的堆栈式连接，即PC104总线模块之间总线的连接是通过上层的针和下层的孔相互连接。PC104总线信号定义和功能与它们在ISA总线相应部分是完全相同的。104根线分为5类：地址线、数据线、控制线、时钟线、电源线。系统的RESET复位信号就是总线中控制线的一种，高电平有效，此信号在系统电源接通时为高电平，即上电复位时有效。用该信号来对总线上挂接模块进行复位和初始化功能。CSD串口板卡(computerized standard data，计算机化标准数据)与PC104主板之间通过标准的ISA总线相互接口。计算机ISA总线的8位数据总线，20位地址总线和5根控制信号连到FPGA。UART控制器占用的空间资源和中断资源可以由计算机软件设置，并通过FPGA保存在EEPROM内。上电复位后，FPGA自动读取EEPROM的配置数据，获取到各个功能单元的基地址和中断号资源。PC104总线架构通常采用堆栈垒接连接方式。由于总线挂接板卡越来越多，堆栈垒接方式维护及测试非常不便，且堆栈垒接模块过多导致CSD串口板卡上电复位异常，因此，采用了该专利中的PC104总线模块平铺连接方式。
专利文献CN104678918A公开了一种基于PC104总线的CANOPEN主控设备及控制方法，该设备包括PC104单板计算机、CANOPEN主站通信卡和电源板，PC104单板计算机通过PC104总线与CANOPEN主站通信卡连接；CANOPEN主站通信卡包括CANOPEN协议控制器和由逻辑门电路形成的PC104总线接口电路、地址转换器、锁存器、缓存器；PC104总线接口电路输入端连接PC104总线，输出端分别连接地址转换器、锁存器、缓存器和CANOPEN协议控制器；电源板输入端连接外部电源，输出端分别连接PC104单板计算机和CANOPEN主站通信卡。通过在PC104单板计算机上扩展一个通用具有PC104总线接口的CANOPEN主站通信卡，完成CANOPEN协议控制器控制时序完全由逻辑门电路完成，无需可编程设备参与，方便更新和维护。该专利的性能仍然有待提高的空间。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种基于PC104架构的总线模块连接方法及系统。
根据本发明提供的一种基于PC104架构的总线模块连接方法，包括：
步骤S1：在发射控制系统的执控机箱中，将主机板的ISA总线通过排叉引入到PCB母板上，将堆栈垒接的CSD串口板卡平铺到PCB母板的总线排叉上；
步骤S2：PCB母板的ISA总线经过复位信号滤波电路，对ISA_RST信号进行复位信号检测，通过复位信号检测电路来检测PC104主板的复位信号，保证ISA总线上的脉冲毛刺干扰能够被复位信号检测电路屏蔽；
步骤S3：加入设定时间数值的ISA_RST信号复位信号滤波处理，当采集到总线上的复位信号高电平时，启动FPGA计数器对芯片时钟CLK信号进行连续计数，当FPGA在设定时间内连续采集到设定数量的CLK信号后，输出串口板卡复位信号；
步骤S4：获取基于PC104架构的总线模块连接结果信息。
经过上述的改进后PC104架构的总线模块连接方式，发射控制系统的执控机箱串口通信的可靠性和抗干扰性能有了很大的提高，串口板卡复位异常问题得到有效抑制。
优选地，所述步骤S1包括：
步骤S1.1：在发射控制系统的执控机箱中，将PC104主机板的104根ISA总线通过排叉引入到PCB母板上，将堆栈垒接的CSD串口板卡平铺到PCB母板的总线排叉上。
优选地，所述步骤S3包括：
步骤S3.1：将CSD串口板卡平铺处理后，对IS104总线的复位信号采用软件复位滤波算法，确保总线复位信号的毛刺干扰被滤波处理。
优选地，所述步骤S3还包括：
步骤S3.2：根据驱动软件升级控制信息，对FPGA进行驱动软件升级。
优选地，所述步骤S3包括：
步骤S3.3：加入10ms的ISA_RST信号复位信号滤波处理，当采集到总线上的复位信号高电平时，启动FPGA计数器对芯片时钟CLK信号进行连续计数，当FPGA在10ms时间内连续采集到400000个CLK信号后，输出准确的串口板卡复位信号。
根据本发明提供的一种基于PC104架构的总线模块连接系统，包括：
模块M1：在发射控制系统的执控机箱中，将主机板的ISA总线通过排叉引入到PCB母板上，将堆栈垒接的CSD串口板卡平铺到PCB母板的总线排叉上；
模块M2：PCB母板的ISA总线经过复位信号滤波电路，对ISA_RST信号进行复位信号检测，通过复位信号检测电路来检测PC104主板的复位信号，保证ISA总线上的脉冲毛刺干扰能够被复位信号检测电路屏蔽；
模块M3：加入设定时间数值的ISA_RST信号复位信号滤波处理，当采集到总线上的复位信号高电平时，启动FPGA计数器对芯片时钟CLK信号进行连续计数，当FPGA在设定时间内连续采集到设定数量的CLK信号后，输出串口板卡复位信号；
模块M4：获取基于PC104架构的总线模块连接结果信息。
经过上述的改进后PC104架构的总线模块连接方式，发射控制系统的执控机箱串口通信的可靠性和抗干扰性能有了很大的提高，串口板卡复位异常问题得到有效抑制。
优选地，所述模块M1包括：
模块M1.1：在发射控制系统的执控机箱中，将PC104主机板的104根ISA总线通过排叉引入到PCB母板上，将堆栈垒接的CSD串口板卡平铺到PCB母板的总线排叉上。
优选地，所述模块M3包括：
模块M3.1：将CSD串口板卡平铺处理后，对IS104总线的复位信号采用软件复位滤波算法，确保总线复位信号的毛刺干扰被滤波处理。
优选地，所述模块M3还包括：
模块M3.2：根据驱动软件升级控制信息，对FPGA进行驱动软件升级。
优选地，所述模块M3包括：
模块M3.3：加入10ms的ISA_RST信号复位信号滤波处理，当采集到总线上的复位信号高电平时，启动FPGA计数器对芯片时钟CLK信号进行连续计数，当FPGA在10ms时间内连续采集到400000个CLK信号后，输出准确的串口板卡复位信号。
与现有技术相比，本发明具有如下的有益效果：
1、本发明能够很好地应用于执控组合的PC104总线设备中。由于挂在PC104总线上的总线模块越来越多，导致了以往板卡模块堆栈的安装方式维修不方便及可靠性降低，更会导致CSD串口板卡上电复位异常现象，采用模块堆栈安装的方式无法满足总线模块越来越多的问题，因此采用了该专利中的总线模块平铺连接方式，实现了多种板卡模块安装的可维护性和可靠性要求；
2、本发明中，PC104总线模块连接方式通常采用堆栈垒接的连接方式。这种堆栈垒接的方式即为总线模块通过104芯排叉垒接到PC104主板的上方，通过104芯排叉将PC104主板总线与总线模块进行信号连接。但是在当前发射控制系统的执控机箱内，总线模块垒接越来越多，导致总线上的模块安装测试不方便且上电复位存在干扰导致异常复位的情况出现；
3、本发明采用了该专利中的PC104总线模块平铺技术，最终解决了上述的测试安装问题及上电复位异常问题。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是本发明的基于PC104架构的总线模块连接方式示意图；
图2是本发明的复位信号滤波电路示意图；
图3是本发明的CSD串口板卡FPGA驱动复位信号滤波算法流程示意图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
如图1，本发明基于PC104架构的总线模块连接方法，是将PC104主板的104根ISA总线引至PC104母板，然后将改进前堆栈垒接的CSD串口板卡改进为平铺到PC104母板上，通过母板上的104根总线和PC104主板连接；
如图2，经过上述的CSD串口板卡平铺改进之后，对ISA总线复位信号进行复位信号滤波电路升级，当复位信号ISA_RST无效(低电平)的情况下，当电源信号上有毛刺干扰时，复位信号毛刺干扰大于1.5VDD，干扰信号持续1ns以上级别时，复位信号检测信号将被拉低，直至复位信号ISA_RST有效(高电平)，复位信号检测信号再恢复高电平。复位信号输出信号RST_OUT能在无毛刺干扰状态下不断刷新复位信号检测电路输出的信号，并输出正确的RST_OUT信号；
如图3，经过上述的硬件滤波电路升级后，对CSD串口板卡的FPGA进行驱动软件升级。原驱动的基础上加入了10ms的ISA_RST复位信号滤波处理。当采集到ISA_RST复位信号高电平时，计数器开始对芯片时钟CLK信号连续计数，芯片主频为40MHz，FPGA在10ms时间内连续采集400 000个CLK信号后，串口板卡才能确认收到一个准确的串口板卡复位信号，CSD串口板卡进行正确复位。同时在原驱动的基础上加入了复位信号非正常掉电保持功能，即：采集到ISA_RST复位信号高电平受到ISA线路毛刺的干扰而出现短时非正常掉电时，当掉电超出阈值不超过3个CLK时钟信号脉宽，计数器不进行清零操作；反之，如果掉电超过3个CLK时钟信号脉宽，则计数器清零，本次ISA_RST复位信号无效。这样就确保了即使复位信号电平受到干扰也能保持，从而提高了复位电路的抗干扰能力。
综上所述，本发明的基于PC104架构的总线模块连接方式明显提升发射控制系统执控机箱串口通信的可靠性和抗干扰能力。
PC104总线模块连接方式通常采用堆栈垒接的连接方式。这种堆栈垒接的方式即为总线模块通过104芯排叉垒接到PC104主板的上方，通过104芯排叉将PC104主板总线与总线模块进行信号连接。但是在当前发射控制系统的执控机箱内，总线模块垒接越来越多，导致总线上的模块安装测试不方便且上电复位存在干扰导致异常复位的情况出现。因此采用了该专利中的PC104总线模块平铺技术，最终解决了上述的测试安装问题及上电复位异常问题。
应用于执控组合的PC104总线设备中。由于挂在PC104总线上的总线模块越来越多，导致了以往板卡模块堆栈的安装方式维修不方便及可靠性降低，更会导致CSD串口板卡上电复位异常现象，采用模块堆栈安装的方式无法满足总线模块越来越多的问题，因此采用了该专利中的总线模块平铺连接方式，实现了多种板卡模块安装的可维护性和可靠性要求。
在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (10)

1.一种基于PC104架构的总线模块连接方法，其特征在于，包括：
步骤S1：在发射控制系统的执控机箱中，将主机板的ISA总线通过排叉引入到PCB母板上，将堆栈垒接的CSD串口板卡平铺到PCB母板的总线排叉上；
步骤S2：PCB母板的ISA总线经过复位信号滤波电路，对ISA_RST信号进行复位信号检测，通过复位信号检测电路来检测PC104主板的复位信号，保证ISA总线上的脉冲毛刺干扰能够被复位信号检测电路屏蔽；
步骤S3：加入设定时间数值的ISA_RST信号复位信号滤波处理，当采集到总线上的复位信号高电平时，启动FPGA计数器对芯片时钟CLK信号进行连续计数，当FPGA在设定时间内连续采集到设定数量的CLK信号后，输出串口板卡复位信号；
步骤S4：获取基于PC104架构的总线模块连接结果信息。
2.根据权利要求1所述的基于PC104架构的总线模块连接方法，其特征在于，所述步骤S1包括：
步骤S1.1：在发射控制系统的执控机箱中，将PC104主机板的104根ISA总线通过排叉引入到PCB母板上，将堆栈垒接的CSD串口板卡平铺到PCB母板的总线排叉上。
3.根据权利要求1所述的基于PC104架构的总线模块连接方法，其特征在于，所述步骤S3包括：
步骤S3.1：将CSD串口板卡平铺处理后，对IS104总线的复位信号采用软件复位滤波算法。
4.根据权利要求3所述的基于PC104架构的总线模块连接方法，其特征在于，所述步骤S3还包括：
步骤S3.2：根据驱动软件升级控制信息，对FPGA进行驱动软件升级。
5.根据权利要求4所述的基于PC104架构的总线模块连接方法，其特征在于，所述步骤S3包括：
步骤S3.3：加入10ms的ISA_RST信号复位信号滤波处理，当采集到总线上的复位信号高电平时，启动FPGA计数器对芯片时钟CLK信号进行连续计数，当FPGA在10ms时间内连续采集到400000个CLK信号后，输出串口板卡复位信号。
6.一种基于PC104架构的总线模块连接系统，其特征在于，包括：
模块M1：在发射控制系统的执控机箱中，将主机板的ISA总线通过排叉引入到PCB母板上，将堆栈垒接的CSD串口板卡平铺到PCB母板的总线排叉上；
模块M2：PCB母板的ISA总线经过复位信号滤波电路，对ISA_RST信号进行复位信号检测，通过复位信号检测电路来检测PC104主板的复位信号，保证ISA总线上的脉冲毛刺干扰能够被复位信号检测电路屏蔽；
模块M3：加入设定时间数值的ISA_RST信号复位信号滤波处理，当采集到总线上的复位信号高电平时，启动FPGA计数器对芯片时钟CLK信号进行连续计数，当FPGA在设定时间内连续采集到设定数量的CLK信号后，输出串口板卡复位信号；
模块M4：获取基于PC104架构的总线模块连接结果信息。
7.根据权利要求6所述的基于PC104架构的总线模块连接系统，其特征在于，所述模块M1包括：
模块M1.1：在发射控制系统的执控机箱中，将PC104主机板的104根ISA总线通过排叉引入到PCB母板上，将堆栈垒接的CSD串口板卡平铺到PCB母板的总线排叉上。
8.根据权利要求6所述的基于PC104架构的总线模块连接系统，其特征在于，所述模块M3包括：
模块M3.1：将CSD串口板卡平铺处理后，对IS104总线的复位信号采用软件复位滤波算法。
9.根据权利要求8所述的基于PC104架构的总线模块连接系统，其特征在于，所述模块M3还包括：
模块M3.2：根据驱动软件升级控制信息，对FPGA进行驱动软件升级。
10.根据权利要求9所述的基于PC104架构的总线模块连接系统，其特征在于，所述模块M3包括：
模块M3.3：加入10ms的ISA_RST信号复位信号滤波处理，当采集到总线上的复位信号高电平时，启动FPGA计数器对芯片时钟CLK信号进行连续计数，当FPGA在10ms时间内连续采集到400000个CLK信号后，输出串口板卡复位信号。
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