CN112748955B - 存储装置及其映射方法 - Google Patents

存储装置及其映射方法 Download PDF

Info

Publication number
CN112748955B
CN112748955B CN201911298678.1A CN201911298678A CN112748955B CN 112748955 B CN112748955 B CN 112748955B CN 201911298678 A CN201911298678 A CN 201911298678A CN 112748955 B CN112748955 B CN 112748955B
Authority
CN
China
Prior art keywords
register
section
shadow
data
segment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911298678.1A
Other languages
English (en)
Other versions
CN112748955A (zh
Inventor
郑乃文
沈子岚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp
Original Assignee
Nuvoton Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp filed Critical Nuvoton Technology Corp
Publication of CN112748955A publication Critical patent/CN112748955A/zh
Application granted granted Critical
Publication of CN112748955B publication Critical patent/CN112748955B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/30123—Organisation of register space, e.g. banked or distributed register file according to context, e.g. thread buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30105—Register structure
    • G06F9/30116—Shadow registers, e.g. coupled registers, not forming part of the register space
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/30138—Extension of register space, e.g. register cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Executing Machine-Instructions (AREA)

Abstract

一种存储装置及其映射方法，该存储装置耦接至主机以及第一暂存器，包括第一映射暂存器、影子暂存器以及控制器。第一映射暂存器用以存储第一暂存器的第一地址。影子暂存器包括第一影子区段，其中第一影子区段映射至第一暂存器的第一暂存器区段。控制器接收主机发出的初始化指令而将第一地址写入至第一映射暂存器，使得第一影子区段映射至第一暂存器区段。

Description

存储装置及其映射方法
技术领域
本发明有关于一种存储装置，特别有关于一种与暂存器映射的存储装置及其映射方法。
背景技术
目前中央处理器对暂存器的存取，往往都是指定一个暂存器地址后再存取该暂存器的内容。当中央处理器需要频繁的存取多个暂存器的内容时，重复指定暂存器的地址将造成存储时间的浪费。为了增进时序(timing)的改善与达成同步的需求，进而中央处理器的效能，有必要针对同时对多个且非固定地址的暂存器进行存取的方式进行优化。
发明内容
有鉴于此，本发明提出一种存储装置，耦接至一主机以及一第一暂存器(register)，包括一第一映射暂存器、一影子暂存器以及一控制器。上述第一映射暂存器用以存储上述第一暂存器的一第一地址。上述影子暂存器包括一第一影子区段，其中上述第一影子区段映射至上述第一暂存器的一第一暂存器区段。上述控制器接收上述主机发出的一初始化指令而将上述第一地址写入至上述第一映射暂存器，使得上述第一影子区段映射至上述第一暂存器区段。
根据本发明的一实施例，上述第一暂存器区段具有一第一区段地址。上述存储装置更包括一第一遮罩暂存器。上述第一遮罩暂存器用以存储上述第一区段地址，其中上述控制器更根据上述初始化指令而将上述第一区段地址写入至上述第一遮罩暂存器。
根据本发明的一实施例，存储装置更包括一使能暂存器。上述使能暂存器包括一第一使能区段，其中当上述控制器根据上述初始化指令而将一第一逻辑电平写入至上述第一使能区段时，上述第一影子区段映射至上述第一暂存器区段，其中当上述控制器根据上述初始化指令而将一第二逻辑电平写入至上述第一使能区段时，上述第一影子区段停止映射至上述第一暂存器区段。
根据本发明的一实施例，当上述主机执行一写入程序用以将一第一数据写入至上述第一暂存器区段且上述第一使能区段为上述第一逻辑电平时，上述主机将上述第一数据写入至上述第一影子区段后，上述控制器再将上述第一数据自上述第一影子区段写入至上述第一暂存器区段。当上述主机执行上述写入程序且上述第一使能区段为上述第二逻辑电平时，上述主机直接将上述第一数据写入至上述第一暂存器区段。
根据本发明的一实施例，当上述主机执行一读取程序以读取上述第一暂存器区段且上述第一使能区段为上述第一逻辑电平时，上述主机读取上述第一影子区段。当上述主机执行上述读取程序且上述第一使能区段为上述第二逻辑电平时，上述主机直接读取上述第一暂存器区段。
根据本发明的一实施例，上述存储装置更耦接至一第二暂存器，上述第二暂存器具有一第二地址且包括一第二暂存器区段，其中上述影子暂存器更包括一第二影子区段。上述存储装置更包括一第二映射暂存器。上述第二映射暂存器用以存储上述第二地址，其中当上述控制器接收到上述初始化指令时，上述控制器更将上述第二地址写入至上述第二映射暂存器，使得上述第二影子区段映射至上述第二暂存器区段。
根据本发明的一实施例，上述第二暂存器区段具有一第二区段地址，其中上述存储装置更包括一第二遮罩暂存器。上述第二遮罩暂存器用以存储上述第二区段地址，其中当上述控制器接收到上述初始化指令时，上述控制器将上述第二区段地址写入至上述第二遮罩暂存器。
根据本发明的一实施例，上述使能暂存器更包括一第二使能区段，其中当上述控制器将上述第一逻辑电平写入至上述第二使能区段时，上述第二影子区段映射至上述第二暂存器区段，其中当上述控制器将上述第二逻辑电平写入至上述第二使能区段时，上述第二影子区段停止映射至上述第二暂存器区段。
根据本发明的一实施例，当上述主机执行一写入程序用以将一第一数据写入至上述第一暂存器区段以及将一第二数据写入至上述第二暂存器区段并且上述第一使能区段以及上述第二使能区段皆为上述第一逻辑电平时，上述主机将上述第一数据写入至上述第一影子区段以及将上述第二数据写入至上述第二影子区段后，上述控制器再将上述第一数据以及上述第二数据自上述第一影子区段以及上述第二影子区段分别写入至上述第一暂存器区段以及上述第二暂存器区段，其中当上述主机执行上述写入程序且上述第一使能区段以及上述第二使能区段皆为上述第二逻辑电平时，上述主机直接将上述第一数据写入至上述第一暂存器区段以及将上述第二数据写入至上述第二暂存器区段。
根据本发明的一实施例，当上述主机执行一读取程序用以读取上述第一暂存器区段的上述第一数据以及上述第二暂存器区段的上述第二数据并且上述第一使能区段以及上述第二使能区段皆为上述第一逻辑电平时，上述主机自上述第一影子区段以及上述第二影子区段读取上述第一数据以及上述第二数据，其中当上述主机执行上述读取程序且上述第一使能区段以及上述第二使能区段为上述第二逻辑电平时，上述主机直接自上述第一暂存器区段以及上述第二暂存器区段读取上述第一数据以及上述第二数据。
本发明还提出一种映射方法，适用于一存储装置，其中上述存储装置耦接至一主机以及一第一暂存器，且包括一影子暂存器。上述映射方法包括：接收上述主机发出的一初始化指令；根据上述初始化指令，存储一第一暂存器的一第一地址；以及将上述影子暂存器的一第一影子区段映射至上述第一暂存器的一第一暂存器区段。
根据本发明的一实施例，上述映射方法更包括：根据上述初始化指令，存储上述第一暂存器区段的一第一区段地址。
根据本发明的一实施例，上述影子暂存器更包括一使能暂存器，其中上述映射方法更包括：根据上述初始化指令，将上述使能暂存器的一第一使能区段写入一第一逻辑电平；当上述第一使能区段为上述第一逻辑电平时，将上述第一影子区段映射至上述第一暂存器区段；以及当上述第一使能区段为一第二逻辑电平时，停止将上述第一影子区段映射至上述第一暂存器区段。
根据本发明的一实施例，当上述主机发出一写入指令而将一第一数据写入至上述第一暂存器区段且上述第一使能区段为上述第一逻辑电平时，上述主机将上述第一数据写入至上述第一影子区段后，上述第一数据自上述第一影子区段被写入至上述第一暂存器区段，其中当上述主机发出上述写入指令且上述第一使能区段为上述第二逻辑电平时，上述主机直接将上述第一数据写入至上述第一暂存器区段。
根据本发明的一实施例，当上述主机发出一读取指令而读取上述第一暂存器区段且上述第一使能区段为上述第一逻辑电平时，上述主机读取上述第一影子区段，其中当上述主机发出上述读取指令且上述第一使能区段为上述第二逻辑电平时，上述主机直接读取上述第一暂存器区段。
根据本发明的一实施例，上述存储装置更耦接至一第二暂存器，上述第二暂存器包括一第二暂存器区段，其中上述影子暂存器更包括一第二影子区段，其中上述映射方法更包括：根据上述初始化指令，存储上述第二暂存器的一第二地址；以及将上述影子暂存器的一第二影子区段映射至上述第二暂存器区段。
根据本发明的一实施例，上述映射方法更包括：根据上述初始化指令，存储上述第二暂存器区段的一第二区段地址。
根据本发明的一实施例，映射方法更包括：根据上述初始化指令，将上述使能暂存器的一第二使能区段写入上述第一逻辑电平；当上述第二使能区段为上述第一逻辑电平时，将上述第二影子区段映射至上述第二暂存器区段；以及当上述第二使能区段为上述第二逻辑电平时，停止将上述第二影子区段映射至上述第二暂存器区段。
根据本发明的一实施例，当上述主机发出一写入指令而将一第一数据写入至上述第一暂存器区段以及将一第二数据写入至上述第二暂存器区段并且上述第一使能区段以及上述第二使能区段皆为上述第一逻辑电平时，上述主机将上述第一数据写入至上述第一影子区段以及将上述第二数据写入至上述第二影子区段后，上述第一数据以及上述第二数据自上述第一影子区段以及上述第二影子区段分别被写入至上述第一暂存器区段以及上述第二暂存器区段，其中当上述主机发出上述写入指令且上述第一使能区段以及上述第二使能区段皆为上述第二逻辑电平时，上述主机直接将上述第一数据写入至上述第一暂存器区段以及将上述第二数据写入至上述第二暂存器区段。
根据本发明的一实施例，当上述主机发出一读取指令而读取上述第一暂存器区段的上述第一数据以及上述第二暂存器区段的上述第二数据并且上述第一使能区段以及上述第二使能区段皆为上述第一逻辑电平时，上述主机自上述第一影子区段以及上述第二影子区段读取上述第一数据以及上述第二数据，其中当上述主机发出上述读取指令且上述第一使能区段以及上述第二使能区段为上述第二逻辑电平时，上述主机直接自上述第一暂存器区段以及上述第二暂存器区段读取上述第一数据以及上述第二数据。
附图说明
图1显示根据本发明的一实施例所述的存储装置的方块图；以及
图2显示根据本发明的一实施例所述的映射方法的流程图。
符号说明：
10 主机
100 存储装置
110 第一映射暂存器
120 第一遮罩暂存器
130 第二映射暂存器
140 第二遮罩暂存器
150 影子暂存器
151 第一影子区段
152 第二影子区段
160 控制器
170 使能暂存器
171 第一使能区段
172 第二使能区段
210 第一暂存器
211 第一暂存器区段
220 第二暂存器
221 第二暂存器区段
INI 初始化指令
INR 读取指令
INW 写入指令
RA1 第一地址
RA2 第二地址
RS1 第一区段地址
RS2 第二区段地址
DT1 第一数据
DT2 第二数据
S21～S29 步骤流程
具体实施方式
以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以申请专利范围所界定者为准。
值得注意的是，以下所揭露的内容可提供多个用以实践本发明的不同特点的实施例或范例。以下所述的特殊的元件范例与安排仅用以简单扼要地阐述本发明的精神，并非用以限定本发明的范围。此外，以下说明书可能在多个范例中重复使用相同的元件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例以及/或配置之间的关系。此外，以下说明书所述的一个特征连接至、耦接至以及/或形成于另一特征之上等的描述，实际可包含多个不同的实施例，包括该等特征直接接触，或者包含其它额外的特征形成于该等特征之间等等，使得该等特征并非直接接触。
图1显示根据本发明的一实施例所述的存储装置的方块图。如图1所示，存储装置100耦接至主机10以及第一暂存器210(register)以及第二暂存器220。存储装置100包括第一映射暂存器110、第一遮罩暂存器120、第二映射暂存器130、第二遮罩暂存器140、影子暂存器150以及控制器160。
第一暂存器210包括第一暂存器区段211，第二暂存器220包括第二暂存器区段221，其中主机10存取第一暂存器区段211以及第二暂存器区段221存储的数据。根据本发明的其他实施例，主机10以及存储装置100可仅耦接至一个暂存器，或是耦接至多个暂存器，在此仅以主机10以及存储装置100耦接至第一暂存器210以及第二暂存器220进行说明解释，并非以任何形式限定于此。
影子暂存器150包括第一影子区段151以及第二影子区段152。根据本发明的一实施例，当控制器160接收到主机10发出的初始化指令INI时，控制器160将第一暂存器210的第一地址RA1存储于第一映射暂存器110，将第一暂存器210的第一暂存器区段211的第一区段地址RS1存储于第一遮罩暂存器120，使得第一影子区段151映射至第一暂存器区段211。根据本发明的一实施例，第一暂存器区段211的大小可自行决定。
此外，控制器160更根据初始指令INI，将第二暂存器220的第二地址RA2存储于第二映射暂存器130，将第二暂存器220的第二暂存器区段221的第二区段地址RS2存储于第二遮罩暂存器140，使得第二影子区段152映射至第二暂存器区段221。根据本发明的一实施例，第二暂存器区段221的大小可自行决定。
根据本发明的一实施例，当主机10执行写入指令INW用以将第一数据写入至第一暂存器区段211以及将第二数据写入至第二暂存器区段221时，主机10将第一数据DT1以及第二数据DT2分别写入至第一影子区段151以及第二影子区段152后，控制器160再分别将第一数据DT1以及第二数据DT2，自第一影子区段151以及第二影子区段152而同步至第一暂存器区段211以及第二暂存器区段221。
根据本发明的另一实施例，当主机10执行读取指令INR用以读取第一暂存器区段211的第一数据DT1及/或第二暂存器221的第二数据DT2时，由于第一影子区段151映射至第一暂存器区段211且第二影子区段152映射至第二暂存器区段221，主机10可直接存取影子暂存器150的第一影子区段151以及第二影子区段152而读取第一数据DT1以及第二数据DT2。
由于控制器160接收到初始化指令INI后已将影子暂存器150映射至第一暂存器区段211以及第二暂存器区段221，使得第一数据DT1以及第二数据DT2连续存储于影子暂存器150中，当主机10需要同时存取第一数据DT1以及第二数据DT2时，可自影子暂存器150上连续读取第一数据DT1以及第二数据DT2或将第一数据DT1以及第二数据DT2连续写入影子暂存器150，而无须重复指定第一暂存器210以及第二暂存器220的地址，进而增进存取效率。
如图1所示，存储装置100更包括使能暂存器170，其中使能暂存器170包括第一使能区段171以及第二使能区段172。根据本发明的一实施例，当控制器160接收到主机10发送的初始化指令INI时，控制器160将第一使能区段171及/或第二使能区段172写入第一逻辑电平，使得第一影子区段151映射至第一暂存器区段211及/或第二影子区段152映射至第二暂存器区段221。
根据本发明的另一实施例，当控制器160将第一使能区段171以及第二使能区段172写入第二逻辑电平时，第一影子区段151停止映射至第一暂存器区段211以及第二影子区段152停止映射至第二暂存器区段221。换句话说，当第一使能区段171以及第二使能区段172写入第二逻辑电平时，主机10直接存取第一暂存器210以及第二暂存器220，而不再通过存储装置100存取第一暂存器210以及第二暂存器220。
根据本发明的其他实施例，控制器160也可将第一使能区段171以及第二使能区段172之一者写入第一逻辑电平，将第一使能区段171以及第二使能区段172的另一者写入第二逻辑电平，使得影子暂存器150仅与第一暂存器210以及第二暂存器220之一者进行同步。因此，主机10通过存储装置100存取第一暂存器210以及第二暂存器220之一者，并且直接存取第一暂存器210以及第二暂存器220的另一者。根据本发明的一实施例，第一逻辑电平以及第二逻辑电平为不同。
图2显示根据本发明的一实施例所述的映射方法的流程图。以下针对映射方法200的叙述，将搭配图1的方块图，以利详细说明。
首先，存储装置100接收主机10发出的初始化指令INI(步骤S21)，而将第一暂存器210的第一地址RA1存储于第一映射暂存器110中(步骤S22)，且将第一暂存器210的第一暂存器区段211的第一区段地址RS1存储于第一遮罩暂存器120中(步骤S23)。
接着，控制器160将使能暂存器170的第一使能区段171写入第一逻辑电平(步骤S24)，并且将影子暂存器150的第一影子区段151映射至第一暂存器210的第一暂存器区段211(步骤S25)。
此外，控制器160更将第二暂存器220的第二地址RA2写入第二映射暂存器130(步骤S26)，将第二暂存器220的第二暂存器区段221的第二区段地址RS2存储于第二遮罩暂存器140中(步骤S27)，且将使能暂存器170的第二使能区段172写入第一逻辑电平(步骤S28)。接着，控制器160将影子暂存器150的第二影子区段152映射至第二暂存器220的第二暂存器区段221(步骤S29)。
根据本发明的一实施例，当主机10发出写入指令INW而将第一数据DT1写入至第一暂存器区段211且第一使能区段171为第一逻辑电平时，主机10将第一数据DT1写入至第一影子区段151后，控制器160将第一数据DT1自第一影子区段151同步至第一暂存器区段211。根据本发明的另一实施例，当主机10发出写入指令INW而将第一数据DT1写入至第一暂存器区段211且第一使能区段171为第二逻辑电平时，主机10直接将第一数据DT1写入至第一暂存器区段211。
根据本发明的一实施例，当主机发出读取指令INR而读取第一暂存器区段211存储的第一数据DT1且第一使能区段171为第一逻辑电平时，主机10读取第一影子区段151。根据本发明的另一实施例，当主机10发出读取指令INR且第一使能区段171为第二逻辑电平时，主机10直接读取存储于第一暂存器区段211的第一数据DT1。
根据本发明的一实施例，当主机10发出写入指令INW而同时将第一数据DT1以及第二数据DT2分别写入至第一暂存器区段211以及第二暂存器区段221并且第一使能区段171以及第二使能区段172皆为第一逻辑电平时，主机10将第一数据DT1写入至第一影子区段151以及将第二数据DT2写入至第二影子区段152后，控制器160再将第一数据DT1以及第二数据DT2自第一影子区段151以及第二影子区段152分别同步至第一暂存器区段211以及第二暂存器区段221。
根据本发明的另一实施例，当述主机10发出写入指令INW而同时将第一数据DT1以及第二数据DT2分别写入至第一暂存器区段211以及第二暂存器区段221且第一使能区段171以及第二使能区段172皆为第二逻辑电平时，主机10直接将第一数据DT1写入至第一暂存器区段211以及将第二数据DT2写入至第二暂存器区段221。
根据本发明的一实施例，当主机10发出读取指令INR而读取第一暂存器区段211存储的第一数据DT1以及第二暂存器区段221存储的第二数据DT2并且第一使能区段171以及第二使能区段172皆为第一逻辑电平时，主机10自第一影子区段151以及第二影子区段152读取第一数据DT1以及第二数据DT2。
根据本发明的另一实施例，当主机10发出读取指令INR且第一使能区段171以及第二使能区段172为第二逻辑电平时，主机10直接读取第一暂存器区段211上的第一数据DT1以及第二暂存器区段221上的第二数据DT2。
由于控制器160接收到初始化指令INI后将影子暂存器150的第一影子区段151以及第二影子区段152分别映射至第一暂存器区段211以及第二暂存器区段221，使得第一数据DT1以及第二数据DT2连续存储于影子暂存器150中。当主机10需要同时存取第一数据DT1以及第二数据DT2时，可自影子暂存器150上连续读取第一数据DT1以及第二数据DT2或将第一数据DT1以及第二数据DT2连续写入影子暂存器150，而无须重复指定第一暂存器210以及第二暂存器220的地址，进而增进存取效率。
以上所述为实施例的概述特征。所属技术领域中具有通常知识者应可以轻而易举地利用本发明为基础设计或调整以实行相同的目的和/或达成此处介绍的实施例的相同优点。所属技术领域中具有通常知识者也应了解相同的配置不应背离本创作的精神与范围，在不背离本创作的精神与范围下他们可做出各种改变、取代和交替。说明性的方法仅表示示范性的步骤，但这些步骤并不一定要以所表示的顺序执行。可另外加入、取代、改变顺序和/或消除步骤以视情况而作调整，并与所揭露的实施例精神和范围一致。

Claims (12)

1.一种存储装置，耦接至一主机以及一第一暂存器，其特征在于，包括：
一第一映射暂存器，用以存储所述第一暂存器的一第一地址；
一影子暂存器，包括一第一影子区段，其中所述第一影子区段映射至所述第一暂存器的一第一暂存器区段；以及
一控制器，接收所述主机发出的一初始化指令而将所述第一地址写入至所述第一映射暂存器，使得所述第一影子区段映射至所述第一暂存器区段；
其中，所述第一暂存器区段具有一第一区段地址，其中所述存储装置还包括：
一第一遮罩暂存器，用以存储所述第一区段地址，其中所述控制器更根据所述初始化指令而将所述第一区段地址写入至所述第一遮罩暂存器；
一使能暂存器，包括一第一使能区段，其中当所述控制器根据所述初始化指令而将一第一逻辑电平写入至所述第一使能区段时，所述第一影子区段映射至所述第一暂存器区段，其中当所述控制器根据所述初始化指令而将一第二逻辑电平写入至所述第一使能区段时，所述第一影子区段停止映射至所述第一暂存器区段。
2.根据权利要求1所述的存储装置，其特征在于，所述存储装置更耦接至一第二暂存器，所述第二暂存器具有一第二地址且包括一第二暂存器区段，其中所述影子暂存器更包括一第二影子区段，其中所述存储装置还包括：
一第二映射暂存器，用以存储所述第二地址，其中当所述控制器接收到所述初始化指令时，所述控制器更将所述第二地址写入至所述第二映射暂存器，使得所述第二影子区段映射至所述第二暂存器区段。
3.根据权利要求2所述的存储装置，其特征在于，所述第二暂存器区段具有一第二区段地址，其中所述存储装置还包括：
一第二遮罩暂存器，用以存储所述第二区段地址，其中当所述控制器接收到所述初始化指令时，所述控制器将所述第二区段地址写入至所述第二遮罩暂存器。
4.根据权利要求2所述的存储装置，其特征在于，所述使能暂存器还包括一第二使能区段，其中当所述控制器将所述第一逻辑电平写入至所述第二使能区段时，所述第二影子区段映射至所述第二暂存器区段，其中当所述控制器将所述第二逻辑电平写入至所述第二使能区段时，所述第二影子区段停止映射至所述第二暂存器区段。
5.根据权利要求4所述的存储装置，其特征在于，当所述主机执行一写入程序用以将一第一数据写入至所述第一暂存器区段以及将一第二数据写入至所述第二暂存器区段并且所述第一使能区段以及所述第二使能区段皆为所述第一逻辑电平时，所述主机将所述第一数据写入至所述第一影子区段以及将所述第二数据写入至所述第二影子区段后，所述控制器再将所述第一数据以及所述第二数据自所述第一影子区段以及所述第二影子区段分别写入至所述第一暂存器区段以及所述第二暂存器区段，其中当所述主机执行所述写入程序且所述第一使能区段以及所述第二使能区段皆为所述第二逻辑电平时，所述主机直接将所述第一数据写入至所述第一暂存器区段以及将所述第二数据写入至所述第二暂存器区段。
6.根据权利要求5所述的存储装置，其特征在于，当所述主机执行一读取程序用以读取所述第一暂存器区段的所述第一数据以及所述第二暂存器区段的所述第二数据并且所述第一使能区段以及所述第二使能区段皆为所述第一逻辑电平时，所述主机自所述第一影子区段以及所述第二影子区段读取所述第一数据以及所述第二数据，其中当所述主机执行所述读取程序且所述第一使能区段以及所述第二使能区段为所述第二逻辑电平时，所述主机直接自所述第一暂存器区段以及所述第二暂存器区段读取所述第一数据以及所述第二数据。
7.一种映射方法，适用于一存储装置，其特征在于，所述存储装置耦接至一主机以及一第一暂存器，且包括一影子暂存器，其中所述映射方法包括：
接收所述主机发出的一初始化指令；
根据所述初始化指令，存储一第一暂存器的一第一地址；以及
将所述影子暂存器的一第一影子区段映射至所述第一暂存器的一第一暂存器区段；
其中，所述映射方法还包括：
根据所述初始化指令，存储所述第一暂存器区段的一第一区段地址；
其中，所述影子暂存器还包括一使能暂存器，其中所述映射方法还包括：
根据所述初始化指令，将所述使能暂存器的一第一使能区段写入一第一逻辑电平；
当所述第一使能区段为所述第一逻辑电平时，将所述第一影子区段映射至所述第一暂存器区段；以及
当所述第一使能区段为一第二逻辑电平时，停止将所述第一影子区段映射至所述第一暂存器区段。
8.根据权利要求7所述的映射方法，其特征在于，所述存储装置更耦接至一第二暂存器，所述第二暂存器包括一第二暂存器区段，其中所述影子暂存器还包括一第二影子区段，其中所述映射方法还包括：
根据所述初始化指令，存储所述第二暂存器的一第二地址；以及
将所述影子暂存器的一第二影子区段映射至所述第二暂存器区段。
9.根据权利要求8所述的映射方法，还包括：
根据所述初始化指令，存储所述第二暂存器区段的一第二区段地址。
10.根据权利要求8所述的映射方法，还包括：
根据所述初始化指令，将所述使能暂存器的一第二使能区段写入所述第一逻辑电平；
当所述第二使能区段为所述第一逻辑电平时，将所述第二影子区段映射至所述第二暂存器区段；以及
当所述第二使能区段为所述第二逻辑电平时，停止将所述第二影子区段映射至所述第二暂存器区段。
11.根据权利要求10所述的映射方法，其特征在于，当所述主机发出一写入指令而将一第一数据写入至所述第一暂存器区段以及将一第二数据写入至所述第二暂存器区段并且所述第一使能区段以及所述第二使能区段皆为所述第一逻辑电平时，所述主机将所述第一数据写入至所述第一影子区段以及将所述第二数据写入至所述第二影子区段后，所述第一数据以及所述第二数据自所述第一影子区段以及所述第二影子区段分别被写入至所述第一暂存器区段以及所述第二暂存器区段，其中当所述主机发出所述写入指令且所述第一使能区段以及所述第二使能区段皆为所述第二逻辑电平时，所述主机直接将所述第一数据写入至所述第一暂存器区段以及将所述第二数据写入至所述第二暂存器区段。
12.根据权利要求11所述的映射方法，其特征在于，当所述主机发出一读取指令而读取所述第一暂存器区段的所述第一数据以及所述第二暂存器区段的所述第二数据并且所述第一使能区段以及所述第二使能区段皆为所述第一逻辑电平时，所述主机自所述第一影子区段以及所述第二影子区段读取所述第一数据以及所述第二数据，其中当所述主机发出所述读取指令且所述第一使能区段以及所述第二使能区段为所述第二逻辑电平时，所述主机直接自所述第一暂存器区段以及所述第二暂存器区段读取所述第一数据以及所述第二数据。
CN201911298678.1A 2019-10-29 2019-12-17 存储装置及其映射方法 Active CN112748955B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW108138962A TWI716167B (zh) 2019-10-29 2019-10-29 儲存裝置及其映射方法
TW108138962 2019-10-29

Publications (2)

Publication Number Publication Date
CN112748955A CN112748955A (zh) 2021-05-04
CN112748955B true CN112748955B (zh) 2023-12-08

Family

ID=75237420

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911298678.1A Active CN112748955B (zh) 2019-10-29 2019-12-17 存储装置及其映射方法

Country Status (3)

Country Link
US (1) US11321091B2 (zh)
CN (1) CN112748955B (zh)
TW (1) TWI716167B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949787A (en) * 1997-09-04 1999-09-07 Exar Corporation Multi-function FIFO counter status register
CN101079014A (zh) * 2006-05-26 2007-11-28 联发科技股份有限公司 可为装置请求及操作主机提供的外部暂存器的方法及系统
CN101819553A (zh) * 2009-02-12 2010-09-01 威盛电子股份有限公司 微码指令执行次数的计数装置以及计数方法
CN102063377A (zh) * 2009-11-16 2011-05-18 联发科技股份有限公司 存储介质的数据存取管理方法及存储控制器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4853846A (en) * 1986-07-29 1989-08-01 Intel Corporation Bus expander with logic for virtualizing single cache control into dual channels with separate directories and prefetch for different processors
US5546553A (en) * 1990-09-24 1996-08-13 Texas Instruments Incorporated Multifunctional access devices, systems and methods
US5696923A (en) * 1994-12-15 1997-12-09 Texas Instruments Incorporated Graphics processor writing to shadow register at predetermined address simultaneously with writing to control register
GB2343269A (en) * 1998-10-30 2000-05-03 Ericsson Telefon Ab L M Processing arrangements
US20030061464A1 (en) * 2001-06-01 2003-03-27 Catherwood Michael I. Digital signal controller instruction set and architecture
US8825926B2 (en) * 2009-04-13 2014-09-02 Microchip Technology Incorporated Processor with assignable general purpose register set
US9431077B2 (en) * 2013-03-13 2016-08-30 Qualcomm Incorporated Dual host embedded shared device controller
US10122386B2 (en) * 2015-12-15 2018-11-06 Nxp Usa, Inc. System and method for on-the-fly modification of the properties on an active antenna carrier in radio base station communication operation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949787A (en) * 1997-09-04 1999-09-07 Exar Corporation Multi-function FIFO counter status register
CN101079014A (zh) * 2006-05-26 2007-11-28 联发科技股份有限公司 可为装置请求及操作主机提供的外部暂存器的方法及系统
CN101819553A (zh) * 2009-02-12 2010-09-01 威盛电子股份有限公司 微码指令执行次数的计数装置以及计数方法
CN102063377A (zh) * 2009-11-16 2011-05-18 联发科技股份有限公司 存储介质的数据存取管理方法及存储控制器

Also Published As

Publication number Publication date
TW202117546A (zh) 2021-05-01
TWI716167B (zh) 2021-01-11
US20210124584A1 (en) 2021-04-29
CN112748955A (zh) 2021-05-04
US11321091B2 (en) 2022-05-03

Similar Documents

Publication Publication Date Title
US10296217B2 (en) Techniques to configure a solid state drive to operate in a storage mode or a memory mode
US8909854B2 (en) Memory device with specified write data size
CN102033734B (zh) 数据处理引擎
US20180275921A1 (en) Storage device
JP2008009942A (ja) メモリシステム
JP2007527592A (ja) Ｄｒａｍの部分的リフレッシュのための方法及び装置
US20200293198A1 (en) Memory system
JP5188134B2 (ja) メモリアクセス制御装置及びメモリアクセス制御方法
US9384125B2 (en) Method for accessing flash memory having pages used for data backup and associated memory device
CN105630408A (zh) 一种集成mram的固态硬盘控制芯片及固态硬盘
KR20140108379A (ko) 리프레쉬 어드레스 생성기 및 이를 포함하는 휘발성 메모리 장치
US20130159604A1 (en) Memory storage device and memory controller and data writing method thereof
US8402199B2 (en) Memory management system and method thereof
US8335871B2 (en) Memory system and method of driving the same
CN105608013A (zh) 一种集成mram的存储卡控制芯片及存储卡
CN112748955B (zh) 存储装置及其映射方法
JP2020046761A (ja) 管理装置、情報処理装置およびメモリ制御方法
US20170031811A1 (en) Control method for non-volatile memory and associated computer system
CN110795373B (zh) 一种i2c总线到并行总线的转换方法、终端及存储介质
US20180089082A1 (en) Cooperative write-back cache flushing for storage devices
US10261714B2 (en) Memory controller and memory system including same
JP2004086300A (ja) フラッシュメモリ論理アドレス検出方法
US8166228B2 (en) Non-volatile memory system and method for reading and storing sub-data during partially overlapping periods
KR20030063226A (ko) 마이크로 컴퓨터 시스템
US20190339875A9 (en) Method, electronic device and computer program product for data processing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant