CN112732629A - 基于源同步lvds-serdes的ct探测器数据传输结构及数据传输方法 - Google Patents

Abstract

本发明属于CT技术领域，具体涉及基于源同步LVDS‑SERDES的CT探测器数据传输结构及数据传输方法。包括数据聚合模块和M排探测器组，M≥2；各排探测器组均与数据聚合模块通信连接；各排探测器组均包括N个探测器模块，N≥2；所述每排探测器组中，各个探测器模块之间串行连接；各个探测器模块均搭载FPGA芯片。所述数据聚合模块上搭载有FPGA芯片。本发明提供了一种新型的串并结合数据传递方式。本发明使用FPGA芯片的通用差分引脚，使得设计时不再受Transeiver数量限制，能够高效利用FPGA芯片内部的逻辑资源。本发明能够节约成本、具有统一架构和可扩展性强的特点。

Description

基于源同步LVDS-SERDES的CT探测器数据传输结构及数据传 输方法

技术领域

本发明属于CT技术领域，具体涉及基于源同步LVDS-SERDES的CT探测器数据传输结构及数据传输方法。

背景技术

现有探测器中基板集群间传输大批量数据均是通过FPGA内置的专用硬件资源Transceiver来进行传输。由于宽体探测器由几十个、甚至上百个模块组成，每个模块上搭载一片FPGA芯片，所述FPGA芯片所要完成的工作十分简单即采集多个AD的数据，并聚合这些数据向后级发送。理论上只需选用一个非常便宜、逻辑密度低的FPGA芯片使用即可，但现实中由于现有的方案均采用专用高速串行收发器Transceiver进行数据发送，而现有的低端FPGA芯片均不搭载Transceiver。

此外，现有探测器中数据聚合的方式为纯串行或纯并行。纯串行或纯并行的数据聚合方式，造成了没有一个统一的架构来适应不同排数的探测器。

另外，目前市面上，搭载Transceiver的FPGA芯片种类不够丰富，且最大容量FPGA芯片搭载的Transceiver引脚不过几十对，但低端FPGA芯片搭载的LVDS引脚都在百对以上，造成使用FPGA芯片的成本过高。

因此，设计一种低成本的CT探测器内部数据链结构及数据传输方法，就显得十分必要。

例如，申请号为CN201811631833.2的中国发明专利所述的一种模块串行结构的CT探测器及其使用方法，包括若干个探测器模块，若干个所述探测器模块之间串行连接，每个所述探测器模块均与所述相邻的探测器模块之间通过高速连接线连接。所述相邻的探测器模块之间的连接采用专用高速收发器Transceiver。使用方法包括如下步骤：CT上电，探测器模块间首先进行链路训练；探测器模块序号设置及初始化；初始化指令下传；上传最后本探测器模块的序号；位置自适应结束；各探测器模块进入数据采集状态；数据采集到本地RAM；上传最后本模块的序号；判断数据是否按照所有的完成取平均，是则数据将通过高速串行接口传输给下一级，否则RAM内的数据将不会被上传，而是与新采集的数据取完平均值后继续存放到本地RAM中，数据流水线上传。虽然采用高速数据链路将探测器模块逐级串联，能够采用超低逻辑资源ASIC，具有低成本和稳定性好的特点，但是其缺点在于，上述结构主要应用于纯串行的探测器数据传输结构，没有统一的架构来适应不同排数的探测器，无法应用于并行的探测器数据传输，使用具有一定的局限性。

发明内容

本发明是为了克服现有技术中，现有的CT探测器内部数据传输结构，由于采用Transceiver进行数据发送，而低端FPGA芯片均不搭载Transceiver，而导致使用FPGA芯片的成本过高的问题，提供了一种能够节约成本、具有统一架构和可扩展性强的基于源同步LVDS-SERDES的CT探测器数据传输结构及数据传输方法。

为了达到上述发明目的，本发明采用以下技术方案：

基于源同步LVDS-SERDES的CT探测器数据传输结构，包括数据聚合模块和M排探测器组，M≥2；各排探测器组均与数据聚合模块通信连接；各排探测器组均包括N个探测器模块，N≥2；所述每排探测器组中，各个探测器模块之间串行连接；各个探测器模块均搭载FPGA芯片。

作为优选，所述各排探测器组之间相互并行通信。

作为优选，所述每排探测器组中，相邻的两个探测器模块之间通过高速连接线连接。

作为优选，所述每排探测器组中，相邻两个探测器模块中的FPGA芯片均采用通用差分引脚进行通信连接。

作为优选，所述数据聚合模块上搭载有FPGA芯片。

本发明还提供了基于源同步LVDS-SERDES的CT探测器数据传输结构的数据传输方法，包括以下步骤：

S1，设定每排探测器组的N个探测器模块，分别为第1级探测器模块、第2级探测器模块、……、第N级探测器模块；将各个探测器模块上搭载的FPGA芯片的两对通用差分引脚，分别定义为发射端和接收端；将每排探测器组的第1级探测器模块的FPGA芯片的发射端通用差分引脚与第2级探测器模块的FPGA芯片的接收端通用差分引脚通信连接，上一级探测器模块的FPGA芯片的发射端通用差分引脚与下一级探测器模块的FPGA芯片的发射端通用差分引脚通信连接，直至第N级探测器模块的发射端通用差分引脚与数据聚合模块的FPGA芯片通信连接；

S2，各排探测器组的第1级探测器模块的FPGA芯片，发送时钟信号并传输数据给第2级探测器模块的FPGA芯片，数据传输过程中进行8位/10位编码，即把8位数据字节序列转换成10位传输字序列，用以选中数据通路上的AC耦合，提高型号完整性；

S3，第2级探测器模块的FPGA芯片接收到时钟信号以及经过8位/10位编码的传输数据后，先对时钟信号进行鉴相，对经过8位/10位编码的传输数据进行解码并进行数据对齐；

S4，重复步骤S2至步骤S3的过程，各排探测器组的第2级探测器模块的FPGA芯片，将接收到的数据，发送给第3级探测器模块的FPGA芯片；依次类推，直至数据聚合模块的FPGA芯片接收到第N级探测器模块的FPGA芯片发送过来的数据；

S5，所述数据聚合模块的FPGA芯片将接收到的所有数据进行聚合。

作为优选，各排探测器组中的第1级探测器模块的FPGA芯片，相互之间始终保持数据并行的同步传输。

本发明与现有技术相比，有益效果是：(1)采用本发明方案后，同排数探测器主控FPGA芯片的成本能够下降80％，且芯片选型范围更广，可使用国产低成本器件；(2)本发明适用性强，对于不同排数的探测器组均能够适用本发明的数据传输方式，减少了重复开发的成本；(3)本发明使用FPGA芯片的通用差分引脚，使得设计时不再受Transeiver数量限制，能够高效利用FPGA芯片内部的逻辑资源。

附图说明

图1为本发明中基于源同步LVDS-SERDES的CT探测器数据传输结构的一种结构示意图。

图中：数据聚合模块1、探测器组2。

具体实施方式

为了更清楚地说明本发明实施例，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

实施例1：

如图1所示的基于源同步LVDS-SERDES的CT探测器数据传输结构，包括数据聚合模块1和M排探测器组2，M≥2；各排探测器组均与数据聚合模块通信连接；各排探测器组均包括N个探测器模块，N≥2；所述每排探测器组中，各个探测器模块之间串行连接；各个探测器模块均搭载FPGA芯片。其中，M的取值通常为16排探测器组、64排探测器组和256排探测器组。本发明能够通配16排、64排、256排及以上探测器组的数据传输结构。

进一步的，所述各排探测器组之间相互并行通信。本发明结构中的各排探测器组之间为并行，每排探测器组中的各个探测器模块之间为串行。本发明以串行和并行结合的方式，构造了一个统一的架构以适应不同排数的探测器，适用性强。

进一步的，所述每排探测器组中，相邻的两个探测器模块之间通过高速连接线连接。本发明所采用的连接线，为日常生活中采用的普通连接线，无需搭配专有的连接器和连接线，节约成本。

进一步的，所述每排探测器组中，相邻两个探测器模块中的FPGA芯片均采用通用差分引脚进行通信连接。使用FPGA芯片的通用差分引脚，使得本发明设计不再受Transeiver数量的限制，能够高效利用FPGA芯片内部的逻辑资源。同时由于采用的是通用差分引脚，在带宽不够时可以增加一路或多路常用的差分对即可，具有较强的可扩展性。所述通用差分引脚为FPGA芯片上含有通用逻辑关系的引脚，包括时钟引脚、数据输入以及数据输出引脚等。

进一步的，所述数据聚合模块上搭载有FPGA芯片。所述数据聚合模块上搭载的FPGA芯片，用于将各排探测器组传输的数据进行聚合，最后传输给重建引擎。

基于实施例1，本发明还提供了基于源同步LVDS-SERDES的CT探测器数据传输结构的数据传输方法，包括以下步骤：

S1，设定每排探测器组的N个探测器模块，分别为第1级探测器模块、第2级探测器模块、……、第N级探测器模块；将各个探测器模块上搭载的FPGA芯片的两对通用差分引脚，分别定义为发射端和接收端；将每排探测器组的第1级探测器模块的FPGA芯片的发射端通用差分引脚与第2级探测器模块的FPGA芯片的接收端通用差分引脚通信连接，上一级探测器模块的FPGA芯片的发射端通用差分引脚与下一级探测器模块的FPGA芯片的发射端通用差分引脚通信连接，直至第N级探测器模块的发射端通用差分引脚与数据聚合模块的FPGA芯片通信连接；

S2，各排探测器组的第1级探测器模块的FPGA芯片，发送时钟信号并传输数据给第2级探测器模块的FPGA芯片，数据传输过程中进行8位/10位编码，即把8位数据字节序列转换成10位传输字序列，用以选中数据通路上的AC耦合，提高型号完整性；

S3，第2级探测器模块的FPGA芯片接收到时钟信号以及经过8位/10位编码的传输数据后，先对时钟信号进行鉴相，对经过8位/10位编码的传输数据进行解码并进行数据对齐；

S4，重复步骤S2至步骤S3的过程，各排探测器组的第2级探测器模块的FPGA芯片，将接收到的数据，发送给第3级探测器模块的FPGA芯片；依次类推，直至数据聚合模块的FPGA芯片接收到第N级探测器模块的FPGA芯片发送过来的数据；

S5，所述数据聚合模块的FPGA芯片将接收到的所有数据进行聚合。以便于将所有数据作为一个整体从探测器内输出。

其中，各排探测器组中的第1级探测器模块的FPGA芯片，相互之间始终保持数据并行的同步传输。以实现数据的源同步。

本发明单排的探测器组数据传输速率能够达到每秒1.25G-10G的数值范围。每排探测器组的相邻两个探测器模块的数据传输速率能够达到每秒650M。本发明在提高CT探测器内部数据的传输速率上效果显著。

本发明提供了一种新型的串并结合数据传递方式。采用本发明的数据传输结构，同排数探测器主控FPGA芯片的成本能够下降80％，探测器电子物料总体成本能够下降50％以上，且芯片选型范围更广，可使用国产低成本器件；本发明适用性强，对于不同排数的探测器组均能够适用本发明的数据传输方式，减少了重复开发的成本；本发明使用FPGA芯片的通用差分引脚，使得设计时不再受Transeiver数量限制，能够高效利用FPGA芯片内部的逻辑资源。

以上所述仅是对本发明的优选实施例及原理进行了详细说明，对本领域的普通技术人员而言，依据本发明提供的思想，在具体实施方式上会有改变之处，而这些改变也应视为本发明的保护范围。

Claims (7)

1.基于源同步LVDS-SERDES的CT探测器数据传输结构，其特征在于，包括数据聚合模块和M排探测器组，M≥2；各排探测器组均与数据聚合模块通信连接；各排探测器组均包括N个探测器模块，N≥2；所述每排探测器组中，各个探测器模块之间串行连接；各个探测器模块均搭载FPGA芯片。

2.根据权利要求1所述的基于源同步LVDS-SERDES的CT探测器数据传输结构，其特征在于，所述各排探测器组之间相互并行通信。

3.根据权利要求2所述的基于源同步LVDS-SERDES的CT探测器数据传输结构，其特征在于，所述每排探测器组中，相邻的两个探测器模块之间通过高速连接线连接。

4.根据权利要求3所述的基于源同步LVDS-SERDES的CT探测器数据传输结构，其特征在于，所述每排探测器组中，相邻两个探测器模块中的FPGA芯片均采用通用差分引脚进行通信连接。

5.根据权利要求1-4任一项所述的基于源同步LVDS-SERDES的CT探测器数据传输结构，其特征在于，所述数据聚合模块上搭载有FPGA芯片。

6.基于权利要求5所述的基于源同步LVDS-SERDES的CT探测器数据传输结构的数据传输方法，其特征在于，包括以下步骤：

S1，设定每排探测器组的N个探测器模块，分别为第1级探测器模块、第2级探测器模块、……、第N级探测器模块；将各个探测器模块上搭载的FPGA芯片的两对通用差分引脚，分别定义为发射端和接收端；将每排探测器组的第1级探测器模块的FPGA芯片的发射端通用差分引脚与第2级探测器模块的FPGA芯片的接收端通用差分引脚通信连接，上一级探测器模块的FPGA芯片的发射端通用差分引脚与下一级探测器模块的FPGA芯片的发射端通用差分引脚通信连接，直至第N级探测器模块的发射端通用差分引脚与数据聚合模块的FPGA芯片通信连接；

S2，各排探测器组的第1级探测器模块的FPGA芯片，发送时钟信号并传输数据给第2级探测器模块的FPGA芯片，数据传输过程中进行8位/10位编码，即把8位数据字节序列转换成10位传输字序列，用以选中数据通路上的AC耦合，提高型号完整性；

S3，第2级探测器模块的FPGA芯片接收到时钟信号以及经过8位/10位编码的传输数据后，先对时钟信号进行鉴相，对经过8位/10位编码的传输数据进行解码并进行数据对齐；

S4，重复步骤S2至步骤S3的过程，各排探测器组的第2级探测器模块的FPGA芯片，将接收到的数据，发送给第3级探测器模块的FPGA芯片；依次类推，直至数据聚合模块的FPGA芯片接收到第N级探测器模块的FPGA芯片发送过来的数据；

S5，所述数据聚合模块的FPGA芯片将接收到的所有数据进行聚合。

7.根据权利要求6所述的基于源同步LVDS-SERDES的CT探测器数据传输结构的数据传输方法，其特征在于，各排探测器组中的第1级探测器模块的FPGA芯片，相互之间始终保持数据并行的同步传输。

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