CN112713965B - 一种适用于cpri协议的速率匹配方法、系统及相关装置 - Google Patents

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Abstract

本发明公开一种基于CPRI协议的速率匹配设计方法、系统及相关装置，速率匹配方法包括如下步骤：步骤一，配置CPRI接口的工作参数，生成可例化的功能模块；步骤二，通过截位和组合的方式，将经过ADC处理的IQ两路数据的速率转换成所述CPRI接口的线速率；步骤三，利用拆分和补位的方式，将CPRI接口输出数据转换成具有无线帧速率的IQ两路数据。本申请提供了一种实现方式简单，基于CPRI协议的速率匹配和解速率匹配方法，以及应用该方法的相关设备，整个系统以保证用户IQ数据无损、不丢失的高速传输。

Description

一种适用于CPRI协议的速率匹配方法、系统及相关装置
技术领域
本发明涉及无线通信领域，尤其涉及一种基于CPRI协议的速率匹配设计方法、系统及相关装置。
背景技术
随着5G技术的广泛应用，基带信号带宽大大增加，对数据传输的要求不断提高，因此通用公共无线接口联盟定制了开放的接口标准——CPRI协议，作为基站侧无线控制设备（REC）与无线设备（RE）或者RE与RE之间的通信标准，遵循该协议的接口可以互相连通，灵活有效地进行数据传输。CPRI协议传输的数据流类型包含用户平台数据，即基带的IQ数据、控制管理层数据以及同步信息。CPRI接口不仅节约了产品成本，同时提高了其通用性和设备间链路连接的灵活性。
CPRI接口通过在一个基本帧的前几个周期传输控制字来保证数据传输的可靠性，Xilinx公司的CPRI IP核的工作原理是在控制字周期不接收用户的IQ数据，而从其他端口读取控制字相关信息，因此为了保证用户的IQ数据无损、不丢失的进行传输，需要对发送的IQ数据进行速率匹配，相应地在接收数据时需要做解速率匹配，以保证数据速率和CPRI的线速率一致，所以针对这一问题设计了一种基于CPRI协议的速率匹配和解速率匹配方法显得尤为重要。
发明内容
为实现上述目的：提供了一种实现方式简单，基于CPRI协议的速率匹配和解速率匹配方法，以保证用户IQ数据无损、不丢失的高速传输。
为了解决上述技术问题，本发明采用的技术方案为：一种适用于CPRI协议的速率匹配方法，所述速率匹配方法包括如下步骤：
步骤一，配置CPRI接口的工作参数，生成可例化的功能模块；
步骤二，通过截位和组合的方式，将经过ADC处理的IQ两路数据的速率转换成所述CPRI接口的线速率；
步骤三，利用拆分和补位的方式，将CPRI接口输出数据转换成具有无线帧速率的IQ两路数据。
进一步的，所述步骤一中，所述CPRI接口支持多种线速率，多种传输数据格式；配置CPRI的工作参数包括：主从工作模式、线速率、参考时钟、状态管理寄存器配置时钟、光纤收发器配置。
进一步的，所述步骤二中，通过截位和组合的方式将接收的IQ两路数据转换成符合CPRI线速率的数据，具体流程如下：
步骤2.1，利用先进先出器FIFO实现数据从ADC时钟域到CPRI时钟域的转换；
步骤2.2，通过分别将最低位置零的方式实现对IQ两路数据的截位处理，然后再整合成新的数据，位宽不变，其中高位为IQ数据有效位，低两位为无效位；
步骤2.3，利用两个寄存器组实现对以基本帧为单位数据的乒乓缓存，即先将第一个基本帧的数据全部缓存到第一个寄存器组中，然后再缓存第二个基本帧的数据到第二个寄存器组中，重复步骤2.3直至所述步骤2.1中的信号有效标识拉低则结束对数据的缓存；
步骤2.4，通过乒乓读取的方式读取两个寄存器组中的数据，即先读取第一个寄存器组中的数据，全部读出之后再读取第二个寄存器组中的数据，重复步骤2.4中乒乓读取的操作直至所述步骤2.1中的信号有效标识拉低则结束对数据的缓存；提取相邻的两组IQ数据的有效位进行组合，组合后的数据位宽和CPRI接口传输数据位宽一致。
进一步的，所述步骤三中的具体流程如下：
步骤3.1，采用寄存器对CPRI接收数据进行拆分，即将当前时刻接收的数据移位后缓存到寄存器中；
步骤3.2，将当前时刻寄存器中的值，即上一时刻缓存到寄存器中的值，与当前时刻接收的数据组合得到当前时刻的恢复数据；
步骤3.3，利用先进先出器FIFO对恢复数据的进行连续输出；
步骤3.4，将数据从CPRI时钟域到DAC时钟域的转换。
本发明还提供适用于CPRI协议的速率匹配系统，所述系统包括：
ADC模块，所述ADC模块将中频信号转换成带宽为基带信号；
速率匹配模块，所述速率匹配模块将IQ数据通过截位和组合的方式转换成符合CPRI线速率的传输数据格式；
CPRI模块，所述CPRI模块用于发送端对传输数据以基本帧为单位添加控制字，并转换成光口传输数据格式，相应地在接收端将光口数据转换成IQ数据；
解速率匹配模块，所述解速率匹配模块将CPRI输出数据通过拆分、补位的方式恢复成无线帧数据；
DAC模块，所述DAC模块将带宽的基带信号转换成中频信号。
进一步的，所述速率匹配系统应用于基站侧无线控制设备REC以及无线设备RE上；
所述基站侧无线控制设备REC以及无线设备RE根据其在系统中的作用定义为发送装置或接收装置。
上述系统中的接收装置为解速率匹配接收装置，其中，解速率匹配模块的作业包含以下几个步骤：
步骤一，从第1个时钟周期开始，在各时钟周期内，将CPRI输出数据先右移n-(a-1)*m位再左移n-(a-1)*m位，再缓存到第一寄存器中，a为时钟周期；
将第一寄存器的值置零，与此同时，再将CPRI输出数据右移m位，再左移m位，缓存到第二寄存器中；以a个时钟周期为单位，循环往复，从而实现将发送端组合的相邻的两个IQ数据拆分开来；
步骤二，从第1个时钟周期开始，在各时钟周期内，在各时钟周期内，先将CPRI输出数据左移a*m位，再与当前时刻第一寄存器中的数值进行相或运算，作为输出结果，a为时钟周期序号；以a个时钟周期为单位，循环往复，从而实现将CPRI输出数据恢复成无线帧的IQ数据；
步骤三，设置FIFO的写入读出位宽以及读写时钟，将步所述骤二中的输出结果按照时钟周期依次写入FIFO中，在前a个时钟周期内，控制FIFO读出数据作为解速率匹配模块的输出结果，在第a+1个时钟周期，将第二寄存器中的值作为解速率匹配模块的输出结果，以a+1个时钟周期为单位，循环往复，从而实现了解速率匹配模块的数据连续输出；
步骤四，设置FIFO的写入读出位宽，并设定其写入时钟为CPRI时钟域，，读出时钟为DAC时钟域，实现数据从CPRI时钟域到DAC时钟域的转换。
上述系统中的发送装置为速率匹配发送装置，其中，速率匹配模块的作业包含以下几个步骤：
步骤一，采用FIFO方式实现数据从ADC时钟域到CPRI时钟域的转换，设置FIFO写入读出数据位宽，写时钟为ADC模块的时钟，读时钟为CPRI模块的时钟；
步骤二，将输入的IQ数据进行截位处理，将IQ数据的最低位置为0，保留高15位的数据，然后再重新拼接成新数据；
步骤三，将经过截位拼接处理后的数据，相邻两个进行组合输出。
一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行如上述的适用于CPRI协议的速率匹配方法。
本发明提供的基于CPRI协议的速率匹配设计方法具有以下有益效果：发送端通过对数据进行截位、组合的方式实现数据速率和CPRI线速率一致，接收端相应地通过拆分、补位的方式从CPRI接收数据中恢复无线帧的IQ数据，从而保证了数据在高速传输过程中无损、不丢失。本发明的所述的设计方法实现简单，可以根据线速率的不同灵活修改，可以广泛应用于通信领域中的数据传输。
附图说明
为了更清楚地说明本发明中的技术方案，下面将对本发明中所需要使用的附图进行简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其它附图。
图1为本发明的具体实施例的架构示意图；
图2为本发明具体实施例中的速率匹配模块数据截位拼接示意图；
图3为本发明具体实施例中的发送端速率匹配模块数据组合示意图；
图4为本发明具体实施例中的CPRI IP核的发送端时序图；
图5为本发明具体实施例中的CPRI IP和的接收端时序图；
图6为本发明具体实施例中的接收端解速率匹配模块数据拆分示意图；
图7为本发明具体实施例中的接收端解速率匹配模块数据组合示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
本实施例为适用于CPRI协议的速率匹配系统，所述系统包括：
ADC模块，所述ADC模块将中频信号转换成带宽为基带信号；
速率匹配模块，所述速率匹配模块将IQ数据通过截位和组合的方式转换成符合CPRI线速率的传输数据格式；
CPRI模块，所述CPRI模块用于发送端对传输数据以基本帧为单位添加控制字，并转换成光口传输数据格式，相应地在接收端将光口数据转换成IQ数据；
解速率匹配模块，所述解速率匹配模块将CPRI输出数据通过拆分、补位的方式恢复成无线帧数据；
DAC模块，所述DAC模块将带宽的基带信号转换成中频信号。
进一步的，所述速率匹配系统应用于基站侧无线控制设备REC以及无线设备RE上。
本发明实施例提供的基于CPRI协议的速率匹配系统是在Xilinx公司的ZynqUltraScale+ RFSoC ZCU111开发平台进行的，实施例应用场景设置为单小区2T2R，系统带宽为100M。
ZCU111开发平台支持8个12位4.096GSPS ADC、8个14位6.554GSPS DAC。该开发平台配有ARM Cortex-A53和ARM Cortex-R5子系统，UltraScale+可编程逻辑以及ZynqUltraScale+器件中的最高信号处理带宽，可提供一个快速、全面的RF模数信号链原型设计平台。
实施例2
如图1所示，本实施例为一种适用于CPRI协议的速率匹配方法，所述速率匹配方法包括如下步骤：
步骤一，配置CPRI接口的工作参数，生成可例化的功能模块；
所述CPRI接口支持多种线速率，多种传输数据格式，包括IQ数据，控制管理信息和同步信息；配置CPRI的工作参数包括：主从工作模式、线速率、参考时钟、状态管理寄存器配置时钟、光纤收发器配置。
步骤二，通过截位和组合的方式，将经过ADC处理的IQ两路数据的速率转换成所述CPRI接口的线速率；
步骤2.1，利用先进先出器FIFO实现数据从ADC时钟域到CPRI时钟域的转换；
步骤2.2，通过分别将最低位置零的方式实现对IQ两路数据的截位处理，然后再整合成新的数据，位宽不变，其中高位为IQ数据有效位，低两位为无效位；
步骤2.3，利用两个寄存器组实现对以基本帧为单位数据的乒乓缓存，即先将第一个基本帧的数据全部缓存到第一个寄存器组中，然后再缓存第二个基本帧的数据到第二个寄存器组中，重复步骤2.3直至所述步骤2.1中的信号有效标识拉低则结束对数据的缓存；
步骤2.4，通过乒乓读取的方式读取两个寄存器组中的数据，即先读取第一个寄存器组中的数据，全部读出之后再读取第二个寄存器组中的数据，重复步骤2.4中乒乓读取的操作直至所述步骤2.1中的信号有效标识拉低则结束对数据的缓存；提取相邻的两组IQ数据的有效位进行组合,组合后的数据位宽和CPRI接口传输数据位宽一致。
步骤三，利用拆分和补位的方式，将CPRI接口输出数据转换成具有无线帧速率的IQ两路数据；
步骤3.1，采用寄存器对CPRI接收数据进行拆分，即将当前时刻接收的数据通过移位的方式，包括左移和右移，然后缓存到寄存器中；
步骤3.2，将当前时刻寄存中的值，即上一时刻缓存到寄存中的值，与当前时刻接收的数据组合得到当前时刻的恢复数据；
步骤3.3，利用先进先出器FIFO对恢复数据的进行连续输出；
步骤3.4，将数据从CPRI时钟域到DAC时钟域的转换。
如图1所示，本发明实施例提供的基于CPRI协议的速率匹配方法包括以下几个模块：
ADC模块完成将中频信号转换成带宽为245.76MHz的基带信号，输出数据位宽为32位，其中I路和Q路数据各16位；
速率匹配模块将IQ数据通过截位、组合的方式转换成符合CPRI线速率的传输数据格式；
CPRI模块完成发送端对传输数据以基本帧为单位添加控制字，并转换成光口传输数据格式，相应地在接收端将光口数据转换成IQ数据。CPRI的收发两端通过光纤连接；
解速率匹配模块完成将CPRI输出数据通过拆分、补位的方式恢复成无线帧数据；
DAC模块完成将245.76M带宽的基带信号转换成中频信号。
本发明提供的基于CPRI协议的速率匹配设计方法具有以下有益效果：发送端通过对数据进行截位、组合的方式实现数据速率和CPRI线速率一致，接收端相应地通过拆分、补位的方式从CPRI接收数据中恢复无线帧的IQ数据，从而保证了数据在高速传输过程中无损、不丢失。本发明的所述的设计方法实现简单，可以根据线速率的不同灵活修改，可以广泛应用于通信领域中的数据传输。
实施例3
本实施例为上述系统中的发送装置，具体为一种适用于CPRI协议的速率匹配发送装置，所述速率匹配发送装置包含如上述的速率匹配系统，其中，速率匹配模块的作业包含以下几个步骤：
步骤一，利用FIFO实现数据从ADC时钟域到CPRI时钟域的转换，设置FIFO写入读出数据位宽为32位，写时钟为ADC模块的245.76M时钟，读时钟为CPRI模块的245.76M时钟；
步骤二，将输入的位宽32位的IQ数据进行截位处理，截位处理如图2所示，即将IQ数据的最低位置为零，保留高15位的数据，然后再重新拼接成新的32位数据。
步骤三，将经过截位拼接处理后的32位位宽的数据，相邻两个进行组合，组合方式如图3所示，即第一个时钟周期将第0个IQ数据的高30位和第1个IQ数据的高2位进行组合输出，第二个时钟周期将第1个IQ数据的剩余的28位有效数据和第3个IQ数据的高4位进行组合输出，以此类推。从而保证了在一个基本帧时间内，每60个时钟周期就可以输出64个无线帧中的IQ数据，从而节省了4个时钟周期用来传输控制字，满足了CPRI传输数个格式要求。
本实施例中所提供的数据截位、组合的方法，不限于处理32位位宽的IQ数据，还能够处理16位、64位等位宽的数据。当截取最高X位，X数值取决于线速率；组合时，在第a个时钟周期，将第（a-1）个IQ数据的剩余有效位和第a个数据的高（CPRI接口数据位宽-2X）*a位进行组合输出。
本发明实施例中的CPRI接口功能是通过Xilinx公司的CPRI IP核实现的，配置CPRI IP核的工作参数包括：工作模式为从模式、线速率为9.8304Gbps、参考时钟为245.76MHz。如图4和图5所示，在一个基本帧周期内，前4个时钟周期为控制字周期，后60个时钟周期为数据周期。
实施例4
本实施例为上述系统中的接收装置，具体为一种适用于CPRI协议的速率匹配接收装置，所述速率匹配接收装置包含如上述的速率匹配系统，其中，解速率匹配模块的作业包含以下几个步骤：
步骤一，在第1个时钟周期，将取出控制字之后的CPRI输出数据先右移n位再左移n位，然后缓存到第一寄存器中；在第2个时钟周期，将CPRI输出数据先右移n-(2-1)*m位再左移n-(2-1)*m位，再缓存到第一寄存器中，在第3个时钟周期，将CPRI输出数据先右移n-(3-1)*m位再左移n-(3-1)*m位，并缓存到第一寄存器中，依次类推，直到第a个时钟周期。
如图6所示，在第1个时钟周期，将取出控制字之后的CPRI输出数据先右移30位，再左移30位，然后缓存到寄存器1中。在第2个时钟周期，将CPRI输出数据先右移28位，再左移28位，再缓存到寄存器1中，依次类推，直到第15个时钟周期，首先将寄存器1的值置零，与此同时，再将CPRI输出数据右移2位，再左移2位，缓存到寄存器2中。以15个时钟周期为单位，循环往复，从而实现将发送端组合的相邻的两个IQ数据拆分开来。
步骤二，在第1个时钟周期，先将CPRI输出数据左移m位，再与当前时刻第一寄存器中的数值进行相或运算，作为输出结果；在第2个时钟周期，先将CPRI输出数据左移2m位，再右移m位，最后与当前时刻第一寄存器中的数值进行相或运算，作为输出结果；在第3个时钟周期，先将CPRI输出数据左移3m位，再右移m位，同样与当前时刻第一寄存器中的数值进行相或运算，作为输出结果，依次类推；以a个时钟周期为单位，循环往复，从而实现将CPRI输出数据恢复成无线帧的IQ数据；
如图7所示，在第一个时钟周期，先将CPRI输出数据左移2位，再与当前时刻的寄存器1中的数值进行相或运算，作为输出结果。在第二个时钟周期，先将CPRI输出数据左移4位，再右移2位，最后与当前时刻的寄存器1中的数值进行相或运算，作为输出结果，依次类推，以15个时钟周期为单位，循环往复，从而实现将CPRI输出数据恢复成无线帧的IQ数据。
步骤三，设置一个写入读出位宽为32位的FIFO，读写时钟均为CPRI时钟域的245.76M。将步骤二中的输出结果按照时钟周期依次写入FIFO中，在前15个时钟周期内，控制FIFO读出数据作为解速率匹配模块的输出结果，在第16个时钟周期，将寄存器2中的值作为解速率匹配模块的输出结果。以16个时钟周期为单位，循环往复，从而实现了解速率匹配模块的数据连续输出。
步骤四，设置一个写入读出位宽为32位的FIFO，写入时钟为CPRI时钟域的245.76M，读出时钟为DAC时钟域的245.76M，从而实现数据从CPRI时钟域到DAC时钟域的转换，以便做后续处理。
本实施例中的参量m和n为自然数，数据左移和右移的位数与该数据的位宽有关，其移动的方式为上述发送装置中的截位组合的反向操作过程。
本发明还请求保护一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行如上述的适用于CPRI协议的速率匹配方法。
上述仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (7)

1.一种适用于CPRI协议的速率匹配方法，其特征在于，所述速率匹配方法包括如下步骤：
步骤一，配置CPRI接口的工作参数，生成可例化的功能模块；
步骤二，通过截位和组合的方式，将经过ADC处理的IQ两路数据的速率转换成所述CPRI接口的线速率；
步骤2.1，利用先进先出器FIFO实现数据从ADC时钟域到CPRI时钟域的转换；
步骤2.2，通过分别将最低位置零的方式实现对IQ两路数据的截位处理，然后再整合成新的数据，位宽不变，其中高位为IQ数据有效位，低两位为无效位；
步骤2.3，利用两个寄存器组实现对以基本帧为单位数据的乒乓缓存，即先将第一个基本帧的数据全部缓存到第一个寄存器组中，然后再缓存第二个基本帧的数据到第二个寄存器组中，重复步骤2.3直至所述步骤2.1中的信号有效标识拉低则结束对数据的缓存；
步骤2.4，通过乒乓读取的方式读取两个寄存器组中的数据，即先读取第一个寄存器组中的数据，全部读出之后再读取第二个寄存器组中的数据，重复步骤2.4中乒乓读取的操作直至所述步骤2.1中的信号有效标识拉低则结束对数据的缓存；提取相邻的两组IQ数据的有效位进行组合，组合后的数据位宽和CPRI接口传输数据位宽一致；
步骤三，利用拆分和补位的方式，将CPRI接口输出数据转换成具有无线帧速率的IQ两路数据；
步骤3.1，采用寄存器对CPRI接收数据进行拆分，即将当前时刻接收的数据移位后缓存到寄存器中；
步骤3.2，将当前时刻寄存器中的值，即上一时刻缓存到寄存器中的值，与当前时刻接收的数据组合得到当前时刻的恢复数据；
步骤3.3，利用先进先出器FIFO对恢复数据的进行连续输出；
步骤3.4，将数据从CPRI时钟域到DAC时钟域的转换。
2.如权利要求1所述的一种适用于CPRI协议的速率匹配方法，其特征在于，所述步骤一中，所述CPRI接口支持多种线速率，多种传输数据格式；配置CPRI的工作参数包括：主从工作模式、线速率、参考时钟、状态管理寄存器配置时钟、光纤收发器配置。
3.一种适用于CPRI协议的速率匹配系统，其特征在于，所述系统包括：
ADC模块，所述ADC模块将中频信号转换成带宽为基带信号；
速率匹配模块，所述速率匹配模块将IQ数据通过截位和组合的方式转换成符合CPRI线速率的传输数据格式；
速率匹配模块的作业包含以下几个步骤：
步骤一，采用FIFO方式实现数据从ADC时钟域到CPRI时钟域的转换，设置FIFO写入读出数据位宽，写时钟为ADC模块的时钟，读时钟为CPRI模块的时钟；
步骤二，将输入的IQ数据进行截位处理，将IQ数据的最低位置为0，保留高15位的数据，然后再重新拼接成新数据；
步骤三，将经过截位拼接处理后的数据，相邻两个进行组合输出；
CPRI模块，所述CPRI模块用于发送端对传输数据以基本帧为单位添加控制字，并转换成光口传输数据格式，相应地在接收端将光口数据转换成IQ数据；
解速率匹配模块，所述解速率匹配模块将CPRI输出数据通过拆分、补位的方式恢复成无线帧数据；
解速率匹配模块的作业包含以下几个步骤：
步骤一，从第1个时钟周期开始，在各时钟周期内，将CPRI输出数据先右移n-(a-1)*m位再左移n-(a-1)*m位，再缓存到第一寄存器中，a为时钟周期序号；
将第一寄存器的值置零，与此同时，再将CPRI输出数据右移m位，再左移m位，缓存到第二寄存器中；以a个时钟周期为单位，循环往复，从而实现将发送端组合的相邻的两个IQ数据拆分开来；
步骤二，从第1个时钟周期开始，在各时钟周期内，先将CPRI输出数据左移a*m位，再与当前时刻第一寄存器中的数值进行相或运算，作为输出结果，a为时钟周期；以a个时钟周期为单位，循环往复，从而实现将CPRI输出数据恢复成无线帧的IQ数据；
步骤三，设置FIFO的写入读出位宽以及读写时钟，将所述骤二中的输出结果按照时钟周期依次写入FIFO中，在前a个时钟周期内，控制FIFO读出数据作为解速率匹配模块的输出结果，在第a+1个时钟周期，将第二寄存器中的值作为解速率匹配模块的输出结果，以a+1个时钟周期为单位，循环往复，从而实现了解速率匹配模块的数据连续输出；
步骤四，设置FIFO的写入读出位宽，并设定其写入时钟为CPRI时钟域，读出时钟为DAC时钟域，实现数据从CPRI时钟域到DAC时钟域的转换；
DAC模块，所述DAC模块将带宽的基带信号转换成中频信号。
4.如权利要求3所述的适用于CPRI协议的速率匹配系统，其特征在于，所述速率匹配系统应用于基站侧无线控制设备REC以及无线设备RE上；
所述基站侧无线控制设备REC以及无线设备RE根据其在系统中的作用定义为发送装置或接收装置。
5.一种适用于CPRI协议的速率匹配接收装置，其特征在于，所述速率匹配接收装置应用于如权利要求3或4所述的速率匹配系统中，其中，解速率匹配模块的作业包含以下几个步骤：
步骤一，从第1个时钟周期开始，在各时钟周期内，将CPRI输出数据先右移n-(a-1)*m位再左移n-(a-1)*m位，再缓存到第一寄存器中，a为时钟周期序号；
将第一寄存器的值置零，与此同时，再将CPRI输出数据右移m位，再左移m位，缓存到第二寄存器中；以a个时钟周期为单位，循环往复，从而实现将发送端组合的相邻的两个IQ数据拆分开来；
步骤二，从第1个时钟周期开始，在各时钟周期内，先将CPRI输出数据左移a*m位，再与当前时刻第一寄存器中的数值进行相或运算，作为输出结果，a为时钟周期；以a个时钟周期为单位，循环往复，从而实现将CPRI输出数据恢复成无线帧的IQ数据；
步骤三，设置FIFO的写入读出位宽以及读写时钟，将所述骤二中的输出结果按照时钟周期依次写入FIFO中，在前a个时钟周期内，控制FIFO读出数据作为解速率匹配模块的输出结果，在第a+1个时钟周期，将第二寄存器中的值作为解速率匹配模块的输出结果，以a+1个时钟周期为单位，循环往复，从而实现了解速率匹配模块的数据连续输出；
步骤四，设置FIFO的写入读出位宽，并设定其写入时钟为CPRI时钟域，读出时钟为DAC时钟域，实现数据从CPRI时钟域到DAC时钟域的转换。
6.一种适用于CPRI协议的速率匹配发送装置，其特征在于，所述速率匹配发送装置应用于如权利要求3或4所述的速率匹配系统中，其中，速率匹配模块的作业包含以下几个步骤：
步骤一，采用FIFO方式实现数据从ADC时钟域到CPRI时钟域的转换，设置FIFO写入读出数据位宽，写时钟为ADC模块的时钟，读时钟为CPRI模块的时钟；
步骤二，将输入的IQ数据进行截位处理，将IQ数据的最低位置为0，保留高15位的数据，然后再重新拼接成新数据；
步骤三，将经过截位拼接处理后的数据，相邻两个进行组合输出。
7.一种计算机可读存储介质，其特征在于，所述存储介质中存储程序，所述程序被处理器执行时实现如权利要求1或2所述的一种适用于CPRI协议的速率匹配方法。
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