CN112701140A - 可变电阻存储器器件 - Google Patents

可变电阻存储器器件 Download PDF

Info

Publication number
CN112701140A
CN112701140A CN202010580117.7A CN202010580117A CN112701140A CN 112701140 A CN112701140 A CN 112701140A CN 202010580117 A CN202010580117 A CN 202010580117A CN 112701140 A CN112701140 A CN 112701140A
Authority
CN
China
Prior art keywords
lower conductive
conductive line
line
variable resistance
conductive lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010580117.7A
Other languages
English (en)
Inventor
河泰洪
姜载禄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112701140A publication Critical patent/CN112701140A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了一种可变电阻存储器器件，所述可变电阻存储器器件包括：下导电线，位于基底上；上导电线，位于下导电线上以与下导电线交叉；以及存储器单元，位于下导电线与上导电线之间。下导电线在第一方向上延伸并且在与第一方向交叉的第二方向上彼此间隔开。下导电线中的每条包括：第一线部分，在第一方向上延伸；第二线部分，从第一线部分沿第二方向偏移并且在第一方向上延伸；以及连接部分，将第一线部分连接到第二线部分。

Description

可变电阻存储器器件
本专利申请要求于2019年10月23日在韩国知识产权局提交的第10-2019-0132154号韩国专利申请的优先权，该专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及半导体器件，并且具体地，涉及可变电阻存储器器件。
背景技术
半导体存储器器件被分类为易失性存储器器件和非易失性存储器器件。易失性存储器器件在它们的电源被中断时丢失它们的存储数据，动态随机存取存储器(DRAM)器件和静态随机存取存储器(SRAM)器件是易失性存储器器件的典型示例。相反，非易失性存储器器件即使在它们的电源被中断时也保留它们的数据，可编程只读存储器(PROM)器件、可擦除PROM(EPROM)器件、电EPROM(EEPROM)器件和闪速存储器器件是非易失性存储器器件的典型示例。
为了满足近来对具有高性能和低功耗的半导体存储器器件的需求，已经开发了下一代半导体存储器器件，诸如磁性随机存取存储器(MRAM)和相变随机存取存储器(PRAM)。这种下一代半导体存储器器件的材料或结构具有如下电阻性质：通过施加到其的电流或电压而改变，并且即使在电流供应或电压供应被中断时也不改变。
发明内容
发明构思的示例实施例提供了一种具有减小的芯片尺寸的可变电阻存储器器件。
发明构思的示例实施例提供了一种具有简单的互连结构的可变电阻存储器器件。
根据发明构思的一些示例实施例，可变电阻存储器器件可以包括：基底；下导电线，位于基底上，下导电线在第一方向上延伸并且在与第一方向交叉的第二方向上彼此间隔开；上导电线，位于下导电线上以与下导电线交叉；以及存储器单元，位于下导电线与上导电线之间。下导电线中的每条可以包括：第一线部分，在第一方向上延伸；第二线部分，从第一线部分沿第二方向偏移并且在第一方向上延伸；以及连接部分，将第一线部分连接到第二线部分。
根据发明构思的一些示例实施例，可变电阻存储器器件可以包括：基底；外围电路部分，位于基底上；以及第一单元堆叠件和第二单元堆叠件，顺序地堆叠在外围电路部分上。第一单元堆叠件可以包括：第一下导电线，在第一方向上延伸并且在与第一方向交叉的第二方向上彼此间隔开；第一上导电线，位于第一下导电线上以与第一下导电线交叉；以及第一存储器单元，位于第一下导电线与第一上导电线之间。第二单元堆叠件可以包括：第二下导电线，在第一方向上延伸并且在第二方向上彼此间隔开。第一下导电线和第二下导电线可以在第二方向上交替地布置。
根据发明构思的一些示例实施例，可变电阻存储器器件可以包括：基底；外围电路部分，位于基底上；以及第一单元堆叠件和第二单元堆叠件，顺序地堆叠在基底上。第二单元堆叠件可以包括：下导电线；上导电线，位于下导电线上以与下导电线交叉；存储器单元，位于下导电线与上导电线之间；下接触件，连接到下导电线；以及上接触件，连接到上导电线。下接触件和上接触件中的每个穿透第一单元堆叠件并且可以连接到外围电路部分。
附图说明
通过以下结合附图的简要描述，将更清楚地理解示例实施例。附图表示如在此描述的非限制性的示例实施例。
图1是示出根据发明构思的一些示例实施例的可变电阻存储器器件的概念图。
图2是图1的可变电阻存储器器件的示意性平面图。
图3是示意性地示出图1的每个单元堆叠件的透视图。
图4是示出根据发明构思的一些示例实施例的可变电阻存储器器件的平面图。
图5A、图5B和图5C分别是沿着图4的线A-A'、线B-B'和线C-C'截取的剖视图。
图6和图7是示出第一单元堆叠件的一部分的平面图和透视图。
图8和图9是示出第二单元堆叠件的一部分的平面图和透视图。
图10和图11是示出第三单元堆叠件的一部分的平面图和透视图。
图12和图13分别是沿着图4的线D-D'和线E-E'截取的剖视图。
应该注意的是，这些附图旨在示出在一些示例实施例中使用的方法、结构和/或材料的一般特性，并且旨在补充下面提供的书面描述。然而，这些附图不是按比例的，并且可能不精确地反映任何所给出的实施例的精确结构或性能特性，并且不应该被解释为限定或限制由示例实施例所包含的值的范围或性质。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和相对定位。在不同的附图中使用相似的附图标记或者相同的附图标记旨在指示存在相似的元件或特征或者相同的元件或特征。
具体实施方式
现在将参照附图更充分地描述发明构思的示例实施例，在附图中示出了示例实施例。
图1是示出根据发明构思的一些示例实施例的可变电阻存储器器件的概念图。图2是图1的可变电阻存储器器件的示意性平面图，图3是示意性地示出图1的每个单元堆叠件的透视图。
参照图1和图2，可变电阻存储器器件1000可以包括位于基底100上的外围电路部分PER和顺序地堆叠在外围电路部分PER上的多个单元堆叠件CS。图1示出了包括三个单元堆叠件CS的示例，但是发明构思不限于该示例。外围电路部分PER可以设置在单元堆叠件CS中的最下面的单元堆叠件与基底100之间。外围电路部分PER可以与单元堆叠件CS竖直地叠置，并且可以局部地设置在单元堆叠件CS下方。
参照图3，单元堆叠件CS中的每个可以包括下导电线LCL、与下导电线LCL交叉的上导电线UCL以及在下导电线LCL与上导电线UCL之间的存储器单元MC。下导电线LCL可以在第一方向D1上延伸，并且可以在与第一方向D1交叉的第二方向D2上彼此间隔开。上导电线UCL可以在垂直于第一方向D1和第二方向D2的第三方向D3上与下导电线LCL间隔开。上导电线UCL可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。第一方向D1和第二方向D2可以平行于图1的基底100的顶表面100U，并且第三方向D3可以垂直于基底100的顶表面100U。下导电线LCL和上导电线UCL可以由金属材料(例如，铜、钨和/或铝)和/或金属氮化物(例如，氮化钽、氮化钛和/或氮化钨)中的至少一种形成或者包括金属材料(例如，铜、钨和/或铝)和/或金属氮化物(例如，氮化钽、氮化钛和/或氮化钨)中的至少一种。
存储器单元MC可以设置在下导电线LCL和上导电线UCL的交叉点处。存储器单元MC可以在第一方向D1和第二方向D2上二维地布置。存储器单元MC中的每个可以包括可变电阻图案VR和开关图案SW。可变电阻图案VR和开关图案SW可以在连接到其的一对导电线LCL和UCL之间在第三方向D3上堆叠。可变电阻图案VR和开关图案SW可以彼此串联连接。例如，包括在存储器单元MC中的每个中的可变电阻图案VR和开关图案SW可以在下导电线LCL中的对应的下导电线LCL与上导电线UCL中的对应的上导电线UCL之间彼此串联连接。图3示出了其中开关图案SW设置在可变电阻图案VR上的示例，但是发明构思不限于该示例。例如，与图3中所示的不同，可变电阻图案VR可以设置在开关图案SW上。
可变电阻图案VR可以包括具有可变电阻性质的材料，并且这可以使得能够将可变电阻图案VR用作数据存储元件。在一些示例实施例中，可变电阻图案VR可以包括如下材料：该材料的相可以根据该材料的温度改变为晶体结构和非晶结构中的一种。可变电阻图案VR可以包括化合物，其中包含硫族元素(例如，S、Te和/或Se)中的至少一种以及Ge、Sb、Bi、Pb、Sn、Ag、As、Si、In、Ti、Ga、P、O和C中的至少一种。例如，可变电阻图案VR可以由GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和InSbTe中的至少一种形成或者包括GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和InSbTe中的至少一种。在一些示例实施例中，可变电阻图案VR可以具有超晶格结构，其中含锗层(例如，GeTe层)和无锗层(例如，SbTe层)重复地堆叠。在一些示例实施例中，可变电阻图案VR可以由钙钛矿化合物和/或导电金属氧化物中的至少一种形成或者包括钙钛矿化合物和/或导电金属氧化物中的至少一种。例如，可变电阻图案VR可以由氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr，Ca)MnO3)、氧化锶钛、氧化钡锶钛、氧化锶锆、氧化钡锆和氧化钡锶锆中的至少一种形成或者包括氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr，Ca)MnO3)、氧化锶钛、氧化钡锶钛、氧化锶锆、氧化钡锆和氧化钡锶锆中的至少一种。在一些示例实施例中，可变电阻图案VR可以具有包括导电金属氧化物层和隧道绝缘层的双层结构或者包括第一导电金属氧化物层、隧道绝缘层和第二导电金属氧化物层的三层结构。在一些示例实施例中，隧道绝缘层可以由氧化铝、氧化铪和/或氧化硅形成或者包括氧化铝、氧化铪和/或氧化硅。
在一些示例实施例中，开关图案SW可以包括具有整流性质的硅二极管或氧化物二极管。例如，开关图案SW可以由其中p型硅层和n型硅层彼此接触的硅二极管组成，或者可以由其中p型NiOx层和n型TiOx层彼此接触或者p型CuOx层和n型TiOx层彼此接触的氧化物二极管组成。如在一些示例实施例中，开关图案SW可以包括氧化物材料(例如，ZnOx、MgOx和/或AlOx)，其在低于特定的电压的条件下具有高电阻或电流阻断性质，并且在高于特定的电压的条件下具有低电阻或电流传导性质。如在一些示例实施例中，开关图案SW可以是具有双向性质的双向阈值开关(OTS)器件。在一些示例实施例中，开关图案SW可以包括处于基本上非晶态的硫族化物材料。在此，基本上非晶态不排除物体的晶体结构，其中局部存在晶粒或者存在局部结晶的部分。硫族化物材料可以包括含有硫族元素(诸如S、Te和/或Se)中的至少一种以及Zn、Ge、Sb、Bi、Al、Pb、Sn、Ag、As、Si、In、Ti、Ga和P中的至少一种的化合物。硫族化物材料可以例如包括AsTe、AsSe、GeTe、SnTe、GeSe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的至少一种。
存储器单元MC中的每个还可以包括置于可变电阻图案VR与开关图案SW之间的电极层EP。电极层EP可以将可变电阻图案VR电连接到开关图案SW，同时防止可变电阻图案VR与开关图案SW直接接触。电极层EP可以由例如W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种形成或者包括例如W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。
返回参照图1和图2，外围电路部分PER可以包括外围电路，其用于操作单元堆叠件CS的存储器单元MC。外围电路可以包括连接到单元堆叠件CS的下导电线LCL的第一解码器电路、连接到单元堆叠件CS的上导电线UCL的第二解码器电路以及连接到下导电线LCL或上导电线UCL的输入/输出(I/O)感测放大器。
图4是示出根据发明构思的一些示例实施例的可变电阻存储器器件的平面图，图5A、图5B和图5C分别是沿着图4的线A-A'、线B-B'和线C-C'截取的剖视图。为了简洁起见，以下描述将参照其中堆叠有三个单元堆叠件CS的可变电阻存储器器件1000的示例。
参照图4、图5A、图5B和图5C，外围电路部分PER可以设置在基底100上。外围电路部分PER可以包括外围晶体管PTR和覆盖外围晶体管PTR的第一层间绝缘层110。第一层间绝缘层110可以由例如氧化物、氮化物和/或氮氧化物中的至少一种形成或者包括例如氧化物、氮化物和/或氮氧化物中的至少一种。第一单元堆叠件CS1、第二单元堆叠件CS2和第三单元堆叠件CS3可以顺序地堆叠在外围电路部分PER上。外围晶体管PTR可以与第一单元堆叠件CS1、第二单元堆叠件CS2和第三单元堆叠件CS3竖直地叠置，并且可以局部地设置在第一单元堆叠件CS1、第二单元堆叠件CS2和第三单元堆叠件CS3下方。外围晶体管PTR可以构成外围电路(或形成外围电路)，该外围电路用于操作第一单元堆叠件CS1、第二单元堆叠件CS2和第三单元堆叠件CS3的存储器单元MC。
第一单元堆叠件CS1可以包括第一下导电线LCL1、与第一下导电线LCL1交叉的第一上导电线UCL1以及在第一下导电线LCL1与第一上导电线UCL1之间的第一存储器单元MC1。第一下导电线LCL1可以设置在第一层间绝缘层110上。第一下导电线LCL1可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。第一上导电线UCL1可以在第三方向D3上与第一下导电线LCL1竖直地间隔开。第一上导电线UCL1可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。第一下导电线LCL1和第一上导电线UCL1中的每条可以由金属材料(例如，铜、钨和/或铝)和/或金属氮化物(例如，氮化钽、氮化钛和/或氮化钨)中的至少一种形成或者包括金属材料(例如，铜、钨和/或铝)和/或金属氮化物(例如，氮化钽、氮化钛和/或氮化钨)中的至少一种。第一存储器单元MC1可以选择性地设置在第一下导电线LCL1和第一上导电线UCL1的交叉点处。第一存储器单元MC1中的每个可以包括参照图3描述的可变电阻图案VR、开关图案SW和电极层EP。
第一单元堆叠件CS1可以包括顺序地堆叠在第一层间绝缘层110上的第二层间绝缘层120和第三层间绝缘层130。第二层间绝缘层120可以覆盖第一下导电线LCL1并且可以覆盖第一存储器单元MC1的侧表面。第一上导电线UCL1可以设置在第二层间绝缘层120上。第三层间绝缘层130可以设置在第二层间绝缘层120上以覆盖第一上导电线UCL1。第二层间绝缘层120和第三层间绝缘层130可以由例如氧化物、氮化物和/或氮氧化物中的至少一种形成或者包括例如氧化物、氮化物和/或氮氧化物中的至少一种。
第一单元堆叠件CS1可以包括第一下接触件LCT1和第一上接触件UCT1，第一下接触件LCT1选择性地连接到第一下导电线LCL1，第一上接触件UCT1选择性地连接到第一上导电线UCL1。第一下接触件LCT1中的每个可以从第一下导电线LCL1中的每条的底表面朝向基底100竖直地延伸。第一下接触件LCT1中的每个可以设置为穿透第一层间绝缘层110并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR的端子。第一上接触件UCT1中的每个可以从第一上导电线UCL1中的每条的底表面竖直地延伸到第一下导电线LCL1中的相邻的第一下导电线LCL1之间的区域中。第一上接触件UCT1中的每个可以设置为穿透第一存储器单元MC1中的相邻的第一存储器单元MC1之间的第二层间绝缘层120，穿透第一层间绝缘层110并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR的端子。第一上接触件UCT1中的每个可以穿透第一层间绝缘层110和第二层间绝缘层120，使得第一上接触件UCT1不与第一下导电线LCL1和第一下接触件LCT1中的任一个交叉，或者可选择地，不接触(例如，直接接触、电接触)第一下导电线LCL1和第一下接触件LCT1中的任一个。
图6和图7是示出第一单元堆叠件CS1的一部分的平面图和透视图。
参照图4、图6和图7，第一下导电线LCL1中的每条可以包括第一线部分LP1、第二线部分LP2和第一连接部分CNP1，第一线部分LP1在第一方向D1上延伸，第二线部分LP2从第一线部分LP1沿第二方向D2偏移并且在第一方向D1上延伸，第一连接部分CNP1将第一线部分LP1连接到第二线部分LP2。第一下导电线LCL1中的每条可以具有弯折线形状。可以设置第一下导电线LCL1，使得第一下导电线LCL1的第一连接部分CNP1在与第一方向D1和第二方向D2交叉的第四方向D4上彼此对准。第四方向D4可以平行于图1的基底100的顶表面100U。
第一下导电线LCL1中的每条的第一线部分LP1可以设置为与第一上导电线UCL1中的对应的第一上导电线UCL1交叉。第一下导电线LCL1中的每条的第二线部分LP2可以设置为与第一上导电线UCL1中的对应的第一上导电线UCL1交叉。第一存储器单元MC1可以选择性地设置在第一下导电线LCL1中的每条的第一线部分LP1与第一上导电线UCL1的交叉点处以及第一下导电线LCL1中的每条的第二线部分LP2与第一上导电线UCL1的交叉点处。
第一下接触件LCT1中的每个可以在第三方向D3上竖直地延伸。作为示例，第一下接触件LCT1中的每个可以连接到第一下导电线LCL1中的每条的第一线部分LP1或第二线部分LP2，但是发明构思不限于该示例。第一下接触件LCT1中的每个可以从第一下导电线LCL1中的每条的底表面朝向基底100竖直地延伸，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。
第一上接触件UCT1中的每个可以设置在第一下导电线LCL1中的相邻的第一下导电线LCL1的第一连接部分CNP1之间。第一上接触件UCT1中的每个可以设置为更靠近第一下导电线LCL1中的相邻的第一下导电线LCL1中的一个。第一上接触件UCT1中的每个可以从第一上导电线UCL1中的每条的底表面竖直地延伸到第一下导电线LCL1中的相邻的第一下导电线LCL1的第一连接部分CNP1之间的区域中，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。
返回参照图4、图5A、图5B和图5C，第二单元堆叠件CS2可以包括第二下导电线LCL2、与第二下导电线LCL2交叉的第二上导电线UCL2以及在第二下导电线LCL2与第二上导电线UCL2之间的第二存储器单元MC2。第二下导电线LCL2可以设置在第三层间绝缘层130上。第二下导电线LCL2可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。当在平面图中观看时，第一下导电线LCL1和第二下导电线LCL2可以在第二方向D2上交替地布置。
第二上导电线UCL2可以在第三方向D3上与第二下导电线LCL2竖直地间隔开。第二上导电线UCL2可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。当在平面图中观看时，第一上导电线UCL1和第二上导电线UCL2可以在第一方向D1上交替地布置。
第二下导电线LCL2和第二上导电线UCL2可以由金属材料(例如，铜、钨和/或铝)和/或金属氮化物(例如，氮化钽、氮化钛和/或氮化钨)中的至少一种形成或者包括金属材料(例如，铜、钨和/或铝)和/或金属氮化物(例如，氮化钽、氮化钛和/或氮化钨)中的至少一种。第二存储器单元MC2可以选择性地设置在第二下导电线LCL2和第二上导电线UCL2的交叉点处。第二存储器单元MC2中的每个可以包括参照图3描述的可变电阻图案VR、开关图案SW和电极层EP。
第二单元堆叠件CS2可以包括顺序地堆叠在第三层间绝缘层130上的第四层间绝缘层140和第五层间绝缘层150。第四层间绝缘层140可以覆盖第二下导电线LCL2并且可以覆盖第二存储器单元MC2的侧表面。第二上导电线UCL2可以设置在第四层间绝缘层140上。第五层间绝缘层150可以设置在第四层间绝缘层140上以覆盖第二上导电线UCL2。第四层间绝缘层140和第五层间绝缘层150可以由例如氧化物、氮化物和/或氮氧化物中的至少一种形成或包括例如氧化物、氮化物和/或氮氧化物中的至少一种。
第二单元堆叠件CS2可以包括第二下接触件LCT2和第二上接触件UCT2，第二下接触件LCT2选择性地连接到第二下导电线LCL2，第二上接触件UCT2选择性地连接到第二上导电线UCL2。第二下接触件LCT2中的每个可以设置为穿透第一单元堆叠件CS1，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR的端子。第二下接触件LCT2中的每个可以从第二下导电线LCL2中的每条的底表面竖直地延伸到第一下导电线LCL1中的相邻的第一下导电线LCL1之间的区域中。第二下接触件LCT2中的每个可以设置为穿透第一层间绝缘层110、第二层间绝缘层120和第三层间绝缘层130，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。
第二上接触件UCT2中的每个可以设置为穿透第一单元堆叠件CS1，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR的端子。第二上接触件UCT2中的每个可以从第二上导电线UCL2中的每条的底表面竖直地延伸到第二下导电线LCL2中的相邻的第二下导电线LCL2之间的区域中、第一上导电线UCL1中的相邻的第一上导电线UCL1之间的区域中以及第一下导电线LCL1中的相邻的第一下导电线LCL1之间的区域中。第二上接触件UCT2中的每个不仅可以穿透第二存储器单元MC2中的相邻的第二存储器单元MC2之间的第四层间绝缘层140而且可以穿透第一层间绝缘层110、第二层间绝缘层120和第三层间绝缘层130，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。第二上接触件UCT2中的每个可以如上面描述的穿透第一单元堆叠件CS1和第二单元堆叠件CS2，使得第二上接触件UCT2不与第一下导电线LCL1、第一下接触件LCT1、第一上导电线UCL1、第一上接触件UCT1、第二下导电线LCL2和第二下接触件LCT2中的任一个交叉，或者可选择地，不接触(例如，直接接触、电接触)第一下导电线LCL1、第一下接触件LCT1、第一上导电线UCL1、第一上接触件UCT1、第二下导电线LCL2和第二下接触件LCT2中的任一个。
图8和图9是示出第二单元堆叠件CS2的一部分的平面图和透视图。
参照图4、图8和图9，第二下导电线LCL2中的每条可以包括第三线部分LP3、第四线部分LP4和第二连接部分CNP2，第三线部分LP3在第一方向D1上延伸，第四线部分LP4从第三线部分LP3沿第二方向D2偏移并且在第一方向D1上延伸，第二连接部分CNP2设置为将第三线部分LP3连接到第四线部分LP4。在一些示例实施例中，第二下导电线LCL2中的每条可以具有弯折线形状。可以设置第二下导电线LCL2，使得第二下导电线LCL2的第二连接部分CNP2在第四方向D4上彼此对准。当在平面图中观看时，第一下导电线LCL1和第二下导电线LCL2可以在第二方向D2上交替地布置。在一些示例实施例中，当在平面图中观看时，可以设置第一下导电线LCL1和第二下导电线LCL2，使得第一连接部分CNP1和第二连接部分CNP2在第四方向D4上彼此对准。
第二下导电线LCL2中的每条的第三线部分LP3可以设置为与第二上导电线UCL2中的对应的第二上导电线UCL2交叉。第二下导电线LCL2中的每条的第四线部分LP4可以设置为与第二上导电线UCL2中的对应的第二上导电线UCL2交叉。第二存储器单元MC2可以选择性地设置在第二下导电线LCL2中的每条的第三线部分LP3与第二上导电线UCL2之间的交叉点处以及第二下导电线LCL2中的每条的第四线部分LP4与第二上导电线UCL2之间的交叉点处。
第二下接触件LCT2中的每个可以在第三方向D3上竖直地延伸。作为示例，第二下接触件LCT2中的每个可以连接到第二下导电线LCL2中的每条的第三线部分LP3或第四线部分LP4，但是发明构思不限于该示例。第二下接触件LCT2中的每个可以设置为穿透第一单元堆叠件CS1，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。在一些示例实施例中，第二下接触件LCT2中的每个可以从第二下导电线LCL2中的每条的底表面竖直地延伸到第一下导电线LCL1中的相邻的第一下导电线LCL1之间的区域中，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。在一些示例实施例中，当在平面图中观看时，第一下接触件LCT1和第二下接触件LCT2可以以Z字形形状布置，但是发明构思不限于该示例。
第二上接触件UCT2中的每个可以设置在第二下导电线LCL2中的相邻的第二下导电线LCL2的第二连接部分CNP2之间。第二上接触件UCT2中的每个可以从第二上导电线UCL2中的每条的底表面竖直地延伸到第二下导电线LCL2中的相邻的第二下导电线LCL2的第二连接部分CNP2之间的区域中。第二上接触件UCT2中的每个可以设置为穿透第一单元堆叠件CS1，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。作为示例，第二上接触件UCT2中的每个可以延伸到第一上导电线UCL1中的相邻的第一上导电线UCL1之间的区域中以及第一下导电线LCL1中的相邻的第一下导电线LCL1的第一连接部分CNP1之间的区域中，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。
在一些示例实施例中，当在平面图中观看时，第一上接触件UCT1和第二上接触件UCT2可以设置在第一下导电线LCL1的第一连接部分CNP1和第二下导电线LCL2的第二连接部分CNP2之间，并且可以在第四方向D4上与第一连接部分CNP1和第二连接部分CNP2对准。
返回参照图4、图5A、图5B和图5C，第三单元堆叠件CS3可以包括第三下导电线LCL3、与第三下导电线LCL3交叉的第三上导电线UCL3以及在第三下导电线LCL3与第三上导电线UCL3之间的第三存储器单元MC3。第三下导电线LCL3可以设置在第五层间绝缘层150上。第三下导电线LCL3可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。当在平面图中观看时，第一下导电线LCL1、第二下导电线LCL2和第三下导电线LCL3可以在第二方向D2上交替地布置。
第三上导电线UCL3可以在第三方向D3上与第三下导电线LCL3竖直地间隔开。第三上导电线UCL3可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。当在平面图中观看时，第一上导电线UCL1、第二上导电线UCL2和第三上导电线UCL3可以在第一方向D1上交替地布置。
第三下导电线LCL3和第三上导电线UCL3可以由金属材料(例如，铜、钨和/或铝)和/或金属氮化物(例如，氮化钽、氮化钛和/或氮化钨)中的至少一种形成或者包括金属材料(例如，铜、钨和/或铝)和/或金属氮化物(例如，氮化钽、氮化钛和/或氮化钨)中的至少一种。第三存储器单元MC3可以选择性地设置在第三下导电线LCL3和第三上导电线UCL3的交叉点处。第三存储器单元MC3中的每个可以包括参照图3描述的可变电阻图案VR、开关图案SW和电极层EP。
第三单元堆叠件CS3可以包括堆叠在第五层间绝缘层150上的第六层间绝缘层160。第六层间绝缘层160可以覆盖第三存储器单元MC3的侧表面和第三下导电线LCL3。第三上导电线UCL3可以设置在第六层间绝缘层160上。第六层间绝缘层160可以由例如氧化物、氮化物和/或氮氧化物中的至少一种形成或者包括例如氧化物、氮化物和/或氮氧化物中的至少一种。
第三单元堆叠件CS3可以包括第三下接触件LCT3和第三上接触件UCT3，第三下接触件LCT3选择性地连接到第三下导电线LCL3，第三上接触件UCT3选择性地连接到第三上导电线UCL3。第三下接触件LCT3中的每个可以设置为穿透第一单元堆叠件CS1和第二单元堆叠件CS2，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR的端子。第三下接触件LCT3中的每个可以从第三下导电线LCL3中的每条的底表面竖直地延伸到第二下导电线LCL2中的相邻的第二下导电线LCL2之间的区域中和第一下导电线LCL1中的相邻的第一下导电线LCL1之间的区域中。第三下接触件LCT3中的每个可以设置为穿透第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130、第四层间绝缘层140和第五层间绝缘层150，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。
第三上接触件UCT3中的每个可以设置为穿透第一单元堆叠件CS1和第二单元堆叠件CS2，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR的端子。第三上接触件UCT3中的每个可以从第三上导电线UCL3中的每条的底表面竖直地延伸到第三下导电线LCL3中的相邻的第三下导电线LCL3之间的区域中。第三上接触件UCT3中的每个可以延伸到第二上导电线UCL2中的相邻的第二上导电线UCL2之间的区域中、第二下导电线LCL2中的相邻的第二下导电线LCL2之间的区域中、第一上导电线UCL1中的相邻的第一上导电线UCL1之间的区域中以及第一下导电线LCL1中的相邻的第一下导电线LCL1之间的区域中，使得第三上接触件UCT3不与以上所列出的元件中的任一个交叉，或者可选择地，不接触(例如，直接接触、电接触)以上所列出的元件中的任一个。第三上接触件UCT3中的每个可以设置为不仅穿透第三存储器单元MC3中的相邻的第三存储器单元MC3之间的第六层间绝缘层160而且穿透第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130、第四层间绝缘层140和第五层间绝缘层150，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。
图10和图11是示出第三单元堆叠件CS3的一部分的平面图和透视图。
参照图4、图10和图11，第三下导电线LCL3中的每条可以包括第五线部分LP5、第六线部分LP6和第三连接部分CNP3，第五线部分LP5在第一方向D1上延伸，第六线部分LP6从第五线部分LP5沿第二方向D2偏移并且在第一方向D1上延伸，第三连接部分CNP3设置为将第五线部分LP5连接到第六线部分LP6。在一些示例实施例中，第三下导电线LCL3中的每条可以具有弯折线形状。可以设置第三下导电线LCL3，使得第三下导电线LCL3的第三连接部分CNP3在第四方向D4上彼此对准。当在平面图中观看时，第一下导电线LCL1、第二下导电线LCL2和第三下导电线LCL3可以在第二方向D2上交替地布置。在一些示例实施例中，可以设置第一下导电线LCL1、第二下导电线LCL2和第三下导电线LCL3，使得当在平面图中观看时，第一连接部分CNP1、第二连接部分CNP2和第三连接部分CNP3在第四方向D4上彼此对准。
第三下导电线LCL3中的每条的第五线部分LP5可以设置为与第三上导电线UCL3中的对应的第三上导电线UCL3交叉。第三下导电线LCL3中的每条的第六线部分LP6可以设置为与第三上导电线UCL3中的对应的第三上导电线UCL3交叉。第三存储器单元MC3可以选择性地设置在第三下导电线LCL3中的每条的第五线部分LP5与第三上导电线UCL3之间的交叉点处以及第三下导电线LCL3中的每条的第六线部分LP6与第三上导电线UCL3之间的交叉点处。
第三下接触件LCT3中的每个可以在第三方向D3上竖直地延伸。例如，第三下接触件LCT3中的每个可以连接到第三下导电线LCL3中的每条的第五线部分LP5或第六线部分LP6，然而，发明构思不限于该示例。第三下接触件LCT3中的每个可以设置为穿透第一单元堆叠件CS1和第二单元堆叠件CS2，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。在一些示例实施例中，第三下接触件LCT3中的每个可以从第三下导电线LCL3中的每条的底表面竖直地延伸到第二下导电线LCL2中的相邻的第二下导电线LCL2之间的区域中以及第一下导电线LCL1中的相邻的第一下导电线LCL1之间的区域中，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。在一些示例实施例中，当在平面图中观看时，第一下接触件LCT1、第二下接触件LCT2和第三下接触件LCT3可以以Z字形形状布置，但是发明构思不限于该示例。
第三上接触件UCT3中的每个可以设置在第三下导电线LCL3中的相邻的第三下导电线LCL3的第三连接部分CNP3之间。第三上接触件UCT3中的每个可以设置为更靠近第三下导电线LCL3中的相邻的第三下导电线LCL3中的一个。第三上接触件UCT3中的每个可以从第三上导电线UCL3中的每条的底表面竖直地延伸到第三下导电线LCL3中的相邻的第三下导电线LCL3的第三连接部分CNP3之间的区域中。第三上接触件UCT3中的每个可以设置为穿透第一单元堆叠件CS1和第二单元堆叠件CS2，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。作为示例，第三上接触件UCT3中的每个可以延伸到第二上导电线UCL2中的相邻的第二上导电线UCL2之间的区域中以及第二下导电线LCL2中的相邻的第二下导电线LCL2的第二连接部分CNP2之间的区域中。第三上接触件UCT3中的每个可以延伸到第一上导电线UCL1中的相邻的第一上导电线UCL1之间的区域中以及第一下导电线LCL1中的相邻的第一下导电线LCL1的第一连接部分CNP1之间的区域中，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。
在一些示例实施例中，当在平面图中观看时，第一上接触件UCT1、第二上接触件UCT2和第三上接触件UCT3可以设置在第一下导电线LCL1的第一连接部分CNP1、第二下导电线LCL2的第二连接部分CNP2和第三下导电线LCL3的第三连接部分CNP3之间，并且当在平面图中观看时，可以在第四方向D4上与第一连接部分CNP1、第二连接部分CNP2和第三连接部分CNP3对准。
图12和图13分别是沿着图4的线D-D'和线E-E'截取的剖视图。
参照图4和图12，当在平面图中观看时，第一下导电线LCL1的第一连接部分CNP1、第二下导电线LCL2的第二连接部分CNP2和第三下导电线LCL3的第三连接部分CNP3与第一上接触件UCT1、第二上接触件UCT2和第三上接触件UCT3可以在第四方向D4上交替地布置。例如，第一上接触件UCT1中的每个可以从第一下导电线LCL1中的对应的第一下导电线LCL1的第一连接部分CNP1沿第四方向D4偏移，可以穿透第一层间绝缘层110和第二层间绝缘层120，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。第二下导电线LCL2中的每条的第二连接部分CNP2可以从第一上接触件UCT1中的对应的第一上接触件UCT1沿第四方向D4偏移。第三上接触件UCT3中的每个可以从第二下导电线LCL2中的对应的第二下导电线LCL2的第二连接部分CNP2沿第四方向D4偏移，可以穿透第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130、第四层间绝缘层140、第五层间绝缘层150和第六层间绝缘层160，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。第三下导电线LCL3中的每条的第三连接部分CNP3可以从第三上接触件UCT3中的对应的第三上接触件UCT3沿第四方向D4偏移。第二上接触件UCT2中的每个可以从第三下导电线LCL3中的对应的第三下导电线LCL3的第三连接部分CNP3沿第四方向D4偏移，可以穿透第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130和第四层间绝缘层140，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。
参照图4和图13，第一下导电线LCL1、第二下导电线LCL2和第三下导电线LCL3可以在第二方向D2上交替地布置。第一下接触件LCT1中的每个可以连接到第一下导电线LCL1中的每条的第一线部分LP1或第二线部分LP2，可以穿透第一层间绝缘层110，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。第二下接触件LCT2中的每个可以连接到第二下导电线LCL2中的每条的第三线部分LP3或第四线部分LP4，可以穿透第一层间绝缘层110、第二层间绝缘层120和第三层间绝缘层130，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。第三下接触件LCT3中的每个可以连接到第三下导电线LCL3中的每条的第五线部分LP5或第六线部分LP6，可以穿透第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130、第四层间绝缘层140和第五层间绝缘层150，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。在一些示例实施例中，当在平面图中观看时，第一下接触件LCT1、第二下接触件LCT2和第三下接触件LCT3可以设置为在第二方向D2上形成例如Z字形布置。
根据发明构思的一些示例实施例，第一下导电线LCL1和第一上导电线UCL1可以通过第一下接触件LCT1和第一上接触件UCT1连接到用于操作第一存储器单元MC1的外围晶体管PTR。第一下接触件LCT1中的每个可以从第一下导电线LCL1中的每条的底表面朝向基底100竖直地延伸并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR，第一上接触件UCT1中的每个可以从第一上导电线UCL1中的每条的底表面竖直地延伸到第一下导电线LCL1中的相邻的第一下导电线LCL1之间的区域中并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。因此，用于操作第一存储器单元MC1的外围晶体管PTR可以局部地设置在单元堆叠件CS1、CS2和CS3下方。
第二下导电线LCL2和第二上导电线UCL2可以通过第二下接触件LCT2和第二上接触件UCT2连接到用于操作第二存储器单元MC2的外围晶体管PTR。第二下接触件LCT2和第二上接触件UCT2中的每个可以穿透第一单元堆叠件CS1，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。因此，用于操作第二存储器单元MC2的外围晶体管PTR可以局部地设置在单元堆叠件CS1、CS2和CS3下方。
此外，第三下导电线LCL3和第三上导电线UCL3可以通过第三下接触件LCT3和第三上接触件UCT3连接到用于操作第三存储器单元MC3的外围晶体管PTR。第三下接触件LCT3和第三上接触件UCT3中的每个可以穿透第一单元堆叠件CS1和第二单元堆叠件CS2，并且可以连接到外围晶体管PTR中的对应的外围晶体管PTR。因此，用于操作第三存储器单元MC3的外围晶体管PTR可以局部地设置在单元堆叠件CS1、CS2和CS3下方。
由于用于操作存储器单元MC1、MC2和MC3的外围晶体管PTR局部地设置在单元堆叠件CS1、CS2和CS3下方，所以可以能够减小其中堆叠有多个单元堆叠件CS1、CS2和CS3的可变电阻存储器器件的芯片尺寸。此外，由于第一下接触件LCT1、第二下接触件LCT2和第三下接触件LCT3以及第一上接触件UCT1、第二上接触件UCT2和第三上接触件UCT3中的每个通过下面的结构连接到外围晶体管PTR中的对应的外围晶体管PTR，所以可以能够简化互连结构以将第一下导电线LCL1、第二下导电线LCL2和第三下导电线LCL3以及第一上导电线UCL1、第二上导电线UCL2和第三上导电线UCL3连接到外围晶体管PTR。
因此，可以提供具有减小的芯片尺寸和简单的互连结构的可变电阻存储器器件。
在下文中，将参照图4和图5A至图5C描述根据发明构思的一些示例实施例的制造可变电阻存储器器件的方法。为了简洁起见，先前参照图1至图13描述的元件可以由相同的附图标记来标识，而不重复其重复描述。
参照图4、图5A、图5B和图5C，可以在基底100上形成外围晶体管PTR。外围晶体管PTR可以是例如金属氧化物半导体场效应晶体管(MOSFET)。可以在基底100上形成第一层间绝缘层110以覆盖外围晶体管PTR。
可以在第一层间绝缘层110中形成第一下接触件LCT1。在一些示例实施例中，第一下接触件LCT1的形成步骤可以包括：在第一层间绝缘层110中形成第一下接触孔；在第一层间绝缘层110上形成导电层以填充第一下接触孔；以及对导电层进行平坦化以暴露第一层间绝缘层110的顶表面。平坦化工艺的结果是，第一下接触件LCT1可以局部地形成在第一下接触孔中。
可以在第一层间绝缘层110上形成第一下导电线LCL1。第一下导电线LCL1可以形成为选择性地连接到第一下接触件LCT1。第一下导电线LCL1的形成步骤可以包括：在第一层间绝缘层110上形成导电层；以及对导电层进行图案化。图案化工艺的结果是，第一下导电线LCL1可以形成为如参照图4、图6和图7所描述的具有弯折线形状。可以在第一层间绝缘层110上形成第二层间绝缘层120以覆盖第一下导电线LCL1。可以在第二层间绝缘层120中形成第一存储器单元MC1。第一存储器单元MC1的形成步骤可以包括：在第二层间绝缘层120中形成多个孔以限定其中将形成第一存储器单元MC1的区域；以及在孔中局部地形成第一存储器单元MC1。
可以在第二层间绝缘层120中形成第一上接触件UCT1，第一上接触件UCT1可以延伸到第一层间绝缘层110中。第一上接触件UCT1中的每个可以形成为穿透第一层间绝缘层110和第二层间绝缘层120。作为示例，第一上接触件UCT1的形成步骤可以包括：形成穿透第一层间绝缘层110和第二层间绝缘层120的第一上接触孔；在第二层间绝缘层120上形成导电层以填充第一上接触孔；以及对导电层进行平坦化以暴露第二层间绝缘层120的顶表面。平坦化工艺的结果是，第一上接触件UCT1可以局部地形成在第一上接触孔中。
可以在第二层间绝缘层120上形成第一上导电线UCL1以与第一下导电线LCL1交叉。第一上导电线UCL1可以选择性地连接到第一上接触件UCT1。第一上导电线UCL1的形成步骤可以包括：在第二层间绝缘层120上形成导电层；以及对导电层进行图案化。可以在第二层间绝缘层120上形成第三层间绝缘层130以覆盖第一上导电线UCL1。
可以在第三层间绝缘层130中形成第二下接触件LCT2，第二下接触件LCT2可以延伸到第一层间绝缘层110和第二层间绝缘层120中。第二下接触件LCT2中的每个可以形成为穿透第一层间绝缘层110、第二层间绝缘层120和第三层间绝缘层130。在一些示例实施例中，第二下接触件LCT2的形成步骤可以包括：形成穿透第一层间绝缘层110、第二层间绝缘层120和第三层间绝缘层130的第二下接触孔；在第三层间绝缘层130上形成导电层以填充第二下接触孔；以及对导电层进行平坦化以暴露第三层间绝缘层130的顶表面。平坦化工艺的结果是，第二下接触件LCT2可以局部地形成在第二下接触孔中。
可以在第三层间绝缘层130上形成第二下导电线LCL2。第二下导电线LCL2可以选择性地连接到第二下接触件LCT2。第二下导电线LCL2的形成步骤可以包括：在第三层间绝缘层130上形成导电层；以及对导电层进行图案化。图案化工艺的结果是，第二下导电线LCL2可以形成为如参照图4、图8和图9所描述的具有弯折线形状。可以在第三层间绝缘层130上形成第四层间绝缘层140以覆盖第二下导电线LCL2。可以在第四层间绝缘层140中形成第二存储器单元MC2。可以通过与用于第一存储器单元MC1的方法基本上相同的方法形成第二存储器单元MC2。
可以在第四层间绝缘层140中形成第二上接触件UCT2，第二上接触件UCT2可以延伸到第一层间绝缘层110、第二层间绝缘层120和第三层间绝缘层130中。第二上接触件UCT2中的每个可以形成为穿透第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130和第四层间绝缘层140。在一些示例实施例中，第二上接触件UCT2的形成步骤可以包括：形成穿透第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130和第四层间绝缘层140的第二上接触孔；在第四层间绝缘层140上形成导电层以填充第二上接触孔；以及对导电层进行平坦化以暴露第四层间绝缘层140的顶表面。平坦化工艺的结果是，第二上接触件UCT2可以局部地形成在第二上接触孔中。
可以在第四层间绝缘层140上形成第二上导电线UCL2以与第二下导电线LCL2交叉。第二上导电线UCL2可以选择性地连接到第二上接触件UCT2。第二上导电线UCL2的形成步骤可以包括：在第四层间绝缘层140上形成导电层；以及对导电层进行图案化。可以在第四层间绝缘层140上形成第五层间绝缘层150以覆盖第二上导电线UCL2。
可以在第五层间绝缘层150中形成第三下接触件LCT3，第三下接触件LCT3可以延伸到第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130和第四层间绝缘层140中。第三下接触件LCT3中的每个可以穿透第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130、第四层间绝缘层140和第五层间绝缘层150。可以通过与用于第二下接触件LCT2的方法基本上相同的方法形成第三下接触件LCT3。
可以在第五层间绝缘层150上形成第三下导电线LCL3。第三下导电线LCL3可以选择性地连接到第三下接触件LCT3。第三下导电线LCL3的形成步骤可以包括：在第五层间绝缘层150上形成导电层；以及对导电层进行图案化。图案化工艺的结果是，第三下导电线LCL3可以形成为如参照图4、图10和图11所描述的具有弯折线形状。可以在第五层间绝缘层150上形成第六层间绝缘层160以覆盖第三下导电线LCL3。可以在第六层间绝缘层160中形成第三存储器单元MC3。可以通过与用于第一存储器单元MC1和第二存储器单元MC2的方法基本上相同的方法形成第三存储器单元MC3。
可以在第六层间绝缘层160中形成第三上接触件UCT3，第三上接触件UCT3可以延伸到第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130、第四层间绝缘层140和第五层间绝缘层150中。第三上接触件UCT3中的每个可以设置为穿透第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130、第四层间绝缘层140、第五层间绝缘层150和第六层间绝缘层160。可以通过与用于第二上接触件UCT2的方法基本上相同的方法形成第三上接触件UCT3。
可以在第六层间绝缘层160上形成第三上导电线UCL3以与第三下导电线LCL3交叉。第三上导电线UCL3可以选择性地连接到第三上接触件UCT3。可以通过与用于第二上导电线UCL2的方法基本上相同的方法形成第三上导电线UCL3。
根据发明构思的一些示例实施例，可以能够实现具有减小的芯片尺寸和简单的互连结构的可变电阻存储器器件。
尽管已经具体地示出和描述了发明构思的示例实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式上和细节上的改变。

Claims (20)

1.一种可变电阻存储器器件，所述可变电阻存储器器件包括：
下导电线，位于基底上，下导电线在第一方向上延伸并且在与第一方向交叉的第二方向上彼此间隔开；
上导电线，位于下导电线上以与下导电线交叉；以及
存储器单元，位于下导电线与上导电线之间，
其中，下导电线中的每条包括：第一线部分，在第一方向上延伸；第二线部分，从第一线部分沿第二方向偏移并且在第一方向上延伸；以及连接部分，将第一线部分连接到第二线部分。
2.根据权利要求1所述的可变电阻存储器器件，其中，下导电线的连接部分在与第一方向和第二方向交叉的第三方向上彼此对准。
3.根据权利要求2所述的可变电阻存储器器件，其中，存储器单元位于第一线部分与上导电线之间的交叉点处以及第二线部分与上导电线之间的交叉点处。
4.根据权利要求2所述的可变电阻存储器器件，所述可变电阻存储器器件还包括：上接触件，分别连接到上导电线，
其中，上接触件中的至少一个上接触件位于下导电线中的相邻的下导电线的连接部分之间。
5.根据权利要求4所述的可变电阻存储器器件，其中，上接触件中的所述至少一个上接触件从上导电线中的对应的上导电线的底表面延伸到下导电线中的相邻的下导电线的连接部分之间的区域中。
6.根据权利要求4所述的可变电阻存储器器件，所述可变电阻存储器器件还包括：外围晶体管，位于基底与下导电线之间，
其中，上接触件中的所述至少一个上接触件连接到外围晶体管中的对应的外围晶体管的端子。
7.根据权利要求6所述的可变电阻存储器器件，所述可变电阻存储器器件还包括：下接触件，连接到下导电线，
其中，下接触件中的至少一个下接触件从下导电线中的对应的下导电线的底表面朝向基底延伸，并且连接到外围晶体管中的对应的外围晶体管的端子。
8.根据权利要求1所述的可变电阻存储器器件，其中，存储器单元中的每个包括：可变电阻图案和开关图案，在垂直于基底的顶表面的方向上堆叠。
9.根据权利要求8所述的可变电阻存储器器件，其中，可变电阻图案包括相变材料。
10.一种可变电阻存储器器件，所述可变电阻存储器器件包括：
外围电路部分，位于基底上；以及
第一单元堆叠件和第二单元堆叠件，顺序地堆叠在外围电路部分上，
其中，第一单元堆叠件包括：第一下导电线，在第一方向上延伸并且在与第一方向交叉的第二方向上彼此间隔开；第一上导电线，位于第一下导电线上以与第一下导电线交叉；以及第一存储器单元，位于第一下导电线与第一上导电线之间，
第二单元堆叠件包括：第二下导电线，在第一方向上延伸并且在第二方向上彼此间隔开，并且
第一下导电线和第二下导电线在第二方向上交替地布置。
11.根据权利要求10所述的可变电阻存储器器件，其中，第二单元堆叠件包括：
第二上导电线，位于第二下导电线上以与第二下导电线交叉；以及
第二存储器单元，位于第二下导电线与第二上导电线之间的交叉点处，
其中，第一上导电线和第二上导电线在第二方向上延伸，并且在第一方向上交替地布置。
12.根据权利要求10所述的可变电阻存储器器件，其中，第一下导电线中的每条包括：
第一线部分，在第一方向上延伸；
第二线部分，从第一线部分沿第二方向偏移并且在第一方向上延伸；以及
第一连接部分，将第一线部分连接到第二线部分，
其中，第一下导电线的第一连接部分在与第一方向和第二方向交叉的第三方向上彼此对准。
13.根据权利要求12所述的可变电阻存储器器件，其中，第一单元堆叠件还包括：第一上接触件，连接到第一上导电线，并且
第一上接触件中的至少一个第一上接触件位于第一下导电线中的相邻的第一下导电线的第一连接部分之间，并且连接到外围电路部分。
14.根据权利要求12所述的可变电阻存储器器件，其中，第二下导电线中的每条包括：
第三线部分，在第一方向上延伸；
第四线部分，从第三线部分沿第二方向偏移并且在第一方向上延伸；以及
第二连接部分，将第三线部分连接到第四线部分，
其中，第一下导电线的第一连接部分和第二下导电线的第二连接部分在第三方向上交替地布置。
15.根据权利要求14所述的可变电阻存储器器件，其中，第二单元堆叠件包括：
第二上导电线，位于第二下导电线上以与第二下导电线交叉；
第二存储器单元，位于第二下导电线与第二上导电线之间的交叉点处；以及
第二上接触件，连接到第二上导电线，
其中，第二上接触件中的至少一个第二上接触件位于第二下导电线中的相邻的第二下导电线的第二连接部分之间，并且连接到外围电路部分。
16.根据权利要求15所述的可变电阻存储器器件，其中，第一上导电线和第二上导电线在第二方向上延伸并且在第一方向上交替地布置，并且
第二上接触件中的所述至少一个第二上接触件穿透第一单元堆叠件并且连接到外围电路部分。
17.根据权利要求15所述的可变电阻存储器器件，其中，第二上接触件中的所述至少一个第二上接触件延伸到第一下导电线中的相邻的第一下导电线的第一连接部分之间的区域中。
18.根据权利要求10所述的可变电阻存储器器件，其中，第一单元堆叠件包括：第一下接触件，连接到第一下导电线，
第一下接触件中的至少一个第一下接触件从第一下导电线中的对应的第一下导电线的底表面朝向基底延伸并且连接到外围电路部分。
19.根据权利要求18所述的可变电阻存储器器件，其中，第二单元堆叠件包括：第二下接触件，连接到第二下导电线，并且
第二下接触件中的至少一个第二下接触件穿透第一单元堆叠件并且连接到外围电路部分。
20.一种可变电阻存储器器件，所述可变电阻存储器器件包括：
外围电路部分，位于基底上；以及
第一单元堆叠件和第二单元堆叠件，顺序地堆叠在基底上，
其中，第二单元堆叠件包括：下导电线；上导电线，位于下导电线上以与下导电线交叉；存储器单元，位于下导电线与上导电线之间；下接触件，连接到下导电线；以及上接触件，连接到上导电线，并且
其中，下接触件和上接触件中的每个穿透第一单元堆叠件并且连接到外围电路部分。
CN202010580117.7A 2019-10-23 2020-06-23 可变电阻存储器器件 Pending CN112701140A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0132154 2019-10-23
KR1020190132154A KR20210048637A (ko) 2019-10-23 2019-10-23 가변 저항 메모리 장치

Publications (1)

Publication Number Publication Date
CN112701140A true CN112701140A (zh) 2021-04-23

Family

ID=75505543

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010580117.7A Pending CN112701140A (zh) 2019-10-23 2020-06-23 可变电阻存储器器件

Country Status (3)

Country Link
US (1) US11362141B2 (zh)
KR (1) KR20210048637A (zh)
CN (1) CN112701140A (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003255254A1 (en) 2002-08-08 2004-02-25 Glenn J. Leedy Vertical system integration
US8031509B2 (en) 2008-12-19 2011-10-04 Unity Semiconductor Corporation Conductive metal oxide structures in non-volatile re-writable memory devices
US7391045B2 (en) * 2006-09-18 2008-06-24 Ovonyx, Inc. Three-dimensional phase-change memory
JP5342189B2 (ja) 2008-08-06 2013-11-13 株式会社日立製作所 不揮発性記憶装置及びその製造方法
JP5288933B2 (ja) 2008-08-08 2013-09-11 株式会社東芝 半導体記憶装置及びその製造方法
KR101604417B1 (ko) * 2010-04-12 2016-03-17 삼성전자주식회사 비휘발성 기억 소자
JP5606479B2 (ja) * 2012-03-22 2014-10-15 株式会社東芝 半導体記憶装置
KR102465966B1 (ko) 2016-01-27 2022-11-10 삼성전자주식회사 메모리 소자, 및 그 메모리 소자를 포함한 전자 장치
US10262715B2 (en) 2017-03-27 2019-04-16 Micron Technology, Inc. Multiple plate line architecture for multideck memory array
KR102403733B1 (ko) * 2017-12-01 2022-05-30 삼성전자주식회사 메모리 소자

Also Published As

Publication number Publication date
KR20210048637A (ko) 2021-05-04
US11362141B2 (en) 2022-06-14
US20210126054A1 (en) 2021-04-29

Similar Documents

Publication Publication Date Title
CN106992196B (zh) 可变电阻存储器件
CN109285857B (zh) 半导体装置
CN109285831B (zh) 半导体装置
CN109698271B (zh) 可变电阻存储器件及其制造方法
CN110858623A (zh) 可变电阻存储器件及其制造方法
US11127900B2 (en) Variable resistance memory devices, and methods of forming variable resistance memory devices
CN110729302A (zh) 可变电阻非易失性存储器装置
US11616197B2 (en) Variable resistance memory device
CN109256377B (zh) 半导体器件
US8791448B2 (en) Semiconductor memory devices having strapping contacts
US20220271091A1 (en) Variable resistance memory device
US11895850B2 (en) Variable resistance memory device
US11362141B2 (en) Variable resistance memory device
CN109659430A (zh) 包括数据存储图案的半导体装置
US11672132B2 (en) Variable resistance memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination