CN112673470A - 使用层转移的具有多个半导体厚度的绝缘体上硅 - Google Patents

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Abstract

一种集成电路器件包括支撑载体(例如，处理晶圆)的一部分、绝缘体上硅、第一有源器件和第二有源器件。第一有源器件在介电层(例如，隐埋氧化物层)中具有第一半导体厚度。第一有源器件位于SOI层上。第二有源器件在与第一有源器件相同的介电层中具有第二半导体厚度。支撑载体支撑第一有源器件和第二有源器件。第二有源器件也位于SOI层上。第一和第二厚度彼此不同。

Description

使用层转移的具有多个半导体厚度的绝缘体上硅
优先权要求
本申请要求于2018年8月28日提交的标题为“SILICON ON INSULATOR WITHMULTIPLE SEMICONDUCTOR THICKNESSES USING LAYER TRANSFER”的第16/115,352号申请的优先权，并且将其转让给本专利的受让人且在此通过引用明确并入本文。
技术领域
本发明总体上涉及集成电路(IC)。更具体地，本发明涉及通过层转移工艺实现的具有多个半导体厚度的分层硅-绝缘体-硅衬底。
背景技术
出于成本和功耗考虑，包括高性能双工器在内的移动射频(RF)芯片设计(例如，移动RF收发器)已迁移到深亚微米工艺节点。这种移动RF收发器的设计在该深亚微米工艺节点下变得复杂。这些移动RF收发器的设计复杂性通过增加支持通信增强的电路功能(诸如载波聚合)而变得更加复杂。移动RF收发器的进一步设计挑战包括模拟/RF性能考虑，包括失配、噪声和其他性能考虑。这些移动RF收发器的设计包括使用额外的无源器件，例如抑制谐振和/或执行滤波、旁路和耦合。
这些移动RF收发器的设计可包括使用绝缘体上硅(SOI)技术。SOI技术用分层硅-绝缘体-硅衬底取代传统的硅衬底，以减少寄生器件电容并提高性能。基于SOI的器件不同于传统的硅制器件，因为硅结位于电隔离器(通常是隐埋氧化物(BOX)层)的上方。
SOI层上的有源器件可包括互补金属氧化物半导体(CMOS)晶体管。用于CMOS晶体管的半导体制造的工艺流程通常在前端制程(FEOL)工艺期间执行。前端制程工艺可包括形成有源器件(例如，晶体管)的工艺步骤集合。FEOL工艺包括离子注入、退火、氧化、化学气相沉积(CVD)或原子层沉积(ALD)、蚀刻、化学机械抛光(CMP)和外延。
发明内容
一种集成电路器件包括支撑载体的一部分。该集成电路器件还包括SOI层(绝缘体上硅层)。该集成电路器件还包括在介电层中具有第一半导体厚度的第一有源器件。第一有源器件位于SOI层上。该集成电路器件还包括在介电层中具有第二半导体厚度的第二有源器件。支撑载体支撑第一有源器件和第二有源器件。第二有源器件也位于SOI层上。第二半导体厚度不同于第一半导体厚度。
一种制造集成电路器件的方法包括制造支撑载体的一部分。该方法还包括制造SOI层(绝缘体上硅层)。该方法还包括制造在介电层中具有第一半导体厚度的第一有源器件。第一有源器件位于SOI层上。此外，该方法包括制造在介电层中具有第二半导体厚度的第二有源器件。支撑载体支撑第一有源器件和第二有源器件。第二有源器件也位于SOI层上。第二半导体厚度不同于第一半导体厚度。
一种集成电路器件包括支撑载体的一部分。该集成电路器件还包括SOI层(绝缘体上硅层)。该集成电路器件还包括在介电层中具有第一半导体厚度的用于控制电子流的第一装置。第一电子流控制装置位于SOI层上。该集成电路器件还包括在介电层中具有第二半导体厚度的用于控制电子流的第二装置。支撑载体支撑第一电子流控制装置和第二电子流控制装置。第二电子流控制装置也位于SOI层上。第二半导体厚度不同于第一半导体厚度。
下面将描述本公开的附加特征和优点。本领域技术人员应当理解，本公开可容易地用作修改或设计用于实现本公开相同目的的其他结构的基础。本领域技术人员还应意识到，这种等效结构不偏离所附权利要求中阐述的本公开的教导。当结合附图考虑时，从以下描述将更好地理解被认为是本公开特性的新颖特征，包括其组织和操作方法以及进一步的目的和优点。然而，应当清楚地理解，提供的每个附图仅用于说明和描述的目的，并且不打算作为对本公开的限制的定义。
附图说明
为了更全面地理解本公开，现结合附图参考以下描述。
图1A是根据本公开的一个方面的采用半导体器件的射频(RF)前端(RFFE)模块的示意图。
图1B是根据本公开的多个方面的射频(RF)前端(RFFE)模块的示意图，该模块采用半导体器件用于芯片集以提供载波聚合。
图2A至图2D示出了层转移工艺期间的集成射频(RF)电路结构的截面图。
图3是根据本公开的多个方面的具有多个半导体厚度的集成射频(RF)电路结构的截面图。
图4A、图4B、图4C、图4D和图4E是根据本公开的一个方面的示出制造具有多个半导体厚度的集成射频(RF)电路结构的第一方法的各个阶段的示例图。
图5A、图5B、图5C和图5D是根据本公开的一个方面的示出制造具有多个半导体厚度的集成射频(RF)电路结构的第二方法的各个阶段的示例图。
图6是根据本公开的多个方面的具有多个半导体厚度的集成射频(RF)电路结构的截面图。
图7A、图7B、图7C、图7D、图7E和图7F是根据本公开的一个方面的示出制造具有多个半导体厚度的集成射频(RF)电路结构的第三方法的各个阶段的示例图。
图8是根据本公开的多个方面的具有多个半导体厚度的集成射频(RF)电路结构的截面图。
图9A、图9B、图9C、图9D、图9E和图9F是根据本公开的一个方面的示出制造具有多个半导体厚度的集成射频(RF)电路结构的第四方法的各个阶段的示例图。
图10是根据本公开的一个方面的构造具有多个半导体厚度的集成射频(RF)电路结构的方法的工艺流程图。
图11是示出可有利地采用本公开的配置的示例性无线通信系统的框图。
图12是示出根据一种配置的用于半导体部件的电路、布局和逻辑设计的设计工作站的框图。
具体实施方式
下面结合附图阐述的详细描述旨在作为对各种配置的描述，而不是表示可实践本文所描述概念的唯一配置。为了提供对各种概念的透彻理解，详细描述包括具体细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，已知结构和部件以框图形式示出，以避免混淆这些概念。如本文所述，术语“和/或”的使用用于表示“可兼或”，而术语“或者”的使用用于表示“异或”。
出于成本和功耗考虑，移动射频(RF)芯片设计(例如，移动RF收发器)已迁移到深亚微米工艺节点。移动RF收发器的设计复杂性通过增加支持通信增强的电路功能(诸如载波聚合)而变得更加复杂。移动RF收发器的进一步设计挑战包括模拟/RF性能考虑，包括失配、噪声和其他性能考虑。这些移动RF收发器的设计包括使用无源器件的使用，例如抑制谐振和/或执行滤波、旁路和耦合。
现代半导体芯片产品的成功制造涉及所用材料和工艺之间的相互作用。用于集成电路结构的半导体制造的工艺流程可包括前端制程(FEOL)工艺、中间制程(MOL)工艺和后端制程(BEOL)工艺以形成互连(例如，M1、M2、M3、M4等)。前端制程工艺可包括形成有源器件(诸如晶体管、电容器和二极管)的工艺步骤集合。前端制程工艺包括离子注入、退火、氧化、化学气相沉积(CVD)或原子层沉积(ALD)、蚀刻、化学机械抛光(CMP)和外延。中间制程工艺可包括能够实现晶体管与BEOL互连的连接的工艺步骤集合。这些步骤包括硅化和接触形成以及应力引入。后端制程工艺可包括形成连接独立晶体管并形成电路的互连的工艺步骤集合。目前，铜和铝被用作互连，但随着技术的进一步发展，也可以使用其他导电材料。
这些移动RF收发器的设计可包括绝缘体上硅(SOI)技术的使用。SOI技术用分层硅-绝缘体-硅衬底取代传统的硅衬底，以减少寄生器件电容并提高性能。基于SOI的器件不同于传统的硅制器件，因为硅结位于电隔离器(通常为隐埋氧化物(BOX)层)之上，其中BOX层的厚度可以减小。此外，SOI层上的有源器件可包括互补金属氧化物半导体(CMOS)晶体管。例如，互补金属氧化物半导体工艺可在隐埋氧化物(BOX)层上形成电子器件(诸如晶体管)。
在半导体器件中，不同的应用偏好不同的硅厚度(Tsi)。例如，较薄的硅厚度优选用于高速/高密度数字/射频(RF)互补金属氧化物半导体器件。另一方面，较厚的硅厚度(Tsi)优选用于功率和双极器件应用(例如，双极CMOS扩散MOS(DMOS))。此外，更厚的硅厚度优选用于光传感器/光伏(PV)器件。然而，在同一晶圆上集成具有不同厚度的有源器件是非常困难的。一般来说，通常在系统级下组装这些器件。
本公开的多个方面旨在通过采用层转移(LT)技术在同一晶圆上集成具有多个硅厚度的器件。这种层转移技术与当前的LT技术兼容，从而能够在同一晶圆/管芯中实现高密度数字、射频、双极CMOS扩散MOS(DMOS)和光传感器器件，这可以大大节省成本和面积。
本公开的多个方面涉及具有在同一晶圆上具有不同半导体(例如，硅)厚度的多个有源器件的集成电路器件。在本公开的一个方面中，该集成电路器件包括支撑晶圆(例如，处理晶圆)的一部分、绝缘体上硅、第一有源器件和第二有源器件。第一有源器件在介电层(例如，隐埋氧化物层)中具有第一半导体厚度。第一器件位于SOI层上。第二有源器件在与第一有源器件相同的介电层中具有第二半导体厚度。支撑晶圆支撑第一有源器件和第二有源器件。第二有源器件也位于SOI层上。第一厚度和第二厚度彼此不同。
尽管本公开的各个方面是参照绝缘体上硅技术来描述的，但本公开的各个方面也可使用用于替代绝缘体上硅技术的平面晶体管、鳍型场效应晶体管(FinFET)、纳米管、体硅的半导体制造技术或者其它类似的半导体制造技术来实施。应当理解，除非另有说明，否则术语“层”包括膜，并且不应被解释为指示垂直或水平厚度。如本文所描述的，术语“衬底”可指切割晶圆的衬底，或者可指未切割晶圆的衬底。类似地，术语“芯片”和“管芯”可互换使用，除非这种互换会引起轻信。
图1A是根据本公开的一个方面的采用半导体器件(例如，双工器121)的射频(RF)前端(RFFE)模块100的示意图。尽管本文描述了双工器，但其他半导体器件也是可应用的。例如，半导体器件可基于根据本公开的多个方面描述的集成电路器件。RF前端模块100包括功率放大器102、双工器/滤波器104和射频(RF)开关模块106。功率放大器102将信号放大到特定功率水平以进行传输。双工器/滤波器104根据各种不同的参数(包括频率、插入损耗、抑制或其它类似参数)对输入/输出信号进行滤波。另外，RF开关模块106可选择输入信号的特定部分，以传递给RF前端模块100的其余部分。
RF前端模块100还包括调谐器电路装置112(例如，第一调谐器电路装置112A和第二调谐器电路装置112B)、双工器121、电容器116、电感器118、接地端子115和天线114。调谐器电路装置112(例如，第一调谐器电路装置112A和第二调谐器电路装置112B)包括诸如调谐器、便携式数据输入端子(PDET)和内务模数转换器(HKADC)的部件。调谐器电路装置112可针对天线114执行阻抗调谐(例如，电压驻波比(VSWR)优化)。RF前端模块100还包括耦合到无线收发器(WTR)120的无源组合器108。无源组合器108组合来自第一调谐器电路装置112A和第二调谐器电路装置112B的检测功率。无线收发器120处理来自无源组合器108的信息，并将该信息提供给调制解调器130(例如，移动台调制解调器(MSM))。调制解调器130向应用处理器(AP)140提供数字信号。
如图1A所示，双工器121位于调谐器电路装置112的调谐器部件与电容器116、电感器118和天线114之间。双工器121可放置在天线114和调谐器电路装置112之间，以提供从RF前端模块100到包括无线收发器120、调制解调器130和应用处理器140的芯片集的高系统性能。双工器121还对高频段频率和低频段频率执行频域复用。在双工器121对输入信号执行其频率复用功能之后，双工器121的输出被馈送到包括电容器116和电感器118的可选LC(电感器/电容器)网络。当需要时，LC网络可以为天线114提供额外的阻抗匹配部件。然后，通过天线114发射或接收具有特定频率的信号。尽管示出了单个电容器和电感器，但是也预期多个部件。
图1B是根据本公开的一个方面的用于芯片集160的包括第一双工器121-1的无线局域网(WLAN)(例如，WiFi)模块170和包括第二双工器121-2的RF前端模块150的示意图以提供载波聚合。WiFi模块170包括可通信地将天线192耦合到无线局域网模块(例如，WLAN模块172)的第一双工器121-1。RF前端模块150包括可通信地将天线194通过双工器180耦合到无线收发器(WTR)120的第二双工器121-2。无线收发器120和WiFi模块170的WLAN模块172耦合到调制解调器(MSM，例如基带调制解调器)130，通过电源152经由电源管理集成电路(PMIC)156为调制解调器130供电。芯片集160还包括电容器162和164以及电感器166以提供信号完整性。PMIC 156、调制解调器130、无线收发器120和WLAN模块172各自包括电容器(例如，158、132、122和174)，并且根据时钟154进行操作。芯片集160中的各种电感器和电容器部件的几何形状和布置可减少部件之间的电磁耦合。
图2A至图2D示出了根据本公开的多个方面的层转移工艺期间的集成射频(RF)电路结构200的截面图。如图2A所示，RF绝缘体上硅(SOI)器件包括位于由牺牲衬底201(例如，体晶圆)支撑的隐埋氧化物(BOX)层220上的有源器件210。RF SOI器件还包括在前侧介电层206内耦合到有源器件210的互连250。如图2B所示，处理衬底202接合到RF SOI器件的前侧介电层206。另外，去除牺牲衬底201。使用层转移工艺移除牺牲衬底201能够通过增加介电厚度来实现高性能、低寄生RF器件。即，RF SOI器件的寄生电容与介电厚度成反比，介电厚度确定有源器件210和处理衬底202之间的距离。
如图2C所示，一旦处理衬底202被固定并且牺牲衬底201被移除，就翻转RF SOI器件。如图2D所示，例如，使用规则互补金属氧化物半导体(CMOS)工艺来执行层转移后金属化工艺。集成RF电路结构200可通过沉积钝化层、打开接合焊盘、沉积再分配层以及形成导电凸块/柱来完成，以能够使集成RF电路结构200接合到系统板(例如，印刷电路板(PCB))。
如图3、图4A-图4E、图5A-图5D、图6、图7A-图7F、图8和图9A-图9F所示，本公开的各个方面涉及具有在同一晶圆上具有不同半导体(例如，硅)厚度的多个有源器件的集成电路器件。
图3是根据本公开的多个方面的具有多个半导体厚度的集成射频(RF)电路结构300的截面图。集成RF电路结构300包括多个有源器件(例如，第一有源器件312、第二有源器件313和第三有源器件315)。第一有源器件312包括形成在隔离层306上的栅极312a、本体312b和源极/漏极区域312c。第二有源器件313包括形成在隔离层306上的栅极313a、本体313b和源极/漏极区域313c。第三有源器件315包括形成在隔离层306上的一个或多个栅极315a、本体315b和源极/漏极区域315c。在一些方面中，栅极312a、313a和315a的厚度相同。在其它方面中，栅极312a、313a和315a的厚度不同。在绝缘体上硅(SOI)实施方式中，隔离层306是隐埋氧化物(BOX)层，并且本体和源极/漏极区域312c、313c和315c由SOI层形成，SOI层包括由BOX层支撑的浅沟槽隔离(STI)区域。
集成射频电路结构300还包括耦合到有源器件的源极/漏极区域的中间制程(MOL)/后端制程(BEOL)互连。有源器件耦合到能够使其他器件耦合到半导体器件的导电结构(例如，接触件、焊盘、通孔、互连等)。例如，第一有源器件312耦合到通孔309a、309b和307c以及互连303b和305c。第二有源器件313耦合到通孔309c、309d和307b以及互连305b、305c和303a。第三有源器件315耦合到通孔309e和307a以及互连303a和305a。
支撑隔离层306的层可以被称为背侧层；并且相对的层(例如，参考图3描述的MOL/BEOL层)被称为前侧MOL/BEOL层。根据这种命名，前侧互连303a、303b、305a、305b和305c通过通孔309a、309b、309c、309d、309e、307a、307b和307c耦合到有源器件的源极/漏极区域，并且布置在前侧介电层308中。在该配置中，处理衬底或晶圆302直接耦合到背侧上的隔离层306并支撑隔离层306。在一些方面中，背侧电介质邻近隔离层306并且可能支撑隔离层306。背侧电介质可位于处理晶圆302和隔离层306之间。
多个有源器件在同一晶圆的一个或多个部分上具有不同的半导体(例如，硅)厚度。例如，第一有源器件312在处理晶圆/衬底302上具有第一厚度T1。第二有源器件313在处理晶圆302上具有第二厚度T2。第三有源器件315在处理晶圆302上具有第三厚度T3。在这一方面，第三厚度T3厚于第二厚度T2且第二厚度T2厚于第一厚度T1。
在本公开的一个方面中，集成电路器件(例如，集成RF电路结构300)包括支撑晶圆(例如，处理晶圆302)的一部分和具有用于形成有源器件的部分的绝缘体上硅(SOI)晶圆。例如，本体312b、本体313b和/或本体315b以及源极/漏极区域312c、313c和315c形成在有源器件312、213、315之间具有STI区域的SOI层上。因此，第一有源器件312、第二有源器件313和第三有源器件315由SOI层制造。如上所述，第一有源器件312在介电层(例如，隔离层306)中具有第一半导体厚度T1。第二有源器件313在与第一有源器件312相同的介电层中具有第二半导体厚度T2。第三有源器件315在与第一有源器件312相同的介电层中具有第三半导体厚度T3。支撑晶圆(例如，处理晶圆302)支撑第一有源器件312、第二有源器件313和第三有源器件315。
第一有源器件312、第二有源器件313和第三有源器件315处于同一水平。例如，源极/漏极区域312c的表面301a与源极/漏极区域313c的表面301b处于同一水平，并且与源极/漏极区域315c的表面301c处于同一水平。在本公开的一个方面中，源极/漏极区域312c、313c和315c包括N型区域(例如，N+)，它们分别接触栅极电介质311a、311b和311c。术语N型来自电子的负电荷。在N型半导体中，电子是多数载流子，而空穴是少数载流子。N型半导体通过用施主杂质掺杂本征半导体而创建。
在本公开的一个方面中，本体312b、313b和315b包括P型区域(例如，P-)，它们分别接触栅极电介质311a、311b和311c。术语P型是指空穴的正电荷。P型半导体的空穴浓度大于电子浓度。在P型半导体中，空穴是多数载流子，而电子是少数载流子。P型半导体通过用受主杂质掺杂本征半导体而创建。
本公开的各个方面通过采用层转移(LT)技术，在同一晶圆上集成具有多个硅厚度(Tsi)的器件。这种层转移技术与当前的LT技术兼容，从而能够在同一晶圆/管芯中实现高密度数字、射频、双极CMOS扩散MOS(DMOS)和光传感器器件，这可以大大节省成本和面积。
图4A、图4B、图4C、图4D和图4E是根据本公开的一个方面的示出制造具有多个半导体厚度的集成射频(RF)电路结构的第一方法的各个阶段的示例图。集成RF电路结构可以是图3的集成RF电路结构300。出于说明目的，图4A、图4B、图4C、图4D和图4E的器件和特征的一些标记和编号与图3类似。
参考图4A，示出制造具有多个半导体厚度的集成RF电路结构300的第一方法的第一阶段，并且通常指定为400A。图4A示出了具有一厚度(例如，图3中示出的第三厚度T3)的绝缘体上硅(SOI)晶圆或SOI层413。在一些方面中，SOI层413可以是P型SOI层。SOI层413可位于隔离层406(例如，二氧化硅(SiO2)隔离层)上，并且由半导体衬底/晶圆404支撑。在一些方面中，半导体晶圆404可以是P型半导体晶圆。硬掩模420(例如，氮化硅(SiN)硬掩模)用于覆盖SOI层413的部分，以便打开将要制造具有第一厚度的第一有源器件312(如图3所示)的区域。然后，执行热氧化以消耗SOI层413的半导体(例如，硅)。热氧化导致形成隔离层(例如，隔离306)。
参考图4B，示出制造具有多个半导体厚度的集成RF电路结构的第一方法的第二阶段，并且通常指定为400B。为了说明的目的，图4B的器件和特征的一些标记和编号与图4A类似。硬掩模420用于覆盖SOI层413的部分，以便打开将要制造具有第二厚度的第二有源器件313(如图3所示)的区域。图4B是两步工艺的图示。该两步工艺的第一步骤包括选择性地蚀刻掉图4A所示的隔离层306(例如，二氧化硅层)。在该两步工艺的第二步骤中，执行热氧化以修改隔离层306(从而形成新的隔离层)。对指定第一厚度T1和第二厚度T2的开放区域执行两步工艺。根据第一有源器件312和第二有源器件313的期望厚度，热氧化继续消耗更多硅。
参考图4C，示出制造具有多个半导体厚度的集成RF电路结构的第一方法的第三阶段，并且通常指定为400C。为了说明的目的，图4C的器件和特征的一些标记和编号与图4A和图4B类似。图4C示出了移除硬掩模420。掩模下方的SOI层413的厚度对应于第三有源器件315的第三厚度T3(如图3所示)。然而，在此阶段移除硬掩模420可以是可选的。接合材料可沉积在处理晶圆(例如，图3所示的处理晶圆302)上。另外，对隔离层306执行化学机械平坦化(CMP)，然后将隔离层306接合到处理晶圆302。
参考图4D，示出制造具有多个半导体厚度的集成RF电路结构的第一方法的第四阶段，并且通常指定为400D。为了说明的目的，图4D的器件和特征的一些标记和编号以及特征与图4A、图4B和图4C类似。图4D示出了蚀刻掉背侧硅衬底(例如，半导体晶圆404)以及蚀刻掉隔离层406。在一个方面中，在蚀刻半导体晶圆404和隔离层406之前翻转集成RF电路结构。
参考图4E，示出制造具有多个半导体厚度的集成RF电路结构300的第一方法的第五阶段，并且通常指定为400E。为了说明的目的，图4E的器件和特征的一些标记和编号与图3、图4A、图4B、图4C和图4D类似。图4E和图3之间的区别在于，图4E示出了用于分离具有不同硅厚度的有源器件的沟槽绝缘(例如，第一沟槽绝缘区域417a和第二沟槽绝缘区域417b)。
参考图4E，形成第一沟槽绝缘区域417a和第二沟槽绝缘区域417b以分离具有不同硅厚度的有源器件。然后，在形成沟槽绝缘区域之后是形成有源器件的标准FEOL工艺以及形成互连或导电结构的BEOL工艺。例如，在移除半导体晶圆404和隔离层406以及形成沟槽绝缘之后，制造有源器件(例如，第一有源器件312、第二有源器件313和第三有源器件315)和导电结构(例如，接触件、焊盘、通孔、互连等)。第一有源器件312由具有第一厚度T1的SOI层413制造。源极/漏极区域312c通过掺杂具有第一厚度T1的SOI层413而形成。在具有第一厚度T1的SOI层413上制造栅极312a和对应的接触栅极电介质311a。
第二有源器件313由具有第二厚度T2的SOI层413制造。例如，源极/漏极区域313c通过掺杂具有第二厚度T2的SOI层413而形成，并且在具有第二厚度T2的SOI层413上制造栅极313a和对应的接触栅极电介质311b。第三有源器件315由具有第三厚度T3的SOI层413制造。例如，源极/漏极区域315c通过掺杂具有第三厚度T3的SOI层413而形成。在具有第三厚度T3的SOI层413上制造栅极315a和对应的接触栅极电介质311c。
图5A、图5B、图5C和图5D是根据本公开的一个方面的示出制造具有多个半导体厚度的集成射频(RF)电路结构(例如，图3的集成RF电路结构300)的第二方法的各个阶段的示例图。
参考图5A，示出制造具有多个半导体厚度的集成RF电路结构300的第二方法的第一阶段，并且通常指定为500A。第二方法类似于第一方法。然而，在第二方法中，通过在SOI层413上选择性地执行外延来形成不同厚度(如图5A所示)。例如，从具有第一厚度T1的薄SOI层413开始，可以通过选择性地执行外延来形成中等和厚的硅区域。中等硅区域对应于具有第二厚度T2的SOI层413。厚硅区域对应于具有第三厚度T3的SOI层413。
参考图5B，示出制造具有多个半导体厚度的集成RF电路结构300的第二方法的第二阶段，并且通常指定为500B。在形成中等和厚的硅区域之后，沉积隔离层306(例如，二氧化硅层)。如图5B所示，对二氧化硅层执行化学机械平坦化(CMP)，然后将隔离层306接合到处理晶圆302。
参考图5C，示出制造具有多个半导体厚度的集成RF电路结构300的第二方法的第三阶段，并且通常指定为500C。图5C所示的第二方法的第三阶段与图4D所示的第一方法的第四阶段相似，其中蚀刻掉背侧硅衬底(例如，半导体晶圆404)和隔离层406。在一个方面中，在蚀刻半导体晶圆404及隔离层406之前翻转集成RF电路结构300。
参考图5D，示出制造具有多个半导体厚度的集成RF电路结构300的第二方法的第四阶段，并且通常指定为500D。图5D所示的第二方法的第四阶段与图4E所示的第一方法的第五阶段相似，其中形成沟槽绝缘以分离具有不同硅厚度的有源器件，随后进行FEOL和BEOL工艺。
图6是根据本公开的多个方面的具有多个半导体厚度的集成射频(RF)电路结构600的截面图。为了说明的目的，图6的器件和特征的一些标记和编号与图3类似。然而，集成射频电路结构600包括射频增强层(例如，第一射频增强层619a和第二射频增强层619b)。
在一个方面中，射频增强层619a和619b可以是由嵌入集成射频电路结构600的硅锗(SiGe)组成的富陷阱层(trap-rich layer)或蚀刻停止层。此外，集成射频电路结构600示出有源器件的相对侧上的BEOL层。例如，集成射频电路结构600包括有源器件的前侧的通孔307a-307c和309a-309e以及互连303a、303b和305a-305c。集成射频电路结构600还包括位于隔离层306上的背侧BEOL层621。任选地，集成射频电路结构600可包括位于前侧介电层308上以及互连303a和303b上的处理晶圆302。
图7A、图7B、图7C、图7D、图7E和图7F是根据本公开的一个方面的示出制造具有多个半导体厚度的集成射频(RF)电路结构(例如，集成射频电路结构600)的第三方法的各个阶段的示例图。出于说明的目的，图7A、图7B、图7C、图7D、图7E和图7F的器件和特征的一些标记和编号与图4A、图4B、图4C、图4D和图4E以及图6相似。
参考图7A，制造集成射频(RF)电路结构600的第三方法的第一阶段通常被指定为700A。图7A示出了由半导体衬底404支撑的隔离层306上的SOI层713。可在隔离层306上形成层的堆叠。层的堆叠可包括SOI层713的第一层713a、第一射频增强层619a(例如，薄SiGe层)、SOI层713的第二层713b、第二射频增强层619b(例如，薄SiGe层)和SOI层713的第三层713c。SOI层713的第二层713b位于第一射频增强层619a和第二射频增强层619b之间。
图7A进一步示出外延地生长层的堆叠，然后蚀刻层的堆叠以形成沟槽(例如，第一沟槽725a和第二沟槽725b)。例如，第二射频增强层619b可用作沟槽的蚀刻停止层。然后，用沟槽绝缘727填充第一沟槽725a和第二沟槽725b。
参考图7B，制造集成射频(RF)电路结构600的第三方法的第二阶段通常被指定为700B。沟槽绝缘(例如，第一沟槽绝缘区域417a(浅沟槽)和第二沟槽绝缘区域417b(深沟槽))被形成以分离具有不同硅厚度的有源器件，然后是针对所有有源器件的FEOL工艺以及有源器件的前侧处的BEOL工艺。
参考图7C，制造集成射频(RF)电路结构600的第三方法的第三阶段通常被指定为700C。前侧介电层308接合到处理晶圆302。然后，翻转集成RF电路结构600，接着蚀刻掉半导体衬底/晶圆404，直至隔离层306或隐埋氧化物层。
参考图7D，制造集成射频(RF)电路结构600的第三方法的第四阶段通常被指定为700D。与第一有源器件312和第二有源器件313相对应的部分SOI层713和隔离层306(在背侧)被移除到，直到第一射频增强层619a。例如，移除或打开第一有源器件312和第二有源器件313上方的隔离层306的部分，并且蚀刻掉来自第一有源器件312和第二有源器件313上方的SOI层713的硅。蚀刻在第一射频增强层619a处停止。例如，光刻实施或硬掩模(例如，硬掩模420)保护制造第三有源器件315的区域，而打开第一有源器件312和第二有源器件313附近的区域。然后，执行热氧化以消耗SOI层713的半导体(例如，硅)。
参考图7E，制造集成射频(RF)电路结构600的第三方法的第五阶段通常被指定为700E。与第一有源器件312相对应的部分SOI层713和隔离层306(在背侧)被移除，直到第二射频增强层619b。例如，移除或打开第一有源器件312上方的隔离层306的部分，并且蚀刻掉来自第一有源器件312上方的SOI层713的硅。蚀刻在第二射频增强层619b处停止。例如，当第一有源器件312的区域打开时，光刻实施或硬掩模(例如，硬掩模420)保护制造第二有源器件313和第三有源器件315的区域。然后，执行热氧化以消耗SOI层713的半导体(例如，硅)。
参考图7F，制造集成射频(RF)电路结构600的第三方法的第六阶段通常被指定为700F。移除硬掩模420，并且在背侧的第一有源器件312、第二有源器件313和第三有源器件315上重新填充隔离材料(例如，SiO2)。隔离材料可形成隔离层306。另外，对隔离层306执行化学机械平坦化，直到第一有源器件312、第二有源器件313和第三有源器件315中的每一个的期望厚度，从而暴露与第一有源器件312、第二有源器件313和第三有源器件315的接触。然后，在有源器件的背侧进行化学机械平坦化工艺，然后是BEOL工艺。
图8是根据本公开的多个方面的具有多个半导体厚度的集成射频(RF)电路结构800的截面图。为了说明的目的，图8的器件和特征的一些标记和编号与图3类似。然而，集成射频电路结构800包括位于隔离层306上的背侧BEOL层(例如，图6所示的背侧BEOL层621)。任选地，集成射频电路结构800可包括位于前侧介电层308以及互连303a和303b上的处理晶圆302。
图9A、图9B、图9C、图9D、图9E和图9F是根据本公开的一个方面的示出制造具有多个半导体厚度的集成射频(RF)电路结构800的第四方法的各个阶段的示例图。出于说明的目的，图9A、图9B、图9C、图9D、图9E和图9F的器件和特征的一些标记和编号与图7A、图7B、图7C、图7D、图7E和图7F以及图3相似。
参考图9A，示出了制造具有多个半导体厚度的集成RF电路结构800的第四方法的第一阶段，并且通常指定为900A。图9A示出了具有一厚度(例如，图3所示的第三厚度T3)的绝缘体上硅(SOI)晶圆(例如，SOI层413)。形成不同深度的沟槽绝缘。例如，蚀刻SOI层413以创建沟槽，然后用沟槽绝缘填充沟槽以形成沟槽绝缘区域。沟槽绝缘区域(例如，第一沟槽绝缘区域417a和第二沟槽绝缘区域417b)被形成以分离具有不同硅厚度或深度的有源器件。第二沟槽绝缘区域417b可以被认为是深沟槽绝缘区域，因为它比第一沟槽绝缘区域417a深，第一沟槽绝缘区域417a可以被认为是浅沟槽绝缘区域。其他沟槽绝缘区域(例如，沟槽绝缘区域417c)可包括在集成RF电路结构800中。例如，可包括沟槽绝缘区域417c以支撑横向扩散的金属氧化物半导体场效应晶体管(LDMOS)实施。
参考图9B，示出制造具有多个半导体厚度的集成RF电路结构800的第四方法的第二阶段，并且通常指定为900B。沟槽绝缘区域的形成之后是形成有源器件的标准FEOL工艺以及在前侧形成互连或半导体结构的BEOL工艺。
参考图9C，示出制造具有多个半导体厚度的集成RF电路结构800的第四方法的第三阶段，并且通常指定为900C。前侧的介电层308接合到处理晶圆302。然后，翻转集成RF电路结构800，随后在背侧蚀刻掉半导体晶圆404，直到隔离层306或隐埋氧化物层。
参考图9D，示出制造具有多个半导体厚度的集成RF电路结构800的第四方法的第四阶段，并且通常指定为900D。移除与第一有源器件312和第二有源器件313相对应的部分SOI层713和隔离层306(背侧)，直到感测到深沟槽中的绝缘材料(例如，二氧化硅)。例如，移除第一有源器件312和第二有源器件313上方的隔离层306的部分，并且蚀刻掉来自第一有源器件312和第二有源器件313上方的SOI层713中的硅。当感测到第二沟槽绝缘区域417b的二氧化硅时，停止蚀刻。在一个方面中，光刻实施或硬掩模(例如，硬掩模420)保护在打开第一有源器件312和第二有源器件313的区域附近制造第三有源器件315的区域。然后，执行热氧化以消耗SOI层713的半导体(例如，硅)。
参考图9E，制造集成射频(RF)电路结构800的第四方法的第五阶段通常被指定为900E。移除与第一有源器件312相对应的部分SOI层713和隔离层306(在背侧)，直到感测到浅沟槽中的绝缘材料(例如，二氧化硅)。例如，移除第一有源器件312上方的隔离层306的部分，并且蚀刻掉来自第一有源器件312上方的SOI层713的硅。当感测到第一沟槽绝缘区域417a的二氧化硅时，蚀刻停止。在一个方面中，当第一有源器件附近的区域打开时，光刻实施或硬掩模(例如，硬掩模420)保护制造第二有源器件313和第三有源器件315的区域。然后，执行热氧化以消耗SOI层713的半导体(例如，硅)。
参考图9F，制造集成射频(RF)电路结构800的第四方法的第六阶段通常被指定为900F。移除硬掩模420，并且在背侧的第一有源器件312、第二有源器件313和第三有源器件上重新填充隔离材料(例如，SiO2)。例如，隔离材料形成隔离层306。另外，对隔离层306执行化学机械平坦化，直到第一有源器件312、第二有源器件313和第三有源器件315中的每一个的期望厚度，从而暴露与第一有源器件312、第二有源器件313和第三有源器件315的接触。然后，在有源器件的背侧进行化学机械平坦化工艺，然后是BEOL工艺。
图10是根据本公开的一个方面的示出构造具有多个半导体厚度的集成射频(RF)电路结构的方法1000的工艺流程图。在框1002处，制造支撑载体(例如，处理晶圆)的至少一部分。在框1004处，制造绝缘体上硅(SOI)层。在框1006处，制造在介电层中具有第一半导体厚度的第一有源器件。第一有源器件位于SOI层上。在框1008处，制造在介电层中具有第二半导体厚度的第二有源器件。支撑载体支撑第一有源器件和第二有源器件。第二有源器件位于SOI层上。
根据本公开的另一方面，描述了一种集成电路器件。该集成电路器件包括用于控制电子流的第一装置和用于控制电子流的第二装置。第一电子流控制装置可以是图3和图4E所示的第一有源器件312。第二电子流控制装置可以是图3和图4E所示的第二有源器件313。在另一方面中，前述装置可以是被配置为执行由前述装置所述功能的任何模块或任何装置。
图11是示出可有利地采用本公开的一个方面的示例性无线通信系统1100的框图。为了说明的目的，图11示出了三个远程单元1120、1130和1150以及两个基站1140。应理解，无线通信系统可具有更多的远程单元和基站。远程单元1120、1130和1150包括IC设备1125A、1125C和1125B，它们包括所公开的集成电路器件。应理解，其他设备也可以包括所公开的集成电路器件，诸如基站、交换设备和网络设备。图11示出了从基站1140到远程单元1120、1130和1150的正向链路信号1180以及从远程单元1120、1130和1150到基站1140的反向链路信号1190。
在图11中，远程单元1120被示为移动电话，远程单元1130被示为便携式计算机，以及远程单元1150被示为无线本地环路系统中的固定位置远程单元。例如，远程单元可以是移动电话、手持个人通信系统(PCS)单元、诸如个人数字助理(PDA)的便携式数据单元、GPS使能设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、诸如仪表读数设备的固定位置数据单元或者存储或检索数据或计算机指令的其它通信设备、或者它们的组合。尽管图11示出了根据本公开的多个方面的远程单元，但本公开不限于这些示例性图示单元。本公开的多个方面可适当地用于包括所公开的集成电路器件的许多设备。
图12是示出用于半导体部件(诸如上文公开的集成电路器件)的电路、布局和逻辑设计的设计工作站的框图。设计工作站1200包括硬盘1210，其包含操作系统软件、支持文件以及诸如Cadence或OrCAD的设计软件。设计工作站1200还包括显示器1202，以便于电路1210或半导体部件1212(诸如集成电路器件)的设计。提供存储介质1204，用于有形地存储电路设计1210或半导体部件1212。电路设计1210或半导体部件1212可以诸如GDSII或GERBER的文件格式存储在存储介质1204上。存储介质1204可以是CD-ROM、DVD、硬盘、闪存或其他适当的设备。此外，设计工作站1200包括用于接收来自存储介质1204的输入或者向存储介质1204写入输出的驱动装置1203。
记录在存储介质1204上的数据可指定逻辑电路配置、用于光刻掩模的图案数据或者用于串行写入工具(诸如电子束光刻)的掩模图案数据。数据还可以包括诸如时序图或与逻辑模拟相关联的网络电路的逻辑验证数据。通过减少用于设计半导体晶圆的工艺数量，在存储介质1204上提供数据有助于电路设计1210或半导体部件1212的设计。
对于固件和/或软件实施，可以用执行本文所述功能的模块(例如，程序、功能等)来实施方法。可在实施本文所述的方法中使用有形地实施指令的机器可读介质。例如，软件代码可存储在存储器中并由处理器单元执行。存储器可以在处理器单元内或者在处理器单元外部实施。如本文所使用的，术语“存储器”是指长期、短期、易失性、非易失性或其他存储器的类型，并且不限于特定类型的存储器或存储器的数量或者存储存储器的介质的类型。
如果以固件和/或软件实施，功能可作为一个或多个指令或代码存储在计算机可读介质上。示例包括用数据结构编码的计算机可读介质和用计算机程序编码的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是计算机可访问的可用介质。作为示例而非限制，这样的计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储器、磁盘存储器或其他磁性存储设备、或者可用于以指令或数据结构的形式存储所需程序代码并且可由计算机访问的其他介质；如本文所使用的，磁盘和光盘包括压缩盘(CD)、激光盘、光盘、数字多功能盘(DVD)、软盘和蓝光盘，其中，磁盘通常磁性地再生数据，而光盘则以激光以光学方式再生数据。上述的组合也应包括在计算机可读介质的范围内。
除了存储在计算机可读介质上之外，指令和/或数据可作为信号提供在通信装置中包括的传输介质上。例如，通信装置可包括具有指示指令和数据的信号的收发器。指令和数据被配置为使一个或多个处理器实施权利要求书中概述的功能。
尽管已经详细描述了本公开及其优点，但是应当理解，在不脱离所附权利要求所定义的本公开技术的情况下，可以在这里进行各种更改、替换和变更。例如，对于衬底或电子器件，使用诸如“上方”和“下方”的关系术语。当然，如果衬底或电子器件倒置，则上方变为下方，反之亦然。另外，如果面向侧面，则上方和下方可指衬底或电子器件的侧面。此外，本申请的范围并不限于说明书中描述的工艺、机器、制造和物质组成、装置、方法和步骤的特定配置。根据本公开，本领域普通技术人员将容易地从本公开中理解目前现有或稍后开发的执行与本文所述的对应配置相同的功能或者实现基本相同结果的工艺、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在在其范围内包括这种工艺、机器、制造、物质组成、装置、方法或步骤。

Claims (18)

1.一种集成电路器件，包括：
支撑载体的一部分；
SOI层(绝缘体上硅层)；
第一有源器件，在介电层中具有第一半导体厚度，所述第一有源器件位于所述SOI层上；以及
第二有源器件，在所述介电层中具有第二半导体厚度，所述支撑载体支撑所述第一有源器件和所述第二有源器件，所述第二有源器件位于所述SOI层上，所述第二半导体厚度不同于所述第一半导体厚度。
2.根据权利要求1所述的集成电路器件，其中所述第一有源器件和所述第二有源器件处于相同水平。
3.根据权利要求1所述的集成电路器件，其中所述第一有源器件包括接触栅极电介质的掺杂区域。
4.根据权利要求1所述的集成电路器件，其中所述第二有源器件包括嵌入式硅锗层。
5.根据权利要求1所述的集成电路器件，还包括位于所述支撑载体与所述第一有源器件和所述第二有源器件之间的前侧后端制程(BEOL)层。
6.根据权利要求1所述的集成电路器件，还包括位于所述介电层上的背侧后端制程(BEOL)层。
7.一种制造集成电路器件的方法，包括：
制造支撑载体的一部分；
制造SOI层(绝缘体上硅层)；
制造在介电层中具有第一半导体厚度的第一有源器件，所述第一有源器件位于所述SOI层上；以及
制造在所述介电层中具有第二半导体厚度的第二有源器件，所述支撑载体支撑所述第一有源器件和所述第二有源器件，所述第二有源器件位于所述SOI层上，所述第二半导体厚度不同于所述第一半导体厚度。
8.根据权利要求7所述的制造集成电路器件的方法，其中制造所述第一有源器件和所述第二有源器件包括：
掩蔽所述SOI层的具有与所述第二半导体厚度相同的起始厚度的区域，所述第二半导体厚度厚于所述第一半导体厚度；
打开所述SOI层的被分配用于制造所述第一有源器件的区域；
执行热氧化，以消耗所述SOI层的硅，直到所述第一半导体厚度；以及
从所述SOI层的具有与所述第二半导体厚度相同的起始厚度的所述区域去除所述掩蔽。
9.根据权利要求7所述的制造集成电路器件的方法，其中制造所述第一有源器件和所述第二有源器件包括：
以具有所述第一半导体厚度的薄SOI层开始，在所述SOI层上选择性地执行外延，以邻近所述SOI层的具有所述第一半导体厚度的第一区域形成所述SOI层的具有所述第二半导体厚度的第二区域；以及
在所述第一区域和所述第二区域上沉积所述介电层。
10.根据权利要求7所述的制造集成电路器件的方法，其中制造所述第一有源器件和所述第二有源器件还包括：
在所述SOI层之间制造射频增强层；
在所述SOI层内形成沟槽绝缘区域，以分离与所述第一有源器件相对应的第一区域和与所述第二有源器件相对应的第二区域；以及
制造所述第一有源器件和所述第二有源器件。
11.根据权利要求10所述的制造集成电路器件的方法，还包括：去除所述SOI层的位于所述第一区域内的部分，直到所述射频增强层，其中所述去除将所述第一有源器件减小到所述第一半导体厚度。
12.根据权利要求11所述的制造集成电路器件的方法，还包括：当去除所述SOI层的位于所述第一区域内的所述部分时，掩蔽所述第二区域。
13.根据权利要求7所述的制造集成电路器件的方法，其中制造所述SOI层包括制造具有所述第二半导体厚度的所述SOI层，并且所述方法还包括：
在所述SOI层内形成沟槽绝缘区域，以分离与所述第一有源器件相对应的第一区域和与所述第二有源器件相对应的第二区域；以及
制造所述第一有源器件和所述第二有源器件。
14.根据权利要求13所述的制造集成电路器件的方法，还包括：去除所述SOI层的位于所述第一区域内的部分，直到所述沟槽绝缘区域的绝缘材料被感测到，所述去除将所述第一有源器件减小到所述第一半导体厚度。
15.一种集成电路器件，包括：
支撑载体的一部分；
SOI层(绝缘体上硅层)；
第一电子流控制装置，在介电层中具有第一半导体厚度，所述第一电子流控制装置位于所述SOI层上；以及
第二电子流控制装置，在所述介电层中具有第二半导体厚度，所述支撑载体支撑所述第一电子流控制装置和所述第二电子流控制装置，所述第二电子流控制装置位于所述SOI层上，所述第二半导体厚度不同于所述第一半导体厚度。
16.根据权利要求15所述的集成电路器件，其中所述第一电子流控制装置和所述第二电子流控制装置处于相同水平。
17.根据权利要求15所述的集成电路器件，还包括位于所述支撑载体与所述第一电子流控制装置和所述第二电子流控制装置之间的前侧后端制程(BEOL)层。
18.根据权利要求15所述的集成电路器件，还包括位于所述介电层上的背侧后端制程(BEOL)层。
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